KR101489135B1 - 메모리 소자 - Google Patents

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KR101489135B1
KR101489135B1 KR20130148548A KR20130148548A KR101489135B1 KR 101489135 B1 KR101489135 B1 KR 101489135B1 KR 20130148548 A KR20130148548 A KR 20130148548A KR 20130148548 A KR20130148548 A KR 20130148548A KR 101489135 B1 KR101489135 B1 KR 101489135B1
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KR20130148548A
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엄대진
구자용
문창연
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한국표준과학연구원
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region

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  • Semiconductor Memories (AREA)

Abstract

본 발명은 메모리 소자를 개시한다. 그의 소자는, 기판과, 상기 기판 상의 제 1 방향으로 연장되는 제 1 배선들과, 상기 제 1 배선들 및 상기 기판 상의 메모리 층과, 상기 메모리 층 상의 유전 층과, 상기 유전 층 상에 배치되고, 상기 제 1 방향에 교차되는 제 2 방향으로 연장되는 제 2 배선들을 포함한다. 메모리 층은 상기 제 1 배선들 상의 벌크 층과, 상기 벌크 층과 상기 유전 층 사이에 배치되고, 상기 제 2 배선들과 상기 제 1 배선들 사이의 전기장으로부터 0 또는 1의 2개의 정보에 대응되는 쌍안정 상태(bistable state)를 갖는 제 1 상부면 층(top surface layer)을 포함한다.

Description

메모리 소자{memory device}
본 발명은 메모리 소자에 관한 것으로 실리콘을 이용한 메모리 소자에 관한 것이다.
메모리 소자는 데이터를 저장하거나 지우고 또 필요할 때 읽어 내는 기억 장치이다. 메모리 소자는 크게, 휘발성 메모리(volatile memory)와 비 휘발성 메모리(non-volatile memory)로 나뉜다. 휘발성 메모리는 외부 전원이 끊겼을 때 저장된 데이터가 소실되는 메모리 소자이다. 비 휘발성 메모리는 외부 전원이 끊기더라도 저장된 데이터가 소멸하지 않는 메모리 소자이다. 물질의 구조 또는 상(phase)을 변형시키는 방식으로 데이터를 저장하는 비 휘발성 메모리를 상변화 메모리(phase change memory)라 일컫는다.
예를 들어, 상변화 물질 중의 칼코게나이드계 화합물(chalconenide alloys)은 열이나 레이저에 의해 가역적으로 천이되는 규칙적인 격자상(crystalline phase)과 불규칙적인 글래스 상(glass phase)을 이용하여 이진 정보를 저장할 수 있다. 그리고 두 가지 상이 갖는 상이한 전기 전도도 및 빛 반사율 특성을 이용해서 상(phase) 즉 저장된 이진 정보를 읽어 낼 수 있다. 이에 반해 Ge2Sb2Te5(GST)또는 GeTe/Sb2Te3의 초격자(superlattice)는 게르마늄(Ge) 원자의 두 가지 화학적 배위(coordination)를 이용해서 이진 정보를 나타내며, 현재 관련 연구가 활발히 진행되고 있다.
하지만, 일반적인 상변화 메모리 소자의 셀 면적(cell area)은 고체 물질의 표면 단위 격자 면적에 비해 매우 크다. 일반적인 상변화 메모리 소자의 셀은 상변화 소자와 선택 트랜지스터를 포함하기 때문이다.
본 발명이 이루고자 하는 과제는 단위 셀 면적을 최소화할 수 있는 메모리 소자를 제공하는 데 있다.
본 발명의 다른 과제는 단위 셀의 면적을 단위 격자의 면적까지 줄일 수 있는 메모리 소자를 제공하는 데 있다.
본 발명의 실시 예에 따른 메모리 소자는, 기판; 상기 기판 상의 제 1 방향으로 연장되는 제 1 배선들; 상기 제 1 배선들 및 상기 기판 상의 메모리 층; 상기 메모리 층 상의 유전 층; 및 상기 유전 층 상에 배치되고, 상기 제 1 방향에 교차되는 제 2 방향으로 연장되는 제 2 배선들을 포함한다. 여기서, 상기 메모리 층은 상기 제 1 배선들 상의 벌크 층; 및 상기 벌크 층과 상기 유전 층 사이에 배치되고, 상기 제 2 배선들과 상기 제 1 배선들 사이의 전기장으로부터 0의 정보 또는 1의 정보에 각각 대응되는 쌍안정 상태(bistable state)를 갖는 제 1 상부면 층(top surface layer)을 포함할 수 있다.
본 발명의 일 예에 따르면, 상기 메모리 층은 결정 실리콘을 포함할 수 있다. 상기 결정 실리콘은 111 방향의 결정 상부면을 가질 수 있다.
본 발명의 다른 예에 따르면, 상기 제 1 상부면 층은 마름모의 모양으로 배열되는 단위 격자들을 포함할 수 있다.
본 발명의 일 예에 따르면, 상기 단위 격자들 각각은, 상기 벌크 층 상의 보론 원자; 상기 보론 원자에 각각 결합되고, 서로 인접되는 그들 각각이 삼각형 모양으로 결합되는 3개의 실리콘 원자들; 및 상기 보론 원자로부터 분리되어 배치되고, 상기 3개의 실리콘 원자들에 결합되는 하나의 실리콘 흡착 원자(adatom)를 포함할 수 있다.
본 발명의 다른 예에 따르면, 상기 단위 격자들 각각은, 상기 0의 정보에 대응되는 상기 보론 원자와 상기 실리콘 흡착 원자 사이의 제 1 거리와, 상기 1의 정보에 대응되는 상기 보론 원자와 상기 실리콘 흡착 원자 사이의 제 2 거리의, 차이는 0.6옴스트롱과 0.8옴스트롱사이일 수 있다.
본 발명의 일 예에 따르면, 상기 단위 격자들은 상기 제 1 배선들과 상기 제 2 배선들이 교차되는 부분에서의 단위 셀들로 각각 정의되고, 상기 단위 격자들 각각은 0.26 제곱나노미터의 면적을 가질 수 있다.
본 발명의 다른 예에 따르면, 상기 제 1 방향과 상기 제 2 방향은 상기 마름모의 마주보는 두 쌍의 변들과 각각 동일할 수 있다.
본 발명의 일 예에 따르면, 상기 쌍안정 상태는, 제 1 안정 상태; 및 상기 제 1 안정 상태보다 높은 에너지 상태를 갖고, 상기 제 1 안정 상태에서 천이되는 전하를 저장하기 위한 문턱 에너지 레벨을 갖는 제 2 안정 상태를 포함할 수 있다.
본 발명의 다른 예에 따르면, 상기 유전 층 상에 배치되고, 상기 제 2 배선들과 동일한 높이를 갖는 갭필 층; 상기 제 2 배선들 및 상기 갭필 층 상의 상부 메모리 층; 상기 상부 메모리 층 상의 상부 유전 층; 및 상기 상부 유전 층 상에 배치되고, 상기 제 1 배선들과 동일한 방향으로 연장되는 제 3 배선들을 포함할 수 있다.
본 발명의 일 예에 따르면, 상기 갭필 층은 상기 유전 층과 동일한 재질의 실리콘 산화막 또는 금속 산화막을 포함할 수 있다.
본 발명의 다른 예에 따르면, 상기 제 2 배선들 및 상기 유전 층 상의 상부 유전 층; 상기 상부 유전 층 상의 상부 메모리 층; 및 상기 상부 메모리 층 상에 배치되고, 상기 제 1 배선들과 동일한 방향으로 연장되는 제 3 배선들을 포함할 수 있다.
본 발명의 다른 실시 예에 따른 메모리 소자는, 단위 셀들을 정의하는 제 1 배선들과 제 2 배선들; 상기 제 1 배선들과 상기 제 2 배선들 사이의 메모리 층; 및 상기 제 1 배선들과 상기 제 2 배선들 중의 어느 하나와 상기 메모리층 사이의 유전 층을 포함한다. 여기서, 상기 메모리 층은, 벌크 층; 및 상기 벌크 층과 상기 유전 층 사이에 배치되고, 상기 제 2 배선들과 상기 제 1 배선들 사이의 전기장으로부터 0의 정보 또는 1의 정보에 각각 대응되는 쌍안정 상태(bistable state)를 갖는 상부면 층(top surface layer)을 포함할 수 있다.
본 발명의 일 예에 따르면, 상기 메모리 층은 보론으로 도핑된 결정 실리콘을 포함할 수 있다. 상기 상부면 층은, 상기 벌크 층에 결합되는 보론 원자; 상기 보론 원자들에 결합되는 복수개의 표면 실리콘 원자들; 및 상기 복수개의 표면 실리콘 원자들에 결합되고, 상기 보론 원자로부터 분리된 실리콘 흡착 원자를 포함하는 단위 격자들을 가질 수 있다.
본 발명의 다른 예에 따르면, 상기 단위 격자들은 마름모의 모양으로 배열될 수 있다.
본 발명의 일 예에 따르면, 상기 제 1 배선들과 상기 제 2 배선들은 상기 마름모의 마주보는 두 쌍의 변들과 각각 동일한 방향으로 연장될 수 있다.
본 발명의 다른 예에 따르면, 상기 복수개의 표면 실리콘 원자들은 삼각형의 꼭지점들에 대응되는 3개일 수 있다.
본 발명의 일 예에 따르면, 상기 복수개의 표면 실리콘 원자들과 상기 실리콘 흡착 원자들은 사면체로 결합될 수 있다.
본 발명의 다른 예에 따르면, 상기 사면체는, 상기 0의 정보 또는 상기 1의 정보에 따라 높이가 조절될 수 있다.
본 발명의 일 예에 따르면, 상기 쌍안정 상태는 제 1 안정 상태; 상기 제 1 안정 상태보다 높은 에너지 상태를 갖고, 상기 제 1 안정 상태에서 천이되는 전하를 저장하기 위한 문턱 에너지 레벨을 갖는 제 2 안정 상태를 포함할 수 있다.
본 발명의 다른 예에 따르면, 상기 문턱 에너지 레벨은 0.13 전자볼트의 문턱 에너지를 포함할 수 있다.
상술한 바와 같이, 본 발명의 실시 예들에 따른 메모리 소자는, 하나의 보론 원자, 3개의 표면 실리콘 원자, 및 하나의 실리콘 흡착 원자로 이루어진 단위 격자를 포함할 수 있다. 단위 격자는 외부의 전기장에 의해 0의 정보 또는 1의 정보에 각각 대응되는 쌍안정 상태를 가질 수 있다. 단위 격자는 루트3 곱 루트3(√3X√3)의 마름모 모양으로 배열될 수 있다. 단위 셀을 정의하는 제 1 배선과 제 2 배선은 마름모의 마주보는 두쌍의 변들과 동일한 방향으로 연장될 수 있다. 단위 격자는 하나의 단위 셀에 대응될 수 있다. 단위 격자는 약 0.26nm2정도의 면적을 가질 수 있다. 일반적인 디램은 약 103 nm2의 면적을 갖고, 에스램은 약 104nm2의 면적을 가질 수 있다.
따라서, 본 발명의 실시 예에 따른 메모리 소자는 단위 셀의 면적을 최소화할 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 소자를 나타내는 평면도이다.
도 2는 도 1의 I-I' 선상을 절취하여 나타낸 단면도이다.
도 3은 0 상태를 갖는 제 1 상부면 층에서의 단위 격자를 나타내는 도면이다.
도 4는 1 상태를 갖는 제 1 상부면 층의 단위 격자를 나타내는 도면이다.
도 5는 도 3 및 도 4의 단위 격자의 쌍안정 상태를 나타내는 그래프이다.
도 6은 단위 격자들을 나타내는 평면도이다.
도 7은 도 6의 단위 격자들의 주사터널링 현미경 측정 결과를 나타내는 도면이다.
도 8은 바이어스 전압에 따른 0 상태와 1 상태에서의 미분 전도도를 나타내는 그래프이다.
도 9는 본 발명의 제 1 응용 예에 따른 메모리 소자를 나타내는 단면도이다.
도 10은 본 발명의 제 2 응용 예에 따른 메모리 소자를 나타내는 단면도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되는 것이 아니라 서로 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 포함한다(comprises) 및/또는 포함하는(comprising)은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 바람직한 실시예에 따른 것이기 때문에, 설명의 순서에 따라 제시되는 참조 부호는 그 순서에 반드시 한정되지는 않는다.
도 1은 본 발명의 실시 예에 따른 메모리 소자를 나타내는 평면도이다. 도 2는 도 1의 I-I' 선상을 절취하여 나타낸 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 실시 예에 따른 메모리 소자는 기판(10), 제 1 배선들(20), 메모리 층(30), 유전 층(40), 및 제 2 배선들(50)을 포함할 수 있다.
기판(10)은 글래스, 폴리머, 또는 웨이퍼를 포함할 수 있다.
제 1 배선들(20)은 기판(10) 상에 배치될 수 있다. 제 1 배선들(20)은 제 1 방향으로 연장될 수 있다. 제 1 배선들(20)은 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 텅스텐(W), 몰리브데늄(Mo), 또는 니켈(Ni)과 같은 금속을 포함할 수 있다. 또한, 제 1 배선들(20)은 도전성 불순물로 도핑된 실리콘을 포함할 수 있다. 도전성 불순물은 인(phosphorus), 아세닉(arsenic), 보론(boron), 인듐(In), 또는 갈륨(Ga)을 포함할 수 있다.
메모리 층(30)은 제 1 배선들(20) 상에 배치될 수 있다. 메모리 층(30)은 111결정 상부 면을 갖는 결정 실리콘을 포함할 수 있다. 결정 실리콘은 도전성 불순물로 도핑될 수 있다. 예를 들어, 메모리 층(30)은 보론(boron)으로 도핑될 수 있다. 메모리 층(30)은 벌크 층(32)과 제 1 상부면 층(upper surface layer, 34)을 포함할 수 있다. 제 1 상부면 층(34)은 벌크 층(32)의 상부면(upper surface)일 수 있다. 제 1 상부면 층(34)은 벌크 층(32)과 제 2 배선들(50) 사이의 전기장에 의해 0 또는 1에 대응되는 정보를 저장할 수 있다. 제 1 상부면 층(34)에 대한 구체적인 설명은 후속에서 자세히 설명될 것이다.
유전 층(40)은 메모리 층(30) 상에 배치될 수 있다. 유전 층(40)은 제 2 배선(50)과 메모리 층(30) 사이를 절연할 수 있다. 유전 층(40)은 실리콘 산화막, 또는 실리콘 질화막과 같은 실리콘 화합물을 포함할 수 있다. 또한, 유전 층(40)은 알루미늄 산화막(Al2O3), 티타늄(TiO2), 지르코늄 산화막(ZrO3), 또는 하프늄 산화막(hfO3)와 같은 금속 산화막을 포함할 수 있다. 나아가 유전 층(40)은 메모리 층(30)과 제 2 배선들(50) 사이의 진공 갭(vacuum gap)일 수 있다.
제 2 배선들(50)은 유전 층(40) 상에 배치될 수 있다. 제 2 배선들(50)은 제 1 배선(20)과 교차되는 제 2 방향으로 연장될 수 있다. 제 2 배선들(50)은 금속 또는 도전성 불순물로 도핑된 실리콘을 포함할 수 있다. 유전 층(40)이 진공 갭으로 이루어질 경우, 제 2 배선들(50)과 메모리 층(30)은 분리 이격(separate)될 수 있다. 제 2 배선들(50)과 메모리 층(30)은 일부 접촉될 수도 있다.
제 2 배선들(50)과 제 1 배선들(20)은 단위 셀들(60)을 정의할 수 있다. 단위 셀들(60) 각각은 제 2 배선들(50)과 제 1 배선들(20)의 교차 영역(crossed region)을 포함할 수 있다. 단위 셀들(60)은 매트릭스 형태로 배열될 수 있다.
도시되지 않았지만, 제 2 배선들(50)과 제 1 배선들(20)은 데이터 드라이버와 게이트 드라이버에 각각 연결될 수 있다. 데이터 드라이버와 게이트 드라이버는 기판(10)의 가장자리 외곽에 배치될 수 있다. 데이터 드라이버와 게이트 드라이버는 단위 셀들(60)의 주소(address)에 대응되는 데이터 신호와 게이트 신호를 출력할 수 있다. 여기서, 데이터 드라이버와 게이트 드라이버는 컬럼 드라이버와 스캔 드라이버에 각각 대응될 수 있다. 마찬가지로, 데이터 신호와, 게이트 신호는 컬럼 신호와 스캔 신호에 각각 대응될 수 있다.
제 2 배선들(50)과 제 1 배선들(20)에 쓰기 전압(writing voltage)이 인가되면, 단위 셀들(60) 각각의 메모리 층(30)에는 0 또는 1 중 어느 하나의 데이터가 저장될 수 있다. 쓰기 전압은 제 2 배선들(50)과 제 1 배선들(20)에 일괄 제공되거나 개별적으로 제공될 수 있다.
제 2 배선들(50)과 제 1 배선들(20)에 바이어스 전압이 인가되면, 메모리 층(30)에 기록된 데이터에 대응되는 읽기 전압(reading voltage)이 출력될 수 있다. 읽기 전압은 제 2 배선들(50)과 제 1 배선들(20)에 순차적 또는 무작위적(random)으로 출력될 수 있다.
한편, 결정 실리콘은 다이아몬드 큐빅 구조의 결정 구조를 가질 수 있다. 다이아몬드 큐빅 구조는 실질적으로 약 4개의 단위 격자들을 포함할 수 있다. 결정 실리콘이 111의 결정 상부 면을 가지면, 단위 격자들 또한 111 방향으로 연속하여 배치될 수 있다.
도 3은 0 상태를 갖는 제 1 상부면 층(34)에서의 단위 격자(36)를 나타내는 도면이다.
도 3을 참조하면, 단위 격자(36)는 하나의 보론 원자(35)와, 상기 보론 원자와 결합되는 복수개의 표면 실리콘 원자들(38)과, 상기 복수개의 표면 실리콘 원자들(38)과 결합되는 실리콘 흡착 원자(silicon adatom, 37)를 포함할 수 있다.
보론 원자(35)는 제 1 상부면 층(34) 바닥에 배치될 수 있다. 보론 원자(35)는 벌크 층(32)의 벌크 실리콘 원자(33)에 결합될 수 있다. 도시되지는 않았지만, 벌크 층(32)은 벌크 실리콘 원자(33) 상에 다른 벌크 실리콘 원자(33)가 연결되는 결합 구조를 가질 수 있다. 메모리 층(30)은 벌크 층(32)의 상부를 보론으로 도핑한 후 약 200℃이상의 고온 열처리 공정에 의해 형성된 벌크 층(32)과 다른 표면 결합 구조를 갖는 제 1 상부면 층(34)을 포함할 수 있다. 이때, 보론 원자(35)는 기존의 표면 실리콘 원자들(38)을 대체하여 재구성(reconstruction)될 수 있다.
표면 실리콘 원자들(38)은 보론 원자(35)에 각각 연결될 수 있다. 예를 들어, 표면 실리콘 원자들(38)은 3개로 구성될 수 있다. 표면 실리콘 원자들(38)은 서로 인접하여 연결될 수 있다. 표면 실리콘 원자들(38)은 보론 원자(35) 상에 삼각형 모양으로 서로 결합될 수 있다. 표면 실리콘 원자들(38)은 실리콘 흡착 원자(37)에 각각 연결될 수 있다. 표면 실리콘 원자들(38)과 실리콘 흡착 원자(37)는 사면체의 각 꼭지점에 대응될 수 있다.
실리콘 흡착 원자(37)은 단위 격자(36) 내에 저장된 정보에 따라 보론 원자(35)와의 거리가 조절될 수 있다. 예를 들어, 0에 대응되는 정보를 갖는 단위 격자(36)의 보론 원자(35)와 실리콘 흡착 원자(37)는 z0의 거리를 가질 수 있다.
도 4는 1 상태를 갖는 제 1 상부면 층(34)의 단위 격자를 나타내는 도면이다. 1 상태의 단위 격자(36)는 보론 원자(35)와 실리콘 흡착 원자(37)의 거리가 0 상태보다 멀어질 수 있다. 예를 들어, 1에 대응되는 정보를 갖는 단위 격자(36)의 실리콘 흡착 원자(37)는 z0보다 먼 z1에 배치될 수 있다. z1은 1에 대응되는 정보를 갖는 단위 격자(36)의 보론 원자(35)와 실리콘 흡착 원자(37) 사이의 거리이다. z0와 z1은 약 0.6Å내지 약 0.8Å정도의 높이 또는 거리 차이를 가질 수 있다.
표면 실리콘 원자들(38)과 실리콘 흡착 원자(37)가 이루는 사면체의 높이는 단위 격자(36)에 저장되는 정보에 따라 변화될 수 있다. 예를 들어, 단위 격자(36)에 저장된 정보가 0일 때, 사면체의 높이는 단위 격자(36)에 저장된 정보가 1일 때보다 작을 수 있다. 이때, 사면체의 높이 변화에 따라 삼각형 모양으로 결합된 표면 실리콘 원자들(38) 간의 거리가 일부 변화될 수 있다.
도 5는 도 3 및 도 4의 단위 격자(36)의 쌍안정 상태를 나타내는 그래프이다.
도 3 내지 5를 참조하면, 제 1 상부면 층(34)의 단위 격자(36)는 쌍안정(bistable) 상태(70)를 가질 수 있다. 쌍안정 상태(70)는 제 1 안정 상태(72) 및 제 2 안정 상태(74)를 포함할 수 있다.
단위 격자(36)은 실리콘 흡착 원자(37)가 z0에 위치될 때, 제 1 안정 상태(72)를 가질 수 있다. 제 1 안정 상태(72)는 0의 정보에 대응되는 총 에너지를 갖는 단위 격자(36)의 상태(state)일 수 있다.
또한, 단위 격자(36)는 실리콘 흡착 원자(37)가 z1에 위치될 때, 제 2 안정 상태(74)를 가질 수 있다. 제 2 안정 상태(74)는 1의 정보에 대응되는 총 에너지를 갖는 단위 격자(36)의 에너지 레벨일 수 있다. 제 2 안정 상태(74)는 제 1 안정 상태(72) 보다 높은 총 에너지 상태를 가질 수 있다.
제 2 안정 상태는(74)는 제 1 안정 상태(72)에서 천이되는 전하를 저장하기 위한 문턱 에너지(threshold energy) 레벨(76)을 가질 수 있다. 일 예에 의하면, 문턱 에너지 레벨(76)는 제 1 안정 상태(72)와 제 2 안정 상태(74) 사이의 차이 에너지(E1)와, 에너지 장벽(energy wall)의 문턱 에너지(E2)를 포함할 수 있다. 예를 들어, 제 1 안정 상태(72)의 전하(charge)는 차이 에너지(E1)와 문턱 에너지(E2) 이상의 에너지를 가질 때 제 2 안정 상태(74)로 천이(shift)될 수 있다.
문턱 에너지(E2)보다 낮은 에너지의 전하는 제 2 안정 상태(74)로 천이될 수 없다. 또한, 제 2 안정 상태(74)의 전하는 문턱 에너지(E2) 이상의 에너지를 가질 때 제 1 안정 상태(72)로 천이될 수 있다. 예를 들어, 문턱 에너지(E2)는 약 0.13eV정도일 수 있다.
따라서, 본 발명의 메모리 소자는 제 2 안정 상태(74)의 에너지보다 문턱 에너지(E2) 이상으로 높은 삭제(erasing) 또는 쓰기(writing) 에너지를 필요로 할 수 있다.
도 6은 단위 격자들(36)을 나타내는 평면도이다.
도 1, 도 3, 도 4, 및 도 6을 참조하면, 단위 격자들(36)은 루트3 곱 루트3(√3 X √3)의 마름모 모양으로 배열될 수 있다. 루트3(√3)은 마름모의 최장 대각선으로 정의될 수 있다. 예를 들어, 마름모의 최장 대각선은 약 6.65Å일 수 있다. 루트3 곱 루트3(√3 X √3)의 마름모는 단위 격자들(36)의 중심들을 연결한 직선들로부터 나타날 수 있다. 또한, 루트3 곱 루트3(√3 X √3)의 마름모는 하나의 단위 격자(36)를 둘러싸는 직선들로부터 나타날 수도 있다. 단위 격자들(36)은 0의 정보들(80)와, 1의 정보들(90)를 각각 가질 수 있다.
도시되지는 않았지만, 단위 격자들(36)이 배열된 방향으로 제 1 배선들(20)과 제 2 배선들(50)이 연장될 수 있다. 제 1 배선들(20)과 제 2 배선들(50)은 마름모의 마주 보는 두 쌍의 변들과 각각 동일한 방향으로 연장될 수 있다. 구체적으로, 마름모의 마주 보는 한 쌍의 변들은 제 1 배선들(20)의 방향과 동일하고, 상기 마름모의 나머지 한쌍의 변들은 제 2 배선들(50)의 방향과 동일할 수 있다. 하나의 단위 격자(36)는 하나의 단위 셀(60)에 대응될 수 있다.
따라서, 본 발명의 실시 예에 따른 메모리 소자는 단위 격자(36)와 동일한 면적의 단위 셀(60)을 가질 수 있다.
일반적인 메모리 소자는 스토리지 캡과 스위칭 트랜지스터를 포함하는 디램과, 상변화 층과 스위칭 트랜지스터를 포함하는 피램(PRAM)과, 복수개의 트랜지스터들을 포함하는 에스램(SRAM)을 포함할 수 있다. 일반적인 메모리 소자는 스위칭 트랜지스터를 필수적으로 요구하기 때문에 단위 셀의 면적이 클 수 있다. 예를 들어, 디램은 약 2x103 nm2 면적의 단위 셀을 갖고, 에스 램은 약 2x104 nm2 면적의 단위 셀을 가질 수 있다.
반면, 단위 격자(36)의 단위 셀(60)은 약 0.26nm2 정도의 면적을 가질 수 있다. 단위 격자(36)의 단위 셀(60)은 디램 또는 에스램에 비해 약 10,000배 내지 100,000 배 정도로 작은 단위 셀(60)을 가질 수 있다.
따라서, 본 발명의 실시 예에 따른 메모리 소자는 단위 셀(60)의 면적을 최소화할 수 있다.
도 7은 도 6의 단위 격자들(36)의 주사터널링 현미경(STM) 측정 결과를 나타내는 도면이다.
도 3, 도 4, 도 6 및 도 7을 참조하면, 1의 정보를 갖는 단위 격자들(36)은 0의 정보를 갖는 단위 격자들(36)보다 밝게 나타난다. 주사터널링 현미경은 단위 격자들(36)의 제 1 상부면 층(34)에 전자를 조사한 후, 상기 전자가 터널링을 일으키는 현상으로부터 상기 제 1 상부면 층(34)의 구조 또는 표면 거칠기를 알아내는 현미경이다. 1의 정보(80)를 갖는 단위 격자들(36)은 0의 정보(90)를 갖는 단위 격자들(36)보다 큰 표면 거칠기를 가질 수 있다.
도 8은 바이어스 전압에 따른 0 상태와 1 상태에서의 미분 전도도(differential conductance)를 나타내는 그래프이다.
도 1, 도 5, 도 7 및 도 8을 참조하면, 단위 격자들(36)은 제 1 안정 상태(72)의 0의 정보(80)와 제 2 안정 상태(74)의 1의 정보(90)를 가질 때, 각각 다른 미분 전도도를 가질 수 있다. 미분 전도도는 전류를 전압으로 미분한 값(dI/dV)으로서, 저항의 역수이다.
예를 들어, 0의 정보(80)를 갖는 단위 격자들(36)은 1.5V 이하의 바이어스 전압에서 미분 전도도의 변화가 거의 없이 나타날 수 있다. 반면, 1의 정보(90)를 갖는 단위 격자들(36)은 1.5V 정도의 바이어스 전압에서 미분 전도도의 변화가 최대로 나타난다. 이는 1의 정보(90)의 단위 격자들(36)이 특정 에너지 값에서 국소화된 에너지 상태를 생성하기 때문일 수 있다.
따라서, 본 발명의 실시 예에 따른 메모리 소자는 단위 격자(36) 또는 단위 셀(60)의 미분 전도도 변화를 이용하여 1의 정보(90)와 0의 정보(80)를 출력할 수 있다.
바이어스 전압은 제 1 배선들(20)과 제 2 배선들(50)에 인가될 수 있다. 바이어스 전압은 일반적인 상변화 메모리(PRAM)의 구동 전압보다 작을 수 있다. 상변화 메모리의 구동 전압은 약 5V 내지 24V정도일 수 있다. 제 1 배선들(20)은 접지되고, 제 2 배선들(50)에는 음의 전압(negative voltage)이 인가될 수 있다.
0의 정보(80)와 1의 정보(90)는 벌크 층(32)과 제 2 배선들(50) 사이의 읽기 전기장에 의해 검출될 수 있다. 읽기 전기장의 세기는 제 1 배선들(20)과 제 2 배선들(50) 사이의 읽기 바이어스 전압에 비례할 수 있다. 예를 들어, 0의 정보(80)와 1의 정보(90)의 읽기 바이어스 전압은 약 1V 내지 약 3V일 수 있다.
0의 정보(80)와 1의 정보(90)는 벌크 층(32)과 제 2 배선들(50) 사이의 쓰기(writing) 전기장에 의해 검출될 수 있다. 쓰기 전기장의 세기는 읽기 전기장의 세기보다 클 수 있다. 마찬가지로, 쓰기(writing) 바이어스 전압은 읽기 바이어스 전압보다 높을 수 있다. 예를 들어, 쓰기 바이어스 전압은 약 3.5V 내지 5V일 수 있다.
도 9는 본 발명의 제 1 응용 예에 따른 메모리 소자를 나타내는 단면도이다.
도 9를 참조하면, 본 발명의 제 1 응용 예에 따른 메모리 소자는 갭필 층(gap filling layer, 52), 상부 메모리 층(130), 상부 유전 층(140), 제 3 배선들(150)을 포함할 수 있다.
갭필 층(52)은 유전 층(40) 상에 배치될 수 있다. 갭필 층(52)과 제 2 배선들(50)은 동일한 높이를 가질 수 있다. 갭필 층(52)과 제 2 배선들(50)은 평탄 면을 제공할 수 있다. 갭필 층(52)은 유전 층(40)과 동일한 재질로 이루어질 수 있다. 예를 들어, 갭필 층(52)은 실리콘 화합물 또는 금속 산화막을 포함할 수 있다. 또한, 갭필 층(52)은 폴리머 또는 진공 갭을 포함할 수 있다.
상부 메모리 층(130)는 갭필 층(52) 및 제 2 배선들(50)을 덮을 수 있다. 상부 메모리 층(130)는 상부 벌크 층(132)과 제 2 상부면 층(134)을 포함할 수 있다. 제 2 상부면 층(134)는 제 1 상부면 층(34)과 동일한 물질을 포함할 수 있다. 예를 들어, 제 2 상부면 층(134)은 상부 단위 셀들(160)의 0 또는 1의 정보를 저장할 수 있다.
상부 유전 층(140)은 상부 메모리 층(130) 상에 배치될 수 있다. 상부 유전 층(140)은 실리콘 산화막, 또는 금속 산화막을 포함할 수 있다.
제 3 배선들(150)은 상부 유전 층(140) 상에 배치될 수 있다. 제 3 배선들(150)은 제 1 배선들(20)과 동일한 방향으로 연장될 수 있다.
상부 단위 셀들(160)은 제 2 배선들(50)과 제 3 배선들(150)에 의해 각각 정의될 수 있다. 상부 단위 셀들(160)은 기판(10)의 높이 방향으로 배치될 수 있다.
제 1 응용 예는 실시 예의 유전 층(40) 및 제 2 배선들(50) 상의 갭필 층(52), 상부 메모리 층(130), 상부 유전 층(140), 및 제 3 배선들(150)을 포함한 것이다. 도시되지는 않았지만, 갭필 층(52), 상부 메모리 층(130), 상부 유전 층(140), 및 제 3 배선들(150)은 기판에 수직하는 방향에 대해 순차적으로 적층(stack)될 수 있다.
도 10은 본 발명의 제 2 응용 예에 따른 메모리 소자를 나타내는 단면도이다.
도 3 내지 도 10를 참조하면, 본 발명의 제 1 응용 예에 따른 메모리 소자는 유전 층(40) 및 제 2 배선들(50) 상에 순차적으로 적층된 상부 유전 층(140), 상부 메모리 층(130), 제 3 배선들(150)을 포함할 수 있다.
상부 유전 층(140)은 유전 층(40) 및 제 2 배선들(50)을 덮을 수 있다. 상부 유전 층(140)은 실리콘 산화막, 금속 산화막, 또는 진공 갭을 포함할 수 있다.
상부 메모리 층(130)는 상부 유전 층(140) 상에 배치될 수 있다. 일 실시 예에 따르면, 상부 메모리 층(130)은 보론으로 도핑된 결정 실리콘을 포함할 수 있다. 상부 메모리 층(130)는 상부 벌크 층(132)과 제 2 상부면 층(134)을 포함할 수 있다.
제 2 상부면 층(134)은 상부 유전 층(140) 상에 배치될 수 있다. 제 2 상부면 층(134)는 제 1 상부면 층(34)과 동일한 물질과 구조를 포함할 수 있다. 예를 들어, 제 2 상부면 층(134)은 상부 단위 셀들(160)의 0 또는 1의 정보를 저장할 수 있다.
상부 벌크 층(132)은 제 2 상부 면 층(134) 상에 배치될 수 있다.
제 3 배선들(150)은 상부 메모리 층(130) 상에 배치될 수 있다. 제 3 배선들(150)은 제 1 배선들(20)과 동일한 방향으로 연장될 수 있다.
상부 단위 셀들(160)은 제 2 배선들(50)과 제 3 배선들(150)에 의해 각각 정의될 수 있다. 상부 단위 셀들(160)은 단위 셀들(60) 상에 배치될 수 있다. 상부 단위 셀들(160)은 기판(10)의 높이 방향으로 배치될 수 있다.
제 2 응용 예는 유전 층(40) 및 제 2 배선들(50) 상에 순차적으로 적층된 상부 유전 층(140), 상부 메모리 층(130), 및 제 3 배선들(150)을 포함할 수 있다. 도시되지는 않았지만, 제 1 배선들(20), 메모리 층(30), 유전 층(40), 제 2 배선들(50), 상부 유전 층(140), 상부 메모리 층(130), 및 제 3 배선들(150)은 기판(10)의 수직 방향에 대해 순차적으로 적층될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 기판 20: 제 1 배선들
30: 메모리 층 32: 벌크 층
33: 벌크 실리콘 원자들 34: 제 1 상부면 층
35: 보론 원자 36: 단위 격자들
37: 실리콘 흡착 원자 38: 표면 실리콘 원자들
40: 유전 층 50: 제 2 배선들
60: 단위 셀들 70: 쌍안정 상태
72: 제 1 안정 상태 74: 제 2 안정 상태
80: 0의 정보 90: 1의 정보
130: 상부 메모리 층 140: 상부 유전 층
150: 제 3 배선들 160: 상부 단위 셀들

Claims (20)

  1. 기판;
    상기 기판 상의 제 1 방향으로 연장되는 제 1 배선들;
    상기 제 1 배선들 및 상기 기판 상의 메모리 층;
    상기 메모리 층 상의 유전 층; 및
    상기 유전 층 상에 배치되고, 상기 제 1 방향에 교차되는 제 2 방향으로 연장되는 제 2 배선들을 포함하되,
    상기 메모리 층은,
    상기 제 1 배선들 상의 벌크 층; 및
    상기 벌크 층과 상기 유전 층 사이에 배치되고, 상기 제 2 배선들과 상기 제 1 배선들 사이의 전기장으로부터 0의 정보 또는 1의 정보에 각각 대응되는 쌍안정 상태(bistable state)를 갖는 제 1 상부면 층(top surface layer)을 포함하는 메모리 소자.
  2. 제 1 항에 있어서,
    상기 메모리 층은 보론으로 도핑된 결정 실리콘을 포함하되,
    상기 결정 실리콘은 111 방향의 결정 상부면을 갖는 메모리 소자.
  3. 제 2 항에 있어서,
    상기 제 1 상부면 층은 마름모의 모양으로 배열되는 단위 격자들을 포함하는 메모리 소자.
  4. 제 3 항에 있어서,
    상기 단위 격자들 각각은,
    상기 벌크 층 상의 보론 원자;
    상기 보론 원자에 각각 결합되고, 서로 인접되는 그들 각각이 삼각형 모양으로 결합되는 3개의 실리콘 원자들; 및
    상기 보론 원자로부터 분리되어 배치되고, 상기 3개의 실리콘 원자들에 결합되는 하나의 실리콘 흡착 원자(adatom)를 포함하는 메모리 소자.
  5. 제 4 항에 있어서,
    상기 단위 격자들 각각은,
    상기 0의 정보에 대응되는 상기 보론 원자와 상기 실리콘 흡착 원자 사이의 제 1 거리와, 상기 1의 정보에 대응되는 상기 보론 원자와 상기 실리콘 흡착 원자 사이의 제 2 거리의, 차이는 0.6옴스트롱과 0.8옴스트롱 사이인 메모리 소자.
  6. 제 4 항에 있어서,
    상기 단위 격자들은 상기 제 1 배선들과 상기 제 2 배선들이 교차되는 부분에서의 단위 셀들로 각각 정의되고,
    상기 단위 격자들 각각은 0.26 제곱나노미터의 면적을 갖는 메모리 소자.
  7. 제 4 항에 있어서,
    상기 제 1 방향과 상기 제 2 방향은 상기 마름모의 마주보는 두 쌍의 변들과 각각 동일한 메모리 소자.
  8. 제 1 항에 있어서,
    상기 쌍안정 상태는,
    제 1 안정 상태; 및
    상기 제 1 안정 상태보다 높은 에너지 상태를 갖고, 상기 제 1 안정 상태에서 천이되는 전하를 저장하기 위한 문턱 에너지 레벨을 갖는 제 2 안정 상태를 포함하는 메모리 소자.
  9. 제 1 항에 있어서,
    상기 유전 층 상에 배치되고, 상기 제 2 배선들과 동일한 높이를 갖는 갭필 층;
    상기 제 2 배선들 및 상기 갭필 층 상의 상부 메모리 층;
    상기 상부 메모리 층 상의 상부 유전 층; 및
    상기 상부 유전 층 상에 배치되고, 상기 제 1 배선들과 동일한 방향으로 연장되는 제 3 배선들을 포함하는 메모리 소자.
  10. 제 9 항에 있어서,
    상기 갭필 층은 상기 유전 층과 동일한 재질의 실리콘 산화막 또는 금속 산화막을 포함하는 메모리 소자.
  11. 제 1 항에 있어서,
    상기 제 2 배선들 및 상기 유전 층 상의 상부 유전 층;
    상기 상부 유전 층 상의 상부 메모리 층; 및
    상기 상부 메모리 층 상에 배치되고, 상기 제 1 배선들과 동일한 방향으로 연장되는 제 3 배선들을 포함하는 메모리 소자.
  12. 단위 셀들을 정의하는 제 1 배선들과 제 2 배선들;
    상기 제 1 배선들과 상기 제 2 배선들 사이의 메모리 층; 및
    상기 제 1 배선들과 상기 제 2 배선들 중의 어느 하나와 상기 메모리층 사이의 유전 층을 포함하되,
    상기 메모리 층은,
    벌크 층; 및
    상기 벌크 층과 상기 유전 층 사이에 배치되고, 상기 제 2 배선들과 상기 제 1 배선들 사이의 전기장으로부터 0의 정보 또는 1의 정보에 각각 대응되는 쌍안정 상태를 갖는 상부면 층(top surface layer)을 포함하는 메모리 소자.
  13. 제 12 항에 있어서,
    상기 메모리 층은 보론으로 도핑된 결정 실리콘을 포함하되,
    상기 상부면 층은,
    상기 벌크 층에 결합되는 보론 원자;
    상기 보론 원자들에 결합되는 복수개의 표면 실리콘 원자들; 및
    상기 복수개의 표면 실리콘 원자들에 결합되고, 상기 보론 원자로부터 분리된 실리콘 흡착 원자를 포함하는 단위 격자들을 갖는 메모리 소자.
  14. 제 13 항에 있어서,
    상기 단위 격자들은 마름모의 모양으로 배열되는 메모리 소자.
  15. 제 14 항에 있어서,
    상기 제 1 배선들과 상기 제 2 배선들은 상기 마름모의 마주보는 두 쌍의 변들과 각각 동일한 방향으로 연장되는 메모리 소자.
  16. 제 13 항에 있어서,
    상기 복수개의 표면 실리콘 원자들은 삼각형의 꼭지점들에 대응되는 3개인 메모리 소자.
  17. 제 16 항에 있어서,
    상기 복수개의 표면 실리콘 원자들과 상기 실리콘 흡착 원자들은 사면체로 결합된 메모리 소자.
  18. 제 17 항에 있어서,
    상기 사면체는, 상기 0의 정보 또는 상기 1의 정보에 따라 높이가 조절되는 메모리 소자.
  19. 제 12 항에 있어서,
    상기 쌍안정 상태는
    제 1 안정 상태;
    상기 제 1 안정 상태보다 높은 에너지 상태를 갖고, 상기 제 1 안정 상태에서 천이되는 전하를 저장하기 위한 문턱 에너지 레벨을 갖는 제 2 안정 상태를 포함하는 메모리 소자.
  20. 제 19 항에 있어서,
    상기 문턱 에너지 레벨은 0.13 전자볼트의 문턱 에너지를 포함하는 메모리 소자.
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