JP2014116495A - 半導体メモリ装置およびその製造方法 - Google Patents

Abstract

【課題】ダイオード特性を有する半導体メモリ装置を提供する。
【解決手段】本発明に係る半導体メモリ装置１００は、ｎ型の第１半導体層１０と、第１半導体層１０上に形成され、電子を捕獲する電子捕獲層２０と、電子捕獲層２０上に形成されたｐ型の第２半導体層３０と、第１半導体層１０と電気的に接続された第１電極４０と、第２半導体層３０と電気的に接続された第２電極５０と、を含み、電子捕獲層２０は、炭素とシリコンとを含む層であって、第１電極４０と第２電極５０との間に電圧が印加されることによって、第２半導体層３０との界面において、電子を捕獲および放出する層である。
【選択図】図１

Description

本発明は、半導体メモリ装置およびその製造方法に関する。

パーソナルコンピュータ産業分野と双璧をなす、製造・家電・交通移動体・携帯機器などの産業・民生電子機器分野は、巨大な半導体産業分野である。この分野では、高密度、大容量で、書き換え可能な不揮発性メモリが必要とされる。これまで、不揮発性メモリとして、フラッシュメモリなどが巨大な規模で用いられていた。しかし、これらのメモリの多くは、１メモリ素子に１トランジスタが必要な３端子素子である。今後のさらなる高密度化・大容量化・コンパクト化に対応できる最も期待されるメモリは、素子面積を極小化できる２端子のみで書き込み、消去、読み出しの全てのメモリ機能操作が可能なメモリでる。このような２端子のメモリは、抵抗変化型ＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＲｅＲＡＭ）として実現される（特許文献１，２参照）。

例えば特許文献１には、２端子メモリとして、ＳｉＣ層を用いた不揮発性抵抗変化型メモリが記載されている。この２端子メモリは、Ｓｉ基板上にＳｉＣ層を形成し、ＳｉＣ層上にＳｉＯ_ｘ層を形成し、ＳｉＯ_ｘ層上にＳｉＯ_２層を形成して構成されている。この２端子メモリは、電子がＳｉＯ_ｘ層等に発生するドナー型欠陥に捕獲されるとＯＮ状態となり、電子がドナー型欠陥から放出されるとＯＦＦ状態となる。そして、ＯＮ状態を理論値“１”の記憶、ＯＦＦ状態を理論値“０”の記憶とするメモリ動作として対応させることができる。例えば、ＯＦＦ状態からＯＮ状態に遷移することは、情報“１”の書き込みに対応し、ＯＮ状態からＯＦＦ状態に遷移することは、情報の消去または情報“０”の書き込みに対応する。

特開２０１０−５０４１１号公報 特開２００９−１３５２９１号公報

しかしながら、特許文献１に開示されているメモリ装置は、Ｓｉ基板に接続された第１電極と、ＳｉＯ_２層に接続された第２電極と、の間に、プラスの電圧（第１電極の電位よりも第２電極の電位の方が高くなるような電圧）を印加しても、マイナスの電圧（第１電極の電位よりも第２電極の電位の方が低くなるような電圧）を印加しても、電流が流れてしまう。したがって、特許文献２に記載されているように、回り込み電流が発生するという問題が生じることがある。よって、ダイオード特性を有する半導体メモリ装置が好ましい。

本発明のいくつかの態様に係る目的の１つは、ダイオード特性を有する半導体メモリ装置を提供することにある。また、本発明のいくつかの態様に係る目的の１つは、上記の半導体メモリ装置の製造方法を提供することにある。

本発明に係る半導体メモリ装置は、
ｎ型の第１半導体層と、
前記第１半導体層上に形成され、電子を捕獲する電子捕獲層と、
前記電子捕獲層上に形成されたｐ型の第２半導体層と、
前記第１半導体層と電気的に接続された第１電極と、
前記第２半導体層と電気的に接続された第２電極と、
を含み、
前記電子捕獲層は、
炭素とシリコンとを含む層であって、前記第１電極と前記第２電極との間に電圧が印加されることによって、前記第２半導体層との界面において、電子を捕獲および放出する層である。

このような半導体メモリ装置によれば、第２半導体層、電子捕獲層層、および第１半導体層によって、ｐｎダイオードまたはｐｉｎダイオードが構成されることができる。すなわち、このような半導体メモリ装置は、ダイオード特性を有することができる。

なお、本発明に係る記載では、「電気的に接続」という文言を、例えば、「特定の部材（以下「Ａ部材」という）に「電気的に接続」された他の特定の部材（以下「Ｂ部材」という）」などと用いている。本発明に係る記載では、この例のような場合に、Ａ部材とＢ部材とが、直接接して電気的に接続されているような場合と、Ａ部材とＢ部材とが、他の部材を介して電気的に接続されているような場合とが含まれるものとして、「電気的に接続」という文言を用いている。

本発明に係る半導体メモリ装置において、
前記第２半導体層は、酸化物半導体層であってもよい。

本発明に係る半導体メモリ装置において、
前記第２半導体層は、酸化銀層であってもよい。

本発明に係る半導体メモリ装置において、
前記電子捕獲層は、
前記第１半導体層上に形成されたｎ型またはｉ型のＳｉＣ層と、
前記ＳｉＣ層上に形成されたＳｉＣ_ｘＯ_ｙ層（ただし、０≦ｘ≦１、０＜ｙ≦２）と、を有していてもよい。

本発明に係る半導体メモリ装置において、
前記電子捕獲層における電子の捕獲および放出に対応して、情報の消去および書き込みが行われてもよい。

本発明に係る半導体メモリ装置の製造方法は、
ｎ型の第１半導体層上に、炭素とシリコンとを含む第１層を形成する工程と、
前記第１層上に、金属を含む第２層を形成する工程と、
前記第２層を酸化して、ｐ型の第２半導体層を形成し、前記第１層の前記第２層との界面を酸化して、電子を捕獲する電子捕獲層を形成する工程と、
前記第１半導体層と電気的に接続される第１電極、および前記第２半導体層と電気的に接続される第２電極を形成する工程と、
を含み、
前記第１電極と前記第２電極との間に電圧を印加することによって、前記電子捕獲層は、前記第２半導体層との界面において、電子を捕獲および放出する。

本発明に係る半導体メモリ装置の製造方法において、
前記第２層が含む金属は、銀であり、
前記第２半導体層は、酸化銀層であってもよい。

本発明に係る半導体メモリ装置の製造方法において、
前記電子捕獲層は、
前記第１半導体層上に形成されたｎ型またはｉ型のＳｉＣ層と、
前記ＳｉＣ層上に形成されたＳｉＣ_ｘＯ_ｙ層（ただし、０≦ｘ≦１、０＜ｙ≦２）と、を有するように形成されてもよい。

本発明に係る半導体メモリ装置の製造方法において、
前記電子捕獲層における電子の捕獲および放出に対応して、情報の消去および書き込みを行ってもよい。

本実施形態に係る半導体メモリ装置を模式的に示す断面図。 本実施形態に係る半導体メモリ装置の動作原理を説明するための図。 本実施形態に係る半導体メモリ装置の製造方法を説明するためのフローチャート。 本実施形態に係る半導体メモリ装置の製造工程を模式的に示す断面図。 本実施形態に係る半導体メモリ装置の製造工程を模式的に示す断面図。 本実施形態に係る半導体メモリ装置の製造工程を模式的に示す断面図。 実施例に係る半導体メモリ装置のＩ−Ｖ特性を示すグラフ。 エネルギーバンド図のシミュレーション結果。 エネルギーバンド図のシミュレーション結果。 本実施形態の変形例に係る半導体メモリ装置を模式的に示す平面図。 本実施形態の変形例に係る半導体メモリ装置を模式的に示す断面図。 本実施形態の変形例に係る半導体メモリ装置を模式的に示す回路図。 本実施形態の変形例に係る半導体メモリ装置を模式的に示す回路図。

以下、本発明の好適な実施形態について、図面を用いて詳細に説明する。なお、以下に説明する実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また、以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。

１． 半導体メモリ装置
１．１． 構成
まず、本実施形態に係る半導体メモリ装置について、図面を参照しながら説明する。図１は、本実施形態に係る半導体メモリ装置１００を模式的に示す断面図である。

半導体メモリ装置１００は、２端子メモリであり、不揮発性抵抗変化型メモリとして構成されている。半導体メモリ装置１００は、図１に示すように、第１半導体層１０と、電子捕獲層２０と、第２半導体層３０と、第１電極４０と、第２電極５０と、を含む。

第１半導体層１０は、ｎ型の半導体である。より具体的には、第１半導体層１０は、ｎ型の不純物（例えばリンやヒ素）がドーピングされたシリコン（Ｓｉ）層である。第１半導体層１０は、ｎ型の半導体であれば、その形態は特に限定されず、例えば、Ｓｉウェハーから切り取られたｎ型のシリコン基板であってもよい。または、第１半導体層１０は、ｐ型のシリコン基板に形成されたｎ型のウェルであってもよい。

なお、「ｎ型」とは、半導体において、電荷を運搬する多数媒体が負の電荷であるもの
をいう。「ｐ型」とは、半導体において、電荷を運搬する多数媒体が正の電荷であるものをいう。「ｉ型」とは、真性半導体のことであり、不純物がドーピングされていないものをいう。

第１半導体層１０として用いられるシリコン基板は、例えば、（１１１）シリコン基板、（１００）シリコン基板である。第１半導体層１０として、これら(１１１)シリコン基板および（１００）シリコン基板の、それぞれ(１１１)面および(１００)面から多少斜めに切り出された面を主面とするシリコン基板を用いてもよい。例えば、(１１１)面から４度斜めになった面を主面とするシリコン基板（（１１１）４度オフ基板）や、(１１１)面から８度斜めになった面を主面とするシリコン基板（（１１１）８度オフ基板）を用いてもよい。これにより、電子捕獲層２０の結晶性を向上させることができる。

第１半導体層１０として、ｎ型のシリコン基板を用いた場合、第１半導体層１０の厚さは、電子捕獲層２０の厚さおよび第２半導体層３０の厚さよりも大きく、例えば、５０μｍ以上１０００μｍ以下である。第１半導体層１０として、ｐ型のシリコン基板に形成されたｎ型のウェルを用いた場合、第１半導体層１０の厚さは、例えば、５ｎｍ以上１０μｍ以下である。第１半導体層１０の抵抗率は、例えば、０．０００１Ωｍ以上１０Ωｍ以下であり、より好ましくは、０．１Ωｍ以上０．２Ωｍ以下である。第１半導体層１０は、電子捕獲層２０および第２半導体層３０に電子を供給する電子供給層として機能することができる。

電子捕獲層２０は、半導体基板１０上に形成されている。電子捕獲層２０は、電子を捕獲する層である。電子捕獲層２０は、炭素とシリコンとを含む層である。図示の例では、電子捕獲層２０は、ＳｉＣ層２２と、ＳｉＣ_ｘＯ_ｙ層（ただし、０≦ｘ≦１、０＜ｙ≦２）２４（以下、単に「ＳｉＣ_ｘＯ_ｙ層２４」ともいう）と、を有している。

電子捕獲層２０のＳｉＣ層２２は、半導体基板１０上に形成されている。ＳｉＣ層２２は、例えば、炭素とシリコンとからなる層である。ＳｉＣ層２２は、ｎ型またはｉ型の半導体である。ＳｉＣ層２２がｎ型である場合、ＳｉＣ層２２には、ｎ型の不純物（例えばリンやヒ素や窒素）がドーピングされていてもよい。ＳｉＣ層２２は、単結晶でも多結晶でもよい。ＳｉＣ層２２としては、結晶構造として立方晶系の対称性を有する３Ｃ−ＳｉＣ層を用いてもよい。これにより、ＳｉＣ層２２は、良好な膜質を有することができる。なお、ＳｉＣ層２２として、六方対称の４Ｈ−ＳｉＣ層、６Ｈ−ＳｉＣ層を用いてもよい。ＳｉＣ層２２の厚さは、例えば、５ｎｍ以上５００ｎｍ以下である。

電子捕獲層２０のＳｉＣ_ｘＯ_ｙ層２４は、ＳｉＣ層２２上に形成されている。ＳｉＣ_ｘＯ_ｙ層２４は、例えば、炭素と酸素とシリコンとからなる層、または酸素とシリコンとからなる層である。ＳｉＣ_ｘＯ_ｙ層２４は、電子捕獲層２０の第２半導体層３０との界面に位置している。ＳｉＣ_ｘＯ_ｙ層２４は、例えば、ＳｉＯ_２やＳｉＯ_ｘ（ｘ＜２）が混在して構成され、厚さ方向で若干組成が変化している。

電子捕獲層２０は、ＳｉＣ_ｘＯ_ｙ層２４において、電子を捕獲することができる。より具体的には、ＳｉＣ_ｘＯ_ｙ層２４は、アクセプター型の欠陥を有し、これにより、電子を捕獲および放出することができる。すなわち、電子捕獲層２０は、第１電極４０と第２電極５０との間に電圧が印加されることによって、第２半導体層３０との界面において（界面に存在する欠陥において）、電子を捕獲および放出する層である。なお、電子捕獲層２０に存在する欠陥は、例えば、ＳｉＣ_ｘＯ_ｙ層２４が不完全酸化層であるために生じる欠陥である。

電子捕獲層２０のＳｉＣ_ｘＯ_ｙ層２４の厚さは、ＳｉＣ層２２の厚さおよび第２半導体
層３０の厚さよりも小さく、例えば、１ｎｍ以上１０ｎｍ以下である。ＳｉＣ_ｘＯ_ｙ層２４の厚さが１ｎｍより小さいと、捕獲される捕獲電子の数が少なくなり、半導体メモリ装置は、ＯＦＦ状態（高抵抗状態）となることが困難になる場合がある。ＳｉＣ_ｘＯ_ｙ層２４の厚さが１０ｎｍより大きいと、書き込みの際に十分に捕獲電子を放出させることができず捕獲電子が残って、ＯＮ状態（低抵抗状態）となることが困難になる場合がある。

第２半導体層３０は、電子捕獲層２０上に（より具体的には、ＳｉＣ_ｘＯ_ｙ層２４上に）形成されている。第２半導体層３０は、ｐ型の半導体である。具体的には、第２半導体層３０は、酸素を含む半導体からなる酸化物半導体層である。さらに、より具体的には、第２半導体層３０は、酸化銀層である。第２半導体層３０の材質は、Ａｇ_ｘＯ（ただし、０＜ｘ≦２）であり、例えば、Ａｇ_２Ｏ、ＡｇＯ、Ａｇ_０．５Ｏ、またはこれらの複合物である。

第２半導体層３０が酸化銀層である場合、第２半導体層３０のバンドギャップエネルギーは、１．４ｅＶ程度である。なお、本発明に係る記載において、「半導体（半導体層）」とは、価電子帯と伝導帯との間にバンドギャップがあり、そのバンドギャップエネルギーが、６．３ｅＶ以下であるもののことをいう。

なお、第２半導体層３０の材質は、バンドギャップエネルギーが６．３ｅＶ以下のｐ型の酸化物半導体であれば、酸化銀に限定されない。例えば、第２半導体層３０の材質は、酸化銅（ＣｕＯ、Ｃｕ_２Ｏ）、ＣｕＸＯ_２（ただし、Ｘは、Ａｌ、Ｓｃ、Ｙ、Ｉｎ、Ｇａ、Ｃｒ、またはＢ）、Ｆｅ_２Ｏ_３、ＮｉＯ、Ｔａ_２Ｏ_３、Ｃｒ_２Ｏ_３、ＢａＴｉＯ_３、ＴｉＯ_２、ＷＯ_３、ＳｎＯであってもよい。特に、酸化銅は、銅と酸素との組成比に依存して、酸化銀と同程度の１．２ｅＶ以上２．２ｅＶ以下のバンドギャップエネルギーを有し、酸化銀とともに、第２半導体層３０として好適に用いることができる。また、第２半導体層３０の材質は、酸化物半導体でなくてもよく、ｐ型の不純物（例えばホウ素やアルミニウム）がドーピングされたシリコンであってもよい。

第２半導体層３０の厚さは、例えば、５ｎｍ以上５００ｎｍ以下であり、より好ましくは、１００ｎｍ以上３００ｎｍ以下である。第２半導体層３０の厚さが１００ｎｍより小さいと、第２半導体層３０のリーク電流が大きくなり、エンデュランス特性（書き換え特性）が悪化する場合がある。

第２半導体層３０、電子捕獲層２０、および第１半導体層１０は、ダイオードを構成することができる。より具体的は、電子捕獲層２０がｎ型の半導体である場合、ｐ型の第２半導体層３０、ｎ型の電子捕獲層２０、およびｎ型の第１半導体層１０は、ｐｎダイオードを構成することができる。電子捕獲層２０がｉ型の半導体である場合、ｐ型の第２半導体層３０、ｉ型の電子捕獲層２０、およびｎ型の第１半導体層１０は、ｐｉｎダイオードを構成することができる。

第１電極４０は、第１半導体層１０と電気的に接続されている。図示の例では、第１電極４０は、第１半導体層１０の下に形成されている。第１電極４０は、図１に示すように、第１半導体層１０の下面全面に形成されていてもよい。第１電極４０の材質は、第１半導体層１０とオーミックコンタクトする金属であり、例えば、アルミニウムである。

なお、第１電極４０は、第１半導体層１０の上面に形成されていてもよい。すなわち、第１半導体層１０の上面の面積は、電子捕獲層２０の下面の面積よりも大きく、第１半導体層１０の上面の、電子捕獲層２０が形成されていない領域に、第１電極４０が形成されていてもよい。

第２電極５０は、第２半導体層３０と電気的に接続されている。図示の例では、第２電極５０は、第２半導体層３０上に形成されている。第２電極５０の材質は、仕事関数の大きな金属であり、例えば、金、ニッケル、白金である。第１電極４０および第２電極５０によって、第１半導体１０、電子捕獲層２０、および第２半導体層３０に電圧を印加することができる。

１．２． 動作原理
次に、本実施形態に係る半導体メモリ装置の予想される動作原理について、図面を参照しながら説明する。図２は、本実施形態に係る半導体メモリ装置１００の動作原理を説明するための図であって、模式化したエネルギーバンド図を示すものである。

なお、ＳｉＣ_ｘＯ_ｙ層２４のバンドギャップは、ｘおよびｙの割合によって変化することができ、図２では、ＳｉＣ_ｘＯ_ｙ層２４のバンドギャップは、ＳｉＣ層２２のバンドギャップとほぼ同じと考えられる場合について図示している。また、図２において、点線Ｅ_Ｆは、フェルミレベルまたは擬フェルミレベルを示している。また、図２の（Ａ）〜（Ｄ）は、後述する図７に示すＩ−Ｖ特性の（Ａ）〜（Ｄ）に対応している。

図２（Ａ）は、第１電極４０および第２電極５０間に電圧を印加していない状態である。この状態では、半導体メモリ装置１００は、高抵抗状態であり、ＯＦＦ状態である。ｎ型の半導体層１０には、ｐ型の第２半導体層３０に比べて、多数の電子ｅが存在している。電子捕獲層２０のＳｉＣ_ｘＯ_ｙ層２４には、電子ｅを捕獲することができるアクセプター型の欠陥（捕獲準位）２６が存在する。図２（Ａ）に示す状態では、欠陥２６に電子が捕獲されている。なお、便宜上、図２では、欠陥２６を四角領域で図示している。また、図２では、欠陥２６に捕獲される電子ｅを２つ図示しているが、その数は、特に限定されない。

図２（Ｂ）に示すように、電極４０，５０間にプラスの電圧（第１電極４０の電位よりも第２電極５０の電位の方が高くなるような電圧）を印加していく。図２（Ｂ）に示す状態では、プラスの電圧を印加しても、欠陥２６に捕獲された電子ｅによるマイナスの電荷により、電子捕獲層２０と第１半導体層１０との間に障壁が形成される。そのため、電子ｅは、第１半導体層１０から第２半導体層３０に向かって流れない（ほとんど流れない）。図２（Ｂ）に示す状態では、半導体メモリ装置１００は、高抵抗状態であり、ＯＦＦ状態である。

図２（Ｃ）に示すように、電極４０，５０間に印加するプラスの電圧を大きくしていくと、ある電圧（図７に示すＶ_ｔｈ）を超えたところで、欠陥２６から電子ｅが放出され、第２半導体層３０、電子捕獲層２０、および第１半導体層１０によって構成されるダイオードが順方向にバイアスされる。そのため、第１半導体層１０から第２半導体層３０に向けて電子ｅが流れる。すなわち、電極４０，５０間にプラスの電圧を印加した場合に、第１半導体層１０から第２半導体層３０に向かう電子ｅの数は、欠陥２６から電子が放出されている状態（図２（Ｃ）の状態）の方が、欠陥２６に電子が捕獲されている状態（図２（Ｂ）の状態）のよりも多い。欠陥２６に捕獲された電子ｅは、例えば、第２半導体層３０の正孔と再結合して放出される。図２（Ｃ）に示す状態では、半導体メモリ装置１００は、高抵抗状態から低抵抗状態となり、ＯＦＦ状態からＯＮ状態となる。ＯＦＦ状態からＯＮ状態に遷移することは、半導体メモリ装置の動作として、情報“１”の書き込みに対応する。

図２（Ｄ）に示すように、電極４０，５０間にマイナスの電圧（第１電極４０の電位よりも第２電極５０の電位の方が低くなるような電圧）を印加していく。図２（Ｄ）に示すように、次第に欠陥２６に電子ｅが捕獲されていくが、ｐ型の第２半導体層３０の電子が
少数キャリアのため、ダイオードの逆方向バイアスと同じで、欠陥２６への捕獲電子の有無にかからず、第２半導体層３０から第１半導体層１０に向かう電子は少ない。図２（Ｄ）に示す状態では、半導体メモリ装置１００は、低抵抗状態から高抵抗状態となり、ＯＮ状態からＯＦＦ状態となる。ＯＮ状態からＯＦＦ状態に遷移することは、メモリ装置の動作として、情報の消去または情報“０”の書き込みに対応する。

以上のように、半導体メモリ装置１００は、電極４０，５０間に印加するプラスの電圧を十分大きくすれば（Ｖ_ｔｈを超える電圧を印加すれば）ＯＦＦ状態からＯＮ状態に、逆に、電極４０，５０間にマイナスの電圧を印加すれば、ＯＮ状態からＯＦＦ状態に変えることができる。そして、半導体メモリ装置１００では、０〜Ｖ_ｔｈの間の電圧で電流が流れるが、流れないかを調べれば、メモリ装置の記憶置である“０（ＯＦＦ状態）”か、“１（ＯＮ状態）”か、を読み取ることができる。このように、半導体メモリ装置１００では、電位捕獲層２０における電子の捕獲および放出に対応して、情報の消去および書き込みが行われる。

さらに、半導体メモリ装置１００では、第２半導体層３０、電子捕獲層２０、および第１半導体層１０によって、ｐｎダイオードまたはｐｉｎダイオードが構成される。そのため、電極４０，５０間にマイナスの電圧を印加しても、第２半導体層３０から第１半導体層１０に向かう電子は少ない。なお、半導体メモリ装置１００では、ｐｎダイオードまたはｐｉｎダイオードといっても、正孔の流れは無く、電子の流れが中心と考えられる。

半導体メモリ装置１００は、例えば、以下の特徴を有する。

半導体メモリ装置１００では、ｎ型の第１半導体層１０と、第１半導体層１０上に形成され、電子を捕獲する電子捕獲層２０と、電子捕獲層２０上に形成されたｐ型の第２半導体層３０と、を含み、電子捕獲層２０は、炭素とシリコンとを含む層であって、第１電極４０と第２電極５０との間に電圧が印加されることによって、第２半導体層３０との界面において、電子を捕獲および放出する層である。そのため、半導体メモリ装置１００では、第２半導体層３０、電子捕獲層２０、および第１半導体層１０によって、ｐｎダイオードまたはｐｉｎダイオードが構成されるので、電極４０，５０間にマイナスの電圧を印加しても、第２半導体層３０から第１半導体層１０に向かう電子は少ない。すなわち、半導体メモリ装置１００は、ダイオード特性を有することができる。したがって、電子捕獲層２０および第２半導体層３０からなる積層体を、ビット線とワード線との各交差点に配置しても（詳細は後述する変形例を参照）、メモリ動作に障害となる回り込み電流が発生することを抑制できる。よって、電子捕獲層２０および第２半導体層３０からなる積層体を高密度に配列することが可能であり、高速なＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＳＲＡＭ（Ｓｔａｔｉｃ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の置き換えではなく、今後ますます大容量化の必要な、フラッシュメモリなどの３端子不揮発性メモリの高密度・大容量化や、ハードディスクの半導体化など、中速域のメモリの高密度・大容量化を実現することができる。

２． 半導体メモリ装置の製造方法
次に、本実施形態に係る半導体メモリ装置の製造方法について、図面を参照しながら説明する。図３は、本実施形態に係る半導体メモリ装置１００の製造方法を説明するためのフローチャートである。図４〜図６は、本実施形態に係る半導体メモリ装置１００の製造工程を模式的に示す断面図である。

半導体メモリ装置１００の製造方法は、図３に示すように、第１層を形成する工程（Ｓ１）と、第２層を形成する工程（Ｓ２）と、第２半導体層および電子捕獲層を形成する工程（Ｓ３）と、第１電極および第２電極を形成する工程（Ｓ４）と、を含む。以下、具体
的に説明する。

図４に示すように、ｎ型の第１半導体層１０上に、炭素とシリコンとを含む第１層２３を形成する（Ｓ１）。具体的には、第１層２３は、炭素とシリコンとからなるＳｉＣ層である。第１層２３は、例えば、スパッタ法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成される。第１層２３をスパッタ法で形成する場合、第１層２３の成膜温度は、例えば、４００℃以上１０００℃以下である。第１層２３の厚さは、例えば、５ｎｍ以上５００ｎｍ以下である。

図５に示すように、第１層２３上に、金属を含む第２層３２を形成する（Ｓ２）。具体的には、第２層は、金属からなる金属層である。第２層３２は、例えば、真空蒸着法により形成される。第２層３２を構成する金属（第２層３２が含む金属）は、例えば、銀（Ａｇ）、銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、銅−アルミニウム合金（ＣｕＡｌ合金）、銅−スカンジウム合金（ＣｕＳｃ合金）、銅−イットリウム合金（ＣｕＹ合金）、銅−インジウム合金（ＣｕＩｎ合金）、銅−ガリウム合金（ＣｕＧａ合金）、銅−クロム合金（ＣｕＣｒ合金）、銅−ホウ素合金（ＣｕＢ合金）、鉄（Ｆｅ）、バリウム−チタン合金（ＢａＴｉ合金）、タングステン（Ｗ）、錫（Ｓｎ）、クロム（Ｃｒ）である。第２層３２の厚さは、例えば、５ｎｍ以上５００ｎｍ以下である。

図６に示すように、第２層３２を酸化して、ｐ型の第２半導体層３０を形成し、第１層２３の第２層３２との界面を酸化して、電子を捕獲する電子捕獲層２０を形成する（Ｓ３）。第２層３２の酸化と、第１層２３の第２層３２との界面の酸化とは、同一工程で行われる。酸化は、例えば、大気圧酸素下において、熱処理することにより行われる。熱処理の温度は、例えば、１００℃以上１０００℃以下である。熱処理の時間は、例えば、１分間以上６０分間以下である。本工程により、第２半導体層３０との界面に、ＳｉＣ_ｘＯ_ｙ層２４を有する電子捕獲層２０を形成することができる。

図１に示すように、第１半導体層１０と電気的に接続される第１電極４０、および前記第２半導体層３０と電気的に接続される第２電極５０を形成する（Ｓ４）。具体的には、第２半導体層３０上に第２電極５０を形成する。次に、第１半導体層１０の下に第１電極４０を形成する。第１電極４０および第２電極５０は、例えば、スパッタ法、真空蒸着法により形成される。なお、第１電極４０を形成する工程と、第２電極５０を形成する工程とは、その順序を問わない。

以上の工程により、半導体メモリ装置１００を製造することができる。

なお、図示はしないが、第２半導体層３０としてｐ型の不純物がドーピングされたシリコン層を含む半導体メモリ装置は、第１半導体層１０上に、ＳｉＣ層である第１層２３を形成した後に、酸化させてＳｉＣ_ｘＯ_ｙ層２４を形成し、ＳｉＣ_ｘＯ_ｙ層２４上にｐ型のシリコン層を形成することによって得ることができる。

半導体メモリ装置１００の製造方法では、ダイオード特性を有する半導体メモリ装置１００を得ることができる。

３． 実験例
以下に実験例を示し、本発明をより具体的に説明する。なお、本発明は、以下の実験例によって何ら限定されるものではない。

３．１． 半導体メモリ装置の作製
ｎ型の（１１１）４度オフＳｉ基板（第１半導体層）上に、厚さ１００ｎｍのｎ型のＳ
ｉＣ層（第１層）を、８００℃の成膜温度でスパッタ法により形成した。スパッタ法は、ｎ型にドーピングしたＳｉＣターゲットを用いて行った。次に、ＳｉＣ層上に、厚さ１８０ｎｍのＡｇ層（第２層）を、真空蒸着法により形成した。次に、大気圧酸素下で、８００℃で１０分熱処理することにより、ＳｉＣ_ｘＯ_ｙ層（ただし、０≦ｘ≦１、０＜ｙ≦２）およびＳｉＣ層を有する電子捕獲層、およびＡｇ_２Ｏ層である第２半導体層を形成した。次に、Ｓｉ基板の下に、第１電極としてＡｌ層をスパッタ法により形成し、Ａｇ_２Ｏ層上に、第１電極としてＡｕ層をスパッタ法により形成した。なお、Ｓｉ基板のｎ型ドープ濃度を５×１０^１７／ｃｍ^３、ＳｉＣ層のｎ型ドープ濃度を１×１０^１５／ｃｍ^３、Ａｇ_２Ｏ層のｐ型ドープ濃度を１×１０^１５／ｃｍ^３とした。また、Ａｇ_２Ｏ層の材質は、ＸＰＳ（Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で評価したところ、Ａｇ_２Ｏであった。

３．２． Ｉ−Ｖ特性
上記のように作製した半導体メモリ装置のＩ−Ｖ特性を評価した。図７は、実施例に係る半導体メモリ装置のＩ−Ｖ特性を示すグラフである。図７では、１回目のＩ−Ｖ特性と、書き換えを１０万回行った１０万回目のＩ−Ｖ特性と、を示している。

図７に示すように、電極間にプラスの電圧を印加すると、メモリ特性であるヒステリシスを得ることができた。また、１０万回目のＩ−Ｖ特性においてもヒステリシスを得ることができ、実施例に係る半導体メモリ装置は、良好なエンデュランス特性を有していることがわかった。

また、図７に示すように、ＯＦＦ（Ｂ）からＯＮ（Ｃ）への遷移（書き込み）、およびＯＮ（Ｃ）からＯＦＦ（Ｄ）への遷移（消去）が±５Ｖ以内で、２ＶでＯＮ状態の読み込み電流１００Ａ／ｃｍ^２程度が得られた。また、図７に示すように、高いＯＮ／ＯＦＦ比を得ることができた。なお、図７に示すＶ_ｔｈは、ＯＦＦ状態からＯＮ状態に遷移する閾値電圧であり、具体的には、２Ｖ程度である。

また、図７に示すように、電極間にマイナスの電圧を印加した際の電流が小さく（印加電圧−２Ｖで、電流密度５Ａ／ｃｍ^２）、実施例に係る半導体メモリ装置は、極めて良好なダイオード特性を有していることがわかった。

３．３． エネルギーバンド図のシミュレーション
エネルギーバンド図のシミュレーションを、ＡＴＬＡＳ（シルバコ・インターナショナル社製）により行った。シミュレーションでは、Ａｇ_２Ｏ／ＳｉＣ／Ｓｉの構造体についてのエネルギーバンドギャップを計算した。Ａｇ_２Ｏの厚さを２００ｎｍ、ＳｉＣの厚さを８０ｎｍ、およびＳｉの厚さを３００ｎｍとした。なお、ドープ濃度は、図７のＩ−Ｖ特性を測定した実施例に係る半導体メモリ装置に合わせて、Ｓｉのｎ型ドープ濃度を５×１０^１７／ｃｍ^３、ＳｉＣのｎ型ドープ濃度を１×１０^１５／ｃｍ^３、Ａｇ_２Ｏのｐ型ドープ濃度を１×１０^１５／ｃｍ^３とした。また、Ｓｉのバンドギャップエネルギーを１．１ｅＶ、ＳｉＣのバンドギャップエネルギーを２．２ｅＶ、Ａｇ_２Ｏのバンドギャップエネルギーを１．４ｅＶとした。

図８は、Ａｇ_２ＯとＳｉＣとの間にアクセプター型の欠陥が存在しない状態のエネルギーバンド図のシミュレーション結果である。図９は、Ａｇ_２ＯとＳｉＣとの間にアクセプター型の欠陥が存在する状態のエネルギーバンド図のシミュレーション結果である。図８および図９において、横軸は、Ａｇ_２Ｏ／ＳｉＣ／Ｓｉ構造体の厚さ方向における距離（Ａｇ_２Ｏの表面からの距離）であり、縦軸は、バンドギャップエネルギーである。なお、図８および図９では、Ｓｉの一部を省略している。

図８および図９より、上記の図２（Ｂ）に示すように、Ａｇ_２ＯとＳｉＣとの間にアクセプター型の欠陥に電子が捕獲されていると、Ａｇ_２ＯとＳｉＣとの界面のポテンシャルが上方にシフトしていることがわかる。このように、このアクセプター型の欠陥に電子が捕獲されていると、電子をＳｉ（第１半導体層）からＡｇ_２Ｏ（第２半導体層）側に流れなくするポテンシャル障壁が、Ａｇ_２ＯとＳｉＣとの界面に形成されることが、シミュレーションからもわかる。

４． 半導体メモリ装置の変形例
次に、本実施形態の変形例に係る半導体メモリ装置について、図面を参照しながら説明する。図１０は、本実施形態の変形例に係る半導体メモリ装置２００を模式的に示す平面図である。図１１は、本実施形態の変形例に係る半導体メモリ装置２００を模式的に示す図１０のＸＩ−ＸＩ線断面図である。図１２は、本実施形態の変形例に係る半導体メモリ装置２００を模式的に示す回路図であって、図１０に対応している。図１３は、本実施形態の変形例に係る半導体メモリ装置２００を模式的に示す回路図である。

以下、本実施形態の変形例に係る半導体メモリ装置２００において、本実施形態に係る半導体メモリ装置１００の構成部材と同様の機能を有する部材については同一の符号を付し、その詳細な説明を省略する。

なお、便宜上、図１０では、絶縁層２６０の図示を省略している。また、図１３では、電子捕獲層２０および第２半導体層３０からなる積層体２２５を、簡略化して図示している。また、図１０および図１１では、互いに直交する３つの軸として、Ｘ軸、Ｙ軸、Ｚ軸を図示している。

半導体メモリ装置１００では、図１に示すように、電子捕獲層２０および第２半導体層３０からなる積層体は、１つ設けられていた。これに対し、半導体メモリ装置２００では、図１０〜図１３に示すように、電子捕獲層２０および第２半導体層３０からなる積層体２２５は、複数設けられている。

半導体メモリ装置２００では、複数の積層体２２５は、Ｘ軸方向およびＹ軸方向に、マトリックス状に配置されている。積層体２２５は、ワード線として機能する第１半導体層１０と、ビット線として機能する配線層２５０と、の交点に配置されている。なお、図１０および図１２の例では、積層体２２５は、４つ設けられているが、その数は特に限定されず、例えば図１３に示すように、積層体２２５は、４つより多く設けられていてもよい。

ワード線として機能する第１半導体層１０は、ｐ型のシリコン基板２１０に、ｎ型の不純物をドーピングすることにより形成されたｎ型のウェルである。図示の例では、第１半導体層１０は、Ｘ軸方向に延在し、Ｙ軸方向に複数配列されている。なお、図示はしないが、複数の第１半導体層１０の各々には、第１電極が接続されている。

ビット線として機能する配線層２５０は、積層体２２５上に形成された第２電極５０に接続されている。図示の例では、配線層２５０は、Ｙ軸方向に延在し、Ｘ軸方向に複数配列されている。配線層２５０の材質は、例えば、第２電極５０の材質と同じである。第２電極５０は、絶縁層２６０に設けられたコンタクトホール２６２内に形成されている。絶縁層２６０の材質は、例えば、酸化シリコンである。

半導体メモリ装置２００は、半導体メモリ装置１００と同様に、ダイオード特性を有することができる。そのため、回り込み電流の発生を抑制することができる。以下、図１０および図１２を参照して、詳細に説明する。

半導体メモリ装置２００の読み出し動作において、例えば、積層体２２５によって構成されるメモリセルＣＥＬ１１が選択されたとする。このとき、ビット線ＢＬ１の電位は、Ｈレベル（第１の電位）に設定され、ワード線ＷＬ０の電位は、Ｌレベル（第１の電位よりも低い第２の電位）に設定される。ビット線ＢＬ１のＨレベルは、ＯＦＦ状態からＯＮ状態への遷移が起きるほど高くはない。これにより、メモリセルＣＥＬ１１に読み出し電流が流れる。このとき、非選択のワード線ＷＬ１は、Ｈレベルに設定され、非選択のビット線ＢＬ０は、Ｌレベルに設定される。そのため、メモリセルＣＥＬ１３には逆方向電圧（マイナスの電圧）が印加されるが、上述のように、半導体メモリ装置２００は、ダイオード特性を有することができるため、回り込み電流の発生を抑制することができる。

例えば、ダイオード特性を有していない半導体メモリ装置では、ワード線ＷＬ１から、メモリセルＣＥＬ１３を通って、ワード線ＷＬ０に電流が流れ込む。その結果、消費電流が大きくなってしまうことがある。また、ワード線ＷＬ０の電位が上昇し、選択されたメモリセルＣＥＬ１１に流れる電流が小さくなってしまう。したがって、ダイオード特性を有していない半導体メモリ装置では、メモリセルにダイオードを直列に接続する必要があり、メモリセルの高密度化や半導体メモリ装置のコンパクト化を図ることができない。

半導体メモリ装置２００では、このような問題を回避することができるので、積層体２２５（メモリセル）を、ワード線とビット線との交点に配置し（クロスポイント配列）、メモリセルを高密度に配置することができる。したがって、コンパクトな大容量メモリ装置を実現することができる。

本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。

１０…第１半導体層、２０…電子捕獲層、２２…ＳｉＣ層、２３…第１層、２４…ＳｉＣ_ｘＯ_ｙ層、２６…欠陥、３０…第２半導体層、３２…第２層、４０…第１電極、５０…第２電極、１００…半導体メモリ装置、２００…半導体メモリ装置、２１０…シリコン基板、２２５…積層体、２５０…配線層、２６０…絶縁層、２６２…コンタクトホール

Claims (9)

1. ｎ型の第１半導体層と、
   前記第１半導体層上に形成され、電子を捕獲する電子捕獲層と、
   前記電子捕獲層上に形成されたｐ型の第２半導体層と、
   前記第１半導体層と電気的に接続された第１電極と、
   前記第２半導体層と電気的に接続された第２電極と、
   を含み、
   前記電子捕獲層は、
   炭素とシリコンとを含む層であって、前記第１電極と前記第２電極との間に電圧が印加されることによって、前記第２半導体層との界面において、電子を捕獲および放出する層である、半導体メモリ装置。
2. 請求項１において、
   前記第２半導体層は、酸化物半導体層である、半導体メモリ装置。
3. 請求項１または２において、
   前記第２半導体層は、酸化銀層である、半導体メモリ装置。
4. 請求項１ないし３のいずれか１項において、
   前記電子捕獲層は、
   前記第１半導体層上に形成されたｎ型またはｉ型のＳｉＣ層と、
   前記ＳｉＣ層上に形成されたＳｉＣ_ｘＯ_ｙ層（ただし、０≦ｘ≦１、０＜ｙ≦２）と、を有する、半導体メモリ装置。
5. 請求項１ないし４のいずれか１項において、
   前記電子捕獲層における電子の捕獲および放出に対応して、情報の消去および書き込みが行われる、半導体メモリ装置。
6. ｎ型の第１半導体層上に、炭素とシリコンとを含む第１層を形成する工程と、
   前記第１層上に、金属を含む第２層を形成する工程と、
   前記第２層を酸化して、ｐ型の第２半導体層を形成し、前記第１層の前記第２層との界面を酸化して、電子を捕獲する電子捕獲層を形成する工程と、
   前記第１半導体層と電気的に接続される第１電極、および前記第２半導体層と電気的に接続される第２電極を形成する工程と、
   を含み、
   前記第１電極と前記第２電極との間に電圧を印加することによって、前記電子捕獲層は、前記第２半導体層との界面において、電子を捕獲および放出する、半導体メモリ装置の製造方法。
7. 請求項６において、
   前記第２層が含む金属は、銀であり、
   前記第２半導体層は、酸化銀層である、半導体メモリ装置の製造方法。
8. 請求項６または７において、
   前記電子捕獲層は、
   前記第１半導体層上に形成されたｎ型またはｉ型のＳｉＣ層と、
   前記ＳｉＣ層上に形成されたＳｉＣ_ｘＯ_ｙ層（ただし、０≦ｘ≦１、０＜ｙ≦２）と、を有するように形成される、半導体メモリ装置の製造方法。
9. 請求項６ないし８のいずれか１項において、
   前記電子捕獲層における電子の捕獲および放出に対応して、情報の消去および書き込みを行う、半導体メモリ装置の製造方法。

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