JP2014116495A - 半導体メモリ装置およびその製造方法 - Google Patents
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Abstract
【解決手段】本発明に係る半導体メモリ装置100は、n型の第1半導体層10と、第1半導体層10上に形成され、電子を捕獲する電子捕獲層20と、電子捕獲層20上に形成されたp型の第2半導体層30と、第1半導体層10と電気的に接続された第1電極40と、第2半導体層30と電気的に接続された第2電極50と、を含み、電子捕獲層20は、炭素とシリコンとを含む層であって、第1電極40と第2電極50との間に電圧が印加されることによって、第2半導体層30との界面において、電子を捕獲および放出する層である。
【選択図】図1
Description
n型の第1半導体層と、
前記第1半導体層上に形成され、電子を捕獲する電子捕獲層と、
前記電子捕獲層上に形成されたp型の第2半導体層と、
前記第1半導体層と電気的に接続された第1電極と、
前記第2半導体層と電気的に接続された第2電極と、
を含み、
前記電子捕獲層は、
炭素とシリコンとを含む層であって、前記第1電極と前記第2電極との間に電圧が印加されることによって、前記第2半導体層との界面において、電子を捕獲および放出する層である。
前記第2半導体層は、酸化物半導体層であってもよい。
前記第2半導体層は、酸化銀層であってもよい。
前記電子捕獲層は、
前記第1半導体層上に形成されたn型またはi型のSiC層と、
前記SiC層上に形成されたSiCxOy層(ただし、0≦x≦1、0<y≦2)と、を有していてもよい。
前記電子捕獲層における電子の捕獲および放出に対応して、情報の消去および書き込みが行われてもよい。
n型の第1半導体層上に、炭素とシリコンとを含む第1層を形成する工程と、
前記第1層上に、金属を含む第2層を形成する工程と、
前記第2層を酸化して、p型の第2半導体層を形成し、前記第1層の前記第2層との界面を酸化して、電子を捕獲する電子捕獲層を形成する工程と、
前記第1半導体層と電気的に接続される第1電極、および前記第2半導体層と電気的に接続される第2電極を形成する工程と、
を含み、
前記第1電極と前記第2電極との間に電圧を印加することによって、前記電子捕獲層は、前記第2半導体層との界面において、電子を捕獲および放出する。
前記第2層が含む金属は、銀であり、
前記第2半導体層は、酸化銀層であってもよい。
前記電子捕獲層は、
前記第1半導体層上に形成されたn型またはi型のSiC層と、
前記SiC層上に形成されたSiCxOy層(ただし、0≦x≦1、0<y≦2)と、を有するように形成されてもよい。
前記電子捕獲層における電子の捕獲および放出に対応して、情報の消去および書き込みを行ってもよい。
1.1. 構成
まず、本実施形態に係る半導体メモリ装置について、図面を参照しながら説明する。図1は、本実施形態に係る半導体メモリ装置100を模式的に示す断面図である。
をいう。「p型」とは、半導体において、電荷を運搬する多数媒体が正の電荷であるものをいう。「i型」とは、真性半導体のことであり、不純物がドーピングされていないものをいう。
層30の厚さよりも小さく、例えば、1nm以上10nm以下である。SiCxOy層24の厚さが1nmより小さいと、捕獲される捕獲電子の数が少なくなり、半導体メモリ装置は、OFF状態(高抵抗状態)となることが困難になる場合がある。SiCxOy層24の厚さが10nmより大きいと、書き込みの際に十分に捕獲電子を放出させることができず捕獲電子が残って、ON状態(低抵抗状態)となることが困難になる場合がある。
次に、本実施形態に係る半導体メモリ装置の予想される動作原理について、図面を参照しながら説明する。図2は、本実施形態に係る半導体メモリ装置100の動作原理を説明するための図であって、模式化したエネルギーバンド図を示すものである。
少数キャリアのため、ダイオードの逆方向バイアスと同じで、欠陥26への捕獲電子の有無にかからず、第2半導体層30から第1半導体層10に向かう電子は少ない。図2(D)に示す状態では、半導体メモリ装置100は、低抵抗状態から高抵抗状態となり、ON状態からOFF状態となる。ON状態からOFF状態に遷移することは、メモリ装置の動作として、情報の消去または情報“0”の書き込みに対応する。
次に、本実施形態に係る半導体メモリ装置の製造方法について、図面を参照しながら説明する。図3は、本実施形態に係る半導体メモリ装置100の製造方法を説明するためのフローチャートである。図4〜図6は、本実施形態に係る半導体メモリ装置100の製造工程を模式的に示す断面図である。
的に説明する。
以下に実験例を示し、本発明をより具体的に説明する。なお、本発明は、以下の実験例によって何ら限定されるものではない。
n型の(111)4度オフSi基板(第1半導体層)上に、厚さ100nmのn型のS
iC層(第1層)を、800℃の成膜温度でスパッタ法により形成した。スパッタ法は、n型にドーピングしたSiCターゲットを用いて行った。次に、SiC層上に、厚さ180nmのAg層(第2層)を、真空蒸着法により形成した。次に、大気圧酸素下で、800℃で10分熱処理することにより、SiCxOy層(ただし、0≦x≦1、0<y≦2)およびSiC層を有する電子捕獲層、およびAg2O層である第2半導体層を形成した。次に、Si基板の下に、第1電極としてAl層をスパッタ法により形成し、Ag2O層上に、第1電極としてAu層をスパッタ法により形成した。なお、Si基板のn型ドープ濃度を5×1017/cm3、SiC層のn型ドープ濃度を1×1015/cm3、Ag2O層のp型ドープ濃度を1×1015/cm3とした。また、Ag2O層の材質は、XPS(X−ray Photoelectron Spectroscopy)で評価したところ、Ag2Oであった。
上記のように作製した半導体メモリ装置のI−V特性を評価した。図7は、実施例に係る半導体メモリ装置のI−V特性を示すグラフである。図7では、1回目のI−V特性と、書き換えを10万回行った10万回目のI−V特性と、を示している。
エネルギーバンド図のシミュレーションを、ATLAS(シルバコ・インターナショナル社製)により行った。シミュレーションでは、Ag2O/SiC/Siの構造体についてのエネルギーバンドギャップを計算した。Ag2Oの厚さを200nm、SiCの厚さを80nm、およびSiの厚さを300nmとした。なお、ドープ濃度は、図7のI−V特性を測定した実施例に係る半導体メモリ装置に合わせて、Siのn型ドープ濃度を5×1017/cm3、SiCのn型ドープ濃度を1×1015/cm3、Ag2Oのp型ドープ濃度を1×1015/cm3とした。また、Siのバンドギャップエネルギーを1.1eV、SiCのバンドギャップエネルギーを2.2eV、Ag2Oのバンドギャップエネルギーを1.4eVとした。
次に、本実施形態の変形例に係る半導体メモリ装置について、図面を参照しながら説明する。図10は、本実施形態の変形例に係る半導体メモリ装置200を模式的に示す平面図である。図11は、本実施形態の変形例に係る半導体メモリ装置200を模式的に示す図10のXI−XI線断面図である。図12は、本実施形態の変形例に係る半導体メモリ装置200を模式的に示す回路図であって、図10に対応している。図13は、本実施形態の変形例に係る半導体メモリ装置200を模式的に示す回路図である。
Claims (9)
- n型の第1半導体層と、
前記第1半導体層上に形成され、電子を捕獲する電子捕獲層と、
前記電子捕獲層上に形成されたp型の第2半導体層と、
前記第1半導体層と電気的に接続された第1電極と、
前記第2半導体層と電気的に接続された第2電極と、
を含み、
前記電子捕獲層は、
炭素とシリコンとを含む層であって、前記第1電極と前記第2電極との間に電圧が印加されることによって、前記第2半導体層との界面において、電子を捕獲および放出する層である、半導体メモリ装置。 - 請求項1において、
前記第2半導体層は、酸化物半導体層である、半導体メモリ装置。 - 請求項1または2において、
前記第2半導体層は、酸化銀層である、半導体メモリ装置。 - 請求項1ないし3のいずれか1項において、
前記電子捕獲層は、
前記第1半導体層上に形成されたn型またはi型のSiC層と、
前記SiC層上に形成されたSiCxOy層(ただし、0≦x≦1、0<y≦2)と、を有する、半導体メモリ装置。 - 請求項1ないし4のいずれか1項において、
前記電子捕獲層における電子の捕獲および放出に対応して、情報の消去および書き込みが行われる、半導体メモリ装置。 - n型の第1半導体層上に、炭素とシリコンとを含む第1層を形成する工程と、
前記第1層上に、金属を含む第2層を形成する工程と、
前記第2層を酸化して、p型の第2半導体層を形成し、前記第1層の前記第2層との界面を酸化して、電子を捕獲する電子捕獲層を形成する工程と、
前記第1半導体層と電気的に接続される第1電極、および前記第2半導体層と電気的に接続される第2電極を形成する工程と、
を含み、
前記第1電極と前記第2電極との間に電圧を印加することによって、前記電子捕獲層は、前記第2半導体層との界面において、電子を捕獲および放出する、半導体メモリ装置の製造方法。 - 請求項6において、
前記第2層が含む金属は、銀であり、
前記第2半導体層は、酸化銀層である、半導体メモリ装置の製造方法。 - 請求項6または7において、
前記電子捕獲層は、
前記第1半導体層上に形成されたn型またはi型のSiC層と、
前記SiC層上に形成されたSiCxOy層(ただし、0≦x≦1、0<y≦2)と、を有するように形成される、半導体メモリ装置の製造方法。 - 請求項6ないし8のいずれか1項において、
前記電子捕獲層における電子の捕獲および放出に対応して、情報の消去および書き込みを行う、半導体メモリ装置の製造方法。
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