KR101855865B1 - 비휘발성 메모리 소자 및 그 제조방법 - Google Patents

비휘발성 메모리 소자 및 그 제조방법 Download PDF

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Abstract

본 발명의 실시예에 따른 비휘발성 메모리 소자를 제공한다. 비휘발성 메모리 소자는 제 1 면 및 이에 대향하는 제 2 면을 가지고, 보론이 도핑된 실리콘층, 상기 실리콘층의 제 1 면 상에 제공되고, 보론이 도핑된 실리콘 산화막 및 상기 실리콘 산화막 상에 상부 전극을 포함하고, 상기 실리콘층은 상기 실리콘 산화막이 접하는 상면이 (111)면이다.

Description

비휘발성 메모리 소자 및 그 제조방법{Non-volatile memory device and methods for fabricating the same}
본 발명은 메모리 소자에 관한 것으로, 구체적으로 실리콘을 이용한 비휘발성 메모리 소자에 관한 것이다.
저항변화 기억소자(ReRAM: resistive random access memory device)는 외부 전압을 가함으로써 물질의 전기저항을 변화시켜 그 저항차이를 On/Off로 이용하는 비휘발성 기억소자이다. 저항변화 기억소자(ReRAM)는 현재 기억소자 시장을 대체할 차세대 비휘발성(non-volatile) 기억소자로, 관련 연구가 진행되고 있다. 저항변화 기억소자(ReRAM)는 다른 종류의 비휘발성 메모리에 비해서 간단한 구조로 인해 높은 집적도를 구현할 수 있다.
본 발명의 기술적 과제는 메모리층이 실리콘 산화막으로 구성된 비휘발성 메모리 소자를 제공하는 것이다.
본 발명의 기술적 과제는 비휘발성 메모리 소자의 구조를 단순화하여 비휘발성 메모리 소자를 제조하는 공정을 용이하게 수행하는 것이다.
순수한 실리콘은 이력(hysteresis) 현상이나 쌍안정(bistability) 현상을 보이지 않는다. 그러나 보론을 고농도 (1017 cm-3 이상)로 주입한 실리콘 (111)면을 열처리 하면 소위 √3ⅹ√3 구조라 불리는 표면 구조가 형성되는데, 상기 표면에 외부 전압을 걸고 전류를 흘리면 표면의 실리콘 원자들은 보론과의 상호작용으로 인해 두 가지 안정한 원자구조를 가지는 쌍안정(bistability) 현상을 나타낸다. (참고문헌 1, 2)
참고문헌 1. 대한민국 특허 제10-1489135호 <메모리 소자>
참고문헌 2. Nano Lett. 2015, 15, 398-402
고농도의 보론이 주입되고 √3ⅹ√3 표면 구조를 갖는 실리콘 (111)면은 산소에 노출되어 표면이 약하게 산화되어도 쌍안정성(bistability) 특성을 잃지 않을 수 있다. 상기 특성을 이용하여 우리는 아래와 같이 비휘발성 메모리 소자를 제작한다.
본 발명의 실시예에 따른 비휘발성 메모리 소자를 제공한다. 비휘발성 메모리 소자는 제 1 면 및 이에 대향하는 제 2 면을 가지고, 보론이 도핑된 실리콘층, 상기 실리콘층의 제 1 면 상에 제공되고 보론이 도핑된 실리콘 산화막 및 상기 실리콘 산화막 상에 상부 전극을 포함하고, 상기 실리콘층은 상기 실리콘 산화막이 접하는 상면이 (111)면이다.
일 예에 의하여, 상기 실리콘층의 비저항은 0.1Ω·cm 보다 작다.
일 예에 의하여, 상기 실리콘층과 상기 실리콘 산화막은 1017cm-3 이상의 농도로 도핑된다.
일 예에 의하여, 상기 실리콘층은 전도성을 가지고, 상기 실리콘층은 전극으로 사용된다.
일 예에 의하여, 상기 실리콘층을 기준으로 상기 상부 전극과 대향하는 하부 전극을 더 포함하고, 상기 하부 전극은 상기 실리콘층의 상기 제 2 면 상에 배치된다.
일 예에 의하여, 상기 실리콘층의 상기 제 1 면 상에 배치되는 하부 전극을 더 포함하고, 상기 하부 전극은 상기 실리콘 산화막과 이격되고, 상기 실리콘층의 상기 제 1 면과 직접 접촉한다.
일 예에 의하여, 상기 실리콘 산화막은 인가되는 전압의 이력(history)에 따라 저항이 가변하는 메모리층이다.
일 예에 의하여, 상기 실리콘 산화막은 양수의 문턱 전압보다 큰 제 1 전압을 인가해서 전류를 흘리고 나면 양수의 문턱 전압과 음수의 문턱 전압 사이의 기준 전압에서 제 1 저항값을 가지고, 음수의 문턱 전압보다 낮은 제 2 전압을 인가해서 전류를 흘리고 나면 양수의 문턱 전압과 음수의 문턱 전압 사이의 기준 전압에서 제 2 저항값을 가진다.
본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조방법을 제공한다. 비휘발성 메모리 소자의 제조방법은 제 1 면 및 이에 대향하는 제 2 면을 가지고, 제 1 면이 (111)면인 실리콘층을 제공하고, 상기 실리콘층에 보론을 도핑하고, 상기 실리콘층의 상기 제 1 면 상에 산소를 접촉시켜 실리콘 산화막을 형성하고, 그리고, 상기 실리콘 산화막 상에 상부 전극을 형성하는 것을 포함한다.
상기 실리콘층에 상기 보론을 도핑하는 것은, 상기 보론의 농도를 1017cm-3 이상으로 주입하는 것이다.
일 예에 의하여, 상기 실리콘 산화막을 형성하는 것은, 상기 실리콘층의 (111)면인 상기 제 1 면을 어닐링하고, 그리고, 상기 제 1 면을 산소에 노출시켜 산화시키는 것을 포함한다.
일 예에 의하여, 상기 보론이 도핑된 상기 실리콘층은 비저항이 0.1Ω·cm 보다 작은 전도성 물질이다.
일 예에 의하여, 상기 상부 전극과 이격되어 배치되는 하부 전극을 형성하는 것을 더 포함하고, 상기 하부 전극은 상기 실리콘층의 상기 제 2 면과 직접 접촉한다.
일 예에 의하여, 상기 실리콘층의 상기 제 1 면 상에서 상기 상부 전극과 이격되어 배치되는 하부 전극을 형성하는 것을 더 포함하고, 상기 하부 전극은 상기 실리콘 산화막과 이격되어 상기 실리콘층의 상기 제 1 면과 직접 접촉한다.
본 발명의 실시예에 따르면, (111)면을 갖는 실리콘에 보론을 도핑하고 이를 산소에 노출시켜 형성되는 산화된 실리콘의 (111)면을 메모리층으로 사용할 수 있다. 메모리층에서 발생되는 이력 현상(hysteresis)을 이용하여 비휘발성 메모리 소자를 제조할 수 있다.
본 발명의 실시예에 따르면, 간단한 공정으로 비휘발성 메모리 소자를 제조할 수 있다.
도 1은 본 발명의 실시예에 따른 비휘발성 메모리 소자를 나타내는 단면도이다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조방법을 나타내는 단면도들이다.
도 3은 본 발명의 실시예에 따른 비휘발성 메모리 소자를 나타내는 단면도이다.
도 4a 내지 도 4b는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조 과정에서 실리콘 (111)면이 갖는 단위구조를 나타내는 도면들이다.
도 5는 본 발명의 실시예에 따른 비휘발성 메모리 소자에 전압계와 전류계를 연결한 도면이다.
도 6은 본 발명의 실시예에 따른 비휘발성 메모리 소자의 특성을 나타내는 그래프이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함되는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시예에 따른 비휘발성 메모리 소자를 나타내는 단면도이다.
도 1을 참조하면, 비휘발성 메모리 소자(1)는 실리콘층(10), 실리콘 산화막(20), 상부 전극(30) 및 하부 전극(40)을 포함할 수 있다.
실리콘층(10)은 제 1 면(10a) 및 제 1 면(10a)과 대향하는 제 2 면(10b)을 가지는 실리콘(Si)으로 이루어질 수 있다. 실리콘층(10)의 제 1 면(10a)은 실리콘(Si)의 (111)면 일 수 있다. 실리콘층(10)은 보론(B)이 고농도 또는 과포화 상태로 도핑될 수 있다. 예를 들어, 실리콘층(10)은 보론(B)이 1017cm-3 이상의 농도로 도핑될 수 있다. 보론(B)에 의해 도핑된 실리콘층(10)은 0.1Ω·cm 보다 작은 비저항을 가질 수 있고, 이에 따라 실리콘층(10)은 전도성을 가질 수 있다. 일 예로, 실리콘층(10)은 본 발명의 실시예에 따른 메모리 소자의 전극의 일부로 사용될 수 있다.
실리콘 산화막(20)은 실리콘층(10)의 제 1 면(10a) 상에 배치될 수 있다. 실리콘 산화막(20)은 보론(B)이 고농도 또는 과포화 상태로 도핑될 수 있다. 예를 들어, 실리콘층(10)은 보론(B)이 1017cm-3 이상의 농도로 도핑된 물질일 수 있다. 실리콘 산화막(20)은 인가되는 전압에 따라 저항이 가변하는 메모리층일 수 있다. 실리콘 산화막(20)은 실리콘층(10)에 비해 매우 작은 두께를 가질 수 있다.
상부 전극(30)은 실리콘 산화막(20) 상에 배치될 수 있고, 하부 전극(40)은 실리콘층(10)의 제 2 면(10b) 상에 배치될 수 있다. 즉, 상부 전극(30) 및 하부 전극(40)은 서로 대향하게 배치될 수 있다. 상부 전극(30)은 실리콘 산화막(20)과 직접 접촉할 수 있고, 하부 전극(40)은 실리콘층(10)의 제 2 면(10b)과 직접 접촉할 수 있다. 상부 전극(30) 및 하부 전극(40)은 금속 또는 전도성 불순물이 포함된 물질일 수 있다. 예를 들어 금속은 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 텅스텐(W), 몰리브데늄(Mo), 또는 니켈(Ni)을 포함할 수 있다.
본 발명의 실시예에 따르면, 보론(B)이 고농도로 도핑된 실리콘 (111)면에 산소 원자가 침투하면 보론(B) 주위로 실리콘-산소-보론으로 구성된 복합체(complex)가 국지적으로 형성될 수 있다. 이 복합체는 보론(B)에 의해 서로 다른 전하 상태(charge state)를 가질 수 있고, 전하 상태가 달라짐에 따라 서로 다른 국지 안정 구조(local stable structure)를 가질 수 있다. 복합체의 전하 상태 및 국지 구조가 달라짐에 따라 전하 산란 전위(charge scattering potential) 및 전하 전송 길(charge transport path)이 국지적으로 바뀔 수 있고, 결과적으로 복합체 근방을 흐르는 전류값이 달라질 수 있다. 한편 복합체의 전하 상태(charge state)는 외부 전기장을 가해 복합체 주변에 전자(electron)와 홀(hole)의 밀도를 변화시킴으로써 가역적으로 조절할 수 있다.
본 발명의 실시예에 따른 비휘발성 메모리 소자(1)는 보론(B)이 고농도로 도핑된 실리콘의 (111)면을 산소에 노출시킴으로써 충분히 많은 수의 실리콘-산소-보론 복합체들(complex)을 가지는 실리콘 산화막(20)을 포함할 수 있고, 복합체들(complex)은 실리콘 산화막(20)의 저항 값에 큰 영향을 미칠 수 있다. 아울러, 규칙적으로 배열된 복합체들(complex) 사이의 거리가 짧을수록 더 많은 수의 복합체들(complex)이 실리콘 산화막(20) 내에 배치될 수 있다. 이에 따라, 동일 면적 내에 배치되는 복합체들(complex)의 수가 증가되어 비휘발성 메모리 소자(1)의 크기를 줄일 수 있다.
비휘발성 메모리 소자(1)는 실리콘층(10) 상에 실리콘 산화막(20) 및 상부 전극(30)이 순차적으로 적층된 구조로, 기존의 플래시 메모리 소자에 비해 간단한 구조로 이루어질 수 있다. 이에 따라, 비휘발성 메모리 소자(1)를 제조하는 비용을 줄일 수 있고, 비휘발성 메모리 소자(1)를 소형화할 수 있다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조방법을 나타내는 단면도들이다.
도 2a를 참조하면, 실리콘층(10)에 보론(B)을 주입할 수 있다. 주입되는 보론(B)의 농도는 1017cm-3 이상일 수 있다. 실리콘층(10)은 제 1 면(10a) 및 이에 대향하는 제 2 면(10b)을 가질 수 있고, 보론(B)은 실리콘층(10)의 제 1 면(10a)을 향하여 주입될 수 있다. 실리콘층(10)의 제 1 면(10a)은 (111)면일 수 있다.
도 2b를 참조하면, 실리콘층(10)의 제 1 면(10a) 상에 실리콘 산화막(20)을 형성할 수 있다. 실리콘 산화막(20)은 실리콘층(10)의 제 1 면(10a)에 어닐링(annealing) 공정을 수행하고, 그 후에 제 1 면(10a)을 산소에 노출시켜 형성할 수 있다. 산소에 노출되어 산화된 실리콘층(10)의 (111)면은 실리콘 산화막(20)의 상면과 동일한 면일 수 있다. 즉, 실리콘 산화막(20)은 실리콘층(10) 상에 별도로 형성된 것이 아니라 산소 원자가 실리콘층(10)에 침투되어 형성될 수 있다. 따라서, 도 2a의 실리콘층(10)의 두께와 도 2b의 실리콘층(10)과 실리콘 산화막(20) 전체의 두께는 동일하거나 유사할 수 있다. 어닐링(annealing) 공정은 300°C 이상의 고온 열처리 공정일 수 있다. 어닐링(annealing) 공정을 통해 실리콘층(10) 내의 구조들이 재배열되어 결함(defect)이나 구조의 빈자리(vacancy)로 인한 동작 전압 또는 전류의 불안정성을 해소할 수 있다. 실리콘 산화막(20) 내에는 실리콘-산소-보론 복합체들이 형성될 수 있다. 복합체들은 실리콘 산화막(20) 내에서 규칙적이고 조밀하게 배열 될 수 있다. 즉, 실리콘 산화막(20)은 고농도의 복합체 면밀도(surface density)를 가질 수 있다.
도 2c를 참조하면, 실리콘 산화막(20) 상에 상부 전극(30)을 형성한 후, 상부 전극(30)과 실리콘 산화막(20)을 식각할 수 있다. 상부 전극(30)은 화학 기상 증착법(Chemical vapor deposition, CVD), 물리적 기상 증착법(Physics vapor deposition, PVD), 펄스 레이저 증착법(pulsed laser deposition, PLD), 원자층 증착법(Atomic layer deposition, ALD), 스퍼터링(sputtering), 증발법(thermal evaporation), 전자빔 증발법(electron beam evaporation), 및 분자선 에피탁시 증착법(molecular beam epitaxy; MBE) 등을 통해 형성될 수 있다. 상부 전극(30)은 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 텅스텐(W), 몰리브데늄(Mo), 또는 니켈(Ni)을 포함할 수 있다. 실리콘 산화막(20)과 상부 전극(30)은 건식 식각 공정에 의해 패터닝될 수 있다. 식각 공정에 의해, 복수개의 실리콘 산화막들(20)과 상부 전극들(30)을 형성할 수 있다.
도 2d를 참조하면, 실리콘층(10)의 제 2 면(10b) 상에 하부 전극(40)을 형성할 수 있다. 하부 전극(40)은 화학 기상 증착법(Chemical vapor deposition, CVD), 물리적 기상 증착법(Physics vapor deposition, PVD), 펄스 레이저 증착법(pulsed laser deposition, PLD), 원자층 증착법(Atomic layer deposition, ALD), 스퍼터링(sputtering), 증발법(thermal evaporation), 전자빔 증발법(electron beam evaporation), 및 분자선 에피탁시 증착법(molecular beam epitaxy; MBE) 등을 통해 형성될 수 있다. 복수개로 제공되는 실리콘 산화막들(20) 및 상부 전극들(30)은 하부 전극(40)을 공유할 수 있다.
본 발명의 실시예에 따른 비휘발성 메모리 소자(1)는 실리콘층(10)의 (111)면을 산소에 노출시켜 실리콘 산화막(20)을 형성한 후, 그 위에 전도성 물질을 적층하는 간단한 공정을 통해 제조할 수 있다. 비휘발성 메모리 소자(1)는 현재의 실리콘 기술을 그대로 사용하면서도 기존의 플래시 메모리 기술에 비해 공정이 간단하여 제조 단가를 줄일 수 있다.
도 3은 본 발명의 실시예에 따른 비휘발성 메모리 소자를 나타내는 단면도이다. 설명의 간략을 위해 도 1과 중복되는 내용의 기재는 생략한다.
도 3을 참조하면, 하부 전극(40)은 실리콘층(10)의 제 1 면(10a) 상에 배치될 수 있다. 하부 전극(40)은 실리콘층(10)의 제 1 면(10a) 상에 배치된 실리콘 산화막(20)과 접촉하지 않을 수 있다. 하부 전극(40)은 실리콘 산화막(20)을 제거한 후, 실리콘층(10)과 직접 접촉하도록 형성될 수 있다. 하부 전극(40)은 도 1과 유사하게 일반적인 증착 공정을 통해 형성될 수 있다. 실리콘층(10) 상에 배치된 복수개의 실리콘 산화막들(20)과 상부 전극들(30)은 하부 전극(40)을 공유할 수 있다.
도 4a 내지 도 4b는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조 과정에서 실리콘 (111)면이 갖는 단위구조를 나타내는 도면들이다. 도 4a는 도 1의 실리콘층(10)의 (111)면을 나타내는 평면도이고, 도 4b는 실리콘층(10)의 단위 구조를 나타내는 도면이다.
도 1, 도 4a 및 도 4b를 참조하면, 실리콘층(10)의 제 1 면(10a)은 (111)면일 수 있고, (111)면은 복수개의 단위 구조들(18)을 가질 수 있다. 단위 구조(18)는 제 1 실리콘 원자(11), 제 1 실리콘 원자(11)와 결합하는 복수개의 제 2 실리콘 원자들(12) 및 제 2 실리콘 원자들(12)과 결합하는 하나의 보론 원자(15)를 포함할 수 있다.
최상부에 배치되는 제 1 실리콘 원자(11)는 제 2 실리콘 원자들(12)과 공유 결합할 수 있다. 제 2 실리콘 원자들(12)과 제 1 실리콘 원자(11)는 사면체의 각 꼭지점에 대응될 수 있다. 예를 들어, 제 2 실리콘 원자들(12)은 3개로 구성될 수 있고, 삼각형 모양으로 서로 결합될 수 있다. 제 2 실리콘 원자들(12)은 서로 인접하여 결합할 수 있다.
제 2 실리콘 원자들(12) 하부에 보론 원자(15)가 배치될 수 있다. 보론 원자(15)는 3개의 제 2 실리콘 원자들(12)과 공유 결합할 수 있고, 실리콘층(10) 내에 배치되는 제 3 실리콘 원자(13)와 공유 결합할 수 있다. 보론 원자들(15)은 제 1 실리콘 원자들(11), 제 2 실리콘 원자들(12) 및 제 3 실리콘 원자(13) 사이에 균일하게 배치될 수 있다.
실리콘층(10)은 제 1 면(10a)을 보론으로 도핑한 후, 약 300°C 이상의 고온 열처리 공정을 수행하면 표면 에너지가 낮아질 수 있다. 어닐링 공정 후, 실리콘층(10)의 (111)면은 보론 원자들(15)을 포함하는 단위 구조들(18)이 조밀하게 배열된 구조를 가질 수 있다. 이에 따라 실리콘층(10)의 제 1 면(10a)의 원자 배열 구조가 안정화될 수 있다.
본 발명의 실시예에 따르면, 실리콘층(10)에 주입된 보론 원자(15)는 4개의 실리콘 원자들과 결합할 수 있다. 보론은 3개의 최외각 전자를 가진 원자이므로, 4개의 실리콘 원자들과 결합하여 음이온이 된다. 이에 따라, 4개의 실리콘 원자들 중 어느 하나의 실리콘 원자는 전자가 하나 부족한 상태가 되어 정공이 만들어 진다. 보론이 실리콘층(10)에 고농도로 도핑되면, 상기 정공들이 겹치게 되어 실리콘층(10)은 전도성을 가지게 된다. 전도성을 가지는 실리콘층(10)은 본 발명의 실시예에 따른 메모리 소자의 전극으로 사용될 수 있다.
도 5는 본 발명의 실시예에 따른 비휘발성 메모리 소자에 전압계와 전류계를 연결한 도면이고, 도 6은 본 발명의 실시예에 따른 비휘발성 메모리 소자의 특성을 나타내는 그래프이다. 도 6에서 실선은 제 1 전압(V1)을 인가한 경우이고, 점선은 제 2 전압(V2)을 인가한 경우를 나타낸다.
도 5 및 도 6을 참조하면, 상부 전극(30)과 하부 전극(40)에 전압(V)을 인가하여 비휘발성 메모리 소자(1)의 특성을 나타낼 수 있다. 전압(V)을 인가하면 실리콘 산화막(20)에 전류(I)가 흐를 수 있다. 이에 따라, 실리콘 산화막(20)에 이력 현상(hysteresis)이 발생할 수 있다. 실리콘 산화막(20)에 나타나는 물리량을 측정하면 이진 정보를 판독할 수 있게 된다. 상기 물리량에는 실리콘 산화막(20)에 흐르는 전류의 크기 및 변화량, 실리콘 산화막(20)의 저항과 같은 것들이 있을 수 있으며, 바람직하게는 실리콘 산화막(20)을 흐르는 전류의 크기를 측정하여 실리콘 산화막(20)의 정보를 판독할 수 있다.
구체적으로, 양수의 문턱 전압(Vth+)보다 전압이 큰 제 1 전압(V1)을 인가한 후, 기준 전압(V0)에서 측정되는 전류의 값은 제 1 전류값(I1)일 수 있고, 저항값은 제 1 저항값(R1)을 가질 수 있다. 음수의 문턱 전압(Vth-)보다 전압이 낮은(절대값이 더 큰) 제 2 전압(V2)을 인가한 후, 기준 전압(V0)에서 측정되는 전류의 값은 제 2 전류값(I2)일 수 있고, 저항값은 제 2 저항값(R2)을 가질 수 있다. 제 1 전압(V1)과 제 2 전압(V2)의 절대값은 서로 동일할 수 있다. 이력 현상(hysteresis)에 의해, 제 1 저항값(R1)은 제 2 저항값(R2)과 다를 수 있고, 일 예로, 제 1 저항값(R1)은 제 2 저항값(R2)보다 작을 수 있다. 예를 들어, 제 2 저항값(R2)은 제 1 저항값(R1)보다 약 100배 클 수 있다. 본 발명의 실시예에 따르면, 인가된 전압이 어느 쪽의 문턱 전압을 넘어서느냐에 따라 실리콘 산화막(20)의 저항값이 서로 달라질 수 있다.
이력 현상(hysteresis)을 이용해서 실리콘 산화막(20)에 이진 정보를 기록하거나 읽을 수 있다. 예를 들어, 제 1 전압(V1)을 인가한 경우의 실리콘 산화막(20)의 상태를 이진 정보 '0'으로 정의할 수 있고, 제 2 전압(V2)을 인가한 경우의 실리콘 산화막(20)의 상태를 이진 정보 '1'로 정의할 수 있다. 따라서, 비휘발성 메모리 소자(1)에 인가하는 전압을 조절하여 비휘발성 메모리 소자(1)에 정보를 쓸 수 있고 나중에 그 저항값을 측정해서 비휘발성 메모리 소자(1)에 저장된 정보를 읽을 수 있다.

Claims (14)

  1. 제 1 면 및 이에 대향하는 제 2 면을 가지고, 보론이 과포화 상태로 도핑되어 전도성을 갖는 실리콘층;
    상기 실리콘층의 제 1 면 상에 제공되고, 보론이 과포화 상태로 도핑된 실리콘 산화막; 및
    상기 실리콘 산화막 상에 상부 전극을 포함하고,
    상기 실리콘층은 상기 실리콘 산화막이 접하는 제 1 면이 (111)면이고,
    상기 실리콘 산화막은 실리콘-산소-보론으로 구성된 복합체를 포함하며,
    상기 실리콘 산화막은 상기 실리콘 산화막에 인가되는 전압에 따라 가변하는 저항을 갖고,
    상기 실리콘층과 상기 상부 전극은 상기 실리콘 산화막을 통해 서로 전기적으로 연결되는 비휘발성 메모리 소자.
  2. 제 1 항에 있어서,
    상기 실리콘층의 비저항은 0.1Ω·cm 보다 작은 비휘발성 메모리 소자.
  3. 제 1 항에 있어서,
    상기 실리콘 산화막은 1017cm-3 이상의 농도로 도핑된 비휘발성 메모리 소자.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 실리콘층을 기준으로 상기 상부 전극과 대향하는 하부 전극을 더 포함하고,
    상기 하부 전극은 상기 실리콘층의 상기 제 2 면 상에 배치되는 비휘발성 메모리 소자.
  6. 제 1 항에 있어서,
    상기 실리콘 산화막은 상기 제 1 면의 일부 상에 제공되고,
    상기 실리콘층의 상기 제 1 면의 다른 일부 상에 배치되는 하부 전극을 더 포함하고,
    상기 하부 전극은 상기 실리콘 산화막과 이격되고, 상기 실리콘층의 상기 제 1 면의 상기 다른 일부에 직접 접촉하는 비휘발성 메모리 소자.
  7. 제 1 항에 있어서,
    상기 실리콘 산화막은 인가되는 전압의 이력(history)에 따라 저항이 가변하는 메모리층인 비휘발성 메모리 소자.
  8. 제 7 항에 있어서,
    상기 실리콘 산화막은 양수의 문턱 전압보다 큰 제 1 전압을 인가하고 나면 양수의 문턱 전압과 음수의 문턱 전압 사이의 기준 전압에서 제 1 저항값을 가지고, 음수의 문턱 전압보다 낮은 제 2 전압을 인가하고 나면 양수의 문턱 전압과 음수의 문턱 전압 사이의 기준 전압에서 제 2 저항값을 가지는 비휘발성 메모리 소자.
  9. 제 1 면 및 이에 대향하는 제 2 면을 가지고, 제 1 면이 (111)면인 실리콘층을 제공하고;
    상기 실리콘층에 보론을 과포화 상태로 도핑하고;
    상기 실리콘층의 상기 제 1 면 상에 산소를 접촉시켜 실리콘 산화막을 형성하고; 그리고
    상기 실리콘 산화막 상에 상부 전극을 형성하는 것을 포함하되,
    상기 보론이 도핑된 상기 실리콘층은 전도성을 가지며,
    상기 실리콘 산화막은 과포화 상태로 도핑된 보론 및 실리콘-산소-보론으로 구성된 복합체를 포함하고,
    상기 실리콘 산화막은 상기 실리콘 산화막에 인가되는 전압에 따라 가변하는 저항을 갖고,
    상기 실리콘층과 상기 상부 전극은 상기 실리콘 산화막을 통해 서로 전기적으로 연결되는 비휘발성 메모리 소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 실리콘층에 상기 보론을 도핑하는 것은:
    상기 보론의 농도를 1017cm-3 이상으로 주입하는 비휘발성 메모리 소자의 제조방법.
  11. 제 9 항에 있어서,
    상기 실리콘 산화막을 형성하는 것은:
    상기 실리콘층의 (111)면인 상기 제 1 면을 어닐링하고; 그리고
    상기 제 1 면을 산소에 노출시켜 산화시키는 것;
    을 포함하는 비휘발성 메모리 소자의 제조방법.
  12. 제 9 항에 있어서,
    상기 보론이 도핑된 상기 실리콘층은 비저항이 0.1Ω·cm 보다 작은 전도성 물질인 비휘발성 메모리 소자의 제조방법.
  13. 제 9 항에 있어서,
    상기 상부 전극과 이격되어 배치되는 하부 전극을 형성하는 것을 더 포함하고,
    상기 하부 전극은 상기 실리콘층의 상기 제 2 면과 직접 접촉하는 비휘발성 메모리 소자의 제조방법.
  14. 제 9 항에 있어서,
    상기 실리콘층의 상기 제 1 면의 일부 상에서 상기 상부 전극과 이격되어 배치되는 하부 전극을 형성하는 것을 더 포함하고,
    상기 하부 전극은 상기 실리콘 산화막과 이격되어 상기 실리콘층의 상기 제 1 면의 상기 일부에 직접 접촉하고,
    상기 실리콘 산화막은 상기 제 1 면의 다른 일부 상에 형성되는 비휘발성 메모리 소자의 제조방법.

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