KR20190045636A - 저항변화 물질층을 가지는 비휘발성 메모리소자 - Google Patents

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Abstract

비휘발성 메모리소자가 개시된다. 개시된 비휘발성 메모리소자는, 서로 이격된 제1전극과 제2전극 사이에 구비되며, 제1 및 제2전극을 통해 인가되는 전기적 신호에 의해 저항이 변화되어 정보를 저장하는 저항변화 물질층을 구비한다. 또한 비휘발성 메모리소자는 제1전극과 저항변화 물질층 사이, 제2전극과 저항변화 물질층 사이 중 적어도 한 곳에 구비되며, 모노레이어 두께가 0.35nm 이내인 2차원 물질(2D material)을 포함하는 확산 방지층을 포함한다.

Description

저항변화 물질층을 가지는 비휘발성 메모리소자{Apparatus of Nonvolatile memory including resistive-change material layer}
비휘발성 메모리소자에 관한 것으로, 보다 상세하게는 저항변화 물질층을 가지는 비휘발성 메모리소자에 관한 것이다.
비휘발성 메모리 소자에는 상변화 램(Phase-change RAM:PRAM), 저항변화 램(Resistive-change RAM: RRAM), 플래시 메모리, 강유전체 램(FeRAM) 및 자기 램(MRAM) 등이 있다.
예를 들어, 상변화 램은 데이터 저장층으로 상변화층을 포함한다. 상변화층에 소정의 리세트 전압(reset voltage)을 인가하면 상기 상변화층의 일부 영역은 비정질 영역이 되고, 상기 상변화층에 소정의 세트 전압(set voltage)을 인가하면 상기 비정질 영역은 다시 결정 영역으로 변화될 수 있다. 상변화층에 비정질 영역이 존재할 때의 상기 상변화층의 저항을 제1 저항이라 하고, 상변화층의 상(phase)이 전부 결정 상태일 때의 상기 상변화층의 저항을 제2 저항이라 하면, 상기 제1 저항은 상기 제2 저항보다 크다. 이러한 상변화 램은 상(phase)에 따라 저항이 달라지는 상변화층의 저항 특성을 이용하여 비트 데이터를 기록하고 읽는 소자이다.
상변화 램이나 저항변화 램과 같이, 메모리 물질층의 저항 특성을 이용하여 비트 데이터를 읽고 쓰는 소자의 경우에는, 메모리 물질층의 저항 특성의 안정적 유지가, 저장 데이터 내구성(endurance) 확보를 위해 필요하다.
메모리 물질층으로 비트 데이터를 읽고 쓰기 위해 저항 특성을 이용하는 저항변화 물질층을 구비하며, 이 저항변화 물질층의 저항 특성이 유지되도록 마련된 비휘발성 메모리소자를 제공한다.
일 유형에 따른 비휘발성 메모리소자는, 제1전극; 상기 제1전극과 이격된 제2전극; 상기 제1 및 제2전극 사이에 구비되며, 상기 제1 및 제2전극을 통해 인가되는 전기적 신호에 의해 저항이 변화되어 정보를 저장하는 저항변화 물질층; 및, 상기 제1전극과 저항변화 물질층 사이, 상기 제2전극과 저항변화 물질층 사이 중 적어도 한 곳에 구비되며, 모노레이어 두께가 0.35nm 이내인 2차원 물질(2D material)을 포함하는 확산 방지층;을 포함한다.
상기 확산 방지층은 그래핀을 포함하는 그래핀 확산 방지층일 수 있다.
상기 그래핀 확산 방지층은 0.5 ~ 20 nm의 두께를 가질 수 있다.
상기 그래핀 확산 방지층은 1 ~ 20 nm의 그레인 크기를 가질 수 있다.
상기 그래핀 확산 방지층은 20nm 이상의 그레인 크기를 가질 수 있다.
상기 그래핀 확산 방지층 상에 그래핀의 그레인 경계를 통한 확산을 방지하도록 원자 증착층;을 더 포함할 수 있다.
상기 원자 증착층은 금속, 질화물, 산화물 중 어느 하나를 포함할 수 있다.
상기 원자 증착층은, Ru, TiN, TaN, TiAlN, AlO, InO, ZnO, AlZnO, InZnO, RuAlO 중 어느 하나를 포함할 수 있다.
상기 확산 방지층은 BN을 포함하는 BN 확산 방지층일 수 있다.
상기 제1전극은 플러그형 전극을 포함하고, 상기 플러그형 전극은 상기 저항변화 물질층보다 작은 폭을 갖고, 상기 확산 방지층에 접촉될 수 있다.
상기 저항변화 물질층은 플러그 영역을 포함하고, 상기 플러그 영역은 상기 제1전극보다 작은 폭을 갖고, 상기 확산 방지층에 접촉될 수 있다.
상기 저항변화 물질층은 상변화를 통한 저항 차이로 정보를 저장하는 상변화층일 수 있다.
상기 저항변화 물질층은 GeTe, GeSb, GeSbTe, AgInSbTe, N-GeSbTe 등의 상변화 물질 중 어느 하나를 포함할 수 있다.
상기 확산 방지층은 상기 제1전극과 상기 저항변화 물질층 사이에 위치하며, 상기 제1전극은 TiN(titanium nitride), TaN(tantalum nitride), TiAlN, TaSiN, WN(tungsten nitride), WNC(tungsten nitride carbide), 도핑된 실리콘(doped-Si) 등의 도전 물질 중 적어도 하나를 포함할 수 있다.
상기 제2전극은 Al, Au, Cu, Ir, Ru, Pt, Ti, TiN, Ta, TaN 등의 도전 물질 중 적어도 하나를 포함할 수 있다.
상기 제1전극과 접촉된 패드형 전극을 더 포함하며, 상기 패드형 전극은 예를 들어, Al, Au, Cu, Ir, Ru, Pt, Ti, TiN, Ta, TaN 등의 도전 물질 중 적어도 하나를 포함할 수 있다.
상기 저항변화 물질층은 산소의 불균일한 확산을 통한 저항 차이로 정보를 저장하거나, 필라멘트 형성을 통한 저항 차이로 정보를 저장하도록 마련될 수 있다.
상기 저항변화 물질층은, HfO2, TaOx, TiOx, Ag-Si, Ag-GeS2, ZrTe-AL2O3 중 어느 하나의 물질을 포함할 수 있다.
상기 확산 방지층은 상기 저항변화 물질층과 상기 제2전극 사이에 위치할 수 있다.
상기 제1전극과 접촉된 패드형 전극을 더 포함하며, 상기 제1전극과 상기 패드형 전극 사이에 상기 확산 방지층을 더 구비할 수 있다.
실시예에 따른 비휘발성 메모리소자에 따르면, 메모리 물질층으로 비트 데이터를 읽고 쓰기 위해 저항 특성을 이용하는 저항변화 물질층을 구비하며, 모노레이어 두께가 약 0.35nm 이내인 2차원 물질(2D material)을 포함하는 확산 방지층을 포함한다.
이러한 비휘발성 메모리소자에 따르면, 확산 방지층에 의해 저항변화 물질층의 저항 특성 악화가 방지될 수 있다.
도 1은 실시예에 따른 비휘발성 메모리소자를 보여주는 단면도이다.
도 2는 도 1의 상변화층 일부의 상(phase)이 변화된 경우를 보여주는 단면도이다.
도 3은 그래핀의 불투과성(impermeability)을 보여준다.
도 4는 Cu 확산 배리어로서 BN의 역할을 보여주는 것으로, BN 배리어가 없을때 (w/o barrier : 상단의 그래프)와 BN 배리어가 있을때 (trans h-BN : 하단의 그래프), 장애가 발생할 때까지 걸리는 시간(TTF: time to failure)에 차이가 있음을 보여준다.
도 5는 다른 실시예에 따른 비휘발성 메모리소자를 보여주는 단면도이다.
도 6은 그래핀 확산 방지층 상에 원자 증착층을 형성할 때, 배리어 효과 증가 특성을 보여주는 그래프이다.
도 7은 그래핀 상에 Al2O3 원자 증착층 형성 전(before ALD)의 시트 저항과 원자 증착층(45) 형성 후(after ALD)의 시트 저항의 비율을 원자층의 적층수(ALD cycles)에 따라 보여준다.
도 8 내지 도 14는 다른 실시예들에 따른 비휘발성 메모리소자의 단면도이다.
도 15 내지 도 17은 실시예들에 따른 비휘발성 메모리셀의 회로 구성을 설명하기 위한 회로도이다.
도 18은 실시예에 따른 비휘발성 메모리소자의 어레이 구조를 설명하기 위한 회로도이다.
이하, 첨부된 도면들을 참조하면서, 실시예에 따른 저항변화 물질층을 가지는 비휘발성 메모리소자를 상세히 설명한다. 도면에서 동일한 참조번호는 동일한 구성 요소를 지칭하며, 각 구성 요소의 크기나 두께는 설명의 편의를 위해 과장되어 있을 수 있다. 한편, 이하에 설명되는 실시예들은 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다. 이하에서, 한 층이 기판이나 다른 층의 "위", "상부" 또는 "상"에 구비된다고 설명될 때, 그 층은 기판이나 다른 층에 직접 접하면서 위에 존재할 수도 있고, 그 사이에 또 다른 층이 존재할 수도 있다.
도 1은 실시예에 따른 비휘발성 메모리소자를 보여주는 단면도이다.
도 1을 참조하면, 서로 이격된 제1 및 제2전극(20)(70), 이들 사이에 저항변화 물질층(50) 및 적어도 하나의 확산 방지층(40)이 구비될 수 있다.
제1전극(20)은 하부전극일 수 있다. 예컨대, 제1전극(20)은 플러그형 전극일 수 있다. 이 경우, 제1전극(20)은 예컨대, 층간 절연층(30)의 콘택홀 내에 구비될 수 있다. 층간 절연층(30) 하면에 제1전극(20)과 접촉된 패드형 전극(10)이 더 구비될 수 있다. 제2전극(70)은 상부전극일 수 있다.
플러그형 전극으로 된 제1전극(20)은 저항변화 물질층(50)보다 작은 폭을 갖고, 확산 방지층(40)에 접촉되게 형성될 수 있다.
제1 및 제2전극(20)(70)의 구조 및 이들과 저항변화 물질층(50), 확산 방지층(40)의 배치 관계는 예시적인 것으로, 다양하게 변형될 수 있다.
제1전극(20)은 하부전극으로서, 히팅 전극(heating electrode) 또는 저항성 전극(resistive electrode)일 수 있다. 제1전극(20) 및 제2전극(70)은 일반적인 상변화 램이나 저항변화 램과 같이 저항변화 물질층(50)을 구비하는 메모리 분야에서 사용되는 전극 물질을 포함할 수 있다.
제1전극(20)은 예를 들어, TiN(titanium nitride), TaN(tantalum nitride), TiAlN, TaSiN, WN(tungsten nitride), WNC(tungsten nitride carbide), 도핑된 실리콘(doped-Si) 등의 다양한 도전 물질 중 적어도 하나를 포함할 수 있다.
제2전극(70)은 예를 들어, Al, Au, Cu, Ir, Ru, Pt, Ti, TiN, Ta, TaN 등의 다양한 도전 물질 중 적어도 하나를 포함할 수 있다.
또한, 제1전극(20)과 접촉된 패드형 전극(10)은 예를 들어, Al, Au, Cu, Ir, Ru, Pt, Ti, TiN, Ta, TaN 등의 다양한 도전 물질 중 적어도 하나를 포함할 수 있다. 패드형 전극(10)은 제2전극(70)과 동일 도전 물질로 형성되거나, 다른 도전 물질로 형성될 수 있다. 도 1 및 이하의 실시예들에서는 비휘발성 메모리 소자가 패드형 전극(10)을 구비하는 경우를 예를 들어 보여주는데, 패드형 전극(10)이 생략된 구조도 가능하다.
저항변화 물질층(50)은, 제1 및 제2전극(20)(70)을 통해 인가되는 전기적 신호에 의해 저항이 변화되어 정보를 저장한다. 저항변화 물질층(50)은 예를 들어, 상변화를 통한 저항 차이로 정보를 저장하는 상변화층(50)일 수 있다. 또한 저항변화 물질층(50)은, 산소(oxygen)의 불균일한 확산을 통한 저항 차이로 저장하도록 마련될 수 있다. 또한 저항변화 물질층(50)은 필라멘트 형성을 통항 저항 차이로 정보를 저장하도록 마련될 수 있다.
도 1은 저항변화 물질층(50)이 상변화층(50)으로 마련된 실시예를 예시적으로 보여준다. 여기서는 편의상 저항변화 물질층(50)과 상변화층(50)을 동일 참조번호로 나타낸다.
도 1에서와 같이, 저항변화 물질층(50)으로 상변화층(50)을 구비하는 경우, 확산 방지층(40)은 제1전극(20)이나 제2전극(70)의 전극 물질이 상변화 물질로 확산하여 상변이 특성을 악화시키는 것을 방지할 수 있다. 또한, 후술하는 실시예에서와 같이 저항변화 물질층(50)을 산소의 불균일한 확산이나 필라멘트 형성을 통한 저항 차이로 정보를 저장하도록 마련하는 경우, 확산 방지층(40)은 제1전극(20)이나 제2전극(70)으로 산소가 확산하여 메모리 셀의 저항을 증가시키거나, 신뢰성이 악화되는 것을 방지할 수 있다.
상변화층(50)은 상변화 물질로 예를 들어, GexSbyTez(여기서, x,y,z ≥0)을 포함할 수 있다. 상변화층(50)은 예컨대, GeTe, GeSb, GeSbTe, AgInSbTe, N-GeSbTe 등으로 이루어질 수 있다. 이외에도 상변화층(50)은 상변화를 통한 저항 차이로 정보를 저장할 수 있는 다양한 상변화 물질이 적용될 수 있다.
예를 들어, 상변화층(50)은 층상 구조(layered structure)를 갖는 이차원 물질(two-dimensional material)(2D material)을 포함할 수 있다. 이차원 물질은 원자들이 소정의 결정구조를 이루고 있는 단층(single-layer) 또는 반층(half-layer)의 고체이다. 상변화층(50)을 구성하는 이차원 물질은 이차원적 결정구조를 갖는 칼코게나이드계(chalcogenide-based) 물질을 포함할 수 있다. 칼코게나이드계 물질은 금속 칼코게나이드계(metal chalcogenide-based) 물질이거나 비금속 칼코게나이드계(non-metal chalcogenide-based) 물질일 수 있다. 금속 칼코게나이드계 물질은 Mo, Nb, Co 등으로 구성된 그룹 중 적어도 하나의 전이금속과 S, Se, Te 중 적어도 하나의 칼코겐(chalcogen) 원소를 포함할 수 있다. 전이금속을 포함하는 칼코게나이드 물질은, 예컨대, MoTex, CoTex, NbSx 등일 수 있다. 또한, 금속 칼코게나이드계 물질은 비전이금속(non-transition metal)을 포함하는 칼코게나이드계 물질일 수도 있다. 비전이금속은, 예컨대, In, Tl, Sn 등일 수 있다. 즉, In, Tl, Sn 등의 비전이금속과 S, Se, Te와 같은 칼코겐 원소의 화합물이 금속 칼코게나이드계 물질로 사용될 수 있다. 비전이금속을 포함하는 칼코게나이드 물질은, 예컨대, SnSx, InxSey, In-S, Tl-Se 등일 수 있다. 또한, 칼코게나이드계 물질은 비금속(non-metal) 칼코게나이드계 물질일 수 있다. 비금속 칼코게나이드계 물질의 비금속 원소는, 예컨대, Ge를 포함할 수 있다. 이 경우, 비금속 칼코게나이드계 물질은, 예컨대, Ge-Te, Ge-S, Ge-Se 등일 수 있다. 따라서, 칼코게나이드계 물질은 MoTex, CoTex, NbSx, SnSx, InxSey, In-S, Tl-Se, Ge-Te, Ge-S 및 Ge-Se 중 적어도 하나를 포함할 수 있다. 이러한 칼코게나이드계 물질은 이원계 물질일 수 있다. 이와 같이, 상변화층(50)은 단일층의 이차원 물질로 구성되거나, 이차원 결정구조를 갖는 단일층이 반복 적층된 구조를 가질 수 있다. 즉, 상변화층(50)의 이차원 물질은 층상 구조(layered structure)를 가질 수 있으며, 이때 층상 구조는 단층의 층상 구조이거나 복층의 층상 구조일 수 있다.
제1전극(20)과 제2전극(70)을 통해 상변화층(50)에 인가되는 전기적 신호에 의해 상변화층(50)의 상(phase)이 변화될 수 있다. 상변화층(50)은 제1결정상(crystalline phase)을 가질 수 있으며, 상기 전기적 신호의 인가에 의해 상변화층(50)의 적어도 일부의 상이 상기 제1결정상에서 제2결정상으로 변화될 수 있다.
도 2는 도 1의 상변화층(50) 일부의 상(phase)이 변화된 경우를 보여주는 단면도이다.
도 2를 참조하면, 제1전극(20)과 제2전극(70)을 통해서 상변화층(50)에 소정의 전기적 신호(전기적 에너지)를 인가하면, 상변화층(50)의 적어도 일부에서 이차원 물질의 상이 제1 결정상에서 제2 결정상으로 변화될 수 있다. 참조번호 R10은 상이 변화된 영역(즉, 상변화 영역(50A))을 나타낸다. 상변화 영역(50A)의 상은 제2결정상일 수 있고, 상변화층(50)에서 상변화 영역(50A)을 제외한 나머지 영역의 상은 제1결정상일 수 있다. 상변화층(50)에 상변화 영역(50A)을 형성하는 동작을 세트(set) 동작이라고 할 수 있다. 상기 세트 동작에 의해 상변화층(50)의 저항(전기 저항)은 낮아질 수 있다.
상변화 영역(50A)이 형성된 상태에서, 상변화층(50)에 세트 동작시의 전기적 신호와 다른 전기적 신호를 인가하면, 상변화 영역(50A)의 상이 다시 변화될 수 있다. 즉, 상변화 영역(50A)의 상이 제2결정상에서 제1결정상으로 변화될 수 있다. 결과적으로, 상변화층(50)은 전체적으로 제1결정상을 가질 수 있다. 다시 말해, 도 2의 상변화층(50)은 다시 도 1의 상변화층(50)과 같이 변화될 수 있다. 상변화 영역(50A)의 상을 다시 제1결정상으로 변화시키는 동작, 즉, 도 2의 상변화층(50)을 다시 도 1의 상변화층(50)과 같이 변화시키는 동작을 리세트(reset) 동작이라고 할 수 있다. 이러한 리세트 동작에 의해 상변화층(50)의 저항(전기 저항)은 높아질 수 있다. 도 2에 도시된 상변화 영역(50A)의 형태나 범위(사이즈)는 예시적인 것이고 이는 다양하게 변화될 수 있다.
확산 방지층(40)은, 제1전극(20)과 저항변화 물질층(50) 사이, 제2전극(70)과 저항변화 물질층(50) 사이 중 적어도 한곳에 구비되며, 모노레이어 두께가 0.35nm 이내인 2차원 물질(2D material)을 포함할 수 있다. 도 1 및 도 2에서는 확산 방지층(40)이 제1전극(20)과 저항변화 물질층(50) 사이에 위치되는 경우를 예시적으로 보여준다.
확산 방지층(40)은 예를 들어, 그래핀을 포함하는 그래핀 확산 방지층일 수 있다. 또한, 확산 방지층(40)은 예를 들어, BN을 포함하는 BN 확산 방지층일 수 있다.
확산 방지층(40)을 그래핀으로 형성하는 경우, 그래핀 확산 방지층은 약 0.3 내지 약 20nm의 두께를 가질 수 있다. 그래핀 모노레이어의 두께가 대략 약 0.3 nm이므로 그래핀 확산 방지층(40)은 모노레이어의 그래핀 또는 몇층의 그래핀으로 이루어질 수 있다.
그래핀 확산 방지층은, 다른 기판에서 증착후 전사를 통해 형성되거나, 직접 증착을 통해 형성되거나, 그래핀을 포함하는 솔류션(solution)의 코팅 및 후속 열처리를 통해 형성될 수 있다. 또한, 그래핀 확산 방지층은, 그래핀 산화물의 환원(rGO :reduced Graphene Oxide)을 통해 형성될 수 있다.
그래핀 확산 방지층은 약 1-20 nm의 결정 그레인 크기를 가지는, 나노결정성 그래핀으로 형성될 수 있다. 이때, 나노결정성 그래핀은 예를 들어, 직접 증착을 통해 직성장될 수 있다. 또한, 그래핀 확산 방지층을 이루는 그래핀은 약 20nm 이상의 결정 그레인 크기를 가질 수 있다. 이때, 약 20nm 이상의 결정 그레인 크기를 가지는 그래핀 확산 방지층은 전사방식으로 형성될 수 있다.
도 3은 그래핀의 불투과성(impermeability)을 보여준다.
도 3을 참조하면, 그래핀은 탄소 원자들이 모여 2차원 평면을 이루는 구조로, 각 탄소 원자들이 육각형의 격자를 이루며 육각형의 꼭짓점에 탄소 원자가 위치하는 모양이다. 이러한 그래핀에서, 육각형의 격자를 이루는 탄소 원자들로 둘러싸인 기하학적인 포어(geometric pore) 크기는 대략 0.064nm (0.64Å)으로 작기 때문에, 대부분 물질의 확산을 방지할 수 있다.
그래핀의 경우, 기하학적인 포어 크기가 대략 0.64Å 정도로 작기 때문에, 그래핀으로 된 확산 방지층(40)은 제1전극(20)이나 제2전극(70) 등에 적용되는 전극 물질의 확산을 차단할 수 있다.
도 3에서 보여진 바와 같은 그래핀의 불투과성은 BN의 경우에도 해당될 수 있다.
즉, BN의 경우에도, 2차원 평면을 이루는 구조로, 육각형의 격자를 이루도록 배열되며, 기하학적인 포어 크기가 그래핀과 유사하게 대략 0.64Å(대략 0.064nm) 정도로 작기 때문에, BN으로 된 확산 방지층은 제1전극(20)이나 제2전극(70) 등에 적용되는 전극 물질의 확산을 차단할 수 있다.
여기서, 기하학적인 포어의 크기가 약 0.64Å 이하일 때, H+, C4+, N3+ 만이 포어를 통과할 수 있으며, 나머지 물질들은 포어를 통과할 수 없어 확산이 차단될 수 있다. 또한, 기하학적인 포어의 크기가 약 0.64Å~ 1.42Å일 때, Be2 +, B3+, Al3 +, Si4+, P3+가 포어를 통과할 수 있으며, 나머지 물질들은 포어를 통과할 수 없어 확산이 차단될 수 있다. 기하학적인 포어의 크기가 1.42Å 보다 클 때, Li1 +, Mg2 + 등의 물질이 포어를 통과할 수 있다.
또한, Ag, Ge, In, Sb, Te의 이온 상태의 직경은 각각 약 0.162nm, 약 0.106nm, 약 0.152nm, 약 0.148nm, 약 0.114nm 이므로, 기하학적인 포커 크기가 작은 그래핀이나 BN 같은 2차원 물질은 이러한 물질들의 확산을 차단할 수 있다.
따라서, 확산 방지층(40)을 그래핀으로 형성하는 경우, 그래핀은 확산 배리어로서 역할을 할 수 있다. 또한, 확산 방지층(40)을 BN으로 형성하는 경우, BN은 확산 배리어로서 역할을 할 수 있다.
도 4는 Cu 확산 배리어로서 BN의 역할을 보여주는 것으로, BN 배리어가 없을때 (w/o barrier : 상단의 그래프)와 BN 배리어가 있을때 (trans h-BN : 하단의 그래프), 장애가 발생할 때까지 걸리는 시간(TTF: time to failure)에 차이가 있음을 보여준다. 도 4에서 가로축은 시간, 세로축은 누적 확률(cumulative probability)을 나타낸다.
도 4에서 상단의 그래프와 하단의 그래프의 비교로부터 알 수 있는 바와 같이, BN이 Cu 확산 배리어로 적용될 때, 장애가 발생할 때 까지 걸리는 시간이 훨씬 길어지며, 이로부터 BN이 Cu 확산 배리어로서 역할을 할 수 있음을 알 수 있다.
한편, 확산 방지층(40)을 이루는 그래핀은 그레인을 가질 수 있다. 전술한 바와 같이, 확산 방지층(40)을 이루는 그래핀은 약 1-20 nm의 그레인 크기를 가지거나, 약 20nm 이상의 그레인 크기를 가질 수 있다.
이와 같이 그래핀은 그레인을 가지기 때문에, 그레인 경계(grain boundary)를 통해 확산이 일어날 가능성을 차단하기 위해, 확산 방지층(40)으로 그래핀 확산 방지층을 구비하는 경우, 확산 방지층 상에 도 5에서와 같이, 원자 증착층(ALD: atomic layer deposition)(45)을 더 형성할 수 있다.
도 5는 다른 실시예에 따른 비휘발성 메모리소자를 보여주는 단면도이다.
도 5에서와 같이 제1전극(20)과 저항변화 물질층(50) 사이에 확산 방지층(40)이 위치하는 경우, 원자 증착층(45)은 확산 방지층(40)과 저항변화 물질층(50) 사이에 위치할 수 있다.
원자 증착층(45)은 금속, 질화물, 산화물 중 어느 하나를 포함할 수 있다. 예를 들어, 원자 증착층(45)은 Ru 같은 금속, TiN, TaN, TiAlN와 같은 질화물, AlO, InO, ZnO, AlZnO, InZnO, RuAlO와 같은 산화물 중 어느 하나를 포함할 수 있다.
도 5에서는 상변화층(50)의 일부의 상(phase)이 변화되어 상변화 영역(50A)이 형성된 상태를 예시적으로 보여준다. 이 상변화 영역(50A)은 전술한 바와 같이, 제1전극(20) 및 제2전극(70)을 통해서 상변화층(50)에 인가되는 전기적 신호(전기적 에너지)에 따라 나타날 수 있다.
도 6은 그래핀 확산 방지층 상에 원자 증착층(45)을 형성할 때, 배리어 효과 증가 특성을 보여주는 그래프이다. 도 6에서 가로축은 장애 발생시까지의 시간(TTF: time to failure), 세로축은 누적 밀도 함수(CDF: cumulative density function)을 나타낸다. 도 6에서 MTTF는 시작으로부터 장애 발생시까지의 평균 시간(mean time to failures)을 의미한다.
도 6에서 알 수 있는 바와 같이, 순수한 그래핀(bare ncG)에 비해, 그래핀 상에 20회의 원자 증착층(20 cycle ALD)을 형성할 때, 장애 발생전까지의 지속 시간이 크게 향상됨을 알 수 있다. 이는 그래핀의 그레인 경계를 통한 확산이 원자 증착층(45)에 의해 차단되기 때문이다.
도 7은 그래핀 상에 Al2O3 원자 증착층 형성 전(before ALD)의 시트 저항과 원자 증착층(45) 형성 후(after ALD)의 시트 저항의 비율을 원자층의 적층수(ALD cycles)에 따라 보여준다.
도 7을 참조하면, 원자층의 적층 수가 수십회 예컨대, 약 30회 정도가 될 때까지, 그래핀 상에 원자 증착층(45)을 형성하기 전(before ALD)과 원자 증착층(45)을 형성한 후(after ALD)의 시트 저항이 유사함을 알 수 있다. 이로부터 그래핀 상에 형성되는 원자 증착층(45)은 소자의 저항 특성에 큰 영향을 미치지 않으면서, 그래핀의 그레인 경계를 통한 확산을 차단할 수 있음을 알 수 있다.
즉, 도 6 및 도 7로부터 알 수 있는 바와 같이, 그래핀 확산 방지층 상에 형성되는 원자 증착층은, 그래핀 확산 방지층의 배리어 효과는 증가시키면서, 그래핀 확산 방지층의 저항 특성에는 큰 영향을 미치지 않음을 알 수 있다.
이상에서는, 실시예에 따른 비휘발성 메모리소자에서, 확산 방지층(40)이 제1전극(20) 즉, 하부 전극과 저항변화 물질층(50) 사이에 있는 경우를 예를 들어 설명하였는데, 확산 방지층(40)의 위치는 다양하게 변화될 수 있다. 또한, 이상에서는 제1전극(20)이 플러그형 전극인 경우를 예를 들어 설명하였는데, 제1전극(20)은 패드형 전극으로 형성될 수도 있다.
예를 들어, 확산 방지층(40)은 도 8에서와 같이, 제1전극(20)과 저항변화 물질층(50) 사이 대신에, 저항변화 물질층(50)과 제2전극(70) 사이에 위치할 수 있다. 또한, 확산 방지층(40)은 도 9에서와 같이, 제1전극(20)과 저항변화 물질층(50) 사이, 저항변화 물질층(50)과 제2전극(70) 사이에 각각 위치할 수 있다. 여기서, 도 8 및 도 9의 경우에도, 상변화층(50)의 일부의 상(phase)이 변화되어 상변화 영역(50A)이 형성된 상태를 예시적으로 보여준다.
도 8 및 도 9의 경우에도 확산 방지층(40)은 그래핀 확산 방지층을 구비하거나 BN 확산 방지층을 구비할 수 있다.
여기서, 도 8의 실시예에서 확산 방지층(40)으로 그래핀 확산 방지층을 구비하는 경우, 확산 방지층(40)의 그레인 경계를 통한 확산을 차단하도록 도 5의 원자 증착층(45)을 더 구비할 수 있다.
또한, 도 9의 실시예에서 확산 방지층(40)으로 그래핀 확산 방지층을 구비하는 경우, 확산 방지층(40)의 그레인 경계를 통한 확산을 차단하도록 도 5의 원자 증착층(45)을 더 구비할 수 있다.
도 10 및 도 11은 다른 실시예들에 따른 비휘발성 메모리소자의 단면도이다. 도 10, 도 11과 도 1을 비교하면, 실시예의 비휘발성 메모리소자는, 제1전극(20)이 패드형으로 형성되고, 저항변화 물질층(50)이 제한된 셀 구조로 형성되는 점에 차이가 있다. 도 10 및 도 11의 경우에도, 상변화층(50)의 일부의 상(phase)이 변화되어 상변화 영역(50A)이 형성된 상태를 예시적으로 보여준다.
도 10 및 도 11을 참조하면, 저항변화 물질층(50)은 제1전극(20) 상의 플러그 영역(51)과 이 플러그 영역(51) 상의 상대적으로 넓은 플레인 영역(53)으로 이루어질 수 있다. 이때, 층간 절연층(30)은 저항변화 물질층(50)의 플러그 영역(51)을 감싸도록 형성될 수 있다.
확산 방지층(40)은 도 10에서와 같이 저항변화 물질층(50)의 플러그 영역(51)에 대응되게 제1전극(20)과 플러그 영역(51) 사이에 형성될 수 있다.
또한, 확산 방지층(40)은 도 11에서와 같이 제1전극(20)의 전면에 형성되고, 확산 방지층(40)의 일부 영역에 컨택되게 저항변화 물질층(50)의 플러그 영역(51)이 형성될 수도 있다.
도 10 및 도 11에서 저항변화 물질층(50)의 플러그 영역(51)은, 제1전극(20)보다 작은 폭을 갖고, 확산 방지층(40)에 접촉되게 형성될 수 있다.
또한, 도 10 및 도 11에서와 같이 저항변화 물질층(50)이 제1전극(20)에 가까운 쪽에 플러그 영역(51)을 구비하는 경우, 상변화층(50)의 일부의 상(phase)이 변화되어 형성되는 상변화 영역(50A)은 플러그 영역(51)에 위치하게 된다.
한편, 도 10 및 도 11에서는 제1전극(20)이 패드형으로 형성되고, 그 아래에 패드형 전극(10)이 위치하는 것으로 도시하였으나, 패드형 전극(10)이 없는 구조도 가능하다.
도 10 및 도 11의 경우에도 확산 방지층(40)은 그래핀 확산 방지층을 구비하거나 BN 확산 방지층을 구비할 수 있다. 여기서, 도 10 및 도 11의 실시예에서 확산 방지층(40)으로 그래핀 확산 방지층을 구비하는 경우, 확산 방지층(40)의 그레인 경계를 통한 확산을 차단하도록 도 5의 원자 증착층(45)을 더 구비할 수 있다.
이상에서 도 1 내지 도 11을 참조로 설명한 다양한 실시예의 비휘발성 메모리소자는, 저항변화 물질층(50)으로 상변화층(50)을 구비하는 상변화형 비휘발성 메모리소자로, 상변화 램(Phase-change RAM:PRAM) 등으로 구현될 수 있다.
도 12는 다른 실시예에 따른 비휘발성 메모리소자의 단면도이다.
도 12를 참조하면, 비휘발성 메모리소자는 제1전극(20)과 제2전극(70) 사이에 저항변화 물질층(150)을 구비하며, 저항변화 물질층(150)과 제2전극(70) 사이에 확산 방지층(40)을 구비할 수 있다.
본 실시예에 따른 비휘발성 메모리소자에서, 저항변화 물질층(150)은 제1 및 제2전극(20)(70)을 통해 인가되는 전압 제어에 따라 산소의 불균일한 확산 즉, 산소 이온 구배(oxygen ion gradient)을 통한 저항 차이로 정보를 저장하도록 마련될 수 있다. 이를 위해, 저항변화 물질층(150)은 예를 들어, HfO2, TaOx, TiOx, Ag-Si, Ag-GeS2, ZrTe-AL2O3 중 어느 하나의 물질을 포함할 수 있다.
이러한 비휘발성 메모리소자는, 저항변화 물질층(150)으로 산소의 불균일한 확산을 통한 저항 차이로 정보를 저장하는 저항변화형 비휘발성 메모리소자로, 저항변화 램(Resistive-change RAM:PRAM) 등으로 구현될 수 있다.
본 실시예에 따른 비휘발성 메모리소자에 있어서, 제1 및 제2전극(20)(70)은 저항변화형 비휘발성 메모리소자에 적용되는 전극 물질로 이루어질 수 있다. 예를 들어, 제1 및 제2전극(20)(70)은 Al, Au, Cu, Ir, Ru, Pt, Ti, TiN, Ta, TaN, Hf 등의 전극 물질 중 어느 하나를 포함할 수 있다.
또한, 제1전극(20)은 예를 들어, TiN(titanium nitride), TaN(tantalum nitride), TiAlN, TaSiN, WN(tungsten nitride), WNC(tungsten nitride carbide), 도핑된 실리콘(doped-Si) 등의 다양한 도전 물질 중 적어도 하나를 포함할 수도 있다.
도 13 및 도 14는 다른 실시예에 따른 비휘발성 메모리소자의 단면도이다.
도 13 및 도 14를 참조하면, 제1전극(20)과 제2전극(70) 사이에 저항변화 물질층(250)을 구비하며, 저항변화 물질층(250)과 제2전극(70) 사이에 확산 방지층(40)을 구비할 수 있다. 또한, 도 14에서와 같이, 제1전극(20) 아래에 패드형 전극(10)을 더 구비하는 경우, 제1전극(20)과 패드형 전극(10) 사이에 확산 방지층(40)을 더 구비할 수도 있다.
본 실시예에 따른 비휘발성 메모리소자에서, 저항변화 물질층(250)은 제1 및 제2전극(20)(70)을 통해 인가되는 전압 제어에 따라 산소 분자의 필라멘트 형성을 통한 저항 차이로 정보를 저장하도록 마련될 수 있다. 이를 위해, 저항변화 물질층(250)은 예를 들어, HfO2, TaOx, TiOx, Ag-Si, Ag-GeS2, ZrTe-AL2O3 중 어느 하나의 물질을 포함할 수 있다.
이러한 비휘발성 메모리소자의 경우에도, 필라멘트 형성을 통한 저항 차이로 정보를 저장하는 저항변화형 비휘발성 메모리소자로, 저항변화 램(Resistive-change RAM:PRAM) 등으로 구현될 수 있다.
이 경우에도, 제1 및 제2전극(20)(70)은 저항변화형 비휘발성 메모리소자에 적용되는 전극 물질로 이루어질 수 있다. 예를 들어, 제1 및 제2전극(20)(70)은 Ti, TiN, Al, Au, Cu, Ir, Ru, Pt, Ti, TiN, Ta, TaN, Hf 등의 전극 물질 중 어느 하나를 포함할 수 있다. 또한, 제1전극(20)은 예를 들어, TiN(titanium nitride), TaN(tantalum nitride), TiAlN, TaSiN, WN(tungsten nitride), WNC(tungsten nitride carbide), 도핑된 실리콘(doped-Si) 등의 다양한 도전 물질 중 적어도 하나를 포함할 수도 있다.
또한, 도 14에서와 같이, 제1전극(20) 아래에 패드형 전극(10)을 더 구비하는 경우, 제2전극(70)과 패드형 전극(10)은 Al, Au, Cu, Ir, Ru, Pt, Ti, TiN, Ta, TaN, Hf 등의 전극 물질 중 어느 하나를 포함하고, 제1전극(20)은 예를 들어, TiN(titanium nitride), TaN(tantalum nitride), TiAlN, TaSiN, WN(tungsten nitride), WNC(tungsten nitride carbide), 도핑된 실리콘(doped-Si) 등의 다양한 도전 물질 중 적어도 하나를 포함할 수 있다.
도 12 내지 도 14에서와 같이 저항변화 물질층(150)에서의 산소의 불균일한 확산을 통한 저항 차이로 정보를 저장하거나, 산소 분자를 이용한 필라멘트 형성을 통한 저항 차이로 정보를 저장하는 저항변화형 비휘발성 메모리소자의 경우, 확산 방지층(40)에 의해 제2전극(70) 등으로 산소가 확산되어, 신뢰성 악화 및 메모리 셀 저항을 증가되는 것을 방지할 수 있다.
도 15는 실시예에 따른 비휘발성 메모리셀의 회로 구성을 설명하기 위한 회로도이다.
도 15를 참조하면, 메모리요소(ME1)가 구비될 수 있고, 메모리요소(ME1)에 전기적으로 연결된 스위칭소자(SD1)가 구비될 수 있다.
메모리요소(ME1)는 도 1 내지 도 14를 참조하여 설명한 다양한 실시예에 따른 비휘발성 메모리소자를 포함할 수 있다. 메모리요소(ME1)는 저항변화 물질층(50, 150, 250), 및 이에 연결된 제1 및 제2 전극(20)(70), 적어도 하나의 확산 방지층(40)을 포함하는 단위셀일 수 있다.
본 실시예에서 스위칭소자(SD1)는 트랜지스터일 수 있다. 예컨대, 스위칭소자(SD1)는 MOSFET(metal-oxide-semiconductor field-effect transistor), BJT(bipolar junction transistor) 등과 같은 트랜지스터일 수 있다. 메모리요소(ME1)는 비트라인(BL)에 연결될 수 있고, 스위칭소자(SD1)는 워드라인(WL)에 연결될 수 있다. 비트라인(BL)과 워드라인(WL)은 서로 교차하는 방향으로 연장될 수 있다.
이러한 비휘발성 메모리셀을 어레이로 구비하여, 1T1R 메모리 어레이를 구현할 수 있다.
도 16은 다른 실시예에 따른 비휘발성 메모리셀의 회로 구성을 설명하기 위한 회로도이다.
도 16을 참조하면, 메모리요소(ME1)가 구비될 수 있고, 메모리요소(ME1)에 전기적으로 연결된 스위칭소자(SD2)가 구비될 수 있다. 스위칭소자(SD2)는 다이오드(diode)일 수 있다. 예컨대, 스위칭소자(SD2)는 PN 다이오드나 쇼트키(Schottky) 다이오드 등일 수 있고, 실리콘 기반의 다이오드이거나 산화물 반도체 기반의 다이오드일 수도 있다. 그 밖에도 상기 다이오드의 종류나 구성 물질은 다양하게 변화될 수 있다. 워드라인(WL)과 비트라인(BL)이 상호 교차하도록 배치될 수 있고, 이들 사이의 교차점에 메모리요소(ME1) 및 스위칭소자(SD2)가 연결될 수 있다.
이러한 비휘발성 메모리셀을 어레이로 구비하여, 크로스바(Cross-Bar) 구조로 되어 있는 메모리 어레이를 구현할 수 있다.
도 17은 다른 실시예에 따른 상변화 메모리셀의 회로 구성을 설명하기 위한 회로도이다.
도 17을 참조하면, 메모리요소(ME1)가 구비될 수 있고, 메모리요소(ME1)에 전기적으로 연결된 스위칭소자(SD3)가 구비될 수 있다. 스위칭소자(SD3)는 문턱스위치(threshold switch)일 수 있다. 예컨대, 스위칭소자(SD3)는 OTS(Ovonic threshold switch)일 수 있다. 메모리요소(ME1)와 스위칭소자(SD3)는 워드라인(WL)과 비트라인(BL)의 교차점에 구비될 수 있다. 경우에 따라서는, 스위칭소자(SD3)로 바리스터(varistor)를 적용할 수도 있다.
이러한 비휘발성 메모리셀을 어레이로 구비하여, 크로스바(Cross-Bar) 구조로 되어 있는 메모리 어레이를 구현할 수 있다.
도 18은 실시예에 따른 비휘발성 메모리소자의 어레이 구조를 설명하기 위한 회로도이다.
도 18을 참조하면, 복수의 워드라인(WL1∼WLn)이 서로 평행하게 배열될 수 있고, 복수의 비트라인(BL1∼BLn)이 복수의 워드라인(WL1∼WLn)과 수직하게 배열될 수 있다. 복수의 비트라인(BL1∼BLn)은 복수의 워드라인(WL1∼WLn)과 교차하도록 배치될 수 있다. 복수의 워드라인(WL1∼WLn)과 복수의 비트라인(BL1∼BLn)의 교차하는 영역 각각에 메모리셀(MC1)이 구비될 수 있다. 각 메모리셀(MC1)은 메모리요소(ME10) 및 이에 연결된 스위칭소자(SD10)를 포함할 수 있다. 메모리셀(MC1)의 구성은 도 15 내지 도 17을 참조하여 설명한 바와 동일하거나 유사할 수 있다.
이와 같이, 도 18의 비휘발성 메모리소자는 이차원적인 어레이 구조를 가질 수 있다. 그러나, 실시예에 따른 비휘발성 메모리소자의 어레이 구조는 도 18에 도시된 바에 한정되지 않고 다양하게 변화될 수 있다.
10...패드형 전극 20...제1전극
30...층간 절연층 40...확산 방지층
45...원자 증착층
50,150,250...저항변화 물질층 50A...상변화 영역
70...제2전극

Claims (20)

  1. 제1전극;
    상기 제1전극과 이격된 제2전극;
    상기 제1 및 제2전극 사이에 구비되며, 상기 제1 및 제2전극을 통해 인가되는 전기적 신호에 의해 저항이 변화되어 정보를 저장하는 저항변화 물질층; 및,
    상기 제1전극과 저항변화 물질층 사이, 상기 제2전극과 저항변화 물질층 사이 중 적어도 한 곳에 구비되며, 모노레이어 두께가 0.35nm 이내인 2차원 물질(2D material)을 포함하는 확산 방지층;을 포함하는 비휘발성 메모리소자.
  2. 제1항에 있어서, 상기 확산 방지층은 그래핀을 포함하는 그래핀 확산 방지층인 비휘발성 메모리소자.
  3. 제2항에 있어서, 상기 그래핀 확산 방지층은 0.5 ~ 20 nm의 두께를 가지는 비휘발성 메모리소자.
  4. 제2항에 있어서, 상기 그래핀 확산 방지층은 1 ~ 20 nm의 그레인 크기를 가지는 비휘발성 메모리소자.
  5. 제2항에 있어서, 상기 그래핀 확산 방지층은 20nm 이상의 그레인 크기를 가지는 비휘발성 메모리소자.
  6. 제2항에 있어서, 상기 그래핀 확산 방지층 상에 그래핀의 그레인 경계를 통한 확산을 방지하도록 원자 증착층;을 더 포함하는 비휘발성 메모리소자.
  7. 제6항에 있어서, 상기 원자 증착층은 금속, 질화물, 산화물 중 어느 하나를 포함하는 비휘발성 메모리소자.
  8. 제7항에 있어서, 상기 원자 증착층은, Ru, TiN, TaN, TiAlN, AlO, InO, ZnO, AlZnO, InZnO, RuAlO 중 어느 하나를 포함하는 비휘발성 메모리소자.
  9. 제1항에 있어서, 상기 확산 방지층은 BN을 포함하는 BN 확산 방지층인 비휘발성 메모리소자.
  10. 제1항에 있어서, 상기 제1전극은 플러그형 전극을 포함하고,
    상기 플러그형 전극은 상기 저항변화 물질층보다 작은 폭을 갖고, 상기 확산 방지층에 접촉된 비휘발성 메모리소자.
  11. 제1항에 있어서, 상기 저항변화 물질층은 플러그 영역을 포함하고,
    상기 플러그 영역은 상기 제1전극보다 작은 폭을 갖고, 상기 확산 방지층에 접촉된 비휘발성 메모리소자.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서, 상기 저항변화 물질층은 상변화를 통한 저항 차이로 정보를 저장하는 상변화층인 비휘발성 메모리소자.
  13. 제12항에 있어서, 상기 저항변화 물질층은 GeTe, GeSb, GeSbTe, AgInSbTe, N-GeSbTe 등의 상변화 물질 중 어느 하나를 포함하는 비휘발성 메모리소자.
  14. 제12항에 있어서, 상기 확산 방지층은 상기 제1전극과 상기 저항변화 물질층 사이에 위치하며,
    상기 제1전극은 TiN(titanium nitride), TaN(tantalum nitride), TiAlN, TaSiN, WN(tungsten nitride), WNC(tungsten nitride carbide), 도핑된 실리콘(doped-Si) 등의 도전 물질 중 적어도 하나를 포함하는 비휘발성 메모리소자.
  15. 제14항에 있어서, 상기 제2전극은 Al, Au, Cu, Ir, Ru, Pt, Ti, TiN, Ta, TaN 등의 도전 물질 중 적어도 하나를 포함하는 비휘발성 메모리소자.
  16. 제14항에 있어서, 상기 제1전극과 접촉된 패드형 전극을 더 포함하며,
    상기 패드형 전극은 예를 들어, Al, Au, Cu, Ir, Ru, Pt, Ti, TiN, Ta, TaN 등의 도전 물질 중 적어도 하나를 포함하는 비휘발성 메모리소자.
  17. 제1항 내지 제9항 중 어느 한 항에 있어서, 상기 저항변화 물질층은 산소의 불균일한 확산을 통한 저항 차이로 정보를 저장하거나, 필라멘트 형성을 통한 저항 차이로 정보를 저장하도록 마련된 비휘발성 메모리소자.
  18. 제17항에 있어서, 상기 저항변화 물질층은, HfO2, TaOx, TiOx, Ag-Si, Ag-GeS2, ZrTe-AL2O3 중 어느 하나의 물질을 포함하는 비휘발성 메모리소자.
  19. 제17항에 있어서, 상기 확산 방지층은 상기 저항변화 물질층과 상기 제2전극 사이에 위치하는 비휘발성 메모리 소자.
  20. 제19항에 있어서, 상기 제1전극과 접촉된 패드형 전극을 더 포함하며,
    상기 제1전극과 상기 패드형 전극 사이에 상기 확산 방지층을 더 구비하는 비휘발성 메모리 소자.
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