KR101483553B1 - 근거리 무선통신용 페라이트 안테나를 구비하는 반도체 패키지 및 그의 제조 방법 - Google Patents

근거리 무선통신용 페라이트 안테나를 구비하는 반도체 패키지 및 그의 제조 방법 Download PDF

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Abstract

본 발명은 근거리 무선통신(near filed communication; NFC)용 페라이트 안테나를 구비하는 반도체 패키지 및 그의 제조 방법에 관한 것이다. 본 발명에 따른 반도체 패키지는 인쇄회로기판, 반도체 칩, 근거리 무선통신(NFC)용 페라이트 안테나, 제1 본딩 와이어, 제2 본딩 와이어 및 수지 봉합부를 포함하여 구성된다. 반도체 칩은 인쇄회로기판의 일면에 부착된다. 페라이트 안테나는 반도체 칩 위에 부착되되, 하부면이 반도체 칩 위에 부착되는 페라이트 소재의 페라이트 기판, 페라이트 기판의 상부면에 형성되는 안테나 패턴을 포함한다. 제1 본딩 와이어는 반도체 칩과 인쇄회로기판을 전기적으로 연결한다. 제2 본딩 와이어는 페라이트 안테나의 안테나 패턴과 인쇄회로기판을 전기적으로 연결한다. 그리고 수지 봉합부는 인쇄회로기판의 상부면에 형성된 반도체 칩, 페라이트 안테나, 제1 본딩 와이어 및 제2 본딩 와이어를 봉합한다.

Description

근거리 무선통신용 페라이트 안테나를 구비하는 반도체 패키지 및 그의 제조 방법{Semiconductor package comprising ferrite antenna for near filed communication and manufacturing method thereof}
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 패키지 내에 페라이트 안테나를 구비하여 근거리 무선통신(near filed communication; NFC)이 가능한 반도체 패키지 및 그의 제조 방법에 관한 것이다.
통신 휴대 단말, PDA(Personal Data Assistant), PC(Personal Computer), 스마트 폰(smart phone), 태블릿 PC(tablet PC) 등에서 이용 가능한 반도체 패키지, 예컨대 메모리 카드(memory card)에는 여러 종류의 규격이 존재한다. 예를 들면 MMC(Multi Media Card), HSMMC(High Speed Multi Media Card), RSMMC(Reduced Size Multi Media Card), SD(Secure Digital) 카드, 메모리 스틱, 메모리 스틱 Pro 등의 사양이 존재한다. 메모리 카드의 각각의 사양에 관해서는 데이터 비트수, 카드 인식 프로토콜, 버스 제어 방법, 데이터 포맷 등에 차이가 있다.
이러한 메모리 카드는 단순히 데이터를 저장하는 기능 이외에도, 근거리 무선통신(NFC) 기능도 추가되고 있는 실정이다. 메모리 카드의 근거리 무선통신 기능은 버스, 택시, 지하철 등의 대중교통을 이용할 때 사용 요금의 결제, 출입 허나, 광고 등에 이용되고 있다.
메모리 카드는 근거리 무선통신을 위해 루프형 안테나 또는 SMD(surface mounted device) 안테나가 내장된다.
루프형 안테나는 메모리 카드에 내장되는 인쇄회로기판에 라인 패턴으로 설계될 수 있다. 인쇄회로기판에 형성된 루프형 안테나의 성능은 감긴 루프의 수가 증가할수록 증가한다. 루프형 안테나는 인쇄회로기판을 제조하는 공정에서 함께 설계할 수 있는 장점이 있다.
루프형 안테나는 인쇄회로기판의 가장자리를 따라 외곽에 형성되고, 루프형 안테나 안쪽의 인쇄회로기판 영역에 메모리 칩과 같은 전자 부품이 실장된다.
그런데 루프형 안테나 안에 전자 부품이 있으면, 전자 부품에 의한 전자기적 간섭에 의해 안테나 성능이 떨어질 수 있다.
SMD 안테나는 다양하고 작은 타입으로 제작이 가능하고, 안테나 성능이 비교적 우수하다.
하지만 SMD 안테나는 인쇄회로기판 상에 별도의 실장 공간을 필요로 하기 때문에, 메모리 카드의 설계 자유도를 제한하는 요인으로 작용한다. SMD 안테나는 RF 부품에 의한 방사 패턴의 왜곡이 발생될 수 있다. 또한 메모리 카드를 시스템 인 패키지(system in package; SIP)로 구현할 경우, SIP를 제조하는 공정에서 인쇄회로기판에 표면 실장된 SMD 안테나로 인한 불완전 성형으로 제품의 완성도가 떨어지는 문제가 발생될 수 있다.
즉 SMD 안테나는 인쇄회로기판에 마련된 기판 패드에 표면 실장하게 되는데, 기판 패드에 접속된 부분을 제외한 SMD 안테나와 인쇄회로기판 사이에 공기층이 존재한다. 이로 인해 인쇄회로기판에 SMD 안테나를 포함한 각종 전자 부품을 실장한 이후에 액상의 성형 수지로 성형할 때, 액상의 성형 수지가 SMD 안테나와 인쇄회로기판 사이에 형성된 공기층을 완전히 메우지 못한 공기층이 존재할 수 있다.
그런데 메모리 카드의 성형 공정은 고온 고압 조건에서 수행되기 때문에, 액상의 성형 수지로 메워지지 않은 공기층은 고온 고압에 의해 부풀어 올라 메모리 카드의 성형 불량을 야기할 수 있다.
한국등록특허 제10-0823678호(2008.04.14.)
따라서 본 발명의 목적은 메모리 카드와 같은 반도체 패키지에 내장되는 전자 부품의 전자기적 간섭에 의해 안테나의 성능이 저하되는 것을 억제할 수 있는 근거리 무선통신용 페라이트 안테나를 구비하는 반도체 패키지 및 그의 제조 방법을 제공하는 데 있다.
본 발명의 다른 목적은 안테나가 전자 부품의 실장 공간을 공유하더라도 전자 부품의 전자기적 간섭에 의해 안테나의 성능이 저하되는 것을 억제할 수 있는 근거리 무선통신용 페라이트 안테나를 구비하는 반도체 패키지 및 그의 제조 방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 반도체 패키지에 내장되는 안테나로 인한 반도체 패키지의 설계 자유도가 제한되는 것을 최소화할 수 있는 근거리 무선통신용 페라이트 안테나를 구비하는 반도체 패키지 및 그의 제조 방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 SIP 적용이 가능하도록 기존의 반도체 패키지 공정 라인에 적용하여 제조할 수 있는 근거리 무선통신용 페라이트 안테나를 구비하는 반도체 패키지 및 그의 제조 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명은 인쇄회로기판, 반도체 칩, 근거리 무선통신(NFC)용 페라이트 안테나, 제1 본딩 와이어, 제2 본딩 와이어 및 수지 봉합부를 포함하는 반도체 패키지를 제공한다. 상기 반도체 칩은 상기 인쇄회로기판의 일면에 부착된다. 상기 페라이트 안테나는 상기 반도체 칩 위에 부착되되, 하부면이 상기 반도체 칩 위에 부착되는 페라이트 소재의 페라이트 기판, 상기 페라이트 기판의 상부면에 형성되는 안테나 패턴을 포함한다. 상기 제1 본딩 와이어는 상기 반도체 칩과 상기 인쇄회로기판을 전기적으로 연결한다. 상기 제2 본딩 와이어는 상기 페라이트 안테나의 안테나 패턴과 상기 인쇄회로기판을 전기적으로 연결한다. 그리고 상기 수지 봉합부는 상기 인쇄회로기판의 상부면에 형성된 상기 반도체 칩, 상기 페라이트 안테나, 상기 제1 본딩 와이어 및 상기 제2 본딩 와이어를 봉합한다.
본 발명에 따른 반도체 패키지에 있어서, 상기 페라이트 안테나의 안테나 패턴은 상기 페라이트 기판의 상부면에 복수회 감긴 나선형으로 형성된 나선형 패턴을 포함한다. 이때 상기 나선형 패턴의 양단부가 각각 상기 제2 본딩 와이어를 매개로 상기 인쇄회로기판에 전기적으로 연결된다.
본 발명에 따른 반도체 패키지에 있어서, 상기 페라이트 안테나의 안테나 패턴은 나선형 패턴, 연결 단자부, 제1 접속 단자 및 제2 접속 단자를 포함할 수 있다. 상기 나선형 패턴은 상기 페라이트 기판의 상부면에 복수회 감긴 나선형으로 형성된다. 상기 연결 단자부는 상기 나선형 패턴의 안쪽에 위치하는 제1 단부에 전기적으로 연결되는 제1 연결 단자, 상기 제1 연결 단자에 연결되어 상기 나선형 패턴을 가로 질러 상기 나선형 패턴 외곽의 상기 페라이트 기판 상부면으로 뻗어 있는 연결 라인, 상기 연결 라인의 타단부에 형성된 제2 연결 단자를 구비한다. 상기 제1 접속 단자는 상기 연결 단자부의 제2 연결 단자가 접합되며, 상기 제2 본딩 와이어에 의해 상기 인쇄회로기판에 전기적으로 연결된다. 그리고 상기 제2 접속 단자는 상기 나선형 패턴의 위곽에 위치하는 제2 단부에 연결되며, 상기 제2 본딩 와이어에 의해 상기 인쇄회로기판에 전기적으로 연결된다.
본 발명에 따른 반도체 패키지에 있어서, 상기 제1 접속 단자는 상기 연결 라인 아래에 형성된 절연 필름을 더 포함한다.
본 발명에 따른 반도체 패키지에 있어서, 상기 반도체 칩은 상부면의 가장자리 부분에 형성된 복수의 칩 패드를 포함한다. 이때 상기 페라이트 안테나는 상기 복수의 칩 패드가 외부에 노출되게 상기 반도체 칩의 상부면에 부착될 수 있다.
본 발명에 따른 반도체 패키지에 있어서, 상기 반도체 칩은 상부면의 가장자리 부분에 형성된 복수의 칩 패드를 포함한다. 이때 상기 페라이트 안테나는 상기 복수의 칩 패드 중 적어도 일부를 덮도록 상기 반도체 칩의 상부면에 부착될 수 있다.
본 발명에 따른 반도체 패키지에 있어서, 상기 페라이트 안테나는 하부면에 형성된 안테나 접착층을 더 포함할 수 있다. 이때 상기 페라이트 안테나의 아래에 위치하는 상기 칩 패드에서 인출된 제1 본딩 와이어는 상기 안테나 접착층 내에 위치할 수 있다.
본 발명에 따른 반도체 패키지에 있어서, 상기 페라이트 안테나 하부에 복수의 반도체 칩이 위치할 수 있다.
본 발명에 따른 반도체 패키지에 있어서, 상기 페라이트 안테나 하부에 복수의 반도체 칩이 적층되어 위치할 수 있다.
본 발명에 따른 반도체 패키지에 있어서, 상기 복수의 반도체 칩은 각각 상부면의 가장자리 부분에 형성된 복수의 칩 패드를 포함한다. 이때 상기 복수의 반도체 칩의 칩 패드들이 외부에 노출되게 상기 복수의 반도체 칩은 계단형으로 적층되며, 상기 페라이트 안테나는 상기 복수의 반도체 칩 중 최상부에 위치하는 반도체 칩의 칩 패드들이 외부에 노출되게 상기 최상부에 위치하는 반도체 칩의 상부면에 부착될 수 있다.
본 발명에 따른 반도체 패키지에 있어서, 상기 복수의 반도체 칩은 각각, 상부면의 가장자리 부분에 형성된 복수의 칩 패드를 포함한다. 이때 상기 복수의 반도체 칩의 칩 패드들이 외부에 노출되게 상기 복수의 반도체 칩은 지그재그로 적층되며, 상기 페라이트 안테나는 상기 복수의 반도체 칩 중 최상부에 위치하는 반도체 칩의 칩 패드들이 외부에 노출되게 상기 최상부에 위치하는 반도체 칩의 상부면에 부착될 수 있다.
본 발명에 따른 반도체 패키지에 있어서, 상기 복수의 반도체 칩은 각각, 상기 반도체 칩의 상부면의 가장자리 부분에 형성된 복수의 칩 패드와, 상기 반도체 칩의 하부면에 형성된 칩 접착층을 포함한다. 상기 페라이트 안테나는 상기 페라이트 기판의 하부면에 형성된 안테나 접착층을 더 포함한다. 이때 적층되는 반도체 칩의 칩 접착층 아래에 피적층되는 반도체 칩의 칩 패드가 위치하게 적층되고, 상기 페라이트 안테나 아래에 피적층되는 반도체 칩의 칩 패드는 상기 안테나 접착층 내에 위치하게 적층될 수 있다.
본 발명에 따른 반도체 패키지에 있어서, 상기 페라이트 안테나 하부에 복수의 반도체 칩이 수평 방향으로 위치할 수 있다.
본 발명에 따른 반도체 패키지에 있어서, 상기 반도체 칩은 상기 인쇄회로기판의 상부면에 부착된 제1 반도체 칩과, 상기 제1 반도체 칩에 이웃한 상기 인쇄회로기판의 상부면에 부착된 제2 반도체 칩을 포함할 수 있다. 이때 상기 페라이트 안테나는 하부면이 상기 제1 및 제2 반도체 칩의 상부면 위에 위치하게 상기 제1 및 제2 반도체 칩의 상부면에 부착될 수 있다.
본 발명에 따른 반도체 패키지에 있어서, 상기 인쇄회로기판의 상부면에 메모리 제어 칩, 스마트카드 칩, 엠프 소자 및 수동 소자 중에 적어도 하나가 더 실장될 수 있다.
본 발명은 또한, 인쇄회로기판의 일면에 반도체 칩을 부착하는 칩 부착 단계와, 상기 반도체 칩 위에 근거리 무선통신(NFC)용 페라이트 안테나를 부착하는 안테나 부착 단계를 포함하는 반도체 패키지의 제조 방법을 제공한다. 이때 상기 페라이트 안테나는 하부면이 상기 반도체 칩 위에 부착되는 페라이트 소재의 페라이트 기판과, 상기 페라이트 기판의 상부면에 형성되는 안테나 패턴을 포함한다.
본 발명에 따른 반도체 패키지의 제조 방법에 있어서, 상기 페라이트 안테나 부착 단계는, 다이싱 필름의 안테나 접착층 위에 복수의 페라이트 안테나가 형성된 안테나 링을 준비하는 단계와, 상기 안테나 링에서 페라이트 안테나와, 그 하부의 안테나 접착층 부분을 분리하는 단계와, 상기 분리한 페라이트 안테나를 상기 반도체 칩 위에 상기 분리한 페라이트 안테나 하부의 안테나 접착층을 이용하여 부착하는 단계를 포함할 수 있다.
본 발명에 따른 반도체 패키지의 제조 방법은, 상기 칩 부착 단계 이후에 수행되는, 상기 반도체 칩과 상기 인쇄회로기판을 제1 본딩 와이어를 이용하여 전기적으로 연결하는 단계를 더 포함할 수 있다.
본 발명에 따른 반도체 패키지의 제조 방법은, 상기 안테나 부착 단계 이후에 수행되는, 상기 페라이트 안테나의 안테나 패턴과 상기 인쇄회로기판을 제2 본딩 와이어를 이용하여 전기적으로 연결하는 단계와, 상기 인쇄회로기판의 상부면에 형성된 상기 반도체 칩, 상기 페라이트 안테나, 상기 제1 본딩 와이어 및 상기 제2 본딩 와이어를 액상의 수지로 봉합하여 수지 봉합부를 형성하는 단계를 더 포함할 수 있다.
본 발명에 따른 반도체 패키지의 제조 방법에 있어서, 상기 칩 부착 단계에서, 상기 인쇄회로기판에 복수의 반도체 칩을 적층할 수 있다. 상기 안테나 부착 단계에서, 적층된 반도체 칩 중 최상부에 위치하는 반도체 칩 위에 상기 페라이트 안테나를 부착할 수 있다.
그리고 본 발명에 따른 반도체 패키지의 제조 방법에 있어서, 상기 칩 부착 단계에서, 상기 인쇄회로기판에 복수의 반도체 칩을 수평 방향으로 부착할 수 있다. 상기 안테나 부착 단계에서, 수평방향으로 부착된 반도체 칩 위에 상기 페라이트 안테나를 부착할 수 있다.
본 발명에 따른 페라이트 안테나는 페라이트 기판의 일면에 안테나 패턴이 형성된 구조를 갖고, 페라이트 기판의 타면에 반도체 칩이 위치하게 배치되기 때문에, 메모리 카드와 같은 반도체 패키지에 내장되는 전자 부품의 전자기적 간섭에 의해 안테나의 성능이 저하되는 것을 억제할 수 있다. 즉 안테나 패턴과 반도체 칩 사이에 페라이트 기판이 위치하기 때문에, 반도체 칩에서 발생되는 전자기파를 페라이트 기판이 차단하거나 흡수함으로써, 페라이트 안테나 안에 반도체 칩과 같은 전자 부품이 위치하더라도 안테나 성능이 떨어지는 문제를 억제할 수 있다. 이와 같이 페라이트 안테나가 전자 부품과 실장 공간을 공유하더라도 전자 부품의 전자기적 간섭에 의해 안테나의 성능이 저하되는 것을 억제할 수 있다.
또한 본 발명에 따른 페라이트 안테나는 페라이트 기판의 일면 전체를 안테나 패턴의 형성 공간으로 사용하기 때문에, 안테나 성능을 향상시킬 수 있다.
또한 본 발명에 따른 반도체 패키지는 반도체 칩 위에 페라이트 안테나를 적층할 수 있기 때문에, 반도체 패키지에 내장되는 안테나로 인한 반도체 패키지(메모리 카드)의 설계 자유도가 제한되는 것을 최소화할 수 있다.
또한 본 발명에 따른 페라이트 안테나는 웨이퍼 형태로 제공이 가능하고, 반도체 칩을 부착하는 방식과 동일한 방식으로 페라이트 안테나의 부착 공정을 수행할 수 있기 때문에, 반도체 칩 부착과 페라이트 안테나 부착 공정을 함께 수행할 수 있다. 이로 인해 기존의 반도체 패키지 제조 공정 라인을 적용하여 SIP 유형의 반도체 패키지를 제조할 수 있고, 반도체 패키지의 제조 공정 시간을 단축할 수 있는 이점도 있다.
도 1은 본 발명의 제1 실시예에 따른 근거리 무선통신용 페라이트 안테나를 구비하는 반도체 패키지를 보여주는 평면도이다.
도 2는 도 1의 2-2선 단면도이다.
도 3은 도 1의 3-3선 단면도이다.
도 4 내지 도 8은 도 1의 반도체 패키지의 제조 방법에 따른 각 단계를 보여주는 도면들이다.
도 9는 본 발명의 제2 실시예에 따른 반도체 패키지를 보여주는 단면도이다.
도 10은 본 발명의 제3 실시예에 따른 반도체 패키지를 보여주는 단면도이다.
도 11은 본 발명의 제4 실시예에 따른 반도체 패키지를 보여주는 단면도이다.
도 12는 본 발명의 제5 실시예에 따른 반도체 패키지를 보여주는 단면도이다.
도 13은 본 발명의 제6 실시예에 따른 반도체 패키지를 보여주는 단면도이다.
하기의 설명에서는 본 발명의 실시예를 이해하는데 필요한 부분만이 설명되며, 그 이외 부분의 설명은 본 발명의 요지를 흩트리지 않도록 생략될 것이라는 것을 유의하여야 한다.
이하에서 설명되는 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니 되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념으로 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 바람직한 실시예에 불과할 뿐이고, 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
제1 실시예
도 1은 본 발명의 제1 실시예에 따른 근거리 무선통신용 페라이트 안테나를 구비하는 반도체 패키지를 보여주는 평면도이다. 도 2는 도 1의 2-2선 단면도이다. 그리고 도 3은 도 1의 3-3선 단면도이다.
도 1 내지 도 3을 참조하면, 제1 실시예에 따른 반도체 패키지(100)는 인쇄회로기판(10), 반도체 칩(20), 근거리 무선통신용 페라이트 안테나(50), 제1 본딩 와이어(71), 제2 본딩 와이어(77) 및 수지 봉합부(80)를 포함한다. 반도체 칩(20)은 인쇄회로기판(10)의 상부면에 부착된다. 페라이트 안테나(50)는 반도체 칩(20) 위에 부착되되, 하부면이 반도체 칩(20) 위에 부착되는 페라이트 소재의 페라이트 기판(51), 페라이트 기판(51)의 상부면에 형성되는 안테나 패턴(53)을 포함한다. 제1 본딩 와이어(71)는 반도체 칩(20)과 인쇄회로기판(10)을 전기적으로 연결한다. 제2 본딩 와이어(77)는 페라이트 안테나(50)의 안테나 패턴(53)과 인쇄회로기판(10)을 전기적으로 연결한다. 그리고 수지 봉합부(80)는 인쇄회로기판(10)의 상부면에 형성된 반도체 칩(20), 페라이트 안테나(50), 제1 본딩 와이어(71) 및 제2 본딩 와이어(77)를 봉합한다.
이와 같이 제1 실시예에 따른 반도체 패키지(100)는 반도체 칩(20) 위에 페라이트 안테나(50)가 적층된 구조를 갖고 있고, 이로 인해 반도체 칩(20)과 안테나 패턴(53) 사이에 페라이트 기판(51)이 개재된 구조를 갖기 때문에, 페라이트 기판(51)이 반도체 칩(20)과 안테나 패턴(53) 사이에 전자기적 간섭이 발생하는 것을 억제한다.
즉 페라이트 기판(51)이 반도체 칩(20)에서 발생되는 전자기파를 흡수하거나 차단하여 안테나 패턴(53)에 영향을 주는 것을 억제하기 때문에, 페라이트 안테나(50) 영역 안에 반도체 칩(20)과 같은 전자 부품이 위치하더라도 안테나 성능이 떨어지는 문제를 억제할 수 있다. 또한 안테나 패턴(53)에서 신호를 방사하더라도, 반도체 칩(20) 쪽으로 향하는 방사 신호를 페라이트 기판(51)이 흡수하거나 차단하기 때문에, 반도체 칩(20)에 영향을 주는 것을 억제할 수 있다.
또한 페라이트 안테나(50)가 반도체 칩(20)과 실장 공간을 공유하더라도, 즉 반도체 칩(20) 위에 페라이트 안테나(50)가 적층되더라도 반도체 칩(20)의 전자기적 간섭에 의해 안테나의 성능이 저하되는 것을 억제할 수 있다.
이와 같은 제1 실시예에 따른 반도체 패키지(100)에 대해서 좀 더 구체적으로 설명하면 다음과 같다.
인쇄회로기판(10)은 반도체 칩(20) 및 페라이트 안테나(50)가 실장되는 공간을 제공하며, 외부의 전자 기기와의 접속을 매개한다. 인쇄회로기판(50)은 반도체 칩(20) 및 페라이트 안테나(50)와 각각 제1 및 제2 본딩 와이어(71,77)로 전기적으로 연결되어, 반도체 칩(20) 및 페라이트 안테나(70)의 구동에 필요한 신호를 입출력한다. 이러한 인쇄회로기판(10)으로는 통상적으로 경질의 인쇄회로기판이 주로 사용되지만, 연질의 인쇄회로기판이 사용될 수도 있다. 여기서 외부의 전자 기기는 통신 휴대 단말, PDA, PC, 스마트 폰, 타블릿 PC 등이 될 수 있으며, 이것에 한정되는 것은 아니다.
반도체 칩(20)은 하부면에 형성된 칩 접착층(23)을 매개로 인쇄회로기판(10)의 상부면에 부착된다. 반도체 칩(20)은 상부면에 복수의 칩 패드(21)가 형성되어 있다. 이때 복수의 칩 패드(21)는 반도체 칩(20)의 상부면의 가장자리 부분에 형성될 수 있으며, 제1 본딩 와이어(71)를 매개로 인쇄회로기판(10)에 전기적으로 연결된다. 반도체 칩(20)으로는 정보를 저장할 수 있는 메모리 칩이 사용될 수 있으며, 이것에 한정되는 것은 아니다. 칩 접착층(23)으로는 액상 접착제 또는 접착 테이프가 사용될 수 있다. 예컨대 칩 접착층(23)으로는 칩용 다이싱 테이프(dicing tape)의 접착부재가 사용될 수 있다.
페라이트 안테나(50)는 반도체 칩(20)의 상부면에 부착되되, 반도체 칩(20)의 칩 패드(21)가 외부에 노출되게 부착될 수 있으며, 페라이트 기판(51), 안테나 패턴(53) 및 안테나 접착층(55)으로 구성될 수 있다.
여기서 안테나 패턴(53)은 페라이트 기판(51)의 상부면에 복수회 감긴 나선형으로 형성된 나선형 패턴(61)을 포함한다. 나선형 패턴(61)의 양단부가 각각 제2 본딩 와이어(77)를 매개로 인쇄회로기판(10)에 전기적으로 연결될 수 있다.
또는 안테나 패턴(53)은 나선형 패턴(61), 연결 단자부(62), 제1 접속 단자(67) 및 제2 접속 단자(68)를 포함하여 구성될 수 있다. 나선형 패턴(61)은 페라이트 기판(51)의 상부면에 복수회 감긴 나선형으로 형성된다. 연결 단자부(62)는 나선형 패턴(61)의 안쪽에 위치하는 제1 단부와 제1 접속 단자(67)를 연결한다. 제1 접속 단자(67)는 나선형 패턴(61) 외측의 페라이트 기판(51) 상부면에 형성되며, 제2 본딩 와이어(77)에 의해 인쇄회로기판(10)에 전기적으로 연결된다. 그리고 제2 접속 단자(68)는 나선형 패턴(61)의 위곽에 위치하는 제2 단부에 연결되며, 제2 본딩 와이어(77)에 의해 인쇄회로기판(10)에 전기적으로 연결된다.
이때 연결 단자부(62)는 제1 연결 단자(63), 연결 라인(64) 및 제2 연결 단자(65)를 포함한다. 제1 연결 단자(63)는 나선형 패턴(61)의 안쪽에 위치하는 제1 단부에 전도성 접착부재를 매개로 전기적으로 연결된다. 연결 라인(64)은 제1 연결 단자(63)에 연결되어 나선형 패턴(61)을 가로 질러 나선형 패턴(61) 외곽의 페라이트 기판(51) 상부면으로 뻗어 있다. 그리고 제2 연결 단자(65)는 연결 라인(64)의 타단부에 형성되며, 제1 접속 단자(67)에 전도성 접착부재를 매개로 전기적으로 연결된다.
제1 및 제2 연결 단자(63.65)는 나선형 패턴(61)에 안정적으로 접합되어 연결될 수 있도록, 나선형 패턴(61)의 폭 보다는 상대적으로 넓게 형성된다. 또한 제1 접속 단자(67) 및 제2 접속 단자(68) 또한 제2 본딩 와이어(77)가 안정적으로 본딩될 수 있도록, 나선형 패턴(61)의 폭 보다는 넓게 형성된다.
연결 단자부(62)의 연결 라인(64)은 나선형 패턴(61)을 가로지르는 형태로 형성되기 때문에, 연결 라인(64)과 나선형 패턴(61) 사이의 전기적 간섭을 방지하기 위해서, 연결 라인(64)의 하부에는 절연 필름(66)이 개재된다.
이러한 안테나 패턴(53)의 나선형 패턴(61), 제1 및 제2 접속 단자(67,68)는 전기전도성이 양호한 금속 소재, 예컨대 은, 구리, 니켈 등으로 형성될 수 있다. 금속 소재로 은을 사용하는 경우, 프린팅 방법으로 나선형 패턴(61)을 형성할 수 있다. 연결 단자부(62)는 나선형 패턴(61)을 형성한 이후에, 나선형 패턴(61)에 부착된다.
페라이트 안테나(50)는 하부면에 형성된 안테나 접착층(55)을 매개로 반도체 칩(20)의 상부면에 부착된다. 안테나 접착층(55)으로는 액상 접착제 또는 접착 테이프가 사용될 수 있다. 예컨대 안테나 접착층(55)으로는 안테나용 다이싱 테이프(dicing tape)의 접착부재가 사용될 수 있다.
한편 제1 실시예에서는 반도체 칩(20)의 칩 패드(21)의 부착 위치에 대해서, 반대쪽에 페라이트 안테나(50)의 제1 및 제2 접속 단자(67,68)가 형성된 예를 개시하였지만 이것에 한정되는 것은 아니다. 반도체 칩(20)의 칩 패드(21)와, 페라이트 안테나(50)의 제1 및 제2 접속 단자(67,68)가 동일 방향을 향하도록 배치할 수도 있다. 예컨대, 도 1에서, 페라이트 안테나(50)의 위치를 180도 회전시킨 형태로 반도체 칩(20)의 상부면에 부착할 경우, 반도체 칩(20)의 칩 패드(21)와, 페라이트 안테나(50)의 제1 및 제2 접속 단자(67,68)가 동일 방향을 향하도록 배치하는 경우이다.
제1 본딩 와이어(71)는 반도체 칩(20)의 칩 패드(21)와 인쇄회로기판(10)을 전기적으로 연결한다.
제2 본딩 와이어(77)는 페라이트 안테나(50)의 제1 및 제2 접속 단자(67,68)와 인쇄회로기판(10)을 전기적으로 연결한다.
여기서 제1 및 제2 본딩 와이어(71,77)로는 금속 세선이 사용될 수 있으며, 금속 세선의 소재로는 금, 알루미늄, 구리 등이 사용될 수 있다. 제1 및 제2 본딩 와이어(71,77)는 통상적인 와이어 본딩 방법으로 형성될 수 있다.
그리고 수지 봉합부(80)는 인쇄회로기판(10)의 상부면에 형성된 반도체 칩(20), 페라이트 안테나(50), 제1 및 제2 본딩 와이어(71,77)를 액상의 성형 수지로 봉합하여 외부 환경으로부터 보호한다. 액상의 성형 수지로는 에폭시 계열의 성형 수지가 사용될 수 있으며, 이것에 한정되는 것은 아니다.
이와 같이 제1 실시예에 따른 페라이트 안테나(50)는 페라이트 기판(51)의 일면에 안테나 패턴(53)이 형성된 구조를 갖고, 페라이트 기판(51)의 타면에 반도체 칩(20)이 위치하게 배치되기 때문에, 메모리 카드와 같은 반도체 패키지(100)에 내장되는 전자 부품의 전자기적 간섭에 의해 안테나의 성능이 저하되는 것을 억제할 수 있다. 즉 안테나 패턴(53)과 반도체 칩(20) 사이에 페라이트 기판(51)이 위치하기 때문에, 반도체 칩(20)에서 발생되는 전자기파를 페라이트 기판(51)이 흡수하거나 차단함으로써, 페라이트 안테나(50)의 영역 안에 반도체 칩(20)과 같은 전자 부품이 위치하더라도 안테나 성능이 떨어지는 문제를 억제할 수 있다. 또한 페라이트 안테나(50)가 전자 부품과 실장 공간을 공유하더라도 전자 부품의 전자기적 간섭에 의해 안테나의 성능이 저하되는 것을 억제할 수 있다.
제1 실시예에 따른 페라이트 안테나(50)는 페라이트 기판(51)의 일면 전체를 안테나 패턴(53)의 형성 공간으로 사용하기 때문에, 안테나 성능을 향상시킬 수 있다.
제1 실시예에 따른 반도체 패키지(100)는 반도체 칩(20) 위에 페라이트 안테나(50)를 적층할 수 있기 때문에, 반도체 패키지(100)에 내장되는 페라이트 안테나(50)로 인한 반도체 패키지(100)의 설계 자유도가 제한되는 것을 최소화할 수 있다.
이와 같은 제1 실시예에 따른 반도체 패키지(100)의 제조 방법에 대해서 도 1 내지 도 8을 참조하여 설명하면 다음과 같다. 여기서 도 4 내지 도 8은 도 1의 반도체 패키지(100)의 제조 방법에 따른 각 단계를 보여주는 도면들이다.
먼저 도1, 도 4 및 도 5에 도시된 바와 같이, 인쇄회로기판(10), 반도체 칩(20) 및 페라이트 안테나(50)를 준비한다. 이때 인쇄회로기판(10)은 이송 부재에 의해 순차적으로 이동할 수 있다.
인쇄회로기판(10)이 이송되는 라인을 중심으로 인근에 반도체 칩(20)과 페라이트 안테나(50)를 제공하는 웨이퍼 링(29)과 안테나 링(59)이 제공될 수 있다.
즉 웨이퍼 링(29)은 중심에 개방부(29a)가 형성되어 있으며, 개방부(29a)를 덮도록 칩용 다이싱 테이프(27)가 부착되어 있다. 개방부(29a)에 노출된 칩용 다이싱 테이프(27)에 다이싱된 웨이퍼(25)가 부착되어 있다. 웨이퍼(25)는 복수의 반도체 칩(20)으로 구성된다. 이때 칩용 다이싱 테이프(27)의 상부면에는 칩 접착층(23)이 형성되어 있다. 칩 접착층(23)으로는 자외선 접착 부재가 사용될 수 있다.
안테나 링(59)은 웨이퍼 링(29)과 기본적인 구성이 동일하며, 복수의 페라이트 안테나(50)를 제공한다. 즉 안테나 링(59)은 중심에 개방부(59a)가 형성되어 있으며, 개방부(59a)를 덮도록 안테나용 다이싱 테이프(57)가 부착되어 있다. 개방부(59a)에 노출된 안테나용 다이싱 테이프(57)에 다이싱된 복수의 페라이트 안테나(50)가 부착되어 있다. 이때 안테나용 다이싱 테이프(57)의 상부면에는 안테나 접착층(53)이 형성되어 있다. 안테나 접착층(53)으로는 자외선 접착 부재가 사용될 수 있다. 안테나용 다이싱 테이프(57)는 칩용 다이싱 테이프(27)와 동일한 소재를 사용할 수 있다.
안테나 링(59) 형태로 페라이트 안테나(50)를 제공하는 이유는, 반도체 패키지 제조 공정에 사용되는 반도체 칩 부착 장치를 그대로 활용하여 페라이트 안테나 부착 공정을 수행하기 위해서이다. 또한 페라이트 기판(51)의 하부에 별도의 접착층을 형성하는 공정을 생략하기 위해서이다.
이러한 안테나 링(59)은 웨이퍼 링(29)과 동일한 형태로 제공될 수 있으며, 안테나 링(59)에 부착된 복수의 페라이트 안테나(50)는 웨이퍼(27)의 크기, 예컨대 6인치, 8인치, 12인치 등의 웨이퍼(27)에 대응되게 제작될 수 있다.
안테나 링(59)에 부착된 복수의 페라이트 안테나(50)는 다음과 같이 제조될 수 있다. 안테나 링(59)에 복수의 페라이트 안테나(50)로 제조될 수 있는 페라이트 원판을 부착한다. 페라이트 원판의 상부면에 프린팅으로 복수의 나선형 패턴(61)과 제1 및 제2 접속 단자(67,68)를 형성한다. 나선형 패턴(61)의 안쪽에 위치하는 단부와 제1 접속 단자(67)를 전기적으로 연결하도록 연결 단자부(62)를 부착하여 안테나 패턴(53)을 형성한다. 그리고 복수의 안테나 패턴(53)이 형성된 영역을 구분하도록 페라이트 원판을 다이싱하여 복수의 페라이트 안테나(50)를 형성한다.
다음으로 도 4 및 도 6에 도시된 바와 같이, 칩 부착 장치로 웨이퍼 링(29)에서 반도체 칩(20)을 분리하여 인쇄회로기판(10)의 상부면에 부착한다. 이때 웨이퍼 링(29)에서 반도체 칩(20)이 분리될 때, 칩용 다이싱 테이프(27)에서 칩 접착층(23)이 함께 분리된다. 분리된 칩 접착층(23)을 이용하여 반도체 칩(20)을 인쇄회로기판(10)의 상부면에 부착한다.
다음으로 도 4 및 도 7에 도시된 바와 같이, 안테나 부착 장치로 안테나 링(59)에서 페라이트 안테나(50)를 분리하여 반도체 칩(20)의 상부면에 부착한다. 이때 안테나 링(59)에서 페라이트 안테나(50)가 분리될 때, 안테나용 다이싱 테이프(57)에서 안테나 접착층(55)이 함께 분리된다. 분리된 안테나 접착층(55)을 이용하여 페라이트 안테나(50)를 반도체 칩(20)의 상부면에 부착한다.
이때 칩 부착 장치와 안테나 부착 장치는 동일한 기구적 형태를 가질 수 있다. 칩 부착 장치의 구조는 일반적으로 널리 알려진 기술이기 때문에 상세한 설명은 생략하다. 칩 부착 장치와 안테나 부착 장치가 각각 설치되어 사용되거나, 칩 부착 장치 하나가 설치되어 칩 부착 공정과 안테나 부착 공정을 함께 수행할 수도 있다.
이어서 도 8에 도시된 바와 같이, 반도체 칩(20)과 페라이트 안테나(50)를 인쇄회로기판(10)에 전기적으로 연결하는 와이어 본딩 공정을 수행한다. 반도체 칩(20)과 인쇄회로기판(10)을 제1 본딩 와이어(71)로 전기적으로 연결한다. 페라이트 안테나(50)와 인쇄회로기판(10)은 제2 본딩 와이어(77)로 전기적으로 연결한다.
이때 와이어 본딩 공정은 제1 본딩 와이어(71)를 형성하는 제1 와이어 본딩 공정과, 제2 본딩 와이어(77)를 형성하는 제2 와이어 본딩 공정을 포함한다. 와이어 본딩 순서는 제1 와이어 본딩 공정을 수행한 이후에 제2 와이어 본딩 공정을 수행할 수도 있고, 반대로 수행할 수도 있다.
그리고 도 2에 도시된 바와 같이, 수지 봉합부(80)를 형성함으로써 제1 실시예에 따른 반도체 패키지(100)를 제조할 수 있다. 즉 인쇄회로기판(10)의 상부면에 형성된 반도체 칩(20), 페라이트 안테나(50), 제1 및 제2 본딩 와이어(71,77)를 액상의 성형 수지로 봉합하여 외부 환경으로부터 보호하는 수지 봉합부(80)를 형성한다.
이와 같이 제1 실시예에 따른 페라이트 안테나(50)는 웨이퍼 형태로 제공이 가능하고, 반도체 칩(20)을 부착하는 방식과 동일한 방식으로 페라이트 안테나(50)의 부착 공정을 수행할 수 있기 때문에, 반도체 칩 부착과 페라이트 안테나 부착 공정을 함께 수행할 수 있다. 이로 인해 기존의 반도체 패키지 제조 공정 라인을 적용하여 SIP 유형의 반도체 패키지(100)를 제조할 수 있고, 반도체 패키지의 제조 공정 시간을 단축할 수 있는 이점이 있다.
한편 제1 실시예에서는 페라이트 안테나(50)의 하부에 하나의 반도체 칩(20)이 배치된 예를 개시하였지만 이것에 한정되는 것은 아니다. 예컨대 도 9 내지 도 13에 도시된 바와 같이, 페라이트 안테나(50)의 하부에 복수의 반도체 칩(30,40)이 배치될 수 있다. 복수의 반도체 칩(30,40)은 적층된 형태로 제공되거나, 수평적으로 배열된 형태로 제공될 수 있다.
제2 실시예
도 9는 본 발명의 제2 실시예에 따른 반도체 패키지(200)를 보여주는 단면도이다.
도 9를 참조하면, 제2 실시예에 따른 반도체 패키지(200)는 인쇄회로기판(10) 위에 복수의 반도체 칩(30,40)이 적층되고, 최상부의 반도체 칩(40) 위에 페라이트 안테나(50)가 적층된 구조를 갖는다.
이때 복수의 반도체 칩(30,40)은 인쇄회로기판(10)의 상부면에 부착되는 제1 반도체 칩(30)과, 제1 반도체 칩(30) 위에 적층된 제2 반도체 칩(40)을 포함한다. 제1 반도체 칩(30) 위에 제2 반도체 칩(40)이 적층될 때, 제1 반도체 칩(30)의 제1 칩 패드(31)가 외부로 노출되게 부착된다. 그리고 페라이트 안테나(50) 또한 제2 반도체 칩(40) 위에 적층될 때, 제2 반도체 칩(40)의 제2 칩 패드(41)가 외부로 노출되게 적층된다. 예컨대 제1 반도체 칩(30), 제2 반도체 칩(40) 및 페라이트 안테나(50)는 계단형으로 적층될 수 있다.
제2 실시예에서는 제1 및 제2 반도체 칩(30,40)이 적층된 예를 개시하였지만, 3 개 이상의 반도체 칩이 적층된 형태로 제공될 수 있음은 물론이다.
제1 반도체 칩(30), 제2 반도체 칩(40) 및 페라이트 안테나(50)를 계단형으로 적층하는 경우는 다음과 같다. 즉 인쇄회로기판(10)의 상부면에 부착된 제1 반도체 칩(30)은 제1 칩 패드(31)가 오른쪽에 위치하기 때문에, 제2 반도체 칩(40)은 제1 칩 패드(31)가 외부에 노출되게 제1 반도체 칩(30)을 중심으로 왼쪽으로 이동하여 제1 반도체 칩(30) 위에 적층된다. 제1 반도체 칩(30)의 상부면에 적층된 제2 반도체 칩(40) 또한 제2 칩 패드(41)가 오른쪽에 위치하기 때문에, 페라이트 안테나(50)는 제2 칩 패드(41)가 외부에 노출되게 제2 반도체 칩(40)을 중심으로 왼쪽으로 이동하여 제2 반도체 칩(40) 위에 적층된다.
제1 반도체 칩(30)의 제1 칩 패드(31), 제2 반도체 칩(40)의 제2 칩 패드(41), 페라이트 안테나(50)의 안테나 패턴(53)은 각각 제1-1, 제1-2 및 제2 본딩 와이어(73,75,77)에 의해 인쇄회로기판(10)에 전기적으로 연결된다. 여기서 제1-1 본딩 와이어(73)는 제1 반도체 칩(30)과 인쇄회로기판(10)을 전기적으로 연결한다. 제1-2 본딩 와이어(75)는 제2 반도체 칩(40)과 인쇄회로기판(10)을 전기적으로 연결한다.
그리고 수지 봉합부(80)는 인쇄회로기판(10)의 상부면에 형성된 제1 반도체 칩(30), 제2 반도체 칩(40), 페라이트 안테나(50), 제1-1, 제1-2 및 제2 본딩 와이어(73,75,77)를 액상의 성형 수지로 봉합하여 외부 환경으로부터 보호한다.
이와 같이 제2 실시예에 따른 반도체 패키지(200) 또한 안테나 패턴(53)과 적층된 반도체 칩(30,40) 사이에 페라이트 기판(51)이 위치하기 때문에, 제1 실시예에 따른 반도체 패키지(도 2의 100)와 동일한 효과를 기대할 수 있다.
제3 실시예
도 10은 본 발명의 제3 실시예에 따른 반도체 패키지(300)를 보여주는 단면도이다.
도 10을 참조하면, 제3 실시예에 따른 반도체 패키지(300)는 인쇄회로기판(10) 위에 제1 및 제2 반도체 칩(30,40)이 적층되고, 최상부의 제2 반도체 칩(40) 위에 페라이트 안테나(50)가 적층된 구조를 갖는다.
제3 실시예에 따른 반도체 패키지(100)는 제1 반도체 칩(30), 제2 반도체 칩(40) 및 페라이트 안테나(50)가 제1 및 제2 칩 패드(31,41)가 외부에 노출되게 인쇄회로기판(10)의 상부면에 적층된다는 점에서 제2 실시예에 따른 반도체 패키지(도 9의 200)의 유사한 구조를 갖고 있다.
하지만 제3 실시예에 따른 반도체 패키지(300)는 지그재그 형태로 제1 반도체 칩(30), 제2 반도체 칩(40) 및 페라이트 안테나(50)가 적층된다는 점에서 제2 실시예에 따른 반도체 패키지(도 9의 200)와 비교하여 차이가 있다. 즉 인쇄회로기판(10)의 상부면에 부착된 제1 반도체 칩(30)은 제1 칩 패드(31)가 오른쪽에 위치하기 때문에, 제2 반도체 칩(40)은 제1 칩 패드(31)가 외부에 노출되게 제1 반도체 칩(30)을 중심으로 왼쪽으로 이동하여 제1 반도체 칩(30) 위에 적층된다. 제1 반도체 칩(30)의 상부면에 적층된 제2 반도체 칩(40)은 제2 칩 패드(41)가 왼쪽에 위치하기 때문에, 페라이트 안테나(50)는 제2 칩 패드(41)가 외부에 노출되게 제2 반도체 칩(40)을 중심으로 오른쪽으로 이동하여 제2 반도체 칩(40) 위에 적층된다.
페라이트 안테나(50)를 제2 반도체 칩(40) 위에 적층하는 과정에서, 제1 반도체 칩(30)의 제1 칩 패드(31)가 페라이트 안테나(50)에 의해 가릴 수 있기 때문에, 페라이트 안테나(50)를 부착하는 공정 이전에 제1-1 와이어 본딩 공정을 수행하는 것이 바람직하다.
그리고 제3 실시예에 따른 반도체 패키지(300)의 그 외 구조는 제2 실시예에 따른 반도체 패키지(도 9의 200)와 동일한 구조를 갖기 때문에, 상세한 설명은 생략한다.
이와 같은 제3 실시예에 따른 반도체 패키지(300) 또한 안테나 패턴(53)과 적층된 반도체 칩(30,40) 사이에 페라이트 기판(51)이 위치하기 때문에, 제1 실시예에 따른 반도체 패키지(도 2의 100)와 동일한 효과를 기대할 수 있다.
제4 실시예
도 11은 본 발명의 제4 실시예에 따른 반도체 패키지(400)를 보여주는 단면도이다.
도 11을 참조하면, 제4 실시예에 따른 반도체 패키지(400)는 인쇄회로기판(10) 위에 제1 및 제2 반도체 칩(30,40)이 적층되고, 최상부의 제2 반도체 칩(40) 위에 페라이트 안테나(50)가 적층된 구조를 갖는다.
제2 반도체 칩(40)이 제1 반도체 칩(30)의 상부면 전체를 덮도록 부착된다. 또한 페라이트 안테나(50)는 제2 반도체 칩(40)의 상부면 전체를 덮도록 부착된다.
제1-1 및 제1-2 본딩 와이어(73,75)가 상부에 적층되는 제2 반도체 칩(40) 또는 페라이트 안테나(50)와 전기적 간섭이 발생되는 것을 억제하기 위해서, 제1-1 및 제1-2 본딩 와이어(73,75)의 루프의 높이보다는 높게 제2 칩 접착층(43)과 안테나 접착층(55)을 형성하는 것이 바람직하다. 따라서 제2 반도체 칩(40) 아래에 위치하는 제1-1 본딩 와이어(73)는 제2 칩 접착층(43) 내에 위치한다. 페라이트 안테나(50) 아래에 위치하는 제1-2 본딩 와이어(75)는 안테나 접착층(55) 내에 위치한다.
제1 반도체 칩(30)의 제1 칩 패드(31), 제2 반도체 칩(40)의 제2 칩 패드(41), 페라이트 안테나(50)의 안테나 패턴(53)은 각각 제1-1, 제1-2 및 제2 본딩 와이어(73,75,77)에 의해 인쇄회로기판(10)에 전기적으로 연결된다.
이때 제2 반도체 칩(40)을 제1 반도체 칩(30) 위에 적층하면 제1 반도체 칩(30)의 제1 칩 패드(31)가 제2 칩 접착층(43)에 의해 덮이기 때문에, 제2 반도체 칩(40)을 부착하는 공정 이전에 제1-1 와이어 본딩 공정을 수행하는 것이 바람직하다. 또한 같은 이유로, 페라이트 안테나(50)를 제2 반도체 칩(40) 위에 부착하는 공정 이전에 제1-2 와이어 본딩 공정을 수행하는 것이 바람직하다.
그리고 수지 봉합부(80)는 인쇄회로기판(10)의 상부면에 형성된 제1 반도체 칩(30), 제2 반도체 칩(40), 페라이트 안테나(50), 제1-1, 제1-2 및 제2 본딩 와이어(73,75,77)를 액상의 성형 수지로 봉합하여 외부 환경으로부터 보호한다.
이와 같은 제4 실시예에 따른 반도체 패키지(400) 또한 안테나 패턴(53)과 적층된 반도체 칩(30,40) 사이에 페라이트 기판(51)이 위치하기 때문에, 제1 실시예에 따른 반도체 패키지(도 2의 100)와 동일한 효과를 기대할 수 있다.
제5 실시예
제2 내지 도 4 실시예에 따른 반도체 패키지는 복수의 반도체 칩이 적층된 형태로 구현된 예를 개시하였지만, 도 12에 도시된 바와 같이, 수평적으로 배열된 형태로 제공될 수 있다.
도 12는 본 발명의 제5 실시예에 따른 반도체 패키지(500)를 보여주는 단면도이다.
도 12를 참조하면, 제5 실시예에 따른 반도체 패키지(500)는 인쇄회로기판(10) 위에 복수의 반도체 칩(30,40)이 수평적으로 부착되고, 복수의 반도체 칩(30,40) 위에 페라이트 안테나(50)가 적층된 구조를 갖는다.
이때 복수의 반도체 칩(30,40)은 인쇄회로기판(10)의 상부면에 제1 칩 접착층(33)을 매개로 부착되는 제1 반도체 칩(30)과, 제1 반도체 칩(30)에 이웃하게 인쇄회로기판(10)의 상부면에 제2 칩 접착층(43)을 매개로 부착되는 제2 반도체 칩(40)을 포함한다.
페라이트 안테나(50)는 하부면이 제1 및 제2 반도체 칩(30,40)의 상부면 위에 위치하게 제1 및 제2 반도체 칩(30,40)의 상부면에 안테나 접착층(55)을 매개로 부착된다.
한편 제5 실시예에서는 제1 및 제2 반도체 칩(30,40)이 인쇄회로기판(10)의 상부면에 수평 방향으로 부착된 예를 개시하였지만, 3개 이상의 반도체 칩이 인쇄회로기판(10)의 상부면에 부착될 수 있다.
또한 페라이트 안테나(50)는 제1 및 제2 반도체 칩(30,40)의 상부면을 공유하게 부착된 예를 개시하였지만, 두 개의 반도체 칩(30,40) 중에 하나의 반도체 칩 위에 부착될 수도 있다. 또한 3개 이상의 반도체 칩이 인쇄회로기판(10)의 상부면에 부착되는 경우, 적어도 하나의 반도체 칩 위에 페라이트 안테나(50)가 부착될 수 있다.
제1 반도체 칩(30)의 제1 칩 패드(31), 제2 반도체 칩(40)의 제2 칩 패드(41), 페라이트 안테나(50)의 안테나 패턴(53)은 각각 제1-1, 제1-2 및 제2 본딩 와이어(73a,73b,75a,75b,77)에 의해 인쇄회로기판(10)에 전기적으로 연결된다.
이때 페라이트 안테나(50)로 제1 및 제2 반도체 칩(30,40) 위에 적층하면, 페라이트 안테나(50) 아래에 위치하는 제1 반도체 칩(30)의 제1 칩 패드(31)와, 제2 반도체 칩(40)의 제2 칩 패드(41)가 페라이트 안테나(50)에 의해 가려진다. 따라서 페라이트 안테나를 부착하는 공정 이전에 제1-1 및 제1-2 와이어 본딩 공정을 수행하는 것이 바람직하다. 물론 제2 와이어 본딩 공정은 페라이트 안테나(50)를 부착하는 공정 이후에 진행하는 것이 바람직하다.
제1-1 및 제1-2 본딩 와이어(73a,73b,75a,75b)는 제1 및 제2 반도체 칩(30,40)이 서로 마주보는 쪽에 위치하는 본딩 와이어(73b,75b)와, 서로 반대쪽에 위치하는 본딩 와이어(73a,75a)를 포함한다.
서로 이웃하는 제1-1 및 제1-2 본딩 와이어(73b,75b)는 상부에 적층되는 페라이트 안테나(50)와 전기적 간섭이 발생되는 것을 억제하기 위해서, 제1-1 및 제1-2 본딩 와이어(73b,75b)의 루프의 높이보다는 높게 안테나 접착층(55)을 형성하는 것이 바람직하다. 따라서 페라이트 안테나(50) 아래에 위치하는 제1-1 및 제1-2 본딩 와이어(73b,75b)는 안테나 접착층(55) 내에 위치한다.
그리고 수지 봉합부(80)는 인쇄회로기판(10)의 상부면에 형성된 제1 반도체 칩(30), 제2 반도체 칩(40), 페라이트 안테나(50), 제1-1, 제1-2 및 제2 본딩 와이어(73a,73b,75a,75b,77)를 액상의 성형 수지로 봉합하여 외부 환경으로부터 보호한다.
이와 같은 제5 실시예에 따른 반도체 패키지(500) 또한 안테나 패턴(53)과 수평 배열된 반도체 칩(30,40) 사이에 페라이트 기판(51)이 위치하기 때문에, 제1 실시예에 따른 반도체 패키지(도 2의 100)와 동일한 효과를 기대할 수 있다.
제6 실시예
도 13은 본 발명의 제6 실시예에 따른 반도체 패키지(600)를 보여주는 단면도이다.
도 13을 참조하면, 제6 실시예에 따른 반도체 패키지(600)는 SIP 형태로 구현된 메모리 카드이다. 여기서 메모리 카드는 근거리 무선통신이 가능한 microSD 카드, USIM(Universal Subscriber Identity Module) 카드 일 수 있으며, 이것에 한정되는 것은 아니다.
제1 반도체 칩(30), 제2 반도체 칩(40) 및 페라이트 안테나(50)는 도 9에 도시된 바와 같은 적층 형태로 인쇄회로기판(10)에 적층된다.
제1 반도체 칩(30), 제2 반도체 칩(40), 페라이트 안테나(50)는 각각 제1-1, 제1-2 및 제2 본딩 와이어(73,75,77)에 의해 인쇄회로기판(10)에 전기적으로 연결된다.
그리고 인쇄회로기판(10)에는 제1 반도체 칩(30), 제2 반도체 칩(40) 및 페라이트 안테나(50) 이외에 필요한 전자 부품, 예컨대 메모리 제어 칩(91), 스마트카드 칩(93), 엠프 소자(95), 수동 소자(97) 등이 실장될 수 있다.
그리고 도시하진 않았지만 인쇄회로기판(10)의 상부면에 부착된 전자 부품은 액상의 성형 수지로 봉합하여 형성된 수지 봉합부에 의해 외부 환경으로부터 보호된다.
이와 같은 제6 실시예에 따른 반도체 패키지(500) 또한 안테나 패턴(53)과 적층된 반도체 칩(30,40) 사이에 페라이트 기판(51)이 위치하기 때문에, 제1 실시예에 따른 반도체 패키지(도 2의 100)와 동일한 효과를 기대할 수 있다.
한편, 본 명세서와 도면에 개시된 실시예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게는 자명한 것이다.
10 : 인쇄회로기판 13 : 공간부
20 : 반도체 칩 21 : 칩 패드 23 : 칩 접착층
25 : 웨이퍼 27 : 칩용 다이싱 테이프 29 : 웨이퍼 링
30 : 제1 반도체 칩 31 : 제1 칩 패드 33 : 제1 칩 접착층
40 : 제2 반도체 칩 41 : 제2 칩 패드 43 : 제2 칩 접착층
50 : 페라이트 안테나 51 : 페라이트 기판 53 : 안테나 패턴
55 : 안테나 접착층 57 : 안테나용 다이싱 테이프
59 : 안테나 링 61 : 나선형 패턴 62 : 연결 단자부
63 : 제1 연결 단자 64 : 연결 라인 65 : 제2 연결 단자
66 : 절연 필름 67 : 제1 접속 단자 68 : 제2 접속 단자
71 : 제1 본딩 와이어 73 : 제1-1 본딩 와이어 75 : 제1-2 본딩 와이어
77 : 제2 본딩 와이어 80 : 수지 봉합부 91 : 메모리 제어 칩
93 : 스마트카드 칩 95 : 엠프 소자 97 : 수동 소자
100,200,300,400,500,600 : 반도체 패키지

Claims (20)

  1. 인쇄회로기판;
    상기 인쇄회로기판의 일면에 부착된 반도체 칩;
    상기 반도체 칩 위에 부착되되, 하부면이 상기 반도체 칩 위에 부착되는 페라이트 소재의 페라이트 기판, 상기 페라이트 기판의 상부면에 형성되는 안테나 패턴을 포함하는 근거리 무선통신(NFC)용 페라이트 안테나;
    상기 반도체 칩과 상기 인쇄회로기판을 전기적으로 연결하는 제1 본딩 와이어;
    상기 페라이트 안테나의 안테나 패턴과 상기 인쇄회로기판을 전기적으로 연결하는 제2 본딩 와이어;
    상기 인쇄회로기판의 상부면에 형성된 상기 반도체 칩, 상기 페라이트 안테나, 상기 제1 본딩 와이어 및 상기 제2 본딩 와이어를 봉합하는 수지 봉합부;
    를 포함하는 근거리 무선통신용 페라이트 안테나를 구비하는 반도체 패키지.
  2. 제1항에 있어서, 상기 페라이트 안테나의 안테나 패턴은,
    상기 페라이트 기판의 상부면에 복수회 감긴 나선형으로 형성된 나선형 패턴;을 포함하며,
    상기 나선형 패턴의 양단부가 각각 상기 제2 본딩 와이어를 매개로 상기 인쇄회로기판에 전기적으로 연결된 것을 특징으로 하는 근거리 무선통신용 페라이트 안테나를 구비하는 반도체 패키지.
  3. 제1항에 있어서, 상기 페라이트 안테나의 안테나 패턴은,
    상기 페라이트 기판의 상부면에 복수회 감긴 나선형으로 형성된 나선형 패턴;
    상기 나선형 패턴의 안쪽에 위치하는 제1 단부에 전기적으로 연결되는 제1 연결 단자, 상기 제1 연결 단자에 연결되어 상기 나선형 패턴을 가로 질러 상기 나선형 패턴 외곽의 상기 페라이트 기판 상부면으로 뻗어 있는 연결 라인, 상기 연결 라인의 타단부에 형성된 제2 연결 단자를 구비하는 연결 단자부;
    상기 연결 단자부의 제2 연결 단자가 접합되며, 상기 제2 본딩 와이어에 의해 상기 인쇄회로기판에 전기적으로 연결되는 제1 접속 단자;
    상기 나선형 패턴의 외곽에 위치하는 제2 단부에 연결되며, 상기 제2 본딩 와이어에 의해 상기 인쇄회로기판에 전기적으로 연결되는 제2 접속 단자;
    를 포함하는 것을 특징으로 하는 근거리 무선통신용 페라이트 안테나를 구비하는 반도체 패키지.
  4. 제3항에 있어서, 상기 제1 접속 단자는,
    상기 연결 라인 아래에 형성된 절연 필름;
    을 더 포함하는 것을 특징으로 하는 근거리 무선통신용 페라이트 안테나를 구비하는 반도체 패키지.
  5. 제1항에 있어서, 상기 반도체 칩은,
    상부면의 가장자리 부분에 형성된 복수의 칩 패드;를 포함하며,
    상기 페라이트 안테나는 상기 복수의 칩 패드가 외부에 노출되게 상기 반도체 칩의 상부면에 부착되는 것을 특징으로 하는 근거리 무선통신용 페라이트 안테나를 구비하는 반도체 패키지.
  6. 제1항에 있어서, 상기 반도체 칩은,
    상부면의 가장자리 부분에 형성된 복수의 칩 패드;를 포함하며,
    상기 페라이트 안테나는 상기 복수의 칩 패드 중 적어도 일부를 덮도록 상기 반도체 칩의 상부면에 부착되는 것을 특징으로 하는 근거리 무선통신용 페라이트 안테나를 구비하는 반도체 패키지.
  7. 제6항에 있어서, 상기 페라이트 안테나는,
    하부면에 형성된 안테나 접착층;을 더 포함하며,
    상기 페라이트 안테나의 아래에 위치하는 상기 칩 패드에서 인출된 제1 본딩 와이어는 상기 안테나 접착층 내에 위치하는 것을 특징으로 하는 근거리 무선통신용 페라이트 안테나를 구비하는 반도체 패키지.
  8. 제1항에 있어서,
    상기 페라이트 안테나 하부에 복수의 반도체 칩이 위치하는 것을 특징으로 하는 근거리 무선통신용 페라이트 안테나를 구비하는 반도체 패키지.
  9. 제1항에 있어서,
    상기 페라이트 안테나 하부에 복수의 반도체 칩이 적층되어 위치하는 것을 특징으로 하는 근거리 무선통신용 페라이트 안테나를 구비하는 반도체 패키지.
  10. 제9항에 있어서, 상기 복수의 반도체 칩은 각각
    상부면의 가장자리 부분에 형성된 복수의 칩 패드;를 포함하며,
    상기 복수의 반도체 칩의 칩 패드들이 외부에 노출되게 상기 복수의 반도체 칩은 계단형으로 적층되며, 상기 페라이트 안테나는 상기 복수의 반도체 칩 중 최상부에 위치하는 반도체 칩의 칩 패드들이 외부에 노출되게 상기 최상부에 위치하는 반도체 칩의 상부면에 부착되는 것을 특징으로 하는 근거리 무선통신용 페라이트 안테나를 구비하는 반도체 패키지.
  11. 제9항에 있어서, 상기 복수의 반도체 칩은 각각,
    상부면의 가장자리 부분에 형성된 복수의 칩 패드;를 포함하며,
    상기 복수의 반도체 칩의 칩 패드들이 외부에 노출되게 상기 복수의 반도체 칩은 지그재그로 적층되며, 상기 페라이트 안테나는 상기 복수의 반도체 칩 중 최상부에 위치하는 반도체 칩의 칩 패드들이 외부에 노출되게 상기 최상부에 위치하는 반도체 칩의 상부면에 부착되는 것을 특징으로 하는 근거리 무선통신용 페라이트 안테나를 구비하는 반도체 패키지.
  12. 제9항에 있어서, 상기 복수의 반도체 칩은 각각,
    상기 반도체 칩의 상부면의 가장자리 부분에 형성된 복수의 칩 패드;
    상기 반도체 칩의 하부면에 형성된 칩 접착층;을 포함하고,
    상기 페라이트 안테나는
    상기 페라이트 기판의 하부면에 형성된 안테나 접착층;을 더 포함하고,
    적층되는 반도체 칩의 칩 접착층 아래에 피적층되는 반도체 칩의 칩 패드가 위치하게 적층되고, 상기 페라이트 안테나 아래에 피적층되는 반도체 칩의 칩 패드는 상기 안테나 접착층 내에 위치하게 적층되는 것을 특징으로 하는 근거리 무선통신용 페라이트 안테나를 구비하는 반도체 패키지.
  13. 제1항에 있어서,
    상기 페라이트 안테나 하부에 복수의 반도체 칩이 수평 방향으로 위치하는 것을 특징으로 하는 근거리 무선통신용 페라이트 안테나를 구비하는 반도체 패키지.
  14. 제13항에 있어서, 상기 반도체 칩은,
    상기 인쇄회로기판의 상부면에 부착된 제1 반도체 칩;
    상기 제1 반도체 칩에 이웃한 상기 인쇄회로기판의 상부면에 부착된 제2 반도체 칩;을 포함하며,
    상기 페라이트 안테나는 하부면이 상기 제1 및 제2 반도체 칩의 상부면 위에 위치하게 상기 제1 및 제2 반도체 칩의 상부면에 부착되는 것을 특징으로 하는 근거리 무선통신용 페라이트 안테나를 구비하는 반도체 패키지.
  15. 제1항에 있어서,
    상기 인쇄회로기판의 상부면에 메모리 제어 칩, 스마트카드 칩, 엠프 소자 및 수동 소자 중에 적어도 하나가 더 실장되는 것을 특징으로 하는 근거리 무선통신용 페라이트 안테나를 구비하는 반도체 패키지.
  16. 삭제
  17. 인쇄회로기판의 일면에 반도체 칩을 부착하는 칩 부착 단계;
    상기 반도체 칩 위에 근거리 무선통신(NFC)용 페라이트 안테나를 부착하는 안테나 부착 단계;를 포함하며,
    상기 페라이트 안테나는 하부면이 상기 반도체 칩 위에 부착되는 페라이트 소재의 페라이트 기판과, 상기 페라이트 기판의 상부면에 형성되는 안테나 패턴을 포함하고,
    상기 페라이트 안테나 부착 단계는,
    다이싱 필름의 안테나 접착층 위에 복수의 페라이트 안테나가 형성된 안테나 링을 준비하는 단계;
    상기 안테나 링에서 페라이트 안테나와, 그 하부의 안테나 접착층 부분을 분리하는 단계;
    상기 분리한 페라이트 안테나를 상기 반도체 칩 위에 상기 분리한 페라이트 안테나 하부의 안테나 접착층을 이용하여 부착하는 단계;
    를 포함하는 것을 특징으로 하는 근거리 무선통신용 페라이트 안테나를 구비하는 반도체 패키지의 제조 방법.
  18. 제17항에 있어서,
    상기 칩 부착 단계 이후에 수행되는,
    상기 반도체 칩과 상기 인쇄회로기판을 제1 본딩 와이어를 이용하여 전기적으로 연결하는 단계;를 더 포함하고,
    상기 안테나 부착 단계 이후에 수행되는,
    상기 페라이트 안테나의 안테나 패턴과 상기 인쇄회로기판을 제2 본딩 와이어를 이용하여 전기적으로 연결하는 단계;
    상기 인쇄회로기판의 상부면에 형성된 상기 반도체 칩, 상기 페라이트 안테나, 상기 제1 본딩 와이어 및 상기 제2 본딩 와이어를 액상의 수지로 봉합하여 수지 봉합부를 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 근거리 무선통신용 페라이트 안테나를 구비하는 반도체 패키지의 제조 방법.
  19. 인쇄회로기판의 일면에 반도체 칩을 부착하는 칩 부착 단계;
    상기 반도체 칩 위에 근거리 무선통신(NFC)용 페라이트 안테나를 부착하는 안테나 부착 단계;를 포함하며,
    상기 페라이트 안테나는 하부면이 상기 반도체 칩 위에 부착되는 페라이트 소재의 페라이트 기판과, 상기 페라이트 기판의 상부면에 형성되는 안테나 패턴을 포함하고,
    상기 칩 부착 단계에서, 상기 인쇄회로기판에 복수의 반도체 칩을 적층하고,
    상기 안테나 부착 단계에서, 적층된 반도체 칩 중 최상부에 위치하는 반도체 칩 위에 상기 페라이트 안테나를 부착하는 것을 특징으로 하는 근거리 무선통신용 페라이트 안테나를 구비하는 반도체 패키지의 제조 방법.
  20. 인쇄회로기판의 일면에 반도체 칩을 부착하는 칩 부착 단계;
    상기 반도체 칩 위에 근거리 무선통신(NFC)용 페라이트 안테나를 부착하는 안테나 부착 단계;를 포함하며,
    상기 페라이트 안테나는 하부면이 상기 반도체 칩 위에 부착되는 페라이트 소재의 페라이트 기판과, 상기 페라이트 기판의 상부면에 형성되는 안테나 패턴을 포함하고,
    상기 칩 부착 단계에서, 상기 인쇄회로기판에 복수의 반도체 칩을 수평 방향으로 부착하며,
    상기 안테나 부착 단계에서, 수평방향으로 부착된 반도체 칩 위에 상기 페라이트 안테나를 부착하는 것을 특징으로 하는 근거리 무선통신용 페라이트 안테나를 구비하는 반도체 패키지의 제조 방법.
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