KR101461509B1

KR101461509B1 - 구성가능한 주파수 분할기 및 구성가능한 지연에 기초한 신호 데시메이션을 위한 방법, 장치, 디바이스 및 컴퓨터-판독가능 저장 매체

Info

Publication number: KR101461509B1
Application number: KR1020127018353A
Authority: KR
Inventors: 개리 존 발랜타인; 지펭 겡; 보 선
Original assignee: 퀄컴 인코포레이티드
Priority date: 2009-12-15
Filing date: 2010-12-15
Publication date: 2014-11-14
Also published as: CN102742153A; JP2013514746A; JP5694372B2; CN102742153B; US20110143689A1; WO2011084527A3; US8588720B2; WO2011084527A2; EP2522071A2; TW201141044A; KR20120093437A

Abstract

제2 주기 신호를 생성하기 위해 제1 주기 신호를 데시메이팅하기 위한 기법들이 개시된다. 예시적인 실시예에서, 제1 주기 신호는 구성가능한 정수비 분할기에 의해 분할되고, 분할기의 출력은 구성가능한 분수 지연만큼 지연된다. 구성가능한 분수 지연은, 예를 들어, 넓은 대역폭에 걸쳐 분수 지연의 양자화 잡음을 확산시키기 위해 시그마 델타 변조 기법들을 사용하여 잡음 성형될 수 있다. 예시적인 실시예에서, 제1 주기 신호 및 제2 주기 신호는 단일 위상-고정 루프(PLL) 출력으로부터 통신 트랜시버에 대한 전송(TX) 및 수신(RX) 로컬 오실레이터(LO) 신호들을 생성하기 위해 사용될 수 있다.

Description

구성가능한 주파수 분할기 및 구성가능한 지연에 기초한 신호 데시메이션을 위한 방법, 장치, 디바이스 및 컴퓨터-판독가능 저장 매체{A METHOD, AN APPARATUS, A DEVICE AND A COMPUTER-READABLE STORAGE MEDIUM FOR A SIGNAL DECIMATION BASED ON A CONFIGURABLE FREQUENCY DIVIDER AND A CONFIGURABLE DELAY}

본 개시내용은 회로 설계에 관한 것이며, 특히, 로컬 오실레이터 신호들과 같은 주기 신호들을 데시메이팅하기 위한 기법들에 관한 것이다.

현대 통신 디바이스들은 종종 상이한 캐리어 주파수들을 가지는 둘 이상의 신호들을 프로세싱할 필요가 있다. 예를 들어, 통신 트랜시버는 동시적으로 하나 이상의 TX 캐리어 주파수들 상에서 TX 신호들을 전송할 수 있고 하나 이상의 RX 캐리어 주파수들 상에서 RX 신호들을 수신할 수 있다. TX 및 RX 주파수 대역들은 듀플렉스 오프셋 주파수만큼 서로로부터 분리될 수 있다.

다수의 캐리어 주파수들을 수용하기 위해, 단일 통신 디바이스는 원하는 주파수들을 동시에 생성하기 위해 다수의 위상-고정 루프(PLL)들을 사용할 수 있다. 그러나, 다수의 PLL들은 집적 회로 상의 상당한 다이(die) 면적을 소모하여 더 높은 비용을 초래할 수 있다.

예를 들어, PLL에 의해 생성된 신호를 데시메이팅함으로써 또한 원하는 캐리어 주파수들을 생성하기 위해 컴포넌트 신호들을 믹싱함으로써, 단일 PLL 출력으로부터 다수의 캐리어 주파수들을 생성하기 위한 기법들을 제공하는 것이 바람직할 것이다. 또한, 더 낮은 주파수의 또 다른 주기 신호를 생성하기 위해 임의의 주기 신호를 데시메이팅하는 것에 이러한 기법들을 일반적으로 적용하는 것이 바람직할 것이다.

본 개시내용의 양상은 제2 주기 신호를 생성하기 위해 제1 주기 신호를 데시메이팅하는 단계를 포함하는 방법을 제공하고, 데시메이팅하는 단계는 중간 신호를 생성하기 위해 구성가능한 정수비로 제1 주기 신호를 분할하는 단계; 및 제2 주기 신호를 생성하기 위해 구성가능한 지연만큼 중간 신호를 지연시키는 단계를 포함한다.

본 개시내용의 또 다른 양상은 중간 신호를 생성하기 위해 구성가능한 정수비로 제1 주기 신호의 주파수를 분할하도록 구성되는 정수 분할 블록; 및 제2 주기 신호를 생성하기 위해 구성가능한 지연만큼 중간 신호를 지연시키도록 구성되는 지연 블록을 포함하는 장치를 제공한다.

본 개시내용의 또 다른 양상은 제2 주기 신호를 생성하기 위해 제1 주기 신호를 데시메이팅하기 위한 수단을 포함하는 장치를 제공한다.

본 개시내용의 또 다른 양상은 무선 통신을 위한 디바이스를 제공하고, 디바이스는 아날로그 TX 신호를 증폭하기 위한 적어도 하나의 베이스밴드 TX 증폭기, TX LO 신호 생성기 및 RX LO 신호 생성기를 포함하는 LO 신호 생성기, TX LO 신호 생성기 및 적어도 하나의 베이스밴드 TX 증폭기에 커플링되는 상향변환기, 상향변환기의 출력에 커플링되는 TX 필터, TX 필터에 커플링되는 전력 증폭기(PA), RX 필터, RX 필터에 커플링되는 저잡음 증폭기(LNA), RX LO 신호 생성기 및 RX 필터에 커플링되는 하향변환기, 및 하향 변환기의 출력에 커플링되는 적어도 하나의 저대역 통과 필터를 포함하고, LO 신호 생성기는: 중간 신호를 생성하기 위해 구성가능한 정수비로 제1 주기 신호의 주파수를 분할하도록 구성되는 정수 분할 블록; 및 제2 주기 신호를 생성하기 위해 구성가능한 지연만큼 중간 신호를 지연시키도록 구성되는 지연 블록을 포함하고, TX LO 신호 생성기 및 RX LO 신호 생성기 중 적어도 하나는 제1 주기 신호를 LO 신호로서 버퍼링하도록 구성된다.

도 1은 본 개시내용에 따른 데시메이션 블록의 예시적인 실시예를 예시한다.
도 2는 본 개시내용에 따른 데시메이션 블록의 예시적인 실시예를 예시한다.
도 3은 표 1에 도시된 값들에 대한 데시메이션 블록의 동작의 예를 예시하며, 여기서

이다.
도 4는

및

모두를 계산하기 위한 아키텍쳐의 예시적인 실시예를 예시한다.
도 5는 잡음-성형 신호

를 생성하기 위해

를 생성하기 위한 잡음 성형 블록의 예시적인 실시예를 예시한다.
도 6은 도 3에 예시된 신호

에 대해 직교 위상 관계를 가지는 데시메이팅된 신호

를 생성하기 위한 데시메이션 블록의 동작의 예를 예시한다.
도 7a는 신호

및 데시메이팅된 신호

를 사용하는 통신 트랜시버의 예시적인 실시예를 예시한다.
도 7b는 신호

및 데시메이팅된 신호

를 사용하는 통신 트랜시버의 대안적인 예시적인 실시예를 예시한다.
도 8은 본 개시내용에 따른 방법의 예시적인 실시예를 예시한다.
도 9는 본 개시내용의 기법들이 구현될 수 있는 무선 통신 디바이스의 설계의 블록도를 예시한다.

첨부 도면들과 관련하여 하기에 설명된 상세한 설명은 본 발명의 예시적인 실시예들의 설명으로서 의도되며, 본 발명이 구현될 수 있는 유일한 실시예들을 나타내도록 의도되지는 않는다. 이러한 설명 전반에 걸쳐 사용되는 용어 "예시적인"은 "예, 경우 또는 예시로서 제공하는 것"을 의미하며, 반드시 다른 예시적인 실시예들보다 바람직하거나 유리한 것으로서 해석되지는 않아야 한다. 상세한 설명은 본 발명의 예시적인 실시예들의 완전한 이해를 제공할 목적으로 특정 상세항목들을 포함한다. 본 발명의 예시적인 실시예들이 이들 특정 상세항목들 없이도 구현될 수 있다는 점이 당업자에게 명백할 것이다. 일부 경우들에서, 널리 공지된 구조들 및 디바이스들은 여기서 제시된 예시적인 실시예들의 신규성을 모호하게 하는 것을 회피하기 위해 블록도 형태로 도시된다.

도 1은 본 개시내용에 따른 데시메이션 블록(110)의 예시적인 실시예를 예시한다. 도 1에서, 블록(110)은 입력, 또는 주파수 f1을 가지는 제1 주기 신호 y1을 수용한다. 예시적인 실시예에서, 입력 신호 y1은 예를 들어, 통신 디바이스에 대한 PLL에 의해 생성될 수 있다. 대안적으로, 입력 신호 y1은 PLL의 출력에 대응할 필요가 없으며, 대신, 예컨대 또 다른 기준 신호, 예를 들어, 크리스탈 오실레이터 출력 신호 등에 대응할 수 있다. 입력 신호 y1로부터, 블록(110)은 출력, 또는 주파수 f2을 가지는 제2 주기 신호 y2를 생성하며, 여기서 f2는 f1보다 더 낮다. f2와 f1 사이의 관계는

로서 추가로 특정될 수 있으며, 여기서 d는 1보다 더 큰 분할 인자이다. 블록(110)에 의해 수행되는 기능은 데시메이션으로서 이해될 수 있으며, 여기서 더 높은 주파수 신호 y1은 더 낮은 주파수 신호 y2를 생성하기 위해 데시메이팅된다.

도 2는 본 개시내용에 따른 데시메이션 블록(110)의 예시적인 실시예(200)를 예시한다. 도 2에서, 입력 신호 y1은 분할된 또는 중간 신호 x를 생성하기 위해 정수 분할 블록(210)에 제공된다. 신호 x는 분할비(division ratio) 신호(210a)의 구성에 따라, 신호 y1의 주파수보다 n 또는 n+1배 더 낮은 주파수를 가진다. 신호 x는, 디지털 지연 제어 신호(220a)의 구성에 기초하여 신호 x에 대한 시간 지연을 도입하는 디지털-대-시간 변환기(DTC)에 추가로 제공된다.

도 2에서, 분할비 신호(210a)는 비 생성 블록(230)에 의해 생성된다. 블록(230)에 의해 출력되는 분할비 신호(210a)는 또한 여기서

로서 표기되며, 여기서 k는 이산 증분적 사이클 인덱스를 나타낸다. 지연 제어 신호(220a)는 지연 생성 블록(240)에 의해 생성된다. 블록(240)에 의해 출력되는 지연 신호(220a)는 또한 여기서

로서 표기된다. 도시된 예시적인 실시예에서, 블록들(230 및 240) 모두는 정수 분할 블록(210)에 의해 출력된 신호 x를 입력으로서 수용한다. 사이클 인덱스 k가 블록(210)에 의해 출력되는 신호 x에서의 트리거 이벤트들, 예를 들어, 상승 에지들에 의해 증분될 수 있다는 점이 이해될 것이다.

예시적인 실시예에서, 사이클 k에서의 분할비 신호(210a)는 후속하는 수학식(수학식 1)에 따라 계산될 수 있다:

여기서, 표기

는 a 또는 a 이하의 최대 정수에 적용되는 바닥 함수를 나타낸다. 또한, 사이클 k에서의 지연은 후속하는 수학식(수학식 2)에 따라 생성될 수 있다:

여기서 표기

는 숫자 b의 분수 부분을 나타내고, b는 일반적으로 대분수(mixed fraction)일 수 있다.

수학식들 1 및 2로부터, 정수 분할 블록(210)은 정수 분할비

에 의해 신호 y1을 데시메이팅하는 반면, DTC는 각각의 사이클 k에서 정수에 의한 분할(예를 들어, 정확한 수에 의한 분할과는 대조적으로)로부터 초래되는 순시 위상 에러를 보상하는 지연

을 도입한다는 점이 이해될 것이다. 후속하는 표는 수학식들 1 및 2에 따라 계산될 때 예시적인 실시예에 대한

및

대 k의 예시적인 값들을 도시하며, 여기서

이다(표 1).

도 3은 표 1에 도시된 값들에 대한 데시메이션 블록(200)의 동작의 예를 예시하며, 여기서,

이다. 도 3이 오직 예시의 목적들을 위해 도시되며, 본 개시내용의 범위를 도시된 임의의 특정 값들로 제한하도록 의도되지 않는다는 점에 유의한다.

도 3에서, 신호 y1이 310에 도시된다. 사이클들 k는 301에서 열거된다. 320에서, 수학식 1로부터 계산된 바와 같은 분할비

가 k에 대비하여 도시된다. x를 생성하기 위해, 신호 y1은 k=1,2,3에 대해서는 2의 비로 분할되고, k=4에 대해서는 3의 비로 분할되며, 기타 이러한 식으로 분할되는 것으로 확인된다. 330에서, 수학식 2로부터 계산된 바와 같은 지연

이 k에 대비하여 도시된다. y2를 생성하기 위해, 신호 x는 대응하는 양들 0.25, 0.5, 0.75, 0 등 만큼 지연되는 것으로 확인된다. 340에서, y2의 신호 에지들이 도시된다. 도시된 예에 따라, y2가 y1의 주파수보다 대략 2.25배 더 작은 주파수를 가진다는 점이 이해될 것이다.

당업자는 예를 들어, 하드웨어, 펌웨어 또는 소프트웨어에서의 프로그래밍에 의해, 각각

및

에 도달하기 위해 수학식들 1 및 2를 계산하기 위한 다양한 기법들이 존재한다는 점을 이해할 것이다. 도 4는

및

모두를 계산하기 위한 아키텍쳐의 예시적인 실시예(400)를 예시한다. 도 4가 오직 예시의 목적으로 도시되며, 본 개시내용의 범위를 제한하도록 의도되지 않는다는 점에 유의한다. 당업자는

및

를 계산하기 위한 대안적인 아키텍쳐들을 용이하게 유도할 수 있으며, 이러한 대안적인 예시적인 실시예들은 본 개시내용의 범위 내에 있는 것으로 참작된다.

도 4에서, 제1 비

(상기 비는 1보다 클 것으로 예상됨)가 클로킹된 합산기(410)에 입력되며, 상기 클로킹된 합산기(410)는 또한 신호(440a)를 입력으로서 수용한다. 클로킹된 합산기(410)는 신호 410a를 생성하기 위해 매 사이클 k마다 한번 f1/f2를 440a에 더한다. 신호(410a)는 바닥 함수 블록(420)에 제공되며, 상기 바닥 함수 블록(420)은 신호(410a)의 값 이하인 최대 정수에 대응하는 신호(420a)를 출력한다. 신호(420a)는 수학식 1에 따라 계산된 바와 같이

에 대응할 수 있다.

또한, 신호(430a)를 생성하기 위해 신호(410a)로부터 신호(420a)를 차감하는 합산기(430)가 도 4에 도시된다. 신호(430a)는 수학식 2에 따라 계산된 바와 같은

에 대응할 수 있다. 또한, 신호(430a)는 앞서 설명된 바와 같은 클로킹된 합산기(410)에 제공되는 신호(440a)를 생성하기 위해 지연 엘리먼트(440)에 의해 지연된다.

도 2 및 3의 설명으로부터, 디지털-대-시간 변환기(DTC)(220)가 디지털 지연

를 신호 x를 지연시키기 위한 연속-시간 지연으로 변환하도록 설계된다는 점이 이해될 것이다. 특정 상황들에서, 예를 들어, 수학식 2에 따라 계산된 지연의 값이

또는 DTC(220) 중 어느 하나의 디지털 정확도로 정확하게 표현되지 않는 경우, 디지털-대-시간 변환에서 양자화 에러가 존재할 수 있다. 본 개시내용의 양상에서,

는 더 넓은 대역폭에 걸쳐 임의의 이러한 양자화 잡음을 유리하게 확산시키기 위해 잡음-성형 기법들을 사용하여 추가로 프로세싱될 수 있고, 그로 인해

에서 스퍼들(spurs)의 효과가 또한 감소된다.

도 5는 잡음-성형된 신호

를 생성하기 위해

를 프로세싱하기 위한 잡음 성형 블록의 예시적인 실시예(500.1)를 예시한다. 잡음 성형 블록(500.1)이 오직 예시의 목적들로 도시되며, 본 개시내용의 범위를 잡음 성형을 위한 임의의 특정 기법들로 제한하도록 의도되지 않는다는 점에 유의한다.

도 5에서,

는 클로킹된 합산기(510)에 제공되며, 상기 클로킹된 합산기(510)는 또한 신호(550a)를 입력으로서 수용한다. 클로킹된 합산기(510)는 신호(510a)를 생성하기 위해 매 사이클 k마다 한번

를 550a에 더한다. 신호(510a)는 디더링(dithering) 신호(520b)를 신호(510a)에 더하는 합산기(520)에 제공된다. 예시적인 실시예에서, 디더링 신호(520b)는 예를 들어, 후속하는 양자화기(530)의 양자화 스텝 사이즈보다 더 작은 진폭을 가지는 의사랜덤 신호일 수 있다. 예시적인 실시예에서, 디더링 신호의 진폭은 범위 -q/2 내지 q/2에 걸쳐 균일하게 분포되며, 여기서 q는 후속하는 양자화기(530)의 양자화 스텝 사이즈이다. 디더링 신호(520b)의 가산은 더 넓은 대역폭에 걸쳐

에서의 양자화 잡음을 확산시키는 것뿐만 아니라 디더링된 신호

에 존재하는 스퓨리어스 컴포넌트들을 감소시키기 위해 제공될 수 있다는 점이 이해될 것이다.

합산기(520)의 출력(520a)은 유한적인 양자화 스텝 사이즈로 신호(520a)를 양자화하는 양자화기(530)에 제공된다. 양자화기(530)는 예를 들어 도 2에 도시된 DTC(220)에 의해 수행되는 기능에 대응할 수 있다. 양자화기의 출력(530a)은 잡음 성형된 지연

에 대응할 수 있다. 예시적인 실시예에서, 잡음 성형된 지연

은 중간 신호 x를 지연시키기 위해 도 2의 지연

대신 사용될 수 있다. 신호(530a)는 또한 신호(540a)를 생성하기 위해 510a로부터 530a를 차감하는 합산기(540)에 제공된다. 신호(540a)는 클로킹된 합산기(510)를 사용하여

와 함께 누산될 지연된 신호(550a)를 생성하는 지연 유닛(550)에 제공된다.

잡음 성형 방식(500.1)이 1차 시그마-델타 변조 방식의 예라는 점이 이해될 것이다. 당업자는, 대안적인 예시적인 실시예들에서, 이러한 방식이 다른 시그마 델타 변조 방식들, 예를 들어, 2차 또는 3차 시그마-델타 변조 방식들로 용이하게 대체될 수 있다는 점을 이해할 것이다. 또한, 델타-시그마 변조에 대한 "에러 피드백" 아키텍쳐들로서 공지된 아키텍쳐들이 여기서 설명된 블록들(400 및 500.1)의 설계에서 사용될 수 있다는 점이 이해될 것이며, 이러한 아키텍쳐들을 설계하기 위한 당해 기술분야에 공지된 기법들은 본 개시내용의 범위 내에 있는 것으로 참작된다. 델타-시그마 변조 방식들은, 예를 들어, Schreier, Richard 등의 "Understanding delta - sigma data converters " (IEEE Press (2005))에서 추가로 기술된다. 당해 기술분야에 공지된 시그마-델타 변조 방식들을 포함하는 대안적인 예시적인 실시예들이 또한 본 개시내용의 범위 내에 있는 것으로 참작된다.

예시적인 실시예에서, 데시메이팅된 신호 y2에 대해 직교 위상 관계를 가지는 데시메이팅된 신호가 본 개시내용에 따라 생성될 수 있다. 예를 들어,

인 예시적인 실시예에 대해, 직교 신호

에 대한 사이클 k에서의 분할비는 후속하는 수학식(수학식 3):

에 따라 생성될 수 있고, 사이클 k에서의 지연은 후속하는 수학식(수학식 4):

에 따라 생성될 수 있다.

본 개시내용의 견지에서, 당업자는

의 다른 비들에 대해 직교 데시메이팅된 신호를 생성하기 위한 대응하는 수학식들을 용이하게 유도할 수 있고, 이러한 대안적인 예시적인 실시예들은 본 개시내용의 범위 내에 있는 것으로 참작된다.

도 6은 도 3에 예시된 신호 y2에 대해 직교 위상 관계를 가지는 데시메이팅된 신호

를 생성하기 위한 데시메이션 블록(200)의 동작의 예를 예시한다. 도 6에서 신호 y1이 610에 도시된다. y1의 사이클들 k가 601에 열거된다. 620에서, 수학식 3으로부터 계산된 바와 같은 분할비

가 k에 대비하여 도시된다. 신호 y1은 k=1에 대해 2의 비로 분할되고, k=2에 대해 3의 비로 분할되며, k=3 및 4에 대해 다시 2의 비로 분할되고, 기타 이러한 식으로 분할되는 것이 확인된다. 630에서, 수학식 4로부터 계산된 바와 같은 지연

이 k에 대비하여 도시된다.

를 생성하기 위해,

으로 분할된 y1의 버전이 대응하는 양들 0.8125, 0.0625, 0.3125, 0.5625 등 만큼 지연되는 것으로 확인된다. 640에서,

의 신호 에지들이 도시된다.

도 7a는 신호 y1 및 데시메이팅된 신호 y2를 사용하는 통신 트랜시버의 예시적인 실시예(700A)를 예시한다. 도 7a가 오직 예시의 목적으로 도시되며, 본 개시내용의 범위를 제한하도록 의도되지 않는다는 점에 유의한다.

도 7a에서, 전송될 베이스밴드 신호(750a)가 믹서(740A)에 제공된다. 믹서(740A)는 신호(750a)를 TX-RX LO 생성기(701A)에 의해 생성되는 신호 y1과 믹싱하며, 상기 신호 y1의 주파수 f1은 전송될 신호에 대한 원하는 RF 캐리어 주파수에 대응하도록 선택된다. 믹서(740A)의 출력은 신호 t1로서 전송될 수 있다.

신호 y1은 믹서(730A)를 사용하여 TX-RX LO 생성기(701A)에 의해 생성되는 데시메이팅된 신호 y2와 추가로 믹싱된다. 믹서(730A)의 출력은 주파수

를 가지는 캐리어 신호를 추출하기 위해 필터(720A)에 의해 필터링된다. 예시적인 실시예에서, 주파수

는 수신된 신호에 대한 원하는 RF 캐리어 주파수에 대응하도록 선택될 수 있는데, 예를 들어, f2는 트랜시버(700A)에 대한 TX 및 RX 캐리어 주파수들 사이의 주파수 오프셋에 대응하도록 선택될 수 있다.

직교 신호들과의 믹싱이 도 7a에 도시된 아키텍쳐로 용이하게 통합될 수 있다는 점이 이해될 것이다. 또한, 대안적인 시스템들에서, TX 및 RX 캐리어 주파수들, 및 대응하는 TX 및 RX LO들은 용이하게 교환될 수 있다. 또 다른 대안적인 시스템들에서, 신호 y1의 주파수 f1은 TX 또는 RX 캐리어 주파수들 중 어느 것에도 대응할 필요는 없으며, 대신 또 다른 주파수일 수 있다. 예를 들어, f1은

가 TX 캐리어 주파수에 대응하고

가 RX 캐리어 주파수에 대응하도록, 또는 그 역이 되도록 선택될 수 있다. 이러한 대안적인 예시적인 실시예들은 본 개시내용의 범위 내에 있는 것으로 참작된다.

도 7b는 신호 y1 및 데시메이팅된 신호 y2를 사용하는 통신 트랜시버의 대안적인 예시적인 실시예(700B)를 예시한다. 도 7b가 오직 예시의 목적으로 도시되며 본 개시내용의 범위를 제한하도록 의도되지 않는다는 점에 유의한다.

도 7b에서, 전송될 베이스밴드 신호(750b)가 믹서(730B)에 제공된다. 믹서(730B)는 신호(750b)를 신호 y1과 믹싱하며, 상기 신호 y1의 주파수 f1은 전송될 신호에 대한 원하는 RF 캐리어 주파수에 대응하도록 선택된다. 믹서(730B)의 출력은 신호 t2로서 전송될 수 있다.

신호 y1은 y1을 수신된 신호 r2와 믹싱하는 믹서(710B)에 추가로 제공된다. 믹서(710B)의 출력은 믹서(710B)의 출력을 데시메이팅된 신호 y2와 믹싱하는 제2 믹서(720B)에 제공된다. 예시적인 실시예에서, 주파수 f1은 f2에 대응하는 제1 중간 주파수(IF)의 믹서(710B)의 출력을 데시메이팅된 신호 y2에 의해 후속적으로 하향변환되게 배치하도록 선택될 수 있다.

도 8은 본 개시내용에 따른 방법(800)의 예시적인 실시예를 예시한다. 도 8이 오직 예시의 목적으로 도시되며, 본 개시내용의 범위를 임의의 특정 방법에 제한하도록 의도되지 않는다는 점에 유의한다.

도 8에서, 블록(810)에서, 방법은 제2 주기 신호를 생성하기 위해 제1 주기 신호를 데시메이팅하는 것을 포함한다.

블록(812)에서, 방법은 중간 신호를 생성하기 위해 구성가능한 정수비에 의해 제1 주기 신호의 주파수를 분할하는 것을 포함한다.

블록(814)에서, 방법은 제2 주기 신호를 생성하기 위해 구성가능한 지연만큼 중간 신호를 지연시키는 것을 포함한다.

도 9는 본 개시내용의 기법들이 구현될 수 있는 무선 통신 디바이스(900)의 설계의 블록도를 예시한다. 도 9는 예시적인 트랜시버 설계를 도시한다. 일반적으로, 송신기 및 수신기에서의 신호들의 컨디셔닝이 증폭기, 필터, 상향변환기, 하향변환기 등의 하나 이상의 스테이지들에 의해 수행될 수 있다. 이들 회로 블록들은 도 9에 도시된 구성과는 상이하게 배열될 수 있다. 또한, 도 9에 도시되지 않은 다른 회로 블록들은 또한 송신기 및 수신기에서 신호들을 컨디셔닝하기 위해 사용될 수 있다. 도 9에서의 일부 회로 블록들은 또한 생략될 수 있다.

도 9에 도시된 설계에서, 무선 디바이스(900)는 트랜시버(920) 및 데이터 프로세서(910)를 포함한다. 데이터 프로세서(910)는 데이터 및 프로그램 코드들을 저장하기 위한 메모리(미도시)를 포함할 수 있다. 트랜시버(920)는 양방향 통신을 지원하는 송신기(930) 및 수신기(950)를 포함한다. 일반적으로, 무선 디바이스(900)는 임의의 개수의 통신 시스템들 및 주파수 대역들에 대한 임의의 개수의 송신기들 및 임의의 개수의 수신기들을 포함할 수 있다. 트랜시버(920)의 일부 또는 전부가 하나 이상의 아날로그 집적 회로(IC)들, RF IC(RFIC)들, 믹싱된 신호 IC들 등 상에서 구현될 수 있다.

송신기 또는 수신기는 수퍼헤테로다인 아키텍쳐 또는 직접 변환 아키텍쳐를 이용하여 구현될 수 있다. 수퍼헤테로다인 아키텍쳐에서, 신호는 다수의 스테이지들에서 무선 주파수(RF)와 베이스밴드 사이에서, 예를 들어, 하나의 스테이지에서 RF로부터 중간 주파수(IF)로 주파수 변환되고, 이후 수신기에 대한 또 다른 스테이지에서 IF로부터 베이스밴드로 주파수 변환된다. 직접 변환 아키텍쳐에서, 신호는 하나의 스테이지에서 RF와 베이스밴드 사이에서 주파수 변환된다. 수퍼헤테로다인 및 직접 변환 아키텍쳐들은 상이한 회로 블록들을 사용하고 그리고/또는 상이한 요건들을 가질 수 있다. 도 9에 도시된 설계에서, 송신기(930) 및 수신기(950)는 직접 변환 아키텍쳐를 가지고 구현된다.

전송 경로에서, 데이터 프로세서(910)는 전송될 데이터를 프로세싱하고, I 및 Q 아날로그 출력 신호들을 송신기(930)에 제공한다. 도시된 예시적인 실시예에서, 데이터 프로세서(910)는 데이터 프로세서(910)에 의해 생성된 디지털 신호들을 I 및 Q 아날로그 출력 신호들로 변환하기 위한 디지털-대-아날로그-변환기(DAC)들(914a 및 914b)을 포함한다. DAC들(914a 및 914b) 각각에는 클록 신호 생성기(915)에 의해 생성되는 클록 신호(915a)가 제공될 수 있다.

송신기(930) 내에서, 저대역 통과 필터들(932a 및 932b)은 이전 디지털-대-아날로그 변환에 의해 야기되는 원치 않는 이미지들을 제거하기 위해 각각 I 및 Q 아날로그 출력 신호들을 필터링한다. 증폭기들(Amp)(934a 및 934b)은 각각 저대역 통과 필터들(932a 및 932b)로부터의 신호들을 증폭하고, I 및 Q 베이스밴드 신호들을 제공한다. 상향변환기(940)는 TX LO 신호 생성기(970)로부터의 I 및 Q 전송(TX) 로컬 오실레이팅(LO) 신호들을 통해 I 및 Q 베이스밴드 신호들을 상향변환하여, 상향변환된 신호를 제공한다. 필터(942)는 수신 주파수 대역에서의 잡음뿐만 아니라 주파수 상향변환에 의해 야기되는 원치 않는 이미지들을 제거하기 위해 그 상향변환된 신호를 필터링한다. 전력 증폭기(PA)(944)는 원하는 출력 신호 레벨을 획득하기 위해 필터(942)로부터의 신호를 증폭하고 전송 RF 신호를 제공한다. 전송 RF 신호는 듀플렉서 또는 스위치(946)를 통해 라우팅되어, 안테나(948)를 통해 전송된다.

수신 경로에서, 안테나(948)는 기지국들에 의해 전송되는 신호들을 수신하고 수신된 RF 신호를 제공하며, 상기 수신된 RF 신호는 듀플렉서 또는 스위치(946)를 통해 라우팅되어 저잡음 증폭기(LNA)(952)에 제공된다. 수신된 RF 신호는 LNA(952)에 의해 증폭되고, 필터(954)에 의해 필터링되어 바람직한 RF 입력 신호를 획득한다. 하향변환기(960)는 RX LO 신호 생성기(980)로부터의 I 및 Q 수신(RX) LO 신호들을 통해 RF 입력 신호를 하향변환하고, I 및 Q 베이스밴드 신호들을 제공한다. I 및 Q 베이스밴드 신호들은 증폭기들(962a 및 962b)에 의해 증폭되고 저대역 통과 필터들(964a 및 964b)에 의해 추가로 필터링되어, 데이터 프로세서(910)에 제공되는 I 및 Q 아날로그 입력 신호들을 획득한다. 도시된 예시적인 실시예에서, 데이터 프로세서(910)는 아날로그 입력 신호들을 데이터 프로세서(910)에 의해 추가로 프로세싱될 디지털 신호들로 변환하기 위한 아날로그-대-디지털-변환기(ADC)들(916a 및 916b)을 포함한다. ADC들(916a 및 916b) 각각에는 클록 신호 생성기(915)에 의해 생성되는 클록 신호(915b)가 제공될 수 있다.

LO 신호 생성기(974)는 TX LO 신호 생성기(970) 및 RX LO 신호 생성기(980)를 포함한다. TX LO 신호 생성기(970)는 주파수 상향변환을 위해 사용되는 I 및 Q TX LO 신호들을 생성한다. RX LO 신호 생성기(980)는 주파수 하향변환을 위해 사용되는 I 및 Q RX LO 신호들을 생성한다. 각각의 LO 신호는 특정 기본 주파수를 가지는 주기 신호이다. PLL(972)은 데이터 프로세서(910)로부터 타이밍 정보를 수신하고, 970 및 980에 의해 생성된 RX 및 TX LO 신호들의 주파수 및/또는 위상을 조정하기 위해 사용되는 신호를 생성한다. 예시적인 실시예에서, PLL(972), TX LO 신호 생성기(970) 및 RX LO 신호 생성기(980)는 본 개시내용의 기법들을 포함할 수 있다.

당업자는 정보 및 신호들이 다양한 상이한 기술들 및 기법들 중 임의의 것을 사용하여 표현될 수 있다는 점을 이해할 것이다. 예를 들어, 위 설명 전반에 걸쳐 참조될 수 있는 데이터, 명령들, 커맨드들, 정보, 신호들, 비트들, 심볼들 및 칩들은 전압들, 전류들, 전자기파들, 자기장들 또는 자기 입자들, 광학장들 또는 광학 입자들, 또는 이들의 임의의 조합에 의해 표현될 수 있다.

당업자는 여기서 개시된 실시예들과 관련하여 설명된 다양한 예시적인 로직 블록들, 모듈들, 회로들 및 알고리즘 단계들이 전자 하드웨어, 컴퓨터 소프트웨어, 또는 상기 둘의 조합들로서 구현될 수 있다는 점을 추가로 이해할 것이다. 하드웨어와 소프트웨어의 이러한 상호교환가능성을 명백하게 예시하기 위해, 다양한 예시적인 컴포넌트들, 블록들, 모듈들, 회로들 및 단계들이 이들의 기능성의 견지에서 일반적으로 전술되었다. 이러한 기능성이 하드웨어로 구현될지 또는 소프트웨어로 구현될지의 여부는 전체 시스템에 부과되는 특정 애플리케이션 및 설계 제약들에 따른다. 당업자는 각각의 특정 애플리케이션에 대해 가변적인 방식들로 전술된 기능성을 구현할 수 있지만, 이러한 구현 결정은 본 발명의 예시적인 실시예들의 범위로부터의 이탈을 야기하는 것으로서 해석되지 않아야 한다.

여기서 개시되는 실시예들과 관련하여 설명되는 다양한 예시적인 로직 블록들, 모듈들 및 회로들은 범용 프로세서, 디지털 신호 프로세서(DSP), 주문형 집적 회로(ASIC), 필드 프로그램가능 게이트 어레이(FPGA) 또는 다른 프로그램가능 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트들, 또는 여기서 기술된 기능들을 수행하도록 설계되는 이들의 임의의 조합을 통해 구현되거나 수행될 수 있다. 범용 프로세서는 마이크로프로세서일 수 있지만, 대안적으로, 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로제어기, 또는 상태 머신일 수 있다. 프로세서는 또한, 컴퓨팅 디바이스들의 조합, 예를 들어, DSP 및 마이크로프로세서의 조합, 복수의 마이크로프로세서들, DSP 코어와 공조하는 하나 이상의 마이크로프로세서들, 또는 임의의 다른 이러한 구성으로서 구현될 수 있다.

여기서 개시된 실시예들과 관련하여 설명된 방법 또는 알고리즘의 단계들은 직접 하드웨어에서, 프로세서에 의해 실행되는 소프트웨어 모듈에서, 또는 상기 둘의 조합에서 구현될 수 있다. 소프트웨어 모듈은 랜덤 액세스 메모리(RAM), 플래시 메모리, 판독 전용 메모리(ROM), 전기적 프로그램가능 ROM(EPROM), 전기적 소거가능 프로그램가능 ROM(EEPROM), 레지스터들, 하드디스크, 제거가능 디스크, CD-ROM, 또는 당해 기술분야에서 공지된 임의의 다른 형태의 저장 매체에 상주할 수 있다. 예시적인 저장 매체는 프로세서가 저장 매체로부터 정보를 판독하고 저장 매체에 정보를 기록할 수 있도록 프로세서에 커플링된다. 대안적으로, 저장 매체는 프로세서에 통합될 수 있다. 프로세서 및 저장 매체는 ASIC에 상주할 수 있다. ASIC은 사용자 단말에 상주할 수 있다. 대안적으로, 프로세서 및 저장 매체는 사용자 단말에 이산 컴포넌트들로서 상주할 수 있다.

하나 이상의 예시적인 실시예들에서, 설명된 기능들은 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 조합에서 구현될 수 있다. 소프트웨어에서 구현되는 경우, 기능들은 컴퓨터-판독가능한 매체 상에 하나 이상의 명령들 또는 코드로서 저장되거나 또는 이들을 통해 전송될 수 있다. 컴퓨터-판독가능한 매체는 하나의 장소에서 또 다른 장소로의 컴퓨터 프로그램의 이전을 용이하게 하는 임의의 매체를 포함하는 통신 매체 및 컴퓨터 저장 매체 모두를 포함한다. 저장 매체는 컴퓨터에 의해 액세스될 수 있는 임의의 사용가능한 매체일 수 있다. 제한이 아닌 예시로서, 이러한 컴퓨터-판독가능한 매체는 RAM, ROM, EEPROM, CD-ROM 또는 다른 광학 디스크 저장소, 자기 디스크 저장 또는 다른 자기 저장 디바이스들, 또는 명령들 또는 데이터 구조들의 형태로 원하는 프로그램 코드를 전달 또는 저장하기 위해 사용될 수 있고 컴퓨터에 의해 액세스될 수 있는 임의의 다른 매체를 포함할 수 있다. 또한, 임의의 접속 수단이 컴퓨터-판독가능한 매체라고 적절하게 명명될 수 있다. 예를 들어, 소프트웨어가 웹사이트, 서버 또는 다른 원격 소스로부터 동축 케이블, 광섬유 케이블, 트위스티드 페어, 디지털 가입자 라인(DSL), 또는 적외선, 라디오 및 마이크로파와 같은 무선 기술들을 사용하여 전송되는 경우, 동축 케이블, 광섬유 케이블, 트위스티드 페어, DSL, 또는 적외선, 라디오 및 마이크로파와 같은 무선 기술들은 매체의 정의 내에 포함된다. disk 및 disc는, 여기서 사용되는 바와 같이, 컴팩트 disc(CD), 레이저 disc, 광학 disc, 디지털 다목적 disc(DVD), 플로피 disk 및 블루레이 disc를 포함하며, 여기서, disk들은 일반적으로 데이터를 자기적으로 재생하는 반면, disc들은 레이저를 이용하여 광학적으로 데이터를 재생한다. 상기 항목들의 조합들 역시 컴퓨터-판독가능한 매체의 범위 내에 포함된다.

개시된 예시적인 실시예들의 이전 설명은 임의의 당업자가 본 발명을 제작 또는 사용할 수 있게끔 제공된다. 이들 예시적인 실시예들에 대한 다양한 수정들은 당업자에게 쉽게 자명할 것이며, 여기서 정의된 포괄적인 원리들은 본 발명의 사상 또는 범위에서 벗어남이 없이 다른 실시예들에 적용될 수 있다. 따라서, 본 발명은 여기에 도시된 실시예들로 제한되도록 의도되는 것이 아니라, 여기서 개시된 원리들 및 신규한 특징들에 부합하는 가장 넓은 범위로 제공되어야 한다.

Claims

신호를 데시메이팅하기(decimating) 위한 방법으로서,
제2 주기 신호를 생성하기 위해 제1 주기 신호를 데시메이팅하는 단계를 포함하고,
상기 데시메이팅하는 단계는:
중간 신호를 생성하기 위해, 구성가능한 정수비(configurable integer ratio)로 상기 제1 주기 신호의 주파수를 분할하는 단계; 및
상기 제2 주기 신호를 생성하기 위해, 구성가능한 지연만큼 상기 중간 신호를 지연시키는 단계를 포함하는, 신호를 데시메이팅하기 위한 방법.
제1항에 있어서,
제1 비는 상기 제1 주기 신호의 주파수 대 상기 제2 주기 신호의 주파수의 비를 포함하고,
상기 방법은 상기 제1 비가 비-제로(non-zero) 분수 부분을 가지는 경우 상기 구성가능한 정수비를 변경하는 단계를 더 포함하는, 신호를 데시메이팅하기 위한 방법.
제2항에 있어서,
제1 비는 상기 제1 주기 신호의 주파수 대 상기 제2 주기 신호의 주파수의 비를 포함하고,
상기 방법은 증분적 사이클 인덱스를 저장하는 단계를 더 포함하고,
상기 구성가능한 정수비를 변경하는 단계는 제1 계수로부터 제2 계수를 차감하는 단계를 포함하고,
상기 제2 계수는 상기 사이클 인덱스 마이너스 1 곱하기 상기 제1 비의 바닥 함수를 포함하고,
상기 제1 계수는 상기 사이클 인덱스 곱하기 상기 제1 비의 바닥 함수를 포함하는, 신호를 데시메이팅하기 위한 방법.
제1항에 있어서,
상기 구성가능한 지연만큼 지연시키는 단계는 상기 제1 주기 신호의 한 주기보다 더 작게 지연시키는 단계를 포함하는, 신호를 데시메이팅하기 위한 방법.
제4항에 있어서,
제1 비는 상기 제1 주기 신호의 주파수 대 상기 제2 주기 신호의 주파수의 비를 포함하고,
상기 방법은 증분적 사이클 인덱스를 저장하는 단계를 더 포함하고,
상기 한 주기보다 더 작게 지연시키는 단계는 상기 제1 주기 신호의 한 주기 곱하기 상기 제1 비의 분수 부분 곱하기 상기 사이클 인덱스만큼 중간 신호를 지연시키는 단계를 포함하는, 신호를 데시메이팅하기 위한 방법.
제1항에 있어서,
상기 제1 주기 신호의 주파수 대 상기 제2 주기 신호의 주파수의 비를 포함하는 제1 비를 계산하는 단계;
증분적 사이클 인덱스를 저장하는 단계;
사이클 인덱스 당 한번 상기 제1 비를 지연된 신호와 누산하는(accumulating) 단계;
상기 구성가능한 정수비를 생성하기 위해 상기 누산의 출력의 바닥 함수를 계산하는 단계;
상기 구성가능한 지연을 계산하기 위해 상기 누산의 출력으로부터 상기 바닥 함수의 출력을 차감하는 단계; 및
상기 지연된 신호를 생성하기 위해 상기 구성가능한 지연을 지연시키는 단계를 더 포함하는, 신호를 데시메이팅하기 위한 방법.
제1항에 있어서,
상기 제1 주기 신호의 주파수 대 상기 제2 주기 신호의 주파수의 비를 포함하는 제1 비를 계산하는 단계;
증분적 사이클 인덱스를 저장하는 단계;
사이클 인덱스 당 한번 상기 제1 비를 지연된 신호와 누산하는 단계;
상기 구성가능한 정수비를 생성하기 위해 상기 누산의 출력의 바닥 함수를 계산하는 단계;
제1 지연을 생성하기 위해 상기 누산의 출력으로부터 상기 바닥 함수의 출력을 차감하는 단계;
상기 지연된 신호를 생성하기 위해 상기 제1 지연을 지연시키는 단계; 및
상기 구성가능한 지연을 생성하기 위해 상기 제1 지연을 잡음-성형(noise-shaping)하는 단계를 더 포함하는, 신호를 데시메이팅하기 위한 방법.
제7항에 있어서,
상기 잡음-성형하는 단계는 상기 제1 지연에 1차 시그마-델타 변조를 적용하는 단계를 포함하는, 신호를 데시메이팅하기 위한 방법.
제1항에 있어서,
수신된 신호를 상기 제1 주기 신호 및 상기 제2 주기 신호의 곱과 믹싱하는 단계를 더 포함하는, 신호를 데시메이팅하기 위한 방법.
제9항에 있어서,
전송될 신호를 상기 제1 주기 신호와 믹싱하는 단계를 더 포함하는, 신호를 데시메이팅하기 위한 방법.
제1항에 있어서,
전송될 신호를 상기 제1 주기 신호 및 상기 제2 주기 신호의 곱과 믹싱하는 단계; 및
수신된 신호를 상기 제1 주기 신호와 믹싱하는 단계를 더 포함하는, 신호를 데시메이팅하기 위한 방법.
제1항에 있어서,
수신된 신호를 상기 제1 주기 신호와 믹싱하는 단계;
상기 제1 주기 신호와의 믹싱의 출력을 프로세싱하는 단계; 및
상기 프로세싱의 출력을 상기 제2 주기 신호와 믹싱하는 단계를 더 포함하는, 신호를 데시메이팅하기 위한 방법.
제1항에 있어서,
제2 직교 주기 신호를 생성하기 위해 상기 제1 주기 신호를 데시메이팅하는 단계를 더 포함하고,
상기 제2 직교 주기 신호를 생성하기 위해 데시메이팅하는 단계는:
중간 직교 신호를 생성하기 위해, 구성가능한 직교 정수비로 상기 제1 주기 신호의 주파수를 분할하는 단계; 및
상기 제2 직교 주기 신호를 생성하기 위해, 구성가능한 직교 지연으로 상기 중간 직교 신호를 지연시키는 단계를 더 포함하는, 신호를 데시메이팅하기 위한 방법.
중간 신호를 생성하기 위해, 구성가능한 정수비로 제1 주기 신호의 주파수를 분할하도록 구성되는 정수 분할 블록; 및
제2 주기 신호를 생성하기 위해, 구성가능한 지연만큼 상기 중간 신호를 지연시키도록 구성되는 지연 블록을 포함하는, 신호를 데시메이팅하기 위한 장치.
제14항에 있어서,
제1 비는 상기 제1 주기 신호의 주파수 대 상기 제2 주기 신호의 주파수의 비를 포함하고,
상기 구성가능한 정수비는 상기 제1 비가 비-제로 분수 부분을 가지는 경우 변경되는, 신호를 데시메이팅하기 위한 장치.
제14항에 있어서,
제1 비는 상기 제1 주기 신호의 주파수 대 상기 제2 주기 신호의 주파수의 비를 포함하고,
상기 장치는 증분적 사이클 인덱스를 저장하도록 구성되고,
상기 장치는 제1 계수로부터 제2 계수를 차감하도록 구성되는 비 생성 블록을 더 포함하고,
상기 제2 계수는 상기 사이클 인덱스 마이너스 1 곱하기 상기 제1 비의 바닥 함수를 포함하고,
상기 제1 계수는 상기 사이클 인덱스 곱하기 상기 제1 비의 바닥 함수를 포함하는, 신호를 데시메이팅하기 위한 장치.
제14항에 있어서,
상기 지연 블록은 상기 제1 주기 신호의 한 주기보다 더 작게 구성가능한 지연만큼 상기 중간 신호를 지연시키도록 구성되는, 신호를 데시메이팅하기 위한 장치.
제17항에 있어서,
제1 비는 상기 제1 주기 신호의 주파수 대 상기 제2 주기 신호의 주파수의 비를 포함하고,
상기 장치는 증분적 사이클 인덱스를 저장하도록 구성되고,
상기 지연 블록은 상기 제1 주기 신호의 한 주기 곱하기 상기 제1 비의 분수 부분 곱하기 상기 사이클 인덱스만큼 상기 중간 신호를 지연시키도록 구성되는, 신호를 데시메이팅하기 위한 장치.
제14항에 있어서,
제1 비는 상기 제1 주기 신호의 주파수 대 상기 제2 주기 신호의 주파수의 비를 포함하고,
상기 장치는 증분적 사이클 인덱스를 저장하도록 구성되고,
상기 장치는:
사이클 인덱스 당 한번 상기 제1 비를 지연된 신호와 누산하도록 구성되는 클로킹된(clocked) 합산기;
상기 구성가능한 정수비를 생성하기 위해 상기 클로킹된 합산기의 출력의 바닥 함수를 계산하도록 구성되는 바닥 함수 블록;
상기 구성가능한 지연을 생성하기 위해 상기 클로킹된 합산기의 출력으로부터 상기 바닥 함수 블록의 출력을 차감하도록 구성되는 합산기; 및
상기 지연된 신호를 생성하기 위해 상기 구성가능한 지연을 지연시키도록 구성되는 지연 블록을 더 포함하는, 신호를 데시메이팅하기 위한 장치.
제14항에 있어서,
제1 비는 상기 제1 주기 신호의 주파수 대 상기 제2 주기 신호의 주파수의 비를 포함하고,
상기 장치는 증분적 사이클 인덱스를 저장하도록 구성되고,
상기 장치는:
사이클 인덱스 당 한번 상기 제1 비를 지연된 신호와 누산하도록 구성되는 클로킹된 합산기;
상기 구성가능한 정수비를 생성하기 위해 상기 클로킹된 합산기의 출력의 바닥 함수를 계산하도록 구성되는 바닥 함수 블록;
제1 지연을 생성하기 위해 상기 클로킹된 합산기의 출력으로부터 상기 바닥 함수 블록의 출력을 차감하도록 구성되는 합산기;
상기 지연된 신호를 생성하기 위해 상기 제1 지연을 지연시키도록 구성되는 지연 블록; 및
상기 구성가능한 지연을 생성하기 위해 상기 제1 지연을 잡음-성형하도록 구성되는 잡음-성형 블록을 더 포함하는, 신호를 데시메이팅하기 위한 장치.
제20항에 있어서,
상기 잡음-성형 블록은 1차 시그마 델타 변조기를 포함하는, 신호를 데시메이팅하기 위한 장치.
제14항에 있어서,
수신된 신호를 상기 제1 주기 신호 및 상기 제2 주기 신호의 곱과 믹싱하도록 구성되는 믹서를 더 포함하는, 신호를 데시메이팅하기 위한 장치.
제22항에 있어서,
전송될 신호를 상기 제1 주기 신호와 믹싱하도록 구성되는 믹서를 더 포함하는, 신호를 데시메이팅하기 위한 장치.
제14항에 있어서,
전송될 신호를 상기 제1 주기 신호 및 상기 제2 주기 신호의 곱과 믹싱하도록 구성되는 믹서; 및
수신된 신호를 상기 제1 주기 신호와 믹싱하도록 구성되는 믹서를 더 포함하는, 신호를 데시메이팅하기 위한 장치.
제14항에 있어서,
수신된 신호를 상기 제1 주기 신호와 믹싱하도록 구성되는 제1 믹서; 및
상기 제1 믹서의 프로세싱된 출력을 상기 제2 주기 신호와 믹싱하도록 구성되는 제2 믹서를 더 포함하는, 신호를 데시메이팅하기 위한 장치.
제14항에 있어서,
중간 직교 신호를 생성하기 위해, 구성가능한 직교 정수비로 상기 제1 주기 신호의 주파수를 분할하도록 구성되는 직교 정수 분할 블록; 및
제2 직교 주기 신호를 생성하기 위해, 구성가능한 직교 지연만큼 상기 중간 직교 신호를 지연시키도록 구성되는 직교 지연 블록을 더 포함하는, 신호를 데시메이팅하기 위한 장치.
신호를 데시메이팅하기 위한 장치로서,
제2 주기 신호를 생성하기 위해 제1 주기 신호를 데시메이팅하기 위한 수단을 포함하고,
상기 데시메이팅하기 위한 수단은:
중간 신호를 생성하기 위해 구성가능한 정수비로 상기 제1 주기 신호의 주파수를 분할하기 위한 수단; 및
상기 제2 주기 신호를 생성하기 위해 구성가능한 지연만큼 상기 중간 신호를 지연시키기 위한 수단을 포함하는, 신호를 데시메이팅하기 위한 장치.
제27항에 있어서,
상기 지연시키기 위한 수단은 상기 지연을 잡음-성형하기 위한 수단을 포함하는, 신호를 데시메이팅하기 위한 장치.
무선 통신을 위한 디바이스로서,
아날로그 TX 신호를 증폭하기 위한 적어도 하나의 베이스밴드 TX 증폭기, TX LO 신호 생성기 및 RX LO 신호 생성기를 포함하는 LO 신호 생성기, 상기 TX LO 신호 생성기 및 상기 적어도 하나의 베이스밴드 TX 증폭기에 커플링되는 상향변환기, 상기 상향변환기의 출력에 커플링되는 TX 필터, 상기 TX 필터에 커플링되는 전력 증폭기(PA), RX 필터, 상기 RX 필터에 커플링되는 저잡음 증폭기(LNA), 상기 RX LO 신호 생성기 및 상기 RX 필터에 커플링되는 하향변환기, 및 상기 하향 변환기의 출력에 커플링되는 적어도 하나의 저대역 통과 필터를 포함하고,
상기 LO 신호 생성기는:
중간 신호를 생성하기 위해, 구성가능한 정수비로 제1 주기 신호의 주파수를 분할하도록 구성되는 정수 분할 블록; 및
제2 주기 신호를 생성하기 위해, 구성가능한 지연만큼 상기 중간 신호를 지연시키도록 구성되는 지연 블록을 포함하고,
상기 TX LO 신호 생성기 및 상기 RX LO 신호 생성기 중 적어도 하나는 상기 제1 주기 신호를 LO 신호로서 버퍼링하도록 구성되는, 무선 통신을 위한 디바이스.
제29항에 있어서,
상기 LO 신호 생성기는 상기 제1 주기 신호 및 상기 제2 주기 신호를 믹싱하기 위한 믹서를 더 포함하고,
상기 TX LO 신호 생성기 및 상기 RX LO 신호 생성기 중 적어도 하나는 상기 믹서의 출력 곱을 상기 LO 신호로서 버퍼링하도록 구성되는, 무선 통신을 위한 디바이스.
제29항에 있어서,
상기 LO 신호 생성기는,
중간 직교 신호를 생성하기 위해, 구성가능한 직교 정수비만큼 상기 제1 주기 신호의 주파수를 분할하도록 구성되는 직교 정수 분할 블록; 및
제2 직교 주기 신호를 생성하기 위해, 구성가능한 직교 지연만큼 상기 중간 직교 신호를 지연시키도록 구성되는 직교 지연 블록을 더 포함하는, 무선 통신을 위한 디바이스.
컴퓨터로 하여금 제2 주기 신호를 생성하기 위해 제1 주기 신호를 데시메이팅하게 하기 위한 코드를 저장하는 컴퓨터-판독가능 저장 매체로서, 상기 코드는:
컴퓨터로 하여금 중간 신호를 생성하기 위해, 구성가능한 정수비로 상기 제1 주기 신호의 주파수를 분할하게 하기 위한 코드; 및
컴퓨터로 하여금 상기 제2 주기 신호를 생성하기 위해, 구성가능한 지연만큼 상기 중간 신호를 지연시키게 하기 위한 코드를 포함하는, 컴퓨터-판독가능 저장 매체.