JP5694372B2 - 信号デシメーション技法 - Google Patents

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Description

本開示は回路設計に関連しており、特に局部発振器信号のような、周期的な信号をデシメイト（ｄｅｃｉｍａｔｅ）することのための技法に関連している。
現代の通信デバイスはしばしば、異なるキャリア周波数を持つ、２つ又はそれ以上の信号を処理するように要求される。たとえば、通信トランシーバは１つ又はそれ以上のＴＸキャリア周波数で同時にＴＸ信号を送信することができ、そして、１つ又はそれ以上のＲＸキャリア周波数でＲＸ信号を受信することができる。ＴＸとＲＸの周波数帯は、二重オフセット周波数で互いに分離されることができる。
多重キャリア周波数を適応させるために、単一の通信デバイスが、同時に希望の周波数を発生させるように多重位相ロック・ループ（ＰＬＬ）を用い得る。しかしながら、多重ＰＬＬは、集積回路に対する多くのダイ・エリアを消費し、結果として高コストとなる。
希望のキャリア周波数を形成するためには、たとえば、ＰＬＬによって発生させられた信号をデシメイトすることによって出力される単一のＰＬＬから多重キャリア周波数を発生させ、コンポーネント信号を混合するための技法を提供するのが望ましいだろう。他の低い周波数の周期的な信号を発生させるためには、通常、任意の周期的な信号をデシメイトするようにそのような技法を用いるのがさらに望ましいだろう。
現在の開示の態様は、第２の周期的な信号を発生させるために第１の周期的な信号をデシメイトすることを備えており、前記デシメイトすることは、中間信号を発生させるために構成可能な整数比によって第１の周期的な信号を分割することと、第２の周期的な信号を発生させることができる構成可能な遅延により中間信号を遅延させること、を備える方法を提供する。
現在の開示の別の態様は、中間信号を発生させるために構成可能な整数比によって第１の周期的な信号の前記周波数を分割するように構成される整数分割ブロックと、前記第２の周期的な信号を発生させるために構成可能な遅延によって前記中間信号を遅延させるように構成される遅延ブロックと、を備える装置を提供する。
現在の開示のまた別の態様は、第２の周期的な信号を発生させるように第１の周期的な信号をデシメイトするための手段を備える装置を提供する。
現在の開示のまた別の態様は、無線通信のためのデバイスを提供し、そのデバイスは、アナログＴＸ信号を増幅させるための少なくとも１つのベースバンドＴＸアンプと、ＴＸ ＬＯ信号発生器とＲＸ ＬＯ信号発生器とを備えるＬＯ信号発生器と、前記ＴＸ ＬＯ信号発生器と前記少なくとも１つのベースバンドＴＸアンプに結合されたアップコンバータと、前記アップコンバータの前記出力に結合されたＴＸフィルタと、前記ＴＸフィルタに結合されたパワー・アンプ（ｐｏｗｅｒ ａｍｐｌｉｆｉｅｒ：ＰＡ）と、ＲＸフィルタと、前記ＲＸフィルタに結合された低ノイズ・アンプ（ｌｏｗ−ｎｏｉｓｅ ａｍｐｌｉｆｉｅｒ：ＬＮＡ）と、前記ＲＸ ＬＯ信号発生器と前記ＲＸフィルタに結合されたダウンコンバータと、前記ダウンコンバータの前記出力に結合された少なくとも１つのローパス・フィルタとを備え、前記ＬＯ信号発生器は、中間信号を発生させるために構成可能な整数比によって第１の周期的な信号の前記周波数を分割するように構成される整数分割ブロックと、前記第２の周期的な信号を発生させるために構成可能な遅延によって前記中間信号を遅延させるように構成される遅延ブロックと、前記第１の周期的な信号を前記ＬＯ信号としてバッファするように構成された少なくとも１つの、前記ＴＸ ＬＯ信号発生器と前記ＲＸ ＬＯ信号発生器のうちの１つと、を備える。
図１は、現在の開示に従う、デシメーション（ｄｅｃｉｍａｔｉｏｎ）・ブロックの典型的な実施例を示す図である。 図２は、現在の開示に従う、デシメーション・ブロックの典型的な実施例を示す図である。 図３は、表１に示された値に関するデシメーション・ブロックの操作の例を示す図であり、ここでは、ｆ１／ｆ２＝２．２５である。 図４は、Δ（ｋ）とδ（ｋ）の両方を計算するための、アーキテクチャの典型的な実施例を示す図である。 図５は、ノイズ成型信号δＳ（ｋ）を発生させるようにδ（ｋ）を処理するための、ノイズ成型ブロックの典型的な実施例を示す図である。 図６は、図３に示された信号ｙ２に対する直交位相関係を持つデシメイトされた信号ｙ２Ｑを発生させるためのデシメーション・ブロックの操作の例を示す図である。 図７Ａは、信号ｙ１と、デシメイトされた信号ｙ２とを用いる通信トランシーバの典型的な実施例を示す図である。 図７Ｂは、信号ｙ１と、デシメイトされた信号ｙ２とを用いる通信トランシーバの別の典型的な実施例を示す図である。 図８は、現在の開示に従う方法の典型的な実施例を示す図である。 図９は、現在の開示の技法がインプリメントされ得るような無線通信デバイスの設計のブロック図を示す。
詳細な説明
添付された図面に関連して以下で述べる詳細な説明は、本発明の典型的な実施例の説明として意図され、本発明が実行されることのできるような実施例だけを表すように意図されるわけではない。この説明を通して用いられた“典型的な（ｅｘｅｍｐｌａｒｙ）”という用語は、“用例、実例、又は例証として役に立つ”ということを意味するものであり、他の典型的な実施例を通して、必ずしも好ましい、又は好都合だと解釈されるべきではない。詳細な説明は、本発明の典型的な実施例の十分な理解を提供するという目的で、特定の内容を含んでいる。本発明の典型的な実施例がこれらの特定の内容無しで実行され得るということは、当業者には明らかだろう。いくつかの実例では、ここで表された典型的な実施例の新規性をあいまいになることを避けるために、よく知られた構造とデバイスが、ブロック図で示されている。
図１には、現在の開示に従う、デシメーション・ブロック１１０の典型的な実施例を示す。図１では、ブロック１１０は周波数ｆ１を持つ入力の又は第１の周期的な信号ｙ１を受け入れる。典型的な実施例においては、入力信号ｙ１は、例えば、通信デバイスに関するＰＬＬによって発生させられ得る。その代わりに、入力信号ｙ１はＰＬＬの出力に相当する必要は無く、そして、代わりに例えば他の参照信号、例えば、結晶振動子出力信号などに相当し得る。ブロック１１０は、入力信号ｙ１から、周波数ｆ２を持つ出力の又は第２の周期的な信号ｙ２を発生させ、ここでは、ｆ２はｆ１よりも低い。ｆ２とｆ１との間の関係は、ｆ２＝ｆ１／ｄのようにさらに特定されることができ、ここでは、ｄは１より大きい分割因子である。ブロック１１０によって実行される機能は、デシメーションとして理解されることができ、ここでは、高い周波数信号ｙ１は、低い周波数信号ｙ２を発生させるようにデシメイトされる。
図２には、現在の開示に従う、デシメーション・ブロック１１０の典型的な実施例２００を示す。図２では、入力信号ｙ１は、分割させられた又は中間の信号ｘを発生させるために、整数分割ブロック２１０に対して供給される。信号ｘは信号ｙ１の周波数よりもｎ又はｎ＋１倍低い周波数を持ち、分割比信号２１０ａの構成に依存する。信号ｘはさらに、デジタル時間変換器（ｄｉｇｉｔａｌ−ｔｏ−ｔｉｍｅ ｃｏｎｖｅｒｔｅｒ：ＤＴＣ）２２０に対して供給され、これは、デジタル遅延制御信号２２０ａの構成に基づいて、信号ｘに対して時間遅延を導入する。
図２では、分割比信号２１０ａは、比発生ブロック２３０によって発生させられる。ブロック２３０によって出力される分割比信号２１０ａは、ここではΔ（ｋ）としても表記され、ここでは、ｋは、不連続な増分サイクル・インデックスを表す。遅延制御信号２２０ａは、遅延発生ブロック２４０によって発生させられる。ブロック２４０によって出力される遅延信号２２０ａは、ここではまた、δ（ｋ）としても表記される。示された典型的な実施例では、ブロック２３０と２４０は両方とも、入力として整数分割ブロック２１０によって出力される信号ｘを受け入れる。サイクル・インデックスｋは、ブロック２１０によって出力される信号ｘのトリガー・イベント、例えば立ち上がり、によって増分され得るということは、十分理解されるべきである。
典型的な実施例では、サイクルｋでの分割比信号２１０ａは、以下の式
Figure 0005694372
（式１）に従って計算され得る。ここで、表記
Figure 0005694372
は、ａ、又は、ａより少ないか又はａと等しい最大整数に適用される、床関数を表している。さらに、サイクルｋでの遅延は、以下の式
Figure 0005694372
（式２）に従って発生させられ得る。ここで、表記ｆｒａｃ［ｂ］は、数ｂの分数部分を表しており、そしてｂは一般的に、帯分数になり得る。
式１と式２から、サイクルｋ毎に、整数分割ブロック２１０が整数分割比Δ（ｋ）によって信号ｙ１をデシメイトし、一方、ＤＴＣが、（例えば、正確な数による分割に対して）整数による分割に起因する瞬間位相エラーを補正する遅延δ（ｋ）を導入することは、十分理解されるだろう。以下の表は、典型的な実施例に関する、ｋに対する、Δ（ｋ）とδ（ｋ）の典型的な値を示しており、ここでは、式１と式２に従って計算されたように、ｆ１／ｆ２＝２．２５である（表１）。
Figure 0005694372
図３は、表１に示された値に関する、デシメーション・ブロック２００の操作の例を示しており、ここでは、ｆ１／ｆ２＝２．２５である。図３は例示の目的のためだけに示され、現在の開示の範囲を示された任意の特定の値に限定するよう意図されていないことに注意。
図３では、信号ｙ１は３１０に示されている。サイクルｋは、３０１で数えられる。３２０で、式１から計算された通り、分割比Δ（ｋ）はｋに対して示されている。ｘを発生させるためには、信号ｙ１は、ｋ＝１、２、３に対して２の比で分割され、ｋ＝４に対して３の比で分割されるように見える。３３０で、式２から計算されたとおり、遅延δ（ｋ）はｋに対して示されている。ｙ２を発生させるためには、信号ｘは、相当する量０．２５、０．５、０．７５、０、などによって遅延されるように見える。３４０で、ｙ２の信号端は示されている。示された例に従って、ｙ２は、ｙ１の周波数よりもおよそ２．２５倍低い周波数を持つということは、十分理解されるだろう。
当業者であれば、それぞれ、例えば、ハードウェア、ファームウェア、又は、ソフトウェアにおいてプログラムすることによって、Δ（ｋ）とδ（ｋ）で到着するように式１と式２を計算するための様々な技法があるということは十分理解できるだろう。図４は、Δ（ｋ）とδ（ｋ）の両方を計算するためのアーキテクチャの典型的な実施例４００を示す。図４は例示目的のためだけに示され、現在の開示の範囲を限定するよう意図されていないということに注意。当業者であれば、Δ（ｋ）とδ（ｋ）を計算するために別のアーキテクチャを簡単に導くことができるだろうし、そのような別の典型的な実施例は、現在の開示の範囲内であると考えられる。
図４では、第１の比ｆ１／ｆ２（比は１よりも大きいと予想される）は、クロック動作の加算器４１０に対して入力され、これは、入力として信号４４０ａも受け入れる。クロック動作の加算器４１０は、信号４１０ａを発生させるために、サイクルｋ毎に１回、ｆ１／ｆ２を４４０ａに加える。信号４１０ａは、床関数ブロック４２０に供給され、これは、信号４１０ａの値より少ないか、又は、信号４１０ａの値に等しい最大整数に相当する信号４２０ａを出力する。信号４２０ａはまた、式１に従って計算されたとおり、Δ（ｋ）にも相当し得る。
さらに加算器４３０が図４に示され、これは、信号４３０ａを発生させるために、信号４１０ａから信号４２０ａを差し引く。信号４３０ａは、式２に従って計算された通り、δ（ｋ）に相当し得る。さらに、信号４３０ａは、信号４４０ａを発生させるために、遅延要素４４０によって遅延され、それは、以前に説明されたように、クロック動作の加算器４１０に対して供給される。
図２と図３の記載から、デジタル時間変換器（ＤＴＣ）２２０が、デジタル遅延δ（ｋ）を、信号ｘを遅延させるために連続時間遅延に変換するように設計されていることは、十分理解されるだろう。ある状況では、例えば、式２に従って計算された遅延の値が、δ（ｋ）又はＤＴＣ２２０のどちらかのデジタル精度によって正確に表されない場合に、量子化エラーが、デジタル時間変換（ｄｉｇｉｔａｌ−ｔｏ−ｔｉｍｅ ｃｏｎｖｅｒｓｉｏｎ）に表され得る。現在の開示の態様では、δ（ｋ）は、広いバンド幅にわたってそのような量子化ノイズを都合良く拡散させるためにノイズ成型技法を用いて更に処理されることができ、そこで、δ（ｋ）におけるスパーの効果も減少させる。
図５は、ノイズ成型信号δＳ（ｋ）を発生させるようにδ（ｋ）を処理するための、ノイズ成型ブロックの典型的な実施例５００．１を示す。ノイズ成型ブロック５００．１は、例示目的のためだけに示され、現在の開示の範囲を、ノイズ成型に関する任意の特定の技法に限定するように意図されていないことに注意。
図５では、δ（ｋ）はクロック動作の加算器５１０に対して供給され、これは、入力として信号５５０ａも受け入れる。クロック動作の加算器５１０は、信号５１０ａを発生させるために、サイクルｋ毎に１回、δ（ｋ）を５５０ａに対して加える。信号５１０ａは、加算器５２０に対して供給され、これは、ディザリング（ｄｉｔｈｅｒｉｎｇ）信号５２０ｂを信号５１０ａに対して加える。典型的な実施例では、ディザリング信号５２０ｂは例えば、次の量子化器５３０の量子化ステップ・サイズよりも小さい振幅を持つ擬似乱数の信号になり得る。典型的な実施例では、ディザリング信号の振幅は、−ｑ／２からｑ／２の範囲にわたって均等に分布し、ここで、ｑは次の量子化器５３０の量子化ステップ・サイズである。ディザリング信号５２０ｂの追加は、ディザーされた信号δＳ（ｋ）に存在する偽の（ｓｐｕｒｉｏｕｓ）成分を減少させるのと同様に、広いバンド幅にわたって、δ（ｋ）の量子化ノイズを拡散するのに役立ち得ることは十分理解されるだろう。
加算器５２０の出力５２０ａが量子化器５３０に対して提供され、これは、有限の量子化ステップ・サイズで信号５２０ａを量子化する。量子化器５３０は例えば、図２に示されたＤＴＣ２２０によって実行される機能に相当し得る。量子化器の出力５３０ａは、ノイズ成型遅延δＳ（ｋ）に相当し得る。典型的な実施例では、ノイズ成型遅延δＳ（ｋ）が、中間信号ｘを遅延させるために、図２の遅延δ（ｋ）に代わって用いられ得る。信号５３０ａは、加算器５４０にも供給され、これは、信号５４０ａを発生させるために、５１０ａから５３０ａを差し引く。信号５４０ａは、遅延ユニット５５０に対して供給され、これは、クロック動作の加算器５１０を用いて、δ（ｋ）とともに蓄積されるように遅延された信号５５０ａを発生させる。
ノイズ成型スキーム５００．１が、第１次のシグマ−デルタ変調スキームの例であるということは、十分に理解されるだろう。当業者であれば、別の典型的な実施例において、このスキームが簡単に、他のシグマ−デルタ変調スキーム、例えば、第２次又は第３次のシグマ−デルタ変調スキームによって置き換えられることが可能であるということは、十分に理解できるだろう。さらに、デルタ−シグマ変調に関して「エラー・フィードバック」アーキテクチャとして知られるアーキテクチャが、ここに記載されたブロック４００とブロック５００．１の設計に用いられ得ること、そして、そのようなアーキテクチャの設計に関して技術的に知られた技法が、現在の開示の範囲内になるように考えられることは、十分に理解されるだろう。デルタ−シグマ変調はさらに例えば、Ｓｃｈｒｅｉｅｒ、Ｒｉｃｈａｒｄら著の、「Ｕｎｄｅｒｓｔａｎｄｉｎｇ ｄｅｌｔａ−ｓｉｇｍａ ｄａｔａ ｃｏｎｖｅｒｔｅｒｓ」、ＩＥＥＥ出版（２００５）に記載されている。技術的に知られたシグマ−デルタ変調スキームを組み込む別の典型的な実施例もまた、現在の開示の範囲内になるように考えられる。
典型的な実施例において、デシメイトされた信号ｙ２に対して直交位相関係を持つデシメイトされた信号は、現在の開示に従って、発生させられ得る。例えば、ｆ１／ｆ２＝２．２５の典型的な実施例に関しては、直交信号ｙ２Ｑに関するサイクルｋでの分割比は、以下の式
Figure 0005694372
（式３）に従って発生させられ得る。そして、サイクルｋでの遅延は、以下の式
Figure 0005694372
（式４）に従って発生させられ得る。
現在の開示に照らして、当業者であれば、ｆ１／ｆ２の他の比に関する、直交するデシメイトされた信号を発生させるための、相当する式を簡単に導き出せるだろうし、そのような別の典型的な実施例は、現在の開示の範囲内になるように考えられる。
図６は、図３に示された信号ｙ２に対して直交位相関係を持つ、デシメイトされた信号ｙ２Ｑを発生させるためのデシメーション・ブロック２００の操作の例を示す。図６では、信号ｙ１は６１０に示されている。ｙ１のサイクルｋは６０１で数えられる。６２０で、式３から計算された通り、分割比ΔＱ（ｋ）はｋに対して示されている。信号ｙ１は、ｋ＝１に対して２の比で分割され、ｋ＝２に対して３の比で分割され、また同様に、ｋ=３、４に対して２の比で分割されて３と４に等しくなる、などのように見える。６３０で、式４から計算された通り、遅延δＱ（ｋ）はｋに対して示されている。ｙ２Ｑを発生させるために、ΔＱ（ｋ）によって分割されたｙ１のバージョンは、相当する量０．８１２５、０．０６２５、０．３１２５、０．５６２５などによって遅延されるように見える。６４０で、ｙ２Ｑの信号端が示されている。
図７Ａは、信号ｙ１と、デシメイトされた信号ｙ２とを用いる通信トランシーバの典型的な実施例７００Ａを示す。図７Ａは例示目的のためだけに示され、現在の開示の範囲を限定するように意図されていないことに注意。
図７Ａにおいて、送信されるベースバンド信号７５０ａは、ミキサ７４０Ａに提供される。ミキサ７４０Ａは信号７５０ａと、ＴＸ−ＲＸ ＬＯ発生器７０１Ａによって発生させられた信号ｙ１とを混合し、その周波数ｆ１は、送信される信号のために希望のＲＦキャリア周波数に相当するように選択される。ミキサ７４０Ａの出力は、信号ｔ１として送信され得る。
信号ｙ１はさらに、ミキサ７３０Ａを用いて、ＴＸ−ＲＸ ＬＯ発生器７０１Ａによって発生させられたデシメイトされた信号ｙ２と混合される。ミキサ７３０Ａの出力は、周波数ｆ１＋ｆ２を持つキャリア信号を引き出すようにフィルタ７２０Ａによってフィルタリングされる。典型的な実施例においては、周波数ｆ１＋ｆ２は、受信された信号に関する希望のＲＦキャリア周波数に相当するように選択されることができ、例えば、ｆ２は、トランシーバ７００Ａに関するＴＸとＲＸのキャリア周波数の間の周波数のオフセットに相当するように選択され得る。
直交信号との混合が、図７Ａに示されたアーキテクチャに対して簡単に組み込まれ得るというのは、十分に理解されるだろう。さらに、別のシステムにおいては、ＴＸとＲＸのキャリア周波数と、相当するＴＸ、及び、ＲＸ ＬＯのキャリア周波数は、簡単に交換されることができる。まだ別のシステムにおいては、信号ｙ１の周波数ｆ１は、ＴＸ又はＲＸのキャリア周波数のどちらにも相当する必要はなく、代わりに他の周波数になり得る。例えばｆ１は、ｆ１＋ｆ２がＴＸキャリア周波数に相当するように、そしてｆ１−ｆ２がＲＸキャリア周波数に相当するように、またはその逆に、選択され得る。そのような別の典型的な実施例が、現在の開示の範囲内になるように考えられる。
図７Ｂは、信号ｙ１と、デシメイトされた信号ｙ２とを用いる、通信トランシーバの別の典型的な実施例７００Ｂを示す。図７Ｂは例示目的のためだけに示され、現在の開示の範囲を限定するように意図されていないことに注意。
図７Ｂにおいては、送信されるベースバンド信号７５０ｂは、ミキサ７３０Ｂに対して提供される。ミキサ７３０Ｂは、信号７５０ｂと信号ｙ１とを混合し、その周波数ｆ１は、送信される信号のために希望のＲＦキャリア周波数に相当するように選択される。ミキサ７３０Ｂの出力は、信号ｔ２として送信され得る。
信号ｙ１はさらに、ミキサ７１０Ｂに対して供給され、これは、ｙ１と受信された信号ｒ２とを混合する。ミキサ７１０Ｂの出力は、第２のミキサ７２０Ｂに対して提供され、これは、ミキサ７１０Ｂの出力とデシメイトされた信号ｙ２とを混合する。典型的な実施例においては、周波数ｆ１は、ｆ２に相当する第１の中間周波数（ＩＦ）にミキサ７１０Ｂの出力を置くために選択されることができ、これは、それ以降、デシメイトされた信号ｙ２によってダウンコンバートされる。
図８は、現在の開示に従う、方法８００の典型的な実施例を示す。図８は、例示目的のためだけに示され、現在の開示の範囲を任意の特定の方法に限定するように意図されていないことに注意。
図８においては、ブロック８１０で、方法は、第２の周期的な信号を発生させるために第１の周期的な信号をデシメイトすることを含む。
ブロック８１２で、方法は、中間信号を発生させるために、構成可能な整数比によって第１の周期的な信号の周波数を分割することを含む。
ブロック８１４で、方法は、第２の周期的な信号を発生させるために構成可能な遅延によって中間信号を遅延させることを含む。
図９は、現在の開示の技法がインプリメントされ得るような無線通信デバイス９００の設計のブロック図を示す。図９は、例のトランシーバ設計を示す。一般的に、送信器と受信器の信号の条件付けは、アンプ、フィルタ、アップコンバータ、ダウンコンバータ、などの１つ又はそれ以上のステージによって実行され得る。これらの回路ブロックは、図９に示された構成とは異なって配置され得る。さらに、図９に示されていない他の回路ブロックもまた、送信器と受信器の信号を調整するために用いられ得る。図９のいくつかの回路ブロックは、省略されても良い。
図９に示された設計においては、無線デバイス９００がデータ・プロセッサ９１０とトランシーバ９２０とを含む。データ・プロセッサ９１０は、データとプログラム・コードとを記憶するためのメモリ（示されていない）を含み得る。トランシーバ９２０は、双方向の通信をサポートする、送信器９３０と受信器９５０とを含む。一般的に、無線デバイス９００は、いくつもの通信システムと周波数帯に関する、いくつもの送信器と、いくつもの受信器を含み得る。トランシーバ９２０の全て又は一部分は、１つ又はそれ以上の、アナログ集積回路（ＩＣ）、ＲＦ ＩＣ（ＲＦＩＣ）、混合信号ＩＣ、などに対してインプリメントされ得る。
送信器又は受信器は、スーパー・ヘテロダイン・アーキテクチャ又は、直接変換アーキテクチャを用いてインプリメントされ得る。スーパー・ヘテロダイン・アーキテクチャにおいては、信号は、例えば、ある段でＲＦから中間周波数（ＩＦ）へ、そして、受信機のための他の段でＩＦからベースバンドへ周波数変換され、複数の段でラジオ周波数（ＲＦ）とベースバンドの間で周波数変換される。直接変換アーキテクチャにおいては、信号はある段で、ＲＦとベースバンドの間で周波数変換される。スーパー・ヘテロダイン・アーキテクチャと直接変換アーキテクチャは、異なる回路ブロックを用いる、および／又は、異なる要求を持つことができる。図９に示された設計においては、送信器９３０と受信器９５０は、直接変換アーキテクチャを用いてインプリメントされる。
送信パスにおいては、データ・プロセッサ９１０はデータを送信されるように処理し、ＩとＱのアナログ出力信号を送信器９３０に対して供給する。示された典型的な実施例では、データ・プロセッサ９１０は、データ・プロセッサ９１０によって発生させられたデジタル信号をＩとＱのアナログ出力信号に変換するための、デジタル・アナログ変換器（ＤＡＣ）を含む。ＤＡＣ９１４ａと９１４ｂにはそれぞれ、クロック信号発生器９１５によって発生させられたクロック信号９１５ａが供給され得る。
送信器９３０内で、ローパス・フィルタ９３２ａ及び９３２ｂは、前のデジタル・アナログ変換によって引き起こされた望ましくないイメージを取り除くために、それぞれ、ＩとＱのアナログ出力信号をフィルタリングする。アンプ（Ａｍｐ）９３４ａと９３４ｂは、それぞれローパス・フィルタ９３２ａと９３２ｂからの信号を増幅し、ＩとＱのベースバンド信号を供給する。アップコンバータ９４０は、ＴＸ ＬＯ信号発生器９７０からのＩとＱの送信（ＴＸ）局部発振（ＬＯ）信号を用いて、ＩとＱのベースバンド信号をアップコンバートし、アップコンバートされた信号を供給する。フィルタ９４２は、受信周波数帯のノイズと同様に、周波数アップコンバージョンにより引き起こされた望ましくないイメージを取り除くためにアップコンバートされた信号をフィルタリングする。パワー・アンプ（ＰＡ）９４４は、希望の出力パワー・レベルを得るために、フィルタ９４２からの信号を増幅し、送信ＲＦ信号を供給する。送信ＲＦ信号は、送受切替器又はスイッチ９４６を通して発送され、アンテナ９４８を経由して送信された。
受信パスにおいては、アンテナ９４８は基地局によって送信された信号を受信し、受信されたＲＦ信号を供給し、これは、送受切替器又はスイッチ９４６を通して発送され、低ノイズ・アンプ（ＬＮＡ）９５２に対して供給されている。受信されたＲＦ信号は、望ましいＲＦ入力信号を得るために、ＬＮＡ９５２によって増幅され、フィルタ９５４によってフィルタリングされる。ダウンコンバータ９６０は、ＲＸ ＬＯ信号発生器９８０からＩとＱの受信（ＲＸ）ＬＯ信号を用いてＲＦ入力信号をダウンコンバートし、ＩとＱのベースバンド信号を供給する。ＩとＱのベースバンド信号は、アンプ９６２ａと９６２ｂによって増幅され、さらに、ＩとＱのアナログ入力信号を得るために、ローパス・フィルタ９６４ａと９６４ｂによってフィルタリングされ、これは、データ・プロセッサ９１０に対して供給される。示された典型的な実施例においては、データ・プロセッサ９１０は、さらにデータ・プロセッサ９１０によって処理されるように、アナログ入力信号をデジタル信号に変換するための、アナログ・デジタル変換器（ＡＤＣ）９１６ａと９１６ｂを含む。ＡＤＣ９１６ａと９１６ｂには各々、クロック信号発生器９１５によって発生させられるクロック信号９１５ｂが供給され得る。
ＬＯ信号発生器９７４は、ＴＸ ＬＯ信号発生器９７０と、ＲＸ ＬＯ信号発生器９８０とを含む。ＴＸ ＬＯ信号発生器９７０は、周波数アップコンバージョンのために用いられたＩとＱのＴＸ ＬＯ信号を発生させる。ＲＸ ＬＯ信号発生器９８０は、周波数ダウンコンバージョンのために用いられたＩとＱのＲＸ ＬＯ信号を発生させる。各ＬＯ信号は、特定の基本周波数を持つ周期的な信号である。ＰＬＬ９７２は、データ・プロセッサ９１０からタイミング情報を受信し、９７０と９８０によって発生させられるＴＸとＲＸのＬＯ信号の周波数および／又は位相を調整するために用いられる信号を発生させる。典型的な実施例においては、ＰＬＬ９７２、ＴＸ ＬＯ信号発生器９７０、ＲＸ ＬＯ信号発生器９８０は、現在の開示の技法を組み込むことができる。
当業者であれば、情報と信号が、任意の種々の異なる技術と技法を用いて表されることができるということを、理解できるだろう。例えば、上記の記述を通して参照され得るような、データ、命令、コマンド、情報、信号、ビット、シンボル、そしてチップは、電圧、電流、電磁波、磁気的フィールド又は磁気的粒子、光学的フィールド又は光学的粒子、又はその任意の組み合わせによって表されることができる。
当業者であれば、さらに、ここで開示された実施例と関連して記述された、様々な例示となるロジカル・ブロック、モジュール、回路、そしてアルゴリズム・ステップは、エレクトロニック・ハードウェア、コンピュータ・ソフトウェア、又は両方の組み合わせとしてインプリメントされ得ることは、十分理解できるだろう。このハードウェアとソフトウェアの互換性をはっきりと示すために、様々な説明の、コンポーネント、ブロック、モジュール、回路、そしてステップが、それらの機能性の観点から、一般的に上で示されている。そのような機能性が、ハードウェア又はソフトウェアのどちらとしてインプリメントされるかは、総合体系に課される、特定の適用と設計の制約に依存している。当業者であれば、各々の特定の適用に関して、変化する方法で記載された機能性をインプリメントできるが、しかし、そのようなインプリメンテーションの決定は、本発明の典型的な実施例の範囲から離れる原因として解釈されるべきではない。
ここで開示された実施例に関連して記載された様々な例示となるロジカル・ブロック、モジュール、及び、回路は、汎用目的のプロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）又は他のプログラマブル・ロジック・デバイス、ディスクリート・ゲート、又はトランジスタ・ロジック、ディスクリート・ハードウェア・コンポーネント、又は、ここで記された機能を実行するように設計されたその任意の組み合わせを用いて、インプリメント又は実行されることができる。汎用目的のプロセッサはマイクロプロセッサになり得るが、しかし、別の方法では、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、又は、ステート・マシーンになり得る。プロセッサは、例えば、１つのＤＳＰと１つのマイクロプロセッサの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと接続した１つ又はそれ以上のマイクロプロセッサ、又はその他のそのような構成のような、コンピューティング・デバイスの組み合わせとしてもインプリメントされることができる。
ここで開示された実施例に関連して記された方法又はアルゴリズムのステップは、ハードウェアにおいて、プロセッサによって実行されたソフトウェア・モジュールにおいて、又はその２つの組み合わせにおいて、直接実施されることができる。ソフトウェア・モジュールは、ランダム・アクセス・メモリ（ＲＡＭ）、フラッシュ・メモリ、読み取り専用メモリ（ＲＯＭ）、電気的プログラマブルＲＯＭ（ＥＰＲＯＭ）、電気的消去可能なプログラムブルＲＯＭ（ＥＥＰＲＯＭ）、レジスタ、ハード・ディスク、リムーバブル・ディスク、ＣＤ−ＲＯＭ、又は、技術的に知られた記憶媒体の任意の他の形式に存在し得る。典型的な記憶媒体は、記憶媒体から情報を読み取ることも、記憶媒体へ情報を書き込むこともできるようなプロセッサへ結合される。別の方法では、記憶媒体はプロセッサに対して不可欠になり得る。プロセッサと記憶媒体は、ＡＳＩＣに存在し得る。ＡＳＩＣは、ユーザ端末に存在し得る。別の方法では、プロセッサと記憶媒体は、ユーザ端末で個別のコンポーネントとして存在し得る。
１つ又はそれ以上の典型的な実施例においては、記された機能は、ハードウェア、ソフトウェア、ファームウェア、又はそれらの任意の組み合わせにおいてインプリメントされ得る。ソフトウェアでインプリメントされる場合、機能は、コンピュータ可読媒体に対する、１つ又はそれ以上の命令又はコードとして、記憶、又は送信され得る。コンピュータ可読媒体は、コンピュータ記憶媒体と、１箇所から別の箇所へのコンピュータ・プログラムの転送を容易にするような任意の媒体を含む通信媒体との両方を含む。記憶媒体は、コンピュータによってアクセスされることができるような、任意の有効な媒体になり得る。例のつもりで、そして限定するつもりではなくて、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭ、又は他の光学的ディスク記憶、磁気的ディスク記憶、又は磁気的記憶デバイス、又は、命令又はデータ構造の形式で希望のプログラム・コードを運んだり又は記憶したりするために用いられることができて、コンピュータによってアクセスされることができるような、任意の他の媒体を備えることができる。また、任意の結合が、コンピュータ可読媒体に正しく命令することができる。例えば、ソフトウェアが、同軸ケーブル、光ファイバ・ケーブル、ツイステッド・ペア、デジタル加入者線（ＤＳＬ）を用いた、ウェブサイト、サーバー、又は、他のリモート・ソース、又は、赤外線、ラジオ波、マイクロ波のような無線テクノロジーから送信される場合、そのとき、同軸ケーブル、光ファイバ・ケーブル、ツイステッド・ペア、ＤＳＬ、又は、赤外線、ラジオ波、マイクロ波のような無線テクノロジーは、媒体の定義に含まれることになる。ここで用いられたように、ディスク（ｄｉｓｋ）とディスク（ｄｉｓｃ）は、コンパクト・ディスク（ＣＤ）、レーザ・ディスク、光学ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピー（登録商標）・ディスク、及び、ブルーレイ・ディスクを含み、ここで、通常、ディスク（ｄｉｓｋ）がデータを磁気的に再生する一方で、ディスク（ｄｉｓｃ）はレーザを用いて、データを光学的に再生する。上記の組み合わせも、コンピュータ可読媒体の範囲内に含まれ得るだろう。
開示された典型的な実施例の前の記載は、当業者であれば本発明を作成又は使用することを可能にするように提供される。これらの典型的な実施例に対する多様な変更は、当業者対しては容易に理解できるだろうし、ここで定義された一般原理は、本発明の精神又は範囲から離れることなく他の実施例に対して適用され得る。このように、本発明は、ここで示された実施例に対して限定されるように意図されるわけではないが、原理とここで開示された新しい特徴に一致する最大範囲を与えられるようになる。
以下に本件出願当初の特許請求の範囲に記載された発明を付記する。
［１］
第２の周期的な信号を発生させるために第１の周期的な信号をデシメイトすることを備え、前記デシメイトすることは、
中間信号を発生させるために構成可能な整数比によって前記第１の周期的な信号の前記周波数を分割することと、
前記第２の周期的な信号を発生させるために構成可能な遅延によって前記中間信号を遅延させることと、
を備える、方法。
［２］
第１の比が、前記第２の周期的な信号の前記周波数に対する前記第１の周期的な信号の前記周波数の比を備えており、前記第１の比が非ゼロの分数部分を持つ場合、前記構成可能な整数比を変化させることをさらに備える、［１］の方法。
［３］
第１の比が、前記第２の周期的な信号の前記周波数に対する前記第１の周期的な信号の前記周波数の比を備えており、前記方法は増分サイクル・インデックスを記憶することをさらに備え、前記の前記構成可能な整数比を変化させることは、
第１の係数から第２の係数を差し引くことを備え、前記第２の係数は前記サイクル・インデックスより１つ少ない前記第１の比倍の床関数を備え、前記第１の係数は前記サイクル・インデックスの前記第１の比倍の床関数を備えている、［２］の方法。
［４］
前記構成可能な遅延による前記遅延が、
前記第１の周期的な信号の１周期未満の遅延を備える、［１］の方法。
［５］
第１の比が、前記第２の周期的な信号の前記周波数に対する前記第１の周期的な信号の前記周波数の比を備え、前記方法はさらに増分サイクル・インデックスを記憶することを備え、１周期未満の前記遅延は、前記サイクル・インデックスの前記第１の比倍の前記分数部分の前記第１の周期的な信号倍の１周期によって前記中間信号を遅延させることを備える、［４］の方法。
［６］
前記第２の周期的な信号の前記周波数に対する前記第１の周期的な信号の前記周波数の比を備える第１の比を計算することと、
増分サイクル・インデックスを記憶することと、
サイクル・インデックス毎に１回遅延された信号とともに第１の比を蓄積することと、
前記構成可能な整数比を発生させるために前記蓄積することの前記出力の床関数を計算することと、
前記構成可能な遅延を発生させるために前記蓄積することの前記出力から床関数の前記出力を差し引くことと、
前記構成可能な遅延を発生させられた前記遅延された信号に対して遅延させることと、
をさらに備える、［１］の方法。
［７］
前記第２の周期的な信号の前記周波数に対する前記第１の周期的な信号の前記周波数の比を備える第１の比を計算することと、
増分サイクル・インデックスを記憶することと、
サイクル・インデックス毎に１回遅延された信号とともに前記第１の比を蓄積することと、
前記構成可能な整数比を発生させるために前記蓄積することの前記出力の床関数を計算することと、
第１の遅延を発生させるために前記蓄積することの前記出力から床関数の前記出力を差し引くことと、
前記第１の遅延を発生させられた前記遅延された信号に対して遅延させることと、
前記構成可能な遅延を発生させるために前記第１の遅延をノイズ成型することと、
をさらに備える、［１］の方法。
［８］
前記ノイズ成型は、１次のシグマ−デルタ変調を前記第１の遅延に対して適用することを備える、［７］の方法。
［９］
受信された信号と、前記第１と第２の周期的な信号の積とを混合すること、
をさらに備える、［１］の方法。
［１０］
送信される信号と前記第１の周期的な信号とを混合すること、
をさらに備える、［９］の方法。
［１１］
送信される信号と、前記第１と第２の周期的な信号の積とを混合することと、
受信された信号と、前記第１の周期的な信号とを混合することと、
をさらに備える、［１］の方法。
［１２］
受信された信号と、前記第１の周期的な信号とを混合することと、
前記第１の周期的な信号との前記混合の前記出力を処理することと、
前記第２の周期的な信号との前記処理の前記出力を混合することと、
をさらに備える、［１］の方法。
［１３］
第２の直交周期的な信号を発生させるために前記第１の周期的な信号をデシメイトすることをさらに備え、前記第２の直交信号を発生させるために前記デシメイトすることは、
中間直交信号を発生させるために構成可能な直交整数比によって前記第１の周期的な信号の前記周波数を分割することと、
前記第２の直交周期的な信号を発生させるために構成可能な直交遅延によって前記中間直交信号を遅延させることと、
を備える、［１］の方法。
［１４］
中間信号を発生させるために構成可能な整数比によって第１の周期的な信号の前記周波数を分割するように構成された整数分割ブロックと、
前記第２の周期的な信号を発生させるために構成可能な遅延によって前記中間信号を遅延させるように構成された遅延ブロックと、
を備える、装置。
［１５］
第１の比が、前記第２の周期的な信号の前記周波数に対する前記第１の周期的な信号の前記周波数の比を備え、前記第１の比が非ゼロの分数部分を持つ場合に前記構成可能な整数比が変化する、［１４の装置．
［１６］
第１の比が、前記第２の周期的な信号の前記周波数に対する前記第１の周期的な信号の前記周波数の比を備え、前記装置は増分サイクル・インデックスを記憶するように構成され、前記装置は、第１係数から第２係数を差し引くように構成された比発生ブロックをさらに備え、前記第２係数は、前記サイクル・インデックスよりも１つ少ない前記第１の比倍の床関数を備え、前記第１係数は、前記サイクル・インデックスの前記第１の比倍の床関数を備える、［１４］の装置。
［１７］
前記遅延ブロックが、前記第１の周期的な信号の１周期より少ない構成可能な遅延によって前記中間信号を遅延させるように構成された、［１４］の装置。
［１８］
第１の比が、前記第２の周期的な信号の前記周波数に対する前記第１の周期的な信号の前記周波数の比を備え、前記装置は増分サイクル・インデックスを記憶するように構成され、前記遅延ブロックは、前記第１の比倍の前記サイクル・インデックスの前記分数部分の前記第１の周期的な信号倍の１周期によって前記中間信号を遅延させるように構成された、［１７］の装置。
［１９］
第１の比は、前記第２の周期的な信号の前記周波数に対する前記第１の周期的な信号の前記周波数の比を備え、前記装置は増分サイクル・インデックスを記憶するように構成され、前記装置はさらに、
サイクル・インデックス毎に１回遅延された信号と前記第１の比を蓄積するように構成されたクロック動作の加算器と、
前記構成可能な整数比を発生させるために前記クロック動作の加算器の前記出力の床関数を計算するように構成された床関数ブロックと、
前記構成可能な遅延を発生させるために前記クロック動作の加算器の前記出力から床関数ブロックの前記出力を差し引くように構成された加算器と、
発生させられた前記遅延された信号に対する前記構成可能な遅延を遅延させるように構成された遅延ブロックと、
を備える、［１４］の装置。
［２０］
第１の比は、前記第２の周期的な信号の前記周波数に対する前記第１の周期的な信号の前記周波数の比を備え、前記装置は増分サイクル・インデックスを記憶するように構成され、前記装置はさらに、
サイクル・インデックス毎に１回遅延された信号と前記第１の比を蓄積するように構成されたクロック動作の加算器と、
前記構成可能な整数比を発生させるために前記クロック動作の加算器の前記出力の床関数を計算するように構成された床関数ブロックと、
第１の遅延を発生させるために前記クロック動作の加算器の前記出力から床関数ブロックの前記出力を差し引くように構成された加算器と、
発生させられた前記遅延された信号に対して前記第１の遅延を遅延させるように構成された遅延ブロックと、
前記構成可能な遅延を発生させるために前記第１の遅延をノイズ成型するように構成されたノイズ成型ブロックと、
を備える、［１４］の装置。
［２１］
前記ノイズ成型ブロックが１次のシグマ・デルタ・モジュレータを備える、［２０］の装置。
［２２］
受信された信号と、前記第１と第２の周期的な信号の積とを混合するように構成されたミキサ、
をさらに備える、［１４］の装置。
［２３］
送信される信号と、前記第１の周期的な信号とを混合するように構成されたミキサ、
をさらに備える、［２２］の装置。
［２４］
送信される信号と、前記第１と第２の周期的な信号の積とを混合するように構成されたミキサと、
受信された信号と、前記第１の周期的な信号とを混合するように構成されたミキサと、
をさらに備える、［１４］の装置。
［２５］
受信された信号と前記第１の周期的な信号とを混合するように構成された第１のミキサと、
前記第１のミキサの処理された出力と前記第２の周期的な信号とを混合するように構成された第２のミキサと、
をさらに備える、［１４］の装置。
［２６］
中間直交信号を発生させるために構成可能な直交整数比によって前記第１の周期的な信号の前記周波数を分割するように構成された直交整数分割ブロックと、
第２の直交周期的な信号を発生させるために、構成可能な直交遅延によって前記中間直交信号を遅延させるように構成された直交遅延ブロックと、
をさらに備える、［１４］の装置。
［２７］
第２の周期的な信号を発生させるように第１の周期的な信号をデシメイトするための手段を備える、装置。
［２８］
デシメイトするための手段は、前記第２の周期的な信号を発生させるために構成可能な遅延によって信号を遅延させるための手段を備え、遅延させるための手段は、前記遅延をノイズ成型するための手段を備える、［２７］の装置。
［２９］
無線通信のためのデバイスであって、
アナログＴＸ信号を増幅させるための少なくとも１つのベースバンドＴＸアンプと、ＴＸ ＬＯ信号発生器とＲＸ ＬＯ信号発生器を備えるＬＯ信号発生器と、前記ＴＸ ＬＯ信号発生器と前記少なくとも１つのベースバンドＴＸアンプに結合されたアップコンバータと、前記アップコンバータの前記出力に結合されたＴＸフィルタと、前記ＴＸフィルタに結合されたパワー・アンプ（ＰＡ）と、ＲＸフィルタと、前記ＲＸフィルタに結合された低ノイズ・アンプ（ＬＮＡ）と、前記ＲＸ ＬＯ信号発生器と前記ＲＸフィルタに結合されたダウンコンバータと、前記ダウンコンバータの前記出力に結合された少なくとも１つのローパス・フィルタとを備え、前記ＬＯ信号発生器は、
中間信号を発生させるために構成可能な整数比によって第１の周期的な信号の前記周波数を分割するように構成された整数分割ブロックと、
前記第２の周期的な信号を発生させるために構成可能な遅延によって前記中間信号を遅延させるように構成された遅延ブロックと、
前記第１の周期的な信号を前記ＬＯ信号としてバッファするように構成された少なくとも１つの、前記ＴＸ ＬＯ信号発生器と前記ＲＸ ＬＯ信号発生器のうちの１つと、
を備える無線通信に関するデバイス。
［３０］
前記ＬＯ信号発生器は、前記第１の周期的な信号と前記第２の周期的な信号とを混合するためのミキサをさらに備え、前記ＴＸ ＬＯ信号発生器と前記ＲＸ ＬＯ信号発生器のうち少なくとも１つが前記ＬＯ信号として前記ミキサの出力積をバッファするように構成された、［２９のデバイス。
［３１］
前記ＬＯ信号発生器がさらに、中間直交信号を発生させるために構成可能な直交整数比によって前記第１の周期的な信号の前記周波数を分割するように構成された直交整数分割ブロックと、第２直交周期的な信号を発生させるために構成可能な直交遅延によって前記中間直交信号を遅延させるように構成された直交遅延ブロックと、を備える、［２９のデバイス。
［３２］
コンピュータに第２の周期的な信号を発生させるために第１の周期的な信号をデシメイトするようにさせるコードを記憶し、前記コードは、
コンピュータに中間信号を発生させるために構成可能な整数比によって前記第１の周期的な信号の前記周波数を分割するようにさせるコードと、
コンピュータに前記第２の周期的な信号を発生させるために構成可能な遅延によって前記中間信号を遅延させるようにさせるコードと、を備える、
コンピュータ・プログラム製品。

Claims (28)

  1. 第２の周期的な信号を発生させるために第１の周期的な信号をデシメイトすることを備え、前記デシメイトすることは、
    前記第２の周期的な信号の周波数に対する前記第１の周期的な信号の周波数の比を備える第１の比を計算することと、
    増分サイクル・インデックスを記憶することと、
    サイクル・インデックス毎に１回遅延された信号とともに前記第１の比を蓄積することと、
    構成可能な整数比を発生させるために前記蓄積することの出力の床関数を計算することと、
    中間信号を発生させるために前記構成可能な整数比によって前記第１の周期的な信号の前記周波数を分割することと、
    前記第２の周期的な信号を発生させるために構成可能な遅延によって前記中間信号を遅延させることと、
    前記構成可能な遅延を発生させるために前記蓄積することの前記出力から前記床関数の前記出力を差し引くことと、
    を備える、方法。
  2. 前記第１の比が非ゼロの分数部分を持つ場合、前記構成可能な整数比を変化させることをさらに備える、請求項１の方法。
  3. 前記構成可能な整数比を変化させることは、
    第１の係数から第２の係数を差し引くことを備え、前記第２の係数は前記サイクル・インデックスより１つ少ない前記第１の比倍の床関数を備え、前記第１の係数は前記サイクル・インデックスの前記第１の比倍の床関数を備えている、請求項２の方法。
  4. 前記構成可能な遅延による前記遅延が、
    前記第１の周期的な信号の１周期未満の遅延を備える、請求項１の方法。
  5. １周期未満の前記遅延は、前記サイクル・インデックスの前記第１の比倍の分数部分の前記第１の周期的な信号倍の１周期によって前記中間信号を遅延させることを備える、請求項４の方法。
  6. 前記構成可能な遅延を発生させるために前記蓄積することの前記出力から前記床関数の前記出力を差し引くことは、
    第１の遅延を発生させるために前記蓄積することの前記出力から床関数の前記出力を差し引くことと、
    前記構成可能な遅延を発生させるために前記第１の遅延をノイズ成型することと、
    を備える、請求項１の方法。
  7. 前記ノイズ成型は、１次のシグマ−デルタ変調を前記第１の遅延に対して適用することを備える、請求項６の方法。
  8. 受信された信号と、前記第１と第２の周期的な信号の積とを混合すること、をさらに備える、請求項１の方法。
  9. 送信される信号と前記第１の周期的な信号とを混合すること、
    をさらに備える、請求項８の方法。
  10. 送信される信号と、前記第１と第２の周期的な信号の積とを混合することと、
    受信された信号と、前記第１の周期的な信号とを混合することと、
    をさらに備える、請求項１の方法。
  11. 受信された信号と、前記第１の周期的な信号とを混合することと、
    前記第１の周期的な信号との前記混合の前記出力を処理することと、
    前記第２の周期的な信号との前記処理の前記出力を混合することと、
    をさらに備える、請求項１の方法。
  12. 第２の直交周期的な信号を発生させるために前記第１の周期的な信号をデシメイトすることをさらに備え、前記第２の直交信号を発生させるために前記デシメイトすることは、
    中間直交信号を発生させるために構成可能な直交整数比によって前記第１の周期的な信号の前記周波数を分割することと、
    前記第２の直交周期的な信号を発生させるために構成可能な直交遅延によって前記中間直交信号を遅延させることと、
    を備える、請求項１の方法。
  13. サイクル・インデックス毎に１回遅延された信号と前記第１の比を蓄積するように構成されたクロック動作の加算器と、
    構成可能な整数比を発生させるために前記クロック動作の加算器の出力の床関数を計算するように構成された床関数ブロックと、
    中間信号を発生させるために前記構成可能な整数比によって第１の周期的な信号の周波数を分割するように構成された整数分割ブロックと、
    前記第２の周期的な信号を発生させるために構成可能な遅延によって前記中間信号を遅延させるように構成された遅延ブロックと、
    前記構成可能な遅延を発生させるために前記クロック動作の加算器の前記出力から床関数ブロックの前記出力を差し引くように構成された加算器と、
    を備える、前記第２の周期的な信号の周波数に対する前記第１の周期的な信号の前記周波数の比を備える第１の比を計算し、増分サイクル・インデックスを記憶するように構成される装置。
  14. 前記第１の比が非ゼロの分数部分を持つ場合に前記構成可能な整数比が変化する、請求項１３の装置。
  15. 第１係数から第２係数を差し引くように構成された比発生ブロックをさらに備え、前記第２係数は、前記サイクル・インデックスよりも１つ少ない前記第１の比倍の床関数を備え、前記第１係数は、前記サイクル・インデックスの前記第１の比倍の床関数を備える、請求項１３の装置。
  16. 前記遅延ブロックが、前記第１の周期的な信号の１周期より少ない構成可能な遅延によって前記中間信号を遅延させるように構成された、請求項１３の装置。
  17. 前記遅延ブロックは、前記第１の比倍の前記サイクル・インデックスの分数部分の前記第１の周期的な信号倍の１周期によって前記中間信号を遅延させるように構成された、請求項１６の装置。
  18. 前記構成可能な遅延を発生させるために前記クロック動作の加算器の前記出力から床関数ブロックの前記出力を差し引くように構成された加算器は、
    第１の遅延を発生させるために前記クロック動作の加算器の前記出力から床関数ブロックの前記出力を差し引くように構成された加算器と、
    前記構成可能な遅延を発生させるために前記第１の遅延をノイズ成型するように構成されたノイズ成型ブロックと、
    を備える、請求項１３の装置。
  19. 前記ノイズ成型ブロックが１次のシグマ・デルタ・モジュレータを備える、請求項１８の装置。
  20. 受信された信号と、前記第１と第２の周期的な信号の積とを混合するように構成されたミキサ、
    をさらに備える、請求項１３の装置。
  21. 送信される信号と、前記第１の周期的な信号とを混合するように構成されたミキサ、
    をさらに備える、請求項２０の装置。
  22. 送信される信号と、前記第１と第２の周期的な信号の積とを混合するように構成されたミキサと、
    受信された信号と、前記第１の周期的な信号とを混合するように構成されたミキサと、
    をさらに備える、請求項１３の装置。
  23. 受信された信号と前記第１の周期的な信号とを混合するように構成された第１のミキサと、
    前記第１のミキサの処理された出力と前記第２の周期的な信号とを混合するように構成された第２のミキサと、
    をさらに備える、請求項１３の装置。
  24. 中間直交信号を発生させるために構成可能な直交整数比によって前記第１の周期的な信号の前記周波数を分割するように構成された直交整数分割ブロックと、
    第２の直交周期的な信号を発生させるために、構成可能な直交遅延によって前記中間直交信号を遅延させるように構成された直交遅延ブロックと、
    をさらに備える、請求項１３の装置。
  25. 無線通信のためのデバイスであって、
    アナログＴＸ信号を増幅させるための少なくとも１つのベースバンドＴＸアンプと、ＴＸ ＬＯ信号発生器とＲＸ ＬＯ信号発生器を備えるＬＯ信号発生器と、前記ＴＸ ＬＯ信号発生器と前記少なくとも１つのベースバンドＴＸアンプに結合されたアップコンバータと、前記アップコンバータの出力に結合されたＴＸフィルタと、前記ＴＸフィルタに結合されたパワー・アンプ（ＰＡ）と、ＲＸフィルタと、前記ＲＸフィルタに結合された低ノイズ・アンプ（ＬＮＡ）と、前記ＲＸ ＬＯ信号発生器と前記ＲＸフィルタに結合されたダウンコンバータと、前記ダウンコンバータの前記出力に結合された少なくとも１つのローパス・フィルタとを備え、第２の周期的な信号の周波数に対する第１の周期的な信号の周波数の比を備える第１の比を計算し、増分サイクル・インデックスを記憶するように構成される前記ＬＯ信号発生器は、
    サイクル・インデックス毎に１回遅延された信号と前記第１の比を蓄積するように構成されたクロック動作の加算器と、
    構成可能な整数比を発生させるために前記クロック動作の加算器の出力の床関数を計算するように構成された床関数ブロックと、
    中間信号を発生させるために前記構成可能な整数比によって前記第１の周期的な信号の前記周波数を分割するように構成された整数分割ブロックと、
    前記第２の周期的な信号を発生させるために構成可能な遅延によって前記中間信号を遅延させるように構成された遅延ブロックと、
    前記第１の周期的な信号を前記ＬＯ信号としてバッファするように構成された少なくとも１つの、前記ＴＸ ＬＯ信号発生器と前記ＲＸ ＬＯ信号発生器のうちの１つと、
    前記構成可能な遅延を発生させるために前記クロック動作の加算器の前記出力から床関数ブロックの前記出力を差し引くように構成された加算器と、
    を備える無線通信に関するデバイス。
  26. 前記ＬＯ信号発生器は、前記第１の周期的な信号と前記第２の周期的な信号とを混合するためのミキサをさらに備え、前記ＴＸ ＬＯ信号発生器と前記ＲＸ ＬＯ信号発生器のうち少なくとも１つが前記ＬＯ信号として前記ミキサの出力積をバッファするように構成された、請求項２５のデバイス。
  27. 前記ＬＯ信号発生器がさらに、中間直交信号を発生させるために構成可能な直交整数比によって前記第１の周期的な信号の前記周波数を分割するように構成された直交整数分割ブロックと、第２直交周期的な信号を発生させるために構成可能な直交遅延によって前記中間直交信号を遅延させるように構成された直交遅延ブロックと、を備える、請求項２５のデバイス。
  28. コンピュータに第２の周期的な信号を発生させるために第１の周期的な信号をデシメイトするようにさせるコードを記憶し、前記コードは、
    コンピュータに前記第２の周期的な信号の周波数に対する前記第１の周期的な信号の周波数の比を備える第１の比を計算させるためのコードと、
    コンピュータに増分サイクル・インデックスを記憶させるためのコードと、
    コンピュータにサイクル・インデックス毎に１回遅延された信号とともに前記第１の比を蓄積させるためのコードと、
    コンピュータに構成可能な整数比を発生させるために前記蓄積することの出力の床関数を計算させるためのコードと、
    コンピュータに中間信号を発生させるために前記構成可能な整数比によって前記第１の周期的な信号の周波数を分割するようにさせるコードと、
    コンピュータに前記第２の周期的な信号を発生させるために構成可能な遅延によって前記中間信号を遅延させるようにさせるコードと、
    コンピュータに前記構成可能な遅延を発生させるために前記蓄積することの前記出力から前記床関数の前記出力を差し引くようにさせるコードと、
    を備える、コンピュータ可読記憶媒体。
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