JP5694372B2 - 信号デシメーション技法 - Google Patents
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Description
以下に本件出願当初の特許請求の範囲に記載された発明を付記する。
[1]
第2の周期的な信号を発生させるために第1の周期的な信号をデシメイトすることを備え、前記デシメイトすることは、
中間信号を発生させるために構成可能な整数比によって前記第1の周期的な信号の前記周波数を分割することと、
前記第2の周期的な信号を発生させるために構成可能な遅延によって前記中間信号を遅延させることと、
を備える、方法。
[2]
第1の比が、前記第2の周期的な信号の前記周波数に対する前記第1の周期的な信号の前記周波数の比を備えており、前記第1の比が非ゼロの分数部分を持つ場合、前記構成可能な整数比を変化させることをさらに備える、[1]の方法。
[3]
第1の比が、前記第2の周期的な信号の前記周波数に対する前記第1の周期的な信号の前記周波数の比を備えており、前記方法は増分サイクル・インデックスを記憶することをさらに備え、前記の前記構成可能な整数比を変化させることは、
第1の係数から第2の係数を差し引くことを備え、前記第2の係数は前記サイクル・インデックスより1つ少ない前記第1の比倍の床関数を備え、前記第1の係数は前記サイクル・インデックスの前記第1の比倍の床関数を備えている、[2]の方法。
[4]
前記構成可能な遅延による前記遅延が、
前記第1の周期的な信号の1周期未満の遅延を備える、[1]の方法。
[5]
第1の比が、前記第2の周期的な信号の前記周波数に対する前記第1の周期的な信号の前記周波数の比を備え、前記方法はさらに増分サイクル・インデックスを記憶することを備え、1周期未満の前記遅延は、前記サイクル・インデックスの前記第1の比倍の前記分数部分の前記第1の周期的な信号倍の1周期によって前記中間信号を遅延させることを備える、[4]の方法。
[6]
前記第2の周期的な信号の前記周波数に対する前記第1の周期的な信号の前記周波数の比を備える第1の比を計算することと、
増分サイクル・インデックスを記憶することと、
サイクル・インデックス毎に1回遅延された信号とともに第1の比を蓄積することと、
前記構成可能な整数比を発生させるために前記蓄積することの前記出力の床関数を計算することと、
前記構成可能な遅延を発生させるために前記蓄積することの前記出力から床関数の前記出力を差し引くことと、
前記構成可能な遅延を発生させられた前記遅延された信号に対して遅延させることと、
をさらに備える、[1]の方法。
[7]
前記第2の周期的な信号の前記周波数に対する前記第1の周期的な信号の前記周波数の比を備える第1の比を計算することと、
増分サイクル・インデックスを記憶することと、
サイクル・インデックス毎に1回遅延された信号とともに前記第1の比を蓄積することと、
前記構成可能な整数比を発生させるために前記蓄積することの前記出力の床関数を計算することと、
第1の遅延を発生させるために前記蓄積することの前記出力から床関数の前記出力を差し引くことと、
前記第1の遅延を発生させられた前記遅延された信号に対して遅延させることと、
前記構成可能な遅延を発生させるために前記第1の遅延をノイズ成型することと、
をさらに備える、[1]の方法。
[8]
前記ノイズ成型は、1次のシグマ−デルタ変調を前記第1の遅延に対して適用することを備える、[7]の方法。
[9]
受信された信号と、前記第1と第2の周期的な信号の積とを混合すること、
をさらに備える、[1]の方法。
[10]
送信される信号と前記第1の周期的な信号とを混合すること、
をさらに備える、[9]の方法。
[11]
送信される信号と、前記第1と第2の周期的な信号の積とを混合することと、
受信された信号と、前記第1の周期的な信号とを混合することと、
をさらに備える、[1]の方法。
[12]
受信された信号と、前記第1の周期的な信号とを混合することと、
前記第1の周期的な信号との前記混合の前記出力を処理することと、
前記第2の周期的な信号との前記処理の前記出力を混合することと、
をさらに備える、[1]の方法。
[13]
第2の直交周期的な信号を発生させるために前記第1の周期的な信号をデシメイトすることをさらに備え、前記第2の直交信号を発生させるために前記デシメイトすることは、
中間直交信号を発生させるために構成可能な直交整数比によって前記第1の周期的な信号の前記周波数を分割することと、
前記第2の直交周期的な信号を発生させるために構成可能な直交遅延によって前記中間直交信号を遅延させることと、
を備える、[1]の方法。
[14]
中間信号を発生させるために構成可能な整数比によって第1の周期的な信号の前記周波数を分割するように構成された整数分割ブロックと、
前記第2の周期的な信号を発生させるために構成可能な遅延によって前記中間信号を遅延させるように構成された遅延ブロックと、
を備える、装置。
[15]
第1の比が、前記第2の周期的な信号の前記周波数に対する前記第1の周期的な信号の前記周波数の比を備え、前記第1の比が非ゼロの分数部分を持つ場合に前記構成可能な整数比が変化する、[14の装置.
[16]
第1の比が、前記第2の周期的な信号の前記周波数に対する前記第1の周期的な信号の前記周波数の比を備え、前記装置は増分サイクル・インデックスを記憶するように構成され、前記装置は、第1係数から第2係数を差し引くように構成された比発生ブロックをさらに備え、前記第2係数は、前記サイクル・インデックスよりも1つ少ない前記第1の比倍の床関数を備え、前記第1係数は、前記サイクル・インデックスの前記第1の比倍の床関数を備える、[14]の装置。
[17]
前記遅延ブロックが、前記第1の周期的な信号の1周期より少ない構成可能な遅延によって前記中間信号を遅延させるように構成された、[14]の装置。
[18]
第1の比が、前記第2の周期的な信号の前記周波数に対する前記第1の周期的な信号の前記周波数の比を備え、前記装置は増分サイクル・インデックスを記憶するように構成され、前記遅延ブロックは、前記第1の比倍の前記サイクル・インデックスの前記分数部分の前記第1の周期的な信号倍の1周期によって前記中間信号を遅延させるように構成された、[17]の装置。
[19]
第1の比は、前記第2の周期的な信号の前記周波数に対する前記第1の周期的な信号の前記周波数の比を備え、前記装置は増分サイクル・インデックスを記憶するように構成され、前記装置はさらに、
サイクル・インデックス毎に1回遅延された信号と前記第1の比を蓄積するように構成されたクロック動作の加算器と、
前記構成可能な整数比を発生させるために前記クロック動作の加算器の前記出力の床関数を計算するように構成された床関数ブロックと、
前記構成可能な遅延を発生させるために前記クロック動作の加算器の前記出力から床関数ブロックの前記出力を差し引くように構成された加算器と、
発生させられた前記遅延された信号に対する前記構成可能な遅延を遅延させるように構成された遅延ブロックと、
を備える、[14]の装置。
[20]
第1の比は、前記第2の周期的な信号の前記周波数に対する前記第1の周期的な信号の前記周波数の比を備え、前記装置は増分サイクル・インデックスを記憶するように構成され、前記装置はさらに、
サイクル・インデックス毎に1回遅延された信号と前記第1の比を蓄積するように構成されたクロック動作の加算器と、
前記構成可能な整数比を発生させるために前記クロック動作の加算器の前記出力の床関数を計算するように構成された床関数ブロックと、
第1の遅延を発生させるために前記クロック動作の加算器の前記出力から床関数ブロックの前記出力を差し引くように構成された加算器と、
発生させられた前記遅延された信号に対して前記第1の遅延を遅延させるように構成された遅延ブロックと、
前記構成可能な遅延を発生させるために前記第1の遅延をノイズ成型するように構成されたノイズ成型ブロックと、
を備える、[14]の装置。
[21]
前記ノイズ成型ブロックが1次のシグマ・デルタ・モジュレータを備える、[20]の装置。
[22]
受信された信号と、前記第1と第2の周期的な信号の積とを混合するように構成されたミキサ、
をさらに備える、[14]の装置。
[23]
送信される信号と、前記第1の周期的な信号とを混合するように構成されたミキサ、
をさらに備える、[22]の装置。
[24]
送信される信号と、前記第1と第2の周期的な信号の積とを混合するように構成されたミキサと、
受信された信号と、前記第1の周期的な信号とを混合するように構成されたミキサと、
をさらに備える、[14]の装置。
[25]
受信された信号と前記第1の周期的な信号とを混合するように構成された第1のミキサと、
前記第1のミキサの処理された出力と前記第2の周期的な信号とを混合するように構成された第2のミキサと、
をさらに備える、[14]の装置。
[26]
中間直交信号を発生させるために構成可能な直交整数比によって前記第1の周期的な信号の前記周波数を分割するように構成された直交整数分割ブロックと、
第2の直交周期的な信号を発生させるために、構成可能な直交遅延によって前記中間直交信号を遅延させるように構成された直交遅延ブロックと、
をさらに備える、[14]の装置。
[27]
第2の周期的な信号を発生させるように第1の周期的な信号をデシメイトするための手段を備える、装置。
[28]
デシメイトするための手段は、前記第2の周期的な信号を発生させるために構成可能な遅延によって信号を遅延させるための手段を備え、遅延させるための手段は、前記遅延をノイズ成型するための手段を備える、[27]の装置。
[29]
無線通信のためのデバイスであって、
アナログTX信号を増幅させるための少なくとも1つのベースバンドTXアンプと、TX LO信号発生器とRX LO信号発生器を備えるLO信号発生器と、前記TX LO信号発生器と前記少なくとも1つのベースバンドTXアンプに結合されたアップコンバータと、前記アップコンバータの前記出力に結合されたTXフィルタと、前記TXフィルタに結合されたパワー・アンプ(PA)と、RXフィルタと、前記RXフィルタに結合された低ノイズ・アンプ(LNA)と、前記RX LO信号発生器と前記RXフィルタに結合されたダウンコンバータと、前記ダウンコンバータの前記出力に結合された少なくとも1つのローパス・フィルタとを備え、前記LO信号発生器は、
中間信号を発生させるために構成可能な整数比によって第1の周期的な信号の前記周波数を分割するように構成された整数分割ブロックと、
前記第2の周期的な信号を発生させるために構成可能な遅延によって前記中間信号を遅延させるように構成された遅延ブロックと、
前記第1の周期的な信号を前記LO信号としてバッファするように構成された少なくとも1つの、前記TX LO信号発生器と前記RX LO信号発生器のうちの1つと、
を備える無線通信に関するデバイス。
[30]
前記LO信号発生器は、前記第1の周期的な信号と前記第2の周期的な信号とを混合するためのミキサをさらに備え、前記TX LO信号発生器と前記RX LO信号発生器のうち少なくとも1つが前記LO信号として前記ミキサの出力積をバッファするように構成された、[29のデバイス。
[31]
前記LO信号発生器がさらに、中間直交信号を発生させるために構成可能な直交整数比によって前記第1の周期的な信号の前記周波数を分割するように構成された直交整数分割ブロックと、第2直交周期的な信号を発生させるために構成可能な直交遅延によって前記中間直交信号を遅延させるように構成された直交遅延ブロックと、を備える、[29のデバイス。
[32]
コンピュータに第2の周期的な信号を発生させるために第1の周期的な信号をデシメイトするようにさせるコードを記憶し、前記コードは、
コンピュータに中間信号を発生させるために構成可能な整数比によって前記第1の周期的な信号の前記周波数を分割するようにさせるコードと、
コンピュータに前記第2の周期的な信号を発生させるために構成可能な遅延によって前記中間信号を遅延させるようにさせるコードと、を備える、
コンピュータ・プログラム製品。
Claims (28)
- 第2の周期的な信号を発生させるために第1の周期的な信号をデシメイトすることを備え、前記デシメイトすることは、
前記第2の周期的な信号の周波数に対する前記第1の周期的な信号の周波数の比を備える第1の比を計算することと、
増分サイクル・インデックスを記憶することと、
サイクル・インデックス毎に1回遅延された信号とともに前記第1の比を蓄積することと、
構成可能な整数比を発生させるために前記蓄積することの出力の床関数を計算することと、
中間信号を発生させるために前記構成可能な整数比によって前記第1の周期的な信号の前記周波数を分割することと、
前記第2の周期的な信号を発生させるために構成可能な遅延によって前記中間信号を遅延させることと、
前記構成可能な遅延を発生させるために前記蓄積することの前記出力から前記床関数の前記出力を差し引くことと、
を備える、方法。 - 前記第1の比が非ゼロの分数部分を持つ場合、前記構成可能な整数比を変化させることをさらに備える、請求項1の方法。
- 前記構成可能な整数比を変化させることは、
第1の係数から第2の係数を差し引くことを備え、前記第2の係数は前記サイクル・インデックスより1つ少ない前記第1の比倍の床関数を備え、前記第1の係数は前記サイクル・インデックスの前記第1の比倍の床関数を備えている、請求項2の方法。 - 前記構成可能な遅延による前記遅延が、
前記第1の周期的な信号の1周期未満の遅延を備える、請求項1の方法。 - 1周期未満の前記遅延は、前記サイクル・インデックスの前記第1の比倍の分数部分の前記第1の周期的な信号倍の1周期によって前記中間信号を遅延させることを備える、請求項4の方法。
- 前記構成可能な遅延を発生させるために前記蓄積することの前記出力から前記床関数の前記出力を差し引くことは、
第1の遅延を発生させるために前記蓄積することの前記出力から床関数の前記出力を差し引くことと、
前記構成可能な遅延を発生させるために前記第1の遅延をノイズ成型することと、
を備える、請求項1の方法。 - 前記ノイズ成型は、1次のシグマ−デルタ変調を前記第1の遅延に対して適用することを備える、請求項6の方法。
- 受信された信号と、前記第1と第2の周期的な信号の積とを混合すること、をさらに備える、請求項1の方法。
- 送信される信号と前記第1の周期的な信号とを混合すること、
をさらに備える、請求項8の方法。 - 送信される信号と、前記第1と第2の周期的な信号の積とを混合することと、
受信された信号と、前記第1の周期的な信号とを混合することと、
をさらに備える、請求項1の方法。 - 受信された信号と、前記第1の周期的な信号とを混合することと、
前記第1の周期的な信号との前記混合の前記出力を処理することと、
前記第2の周期的な信号との前記処理の前記出力を混合することと、
をさらに備える、請求項1の方法。 - 第2の直交周期的な信号を発生させるために前記第1の周期的な信号をデシメイトすることをさらに備え、前記第2の直交信号を発生させるために前記デシメイトすることは、
中間直交信号を発生させるために構成可能な直交整数比によって前記第1の周期的な信号の前記周波数を分割することと、
前記第2の直交周期的な信号を発生させるために構成可能な直交遅延によって前記中間直交信号を遅延させることと、
を備える、請求項1の方法。 - サイクル・インデックス毎に1回遅延された信号と前記第1の比を蓄積するように構成されたクロック動作の加算器と、
構成可能な整数比を発生させるために前記クロック動作の加算器の出力の床関数を計算するように構成された床関数ブロックと、
中間信号を発生させるために前記構成可能な整数比によって第1の周期的な信号の周波数を分割するように構成された整数分割ブロックと、
前記第2の周期的な信号を発生させるために構成可能な遅延によって前記中間信号を遅延させるように構成された遅延ブロックと、
前記構成可能な遅延を発生させるために前記クロック動作の加算器の前記出力から床関数ブロックの前記出力を差し引くように構成された加算器と、
を備える、前記第2の周期的な信号の周波数に対する前記第1の周期的な信号の前記周波数の比を備える第1の比を計算し、増分サイクル・インデックスを記憶するように構成される装置。 - 前記第1の比が非ゼロの分数部分を持つ場合に前記構成可能な整数比が変化する、請求項13の装置。
- 第1係数から第2係数を差し引くように構成された比発生ブロックをさらに備え、前記第2係数は、前記サイクル・インデックスよりも1つ少ない前記第1の比倍の床関数を備え、前記第1係数は、前記サイクル・インデックスの前記第1の比倍の床関数を備える、請求項13の装置。
- 前記遅延ブロックが、前記第1の周期的な信号の1周期より少ない構成可能な遅延によって前記中間信号を遅延させるように構成された、請求項13の装置。
- 前記遅延ブロックは、前記第1の比倍の前記サイクル・インデックスの分数部分の前記第1の周期的な信号倍の1周期によって前記中間信号を遅延させるように構成された、請求項16の装置。
- 前記構成可能な遅延を発生させるために前記クロック動作の加算器の前記出力から床関数ブロックの前記出力を差し引くように構成された加算器は、
第1の遅延を発生させるために前記クロック動作の加算器の前記出力から床関数ブロックの前記出力を差し引くように構成された加算器と、
前記構成可能な遅延を発生させるために前記第1の遅延をノイズ成型するように構成されたノイズ成型ブロックと、
を備える、請求項13の装置。 - 前記ノイズ成型ブロックが1次のシグマ・デルタ・モジュレータを備える、請求項18の装置。
- 受信された信号と、前記第1と第2の周期的な信号の積とを混合するように構成されたミキサ、
をさらに備える、請求項13の装置。 - 送信される信号と、前記第1の周期的な信号とを混合するように構成されたミキサ、
をさらに備える、請求項20の装置。 - 送信される信号と、前記第1と第2の周期的な信号の積とを混合するように構成されたミキサと、
受信された信号と、前記第1の周期的な信号とを混合するように構成されたミキサと、
をさらに備える、請求項13の装置。 - 受信された信号と前記第1の周期的な信号とを混合するように構成された第1のミキサと、
前記第1のミキサの処理された出力と前記第2の周期的な信号とを混合するように構成された第2のミキサと、
をさらに備える、請求項13の装置。 - 中間直交信号を発生させるために構成可能な直交整数比によって前記第1の周期的な信号の前記周波数を分割するように構成された直交整数分割ブロックと、
第2の直交周期的な信号を発生させるために、構成可能な直交遅延によって前記中間直交信号を遅延させるように構成された直交遅延ブロックと、
をさらに備える、請求項13の装置。 - 無線通信のためのデバイスであって、
アナログTX信号を増幅させるための少なくとも1つのベースバンドTXアンプと、TX LO信号発生器とRX LO信号発生器を備えるLO信号発生器と、前記TX LO信号発生器と前記少なくとも1つのベースバンドTXアンプに結合されたアップコンバータと、前記アップコンバータの出力に結合されたTXフィルタと、前記TXフィルタに結合されたパワー・アンプ(PA)と、RXフィルタと、前記RXフィルタに結合された低ノイズ・アンプ(LNA)と、前記RX LO信号発生器と前記RXフィルタに結合されたダウンコンバータと、前記ダウンコンバータの前記出力に結合された少なくとも1つのローパス・フィルタとを備え、第2の周期的な信号の周波数に対する第1の周期的な信号の周波数の比を備える第1の比を計算し、増分サイクル・インデックスを記憶するように構成される前記LO信号発生器は、
サイクル・インデックス毎に1回遅延された信号と前記第1の比を蓄積するように構成されたクロック動作の加算器と、
構成可能な整数比を発生させるために前記クロック動作の加算器の出力の床関数を計算するように構成された床関数ブロックと、
中間信号を発生させるために前記構成可能な整数比によって前記第1の周期的な信号の前記周波数を分割するように構成された整数分割ブロックと、
前記第2の周期的な信号を発生させるために構成可能な遅延によって前記中間信号を遅延させるように構成された遅延ブロックと、
前記第1の周期的な信号を前記LO信号としてバッファするように構成された少なくとも1つの、前記TX LO信号発生器と前記RX LO信号発生器のうちの1つと、
前記構成可能な遅延を発生させるために前記クロック動作の加算器の前記出力から床関数ブロックの前記出力を差し引くように構成された加算器と、
を備える無線通信に関するデバイス。 - 前記LO信号発生器は、前記第1の周期的な信号と前記第2の周期的な信号とを混合するためのミキサをさらに備え、前記TX LO信号発生器と前記RX LO信号発生器のうち少なくとも1つが前記LO信号として前記ミキサの出力積をバッファするように構成された、請求項25のデバイス。
- 前記LO信号発生器がさらに、中間直交信号を発生させるために構成可能な直交整数比によって前記第1の周期的な信号の前記周波数を分割するように構成された直交整数分割ブロックと、第2直交周期的な信号を発生させるために構成可能な直交遅延によって前記中間直交信号を遅延させるように構成された直交遅延ブロックと、を備える、請求項25のデバイス。
- コンピュータに第2の周期的な信号を発生させるために第1の周期的な信号をデシメイトするようにさせるコードを記憶し、前記コードは、
コンピュータに前記第2の周期的な信号の周波数に対する前記第1の周期的な信号の周波数の比を備える第1の比を計算させるためのコードと、
コンピュータに増分サイクル・インデックスを記憶させるためのコードと、
コンピュータにサイクル・インデックス毎に1回遅延された信号とともに前記第1の比を蓄積させるためのコードと、
コンピュータに構成可能な整数比を発生させるために前記蓄積することの出力の床関数を計算させるためのコードと、
コンピュータに中間信号を発生させるために前記構成可能な整数比によって前記第1の周期的な信号の周波数を分割するようにさせるコードと、
コンピュータに前記第2の周期的な信号を発生させるために構成可能な遅延によって前記中間信号を遅延させるようにさせるコードと、
コンピュータに前記構成可能な遅延を発生させるために前記蓄積することの前記出力から前記床関数の前記出力を差し引くようにさせるコードと、
を備える、コンピュータ可読記憶媒体。
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