KR101447147B1 - 다중 명령 스트림들 메모리 시스템 - Google Patents

다중 명령 스트림들 메모리 시스템 Download PDF

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Abstract

2개의 스레드들을 프로세싱하는 프로세서, 프로세서와 통신하는 메모리 디바이스를 포함하는 시스템이 기재되며, 메모리 디바이스는 입력 어드레스 신호를 수신하고 메모리 셀들의 복수의 그룹들을 포함하고, 메모리 셀의 각각의 그룹은 동일한 입력 어드레스를 갖는 2개의 비휘발성 메모리를 포함하고, 각각의 메모리 셀은 저항성 메모리 엘리먼트를 포함하고 대응하는 스레드에 연관된다.

Description

다중 명령 스트림들 메모리 시스템{MULTIPLE INSTRUCTION STREAMS MEMORY SYSTEM}
본 개시는 일반적으로 다수의 비-휘발성 메모리 엘리먼트들을 포함하는 메모리 셀에 관한 것이다.
기술에 있어서의 진보들은 컴퓨팅 디바이스들을 더 작고 더욱 강력하게 하였다. 예를 들어, 현재 작고 경량이며 사용자들이 휴대하기 쉬운 무선 전화들, 개인 휴대 정보 단말들(PDA들), 및 페이징 디바이스들과 같은 무선 컴퓨팅 디바이스들을 포함하는 다양한 휴대용 개인 컴퓨팅 디바이스들이 존재한다. 보다 구체적으로, 셀룰러 전화들 및 인터넷 프로토콜(IP) 전화들과 같은 무선 전화들은 무선 네트워크들을 통해 음성 및 데이터 패킷들을 통신할 수 있다. 또한, 다수의 이러한 무선 전화들은 여기에 포함된 다른 타입들의 디바이스들을 포함한다. 예를 들어, 무선 전화는 또한 디지털 정지화상 카메라, 디지털 비디오 카메라, 디지털 레코더 및 오디오 파일 재생기를 포함할 수 있다. 또한, 이러한 무선 전화들은 인터넷에 액세스하는데 이용될 수 있는 웹 브라우저 애플리케이션과 같은 소프트웨어 애플리케이션들을 포함하는 실행 가능한 명령들을 프로세싱할 수 있다. 그럼으로서, 이러한 무선 전화들은 상당한 컴퓨팅 성능들을 포함할 수 있다.
프로세서의 컴퓨팅 성능들은 SMT(Simultaneous Multi-Threading)의 이용을 통해 증가될 수 있다. SMT는 하나의 사이클에서 다수의 스레드들로부터 다수의 명령들의 발행을 가능하게 함으로써 더 높은 IPC(instructions per cycle)를 제공한다. SMT 프로세서와 연관되는 레지스터 파일들은 각각의 스레드와 연관된 아키텍처 "상태들"을 저장하는데 이용되고, 수행을 위한 다수의 판독 및 기록 포트들을 또한 지원할 수 있다. 예를 들어, 중앙 처리 장치(CPU) 시스템에서, 다수의 에이전트들은 동일한 프로세서 클록 사이클에서 레지스터 파일의 공통 위치를 액세스하도록 시도할 수 있다. 다수의 포트들에 의해, 제 1 에이전트가 판독/기록 동작을 처리할 수 있기 이전에 제 1 에이전트는 제 2 에이전트가 판독/기록 동작을 완료하기를 대기할 필요가 없다. 상이한 포트들을 통해 양(both) 에이전트들이 공통 레지스터에 액세스하는 것을 가능하게 하는 것은 판독 및 기록 동작들에 대한 증가된 메모리 대역폭을 야기한다.
RAM 디바이스의 각각의 메모리 셀에 다수의 포트들의 부가는 각각의 메모리 셀의 크기를 증가시킨다. 부가적인 포트들의 부가로 인한 메모리 셀의 크기의 증가는 메모리 디바이스의 타입에 의존할 수 있다. 예를 들어, 이중-포트 SRAM 셀을 형성하기 위해 단일 포트 정적 랜덤 액세스 메모리(SRAM) 셀에 부가적인 기록 포트를 부가하는 것은 통상적으로 부가적인 회로를 수반한다. 더 큰 메모리 셀은 지연 및 전력 사용을 증가시키는 경향이 있고, 이는 다수의 전자 디바이스들에서 불리하다.
특정한 실시예에서, 다수의 비-휘발성 메모리들을 갖는 SMT 셀(즉, 다중-포트 및 다중-스레드 메모리 셀)이 소개된다. 표준 SRAM 대응물(counterpart)보다 더 작은 크기를 갖는 다중-포트 및 다중-스레드 MRAM(magnetoresistive random access memory) 디바이스가 기재된다. 또한, 비-휘발성 MRAM 디바이스는 인스턴트-온 아키텍처(instant-on architecture)의 이용을 가능하게 하는 비-휘발성 메모리 엘리먼트를 포함한다.
특정한 실시예에서, 복수의 메모리 셀들을 포함하는 메모리 디바이스가 기재되며, 여기서 메모리 셀들 중 적어도 하나는 제 1 저항성 메모리 엘리먼트를 포함하는 제 1 비-휘발성 메모리 엘리먼트 및 제 2 저항성 메모리 엘리먼트를 포함하는 제 2 비-휘발성 메모리 엘리먼트를 포함한다.
특정한 실시예에서, 프로세서 및 프로세서에 액세스 가능한 복수의 메모리 셀들을 포함하는 시스템이 기재되며, 여기서 메모리 셀들 중 적어도 하나는 제 1 저항성 메모리 엘리먼트를 포함하는 제 1 다중-포트 비-휘발성 메모리 엘리먼트 및 제 2 저항성 메모리 엘리먼트를 포함하는 제 2 다중-포트 비-휘발성 메모리 엘리먼트를 포함한다.
특정한 실시예에서, 제 1 비-휘발성 메모리 엘리먼트 및 제 2 비-휘발성 메모리 엘리먼트를 포함하는 단일의 메모리 셀에서 제 1 데이터를 수신하고 제 2 데이터를 수신하는 단계를 포함하는 방법이 기재된다. 방법은 또한 제 1 비-휘발성 메모리 엘리먼트의 제 1 저항성 메모리 엘리먼트에 제 1 데이터를 저장하는 단계 및 제 2 비-휘발성 메모리 엘리먼트의 제 2 저항성 메모리 엘리먼트에 제 2 데이터를 저장하는 단계를 포함한다.
본 개시의 다른 양상들, 이점들, 및 특징들은 도면의 간단한 설명, 발명을 실시하기 위한 구체적인 내용 및 특허청구범위를 포함하는 전체 출원서의 고찰 이후에 자명하게 될 것이다.
도 1은 다수의 비-휘발성 메모리 엘리먼트들을 포함하는 셀을 갖는 시스템의 특정한 예시적인 실시예의 블록도.
도 2는 다수의 저항성 엘리먼트들을 포함하는 셀을 갖는 시스템의 제 2 예시적인 실시예의 다이어그램.
도 3은 다수의 저항성 엘리먼트들을 포함하는 셀을 갖는 시스템의 제 3 예시적인 실시예의 다이어그램.
도 4는 다수의 비-휘발성 메모리 엘리먼트들을 포함하는 셀을 갖는 시스템의 제 4 예시적인 실시예의 블록도.
도 5는 다수의 비-휘발성 메모리 엘리먼트들을 포함하는 셀을 동작하는 방법의 특정한 예시적인 실시예의 흐름도.
도 6은 다수의 다중-포트 비-휘발성 메모리 엘리먼트들을 갖는 셀을 포함하는 무선 통신 디바이스의 특정한 실시예의 블록도.
도 7은 다수의 다중-포트 비-휘발성 메모리 엘리먼트들을 포함하는 셀을 포함하는 디바이스에 이용하기 위한 제조 프로세스를 예시하는 데이터 흐름도.
도 1은 다수의 비-휘발성 메모리 엘리먼트들을 포함하는 셀을 갖는 시스템의 제 1 실시예의 다이어그램이며, 일반적으로 100으로 지정된다. 시스템(100)은 메모리 셀(106)을 포함하는 복수의 메모리 셀들(104)에 결합된 포트-데이터-선택기(130)를 포함하는 메모리 디바이스(101)를 포함한다. 메모리 셀(106)은 제 1 저항성 메모리 엘리먼트(110)를 포함하는 제 1 비-휘발성 메모리 엘리먼트(108) 및 제 2 저항성 메모리 엘리먼트(114)를 포함하는 제 2 비-휘발성 메모리 엘리먼트(112) 및 N차 저항성 메모리 엘리먼트(118)를 포함하는 N차 비-휘발성 메모리 엘리먼트(116)를 포함한다.
특정한 실시예에서, 메모리 셀(106)은 기록 동작에 응답하고 포트-데이터-선택기(130)로부터 수신된 제 1 데이터(139) 및 제 2 데이터(140)에 응답한다. 기록 동작의 부분으로서, 메모리 셀(106)은 제 1 비-휘발성 메모리 엘리먼트(108)에 제 1 데이터(139)를, 그리고 제 2 비-휘발성 메모리 엘리먼트(112)에 제 2 데이터(140)를 저장하도록 구성될 수 있다. 예를 들어, 제 1 비-휘발성 메모리 엘리먼트(108)는 논리 "0" 또는 논리 "1" 값에 대응하도록 제 1 저항성 메모리 엘리먼트(110)의 제 1 저항값을 세팅함으로써 제 1 데이터(139)를 저장할 수 있고, 제 2 비-휘발성 메모리 엘리먼트(112)는 제 2 저항성 메모리 엘리먼트(114)의 제 2 저항값을 세팅함으로써 제 2 데이터(140)를 저장할 수 있다.
특정할 실시예에서, 메모리 셀(106)은 출력 데이터(122)를 생성하기 위해 판독 동작에 응답한다. 출력 데이터(122)는 메모리 셀(106)의 특정한 저항성 엘리먼트(110, 114, 118)에 대응할 수 있다. 예를 들어, 출력 데이터(122)는 제 1 저항성 메모리 엘리먼트(110)의 제 1 저항값에 기초할 수 있다. 다른 예로서, 출력 데이터(122)는 제 2 저항성 메모리 엘리먼트(114)의 제 2 저항값에 기초할 수 있다.
특정한 실시예에서, 포트-데이터-선택기(130)는 제 1 데이터(139)를 생성하기 위해 명령들의 제 1 스트림(124)에 응답한다. 포트-데이터-선택기(130)는 제 1 데이터(139)를 메모리 셀(106)에 제공하도록 구성될 수 있다. 포트-데이터-선택기(130)는 또한 제 2 데이터(140)를 생성하기 위해 명령들의 제 2 스트림(126)에 응답하고 포트-데이터-선택기(130)는 제 2 데이터(140)를 메모리 셀(106)에 제공하도록 구성될 수 있다.
특정한 실시예에서, 메모리 디바이스(101)는 SMT를 구현하도록 구성된다. 예를 들어, 각각의 비-휘발성 메모리 엘리먼트(108, 112, 116)는 명령들의 특정한 스트림에 대응하도록 구성될 수 있다. 예를 들어, 제 1 비-휘발성 메모리 엘리먼트(108)는 명령들의 제 1 스트림(124)과 연관되도록 구성될 수 있고, 제 2 비-휘발성 메모리 엘리먼트(112)는 명령들의 제 2 스트림(126)과 연관되도록 구성될 수 있다. 명령들의 각각의 스트림(124, 126)은 프로세서(도시되지 않음)에 의해 프로세싱되는 복수의 스레드들의 하나 이상의 스레드들에 대응할 수 있다. 예를 들어, 명령들의 제 1 스트림(124)은 프로세서에 의해 프로세싱되는 제 1 스레드와 연관된 명령들일 수 있고, 명령들의 제 2 스트림(126)은 프로세서에 의해 프로세싱되는 제 2 스레드와 연관되는 명령들일 수 있다.
특정한 실시예에서, 메모리 디바이스(101)는 STT(spin-torque-transfer)를 이용하여 데이터를 기록하도록 구성되는 자기저항성 랜덤 액세스 메모리(MRAM)이다. 메모리 디바이스(101)는 단일의 레지스터 파일일 수 있고, 제 1 비-휘발성 메모리 엘리먼트(108) 및 제 2 비-휘발성 메모리 엘리먼트(112)는 각각 공통 레지스터에 대응할 수 있다. 예를 들어, 제 1 비-휘발성 메모리 엘리먼트(108)는 명령들의 제 1 스트림(124)에 대응하는 제 1 상태 정보를 저장하도록 구성될 수 있고 제 2 비-휘발성 메모리 엘리먼트(112)는 명령들의 제 2 스트림(126)에 대응하는 제 2 상태 정보를 저장하도록 구성될 수 있다.
동작 동안, 메모리 셀(106)은 판독 및 기록 동작들에 응답한다. 예를 들어, 메모리 셀(106)은 제 1 비-휘발성 메모리 엘리먼트(108)에 저장되도록 포트-데이터-선택기(130)로부터 제 1 데이터(139)를 수신할 수 있다. 제 1 데이터(139)의 수신에 응답하여, 제 1 비-휘발성 메모리 엘리먼트(108)는 제 1 저항성 메모리 엘리먼트(110)의 제 1 저항값을 세팅함으로써 제 1 데이터(139)를 저장할 수 있다. 제 1 비-휘발성 메모리 엘리먼트(108)의 판독 동작 동안, 메모리 셀(106)은 제 1 저항성 메모리 엘리먼트(110)의 제 1 저항값에 기초하여 출력 데이터(122)를 생성할 수 있다. 특정한 실시예에서, 제 1 데이터(139)는 제 1 저항성 메모리 엘리먼트(110)에 기초하여 생성된 출력 데이터(122) 및 명령들의 제 1 스트림(124)에 대응한다.
특정한 실시예에서, 메모리 셀(106)은 제 2 비-휘발성 메모리 엘리먼트(112)에 저장되도록 포트-데이터-선택기(130)로부터 제 2 데이터(140)를 수신한다. 제 2 데이터(140)의 수신에 응답하여, 제 2 비-휘발성 메모리 엘리먼트(112)는 제 2 저항성 메모리 엘리먼트(114)의 제 2 저항값으로서 제 2 데이터(140)를 저장할 수 있다. 제 2 비-휘발성 메모리 엘리먼트(112)의 판독 동작 동안, 메모리 셀(106)은 제 2 저항성 메모리 엘리먼트(114)의 제 2 저항값에 기초하여 출력 데이터(122)를 생성할 수 있다. 특정한 실시예에서, 제 2 데이터(140)는 명령들의 제 2 스트림(126)에 대응한다. 예를 들어, 제 2 저항성 메모리 엘리먼트(114)에 기초하여 생성된 출력 데이터(122)는 명령들의 제 2 스트림(126)에 대응할 수 있다.
특정한 실시예에서, 메모리 디바이스(101)는 프로세서를 위한 RAM으로서 활용된다. 메모리 디바이스(101)의 비-휘발성 메모리 엘리먼트들(108, 112, 116)에 상태 정보(예를 들어, 제 1 데이터(139) 및 제 2 데이터(140))를 저장하는 것은 프로세서가 인스턴트-온 아키텍처(instant-on architecture)를 구현하는 것을 가능하게 한다. 인스턴트-온 아키텍처를 통해, 프로세서는 상태 정보를 RAM에 로딩해야 할 필요 없이 RAM의 상태 정보에 대한 즉각적인 액세스를 갖는다. 비-휘발성 메모리 엘리먼트들은 메모리 디바이스(101)가 저장된 상태 정보의 손실 없이 전력 차단(power off)되는 것을 가능하게 한다. 인스턴트-온 아키텍처를 갖는 메모리 디바이스(101)의 전력 공급(power on)은 프로세서가, 비-휘발성 메모리 엘리먼트로서 기능하는 외부 디바이스로부터 상태 정보를 로딩해야 할 필요 없이 저장된 상태 정보에 액세스하는 것을 가능하게 하며, 이에 따라 프로세서 및 메모리 디바이스(101)를 활용하는 시스템의 시동 시간(start-up time)을 감소시킨다.
도 2를 참조하면, 다수의 저항성 엘리먼트들(각각의 저항성 엘리먼트는 다수의 포트들에 의해 액세스 가능함)을 포함하는 셀은 갖는 시스템의 제 2 실시예의 다이어그램이 예시되며 일반적으로 200으로 지정된다. 시스템(200)은 디코더(202)에 결합된 메모리 셀(206)을 포함하고 포트-데이터-선택기(230)를 포함한다. 특정한 실시예에서, 메모리 셀(206)은 도 1의 메모리 셀(106)이며, 포트-데이터-선택기(230)는 도 1의 포트-데이터-선택기(130)이다.
특정한 실시예에서, 디코더(202)는 메모리 셀(206)로부터 데이터의 판독 및 기록을 가능하게 하기 위해 워드 라인들을 통해 제어 신호를 제공하도록 구성된다. 디코더(202)는 메모리 셀(206)의 특정한 포트로 지향되는 입력 어드레스를 수신하도록 구성될 수 있다. 예를 들어, 입력 어드레스는 메모리 셀(206)의 0 포트(213)로 지향되는 wp0_address 신호(240)일 수 있다. 다른 예로서, 입력 어드레스는 메모리 셀(206)의 제 1 포트(211)로 지향되는 wp1_address 신호(241)일 수 있다. 디코더(202)는 입력 어드레스에 대응하는 특정한 스레드를 표시하는 신호(예를 들어, r/w_thread 신호(250))를 수신하도록 구성될 수 있다. 예를 들어, r/w_thread 신호(250)는 0 스레드가 wp1_address 신호(241)에 대응한다는 것을 표시할 수 있다. 다른 예로서, r/w_thread 신호(250)는 제 1 스레드가 wp0_address 신호(240)에 대응한다는 것을 표시할 수 있다.
특정한 실시예에서, 디코더(202)는 입력 어드레스에 대응하는 스레드 및 포트에 기초하여 입력 어드레스를 프로세싱하도록 구성된 회로를 포함한다. 예를 들어, 특정한 스레드에 대응하는 r/w_thread 신호(250) 및 0 포트(213)에 대응하는 wp0_address 신호(240)는 디코더(202)에 의해 수신될 수 있다. wp0_address 신호(240)는 P0 프리디코더(258)에 결합된 P0 어드레스 플롭(252)에서 수신될 수 있고, r/w_thread 신호(250)는 제어 플롭(254)에서 수신될 수 있다. 제어 플롭(254)의 출력은 P1_T1 디코더(266) 및 P0_T1 디코더(268)에 결합될 수 있다. 제어 플롭(254)의 출력의 역(inverse)이 P1_T0 디코더(262) 및 P0_T0 디코더(264)에 결합될 수 있다. 제어 플롭(254)의 출력은 자신의 입력에 대한 반대의 논리-레벨을 나타내는 전압을 출력하는 인버터(265)에 의해 반전될 수 있다. 예를 들어, 인버터(265)의 출력은 제어 플롭(254)의 출력으로부터 논리 "0"의 입력을 수신하는 것에 응답하여 논리 "1"이 될 수 있다.
특정한 실시예에서, P0 프리디코더(258)는 P0 어드레스 플롭(252)으로부터의 입력으로서 2개의 하이(high) 신호들을 수신하는 것에 응답하여 하이 신호를 출력하도록 구성되는 AND 게이트이다. P0 프리디코더(258)의 출력은 P0_T0 디코더(264) 및 P0_T1 디코더(268)에 전송될 수 있다. P0_T0 디코더(264)는 P0 프리디코더(258)의 출력 및 인버터(265)의 출력으로부터 하이 신호를 수신하는 것에 응답하여 워드 라인(예를 들어, WWL_P0_T0(244)) 상에 신호를 출력하도록 구성될 수 있다. P0_T1 디코더(268)는 P0 프리디코더(258)의 출력 및 제어 플롭(254)의 출력으로부터 하이 신호를 수신하는 것에 응답하여 워드 라인(예를 들어, WWL_P0_T1(248)) 상에 신호를 출력하도록 구성될 수 있다.
다른 예로서, 디코더(202)는 특정한 스레드에 대응하는 r/w_thread 신호(250) 및 제 1 포트(211)에 대응하는 wp1_address 신호(241)를 수신할 수 있다. wp1_address 신호(241)는 P1 프리디코더(260)에 결합된 P1 어드레스 플롭(256)에서 수신될 수 있고 r/w_thread 신호(250)는 제어 플롭(254)에서 수신될 수 있다. 특정한 실시예에서, P1 프리디코더(260)는 P1 어드레스 플롭(256)으로부터의 입력으로서 2개의 하이 신호들을 수신하는 것에 응답하여 하이 신호를 출력하도록 구성되는 AND 게이트이다. P1 프리디코더(260)의 출력은 P1_T0 디코더(262) 및 P1_T1 디코더(266)에 전송될 수 있다. P1_T1 디코더(262)는 P1 프리디코더(260)의 출력 및 인버터(265)의 출력으로부터 하이 신호를 수신하는 것에 응답하여 워드 라인(예를 들어, WWL_P1_T0(242)) 상에 신호를 출력하도록 구성될 수 있다. P1_T1 디코더(266)는 P1 프리디코더(260)의 출력 및 제어 플롭(254)의 출력으로부터 하이 신호를 수신하는 것에 응답하여 워드 라인(예를 들어, WWL_P1_T1(246)) 상에 신호를 출력하도록 구성될 수 있다.
특정한 실시예에서, 포트-데이터-선택기(230)는 판독/기록 제어 신호(236)를 수신하도록 구성된다. w/r 제어 신호(236)는 메모리 셀(206)이 특정한 포트 상에서 판독 동작 또는 기록 동작을 수행할지를 표시할 수 있다. 예를 들어, w/r 제어 신호(236)는 메모리 셀(206)의 제 1 포트(211) 상에서 판독 기록이 수행될 것임을 표시할 수 있다. 다른 예로서, w/r 제어 신호(236)는 메모리 셀(206)의 0 포트(213) 상에서 기록 동작이 수행될 것임을 표시할 수 있다. 포트-데이터-선택기(230)는 기록 동작 동안 메모리 셀(206)의 포트들 상에 데이터를 기록하기 위한 입력 데이터를 수신하도록 구성될 수 있다. 특정한 실시예에서, 입력 데이터는 또한 저장될 값을 표시한다. 예를 들어, 입력 데이터는 제 1 포트(211)가 1의 논리 값을 나타내는 데이터 값을 기록하는데 이용될 것임을 표시하는 wData_P1 신호(238)일 수 있다. 다른 예로서, 입력 데이터는 0 포트(213)가 0의 논리값을 나타내는 데이터 값을 기록하는데 이용될 것임을 표시하는 wData_P0 신호(239)일 수 있다.
특정한 실시예에서, 포트-데이터-선택기(230)는 판독/기록 제어 신호(236)를 프로세싱하도록, 그리고 기록 동작 동안 입력 데이터(예를 들어, wData_P1 신호(238) 및 wData_P0 신호(239))를 프로세싱하도록 구성된 회로를 포함한다. 포트-데이터-선택기(230)의 회로는 비트 라인(BL) 멀티플렉서(290), 감지 라인(SL) 멀티플렉서(291), BL 기록-전압 멀티플렉서(293), 및 SL 기록-전압 멀티플렉서(294)를 포함할 수 있다. 도 2가 설명의 편의를 위해 메모리 셀(206)의 제 1 포트(211)를 프로세싱하기 위한 회로를 도시하지만, 포트-데이터-선택기(230)는 또한 메모리 셀(206)의 각 포트에 대해 대응하는 BL 멀티플렉서, SL 멀티플렉서, BL 기록-전압 멀티플렉서, 및 SL 기록-전압 멀티플렉서를 포함할 수 있다.
BL 멀티플렉서(290) 및 SL 멀티플렉서(291) 모두는 판독/기록 제어 신호(236)를 수신하도록 구성될 수 있다. 판독/기록 제어 신호(236)는 BL 멀티플렉서(290) 및 SL 멀티플렉서(291)가 판독 동작 또는 기록 동작에서 이용될지를 결정할 수 있다. BL 멀티플렉서(290)의 출력은 제 1 포트(211)에 대응하는 비트 라인(예를 들어, BL_P1(270))에 연결되고 SL 멀티플렉서(291)의 출력은 제 1 포트(211)에 대응하는 감지 라인(예를 들어, SL_P1(276))에 연결된다.
판독 동작을 표시하는 판독/기록 제어 신호(236)를 수신하는 것에 응답하여, BL 멀티플렉서(290)는 BL_P1(270) 상에 .2V의 전압을 출력하도록 구성될 수 있고 SL 멀티플렉서(291)는 SL_P1(276) 상에 0V의 전압을 출력하도록 구성될 수 있다. 기록 동작을 표시하는 판독/기록 제어 신호(236)에 응답하여, BL 멀티플렉서(290)는 BL 기록-전압 멀티플렉서(293)에 기초하여 BL_P1(270)에 전압을 출력하도록 구성될 수 있다. 특정한 실시예에서, BL 기록-전압 멀티플렉서(293)의 출력은 포트-데이터-선택기(230)의 입력 데이터에 기초한다. 예를 들어, wData_P1 신호(238)는 1.2V의 데이터 값이 제 1 포트(211)를 통해 메모리 셀(206)에 저장될 것임을 표시할 수 있다. BL 기록-전압 멀티플렉서(293)는 BL 멀티플렉서(290)에 1.2V를 출력하도록 구성될 수 있고 SL 기록-전압 멀티플렉서(294)는 SL 멀티플렉서(291)에 0V를 출력하도록 구성될 수 있다. 특정한 실시예에서, BL_P1(270) 상의 1.2V 및 SL_P1(276) 상의 0V의 출력은 메모리 셀(206)의 저항성 엘리먼트들 중 하나에 1.2V의 표현(representation)이 저장되게 한다. 특정한 수치값이 예시적인 예들로서 본 개시에서 기술되지만, 본 개시는 기술되는 특정한 값들로 제한되지 않고 다른 값들이 대신 이용될 수 있다는 것이 이해될 것이다.
대안적으로, wData_P1 신호(238)는 제 1 포트(211)를 통해 메모리 셀(206)에 0V의 데이터 값이 저장될 것임을 표시할 수 있다. BL 기록-전압 멀티플렉서(293)는 BL 멀티플렉서(290)에 0V를 출력하도록 구성될 수 있고 SL 기록-전압 멀티플렉서(294)는 SL 멀티플렉서(291)에 1.2V를 출력하도록 구성될 수 있다. 특정한 실시예에서, BL_P1(270) 상의 0V 및 SL_P1(276) 상의 1.2V의 출력은 메모리 셀(206)의 저항성 엘리먼트들 중 하나에 0V의 표현이 저장되게 한다.
특정한 실시예에서, 메모리 셀(206)은 저항성 엘리먼트들에 데이터를 저장하도록 구성되는 SMT 셀이다. 예를 들어, 메모리 셀(206)은 데이터의 제 1 표현을 저장하도록 구성된 제 1 저항성 엘리먼트(210) 및 데이터의 제 2 표현을 저장하도록 구성된 제 2 저항성 엘리먼트(214)를 포함할 수 있다. 메모리 셀(206)은 데이터의 제 1 표현이 제 1 저항성 엘리먼트(210)로부터 판독되고 데이터의 제 2 표현이 제 2 저항성 엘리먼트(214)로부터 판독되는 것을 가능하게 하도록 구성될 수 있다.
특정한 실시예에서, 메모리 셀(206)은 저항성 엘리먼트들(예를 들어, 제 1 저항성 엘리먼트(210) 및 제 2 저항성 엘리먼트(214))에 데이터를 저장하고 저장된 데이터를 판독하기 위한 회로를 포함한다. 메모리 셀(206)은 저항성 엘리먼트들에 대한 액세스를 제어하는 액세스 트랜지스터들을 포함할 수 있다. 액세스 트랜지스터들은 바이폴라(bipolar) 트랜지스터들 또는 전계 효과 트랜지스터들일 수 있고 n-형 또는 p-형으로서 구성될 수 있다. 예를 들어, 제 1 저항성 엘리먼트(210)는 제 1 포트(211) 또는 0 포트(213)에 의해 액세스될 수 있다. 제 1 포트(211)를 통한 제 1 저항성 엘리먼트(210)의 액세스는 BL_P1_T0 액세스 트랜지스터(280) 및 SL_P1_T0 액세스 트랜지스터(282)에 의해 제어된다. 0 포트(213)를 통한 제 1 저항성 엘리먼트(210)의 액세스는 BL_P0_T0 액세스 트랜지스터(281) 및 SL_P1_T0 액세스 트랜지스터(283)에 의해 제어된다. 제 1 포트(211)를 통한 제 2 저항성 엘리먼트(214)의 액세스는 BL_P1_T1 액세스 트랜지스터(284) 및 SL_P1_T1 액세스 트랜지스터(286)에 의해 제어된다. 0 포트(213)를 통한 제 2 저항성 엘리먼트(214)의 액세스는 BL_P0_T1 액세스 트랜지스터(285) 및 SL_P1_T1 액세스 트랜지스터(287)에 의해 제어된다.
메모리 셀(206)의 액세스 트랜지스터들은 디코더(202)로부터의 워드 라인들(예를 들어, WWL_P1_T0(242), WWL_P0_T0(244), WWL_P1_T1(246), 및 WWL_P0_T1(248)), 비트 라인들(예를 들어, BL_P1(270) 및 BL_P0(272)), 및 감지 라인들(예를 들어, SL_P0(274) 및 SL_P1(276))에 연결된다. 예를 들어, BL_P1_T0 액세스 트랜지스터(280)는 WWL_P1_T0(242) 및 BL_P1(270)로부터 신호를 수신할 수 있다. 특정한 실시예에서, BL_P1_T0 액세스 트랜지스터(280)는 소스, 게이트 및 드레인을 포함하는 n-형 JFET일 수 있다. BL_P1_T0 액세스 트랜지스터(280)는 게이트에서 WWL_P1_T0(242)로부터의 신호를 그리고 소스에서 BL_P1(270)로부터의 신호를 수신할 수 있다. BL_P1_T0 액세스 트랜지스터(280)의 드레인은 제 1 저항성 엘리먼트(210)에 연결될 수 있다.
특정한 실시예에서, SL_P1_T0 액세스 트랜지스터(282)의 소스는 제 1 저항성 엘리먼트(210)에, 게이트는 WWL_P1_T0(242)에, 그리고 드레인은 SL_P1(276)에 연결된다. BL_P0_T0 액세스 트랜지스터(281)의 소스는 BL_P0 비트 라인(272)에, 게이트는 WWL_P0_T0(244)에, 그리고 드레인은 제 1 저항성 엘리먼트(210)에 연결된다. SL_P1_T0 액세스 트랜지스터(283)의 소스는 제 1 저항성 엘리먼트(210)에, 게이트는 WWL_P0_T0(244)에, 그리고 드레인은 SL_P0(274)에 연결된다.
특정한 실시예에서, BL_P1_T1 액세스 트랜지스터(284)의 소스는 BL_P1(270)에, 게이트는 WWL_P1_T1(246)에, 그리고 드레인은 제 2 저항성 엘리먼트(214)에 연결된다. SL_P1_T1 액세스 트랜지스터(286)의 소스는 제 2 저항성 엘리먼트(214)에, 게이트는 WWL_P1_T1(246)에, 그리고 드레인은 SL_P1(276)에 연결된다. BL_P0_T1 액세스 트랜지스터(285)의 소스는 BL_P0 비트 라인(272)에, 게이트는 WWL_P0_T1(248)에, 그리고 드레인은 제 2 저항성 엘리먼트(214)에 연결된다. SL_P1_T1 액세스 트랜지스터(287)의 소스는 제 2 저항성 엘리먼트(214)에, 게이트는 WWL_P0_T1(248)에, 그리고 드레인은 SL_P0(274)에 연결된다.
특정한 실시예에서, 액세스 트랜지스터들은 메모리 셀(206)의 저항성 엘리먼트들에 대한 액세스를 제어한다. 예를 들어, 제 1 포트(211)를 통한 제 1 저항성 엘리먼트(210)에 대한 액세스는 BL_P1_T0 액세스 트랜지스터(280) 및 SL_P1_T0 액세스 트랜지스터(282) 둘 다를 턴 온(turn on)함으로써 가능하게 된다. BL_P1_T0 액세스 트랜지스터(280)는 WWL_P1_T0(242)를 통해 디코더(202)로부터 신호의 수신에 의해 턴 온되도록 구성된다. SL_P1_T0 액세스 트랜지스터(282)는 WWL_P1_T0(242)를 통한 신호의 수신에 의해 턴 온되도록 구성된다. BL_P1_T0 액세스 트랜지스터(280) 및 SL_P1_T0 액세스 트랜지스터(282)의 턴 온은 전류가 메모리 셀(206)의 제 1 포트(211)를 통해 제 1 저항성 엘리먼트(210)로 흐르는 것을 가능하게 할 수 있다.
다른 예로서, 0 포트(213)를 통한 제 1 저항성 엘리먼트(210)에 대한 액세스는 BL_P0_T0 액세스 트랜지스터(281) 및 SL_P0_T0 액세스 트랜지스터(283)를 턴 온함으로써 가능하게 된다. BL_P0_T0 액세스 트랜지스터(281)는 WWL_P0_T0(244)를 통해 디코더(202)로부터 신호의 수신에 의해 턴 온되도록 구성된다. SL_P0_T0 액세스 트랜지스터(283)는 WWL_P0_T0(244)를 통한 신호의 수신에 의해 턴 온되도록 구성된다. BL_P0_T0 액세스 트랜지스터(281) 및 SL_P0_T0 액세스 트랜지스터(283)의 턴 온은 전류가 메모리 셀(206)의 0 포트(213)를 통해 제 1 저항성 엘리먼트(210)로 흐르는 것을 가능하게 할 수 있다.
특정한 실시예에서, 제 1 포트(211)를 통한 제 2 저항성 엘리먼트(214)에 대한 액세스는 BL_P1_T1 액세스 트랜지스터(284) 및 SL_P1_T1 액세스 트랜지스터(286)를 턴 온함으로써 가능하게 된다. BL_P1_T1 액세스 트랜지스터(284)는 WWL_P1_T1(246)를 통해 디코더(202)로부터 신호의 수신에 의해 턴 온되도록 구성된다. SL_P1_T1 액세스 트랜지스터(286)는 WWL_P1_T1(246)을 통한 신호의 수신에 의해 턴 온되도록 구성된다. BL_P1_T1 액세스 트랜지스터(284) 및 SL_P1_T1 액세스 트랜지스터(286)의 턴 온은 전류가 메모리 셀(206)의 제 1 포트(211)를 통해 제 2 저항성 엘리먼트(214)로 흐르는 것을 가능하게 할 수 있다.
다른 예로서, 0 포트(213)를 통한 제 2 저항성 엘리먼트(214)에 대한 액세스는 BL_P0_T1 액세스 트랜지스터(285) 및 SL_P0_T1 액세스 트랜지스터(287)를 턴 온함으로써 가능하게 된다. BL_P0_T1 액세스 트랜지스터(285)는 WWL_P0_T1(248)을 통해 디코더(202)로부터 신호의 수신에 의해 턴 온되도록 구성된다. SL_P0_T1 액세스 트랜지스터(287)는 WWL_P0_T1(248)을 통한 신호의 수신에 의해 턴 온되도록 구성된다. BL_P0_T1 액세스 트랜지스터(285) 및 SL_P0_T1 액세스 트랜지스터(287)의 턴 온은 전류가 메모리 셀(206)의 0 포트(213)를 통해 제 2 저항성 엘리먼트(214)로 흐르는 것을 가능하게 할 수 있다.
기록 동작 동안, 디코더(202)는 입력 어드레스 및 r/w_thread 신호(250)를 수신하는 것에 응답하여 출력 신호를 생성할 수 있다. 출력 신호는 입력 어드레스에 의해 표시되는 특정한 포트 및 r/w_thread 신호(250)에 의해 표시되는 특정한 스레드에 기초하여 특정한 워드 라인으로 지향될 수 있다. 예를 들어, 디코더(202)는 P1 어드레스 플롭(256)에서 wp1_address 신호(241)를 수신할 수 있고, 제어 플롭(254)은 0 스레드를 표시하는 r/w_thread 신호(250)를 수신할 수 있다. r/w_thread 신호(250)로서 로우(low) 신호는 0 스레드를 표시할 수 있고, 하이 신호는 제 1 스레드를 표시할 수 있다.
특정한 실시예에서, P1 어드레스 플롭(256)의 출력은 P1_T0 디코더(262) 및 P1_T1 디코더(266)에 제공되는 출력을 P1 프리디코더(260)에서 생성한다. 예를 들어, P1 어드레스 플롭(256)의 출력은 하이 신호일 수 있고, 인버터(265)의 출력은 0일 수 있다. P1_T1 디코더(266)는 인버터(265)의 출력으로부터 로우 신호를, 그리고 P1 프리디코더(260)의 출력으로부터 하이 신호를 수신할 수 있다. AND 게이트로서 동작하는 P1_T1 디코더(266)는 2개의 하이 신호들을 수신하지 않고 그에 따라 WWL_P1_T1(246) 상에서 하이 신호를 생성하지 않는다. 인버터(265)의 출력으로부터 하이 신호 및 P1 프리디코더(260)의 출력으로부터 하이 신호를 수신하는 것에 응답하여, P1_T0 디코더(262)는 WWL_P1_T0(242) 상에 하이 신호를 생성할 수 있다. WWL_P1_T0(242) 상의 하이 신호는 BL_P1_T0 액세스 트랜지스터(280) 및 SL_P1_T0 액세스 트랜지스터(282)에 의해 수신될 수 있다.
특정한 실시예에서, 포트-데이터-선택기(230)에 의해 수신된 판독/기록 제어 신호(236)는 메모리 셀(206)에 의해 기록 동작이 수행될 것임을 표시한다. 포트-데이터-선택기(230)는 기록 동작 동안 기록될 입력 데이터를 수신할 수 있다. 기록 동작을 표시하는 판독/기록 제어 신호(236)에 응답하여, BL 멀티플렉서(290)는 BL 기록-전압 멀티플렉서(293)에 기초하여 BL 비트 라인(232)에 전압을 출력하도록 구성될 수 있다. 특정한 실시예에서, BL 기록-전압 멀티플렉서(293)의 출력은 포트-데이터-선택기(230)의 입력 데이터에 기초한다. 예를 들어, wData_P1 신호(238)는 1.2V의 데이터 값이 제 1 포트(211)를 통해 메모리 셀(206)에 저장될 것임을 표시할 수 있다. BL 기록-전압 멀티플렉서(293)는 BL 멀티플렉서(290)에 1.2V를 출력할 수 있고, SL 기록-전압 멀티플렉서(294)는 SL 멀티플렉서(291)에 0V를 출력할 수 있다.
특정한 실시예에서, BL_P1(270) 상의 1.2V 및 SL_P1(276) 상의 0V의 출력은 메모리 셀(206)의 저항성 엘리먼트들 중 하나에 1.2V의 표현이 저장되게 한다. 대안적으로, wData_P1 신호(238)는 0V의 표현이 제 1 포트(211)를 통해 메모리 셀(206)에 저장될 것임을 표시할 수 있다. BL 기록-전압 멀티플렉서(293)는 BL 멀티플렉서(290)에 0V를 출력하도록 구성될 수 있고, SL 기록-전압 멀티플렉서(294)는 SL 멀티플렉서(291)에 1.2V를 출력하도록 구성될 수 있다. BL_P1(270) 상의 0V 및 SL_P1(276) 상의 1.2V의 출력은 메모리 셀(206)의 저항성 엘리먼트들 중 하나에 0V의 표현이 저장되게 할 수 있다.
특정한 실시예에서, 저항성 엘리먼트들의 저항값들은 메모리 셀(206)에 의해 저장될 데이터의 표현을 표시한다. 예를 들어, 제 1 저항성 엘리먼트(210)는 특정한 자기 배향으로 정렬된 층들을 포함하는 MTJ(magnetic tunneling junction)일 수 있다. 전류가 층들을 통과하면, 층들의 배향은 MTJ의 저항을 증가 또는 감소시킨다.
특정한 실시예에서, BL_P1(270)은 제 1 전압을 갖고 SL_P1(276)은 제 1 포트(211) 상의 기록 동작 동안 제 2 전압을 가질 수 있다. 제 1 전압이 제 2 전압보다 큰지 여부는 무슨 저항값이 제 1 저항성 엘리먼트(210)에 기록되는지에 기초할 수 있다. 예를 들어, 포트-데이터-선택기(230)는 1.2V의 전압을 BL_P1(270)에, 그리고 0V 의 전압을 SL_P1(276)에 제공할 수 있다. 전류는 제 1 저항성 엘리먼트(210)를 통해 BL_P1 비트 라인(270)으로부터 SL_P1(276)로 흐를 것이고, 이는 특정한 방향으로 MTJ의 층들의 자기 모멘트(magnetic moment)들을 정렬한다. 대안적으로, BL_P1(270)의 전압이 0V이고 SL_P1(276) 전압이 1.2V인 경우, 전류는 제 1 저항성 엘리먼트(210)를 통해 SL_P1(276)로부터 BL_P0 비트 라인(272)으로 흐를 수 있고, 이는 반대 방향으로 제 1 저항성 엘리먼트(210)의 층들의 자기 모멘트들을 정렬한다. MTJ의 층들의 자기 모멘트들이 평행한 배향인 경우, MTJ의 저항값은 자기 모멘트들이 반-평행 배향(anti-parallel orientation)이었던 경우보다 작다. MTJ(예를 들어, 제 1 저항성 엘리먼트(210))의 작은 저항값은 제 1 데이터 표현에 대응할 수 있고, 큰 저항값은 제 2 데이터 표현에 대응할 수 있다.
판독 동작 동안, 디코더(202)는 입력 어드레스 및 r/w_thread 신호(250)를 수신하는 것에 응답하여 출력 신호를 생성할 수 있다. 출력 신호는 입력 어드레스에 의해 표시되는 특정한 포트 및 r/w_thread 신호(250)에 의해 표시되는 특정한 스레드에 기초하여 특정한 워드 라인으로 지향될 수 있다. 예를 들어, 디코더(202)는 P1 어드레스 플롭(256)에서 wp1_address 신호(241)를 수신할 수 있고, 제어 플롭(254)은 0 스레드를 표시하는 r/w_thread 신호(250)를 수신할 수 있다. 특정한 실시예에서, r/w_thread 신호(250)로서 로우 신호는 0 스레드를 표시하고, 하이 신호는 제 1 스레드를 표시할 수 있다. P1 어드레스 플롭(256)의 출력은 P1_T0 디코더(262) 및 P1_T1 디코더(266)에 제공되는 출력을 P1 프리디코더(260)에서 생성할 수 있다. 예를 들어, P1 어드레스 플롭(256)의 출력은 하이 신호일 수 있고, 인버터(265)의 출력은 0일 수 있다.
특정한 실시예에서, P1_T1 디코더(266)는 인버터(265)의 출력으로부터 로우 신호를, 그리고 P1 프리디코더(260)의 출력으로부터 하이 신호를 수신한다. AND 게이트로서 동작하는 P1_T1 디코더(266)는 2개의 하이 신호들을 수신하지 않고, 이에 따라 WWL_P1_T1(246) 상에 하이 신호를 생성하지 않는다. 인버터(265)의 출력으로부터 하이 신호 및 P1 프리디코더(260)의 출력으로부터 하이 신호를 수신하는 것에 응답하여, P1_T0 디코더(262)는 WWL_P1_T0(242) 상에 하이 신호를 생성할 수 있다. WWL_P1_T0(242) 상의 하이 신호는 BL_P1_T0 액세스 트랜지스터(280) 및 SL_P1_T0 액세스 트랜지스터(282)에 의해 수신될 수 있다.
특정한 실시예에서, 포트-데이터-선택기(230)에 의해 수신된 판독/기록 제어 신호(236)는 판독 동작이 메모리 셀(206)에 의해 수행될 것임을 표시한다. 판독 동작을 표시하는 판독/기록 제어 신호(236)에 응답하여, BL 멀티플렉서(290)는 BL_P1(270) 상에 .2V의 전압을 출력하도록 구성될 수 있고, SL 멀티플렉서(291)는 SL_P1(276) 상에 0V의 전압을 출력하도록 구성될 수 있다. 특정한 실시예에서, BL_P1(270)은 .2V를 BL_P1_T0 액세스 트랜지스터(280)에 제공하고 SL_P1(276)은 0V를 SL_P1_T0 액세스 트랜지스터(282)에 제공한다. 전류는 제 1 저항성 엘리먼트(210)를 통해 BL_P1(270)로부터 SL_P1(276)로 흐를 수 있다.
특정한 실시예에서, SL_P1(276)에 연결된 센서 회로는 제 1 저항성 엘리먼트(210)의 저항값을 결정하기 위해 기준 전류에 SL_P1(276) 상의 전류를 비교한다. 예를 들어, 큰 전류는 작은 저항값을 표시할 수 있고, 작은 전류는 큰 저항값을 표시할 수 있다. 제 1 저항성 엘리먼트(210)의 저항값은 제 1 저항성 엘리먼트의 저장된 엘리먼트의 논리값의 표시로서 역할할 수 있다. MTJ(예를 들어, 제 1 저항성 엘리먼트(210))의 층들의 자기 모멘트들이 평행한 배향인 경우, 검출된 저항은 자기 모멘트들이 반-평행 배향이었던 경우보다 작을 것이다. 예를 들어, 큰 저항값은 0의 논리 값을 나타낼 수 있고, 작은 저항값은 1의 논리 값을 나타낼 수 있다.
특정한 실시예에서, 메모리 셀(206)은 프로세서를 위한 RAM 셀로서 활용된다. 메모리 셀(206)의 저항성 메모리 엘리먼트들(210, 214)에 저항값들로서 상태 정보(예를 들어, wData_P1 신호(238) 및 wData_P0 신호(239))를 저장하는 것은 프로세서가 인스턴트-온 아키텍처를 구현하는 것을 가능하게 한다. 인스턴트-온 아키텍처를 통해, 프로세서는 상태 정보를 RAM으로 로딩해야 할 필요 없이 RAM의 상태 정보에 대한 즉각적인 액세스를 갖는다. 저항성 메모리 엘리먼트들은 메모리 셀(206)이 상태 정보를 나타내는 저항값들을 손실함 없이 전력차단되는 것을 가능하게 한다. 메모리 셀(206) 상의 전력 공급은 비-휘발성 메모리 엘리먼트로서 기능하는 외부 디바이스로부터 RAM으로 상태 정보를 로딩해야 할 필요 없이 프로세서가 저장된 상태 정보에 액세스하는 것을 가능하게 하고, 이에 따라 메모리 셀(206)을 활용하는 시스템의 시동 시간을 감소시킨다.
도 3을 참조하면, 다수의 비-휘발성 메모리 엘리먼트들을 포함하는 셀을 갖는 시스템의 제 3 실시예의 다이어그램이 예시되며 일반적으로 300으로 지정된다. 시스템(300)은 디코더(302) 및 선택기(330)에 결합된 메모리 셀(306)을 포함한다. 메모리 셀(306)은 도 2의 다중-포트 메모리 셀(206)과 대조적으로 단일-포트이다.
특정한 실시예에서, 디코더(302)는 메모리 셀(306)로부터 데이터의 판독 및 기록을 가능하게 하기 위해 워드 라인들을 통해 제어 신호들을 제공하도록 구성된다. 디코더(302)는 입력 어드레스에 대응하는 특정한 스레드를 표시하는 신호(예를 들어, r/w_thread 신호(350))를 수신하도록 구성될 수 있다. 예를 들어, r/w_thread 신호(350)는 0 스레드가 제 1 어드레스 신호(240)에 대응한다는 것을 표시할 수 있다. 다른 예로서, r/w_thread 신호(350)는 제 1 스레드가 제 2 어드레스 신호(241)에 대응한다는 것을 표시할 수 있다. 디코더(302)는 제 1 워드 라인(344)을 통해 제 1 제어 신호를, 그리고 제 2 워드 라인(348)을 통해 제 2 제어 신호를 생성하도록 구성될 수 있다.
특정한 실시예에서, 선택기(330)는 판독/기록 제어 신호(236)를 수신하도록 구성된다. w/r 제어 신호(236)는 메모리 셀(306)이 판독 동작 또는 기록 동작을 수행할지를 표시할 수 있다. 선택기(330)는 메모리 셀(306)의 저항성 엘리먼트들(310, 314) 중 하나 이상의 저항성 엘리먼트들 상에 데이터를 기록하기 위해 입력 데이터(338)를 수신하도록 구성될 수 있다. 특정한 실시예에서, 입력 데이터(338)는 또한 저장될 값을 표시한다. 예를 들어, 입력 데이터(338)는 1의 논리값을 나타내는 데이터 값이 제 1 저항성 엘리먼트(310)에 기록될 것임을 표시할 수 있다. 다른 예로서, 입력 데이터(338)는 0의 논리값을 나타내는 데이터 값이 제 2 저항성 엘리먼트(314)에 기록될 것임을 표시할 수 있다.
특정한 실시예에서, 메모리 셀(306)은 저항성 엘리먼트들(310, 314)에 데이터를 저장하도록 구성된다. 예를 들어, 제 1 저항성 엘리먼트(310)는 데이터의 제 1 표현을 저장하도록 구성될 수 있고, 제 2 저항성 엘리먼트(314)는 데이터의 제 2 표현을 저장하도록 구성될 수 있다. 메모리 셀(306)은 데이터의 제 1 표현이 제 1 저항성 엘리먼트(310)로부터 판독되고 데이터의 제 2 표현이 제 2 저항성 엘리먼트(314)로부터 판독되는 것을 가능하게 하도록 구성될 수 있다.
특정한 실시예에서, 메모리 셀(306)은 저항성 엘리먼트들(310, 314)에 저장된 데이터를 판독하고 저장하기 위한 회로를 포함한다. 메모리 셀(306)은 저항성 엘리먼트들에 대한 액세스를 제어하는 액세스 트랜지스터들을 포함할 수 있다. 액세스 트랜지스터들은 바이폴라 트랜지스터들 또는 전계 효과 트랜지스터들일 수 있고 n-형 또는 p-형으로서 구성될 수 있다. 제 1 저항성 엘리먼트(310)에 대한 액세스는 제 1 액세스 트랜지스터(383)에 의해 제어된다. 제 2 저항성 엘리먼트(314)에 대한 액세스는 제 2 액세스 트랜지스터(387)에 의해 제어된다.
메모리 셀(306)의 액세스 트랜지스터들은 디코더(302)로부터의 워드 라인들(예를 들어, 제 1 워드 라인(344) 및 제 2 워드 라인(348)), 저항성 엘리먼트들(310, 314) 및 감지 라인(SL)(374)에 연결된다. 예를 들어, 제 1 액세스 트랜지스터(383)는 제 1 저항성 엘리먼트(310)에 대한 액세스를 가능하게 하도록 제 1 워드 라인(344)으로부터 신호를 수신할 수 있다. 다른 예로서, 제 2 액세스 트랜지스터(387)는 제 2 저항성 엘리먼트(314)에 대한 액세스를 가능하게 하도록 제 2 워드 라인(348)으로부터 신호를 수신할 수 있다. 특정한 실시예에서, 액세스 트랜지스터들(383, 387)은 소스, 게이트 및 드레인을 각각 포함하는 n-형 FET들일 수 있다. 예를 들어, 제 1 액세스 트랜지스터(383)는 게이트에서 제 1 워드 라인(344)으로부터의 신호 및 소스에서 제 1 저항성 엘리먼트(310)로부터의 신호를 수신할 수 있다. 제 1 액세스 트랜지스터(383)의 드레인은 SL(374)에 연결될 수 있다. 다른 예로서, 제 2 액세스 트랜지스터(387)의 게이트는 제 2 워드 라인(348)에, 소스는 제 2 저항성 엘리먼트(314)에, 그리고 드레인은 감지 라인(374)에 연결될 수 있다.
특정한 실시예에서, 액세스 트랜지스터들(383, 387)은 메모리 셀(306)의 저항성 엘리먼트들(310, 314)에 대한 액세스를 제어한다. 예를 들어, 제 1 저항성 엘리먼트(310)에 대한 액세스는 제 1 액세스 트랜지스터(383)를 턴 온함으로써 가능하게 된다. 제 1 액세스 트랜지스터(383)는 제 1 워드 라인(344)을 통해 디코더(302)로부터 신호의 수신에 의해 턴 온되도록 구성된다. 제 1 액세스 트랜지스터(383)의 턴 온은 전류가 메모리 셀(306)의 제 1 저항성 엘리먼트(310)로 흐르는 것을 가능하게 할 수 있다. 다른 예로서, 제 2 저항성 엘리먼트(314)에 대한 액세스는 제 2 액세스 트랜지스터(387)를 턴 온함으로써 가능하게 된다. 제 2 액세스 트랜지스터(387)는 제 2 워드 라인(348)을 통해 디코더(302)로부터 신호의 수신에 의해 턴 온되도록 구성된다. 제 2 액세스 트랜지스터(387)의 턴 온은 전류가 메모리 셀(306)의 제 2 저항성 엘리먼트(314)로 흐르는 것을 가능하게 할 수 있다.
기록 동작 동안, 디코더(302)는 입력 어드레스 및 r/w_thread 신호(350)를 수신하는 것에 응답하여 출력 신호를 생성할 수 있다. 출력 신호는 r/w_thread 신호(350)에 의해 표시되는 특정한 스레드 및 입력 어드레스에 의해 표시되는 특정한 워드 라인으로 지향될 수 있다.
특정한 실시예에서, 저항성 엘리먼트들의 저항값들은 메모리 셀(306)에 의해 저장될 데이터의 표현을 표시한다. 예를 들어, 제 1 저항성 엘리먼트(310)가 특정한 자기 배향으로 정렬된 층들을 포함하는 MTJ(magnetic tunnel junction)일 수 있다. 전류가 층들을 통과하면, 층들의 배향은 MTJ의 저항을 증가 또는 감소시킨다. MTJ의 층들의 자기 모멘트들이 평행한 배향에 있는 경우, MTJ의 저항값은 자기 모멘트들이 반-평행 배향에 있었던 경우보다 작다. MTJ(예를 들어, 제 1 저항성 엘리먼트(310))의 작은 저항값은 제 1 데이터 표현에 대응할 수 있고, 더 큰 저항값은 제 2 데이터 표현에 대응할 수 있다.
판독 동작 동안, 디코더(302)는 입력 어드레스 및 r/w_thread 신호(350)를 수신하는 것에 응답하여 출력 신호를 생성할 수 있다. 출력 신호는 입력 어드레스 및 r/w_thread 신호(350)에 의해 표시되는 특정한 스레드에 기초하여 특정한 워드 라인으로 지향될 수 있다. 선택기(330)에 의해 수신되는 판독/기록 제어 신호(236)는 판독 동작이 메모리 셀(306)에 의해 수행될 것임을 표시할 수 있다.
특정한 실시예에서, 감지 라인(374)에 연결되는 센서 회로(도시되지 않음)는 제 1 저항성 엘리먼트(310)의 저항값을 결정하기 위해 감지 라인(374) 상의 전류를 기준 회로에 비교한다. 예를 들어, 큰 전류는 작은 저항값을 표시할 수 있고 작은 전류는 큰 저항값을 표시할 수 있다. 예를 들어, 제 1 저항성 엘리먼트(310)의 저항값은 제 1 저항성 엘리먼트(310)에 저장된 논리 값의 표시로서 역할할 수 있다. MTJ(예를 들어, 제 1 저항성 엘리먼트(310))의 층들을 자기 모멘트들이 평행한 배향에 있는 경우, 검출되는 저항은 자기 모멘트들이 반-평행 배향에 있었던 경우보다 작게 될 것이다. 예를 들어, 큰 저항값은 0의 논리값을 나타낼 수 있고 작은 저항값은 1의 논리값을 나타낼 수 있다.
특정한 실시예에서, 메모리 셀(306)은 프로세서를 위한 RAM 셀로서 활용된다. 메모리 셀(306)의 저항성 엘리먼트들(310, 314)에 저항값들로서 상태 정보(예를 들어, 입력 데이터(338))를 저장하는 것은 프로세서가 인스턴트-온 아키텍처를 구현하는 것을 가능하게 한다. 인스턴트-온 아키텍처를 통해, 프로세서는 상태 정보를 RAM으로 로딩해야 할 필요 없이 RAM의 상태 정보에 대한 즉각적인 액세스를 갖는다. 저항성 엘리먼트들은 메모리 셀(306)이 상태 정보를 나타내는 저항값들을 손실하지 않고 전력 차단되는 것을 가능하게 한다. 메모리 셀(306)의 전력공급은 비-휘발성 메모리 엘리먼트로서 기능하는 외부 디바이스로부터 RAM으로 상태 정보를 로딩해야 할 필요 없이 프로세서가 저장된 상태 정보에 액세스하는 것을 가능하게 하고, 이에 따라 메모리 셀(306)을 활용하는 시스템의 시동 시간을 감소시킨다.
도 4를 참조하면, 다수의 다중-포트 비-휘발성 메모리 엘리먼트들을 포함하는 SMT 셀을 갖는 시스템의 실시예의 다이어그램이 예시되며 일반적으로 400으로 지정된다. 시스템(400)은 프로세서 코어(404), 명령 디코더(408), 스케줄러(410), 명령 캐시(409) 및 다수의 다중-포트 비-휘발성 메모리 엘리먼트들(412)을 갖는 적어도 하나의 셀을 포함하는 레지스터 파일(406)을 포함한다. 프로세서 코어(404)는 레지스터 파일(406) 및 스케줄러(410)에 결합된다. 스케줄러(410)는 명령 캐시(409)에 결합되는 명령 디코더(408)에 결합된다.
특정한 실시예에서, 명령 디코더(408)는 명령 캐시(409)로부터 명령들(422)을 수신한다. 명령 디코더(408)는 명령들(422)을 디코딩하고, 스케줄러(410)에 제공될 하나 이상의 제어 신호들(420) 및 스레딩된 명령들(threaded instructions)(413)을 생성할 수 있다.
스케줄러(410)는 스레딩된 명령들(413) 및 제어 신호들(420)을 수신할 수 있다. 스케줄러(410)는 프로세서 코어(404)에서 실행하기 위한 스레드들(414)을 스케줄링하도록 구성될 수 있다. 특정한 실시예에서, 스케줄러(410)는 적어도 2개의 명령 스트림들(예를 들어, 스케줄링된 스레드들(414))이 실질적으로 동시에 프로세싱되도록 구성된다.
특정한 실시예에서, 프로세서 코어(404)는 스케줄러(410)로부터 스케줄링된 스레드들(414) 및 하나 이상의 제어 신호들(421)을 수신하는 것에 응답하여 레지스터 파일(406)로부터 피연산자들(430)을 리트리브(retrieve)하도록 구성된다. 예를 들어, 피연산자들(430)은 다수의 다중-포트 비-휘발성 메모리 엘리먼트들(412)을 갖는 셀을 포함하는 레지스터로부터의 데이터를 포함할 수 있다. 프로세서 코어(404)는 피연산자들(430)에 의한 스케줄링된 스레드들(414)의 실행에 기초하여 데이터를 생성할 수 있다. 프로세서 코어(404)는 생성된 데이터를 레지스터 파일(406)로 역 기록(write back)(431)할 수 있다.
특정한 실시예에서, 다수의 다중-포트 비-휘발성 메모리 엘리먼트들(412)을 갖는 셀은 도 1의 메모리 셀(106) 또는 도 2의 메모리 셀(206)일 수 있다. 예를 들어, 제 1 비-휘발성 메모리 엘리먼트(108)는 스케줄링된 스레드들(414) 중 제 1 스레드에 대응할 수 있고, 제 2 비-휘발성 메모리 엘리먼트(112)는 스케줄링된 스레드들(414) 중 제 2 스레드에 대응할 수 있다. 특정한 실시예에서, 다수의 다중-포트 비-휘발성 메모리 엘리먼트들(412)의 셀은 각각의 스레드에 대해서 레지스터의 1 비트를 저장한다. 예를 들어, 피연산자의 1 비트는 다수의 다중-포트 비-휘발성 메모리 엘리먼트들(412)의 셀에 저장될 수 있다. 판독 동작 동안, 레지스터 파일(406)은 스케줄링된 스레드들(414)에 대응하는 피연산자들(예를 들어, 피연산자들(430))을 출력할 수 있다. 역 기록(431) 동안, 레지스터 파일(406)은 프로세서 코어(404)로부터 수신된 데이터를 저장할 수 있다.
특정한 실시예에서, 레지스터 파일(406)은 프로세서 코어(404)를 위한 RAM으로서 활용된다. 레지스터 파일(406)의 다수의 다중-포트 비-휘발성 메모리 엘리먼트들(412)을 갖는 셀에 상태 정보(예를 들어, 역 기록(431) 동안 수신된 데이터)를 저장하는 것은 인스턴트-온 아키텍처가 레지스터 파일(406)에서 구현되는 것을 가능하게 한다. 비-휘발성 메모리 엘리먼트들은 저장된 상태 정보의 손실 없이 레지스터 파일(406)이 전력차단되는 것을 가능하게 한다. 레지스터 파일(406)의 전력공급은 비-휘발성 메모리 엘리먼트로서 기능하는 외부 디바이스로부터 레지스터 파일(406)로 상태 정보를 로딩해야 할 필요 없이 프로세서 코어(404)가 저장된 상태 정보에 액세스하는 것을 가능하게 하고, 이에 따라 프로세서 코어(404) 및 레지스터 파일(406)을 활용하는 시스템(400)의 시동 시간을 감소시킨다.
도 5는 다수의 다중-포트 비-휘발성 메모리 엘리먼트들을 포함하는 셀을 동작하는 방법(500)의 제 1 실시예의 흐름도이다. 특정한 실시예에서, 방법(500)은 도 1 내지 도 4의 시스템들 중 임의의 시스템, 또는 이들의 임의의 조합에 의해 수행된다. 방법(500)은 502에서, 제 1 비-휘발성 메모리 엘리먼트 및 제 2 비-휘발성 메모리 엘리먼트를 포함하는 단일의 메모리 셀에서 제 1 데이터를 수신하고 제 2 데이터를 수신하는 것을 포함한다. 예를 들어, 도 1의 메모리 셀(106)은 제 1 비-휘발성 메모리 엘리먼트(108) 및 제 2 비-휘발성 메모리 엘리먼트(122)를 포함하는 단일의 메모리 셀(106)에서 제 1 데이터(139)를 수신할 수 있다. 특정한 실시예에서, 제 1 비-휘발성 메모리 엘리먼트는 제 1 다중-포트 비-휘발성 메모리 엘리먼트이고, 제 2 비-휘발성 메모리 엘리먼트는 제 2 다중-포트 비-휘발성 메모리 엘리먼트이다. 방법(500)은 또한 504에서 제 1 비-휘발성 메모리 엘리먼트의 제 1 저항성 메모리 엘리먼트에 제 1 데이터를 저장하는 것을 포함한다. 예를 들어, 도 1의 메모리 셀(106)은 제 1 비-휘발성 메모리 엘리먼트(108)의 제 1 저항성 메모리 엘리먼트(110)에 제 1 데이터(139)를 저장할 수 있다. 방법(500)은 또한 506에서, 제 2 비-휘발성 메모리 엘리먼트의 제 2 저항성 메모리 엘리먼트에 제 2 데이터를 저장하는 것을 포함한다. 예를 들어, 도 1의 메모리 셀(106)은 제 2 비-휘발성 메모리 엘리먼트(112)의 제 2 저항성 메모리 엘리먼트(114)에 제 2 데이터(140)를 저장할 수 있다.
특정한 실시예에서, 방법(500)은 선택적으로, 508에서, 제 1 비-휘발성 메모리 엘리먼트에 저장된 데이터 값에 대응하는 제 1 출력 신호를 생성하는 것을 포함하며, 여기서 제 1 출력 신호는 판독/기록 제어 신호에 응답한 것이다. 예를 들어, 도 1의 메모리 셀(106)은 제 1 비-휘발성 메모리 엘리먼트(108)에 저장된 데이터 값에 대응하는 제 1 출력 신호(즉, 출력 데이터(122))를 생성할 수 있으며, 여기서 제 1 출력 신호(즉, 출력 데이터(122))는 판독/기록 제어 신호(예를 들어, 도 2의 판독/기록 제어 신호(236))에 응답한 것이다.
도 5의 방법은 전자 디바이스내에 통합된 프로세서에서 수행될 수 있다. 예를 들어, 도 6에 관하여 기술될 바와 같이, 제 1 데이터 및 제 2 데이터는 컴퓨터 또는 다른 전자 디바이스에 의해 수신 및 저장될 수 있다. 대안적으로, 또는 부가적으로, 당업자는 도 5의 방법(500)이 FPGA(field programmable gate array), ASIC(application-specific integrated circuit) CPU(central processing unit), DSP(digital signal processor), 제어기, 다른 하드웨어 디바이스, 또는 이들의 임의의 조합에 의해 구현되거나 개시될 수 있다는 것을 인지할 것이다.
도 6은 다수의 다중-포트 비-휘발성 메모리 엘리먼트들(664)을 갖는 셀을 구비하는 무선 통신 디바이스(600)의 실시예의 블록도이다. 무선 통신 디바이스(600)는 메모리(632)에 결합된, DSP(digital signal processor)와 같은 프로세서(610)를 포함하는 휴대용 무선 전자 디바이스로서 구현될 수 있다.
메모리(632)는 프로세서(610)와 같은 프로세서에 의해 실행 가능한 명령들(예를 들어, 소프트웨어(634))을 저장하는 컴퓨터 판독 가능한 매체를 포함할 수 있다. 예를 들어, 소프트웨어(634)는 제 1 다중-포트 비-휘발성 메모리 엘리먼트 및 제 2 다중-포트 비-휘발성 메모리 엘리먼트를 포함하는 다수의 다중-포트 비-휘발성 메모리 엘리먼트들(664)을 갖는 셀과 같은 단일의 메모리 셀에서 제 1 데이터를 수신하고 제 2 데이터를 수신하도록 컴퓨터에 의해 실행 가능한 명령들을 포함할 수 있다. 소프트웨어(634)는 또한 제 1 다중-포트 비-휘발성 메모리 엘리먼트의 제 1 저항성 메모리 엘리먼트에 제 1 데이터를 저장하도록 컴퓨터에 의해 실행 가능한 명령들을 포함할 수 있다. 소프트웨어(634)는 또한 제 2 다중-포트 비-휘발성 메모리 엘리먼트의 제 2 저항성 메모리 엘리먼트에 제 2 데이터를 저장하도록 컴퓨터에 의해 실행 가능한 명령들을 포함할 수 있다.
예시적인 예에서, 다수의 다중-포트 비-휘발성 메모리 엘리먼트들(664)을 갖는 셀은 도 5에 따라 동작하는 도 1 내지 도 4의 모듈들 또는 장치들 중 하나 이상 또는 이들의 임의의 조합을 포함한. 다수의 다중-포트 비-휘발성 메모리 엘리먼트들(664)을 갖는 셀은 프로세서(610)에 있을 수 있거나, 또는 별개의 디바이스에 있을 수 있다.
특정한 실시예에서, 디스플레이 제어기(626)는 프로세서(610) 및 디스플레이 디바이스(628)에 결합된다. 코더/디코더(CODEC)(634)는 또한 프로세서(610)에 결합될 수 있다. 스피커(636) 및 마이크로폰(638)은 CODEC(634)에 결합될 수 있다. 무선 제어기(640)는 프로세서(610) 및 무선 안테나(642)에 결합될 수 있다. 다수의 다중-포트 비-휘발성 메모리 엘리먼트들(664)을 갖는 셀은 무선 제어기(640), CODEC(634), 및 디스플레이 제어기(626)에 결합된다. 특정한 실시예에서, 다수의 다중-포트 비-휘발성 메모리 엘리먼트들(664)을 갖는 셀은 디스플레이 제어기(626), CODEC(634), 및 무선 제어기(640)에 관련된 데이터를 저장하도록 구성된다.
특정한 실시예에서, 신호 프로세서(610), 디스플레이 제어기(626), 메모리(632), CODEC(634), 및 무선 제어기(640)는 시스템-인-패키지(system-in-package) 또는 시스템-온-칩(system-on-chip) 디바이스(622)에 포함된다. 특정한 실시예에서, 입력 디바이스(630) 및 전원(644)은 시스템-온-칩 디바이스(622)에 결합된다. 또한, 특정한 실시예에서, 도 6에서 예시되는 바와 같이, 디스플레이 디바이스(628), 입력 디바이스(630), 스피커(636), 마이크로폰(638), 무선 안테나(642), 및 전원(644)은 시스템-온-칩 디바이스(622) 외부에 있다. 그러나 디스플레이 디바이스(628), 입력 디바이스(630), 스피커(636), 마이크로폰(638), 무선 안테나(642), 및 전원(644) 각각은 제어기 또는 인터페이스와 같은 시스템-온-칩 디바이스(622)의 컴포넌트에 결합될 수 있다.
위의 기재된 디바이스들 및 기능들은 컴퓨터 판독 가능한 매체들 상에 저장된 컴퓨터 파일들(예를 들어, RTL, GDSII, GERBER 등)로 설계 및 구성될 수 있다. 이러한 파일들 중 일부 또는 모두 다는 이러한 파일들에 기초하여 디바이스들을 제조하는 제조 취급자(fabrication handler)들에 제공될 수 있다. 결과적인 제품들은 이후에 반도체 다이로 분할되고 반도체 칩으로 패키징되는 반도체 웨이퍼들을 포함한다. 이 칩들은 이어서 위에서 기술된 디바이스들에서 이용된다.
도 7은 전자 디바이스 제조 프로세스(700)의 특정한 예시적인 실시예를 도시한다. 물리적인 디바이스 정보(702)는 이를테면 조사 컴퓨터(706)에서의 제조 프로세스(700)에서 수신된다. 물리적인 디바이스 정보(702)는 도 1의 시스템(100), 도 2의 시스템(200), 도 3의 시스템(300), 도 4의 시스템(400) 또는 이들의 임의의 조합과 같은 반도체 디바이스의 적어도 하나의 물리적인 특성을 나타내는 설계 정보를 포함할 수 있다. 예를 들어, 물리적인 디바이스 정보(702)는 조사 컴퓨터(706)에 결합된 사용자 인터페이스(704)를 통해 입력되는 물리적인 파라미터들, 재료 특성들 및 구조 정보를 포함할 수 있다. 조사 컴퓨터(706)는 메모리(710)와 같은 컴퓨터 판독 가능한 매체에 결합된, 하나 이상의 프로세싱 코어들과 같은 프로세서(708)를 포함한다. 메모리(710)는 프로세서(708)로 하여금, 파일 포맷에 따르도록 물리적인 디바이스 정보(702)를 변환하고 라이브러리 파일(712)을 생성하게 하기 위해 실행 가능한 컴퓨터 판독 가능한 명령들을 저장할 수 있다.
특정한 실시예에서, 라이브러리 파일(712)은 변환된 설계 정보를 포함하는 적어도 하나의 데이터 파일을 포함한다. 예를 들어, 라이브러리 파일(712)은 EDA(electronic design automation) 툴(720)과 함께 이용하도록 제공되는, 도 1의 메모리 셀(106)을 포함하는 디바이스(예를 들어, 도 1의 장치(100)), 도 2의 메모리 셀(206)을 포함하는 디바이스(예를 들어, 도 2의 장치(200)), 도 3의 메모리 셀(306)을 포함하는 디바이스(예를 들어, 도 3의 장치(300)), 도 4의 다수의 다중-포트 비-휘발성 메모리 엘리먼트들(412)을 갖는 셀을 포함하는 디바이스(예를 들어, 도 4의 장치(400)), 또는 이들의 임의의 조합을 포함하는 반도체 디바이스들의 라이브러리를 포함할 수 있다.
라이브러리 파일(712)은 메모리(718)에 결합된, 하나 이상의 프로세싱 코어들과 같은 프로세서(716)를 포함하는 설계 컴퓨터(714)에서 EDA 툴(720)과 함께 이용될 수 있다. EDA 툴(720)은 설계 컴퓨터(714)의 사용자가 라이브러리 파일(712)의, 도 1의 메모리 셀(106)을 포함하는 디바이스(예를 들어, 도 1의 장치(100)), 도 2의 메모리 셀(206)을 포함하는 디바이스(예를 들어, 도 2의 장치(200)), 도 3의 메모리 셀(306)을 포함하는 디바이스(예를 들어, 도 3의 장치(300)), 도 4의 다수의 다중-포트 비-휘발성 메모리 엘리먼트들(412)을 갖는 셀을 포함하는 디바이스(예를 들어, 도 4의 장치(400)), 또는 이들의 임의의 조합을 포함하는 회로를 설계하는 것을 가능하게 하기 위해 메모리(718)에 프로세서 실행 가능한 명령들로서 저장될 수 있다. 예를 들어, 설계 컴퓨터(714)의 사용자는 설계 컴퓨터(714)에 결합된 사용자 인터페이스(724)를 통해 회로 설계 정보(722)를 입력할 수 있다. 회로 설계 정보(722)는 도 1의 메모리 셀(106)을 포함하는 디바이스(예를 들어, 도 1의 장치(100)), 도 2의 메모리 셀(206)을 포함하는 디바이스(예를 들어, 도 2의 장치(200)), 도 3의 메모리 셀(306)을 포함하는 디바이스(예를 들어, 도 3의 장치(300)), 도 4의 다수의 다중-포트 비-휘발성 메모리 엘리먼트들(412)을 갖는 셀을 포함하는 디바이스(예를 들어, 도 4의 장치(400)), 또는 이들의 임의의 조합과 같은 반도체 디바이스의 적어도 하나의 물리적 특성을 나타내는 설계 정보를 포함할 수 있다. 예시를 위해, 회로 설계 특성은 회로 설계, 포지셔닝 정보, 피처 크기 정보, 상호연결 정보, 또는 반도체 디바이스의 물리적 특성을 나타내는 다른 정보에서 다른 엘리먼트들에 대한 관계 및 특정한 회로들의 식별(identification)을 포함할 수 있다.
설계 컴퓨터(714)는 파일 포맷에 따르도록 회로 설계 정보(722)를 포함하는 설계 정보를 변환하도록 구성될 수 있다. 예시를 위해, 파일 정보는 평면 지오메트리 형상들(planar geometric shapes)을 나타내는 데이터베이스 이진 파일 포맷, 텍스트 라벨들 및 GDSII(Graphic Data System) 파일 포맷과 같은 계층적 포맷의 회로 레이아웃에 관한 다른 정보를 포함할 수 있다. 설계 컴퓨터(714)는 다른 회로들 또는 정보 외에, 도 1의 메모리 셀(106), 도 2의 메모리 셀(206), 도 3의 다수의 다중-포트 비-휘발성 메모리 엘리먼트들(312)을 갖는 셀, 도 4의 다수의 다중-포트 비-휘발성 메모리 엘리먼트들(412)을 갖는 셀, 또는 이들의 임의의 조합을 기술하는 정보를 포함하는, GDSII 파일(726)과 같은 변환된 설계 정보를 포함하는 데이터 파일을 생성하도록 구성될 수 있다. 예시를 위해, 데이터 파일은 도 1의 메모리 셀(106)을 포함하고 반도체-온-칩(SOC) 내의 부가적인 전자 회로들 및 컴포넌트들을 또한 포함하는 SOC에 대응하는 정보를 포함할 수 있다.
GDSII 파일(726)은 GDSII 파일(726)의 변환된 정보에 따라, 도 1의 메모리 셀(106), 도 2의 메모리 셀(206), 도 3의 메모리 셀(306), 도 4의 다수의 다중-포트 비-휘발성 메모리 엘리먼트들(412)을 갖는 셀, 또는 이들의 임의의 조합을 제조하기 위해 제조 프로세스(728)에서 수신될 수 있다. 예를 들어, 디바이스 제조 프로세스는 대표적인 마스크(732)로서 예시되는 포토리소그라피 프로세싱에 이용될 마스크들과 같이 하나 이상의 마스크들을 생성하기 위해 GDSII 파일(726)을 마스크 제조자(730)에 제공하는 것을 포함할 수 있다. 마스크(732)는 테스트되고 대표적인 다이(736)와 같은 다이들로 분리될 수 있는 하나 이상의 웨이퍼들(734)을 생성하기 위해 제조 프로세스 동안 이용될 수 있다. 다이(736)는 도 1의 메모리 셀(106)을 포함하는 디바이스(예를 들어, 도 1의 장치(100)), 도 2의 메모리 셀(206)을 포함하는 디바이스(예를 들어, 도 2의 장치(200)), 도 3의 메모리 셀(306)을 포함하는 디바이스(예를 들어, 도 3의 장치(300)), 도 4의 다수의 다중-포트 비-휘발성 메모리 엘리먼트들(412)을 갖는 셀을 포함하는 디바이스(예를 들어, 도 4의 장치(400)), 또는 이들의 임의의 조합을 포함하는 회로를 포함한다.
다이(736)는 다이(736)가 대표적인 패키지(740)로 통합되는 패키징 프로세스(738)에 제공될 수 있다. 예를 들어, 패키지(740)는 시스템-인-패키지(SiP) 어레인지먼트(arrangement)와 같이 다수의 다이들 또는 단일의 다이(736)를 포함할 수 있다. 패키지(740)는 JEDEC(Joint Electron Device Engineering Council) 표준들과 같은 하나 이상의 표준들 또는 규격들에 따르도록 구성될 수 있다.
패티지(740)에 관한 정보는 이를테면, 컴퓨터(746)에 저장된 컴포넌트 라이브러리를 통해 다양한 제품 설계자들에 분배될 수 있다. 컴퓨터(746)는 메모리(750)에 결합된, 하나 이상의 프로세싱 코어와 같은 프로세서(748)를 포함할 수 있다. 인쇄 회로 보드(PCB) 툴은 사용자 인터페이스(744)를 통해 컴퓨터(746)의 사용자로부터 수신된 PCB 설계 정보(742)를 프로세싱하기 위해 메모리(750)에 프로세서 실행 가능한 명령들로서 저장될 수 있다. PCB 설계 정보(742)는 회로 보드 상의 패키징된 반도체 디바이스의 물리적 포지셔닝 정보를 포함할 수 있으며, 상기 패키징된 반도체 디바이스는 도 1의 메모리 셀(106), 도 2의 메모리 셀(206), 도 3의 메모리 셀(306), 도 4의 다수의 다중-포트 비-휘발성 메모리 엘리먼트들(412)을 갖는 셀 또는 이들의 임의의 조합을 포함하는 패키지(740)에 대응한다.
컴퓨터(746)는 트레이스(trace)들 및 비아들과 같은 전기적 연결부들의 레이아웃은 물론, 회로 보드 상의 패키징된 반도체 디바이스의 물리적인 포지셔닝 정보를 포함하는 데이터를 갖는 GERBER 파일(752)과 같은 데이터 파일을 생성하기 위해 PCB 설계 정보(742)를 변환하도록 구성될 수 있으며, 여기서, 패키징된 반도체 디바이스는 도 1의 메모리 셀(106), 도 2의 메모리 셀(206), 도 3의 메모리 셀(306), 도 4의 다수의 다중-포트 비-휘발성 메모리 엘리먼트들(412)를 갖는 셀 또는 이들의 임의의 조합을 포함하는 패키지(740)에 대응한다. 다른 실시예들에서, 변환된 PCB 설계 정보에 의해 생성되는 데이터 파일은 GERBER 포맷 이외의 포맷을 가질 수 있다.
GERBER 파일(752)은 보드 어셈블리 프로세스(754)에서 수신되고, GERBER 파일(752) 내에 저장된 설계 정보에 따라 제조되는, 대표적인 PCB(756)와 같은 PCB들을 생성하는데 이용될 수 있다. 예를 들어, GERBER 파일(752)은 PCB 생산 프로세스의 다양한 단계들을 수행하기 위해 하나 이상의 기계들에 업로딩될 수 있다. PCB(756)는 대표적인 PCA(printed circuit assembly)(758)를 형성하기 위해 패키지(740)를 포함하는 전자 컴포넌트들로 채워질 수 있다.
PCA(758)는 제품 제조 프로세스(760)에서 수신되고, 제 1 대표적인 전자 디바이스(762) 및 제 2 대표적인 전자 디바이스(764)와 같은 하나 이상의 전자 디바이스들 내에 통합될 수 있다. 예시적이며 비-제한적인 예로서, 제 1 대표적인 전자 디바이스(762), 제 2 대표적인 전자 디바이스(764), 또는 둘 다는 적어도 하나의 제어 가능한 에너지 소비 모듈이 통합되는 셋톱 박스, 음악 재생기, 비디오 재생기, 엔터테인먼트 유닛, 네비게이션 디바이스, 통신 디바이스, 개인 휴대 정보 단말(PDA), 고정 위치 데이터 유닛, 및 컴퓨터의 그룹으로부터 선택될 수 있다. 예시적이며 비-제한적인 다른 예로서, 전자 디바이스들(762 및 764) 중 하나 이상의 디바이스는 모바일 전화와 같은 원격 유닛들, 핸드-헬드(hand-held) 개인 통신 시스템들(PCS) 유닛들, 개인 휴대 정보 단말과 같은 휴대용 데이터 유닛, GPS(global positioning system) 가능 디바이스들, 네비게이션 디바이스들, 미터 판독 장비와 같은 고정 위치 데이터 유닛들, 또는 데이터 또는 컴퓨터 명령들을 저장 또는 리트리브하는 임의의 다른 디바이스, 또는 이들의 임의의 조합일 수 있다. 도 7이 본 개시의 교시들에 따른 원격 유닛들을 예시하지만, 이 개시는 이들 예시적으로 도시된 유닛들로 제한되지 않는다. 본 개시의 실시예들은 온-칩 회로 및 메모리를 포함하는 능동 집적 회로를 포함하는 임의의 디바이스에서 적합하게 이용될 수 있다.
도 1의 메모리 셀(106)을 포함하는 디바이스(예를 들어, 도 1의 장치(100)), 도 2의 메모리 셀(206)을 포함하는 디바이스(예를 들어, 도 2의 장치(200)), 도 3의 메모리 셀(306)을 포함하는 디바이스(예를 들어, 도 3의 장치(300)), 도 4의 다수의 다중-포트 비-휘발성 메모리 엘리먼트들(412)을 갖는 셀을 포함하는 디바이스(예를 들어, 도 4의 장치(400)), 또는 이들의 임의의 조합은 예시적인 프로세스(700)에서 기술된 바와 같이 제조, 프로세싱되고 전자 디바이스내에 통합될 수 있다. 도 1 내지 도 4에 관하여 기재되는 실시예들의 하나 이상의 양상들은 이를테면, 라이브러리 파일(712), GDSII 파일(726), GERBER 파일(752) 내에서 다양한 프로세싱 단계들에 포함될 수 있는 것은 물론, 조사 컴퓨터(706)의 메모리(710), 설계 컴퓨터(714)의 메모리(718), 컴퓨터(746)의 메모리(750), 보드 어셈블리 프로세스(754)에서와 같이 다양한 단계들에서 이용되는 하나 이상의 다른 컴퓨터들 또는 프로세서들(도시되지 않음)의 메모리에 저장될 수 있고, 마스크(732), 다이(736), 패키지(740), PCA(758), 프로토타입 회로들(prototype circuits) 또는 디바이스들(도시되지 않음)과 같은 다른 제품들, 또는 이들의 임의의 조합과 같이 하나 이상의 다른 물리적인 실시예들내로 또한 통합될 수 있다. 물리적인 디바이스 설계로부터 최종 제품으로의 생산의 다양한 대표적 단계들이 도시되지만, 다른 실시예들에서, 더 적은 단계들이 이용될 수 있거나, 또는 부가적인 단계들이 포함될 수 있다. 유사하게, 프로세스(700)는 프로세스(700)의 다양한 단계들을 수행하는 하나 이상의 엔티티들에 의해 또는 단일의 엔티티에 의해 수행될 수 있다.
당업자들은 여기서 기재된 실시예들과 관련하여 기술되는 다양한 예시적인 논리 블록들, 구성들, 모듈들, 회로들 및 방법 단계들이 전자 하드웨어, 프로세싱 유닛에 의해 실행되는 컴퓨터 소프트웨어, 또는 이들 둘의 조합으로서 구현될 수 있다는 것을 추가로 인지할 것이다. 다양한 예시적인 컴포넌트들, 블록들, 구성들, 모듈들, 회로들 및 단계들은 그들의 기능의 견지에서 일반적으로 상술되었다. 이러한 기능이 하드웨어 또는 실행 가능한 프로세싱 명령들로서 구현될지 여부는 전체 시스템에 부과되는 설계 제약들 및 특정한 애플리케이션에 의존한다. 당업자들은 각각의 특정한 애플리케이션에 따라 다양한 방식들로 기술된 기능을 구현할 수 있지만, 이러한 구현 판단들은 본 개시의 범위로부터 벗어나는 것으로서 해석되선 안 된다.
소프트웨어 모듈은 랜덤 액세스 메모리(RAM), 자기저항성 랜덤 액세스 메모리(MRAM), 스핀-토크-변환 MRAM(STT-MRAM), 플래시 메모리, 판독 전용 메모리(ROM), 프로그래밍 가능한 판독 전용 메모리(PROM), 소거 가능한 프로그래밍 가능한 판독 전용 메모리(EPROM), 전기적으로 소거 가능한 프로그래밍 가능한 판독 전용 메모리(EEPROM), 레지스터들, 하드 디스크, 제거 가능한 디스크, 컴팩트 디스크 판독 전용 메모리(CD-ROM), 또는 당 분야에 알려진 임의의 다른 형태의 저장 매체에 상주할 수 있다. 예시적인 저장 매체는 프로세서가 저장 매체로부터 정보를 판독하고 저장 매체로 정보를 기록할 수 있도록 프로세서에 결합된다. 대안적으로, 저장 매체는 프로세서에 통합될 수 있다. 프로세서 및 저장 매체는 주문형 집적 회로(ASIC)에 상주할 수 있다. ASIC는 컴퓨팅 디바이스 또는 사용자 단말에 상주할 수 있다. 대안적으로, 프로세서 및 저장 매체는 컴퓨팅 디바이스 또는 사용자 단말에서 이산 컴포넌트들로서 상주할 수 있다.
기재된 실시예들의 이전의 설명은 당업자가 기재된 실시예들을 제조 또는 이용하는 것을 가능하게 하기 위해 제공된다. 이들 실시예들에 대한 다양한 수정들은 당업자들에게 쉽게 자명하게 될 것이고, 여기서 정의되는 원리들은 본 개시의 범위로부터 벗어남 없이 다른 실시예들에 적용될 수 있다. 따라서 본 개시는 여기서 도시된 실시예들로 제한되도록 의도되는 것이 아니라, 이어지는 청구항들에 의해 정의된 바와 같은 원리들 및 신규한 특징들과 부합하는 가능한 최광의의 범위로 허여될 것이다.

Claims (45)

  1. 메모리 디바이스로서,
    복수의 메모리 셀들
    을 포함하고,
    상기 메모리 셀들 중 적어도 하나는,
    제 1 저항성 메모리 엘리먼트를 포함하는 제 1 비-휘발성 메모리 엘리먼트; 및
    제 2 저항성 메모리 엘리먼트를 포함하는 제 2 비-휘발성 메모리 엘리먼트
    를 포함하고,
    상기 제 1 비-휘발성 메모리 엘리먼트 및 상기 제 2 비-휘발성 메모리 엘리먼트는 각각 다수의 포트(port)들을 포함하고, 상기 제 1 비-휘발성 메모리 엘리먼트는 제 1 스레드(thread)에 연관되고, 상기 제 2 비-휘발성 메모리 엘리먼트는 제 2 스레드에 연관되는,
    메모리 디바이스.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 메모리 셀들 중 적어도 하나는 디코더에 결합되는,
    메모리 디바이스.
  5. 제 1 항에 있어서,
    상기 메모리 셀들 중 적어도 하나에 결합되는 비트 라인 제어기(bit line controller)는 판독/기록 제어 입력에 응답하는,
    메모리 디바이스.
  6. 제 4 항에 있어서,
    상기 디코더는 포트 및 스레드 디코딩을 수행하도록 구성되는,
    메모리 디바이스.
  7. 제 4 항에 있어서,
    상기 디코더는 스레드 선택 입력을 수신하도록 구성되는,
    메모리 디바이스.
  8. 제 4 항에 있어서,
    상기 디코더는 포트 어드레스 입력 및 포트 선택 입력을 수신하도록 구성되는,
    메모리 디바이스.
  9. 제 1 항에 있어서,
    상기 메모리 디바이스는 자기저항성 랜덤 액세스 메모리(Magnetoresistive Random Access Memory; MRAM)인,
    메모리 디바이스.
  10. 제 9 항에 있어서,
    상기 MRAM은 스핀-토크-변환(spin-torque-transfer; STT)을 이용하여 데이터를 기록하도록 구성되는,
    메모리 디바이스.
  11. 제 1 항에 있어서,
    상기 제 1 비-휘발성 메모리 엘리먼트 및 상기 제 2 비-휘발성 메모리 엘리먼트는 각각 단일의 레지스터 파일 내의 공통 위치에 대응하고,
    상기 제 1 비-휘발성 메모리 엘리먼트는 명령들의 제 1 스트림에 대응하는 제 1 상태 정보를 저장하고, 상기 제 2 비-휘발성 메모리 엘리먼트는 명령들의 제 2 스트림에 대응하는 제 2 상태 정보를 저장하는,
    메모리 디바이스.
  12. 제 1 항에 있어서,
    상기 복수의 메모리 셀들은 적어도 하나의 반도체 다이에 통합되는,
    메모리 디바이스.
  13. 제 1 항에 있어서,
    상기 복수의 메모리 셀들이 통합되는 셋톱 박스, 음악 재생기, 비디오 재생기, 엔터테인먼트 유닛(entertainment unit), 네비게이션 디바이스, 통신 디바이스, 개인 휴대 정보 단말(PDA), 고정 위치 데이터 유닛, 컴퓨터, 또는 이들의 조합
    을 더 포함하는,
    메모리 디바이스.
  14. 시스템으로서,
    프로세서; 및
    상기 프로세서에 액세스 가능한 복수의 메모리 셀들
    을 포함하고,
    상기 메모리 셀들 중 적어도 하나는,
    제 1 저항성 메모리 엘리먼트를 포함하는 제 1 다중-포트 비-휘발성 메모리 엘리먼트; 및
    제 2 저항성 메모리 엘리먼트를 포함하는 제 2 다중-포트 비-휘발성 메모리 엘리먼트
    를 포함하고,
    상기 제 1 다중-포트 비-휘발성 메모리 엘리먼트는 제 1 스레드에 연관되고, 상기 제 2 다중-포트 비-휘발성 메모리 엘리먼트는 제 2 스레드에 연관되는,
    시스템.
  15. 제 14 항에 있어서,
    상기 제 1 다중-포트 비-휘발성 메모리 엘리먼트 및 상기 제 2 다중-포트 비-휘발성 메모리 엘리먼트 중 적어도 하나에 대한 액세스를 제공하기 위해 선택기 신호(selector signal)에 응답하고 그리고 어드레스 신호를 수신하도록 구성되는 디코더
    를 더 포함하는,
    시스템.
  16. 제 15 항에 있어서,
    복수의 명령들의 스트림들로부터 제 1 명령 스트림을 선택하고 선택된 제 1 명령 스트림의 표시(indication)를 상기 프로세서에 제공하기 위한 스케줄러
    를 더 포함하는,
    시스템.
  17. 제 16 항에 있어서,
    상기 스케줄러는 상기 복수의 명령들의 스트림들 중 적어도 2개의 명령들의 스트림들이 실질적으로 동시에 프로세싱되게 스케줄링하도록 구성되는,
    시스템.
  18. 제 14 항에 있어서,
    상기 프로세서 및 상기 복수의 메모리 셀들은 적어도 하나의 반도체 다이에 통합되는,
    시스템.
  19. 제 14 항에 있어서,
    상기 프로세서 및 상기 복수의 메모리 셀들이 통합되는 셋톱 박스, 음악 재생기, 비디오 재생기, 엔터테인먼트 유닛(entertainment unit), 네비게이션 디바이스, 통신 디바이스, 개인 휴대 정보 단말(PDA), 고정 위치 데이터 유닛, 컴퓨터 또는 이들의 조합
    을 더 포함하는,
    시스템.
  20. 방법으로서,
    제 1 비-휘발성 메모리 엘리먼트 및 제 2 비-휘발성 메모리 엘리먼트를 포함하는 단일의 메모리 셀에서 제 1 데이터를 수신하고 제 2 데이터를 수신하는 단계;
    상기 제 1 비-휘발성 메모리 엘리먼트의 제 1 저항성 메모리 엘리먼트에 상기 제 1 데이터를 저장하는 단계; 및
    상기 제 2 비-휘발성 메모리 엘리먼트의 제 2 저항성 메모리 엘리먼트에 상기 제 2 데이터를 저장하는 단계
    를 포함하고,
    상기 제 1 비-휘발성 메모리 엘리먼트 및 상기 제 2 비-휘발성 메모리 엘리먼트는 각각 다수의 포트들을 포함하고, 상기 제 1 비-휘발성 메모리 엘리먼트는 제 1 스레드에 연관되고, 상기 제 2 비-휘발성 메모리 엘리먼트는 제 2 스레드에 연관되는,
    방법.
  21. 삭제
  22. 제 20 항에 있어서,
    상기 제 1 비-휘발성 메모리 엘리먼트에 저장된 데이터 값에 대응하는 제 1 출력 신호를 생성하는 단계
    를 더 포함하고,
    상기 제 1 출력 신호는 판독/기록 제어 신호에 응답하는,
    방법.
  23. 제 22 항에 있어서,
    상기 판독/기록 제어 신호는 상기 메모리 셀에서 수신되는,
    방법.
  24. 제 20 항에 있어서,
    상기 제 1 데이터 및 상기 제 2 데이터는 포트-데이터-선택기(port-data-selector)로부터 수신되는,
    방법.
  25. 제 20 항에 있어서,
    상기 제 1 데이터 및 상기 제 2 데이터를 수신하는 단계 및 저장하는 단계는 전자 디바이스내에 통합된 프로세서에 의해 수행되는,
    방법.
  26. 장치로서,
    제 1 다중-포트 비-휘발성 메모리 엘리먼트 및 제 2 다중-포트 비-휘발성 메모리 엘리먼트를 포함하는 단일의 메모리 셀에서 제 1 데이터 및 제 2 데이터를 수신하기 위한 수단;
    상기 제 1 다중-포트 비-휘발성 메모리 엘리먼트의 제 1 저항성 메모리 엘리먼트에 상기 제 1 데이터를 저장하기 위한 수단; 및
    상기 제 2 다중-포트 비-휘발성 메모리 엘리먼트의 제 2 저항성 메모리 엘리먼트에 상기 제 2 데이터를 저장하기 위한 수단
    을 포함하고,
    상기 제 1 다중-포트 비-휘발성 메모리 엘리먼트는 제 1 스레드에 연관되고, 상기 제 2 다중-포트 비-휘발성 메모리 엘리먼트는 제 2 스레드에 연관되는,
    장치.
  27. 제 26 항에 있어서,
    상기 제 1 데이터 및 제 2 데이터를 수신하기 위한 수단, 상기 제 1 데이터를 저장하기 위한 수단, 및 상기 제 2 데이터를 저장하기 위한 수단은 적어도 하나의 반도체 다이에 통합되는,
    장치.
  28. 제 26 항에 있어서,
    상기 제 1 데이터 및 제 2 데이터를 수신하기 위한 수단, 상기 제 1 데이터를 저장하기 위한 수단, 및 상기 제 2 데이터를 저장하기 위한 수단이 통합되는 셋톱 박스, 음악 재생기, 비디오 재생기, 엔터테인먼트 유닛(entertainment unit), 네비게이션 디바이스, 통신 디바이스, 개인 휴대 정보 단말(PDA), 고정 위치 데이터 유닛, 컴퓨터 또는 이들의 조합
    을 더 포함하는,
    장치.
  29. 방법으로서,
    제 1 다중-포트 비-휘발성 메모리 엘리먼트 및 제 2 다중-포트 비-휘발성 메모리 엘리먼트를 포함하는 단일의 메모리 셀에서 제 1 데이터를 수신하고 제 2 데이터를 수신하기 위한 제 1 단계;
    상기 제 1 다중-포트 비-휘발성 메모리 엘리먼트의 제 1 저항성 메모리 엘리먼트에 상기 제 1 데이터를 저장하기 위한 제 2 단계; 및
    상기 제 2 다중-포트 비-휘발성 메모리 엘리먼트의 제 2 저항성 메모리 엘리먼트에 상기 제 2 데이터를 저장하기 위한 제 3 단계
    를 포함하고,
    상기 제 1 다중-포트 비-휘발성 메모리 엘리먼트는 제 1 스레드에 연관되고, 상기 제 2 다중-포트 비-휘발성 메모리 엘리먼트는 제 2 스레드에 연관되는,
    방법.
  30. 제 29 항에 있어서,
    상기 제 1 단계, 상기 제 2 단계, 및 상기 제 3 단계는 전자 디바이스내에 통합되는 프로세서에 의해 수행되는,
    방법.
  31. 컴퓨터에 의해 실행 가능한 명령들을 저장하는 컴퓨터 판독 가능한 매체로서,
    상기 명령들은,
    제 1 다중-포트 비-휘발성 메모리 엘리먼트 및 제 2 다중-포트 비-휘발성 메모리 엘리먼트를 포함하는 단일의 메모리 셀에서 제 1 데이터를 수신하고 제 2 데이터를 수신하도록 상기 컴퓨터에 의해 실행 가능한 명령들;
    상기 제 1 다중-포트 비-휘발성 메모리 엘리먼트의 제 1 저항성 메모리 엘리먼트에 상기 제 1 데이터를 저장하도록 상기 컴퓨터에 의해 실행 가능한 명령들; 및
    상기 제 2 다중-포트 비-휘발성 메모리 엘리먼트의 제 2 저항성 메모리 엘리먼트에 상기 제 2 데이터를 저장하도록 상기 컴퓨터에 의해 실행 가능한 명령들
    을 포함하고,
    상기 제 1 다중-포트 비-휘발성 메모리 엘리먼트는 제 1 스레드에 연관되고, 상기 제 2 다중-포트 비-휘발성 메모리 엘리먼트는 제 2 스레드에 연관되는,
    컴퓨터 판독 가능한 매체.
  32. 제 31 항에 있어서,
    상기 명령들은,
    셋톱 박스, 음악 재생기, 비디오 재생기, 엔터테인먼트 유닛(entertainment unit), 네비게이션 디바이스, 통신 디바이스, 개인 휴대 정보 단말(PDA), 고정 위치 데이터 유닛, 컴퓨터, 또는 이들의 조합에 통합된 프로세서에 의해 실행 가능한,
    컴퓨터 판독 가능한 매체.
  33. 방법으로서,
    반도체 디바이스의 적어도 하나의 물리적인 특성을 나타내는 설계 정보를 수신하는 단계;
    파일 포맷에 따르도록 상기 설계 정보를 변환하는 단계; 및
    변환된 설계 정보를 포함하는 데이터 파일을 생성하는 단계
    를 포함하고,
    상기 반도체 디바이스는 복수의 메모리 셀들을 포함하고, 상기 메모리 셀들 중 적어도 하나는,
    제 1 저항성 메모리 엘리먼트를 포함하는 제 1 다중-포트 비-휘발성 메모리 엘리먼트; 및
    제 2 저항성 메모리 엘리먼트를 포함하는 제 2 다중-포트 비-휘발성 메모리 엘리먼트를 포함하고,
    상기 제 1 다중-포트 비-휘발성 메모리 엘리먼트는 제 1 스레드에 연관되고, 상기 제 2 다중-포트 비-휘발성 메모리 엘리먼트는 제 2 스레드에 연관되는,
    방법.
  34. 제 33 항에 있어서,
    상기 데이터 파일은 GDSII 포맷을 포함하는,
    방법.
  35. 방법으로서,
    반도체 디바이스에 대응하는 설계 정보를 포함하는 데이터 파일을 수신하는 단계; 및
    상기 설계 정보에 따라 상기 반도체 디바이스를 제조하는 단계
    를 포함하고,
    상기 반도체 디바이스는,
    제 1 저항성 메모리 엘리먼트를 포함하는 제 1 다중-포트 비-휘발성 메모리 엘리먼트; 및
    제 2 저항성 메모리 엘리먼트를 포함하는 제 2 다중-포트 비-휘발성 메모리 엘리먼트
    를 포함하고,
    상기 제 1 다중-포트 비-휘발성 메모리 엘리먼트는 제 1 스레드에 연관되고, 상기 제 2 다중-포트 비-휘발성 메모리 엘리먼트는 제 2 스레드에 연관되는,
    방법.
  36. 제 35 항에 있어서,
    상기 데이터 파일은 GDSII 포맷을 갖는,
    방법.
  37. 방법으로서,
    회로 보드 상의 패키징된 반도체 디바이스의 물리적 포지셔닝 정보(physical positioning information)를 포함하는 설계 정보를 수신하는 단계; 및
    데이터 파일을 생성하도록 상기 설계 정보를 변환하는 단계
    를 포함하고,
    상기 패키징된 반도체 디바이스는 반도체 구조를 포함하고,
    상기 반도체 구조는,
    제 1 저항성 메모리 엘리먼트를 포함하는 제 1 다중-포트 비-휘발성 메모리 엘리먼트; 및
    제 2 저항성 메모리 엘리먼트를 포함하는 제 2 다중-포트 비-휘발성 메모리 엘리먼트
    를 포함하고,
    상기 제 1 다중-포트 비-휘발성 메모리 엘리먼트는 제 1 스레드에 연관되고, 상기 제 2 다중-포트 비-휘발성 메모리 엘리먼트는 제 2 스레드에 연관되는,
    방법.
  38. 제 37 항에 있어서,
    상기 데이터 파일은 GERBER 포맷을 갖는,
    방법.
  39. 방법으로서,
    회로 보드 상의 패키징된 반도체 디바이스의 물리적인 포지셔닝 정보를 포함하는 설계 정보를 포함하는 데이터 파일을 수신하는 단계; 및
    상기 설계 정보에 따라 상기 패키징된 반도체 디바이스를 수용하도록 구성된 회로 보드를 제조하는 단계
    를 포함하고,
    상기 패키징된 반도체 디바이스는,
    제 1 저항성 메모리 엘리먼트를 포함하는 제 1 다중-포트 비-휘발성 메모리 엘리먼트; 및
    제 2 저항성 메모리 엘리먼트를 포함하는 제 2 다중-포트 비-휘발성 메모리 엘리먼트
    를 포함하고,
    상기 제 1 다중-포트 비-휘발성 메모리 엘리먼트는 제 1 스레드에 연관되고, 상기 제 2 다중-포트 비-휘발성 메모리 엘리먼트는 제 2 스레드에 연관되는,
    방법.
  40. 제 39 항에 있어서,
    상기 데이터 파일을 GERBER 포맷을 갖는,
    방법.
  41. 제 39 항에 있어서,
    셋톱 박스, 음악 재생기, 비디오 재생기, 엔터테인먼트 유닛(entertainment unit), 네비게이션 디바이스, 통신 디바이스, 개인 휴대 정보 단말(PDA), 고정 위치 데이터 유닛, 컴퓨터 또는 이들의 조합 내에 상기 회로 보드를 통합하는 단계
    를 더 포함하는,
    방법.
  42. 메모리 디바이스로서,
    복수의 메모리 셀들
    을 포함하고,
    상기 메모리 셀들 중 적어도 하나는,
    제 1 저항성 메모리 엘리먼트를 포함하는 제 1 비-휘발성 메모리 엘리먼트; 및
    제 2 저항성 메모리 엘리먼트를 포함하는 제 2 비-휘발성 메모리 엘리먼트
    를 포함하고,
    상기 제 1 비-휘발성 메모리 엘리먼트 및 상기 제 2 비-휘발성 메모리 엘리먼트 각각은 다수의 포트들을 포함하는,
    메모리 디바이스.
  43. 제 42 항에 있어서,
    다수의 비트 라인들 및 다수의 감지 라인들이 상기 제 1 비-휘발성 메모리 엘리먼트를 상기 제 2 비-휘발성 메모리 엘리먼트에 연결시키고, 상기 다수의 비트 라인들 및 상기 다수의 감지 라인들 중 적어도 하나는 상기 제 1 비-휘발성 메모리 엘리먼트 및 상기 제 2 비-휘발성 메모리 엘리먼트의 판독 동작 및 기록 동작 모두에 사용가능한,
    메모리 디바이스.
  44. 제 14 항에 있어서,
    다수의 비트 라인들 및 다수의 감지 라인들이 상기 제 1 비-휘발성 메모리 엘리먼트를 상기 제 2 비-휘발성 메모리 엘리먼트에 연결시키고, 상기 다수의 비트 라인들 및 상기 다수의 감지 라인들 중 적어도 하나는 상기 제 1 비-휘발성 메모리 엘리먼트 및 상기 제 2 비-휘발성 메모리 엘리먼트의 판독 동작 및 기록 동작 모두에 사용가능한,
    시스템.
  45. 제 33 항에 있어서,
    다수의 비트 라인들 및 다수의 감지 라인들이 상기 제 1 비-휘발성 메모리 엘리먼트를 상기 제 2 비-휘발성 메모리 엘리먼트에 연결시키고, 상기 다수의 비트 라인들 및 상기 다수의 감지 라인들 중 적어도 하나는 상기 제 1 비-휘발성 메모리 엘리먼트 및 상기 제 2 비-휘발성 메모리 엘리먼트의 판독 동작 및 기록 동작 모두에 사용가능한,
    방법.
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Families Citing this family (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7930666B1 (en) * 2006-12-12 2011-04-19 Tabula, Inc. System and method of providing a memory hierarchy
EP2201569A4 (en) 2007-09-06 2011-07-13 Tabula Inc CONFIGURATION CONTEXT SWITCH
US8400822B2 (en) 2010-03-22 2013-03-19 Qualcomm Incorporated Multi-port non-volatile memory that includes a resistive memory element
US8315081B2 (en) * 2010-03-22 2012-11-20 Qualcomm Incorporated Memory cell that includes multiple non-volatile memories
US9244853B2 (en) * 2012-08-10 2016-01-26 Qualcomm Incorporated Tunable multi-tiered STT-MRAM cache for multi-core processors
US8670264B1 (en) * 2012-08-14 2014-03-11 Avalanche Technology, Inc. Multi-port magnetic random access memory (MRAM)
KR101920719B1 (ko) * 2012-11-19 2019-02-13 삼성전자주식회사 논리 장치, 논리 장치를 포함하는 디지털 필터 및 논리 장치를 제어하는 방법
KR101875577B1 (ko) 2013-06-28 2018-07-09 인텔 코포레이션 저항성 메모리에 대한 저 전력 기입 및 판독 동작들을 위한 장치
US9165610B1 (en) * 2014-06-30 2015-10-20 Globalfoundries Singapore Pte. Ltd. Non-volatile memory cell arrays and methods of fabricating semiconductor devices
US9518866B2 (en) * 2014-08-22 2016-12-13 Spectrasensors, Inc. Spectrometer with variable beam power and shape
US9478278B1 (en) * 2015-03-31 2016-10-25 Arm Limited Read-write contention circuitry
US10163479B2 (en) 2015-08-14 2018-12-25 Spin Transfer Technologies, Inc. Method and apparatus for bipolar memory write-verify
JP6122170B1 (ja) 2016-03-16 2017-04-26 株式会社東芝 不揮発性ｒａｍ及び不揮発性ｒａｍを含むシステム
US10437723B2 (en) 2016-09-27 2019-10-08 Spin Memory, Inc. Method of flushing the contents of a dynamic redundancy register to a secure storage area during a power down in a memory device
US10366774B2 (en) 2016-09-27 2019-07-30 Spin Memory, Inc. Device with dynamic redundancy registers
US10818331B2 (en) 2016-09-27 2020-10-27 Spin Memory, Inc. Multi-chip module for MRAM devices with levels of dynamic redundancy registers
US10446210B2 (en) 2016-09-27 2019-10-15 Spin Memory, Inc. Memory instruction pipeline with a pre-read stage for a write operation for reducing power consumption in a memory device that uses dynamic redundancy registers
US10460781B2 (en) 2016-09-27 2019-10-29 Spin Memory, Inc. Memory device with a dual Y-multiplexer structure for performing two simultaneous operations on the same row of a memory bank
US10437491B2 (en) 2016-09-27 2019-10-08 Spin Memory, Inc. Method of processing incomplete memory operations in a memory device during a power up sequence and a power down sequence using a dynamic redundancy register
US10546625B2 (en) 2016-09-27 2020-01-28 Spin Memory, Inc. Method of optimizing write voltage based on error buffer occupancy
US10360964B2 (en) 2016-09-27 2019-07-23 Spin Memory, Inc. Method of writing contents in memory during a power up sequence using a dynamic redundancy register in a memory device
US10348306B2 (en) * 2017-03-09 2019-07-09 University Of Utah Research Foundation Resistive random access memory based multiplexers and field programmable gate arrays
US10489245B2 (en) 2017-10-24 2019-11-26 Spin Memory, Inc. Forcing stuck bits, waterfall bits, shunt bits and low TMR bits to short during testing and using on-the-fly bit failure detection and bit redundancy remapping techniques to correct them
US10656994B2 (en) 2017-10-24 2020-05-19 Spin Memory, Inc. Over-voltage write operation of tunnel magnet-resistance (“TMR”) memory device and correcting failure bits therefrom by using on-the-fly bit failure detection and bit redundancy remapping techniques
US10529439B2 (en) 2017-10-24 2020-01-07 Spin Memory, Inc. On-the-fly bit failure detection and bit redundancy remapping techniques to correct for fixed bit defects
US10481976B2 (en) 2017-10-24 2019-11-19 Spin Memory, Inc. Forcing bits as bad to widen the window between the distributions of acceptable high and low resistive bits thereby lowering the margin and increasing the speed of the sense amplifiers
US10891997B2 (en) 2017-12-28 2021-01-12 Spin Memory, Inc. Memory array with horizontal source line and a virtual source line
US10395711B2 (en) 2017-12-28 2019-08-27 Spin Memory, Inc. Perpendicular source and bit lines for an MRAM array
US10811594B2 (en) 2017-12-28 2020-10-20 Spin Memory, Inc. Process for hard mask development for MRAM pillar formation using photolithography
US10424726B2 (en) 2017-12-28 2019-09-24 Spin Memory, Inc. Process for improving photoresist pillar adhesion during MRAM fabrication
US10395712B2 (en) 2017-12-28 2019-08-27 Spin Memory, Inc. Memory array with horizontal source line and sacrificial bitline per virtual source
US10360962B1 (en) 2017-12-28 2019-07-23 Spin Memory, Inc. Memory array with individually trimmable sense amplifiers
US10546624B2 (en) * 2017-12-29 2020-01-28 Spin Memory, Inc. Multi-port random access memory
US10840439B2 (en) 2017-12-29 2020-11-17 Spin Memory, Inc. Magnetic tunnel junction (MTJ) fabrication methods and systems
US10840436B2 (en) 2017-12-29 2020-11-17 Spin Memory, Inc. Perpendicular magnetic anisotropy interface tunnel junction devices and methods of manufacture
US10784439B2 (en) 2017-12-29 2020-09-22 Spin Memory, Inc. Precessional spin current magnetic tunnel junction devices and methods of manufacture
US10367139B2 (en) 2017-12-29 2019-07-30 Spin Memory, Inc. Methods of manufacturing magnetic tunnel junction devices
US10424723B2 (en) 2017-12-29 2019-09-24 Spin Memory, Inc. Magnetic tunnel junction devices including an optimization layer
US10886330B2 (en) 2017-12-29 2021-01-05 Spin Memory, Inc. Memory device having overlapping magnetic tunnel junctions in compliance with a reference pitch
US10438996B2 (en) 2018-01-08 2019-10-08 Spin Memory, Inc. Methods of fabricating magnetic tunnel junctions integrated with selectors
US10438995B2 (en) 2018-01-08 2019-10-08 Spin Memory, Inc. Devices including magnetic tunnel junctions integrated with selectors
US10446744B2 (en) 2018-03-08 2019-10-15 Spin Memory, Inc. Magnetic tunnel junction wafer adaptor used in magnetic annealing furnace and method of using the same
US10784437B2 (en) 2018-03-23 2020-09-22 Spin Memory, Inc. Three-dimensional arrays with MTJ devices including a free magnetic trench layer and a planar reference magnetic layer
US11107978B2 (en) 2018-03-23 2021-08-31 Spin Memory, Inc. Methods of manufacturing three-dimensional arrays with MTJ devices including a free magnetic trench layer and a planar reference magnetic layer
US11107974B2 (en) 2018-03-23 2021-08-31 Spin Memory, Inc. Magnetic tunnel junction devices including a free magnetic trench layer and a planar reference magnetic layer
US20190296228A1 (en) 2018-03-23 2019-09-26 Spin Transfer Technologies, Inc. Three-Dimensional Arrays with Magnetic Tunnel Junction Devices Including an Annular Free Magnetic Layer and a Planar Reference Magnetic Layer
US10411185B1 (en) 2018-05-30 2019-09-10 Spin Memory, Inc. Process for creating a high density magnetic tunnel junction array test platform
US10593396B2 (en) 2018-07-06 2020-03-17 Spin Memory, Inc. Multi-bit cell read-out techniques for MRAM cells with mixed pinned magnetization orientations
US10559338B2 (en) 2018-07-06 2020-02-11 Spin Memory, Inc. Multi-bit cell read-out techniques
US10692569B2 (en) 2018-07-06 2020-06-23 Spin Memory, Inc. Read-out techniques for multi-bit cells
US10600478B2 (en) 2018-07-06 2020-03-24 Spin Memory, Inc. Multi-bit cell read-out techniques for MRAM cells with mixed pinned magnetization orientations
US10650875B2 (en) 2018-08-21 2020-05-12 Spin Memory, Inc. System for a wide temperature range nonvolatile memory
US10699761B2 (en) 2018-09-18 2020-06-30 Spin Memory, Inc. Word line decoder memory architecture
US10971680B2 (en) 2018-10-01 2021-04-06 Spin Memory, Inc. Multi terminal device stack formation methods
US11621293B2 (en) 2018-10-01 2023-04-04 Integrated Silicon Solution, (Cayman) Inc. Multi terminal device stack systems and methods
US11107979B2 (en) 2018-12-28 2021-08-31 Spin Memory, Inc. Patterned silicide structures and methods of manufacture
KR20200092103A (ko) * 2019-01-24 2020-08-03 삼성전자주식회사 복수의 컨트롤러를 포함하는 메모리 시스템
US10665281B1 (en) * 2019-02-27 2020-05-26 Globalfoundries Inc. Resistive nonvolatile memory cells with shared access transistors
US11868621B2 (en) * 2021-06-22 2024-01-09 Seagate Technology Llc Data storage with multi-level read destructive memory

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080084736A1 (en) 2006-10-04 2008-04-10 Kwang-Jin Lee Multi-port phase change random access memory cell and multi-port phase change random access memory device including the same
US7359232B2 (en) * 2005-06-28 2008-04-15 Infineon Technologies Ag Multi-context memory cell

Family Cites Families (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0197461A (ja) 1987-10-12 1989-04-14 Nippon Shokubai Kagaku Kogyo Co Ltd 殺菌方法
US5778243A (en) 1996-07-03 1998-07-07 International Business Machines Corporation Multi-threaded cell for a memory
US6172531B1 (en) 1999-02-16 2001-01-09 International Business Machines Corporation Low power wordline decoder circuit with minimized hold time
JP4421009B2 (ja) * 1999-06-02 2010-02-24 株式会社東芝 強誘電体メモリ
JP5019681B2 (ja) * 2001-04-26 2012-09-05 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
US6760249B2 (en) * 2001-06-21 2004-07-06 Pien Chien Content addressable memory device capable of comparing data bit with storage data bit
US6760244B2 (en) * 2002-01-30 2004-07-06 Sanyo Electric Co., Ltd. Magnetic memory device including storage elements exhibiting a ferromagnetic tunnel effect
US6848067B2 (en) * 2002-03-27 2005-01-25 Hewlett-Packard Development Company, L.P. Multi-port scan chain register apparatus and method
JP4047615B2 (ja) * 2002-04-03 2008-02-13 株式会社ルネサステクノロジ 磁気記憶装置
JP3768504B2 (ja) * 2002-04-10 2006-04-19 松下電器産業株式会社 不揮発性フリップフロップ
US6788605B2 (en) 2002-07-15 2004-09-07 Hewlett-Packard Development Company, L.P. Shared volatile and non-volatile memory
JP2004133969A (ja) 2002-10-08 2004-04-30 Renesas Technology Corp 半導体装置
JP4118654B2 (ja) * 2002-11-15 2008-07-16 富士通株式会社 半導体記憶セル
US7571287B2 (en) * 2003-03-13 2009-08-04 Marvell World Trade Ltd. Multiport memory architecture, devices and systems including the same, and methods of using the same
DE602004004253T2 (de) 2003-03-20 2007-11-15 Koninklijke Philips Electronics N.V. Gleichzeitiges lesen von und schreiben in verschiedene speicherzellen
US20040193782A1 (en) 2003-03-26 2004-09-30 David Bordui Nonvolatile intelligent flash cache memory
US7408212B1 (en) * 2003-07-18 2008-08-05 Winbond Electronics Corporation Stackable resistive cross-point memory with schottky diode isolation
US7050319B2 (en) * 2003-12-03 2006-05-23 Micron Technology, Inc. Memory architecture and method of manufacture and operation thereof
US7082053B1 (en) * 2003-12-24 2006-07-25 Silicon Magnetic Systems Non-volatile latch with magnetic junctions
JP4403386B2 (ja) * 2004-04-15 2010-01-27 ソニー株式会社 記憶装置
JP2006114087A (ja) * 2004-10-13 2006-04-27 Sony Corp 記憶装置及び半導体装置
JP2006185477A (ja) * 2004-12-27 2006-07-13 Fujitsu Ltd 磁気メモリ装置並びにその読み出し方法及び書き込み方法
JPWO2006095389A1 (ja) * 2005-03-04 2008-08-14 富士通株式会社 磁気メモリ装置並びにその読み出し方法及び書き込み方法
JP2007004924A (ja) * 2005-06-27 2007-01-11 Seiko Epson Corp 不揮発性メモリ装置、そのデータ書き込み方法
US7405994B2 (en) * 2005-07-29 2008-07-29 Taiwan Semiconductor Manufacturing Company, Ltd. Dual port cell structure
JP4989872B2 (ja) 2005-10-13 2012-08-01 ルネサスエレクトロニクス株式会社 半導体記憶装置および演算処理装置
JP2007115956A (ja) * 2005-10-21 2007-05-10 Toshiba Corp 半導体記憶装置
JP4978473B2 (ja) * 2005-12-27 2012-07-18 富士通株式会社 Ｓｒａｍ回路、及び、これを用いたバッファ回路
JP4166820B2 (ja) * 2006-03-09 2008-10-15 松下電器産業株式会社 抵抗変化型素子、半導体装置、およびその製造方法
WO2007142138A1 (ja) * 2006-06-08 2007-12-13 Nec Corporation ２t２mtjセルを用いたmram
US7403413B2 (en) * 2006-06-28 2008-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple port resistive memory cell
US7668008B2 (en) * 2006-07-21 2010-02-23 Hynix Semiconductor Inc. 1-transistor type DRAM cell, a DRAM device and manufacturing method therefore, driving circuit for DRAM, and driving method therefor
JP4344372B2 (ja) * 2006-08-22 2009-10-14 シャープ株式会社 半導体記憶装置及びその駆動方法
US20080094874A1 (en) * 2006-10-23 2008-04-24 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple-read resistance-variable memory cell structure and method of sensing a resistance thereof
JP2008135433A (ja) 2006-11-27 2008-06-12 Renesas Technology Corp 磁気記憶装置
JP2008165866A (ja) * 2006-12-27 2008-07-17 Nec Electronics Corp 半導体記憶装置
US7692954B2 (en) * 2007-03-12 2010-04-06 International Business Machines Corporation Apparatus and method for integrating nonvolatile memory capability within SRAM devices
WO2008150927A2 (en) 2007-05-30 2008-12-11 Schooner Information Technology System including a fine-grained memory and a less-fine-grained memory
US7684227B2 (en) * 2007-05-31 2010-03-23 Micron Technology, Inc. Resistive memory architectures with multiple memory cells per access device
KR101367659B1 (ko) * 2007-07-12 2014-02-25 삼성전자주식회사 읽기 에러를 줄일 수 있는 멀티 레벨 상 변화 메모리 장치및 그것의 읽기 방법
US7719887B2 (en) * 2007-08-27 2010-05-18 International Business Machines Corporation CMOS storage devices configurable in high performance mode or radiation tolerant mode
US7791941B2 (en) * 2007-10-26 2010-09-07 Micron Technology, Inc. Non-volatile SRAM cell
US7577021B2 (en) * 2007-11-21 2009-08-18 Magic Technologies, Inc. Spin transfer MRAM device with separated CPP assisted writing
US7995378B2 (en) * 2007-12-19 2011-08-09 Qualcomm Incorporated MRAM device with shared source line
US8275597B1 (en) * 2008-01-28 2012-09-25 Cadence Design Systems, Inc. High speed memory simulation
JP2009176383A (ja) 2008-01-28 2009-08-06 Toshiba Corp 磁気型不揮発性半導体記憶装置
WO2009122519A1 (ja) 2008-03-31 2009-10-08 株式会社 東芝 磁気ランダムアクセスメモリ
US7898842B2 (en) * 2008-04-21 2011-03-01 Infineon Technologies Ag Memory for storing a binary state
JP5238430B2 (ja) * 2008-09-25 2013-07-17 株式会社東芝 記憶装置
US8045361B2 (en) * 2008-10-09 2011-10-25 Seagate Technology Llc Non-volatile memory cell with complementary resistive memory elements
US8295073B2 (en) 2009-01-30 2012-10-23 Unity Semiconductor Corporation Non-volatile dual port third dimensional memory
US8194438B2 (en) * 2009-02-12 2012-06-05 Seagate Technology Llc nvSRAM having variable magnetic resistors
KR101611416B1 (ko) * 2009-12-09 2016-04-12 삼성전자주식회사 비휘발성 논리 회로, 상기 비휘발성 논리 회로를 포함하는 집적 회로 및 상기 집적 회로의 동작 방법
US8315081B2 (en) * 2010-03-22 2012-11-20 Qualcomm Incorporated Memory cell that includes multiple non-volatile memories
US8400822B2 (en) * 2010-03-22 2013-03-19 Qualcomm Incorporated Multi-port non-volatile memory that includes a resistive memory element
US8284593B2 (en) * 2010-04-14 2012-10-09 Freescale Semiconductor, Inc. Multi-port memory having a variable number of used write ports
CN102714493B (zh) * 2011-01-20 2015-05-06 松下电器产业株式会社 非易失性闩锁电路及非易失性触发电路
TWI429062B (zh) * 2011-06-15 2014-03-01 Ind Tech Res Inst 非揮發性靜態隨機存取式記憶胞以及記憶體電路
JP2013114731A (ja) * 2011-11-30 2013-06-10 Toshiba Corp 半導体記憶装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7359232B2 (en) * 2005-06-28 2008-04-15 Infineon Technologies Ag Multi-context memory cell
US20080084736A1 (en) 2006-10-04 2008-04-10 Kwang-Jin Lee Multi-port phase change random access memory cell and multi-port phase change random access memory device including the same

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Byung In Moon et al.,‘Study of an In-order SMT Architecture and Grouping Schemes’, International Journal of Control, Automation, and Systems, Vol. 1, No. 3, September 2003.
Byung In Moon et al.,'Study of an In-order SMT Architecture and Grouping Schemes', International Journal of Control, Automation, and Systems, Vol. 1, No. 3, September 2003. *

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Publication number Publication date
EP2550656B1 (en) 2020-05-06
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KR20130009812A (ko) 2013-01-23
EP2550656A1 (en) 2013-01-30

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