TWI537956B - 記憶體器件以及用於記憶體之系統、裝置、方法及電腦可讀媒體 - Google Patents

記憶體器件以及用於記憶體之系統、裝置、方法及電腦可讀媒體 Download PDF

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Description

記憶體器件以及用於記憶體之系統、裝置、方法及電腦可讀媒體
本發明大體而言係關於一種包括多個非揮發性記憶體之記憶體單元。
技術之進展已產生體積更小且能力更強之計算器件。舉例而言，當前存在多種攜帶型個人計算器件，包括無線計算器件，諸如，無線電話、個人數位助理(PDA)及傳呼器件，該等器件體積小、重量輕且易於由使用者攜帶。更具體言之，無線電話(諸如蜂巢式電話及網際網路協定(IP)電話)可經由無線網路傳達語音及資料封包。此外，許多此類無線電話包括併入於其中之其他類型之器件。舉例而言，無線電話亦可包括數位靜態相機、數位視訊相機、數位記錄器及音訊檔案播放器。又，此類無線電話可處理可執行指令，包括軟體應用程式，諸如可用以存取網際網路之網頁瀏覽器應用程式。因而，此等無線電話可包括顯著的計算能力。
可經由使用同時多執行緒(SMT)來提高處理器之計算能力。SMT藉由使得能夠在一個循環中自多個執行緒發出多個指令來提供較高之每循環指令數(IPC)。與SMT處理器相關聯之暫存器檔案用以儲存與每一執行緒相關聯之架構「狀態」且亦可為了效能而支援多個讀取埠及寫入埠。舉例而言，在中央處理單元(CPU)系統中，多個代理可嘗試在同一處理器時脈循環中存取暫存器檔案中之共同位置。 在多個埠的情況下，在第一代理能夠實施讀取/寫入操作之前，第一代理無需等待第二代理完成讀取/寫入操作。 使兩個代理能夠經由不同埠來存取共同暫存器導致用於讀取操作及寫入操作之記憶體頻寬增加。
將多個埠添加至RAM器件之每一記憶體單元會增加每一記憶體單元之大小。由添加額外埠引起的記憶體單元之大小增加可取決於記憶體器件之類型。舉例而言，將額外寫入埠添加至單埠靜態隨機存取記憶體(SRAM)單元以形成雙埠SRAM單元通常涉及額外電路。較大記憶體單元往往會增加延遲及功率使用，在許多電子器件中，此係不利的。
在一特定實施例中，介紹一種具有多個非揮發性記憶體之SMT單元(亦即，多埠且多執行緒型記憶體單元)。揭示一種多埠且多執行緒型磁阻式隨機存取記憶體(MRAM)器件，其具有比標準SRAM對應物小的大小。另外，非揮發性MRAM器件包括使得能夠使用瞬間接通架構之非揮發性記憶體。
在一特定實施例中，揭示一種包括複數個記憶體單元之記憶體器件，其中該等記憶體單元中之至少一者包含：一第一非揮發性記憶體，其包括一第一電阻性記憶體元件；及一第二非揮發性記憶體，其包括一第二電阻性記憶體元件。
在一特定實施例中，揭示一種系統，其包括一處理器及 該處理器可存取之複數個記憶體單元，其中該等記憶體單元中之至少一者包含：一第一多埠非揮發性記憶體，其包括一第一電阻性記憶體元件；及一第二多埠非揮發性記憶體，其包括一第二電阻性記憶體元件。
在一特定實施例中，揭示一種方法，其包括在包含一第一非揮發性記憶體及一第二非揮發性記憶體的單一記憶體單元處接收第一資料及接收第二資料。該方法亦包括將第一資料儲存於該第一非揮發性記憶體之一第一電阻性記憶體元件處及將第二資料儲存於該第二非揮發性記憶體之一第二電阻性記憶體元件處。
在審閱完整的申請案之後，本發明之其他態樣、優點及特徵將變得顯而易見，完整的申請案包括以下章節：圖式簡單說明、實施方式及申請專利範圍。
圖1為一系統之第一實施例之圖且將其大體上指定為100，該系統具有一包括多個非揮發性記憶體之單元。系統100包括一記憶體器件101且包括一耦接至複數個記憶體單元104之埠資料選擇器130，該複數個記憶體單元104包括一記憶體單元106。記憶體單元106包括：第一非揮發性記憶體108，其包括第一電阻性記憶體元件110；第二非揮發性記憶體112，其包括第二電阻性記憶體元件114；及第N非揮發性記憶體116，其包括第N電阻性記憶體元件118。
在一特定實施例中，記憶體單元106對寫入操作作出回 應且對自埠資料選擇器130接收之第一資料139及第二資料140作出回應。作為寫入操作之一部分，記憶體單元106可經組態以將第一資料139儲存於第一非揮發性記憶體108處及將第二資料140儲存於第二非揮發性記憶體112處。舉例而言，第一非揮發性記憶體108可藉由將第一電阻性記憶體元件110之第一電阻值設定為對應於邏輯「0」或邏輯「1」值來儲存第一資料139，且第二非揮發性記憶體112可藉由設定第二電阻性記憶體元件114之第二電阻值來儲存第二資料140。
在一特定實施例中，記憶體單元106對讀取操作作出回應以產生輸出資料122。輸出資料122可對應於記憶體單元106之特定電阻性元件110、114、118。舉例而言，輸出資料122可基於第一電阻性記憶體元件110之第一電阻值。作為另一實例，輸出資料122可基於第二電阻性記憶體元件114之第二電阻值。
在一特定實施例中，埠資料選擇器130對第一指令串流124作出回應以產生第一資料139。埠資料選擇器130可經組態以將第一資料139提供至記憶體單元106。埠資料選擇器130亦對第二指令串流126作出回應以產生第二資料140，且埠資料選擇器130可經組態以將第二資料140提供至記憶體單元106。
在一特定實施例中，記憶體器件101經組態以實施SMT。舉例而言，每一非揮發性記憶體108、112、116可經組態以對應於一特定指令串流。舉例而言，第一非揮發 性記憶體108可經組態以與第一指令串流124相關聯，且第二非揮發性記憶體112可經組態以與第二指令串流126相關聯。每一指令串流124、126可對應於複數個執行緒中之正在由處理器(未圖示)處理的一或多個執行緒。舉例而言，第一指令串流124可為與正在由處理器處理之第一執行緒相關聯的指令，且第二指令串流126可為與正在由處理器處理之第二執行緒相關聯的指令。
在一特定實施例中，記憶體器件101為經組態以使用自旋力矩轉移(STT)來寫入資料的磁阻式隨機存取記憶體(MRAM)。記憶體器件101可為單一暫存器檔案，且第一非揮發性記憶體108及第二非揮發性記憶體112可各自對應於一共同暫存器。舉例而言，第一非揮發性記憶體108可經組態以儲存對應於第一指令串流124之第一狀態資訊，且第二非揮發性記憶體112可經組態以儲存對應於第二指令串流126之第二狀態資訊。
在操作期間，記憶體單元106對讀取操作及寫入操作作出回應。舉例而言，記憶體單元106可自埠資料選擇器130接收待儲存於第一非揮發性記憶體108處的第一資料139。 回應於接收第一資料139，第一非揮發性記憶體108可藉由設定第一電阻性記憶體元件110之第一電阻值來儲存第一資料139。在第一非揮發性記憶體108之讀取操作期間，記憶體單元106可基於第一電阻性記憶體元件110之第一電阻值而產生輸出資料122。在一特定實施例中，第一資料139對應於第一指令串流124及基於第一電阻性記憶體元件110 所產生之輸出資料122。
在一特定實施例中，記憶體單元106自埠資料選擇器130接收待儲存於第二非揮發性記憶體112處之第二資料140。 回應於接收第二資料140，第二非揮發性記憶體112可將第二資料140儲存為第二電阻性記憶體元件114之第二電阻值。在第二非揮發性記憶體112之讀取操作期間，記憶體單元106可基於第二電阻性記憶體元件114之第二電阻值而產生輸出資料122。在一特定實施例中，第二資料140對應於第二指令串流126。舉例而言，基於第二電阻性記憶體元件114所產生之輸出資料122可對應於第二指令串流126。
在一特定實施例中，利用記憶體器件101作為用於處理器之RAM。將狀態資訊(例如，第一資料139及第二資料140)儲存於記憶體器件101之非揮發性記憶體108、112、116中使處理器能夠實施瞬間接通架構。在瞬間接通架構的情況下，處理器能夠直接存取RAM中之狀態資訊而不必將狀態資訊載入至RAM中。非揮發性記憶體使得能夠將記憶體器件101斷電而不會丟失所儲存之狀態資訊。對具有瞬間接通架構之記憶體器件101通電使處理器能夠存取所儲存之狀態資訊而不必自充當非揮發性記憶體之外部器件載入狀態資訊，因此減少利用該處理器及該記憶體器件101之系統的啟動時間。
參看圖2，說明一系統之第二實施例之圖且將其大體上指定為200，該系統具有一包括多個電阻性元件之單元， 每一電阻性元件可由多個埠存取。系統200包括一耦接至一解碼器202之記憶體單元206且包括一埠資料選擇器230。在一特定實施例中，記憶體單元206係圖1之記憶體單元106且埠資料選擇器230係圖1之埠資料選擇器130。
在一特定實施例中，解碼器202經組態以經由字線來提供控制信號以啟用對來自記憶體單元206之資料的讀取及寫入。解碼器202可經組態以接收針對記憶體單元206之特定埠的輸入位址。舉例而言，輸入位址可為針對記憶體單元206之零埠213的wp0_address信號240。作為另一實例，輸入位址可為針對記憶體單元206之第一埠211的wp1_address信號241。解碼器202可經組態以接收一指示對應於輸入位址之特定執行緒的信號(例如，r/w_thread信號250)。舉例而言，r/w_thread信號250可指示零執行緒與wp1_address信號241相對應。作為另一實例，r/w_thread信號250可指示第一執行緒與wp0_address信號240相對應。
在一特定實施例中，解碼器202包括經組態以基於對應於輸入位址之埠及執行緒來處理輸入位址的電路。舉例而言，可由解碼器202接收對應於特定執行緒之r/w_thread信號250及對應於零埠213之wp0_address信號240。可在耦接至P0預解碼器258之P0位址轉變器252處接收wp0_address信號240，且可在控制轉變器254處接收r/w_thread信號250。控制轉變器254之輸出可耦接至P1_T1解碼器266及P0_T1解碼器268。控制轉變器254之輸出之反相可耦接至P1_T0解碼器262及P0_T0解碼器264。可藉由反相器265使 控制轉變器254之輸出反相，該反相器265輸出一表示與其輸入相反之邏輯位準的電壓。舉例而言，回應於自控制轉變器254之輸出接收到為邏輯「0」之輸入，反相器265之輸出可為邏輯「1」。
在一特定實施例中，P0預解碼器258為經組態以回應於自P0位址轉變器252接收到兩個高信號(作為輸入)而輸出一高信號的及(AND)閘。可將P0預解碼器258之輸出傳輸至P0_T0解碼器264及P0_T1解碼器268。P0_T0解碼器264可經組態以回應於自反相器265之輸出及P0預解碼器258之輸出接收到一高信號而在字線(例如，WWL_P0_T0 244)上輸出一信號。P0_T1解碼器268可經組態以回應於自控制轉變器254之輸出及P0預解碼器258之輸出接收到一高信號而在字線(例如，WWL_P0_T1 248)上輸出一信號。
作為另一實例，解碼器202可接收對應於特定執行緒之r/w_thread信號250及對應於第一埠211之wp1_address信號241。可在耦接至P1預解碼器260之P1位址轉變器256處接收wp1_address信號241，且可在控制轉變器254處接收r/w_thread信號250。在一特定實施例中，P1預解碼器260為經組態以回應於自P1位址轉變器256接收到兩個高信號(作為輸入)而輸出一高信號的及閘。可將P1預解碼器260之輸出傳輸至P1_T0解碼器262及P1_T1解碼器266。P1_T1解碼器262可經組態以回應於自反相器265之輸出及P1預解碼器260之輸出接收到一高信號而在字線(例如，WWL_P1_T0 242)上輸出一信號。P1_T1解碼器266可經組 態以回應於自控制轉變器254之輸出及P1預解碼器260之輸出接收到一高信號而在字線(例如，WWL_P1_T1 246)上輸出一信號。
在一特定實施例中，埠資料選擇器230經組態以接收讀取/寫入控制信號236。w/r控制信號236可指示記憶體單元206將在一特定埠上執行讀取操作或是寫入操作。舉例而言，w/r控制信號236可指示將在記憶體單元206之第一埠211上執行讀取操作。作為另一實例，w/r控制信號236可指示將在記憶體單元206之零埠213上執行寫入操作。埠資料選擇器230可經組態以接收輸入資料以用於在寫入操作期間將資料寫入至記憶體單元206之埠上。在一特定實施例中，輸入資料亦指示待儲存之值。舉例而言，輸入資料可為指示將使用第一埠211來寫入表示邏輯值1之資料值的wData_P1信號238。作為另一實例，輸入資料可為指示將使用零埠213來寫入表示邏輯值0之資料值的wData_P0信號239。
在一特定實施例中，埠資料選擇器230包括經組態以處理讀取/寫入控制信號236且在寫入操作期間處理輸入資料(例如，wData_P1信號238及wData_P0信號239)的電路。埠資料選擇器230之電路可包括位元線(BL)多工器290、感測線(SL)多工器291、BL寫入電壓多工器293及SL寫入電壓多工器294。儘管圖2為便於解釋而描繪用於處理記憶體單元206之第一埠211的電路，但埠資料選擇器230亦可包括用於記憶體單元206之每一埠的對應之BL多工器、SL多工 器、BL寫入電壓多工器及SL寫入電壓多工器。
BL多工器290與SL多工器291兩者可經組態以接收讀取/寫入控制信號236。讀取/寫入控制信號236可判定BL多工器290及SL多工器291將用於讀取操作中或是寫入操作中。 BL多工器290之輸出連接至對應於第一埠211之位元線(例如，BL_P1 270)，且SL多工器291之輸出連接至對應於第一埠211之感測線(例如，SL_P1 276)。
回應於接收到指示讀取操作之讀取/寫入控制信號236，BL多工器290可經組態以在BL_P1 270上輸出0.2V之電壓且SL多工器291可經組態以在SL_P1 276上輸出0V之電壓。回應於指示寫入操作之讀取/寫入控制信號236，BL多工器290可經組態以基於BL寫入電壓多工器293而將一電壓輸出至BL_P1 270。在一特定實施例中，BL寫入電壓多工器293之輸出係基於埠資料選擇器230之輸入資料。舉例而言，wData_P1信號238可指示1.2V之資料值將經由第一埠211被儲存於記憶體單元206中。BL寫入電壓多工器293可經組態以將1.2V輸出至BL多工器290且SL寫入電壓多工器294可經組態以將0V輸出至SL多工器291。在一特定實施例中，BL_P1 270上之1.2V輸出及SL_P1 276上之0V輸出導致1.2V之一表示被儲存於記憶體單元206之電阻性元件中之一者中。儘管在本發明中描述了特定數值作為說明性實例，但應理解，本發明並不限於所描述之特定值且可改為使用其他值。
或者，wData_P1信號238可指示0V之資料值將經由第一 埠211被儲存於記憶體單元206中。BL寫入電壓多工器293可經組態以將0V輸出至BL多工器290且SL寫入電壓多工器294可經組態以將1.2V輸出至SL多工器291。在一特定實施例中，BL_P1 270上之0V輸出及SL_P1 276上之1.2V輸出導致0V之一表示被儲存於記憶體單元206之電阻性元件中之一者中。
在一特定實施例中，記憶體單元206為經組態以將資料儲存於電阻性元件中的SMT單元。舉例而言，記憶體單元206可包括經組態以儲存第一資料表示的第一電阻性元件210及經組態以儲存第二資料表示的第二電阻性元件214。 記憶體單元206可經組態以使得能夠自第一電阻性元件210讀取第一資料表示及自第二電阻性元件214讀取第二資料表示。
在一特定實施例中，記憶體單元206包括用以儲存及讀取儲存於電阻性元件(例如，第一電阻性元件210及第二電阻性元件214)中之資料的電路。記憶體單元206可包括控制對電阻性元件之存取的存取電晶體。存取電晶體可為雙極電晶體或場效電晶體且可組態為n型或p型。舉例而言，可藉由第一埠211或零埠213來存取第一電阻性元件210。 由BL_P1_T0存取電晶體280及SL_P1_T0存取電晶體282控制經由第一埠211對第一電阻性元件210的存取。由BL_P0_T0存取電晶體281及SL_P1_T0存取電晶體283控制經由零埠213對第一電阻性元件210的存取。由BL_P1_T1存取電晶體284及SL_P1_T1存取電晶體286控制經由第一埠211對第二電阻性元件214的存取。由BL_P0_T1存取電 晶體285及SL_P1_T1存取電晶體287來控制經由零埠213對第二電阻性元件214的存取。
記憶體單元206之存取電晶體連接至來自解碼器202之字線(例如，WWL_P1_T0 242、WWL_P0_T0 244、WWL_P1_T1 246及WWL_P0_T1 248)、位元線(例如，BL_P1 270及BL_P0 272)及感測線(例如，SL_P0 274及SL_P1 276)。舉例而言，BL_P1_T0存取電晶體280可自WWL_P1_T0 242及BL_P1 270接收信號。在一特定實施例中，BL_P1_T0存取電晶體280可為包括源極、閘極及汲極之n型接面場效電晶體(JFET)。BL_P1_T0存取電晶體280可在閘極處自WWL_P1_T0 242接收信號且在源極處自BL_P1 270接收信號。BL_P1_T0存取電晶體280之汲極可連接至第一電阻性元件210。
在一特定實施例中，SL_P1_T0存取電晶體282之源極連接至第一電阻性元件210，閘極連接至WWL_P1_T0 242，且汲極連接至SL_P1 276。BL_P0_T0存取電晶體281之源極連接至BL_P0位元線272，閘極連接至WWL_P0_T0 244，且汲極連接至第一電阻性元件210。SL_P1_T0存取電晶體283之源極連接至第一電阻性元件210，閘極連接至WWL_P0_T0 244且汲極連接至SL_P0 274。
在一特定實施例中，BL_P1_T1存取電晶體284之源極連接至BL_P1 270，閘極連接至WWL_P1_T1 246，且汲極連接至第二電阻性元件214。SL_P1_T1存取電晶體286之源極連接至第二電阻性元件214，閘極連接至WWL_P1_T1 246且汲極連接至SL_P1 276。BL_P0_T1存取電晶體285之源極連接至BL_P0位元線272，閘極連接至WWL_P0_T1 248，且汲極連接至第二電阻性元件214。SL_P1_T1存取電晶體287之源極連接至第二電阻性元件214，閘極連接至WWL_P0_T1 248，且汲極連接至SL_P0 274。
在一特定實施例中，該等存取電晶體控制對記憶體單元206之電阻性元件的存取。舉例而言，藉由接通BL_P1_T0存取電晶體280與SL_P1_T0存取電晶體282兩者來啟用經由第一埠211對第一電阻性元件210的存取。BL_P1_T0存取電晶體280經組態以藉由經由WWL_P1_T0 242自解碼器202接收一信號而被接通。SL_P1_T0存取電晶體282經組態以藉由經由WWL_P1_T0 242接收一信號而被接通。接通BL_P1_T0存取電晶體280及SL_P1_T0存取電晶體282可使電流能夠經由記憶體單元206之第一埠211而流過第一電阻性元件210。
作為另一實例，藉由接通BL_P0_T0存取電晶體281及SL_P0_T0存取電晶體283來啟用經由零埠213對第一電阻性元件210的存取。BL_P0_T0存取電晶體281經組態以藉由經由WWL_P0_T0 244自解碼器202接收一信號而被接通。SL_P0_T0存取電晶體283經組態以藉由經由WWL_P0_T0 244接收一信號而被接通。接通BL_P0_T0存取電晶體281及SL_P0_T0存取電晶體283可使電流能夠經由記憶體單元206之零埠213而流過第一電阻性元件210。
在一特定實施例中，藉由接通BL_P1_T1存取電晶體284 及SL_P1_T1存取電晶體286來啟用經由第一埠211對第二電阻性元件214的存取。BL_P1_T1存取電晶體284經組態以藉由經由WWL_P1_T1 246自解碼器202接收一信號而被接通。SL_P1_T1存取電晶體286經組態以藉由經由WWL_P1_T1 246接收一信號而被接通。接通BL_P1_T1存取電晶體284及SL_P1_T1存取電晶體286可使電流能夠經由記憶體單元206之第一埠211而流過第二電阻性元件214。
作為另一實例，藉由接通BL_P0_T1存取電晶體285及SL_P0_T1存取電晶體287來啟用經由零埠213對第二電阻性元件214的存取。BL_P0_T1存取電晶體285經組態以藉由經由WWL_P0_T1 248自解碼器202接收一信號而被接通。SL_P0_T1存取電晶體287經組態以藉由經由WWL_P0_T1 248接收一信號而被接通。接通BL_P0_T1存取電晶體285及SL_P0_T1存取電晶體287可使電流能夠經由記憶體單元206之零埠213而流過第二電阻性元件214。
在寫入操作期間，解碼器202可回應於接收到輸入位址及r/w_thread信號250而產生一輸出信號。該輸出信號可基於由輸入位址指示之特定埠及由r/w_thread信號250指示之特定執行緒而針對特定字線。舉例而言，解碼器202可在P1位址轉變器256處接收wp1_address信號241，且控制轉變器254可接收指示零執行緒之r/w_thread信號250。作為r/w_thread信號250之一低信號可指示零執行緒且一高信號可指示第一執行緒。
在一特定實施例中，P1位址轉變器256之輸出在P1預解碼器260處產生一輸出，該輸出被提供至P1_T0解碼器262及P1_T1解碼器266。舉例而言，P1位址轉變器256之輸出可為高信號且反相器265之輸出可為零。P1_T1解碼器266可自反相器265之輸出接收一低信號且自P1預解碼器260之輸出接收一高信號。作為及閘而操作之P1_T1解碼器266未接收到兩個高信號且因此不在WWL_P1_T1 246上產生一高信號。回應於自反相器265之輸出接收一高信號及自P1預解碼器260之輸出接收一高信號，P1_T0解碼器262可在WWL_P1_T0 242上產生一高信號。WWL_P1_T0 242上之一高信號可由BL_P1_T0存取電晶體280及SL_P1_T0存取電晶體282接收。
在一特定實施例中，由埠資料選擇器230接收之讀取/寫入控制信號236指示將由記憶體單元206執行寫入操作。埠資料選擇器230可接收在寫入操作期間將被寫入之輸入資料。回應於指示寫入操作之讀取/寫入控制信號236，BL多工器290可經組態以基於BL寫入電壓多工器293而將一電壓輸出至BL位元線232。在一特定實施例中，BL寫入電壓多工器293之輸出係基於埠資料選擇器230之輸入資料。舉例而言，wData_P1信號238可指示1.2V之資料值將經由第一埠211被儲存於記憶體單元206中。BL寫入電壓多工器293可將1.2V輸出至BL多工器290且SL寫入電壓多工器294可將0V輸出至SL多工器291。
在一特定實施例中，BL_P1 270上之1.2V輸出及SL_P1 276上之0V輸出導致1.2V之表示被儲存於記憶體單元206之電阻性元件中之一者中。或者，wData_P1信號238可指示0V之表示將經由第一埠211被儲存於記憶體單元206中。BL寫入電壓多工器293可經組態以將0V輸出至BL多工器290且SL寫入電壓多工器294可經組態以將1.2V輸出至SL多工器291。BL_P1 270上之0V輸出及SL_P1 276上之1.2V輸出可導致0V之表示被儲存於記憶體單元206之電阻性元件中之一者中。
在一特定實施例中，電阻性元件之電阻值指示將由記憶體單元206儲存之資料之表示。舉例而言，第一電阻性元件210可為包括按特定磁性定向對準之各層的磁性穿隧接面(MTJ)。當電流穿過該等層時，該等層之定向增加或減小MTJ之電阻。
在一特定實施例中，在第一埠211上之寫入操作期間，BL_P1 270具有第一電壓且SL_P1 276可具有第二電壓。第一電壓是否大於第二電壓可基於將被寫入至第一電阻性元件210中的電阻值。舉例而言，埠資料選擇器230可給BL_P1 270提供1.2V之電壓且給SL_P1 276提供0V之電壓。電流將自BL_P1位元線270流過第一電阻性元件210，流至SL_P1 276，從而使MTJ之層之磁矩在特定方向上對準。或者，若BL_P1 270之電壓為0V且SL_P1 276之電壓為1.2V，則電流可自SL_P1 276流過第一電阻性元件210，流至BL_P0位元線272，從而使第一電阻性元件210之層之磁矩在相反方向上對準。若MTJ之層之磁矩處於平行定 向，則MTJ之電阻值小於在磁矩處於反平行定向之情況下的MTJ之電阻值。MTJ(例如，第一電阻性元件210)之小電阻值可與第一資料表示相對應且大電阻值可與第二資料表示相對應。
在讀取操作期間，解碼器202可回應於接收到輸入位址及r/w_thread信號250而產生一輸出信號。該輸出信號可基於由輸入位址指示之特定埠及由r/w_thread信號250指示之特定執行緒而針對特定字線。舉例而言，解碼器202可在P1位址轉變器256處接收wp1_address信號241且控制轉變器254可接收指示零執行緒之r/w_thread信號250。在一特定實施例中，作為r/w_thread信號250之一低信號指示零執行緒且一高信號可指示第一執行緒。P1位址轉變器256之輸出可在P1預解碼器260處產生一輸出，該輸出被提供至P1_T0解碼器262及P1_T1解碼器266。舉例而言，P1位址轉變器256之輸出可為高信號且反相器265之輸出可為零。
在一特定實施例中，P1_T1解碼器266自反相器265之輸出接收一低信號且自P1預解碼器260之輸出接收一高信號。作為及閘而操作之P1_T1解碼器266未接收到兩個高信號且因此不在WWL_P1_T1 246上產生一高信號。回應於自反相器265之輸出接收一高信號及自P1預解碼器260之輸出接收一高信號，P1_T0解碼器262可在WWL_P1_T0 242上產生一高信號。WWL_P1_T0 242上之一高信號可由BL_P1_T0存取電晶體280及SL_P1_T0存取電晶體282接收。
在一特定實施例中，由埠資料選擇器230接收之讀取/寫入控制信號236指示將由記憶體單元206執行讀取操作。回應於指示讀取操作之讀取/寫入控制信號236，BL多工器290可經組態以在BL_P1 270上輸出0.2V之電壓且SL多工器291可經組態以在SL_P1 276上輸出0V之電壓。在一特定實施例中，BL_P1 270給BL_P1_T0存取電晶體280提供0.2V且SL_P1 276給SL_P1_T0存取電晶體282提供0V。電流可自BL_P1 270流過第一電阻性元件210，流至SL_P1 276。
在一特定實施例中，連接至SL_P1 276之感測器電路比較SL_P1 276上之電流與一參考電流以判定第一電阻性元件210之電阻值。舉例而言，大電流可指示小電阻值且小電流可指示大電阻值。第一電阻性元件210之電阻值可充當第一電阻性元件之所儲存元素之邏輯值的指示。若MTJ(例如，第一電阻性元件210)之層之磁矩處於平行定向，則偵測到之電阻將小於在磁矩處於反平行定向之情況下的電阻。舉例而言，大電阻值可表示邏輯值0且小電阻值可表示邏輯值1。
在一特定實施例中，利用記憶體單元206作為用於處理器之RAM單元。將狀態資訊(例如，wData_P1信號238及wData_P0信號239)作為電阻性值而儲存於記憶體單元206之電阻性記憶體元件210、214中使處理器能夠實施瞬間接通架構。在瞬間接通架構的情況下，處理器能夠直接存取RAM中之狀態資訊而不必將狀態資訊載入至RAM中。電 阻性記憶體元件使得能夠將記憶體單元206斷電而不會丟失表示狀態資訊之電阻性值。對記憶體單元206通電使處理器能夠存取所儲存之狀態資訊而不必自充當非揮發性記憶體之外部器件載入狀態資訊至RAM中，因此減少利用記憶體單元206之系統的啟動時間。
參看圖3，說明一系統之第三實施例之圖且將其大體上指定為300，該系統具有一包括多個非揮發性記憶體之單元。系統300包括：一耦接至一解碼器302之記憶體單元306；及一選擇器330。與圖2之多埠記憶體單元206形成對比，記憶體單元306係單埠記憶體單元。
在一特定實施例中，解碼器302經組態以經由字線來提供控制信號以啟用對來自記憶體單元306之資料的讀取及寫入。解碼器302可經組態以接收一指示對應於輸入位址之特定執行緒的信號(例如，r/w_thread信號350)。舉例而言，r/w_thread信號350可指示零執行緒與第一位址信號240相對應。作為另一實例，r/w_thread信號350可指示第一執行緒與第二位址信號241相對應。解碼器302可經組態以經由第一字線344而產生第一控制信號及經由第二字線348而產生第二控制信號。
在一特定實施例中，選擇器330經組態以接收讀取/寫入控制信號236。w/r控制信號236可指示記憶體單元306將執行讀取操作或是寫入操作。選擇器330可經組態以接收輸入資料338以用於將資料寫入至記憶體單元306之電阻性元件310、314中之一或多者上。在一特定實施例中，輸入資 料338亦指示待儲存之值。舉例而言，輸入資料338可指示一表示邏輯值1之資料值將被寫入至第一電阻性元件310。 作為另一實例，輸入資料338可指示一表示邏輯值0之資料值將被寫入至第二電阻性元件314。
在一特定實施例中，記憶體單元306經組態以將資料儲存於電阻性元件310、314中。舉例而言，第一電阻性元件310可經組態以儲存第一資料表示且第二電阻性元件314可經組態以儲存第二資料表示。記憶體單元306可經組態以使得能夠自第一電阻性元件310讀取第一資料表示及自第二電阻性元件314讀取第二資料表示。
在一特定實施例中，記憶體單元306包括用以儲存及讀取儲存於電阻性元件310、314中之資料的電路。記憶體單元306可包括控制對電阻性元件之存取的存取電晶體。存取電晶體可為雙極電晶體或場效電晶體且可組態為n型或p型。由第一存取電晶體383控制對第一電阻性元件310之存取。由第二存取電晶體387控制對第二電阻性元件314之存取。
記憶體單元306之存取電晶體連接至來自解碼器302之字線(例如，第一字線344及第二字線348)、電阻性元件310、314及感測線(SL)374。舉例而言，第一存取電晶體383可自第一字線344接收一信號以啟用對第一電阻性元件310之存取。作為另一實例，第二存取電晶體387可自第二字線348接收一信號以啟用對第二電阻性元件314之存取。在一特定實施例中，存取電晶體383、387可為各自包括源極、 閘極及汲極之n型FET。舉例而言，第一存取電晶體383可在閘極處自第一字線344接收信號及在源極處自第一電阻性元件310接收信號。第一存取電晶體383之汲極可連接至SL 374。作為另一實例，第二存取電晶體387之閘極可連接至第二字線348，源極連接至第二電阻性元件314，且汲極連接至感測線374。
在一特定實施例中，存取電晶體383、387控制對記憶體單元306之電阻性元件310、314的存取。舉例而言，藉由接通第一存取電晶體383來啟用對第一電阻性元件310之存取。第一存取電晶體383經組態以藉由經由第一字線344自解碼器302接收一信號而被接通。接通第一存取電晶體383可使電流能夠流過記憶體單元306之第一電阻性元件310。 作為另一實例，藉由接通第二存取電晶體387來啟用對第二電阻性元件314之存取。第二存取電晶體387經組態以藉由經由第二字線348自解碼器302接收一信號而被接通。接通第二存取電晶體387可使電流能夠流過記憶體單元306之第二電阻性元件314。
在寫入操作期間，解碼器302可回應於接收到輸入位址及r/w_thread信號350而產生一輸出信號。該輸出信號可針對由輸入位址指示之特定字線及由r/w_thread信號350指示之特定執行緒。
在一特定實施例中，電阻性元件之電阻值指示將由記憶體單元306儲存之資料之表示。舉例而言，第一電阻性元件310可為包括按特定磁性定向對準之各層的磁性穿隧接 面(MTJ)。當電流穿過該等層時，該等層之定向增加或減小MTJ之電阻。若MTJ之層之磁矩處於平行定向，則MTJ之電阻值小於在磁矩處於反平行定向之情況下的MTJ之電阻值。MTJ(例如，第一電阻性元件310)之小電阻值可與第一資料表示相對應且大電阻值可與第二資料表示相對應。
在讀取操作期間，解碼器302可回應於接收到輸入位址及r/w_thread信號350而產生一輸出信號。該輸出信號可基於輸入位址及由r/w_thread信號350指示之特定執行緒而針對特定字線。由選擇器330接收之讀取/寫入控制信號236可指示將由記憶體單元306執行讀取操作。
在一特定實施例中，連接至感測線374之感測器電路(未圖示)比較感測線374上之電流與一參考電流以判定第一電阻性元件310之電阻值。舉例而言，大電流可指示小電阻值且小電流可指示大電阻值。舉例而言，第一電阻性元件310之電阻值可充當儲存於第一電阻性元件310處之邏輯值之指示。若MTJ(例如，第一電阻性元件310)之層之磁矩處於平行定向，則偵測到之電阻將小於在磁矩處於反平行定向之情況下的電阻。舉例而言，大電阻值可表示邏輯值0且小電阻值可表示邏輯值1。
在一特定實施例中，利用記憶體單元306作為用於處理器之RAM單元。將狀態資訊(例如，輸入資料338)作為電阻值而儲存於記憶體單元306之電阻性元件310、314中使處理器能夠實施瞬間接通架構。在瞬間接通架構的情況下，處理器能夠直接存取RAM中之狀態資訊而不必將狀態 資訊載入至RAM中。電阻性元件使得能夠將記憶體單元306斷電而不會丟失表示狀態資訊之電阻性值。對記憶體單元306通電使處理器能夠存取所儲存之狀態資訊而不必自充當非揮發性記憶體之外部器件載入狀態資訊至RAM中，因此減少利用記憶體單元306之系統的啟動時間。
參看圖4，說明一系統之一實施例之圖且將其大體上指定為400，該系統具有一包括多個多埠非揮發性記憶體之SMT單元。系統400包括處理器核心404、指令解碼器408、排程器410、指令快取記憶體409及暫存器檔案406，該暫存器檔案406包括具有多個多埠非揮發性記憶體之至少一單元412。處理器核心404耦接至暫存器檔案406及排程器410。排程器410耦接至指令解碼器408，指令解碼器408耦接至指令快取記憶體409。
在一特定實施例中，指令解碼器408自指令快取記憶體409接收指令422。指令解碼器408可解碼指令422且可產生將被提供至排程器410的執行緒指令413及一或多個控制信號420。
排程器410可接收執行緒指令413及控制信號420。排程器410可經組態以排程用於在處理器核心404處執行之執行緒414。在一特定實施例中，排程器410經組態以排程將大體上同時被處理之至少兩個指令串流(例如，經排程執行緒414)。
在一特定實施例中，處理器核心404經組態以回應於自排程器410接收到經排程執行緒414及一或多個控制信號 421而自暫存器檔案406擷取運算元430。舉例而言，運算元430可包括來自一暫存器之資料，該暫存器包括具有多個多埠非揮發性記憶體之單元412。處理器核心404可基於藉由運算元430來執行經排程執行緒414而產生資料。處理器核心404可將所產生之資料寫回431至暫存器檔案406。
在一特定實施例中，具有多個多埠非揮發性記憶體之單元412可為圖1之記憶體單元106或圖2之記憶體單元206。 舉例而言，第一非揮發性記憶體108可對應於經排程執行緒414中之第一者且第二非揮發性記憶體112可對應於經排程執行緒414中之第二者。在一特定實施例中，具有多個多埠非揮發性記憶體之單元412針對每一執行緒儲存一暫存器之一個位元。舉例而言，可將運算元之一個位元儲存於具有多個多埠非揮發性記憶體之單元412中。在讀取操作期間，暫存器檔案406可輸出對應於經排程執行緒414之運算元(例如，運算元430)。在寫回431期間，暫存器檔案406可儲存自處理器核心404接收到之資料。
在一特定實施例中，利用暫存器檔案406作為用於處理器核心404之RAM。將狀態資訊(例如，在寫回431期間所接收之資料)儲存於暫存器檔案406的具有多個多埠非揮發性記憶體之單元412中使得能夠在暫存器檔案406中實施瞬間接通架構。非揮發性記憶體使得能夠將暫存器檔案406斷電而不會丟失所儲存之狀態資訊。對暫存器檔案406通電使處理器核心404能夠存取所儲存之狀態資訊而不必自充當非揮發性記憶體之外部器件載入狀態資訊至暫存器檔 案406中，因此減少利用處理器核心404及暫存器檔案406之系統400的啟動時間。
圖5為一種操作一單元之方法500之第一實施例的流程圖，該單元包括多個多埠非揮發性記憶體。在一特定實施例中，方法500由圖1至圖4之系統中之任一者或其任何組合來執行。方法500包括在502處在一包括第一非揮發性記憶體及第二非揮發性記憶體之單一記憶體單元處接收第一資料及接收第二資料。舉例而言，圖1之記憶體單元106可在包括第一非揮發性記憶體108及第二非揮發性記憶體112之單一記憶體單元106處接收第一資料139。在一特定實施例中，第一非揮發性記憶體係第一多埠非揮發性記憶體且第二非揮發性記憶體係第二多埠非揮發性記憶體。方法500亦包括在504處將第一資料儲存於第一非揮發性記憶體之第一電阻性記憶體元件處。舉例而言，圖1之記憶體單元106可將第一資料139儲存於第一非揮發性記憶體108之第一電阻性記憶體元件110處。方法500亦包括在506處將第二資料儲存於第二非揮發性記憶體之第二電阻性記憶體元件處。舉例而言，圖1之記憶體單元106可將第二資料140儲存於第二非揮發性記憶體112之第二電阻性記憶體元件114處。
在一特定實施例中，方法500視情況包括在508處產生對應於儲存於第一非揮發性記憶體處之資料值的一第一輸出信號，其中該第一輸出信號對讀取/寫入控制信號作出回應。舉例而言，圖1之記憶體單元106可產生對應於儲存於 第一非揮發性記憶體108處之資料值的第一輸出信號(亦即，輸出資料122)，其中該第一輸出信號(亦即，輸出資料122)對讀取/寫入控制信號(例如，圖2之讀取/寫入控制信號236)作出回應。
可在整合至電子器件中之處理器處執行圖5之方法。舉例而言，如將參看圖6描述，可由電腦或其他電子器件接收及儲存第一資料及第二資料。或者，或另外，熟習此項技術者將認識到，可藉由場可程式化閘陣列(FPGA)、特殊應用積體電路(ASIC)、中央處理單元(CPU)、數位信號處理器(DSP)、控制器、另一硬體器件或其任何組合來實施或起始圖5之方法500。
圖6為一無線通信器件600之實施例之方塊圖，該無線通信器件600具有一具有多個多埠非揮發性記憶體之單元664。可將無線通信器件600實施為攜帶型無線電子器件，其包括一耦接至一記憶體632之處理器610(諸如數位信號處理器(DSP))。
記憶體632可包括一儲存可由處理器(諸如，處理器610)執行之指令(例如，軟體634)的電腦可讀媒體。舉例而言，軟體634可包括可由電腦執行以在一包括第一多埠非揮發性記憶體及第二多埠非揮發性記憶體之單一記憶體單元(諸如具有多個多埠非揮發性記憶體之單元664)處接收第一資料及接收第二資料的指令。軟體634亦可包括可由電腦執行以將第一資料儲存於第一多埠非揮發性記憶體之第一電阻性記憶體元件處的指令。軟體634亦可包括可由電腦 執行以將第二資料儲存於第二多埠非揮發性記憶體之第二電阻性記憶體元件處的指令。
在一說明性實例中，具有多個多埠非揮發性記憶體之單元664包括圖1至圖4之模組或裝置中之一或多者，根據圖5而操作，或上述情況之任何組合。具有多個多埠非揮發性記憶體之單元664可位於處理器610處或可位於一獨立器件處。
在一特定實施例中，顯示控制器626耦接至處理器610及顯示器件628。編碼器/解碼器(編碼解碼器)634亦可耦接至處理器610。揚聲器636及麥克風638可耦接至編碼解碼器634。無線控制器640可耦接至處理器610及無線天線642。 具有多個多埠非揮發性記憶體之單元664耦接至無線控制器640、編碼解碼器634及顯示控制器626。在一特定實施例中，具有多個多埠非揮發性記憶體之單元664經組態以儲存關於顯示控制器626、編碼解碼器634及無線控制器640的資料。
在一特定實施例中，信號處理器610、顯示控制器626、記憶體632、編碼解碼器634及無線控制器640包括於系統級封裝(system-in-package)或系統單晶片(system-on-chip)器件622中。在一特定實施例中，輸入器件630及電源供應器644耦接至系統單晶片器件622。此外，在一特定實施例中，如圖6中所說明，顯示器件628、輸入器件630、揚聲器636、麥克風638、無線天線642及電源供應器644在系統單晶片器件622外部。然而，顯示器件628、輸入器件 630、揚聲器636、麥克風638、無線天線642及電源供應器644中之每一者可耦接至系統單晶片器件622之一組件(諸如介面或控制器)。
可將上文所揭示之器件及功能性設計及組態成儲存於電腦可讀媒體上之電腦檔案(例如，RTL、GDSII、GERBER等)中。可將一些或所有此等檔案提供至製作處置者，製作處置者基於此等檔案來製作器件。所得產品包括半導體晶圓，接著將其切割成半導體晶粒且封裝至半導體晶片中。接著將該等晶片用於上文所描述之器件中。
圖7描繪電子器件製造程序700之特定說明性實施例。在製造程序700處(諸如在研究電腦706處)接收實體器件資訊702。實體器件資訊702可包括表示半導體器件(諸如，圖1之系統100、圖2之系統200、圖3之系統300、圖4之系統400或其任何組合)之至少一實體性質的設計資訊。舉例而言，實體器件資訊702可包括經由耦接至研究電腦706之使用者介面704而鍵入之實體參數、材料特性及結構資訊。 研究電腦706包括一耦接至電腦可讀媒體(諸如，記憶體710)之處理器708(諸如，一或多個處理核心)。記憶體710可儲存電腦可讀指令，該等電腦可讀指令可執行以使處理器708轉換實體器件資訊702以遵守檔案格式且產生程式庫檔案712。
在一特定實施例中，程式庫檔案712包括至少一資料檔案，該至少一資料檔案包括經轉換之設計資訊。舉例而言，程式庫檔案712可包括半導體器件之程式庫，該等半 導體器件包括：包括圖1之記憶體單元106之器件(例如，圖1之裝置100)；包括圖2之記憶體單元206之器件(例如，圖2之裝置200)；包括圖3之記憶體單元306之器件(例如，圖3之裝置300)；包括圖4之具有多個多埠非揮發性記憶體之單元412的器件(例如，圖4之裝置400)；或其任何組合，該程式庫經提供以與電子設計自動化(EDA)工具720一起使用。
可在設計電腦714處將程式庫檔案712與EDA工具720結合使用，該設計電腦714包括一耦接至記憶體718之處理器716，諸如，一或多個處理核心。EDA工具720可作為處理器可執行指令而儲存於記憶體718處，以使設計電腦714之使用者能夠設計程式庫檔案712之電路，該電路包括：包括圖1之記憶體單元106之器件(例如，圖1之裝置100)；包括圖2之記憶體單元206之器件(例如，圖2之裝置200)；包括圖3之記憶體單元306之器件(例如，圖3之裝置300)；包括圖4之具有多個多埠非揮發性記憶體之單元412的器件(例如，圖4之裝置400)；或其任何組合。舉例而言，設計電腦714之使用者可經由耦接至設計電腦714之使用者介面724而鍵入電路設計資訊722。電路設計資訊722可包括表示半導體器件(諸如，包括圖1之記憶體單元106之器件(例如，圖1之裝置100)、包括圖2之記憶體單元206之器件(例如，圖2之裝置200)、包括圖3之記憶體單元306之器件(例如，圖3之裝置300)、包括圖4之具有多個多埠非揮發性記憶體之單元412的器件(例如，圖4之裝置400)或其任何組 合)之至少一實體性質的設計資訊。為進行說明，電路設計性質可包括：特定電路之識別及與電路設計中之其他元件之關係、定位資訊、特徵大小資訊、互連資訊，或表示半導體器件之實體性質的其他資訊。
設計電腦714可經組態以轉換設計資訊(包括電路設計資訊722)以遵守檔案格式。為進行說明，檔案形式可包括以階層格式表示平面幾何形狀、文字標示及關於電路佈局之其他資訊的資料庫二進位檔案格式(諸如，圖形資料系統(GDSII)檔案格式)。設計電腦714可經組態以產生包括經轉換設計資訊之資料檔案，諸如，包括描述以下各者之資訊以及其他電路或資訊的GDSII檔案726：圖1之記憶體單元106；圖2之記憶體單元206；圖3之具有多個多埠非揮發性記憶體之單元312；圖4之具有多個多埠非揮發性記憶體之單元412；或其任何組合。為進行說明，資料檔案可包括對應於系統單晶片(SOC)之資訊，該SOC包括圖1之記憶體單元106且亦包括SOC內之額外電子電路及組件。
可在製作程序728處接收GDSII檔案726，以根據GDSII檔案726中之經轉換之資訊來製造圖1之記憶體單元106、圖2之記憶體單元206、圖3之記憶體單元306、圖4之具有多個多埠非揮發性記憶體之單元412或其任何組合。舉例而言，器件製造程序可包括將GDSII檔案726提供至遮罩製造商730以產生被說明為代表性遮罩732之一或多個遮罩，諸如，用於光微影處理之遮罩。可在製作程序期間使用遮罩732產生一或多個晶圓734，可測試一或多個晶圓734且 將其分離為晶粒，諸如，代表性晶粒736。晶粒736包括一電路，該電路包括：包括圖1之記憶體單元106之器件(例如，圖1之裝置100)；包括圖2之記憶體單元206之器件(例如，圖2之裝置200)；包括圖3之記憶體單元306之器件(例如，圖3之裝置300)；包括圖4之具有多個多埠非揮發性記憶體之單元412的器件(例如，圖4之裝置400)；或其任何組合。
可將晶粒736提供至封裝程序738，在封裝程序738中，將晶粒736併入至代表性封裝740中。舉例而言，封裝740可包括單一晶粒736或多個晶粒，諸如，系統級封裝(SiP)配置。封裝740可經組態以符合一或多種標準或規範，諸如，美國電子器件工程設計聯合協會(Joint Electron Device Engineering Council,JEDEC)標準。
可將關於封裝740之資訊(諸如，經由儲存於電腦746處之組件程式庫)散佈給各產品設計者。電腦746可包括一耦接至記憶體750之處理器748，諸如，一或多個處理核心。 印刷電路板(PCB)工具可作為處理器可執行指令而儲存於記憶體750處，以處理經由使用者介面744自電腦746之使用者接收到之PCB設計資訊742。PCB設計資訊742可包括電路板上之已封裝半導體器件之實體定位資訊，該已封裝半導體器件對應於封裝740，封裝740包括圖1之記憶體單元106、圖2之記憶體單元206、圖3之記憶體單元306、圖4之具有多個多埠非揮發性記憶體之單元412或其任何組合。
電腦746可經組態以轉換PCB設計資訊742以產生資料檔案，諸如GERBER檔案752，其具有包括電路板上之已封裝半導體器件之實體定位資訊以及電連接件(諸如，跡線及通孔)之佈局的資料，其中該已封裝半導體器件對應於封裝740，封裝740包括圖1之記憶體單元106、圖2之記憶體單元206、圖3之記憶體單元306、圖4之具有多個多埠非揮發性記憶體之單元412或其任何組合。在其他實施例中，藉由經轉換之PCB設計資訊所產生之資料檔案可具有不同於GERBER格式之格式。
可在板組裝程序754處接收GERBER檔案752且使用GERBER檔案752來產生根據儲存於GERBER檔案752內之設計資訊所製造之PCB，諸如，代表性PCB 756。舉例而言，可將GERBER檔案752上載至一或多個機器以用於執行PCB生產程序之各種步驟。PCB 756可填入有包括封裝740之電子組件以形成代表性印刷電路總成(PCA)758。
可在產品製造程序760處接收PCA 758且將PCA 758整合至一或多個電子器件(諸如，第一代表性電子器件762及第二代表性電子器件764)中。作為一說明性的非限制性實例，第一代表性電子器件762、第二代表性電子器件764或兩者可選自以下各者之群：機上盒、音樂播放器、視訊播放器、娛樂單元、導航器件、通信器件、個人數位助理(PDA)、固定位置資料單元及電腦，至少一可控制之耗能模組被整合至第一代表性電子器件762、第二代表性電子器件764或兩者中。作為另一說明性的非限制性實例，電 子器件762及764中之一或多者可為遠端單元，諸如，行動電話、手持型個人通信系統(PCS)單元、攜帶型資料單元(諸如，個人資料助理)、具備全球定位系統(GPS)功能之器件、導航器件、固定位置資料單元(諸如，儀錶讀取設備)，或儲存或擷取資料或電腦指令之任何其他器件，或其任何組合。雖然圖7說明根據本發明之教示的遠端單元，但本發明並不限於此等例示性說明單元。本發明之實施例可合適地用於包括主動積體電路(包括記憶體及晶載電路)之任何器件中。
如說明性程序700中所描述，包括圖1之記憶體單元106之器件(例如，圖1之裝置100)、包括圖2之記憶體單元206之器件(例如，圖2之裝置200)、包括圖3之記憶體單元306之器件(例如，圖3之裝置300)、包括圖4之具有多個多埠非揮發性記憶體之單元412的器件(例如，圖4之裝置400)或其任何組合可被製作、處理且併入至電子器件中。關於圖1至圖4所揭示之實施例之一或多個態樣可包括於各種處理階段處(諸如，包括於程式庫檔案712、GDSII檔案726及GERBER檔案752內)，以及儲存於研究電腦706之記憶體710、設計電腦714之記憶體718、電腦746之記憶體750、在各種階段(諸如，在板組裝程序754)中使用之一或多個其他電腦或處理器(未圖示)之記憶體處，且亦併入至一或多個其他實體實施例(諸如，遮罩732、晶粒736、封裝740、PCA 758、諸如原型電路或器件(未圖示)之其他產品，或其任何組合)中。雖然描繪了自實體器件設計至最終產品 之各種代表性生產階段，但在其他實施例中，可使用較少階段或可包括額外階段。類似地，可藉由單一實體，或藉由執行該程序700之各種階段的一或多個實體，來執行程序700。
熟習此項技術者應進一步瞭解，結合本文中所揭示之實施例所描述之各種說明性邏輯區塊、組態、模組、電路及方法步驟可實施為電子硬體、由處理單元執行之電腦軟體或兩者之組合。上文已大體上在功能性方面描述各種說明性組件、區塊、組態、模組、電路及步驟。將此功能性實施為硬體或是可執行之處理指令取決於特定應用及強加於整個系統之設計約束。熟習此項技術者可針對每一特定應用以不同方式實施所描述之功能性，但此等實施決策不應被解釋為會導致脫離本發明之範疇。
軟體模組可駐留於隨機存取記憶體(RAM)、磁阻式隨機存取記憶體(MRAM)、自旋力矩轉移MRAM(STT-MRAM)、快閃記憶體、唯讀記憶體(ROM)、可程式化唯讀記憶體(PROM)、可抹除可程式化唯讀記憶體(EPROM)、電可抹除可程式化唯讀記憶體(EEPROM)、暫存器、硬碟、抽取式磁碟、緊密光碟唯讀記憶體(CD-ROM)或此項技術中已知的任何其他形式之儲存媒體中。例示性儲存媒體耦接至處理器，使得處理器可自儲存媒體讀取資訊及將資訊寫入至儲存媒體。在替代例中，儲存媒體可與處理器整合。處理器及儲存媒體可駐留於特殊應用積體電路(ASIC)中。ASIC可駐留於計算器件或使用者終端機中。在 替代例中，處理器及儲存媒體可作為離散組件而駐留於計算器件或使用者終端機中。
提供所揭示之實施例之先前描述以使熟習此項技術者能夠製造或使用所揭示之實施例。在不脫離本發明之範疇的情況下，對此等實施例之各種修改對於熟習此項技術者將容易顯而易見，且可將本文中所定義之原理應用於其他實施例。因此，本發明並不意欲限於本文中所展示之實施例，而應符合可能與以下申請專利範圍所定義之原理及新穎特徵一致的最寬範疇。
100‧‧‧系統
101‧‧‧記憶體器件
104‧‧‧複數個記憶體單元
106‧‧‧記憶體單元
108‧‧‧第一非揮發性記憶體
110‧‧‧第一電阻性記憶體元件
112‧‧‧第二非揮發性記憶體
114‧‧‧第二電阻性記憶體元件
116‧‧‧第N非揮發性記憶體
118‧‧‧第N電阻性記憶體元件
122‧‧‧輸出資料
124‧‧‧第一指令串流
126‧‧‧第二指令串流
130‧‧‧埠資料選擇器
139‧‧‧第一資料
140‧‧‧第二資料
200‧‧‧系統
202‧‧‧解碼器
206‧‧‧記憶體單元
210‧‧‧第一電阻性元件
211‧‧‧第一埠
213‧‧‧零埠
214‧‧‧第二電阻性元件
230‧‧‧埠資料選擇器
236‧‧‧讀取/寫入控制信號
238‧‧‧wData_P1信號
239‧‧‧wData_P0信號
240‧‧‧第一位址信號/wp0_address信號
241‧‧‧第二位址信號/wp1_address信號
242‧‧‧WWL_P1_T0
244‧‧‧WWL_P0_T0
246‧‧‧WWL_P1_T1
248‧‧‧WWL_P0_T1
250‧‧‧r/w_thread信號
252‧‧‧P0位址轉變器
254‧‧‧控制轉變器
256‧‧‧P1位址轉變器
258‧‧‧P0預解碼器
260‧‧‧P1預解碼器
262‧‧‧P1_T0解碼器
264‧‧‧P0_T0解碼器
265‧‧‧反相器
266‧‧‧P1_T1解碼器
268‧‧‧P0_T1解碼器
270‧‧‧BL_P1
272‧‧‧BL_P0位元線
274‧‧‧SL_P0
276‧‧‧SL_P1
280‧‧‧BL_P1_T0存取電晶體
281‧‧‧BL_P0_T0存取電晶體
282‧‧‧SL_P1_T0存取電晶體
283‧‧‧SL_P0_T0存取電晶體
284‧‧‧BL_P1_T1存取電晶體
285‧‧‧BL_P0_T1存取電晶體
286‧‧‧SL_P1_T1存取電晶體
287‧‧‧SL_P0_T1存取電晶體
290‧‧‧BL多工器
291‧‧‧SL多工器
293‧‧‧BL寫入電壓多工器
294‧‧‧SL寫入電壓多工器
300‧‧‧系統
302‧‧‧解碼器
306‧‧‧記憶體單元
310‧‧‧第一電阻性元件
314‧‧‧第二電阻性元件
330‧‧‧選擇器
338‧‧‧輸入資料
344‧‧‧第一字線
348‧‧‧第二字線
350‧‧‧r/w_thread信號
374‧‧‧感測線(SL)
383‧‧‧第一存取電晶體
387‧‧‧第二存取電晶體
400‧‧‧系統
404‧‧‧處理器核心
406‧‧‧暫存器檔案
408‧‧‧指令解碼器
409‧‧‧指令快取記憶體
410‧‧‧排程器
412‧‧‧具有多個多埠非揮發性記憶體之單元
413‧‧‧執行緒指令
414‧‧‧經排程執行緒
420‧‧‧控制信號
421‧‧‧控制信號
430‧‧‧運算元
431‧‧‧寫回
600‧‧‧無線通信器件
610‧‧‧處理器
622‧‧‧系統單晶片器件
626‧‧‧顯示控制器
628‧‧‧顯示器件
630‧‧‧輸入器件
632‧‧‧記憶體
634‧‧‧軟體/編碼解碼器
636‧‧‧揚聲器
638‧‧‧麥克風
640‧‧‧無線控制器
642‧‧‧無線天線
644‧‧‧電源供應器
664‧‧‧具有多個多埠非揮發性記憶體之單元
700‧‧‧電子器件製造程序
702‧‧‧實體器件資訊
704‧‧‧使用者介面
706‧‧‧研究電腦
708‧‧‧處理器
710‧‧‧記憶體
712‧‧‧程式庫檔案
714‧‧‧設計電腦
716‧‧‧處理器
718‧‧‧記憶體
720‧‧‧電子設計自動化(EDA)工具
722‧‧‧電路設計資訊
724‧‧‧使用者介面
726‧‧‧GDSII檔案
728‧‧‧製作程序
730‧‧‧遮罩製造商
732‧‧‧遮罩
734‧‧‧晶圓
736‧‧‧晶粒
738‧‧‧封裝程序
740‧‧‧封裝
742‧‧‧印刷電路板(PCB)設計資訊
744‧‧‧使用者介面
746‧‧‧電腦
748‧‧‧處理器
750‧‧‧記憶體
752‧‧‧GERBER檔案
754‧‧‧板組裝程序
756‧‧‧印刷電路板(PCB)
758‧‧‧印刷電路總成(PCA)
760‧‧‧產品製造程序
762‧‧‧電子器件1
764‧‧‧電子器件2
圖1為一系統之特定說明性實施例之方塊圖，該系統具有一包括多個非揮發性記憶體之單元；圖2為一系統之第二說明性實施例之圖，該系統具有一包括多個電阻性元件之單元；圖3為一系統之第三說明性實施例之圖，該系統具有一包括多個電阻性元件之單元；圖4為一系統之第四說明性實施例之方塊圖，該系統具有一包括多個非揮發性記憶體之單元；圖5為一種操作一單元之方法之特定說明性實施例的流程圖，該單元包括多個非揮發性記憶體；圖6為一無線通信器件之特定實施例之方塊圖，該無線通信器件包括一具有多個多埠非揮發性記憶體之單元；及圖7為說明與一器件一起使用之製造程序的資料流程圖，該器件包括一包括多個多埠非揮發性記憶體之單元。
100‧‧‧系統
101‧‧‧記憶體器件
104‧‧‧複數個記憶體單元
106‧‧‧記憶體單元
108‧‧‧第一非揮發性記憶體
110‧‧‧第一電阻性記憶體元件
112‧‧‧第二非揮發性記憶體
114‧‧‧第二電阻性記憶體元件
116‧‧‧第N非揮發性記憶體
118‧‧‧第N電阻性記憶體元件
122‧‧‧輸出資料
124‧‧‧第一指令串流
126‧‧‧第二指令串流
130‧‧‧埠資料選擇器
139‧‧‧第一資料
140‧‧‧第二資料

Claims (14)

  1. 一種記憶體器件(101)，其包含：複數個記憶體單元(106)，其中該等記憶體單元中之至少一者包含：一第一非揮發性記憶體元件(108)，其包括一第一電阻性記憶體元件(110)且與一第一執行緒相關聯；及一第二非揮發性記憶體元件(112)，其包括一第二電阻性記憶體元件(114)且與一第二執行緒相關聯，其中該第一非揮發性記憶體元件(108)及該第二非揮發性記憶體元件(112)各自包括多個埠，及其中該第一非揮發性記憶體元件(108)及該第二非揮發性記憶體元件(112)係藉由一共用輸入位址信號為選擇性地可定址。
  2. 如請求項1之記憶體器件，其中該等記憶體單元中之該至少一者耦接至一解碼器，其中較佳地該解碼器：經組態以執行埠與執行緒解碼；具有一執行緒選擇輸入；或經組態以接收一埠位址輸入及一執行緒選擇輸入。
  3. 如請求項1之記憶體器件，其中一耦接至該等記憶體單元中之該至少一者的位元線控制器對一讀取/寫入控制輸入作出回應。
  4. 如請求項1之記憶體器件，其中該記憶體器件係一磁阻式隨機存取記憶體，MRAM，該MRAM較佳地經組態以使用自旋力矩轉移，STT，來寫入資料。
  5. 如請求項1之記憶體器件，其中該第一非揮發性記憶體及該第二非揮發性記憶體各自對應於一單一暫存器檔案內之一共同位元，其中該第一非揮發性記憶體儲存對應於一第一指令串流之第一狀態資訊且該第二非揮發性記憶體儲存對應於一第二指令串流之第二狀態資訊。
  6. 如請求項1之記憶體器件，其整合於至少一半導體晶粒中。
  7. 如請求項1之記憶體器件，其進一步包含選自一由以下各者組成之群的一器件：一機上盒、一音樂播放器、一視訊播放器、一娛樂單元、一導航器件、一通信器件、一個人數位助理(PDA)、一固定位置資料單元及一電腦，該記憶體器件整合至該器件中。
  8. 一種用於記憶體之系統，其包含：一處理器；及如請求項1之一記憶體器件。
  9. 如請求項8之系統，其進一步包含一排程器以自複數個指令串流選擇一第一指令串流且將該所選第一指令串流之一指示提供至該處理器，其中該排程器較佳地經組態以排程該複數個指令串流中之將大體上同時被處理的至少兩個指令串流。
  10. 一種用於記憶體之裝置，其包含：用於在一包含一第一多埠非揮發性記憶體元件及一第二多埠非揮發性記憶體元件之單一記憶體單元處接收第一資料及接收第二資料的構件，該第一多埠非揮發性記 憶體元件與一第一執行緒相關聯及該第二多埠非揮發性記憶體元件與一第二執行緒相關聯，其中該第一多埠非揮發性記憶體元件與該第二多埠非揮發性記憶體元件係藉由一共用輸入位址信號為選擇性地可定址；用於將該第一資料儲存於該第一多埠非揮發性記憶體元件之一第一電阻性記憶體元件處的構件；及用於將該第二資料儲存於該第二多埠非揮發性記憶體元件之一第二電阻性記憶體元件處的構件。
  11. 一種用於記憶體之方法，其包含：在一包含一第一非揮發性記憶體元件及一第二非揮發性記憶體元件之單一記憶體單元處接收第一資料及接收第二資料(502)，該第一非揮發性記憶體元件與一第一執行緒相關聯及該第二非揮發性記憶體元件與一第二執行緒相關聯，其中該第一非揮發性記憶體元件及該第二非揮發性記憶體元件係藉由一共用輸入位址信號為選擇性地可定址；將該第一資料儲存(504)於該第一非揮發性記憶體元件之一第一電阻性記憶體元件處；及將該第二資料儲存(506)於該第二非揮發性記憶體元件之一第二電阻性記憶體元件處，其中該第一非揮發性記憶體元件係一第一多埠非揮發性記憶體元件，且其中該第二非揮發性記憶體元件係一第二多埠非揮發性記憶體元件。
  12. 一種用於記憶體之方法，其包含： 接收表示一半導體器件之至少一實體性質的設計資訊，該半導體器件包括複數個記憶體單元，其中該等記憶體單元中之至少一者包含：一第一多埠非揮發性記憶體元件，其包括一第一電阻性記憶體元件且與一第一執行緒相關聯；及一第二多埠非揮發性記憶體元件，其包括一第二電阻性記憶體元件且與一第二執行緒相關聯，其中該第一非揮發性記憶體元件及該第二非揮發性記憶體元件係藉由一共用輸入位址信號為選擇性地可定址；轉換該設計資訊以遵守一檔案格式；及產生一包括該經轉換之設計資訊的資料檔案。
  13. 一種用於記憶體之方法，其包含：接收一包括對應於一半導體器件之設計資訊的資料檔案；及根據該設計資訊來製作該半導體器件，其中該半導體器件包括：一第一多埠非揮發性記憶體元件，其包括一第一電阻性記憶體元件且與一第一執行緒相關聯；及一第二多埠非揮發性記憶體元件，其包括一第二電阻性記憶體元件且與一第二執行緒相關聯，其中該第一多埠非揮發性記憶體元件與該第二多埠非揮發性記憶體元件係藉由一共用輸入位址信號為選擇性地可定址。
  14. 一種電腦可讀媒體，其儲存可由一電腦執行之指令，當 由一電腦執行時，執行如請求項11至13之任一者之所有步驟。
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