KR101432910B1 - 반도체 장치의 제조 방법 및 반도체 장치 - Google Patents

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Abstract

균일성이 높고, 또한 수율이 높은 반도체 장치의 제조 방법을 제공한다.
기판 위에, 질화물 반도체층을 형성하는 공정과, 상기 질화물 반도체층 위에, H2O를 포함하는 원료 가스를 이용해서 수증기 산화에 의한 ALD법에 의해 제1 절연막을 형성하는 공정과, 상기 제1 절연막 위에, O2를 포함하는 원료 가스를 이용해서 산소 플라즈마 산화에 의한 ALD법 또는 O3를 포함하는 원료 가스를 이용한 산화에 의한 ALD법에 의해 제2 절연막을 형성하는 공정과, 상기 제2 절연막 위에, 게이트 전극을 형성하는 공정과, 상기 질화물 반도체층 위에, 소스 전극 및 드레인 전극을 형성하는 공정을 갖고, 상기 질화물 반도체층은, 기판 위에 형성된 제1 반도체층과, 상기 제1 반도체층 위에 형성된 제2 반도체층을 포함하는 것인 것을 특징으로 하는 반도체 장치의 제조 방법에 의해 상기 과제를 해결한다.

Description

반도체 장치의 제조 방법 및 반도체 장치{METHOD OF FABRICATING SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치의 제조 방법 및 반도체 장치에 관한 것이다.
질화물 반도체인 GaN, AlN, InN 또는 이들 혼정으로 이루어지는 재료 등은, 넓은 밴드갭을 갖고 있고, 고출력 전자 디바이스 또는 단파장 발광 디바이스 등으로서 이용되고 있다. 예를 들면, 질화물 반도체인 GaN은, 밴드갭이 3.4eV이며, Si의 밴드갭 1.1eV, GaAs의 밴드갭 1.4eV보다도 크다.
이러한 고출력 전자 디바이스로서는, 전계 효과형 트랜지스터(FET; Field effect transistor), 특히 고전자 이동도 트랜지스터(HEMT; High Electron Mobility Transistor)가 있다. 이러한 질화물 반도체를 이용한 HEMT는, 고출력·고효율 증폭기, 대전력 스위칭 디바이스 등에 이용된다. 구체적으로는, AlGaN을 전자 공급층, GaN을 전자 주행층에 이용한 HEMT에서는, AlGaN과 GaN의 격자 상수차에 의한 왜곡에 의해 AlGaN에 피에조 분극 등이 생기고, 고농도의 2DEG(Two-Dimensional Electron Gas; 2차원 전자 가스)가 발생한다. 이 때문에, 고전압에 있어서의 동작이 가능하여, 고효율 스위칭 소자, 전기 자동차용 등에 있어서의 고내압 전력 디바이스에 이용할 수 있다.
이러한 2DEG는, 통상적으로, 게이트 전극 등에 전압을 인가하지 않은 상태에 있어서도, 게이트 바로 아래의 영역에 있어서 존재하고 있기 때문에, 제작되는 디바이스는 노멀리 온으로 되어 버린다. 이 때문에, 노멀리 오프로 하기 위해서, 게이트 전극이 형성되는 영역의 질화물 반도체층의 일부를 에칭에 의해 제거하고, 채널과 게이트 전극과의 거리를 줄여서, 게이트 리세스 구조를 형성하는 방법이, 일반적으로 이용되고 있다.
또한, 디바이스의 특성의 향상 등의 관점으로부터, 게이트 전극과 질화물 반도체층 사이에는, 게이트 절연막이 형성되는 경우가 있다. 이러한 게이트 절연막으로서는, ALD(Atomic Layer Deposition)법에 의해 성막된 산화 알루미늄(Al2O3)이, 절연 내압이 10∼30MV/㎝로 높기 때문에, 특히 유망한 재료로 되어 있다.
일본 특허 출원 공개 제2002-359256호 공보
그런데, ALD법에 의해 성막된 산화 알루미늄막은 원료 가스에 기인하는 불순물이 잔류하기 쉽다. 구체적으로는, ALD법에 의해 성막된 산화 알루미늄막에는, 수산기(OH기)가 수산화 알루미늄(Al(OH)x)의 상태로 잔류하기 쉽고, 이 OH기는 전자 트랩으로서 작용한다. 이에 의해, 게이트 전압에 있어서의 임계값 변동의 원인이 되어, 노멀리 오프화 등의 방해가 된다.
또한, 산화 알루미늄막은, GaN 등의 질화물 반도체층 위에 형성되지만, GaN과 산화 알루미늄막의 계면에는, GaOx가 형성되는 경우가 있고, 이와 같이 형성된 GaOx도 전자 트랩으로서 작용한다. 따라서, 게이트 전압에 있어서의 임계값 변동의 원인이 되어, 마찬가지로 노멀리 오프화의 방해로 된다.
또한, 게이트 리세스가 형성된 것 위에, 게이트 절연막을 형성하는 경우에는, 스텝 커버리지가 문제가 되는 경우가 있지만, ALD법에 의해 성막된 산화 알루미늄막은, 단차 피복성이 우수하여, 양호한 스텝 커버리지가 얻어진다.
따라서, 질화물 반도체를 이용한 반도체 장치에 있어서, 게이트 전압에 있어서의 임계값 변동을 적게 할 수 있어, 균일성이 높고, 또한 수율이 높은 반도체 장치의 제조 방법 및 반도체 장치가 요구되고 있다.
본 실시 형태의 일 관점에 따르면, 기판 위에, 질화물 반도체층을 형성하는 공정과, 상기 질화물 반도체층 위에, H2O를 포함하는 원료 가스를 이용해서 수증기 산화에 의한 ALD법에 의해 제1 절연막을 형성하는 공정과, 상기 제1 절연막 위에, O2를 포함하는 원료 가스를 이용해서 산소 플라즈마 산화에 의한 ALD법 또는 O3를 포함하는 원료 가스를 이용한 산화에 의한 ALD법에 의해 제2 절연막을 형성하는 공정과, 상기 제2 절연막 위에, 게이트 전극을 형성하는 공정과, 상기 질화물 반도체층 위에, 소스 전극 및 드레인 전극을 형성하는 공정을 갖고, 상기 질화물 반도체층은, 기판 위에 형성된 제1 반도체층과, 상기 제1 반도체층 위에 형성된 제2 반도체층을 포함하는 것인 것을 특징으로 한다.
또한, 본 실시 형태의 다른 일 관점에 따르면, 기판 위에 형성된 질화물 반도체층과, 상기 질화물 반도체층 위에 형성된 절연막과, 상기 절연막 위에 형성된 게이트 전극과, 상기 질화물 반도체층과 접해서 형성된 소스 전극 및 드레인 전극을 갖고, 상기 질화물 반도체층은, 기판 위에 형성된 제1 반도체층과, 상기 제1 반도체층 위에 형성된 제2 반도체층을 포함하는 것이고, 상기 절연막은, ALD법에 의해 성막된 것으로서, 상기 제2 반도체층의 측으로부터, 제1 절연막, 제2 절연막이 차례로 적층된 것이고, 상기 제1 절연막은, H2O를 포함하는 원료 가스를 이용해서 수증기 산화에 의해 형성된 것이고, 상기 제2 절연막은, O2를 포함하는 원료 가스를 이용해서 산소 플라즈마 산화에 의해 형성된 것인 것을 특징으로 한다.
또한, 본 실시 형태의 다른 일 관점에 따르면, 기판 위에 형성된 질화물 반도체층과, 상기 질화물 반도체층 위에 형성된 절연막과, 상기 절연막 위에 형성된 게이트 전극과, 상기 질화물 반도체층과 접해서 형성된 소스 전극 및 드레인 전극을 갖고, 상기 질화물 반도체층은, 기판 위에 형성된 제1 반도체층과, 상기 제1 반도체층 위에 형성된 제2 반도체층을 포함하는 것이고, 상기 질화물 반도체층에 있어서의 상기 질화물 반도체층과 상기 절연막의 계면 근방에는, 상기 질화물 반도체에 포함되는 금속 원자에 대한 산소 원자의 비율이, 0.4 이하인 것을 특징으로 한다.
개시된 반도체 장치의 제조 방법 및 반도체 장치에 따르면, 질화물 반도체를 이용한 반도체 장치에 있어서, 게이트 전압에 있어서의 임계값 변동을 적게 할 수 있기 때문에, 균일성이 높고, 또한 수율을 향상시킬 수 있다.
도 1은 리세스가 형성되어 있지 않은 구조의 반도체 장치의 설명도.
도 2는 리세스가 형성되어 있지 않은 구조의 반도체 장치의 GaN 표면에 있어서의 O/Ga비의 설명도.
도 3은 리세스가 형성되어 있지 않은 구조의 반도체 장치의 임계값 변동의 설명도.
도 4는 리세스가 형성되어 있지 않은 구조의 반도체 장치에 있어서의 절연막의 밀도의 설명도.
도 5는 리세스가 형성되어 있지 않은 구조의 반도체 장치의 내압의 설명도.
도 6은 열처리를 행한 경우의 수산화 알루미늄의 농도와 임계값 변동의 설명도.
도 7은 제1 실시 형태에 있어서의 반도체 장치의 구조도.
도 8은 제1 실시 형태에 있어서의 반도체 장치의 제조 방법의 공정도(1).
도 9는 제1 실시 형태에 있어서의 반도체 장치의 제조 방법의 공정도(2).
도 10은 제1 실시 형태에 있어서의 반도체 장치의 GaN 표면에 있어서의 O/Ga비의 설명도.
도 11은 제1 실시 형태에 있어서의 반도체 장치의 임계값 변동의 설명도.
도 12는 제1 실시 형태에 있어서의 반도체 장치에 있어서의 절연막의 밀도의 설명도.
도 13은 제1 실시 형태에 있어서의 반도체 장치의 내압의 설명도.
도 14는 리세스가 형성되어 있는 구조의 반도체 장치의 설명도.
도 15는 리세스가 형성되어 있는 구조의 반도체 장치의 AlGaN 또는 GaN 표면에 있어서의 O/(Al+Ga)비의 설명도.
도 16은 리세스가 형성되어 있는 구조의 반도체 장치의 임계값 변동의 설명도.
도 17은 리세스가 형성되어 있는 구조의 반도체 장치에 있어서의 절연막의 밀도의 설명도.
도 18은 리세스가 형성되어 있는 구조의 반도체 장치의 내압의 설명도.
도 19는 제2 실시 형태에 있어서의 반도체 장치의 구조도.
도 20은 제2 실시 형태에 있어서의 반도체 장치의 제조 방법의 공정도(1).
도 21은 제2 실시 형태에 있어서의 반도체 장치의 제조 방법의 공정도(2).
도 22는 제2 실시 형태에 있어서의 반도체 장치의 제조 방법의 공정도(3).
도 23은 제2 실시 형태에 있어서의 반도체 장치의 AlGaN 또는 GaN 표면에 있어서의 O/(Al+Ga)비의 설명도.
도 24는 제2 실시 형태에 있어서의 반도체 장치의 임계값 변동의 설명도.
도 25는 제2 실시 형태에 있어서의 반도체 장치에 있어서의 절연막의 밀도의 설명도.
도 26은 제2 실시 형태에 있어서의 반도체 장치의 내압의 설명도.
도 27은 제3 실시 형태에 있어서의 반도체 디바이스의 설명도.
도 28은 제3 실시 형태에 있어서의 PFC 회로의 회로도.
도 29는 제3 실시 형태에 있어서의 전원 장치의 회로도.
도 30은 제3 실시 형태에 있어서의 고출력 증폭기의 구조도.
발명을 실시하기 위한 형태에 대해서, 이하에 설명한다. 또한, 동일한 부재 등에 대해서는, 동일한 부호를 붙여서 설명을 생략한다.
[제1 실시 형태]
(ALD법에 의해 성막한 산화 알루미늄막의 특성)
그런데, ALD법에 의해 산화 알루미늄(Al2O3)막을 성막하는 방법으로서는 2개의 방법이 있다. 하나는 원료 가스로서 트리메틸 알루미늄(Al(CH3)3)과 H2O를 이용해서 성막하는 수증기 산화 방식이며, 다른 하나는 원료 가스로서 Al(CH3)3와 O2를 이용해서 성막하는 산소 플라즈마 산화 방식이다. 또한, ALD법에 있어서, 수증기 산화 방식에서는 플라즈마를 발생시키지 않고 성막을 행하는 것이지만, 산소 플라즈마 산화 방식에서는, 산소나 오존에 의해 플라즈마를 발생시켜 성막을 행하는 것이다.
여기서, 도 1에 도시한 바와 같이, 게이트 절연막에 수증기 산화 방식에 의해 성막한 산화 알루미늄막을 이용한 반도체 장치와, 산소 플라즈마 산화 방식에 의해 성막한 산화 알루미늄막을 이용한 반도체 장치를 제작하였다.
도 1의 (a)에 도시하는 반도체 장치는, 산소 플라즈마 산화 방식에 의해 성막된 산화 알루미늄막(931)을 게이트 절연막에 이용한 구조의 HEMT이다. 구체적으로는, 기판(910) 위에, 질화물 반도체층으로서, GaN에 의해 형성된 전자 주행층(921), AlGaN에 의해 형성된 전자 공급층(922), GaN에 의해 형성된 캡층(923)이 적층 형성되어 있다. 이에 의해, 전자 주행층(921)과 전자 공급층(922)의 계면 근방에 있어서의 전자 주행층(921)에는, 2DEG(921a)가 형성된다. 또한, 캡층(923) 위에는, 게이트 절연막으로서, 산소 플라즈마 산화 방식에 의해 성막된 산화 알루미늄막(931)이 형성되어 있고, 이 산화 알루미늄막(931) 위에는, 게이트 전극(941)이 형성되어 있다. 또한, 전자 공급층(922) 위에는, 소스 전극(942) 및 소스 전극(943)이 형성되어 있다.
또한, 도 1의 (b)에 도시하는 반도체 장치는, 수증기 산화 방식에 의해 성막된 산화 알루미늄막(932)을 게이트 절연막에 이용한 구조의 HEMT이다. 구체적으로는, 기판(910) 위에, 질화물 반도체층으로서, GaN에 의해 형성된 전자 주행층(921), AlGaN에 의해 형성된 전자 공급층(922), GaN에 의해 형성된 캡층(923)이 적층 형성되어 있다. 이에 의해, 전자 주행층(921)과 전자 공급층(922)의 계면 근방에 있어서의 전자 주행층(921)에는, 2DEG(921a)가 형성된다. 또한, 캡층(923) 위에는, 게이트 절연막으로서, 수증기 산화 방식에 의해 형성된 산화 알루미늄막(932)이 형성되어 있고, 이 산화 알루미늄막(932) 위에는, 게이트 전극(941)이 형성되어 있다. 또한, 전자 공급층(922) 위에는, 소스 전극(942) 및 소스 전극(943)이 형성되어 있다.
다음으로, 도 2 내지 도 5에, 도 1의 (a)에 도시되는 구조의 HEMT와 도 1의 (b)에 도시되는 구조의 HEMT에 있어서의 여러 특성을 나타낸다. 또한, 도 1의 (a)에 도시되는 산소 플라즈마 산화 방식에 의해 성막된 산화 알루미늄막(931)을 이용한 HEMT를 1A로 나타내고, 도 1의 (b)에 도시되는 수증기 산화 방식에 의해 성막된 산화 알루미늄막(932)을 이용한 HEMT를 1B로 나타낸다.
도 2는 캡층(923)이 되는 GaN의 표면에 있어서의 O/Ga비를 나타내는 것이다. 1A로 나타내는 산소 플라즈마 산화 방식에 의해 성막된 산화 알루미늄막(931)을 이용한 HEMT의 경우에는, O/Ga의 비는 약 0.78이었다. 이에 반해, 1B로 나타내지는 수증기 산화 방식에 의해 성막된 산화 알루미늄막(932)을 이용한 HEMT의 경우에는, O/Ga의 비는 약 0.34였다. 이와 같이, GaN의 표면에 있어서의 O/Ga비는, 1A로 나타내는 산소 플라즈마 산화 방식에 의해 성막된 산화 알루미늄막(931)을 이용한 HEMT보다도, 1B로 나타내는 수증기 산화 방식에 의해 성막된 산화 알루미늄막(932)을 이용한 HEMT 쪽이 낮다.
도 3은 게이트 전극(941)에 있어서의 임계값 변동을 나타내는 것이다. 1A로 나타내는 산소 플라즈마 산화 방식에 의해 성막된 산화 알루미늄막(931)을 이용한 HEMT의 경우에는, 임계값 변동은 약 1.9V였다. 이에 반해, 1B로 나타내는 수증기 산화 방식에 의해 성막된 산화 알루미늄막(932)을 이용한 HEMT의 경우에는, 임계값 변동은 약 0.25V였다. 이와 같이, 게이트 전극(941)에 있어서의 임계값 변동은, 1A로 나타내는 산소 플라즈마 산화 방식에 의해 성막된 산화 알루미늄막(931)을 이용한 HEMT보다도, 1B로 나타내는 수증기 산화 방식에 의해 성막된 산화 알루미늄막(932)을 이용한 HEMT 쪽이 낮다.
도 4는 게이트 절연막에 있어서의 밀도를 나타내는 것이다. 1A로 나타내는 산소 플라즈마 산화 방식에 의해 성막된 산화 알루미늄막(931)의 경우에는, 밀도는 약 3.3g/㎤였다. 이에 반해, 1B로 나타내는 수증기 산화 방식에 의해 성막된 산화 알루미늄막(932)의 경우에는, 밀도는 약 2.9g/㎤였다. 이와 같이, 게이트 절연막에 있어서의 막 밀도는, 1A로 나타내는 산소 플라즈마 산화 방식에 의해 성막된 산화 알루미늄막(931)보다도, 1B로 나타내는 수증기 산화 방식에 의해 성막된 산화 알루미늄막(932) 쪽이 낮다.
도 5는 드레인-소스 간에 있어서의 내압을 나타내는 것이다. 1A로 나타내는 산소 플라즈마 산화 방식에 의해 성막된 산화 알루미늄막(931)을 이용한 HEMT의 경우에는, 내압은 약 420V였다. 이에 반해, 1B로 나타내는 수증기 산화 방식에 의해 성막된 산화 알루미늄막(932)을 이용한 HEMT의 경우에는, 내압은 약 120V였다. 이와 같이, 드레인-소스 간에 있어서의 내압은, 1A로 나타내는 산소 플라즈마 산화 방식에 의해 성막된 산화 알루미늄막(931)을 이용한 HEMT보다도, 1B로 나타내는 수증기 산화 방식에 의해 성막된 산화 알루미늄막(932)을 이용한 HEMT 쪽이 낮다.
이상에 의해, 게이트 절연막으로서는, GaN의 표면에 있어서의 O/Ga비 및 게이트 전극(941)에 있어서의 임계값 변동의 관점으로부터는, 1A로 나타내는 산화 알루미늄막(931)을 이용한 것보다도, 1B로 나타내는 산화 알루미늄막(932)을 이용한 것 쪽이 바람직하다. 한편, 게이트 절연막에 있어서의 밀도 및 드레인-소스 간에 있어서의 내압의 관점으로부터는, 1B로 나타내는 산화 알루미늄막(932)을 이용한 것보다도, 1A로 나타내는 산화 알루미늄막(931)을 이용한 것 쪽이 바람직하다.
즉, 게이트 절연막은, GaN의 표면에 있어서의 O/Ga비 및 임계값 변동의 관점으로부터는, 수증기 산화 방식에 의해 성막된 산화 알루미늄막(932)이 바람직하고, 막 밀도 및 내압의 관점으로부터는 산소 플라즈마 산화 방식에 의해 성막된 산화 알루미늄막(931)이 바람직하다. 또한, 원료 가스로서 Al(CH3)3와 O3를 이용해서 산화해서 성막하는 방식에 의해 얻어지는 막은, 원료 가스로서 Al(CH3)3와 O2를 이용해서 성막하는 산소 플라즈마 산화 방식에 의해 얻어지는 막와 동등한 막을 얻을 수 있다. 따라서, 원료 가스로서 Al(CH3)3와 O2를 이용해서 성막하는 산소 플라즈마 산화 방식에 의한 ALD법 대신에, 원료 가스로서 Al(CH3)3와 O3를 이용해서 산화해서 성막하는 방식에 의한 ALD법에 의해 성막해도 된다.
(산화 알루미늄에 있어서의 수산화 알루미늄의 농도)
다음으로, ALD법에 의해 성막된 산화 알루미늄에 있어서의 수산화 알루미늄의 농도에 대해서 설명한다. 증기 산화 방식 및 산소 플라즈마 산화 방식에 의해 성막된 산화 알루미늄막은, 모두 성막 직후에 있어서는, 수산화 알루미늄(Al(OH)x)이 잔류하고 있다. 그러나, 성막 후의 어닐링(Post Deposition Anneal; PDA)에 의해, 수산화 알루미늄의 잔류 농도를 저하시킬 수 있고, 구체적으로는 수산화 알루미늄의 잔류 농도를 2% 이하로 저감할 수 있는 것이 지견으로서 얻어지고 있다.
도 6은 ALD법에 의해 산화 알루미늄을 성막한 후, 어닐링을 행한 경우에 있어서의 산화 알루미늄에 있어서의 수산화 알루미늄의 농도와 임계값 변동과의 관계를 나타낸다. 도 6에 있어서, 산소 플라즈마 산화 방식에 의해 성막된 산화 알루미늄막을 6A로 나타내고, 수증기 산화 방식에 의해 성막된 산화 알루미늄막을 6B로 나타낸다.
성막 직후에 있어서는, 6A로 나타내는 산소 플라즈마 산화 방식에 의해 성막된 산화 알루미늄막 쪽이, 6B로 나타내는 수증기 산화 방식에 의해 성막된 산화 알루미늄막보다도, 수산화 알루미늄의 잔류 농도는 약간 낮지만, 임계값 변동이 약간 크다.
성막 후 어닐링을 행함으로써, 6A로 나타내는 산소 플라즈마 산화 방식에 의해 성막된 산화 알루미늄막은, 수산화 알루미늄의 잔류 농도의 값 및 임계값 변동의 값이 작아진다. 구체적으로는, 어닐링 온도가 700℃에서 수산화 알루미늄의 잔류 농도가 약 3.0%가 되고, 임계값 변동은 약 2.6V가 되고, 또한 어닐링 온도가 800℃에서 수산화 알루미늄의 잔류 농도가 약 1.3%가 되고, 임계값 변동은 약 2.2V가 된다.
마찬가지로, 성막 후 어닐링을 행함으로써, 6B로 나타내는 수증기 산화 방식에 의해 성막된 산화 알루미늄막은, 수산화 알루미늄의 잔류 농도의 값 및 임계값 변동의 값이 작아진다. 구체적으로는, 어닐링 온도가 700℃에서 수산화 알루미늄의 잔류 농도가 약 3.5%가 되고, 임계값 변동은 약 1.5V가 되고, 또한 어닐링 온도가 800℃에서 수산화 알루미늄의 잔류 농도가 약 1.5%가 되고, 임계값 변동은 약 0.4V가 된다.
이와 같이, 어닐링을 행함으로써, 6B로 나타내는 수증기 산화 방식에 의해 성막된 산화 알루미늄막은, 6A로 나타내는 산소 플라즈마 산화 방식에 의해 성막된 산화 알루미늄막보다도, 임계값 변동을 한층 더 낮게 할 수 있다. 또한, 도 6에 기초하면, 어닐링 온도는 수증기 산화 방식에 의해 성막된 산화 알루미늄막에 있어서, 임계값 변동이 2V 이하가 되는 700℃ 이상, 800℃ 이하인 것이 바람직하다. 이 경우, 수산화 알루미늄의 잔류 농도가 4% 이하가 된다. 또한, 이 어닐링 온도에서는, 산소 플라즈마 산화 방식에 의해 성막된 산화 알루미늄막에서는, 임계값 변동이 3V 이하가 되고, 수산화 알루미늄의 잔류 농도가 4% 이하가 된다. 또한, 800℃를 초과하는 온도로 어닐링을 행하면, 질화물 반도체층 등에 있어서 영향을 주기 때문에 바람직하지 못하다.
(반도체 장치)
다음으로, 제1 실시 형태에 있어서의 반도체 장치인 HEMT에 대해서, 도 7에 기초하여 설명한다. 본 실시 형태에 있어서의 반도체 장치인 HEMT는, 기판(10) 위에, 질화물 반도체층으로서, GaN에 의해 형성된 전자 주행층(21), AlGaN에 의해 형성된 전자 공급층(22), GaN에 의해 형성된 캡층(23)이 적층 형성되어 있다. 이에 의해, 전자 주행층(21)과 전자 공급층(22)의 계면 근방에 있어서의 전자 주행층(21)에는, 2DEG(21a)가 형성된다. 본 실시 형태에 있어서는, 전자 주행층(21)을 제1 반도체층으로, 전자 공급층(22)을 제2 반도체층으로, 캡층(23)을 제3 반도체층으로 기재하는 경우가 있다.
또한, 본 실시 형태에 있어서는, 캡층(23) 위에는, 게이트 절연막이 되는 절연막(30)이 형성되어 있다. 절연막(30)은, 산화 알루미늄막에 의해 형성되어 있는 것으로서, 캡층(23)이 형성되어 있는 측으로부터, 제1 절연막(31), 제2 절연막(32)의 순으로 적층된 것이다. 제1 절연막(31)은 수증기 산화 방식에 의해 성막된 산화 알루미늄막에 의해 형성되어 있고, 제2 절연막(32)은, 산소 플라즈마 산화 방식에 의해 성막된 산화 알루미늄막에 의해 형성되어 있다. 또한, 절연막(30) 위에는, 게이트 전극(41)이 형성되어 있고, 전자 공급층(22) 위에는, 소스 전극(42) 및 소스 전극(43)이 형성되어 있다. 또한, 도 7에 있어서는, 캡층(23) 위에 절연막(30)이 형성되어 있는 구조의 것을 나타내지만, 본 실시 형태에 있어서의 반도체 장치는, 캡층(23)이 형성되어 있지 않은 것으로서, 전자 공급층(22) 위에 절연막(30)이 형성되어 있는 구조의 것이어도 된다.
또한, 본 실시 형태에 있어서의 반도체 장치는, AlGaN과 GaN을 이용한 HEMT 이외에도, InAlN, InGaAlN 등의 재료를 이용한 질화물 반도체 재료를 이용한 반도체 장치에 있어서도 적용 가능하다.
(반도체 장치의 제조 방법)
다음으로, 본 실시 형태에 있어서의 반도체 장치의 제조 방법에 대해서, 도 8 내지 도 9에 기초하여 설명한다.
최초로, 도 8의 (a)에 도시한 바와 같이, 기판(10) 위에, 도시되지 않은 버퍼층, 전자 주행층(21), 전자 공급층(22), 캡층(23) 등으로 이루어지는 질화물 반도체층을 유기 금속 기상 성장(MOVPE; Metal-Organic Vapor Phase Epitaxy)법에 의해 형성한다. 또한, 이들 질화물 반도체층은, MOVPE에 의한 에피택셜 성장에 의해 형성되어 있지만, MOVPE 이외의 방법, 예를 들면 분자선 에피텍셜(MBE; Molecular Beam Epitaxy)법에 의해 형성해도 된다. 기판(10)에는, 실리콘 기판이 이용되고 있고, 도시되지 않은 버퍼층은, 두께가 0.1㎛인 AlN에 의해 형성되어 있다. 전자 주행층(21)은, 두께가 3㎛인 i-Gan에 의해 형성되어 있고, 전자 공급층(22)은, 두께가 30㎚인 n-AlGaN에 의해 형성되어 있고, 캡층(23)은 두께가 5㎚인 n-GaN에 의해 형성되어 있다. 이에 의해, 전자 주행층(21)에 있어서, 전자 주행층(21)과 전자 공급층(22)의 계면 근방에는 2DEG(21a)가 형성된다.
본 실시 형태에 있어서는, MOVPE에 의해 AlN, GaN, AlGaN을 형성할 때는, 원료 가스로서, Al원이 되는 트리메틸 알루미늄(TMA), Ga원이 되는 트리메틸 갈륨(TMG), N원이 되는 암모니아(NH3) 등의 가스가 이용된다. 질화물 반도체층인 AlN, GaN, AlGaN의 층은, 전술한 원료 가스를 성막되는 질화물 반도체층의 조성에 따라서 소정의 비율로 혼합시켜서 공급함으로써 성막할 수 있다. 또한, 본 실시 형태에 있어서의 반도체 장치에 있어서, MOVPE에 의해 질화물 반도체층을 형성할 때는, 암모니아 가스의 유량은 100ccm ∼ 10LM이며, 성막할 때의 장치 내부의 압력은 50Torr∼300Torr, 성장 온도는 1000℃ ∼ 1200℃이다.
전자 공급층(22)이 되는 n-AlGaN에는 n형이 되는 불순물 원소로서 Si가 도프되어 있다. 구체적으로는, 전자 공급층(22)의 성막 시에, SiH4 가스를 소정의 유량으로 원료 가스에 첨가함으로써, 전자 공급층(22)에 Si를 도핑할 수 있다. 이와 같이 형성된 n-AlGaN에 도핑되어 있는 Si의 농도는, 1×1018㎝-3 ∼ 1×1020㎝-3, 예를 들면 약 5×1018㎝-3이다.
또한, 캡층(23)이 되는 n-GaN에는, n형이 되는 불순물 원소로서 Si가 도프되어 있다. 구체적으로는, 캡층(23)의 성막 시에, SiH4 가스를 소정의 유량으로 원료 가스에 첨가함으로써, 캡층(23)에 Si를 도핑할 수 있다. 이와 같이 형성된 n-GaN에 도핑되어 있는 Si의 농도는, 1×1018㎝-3 ∼1×1020㎝-3, 예를 들면 약 5×1018㎝-3이다.
다음으로, 도 8의 (b)에 도시한 바와 같이, 게이트 절연막이 되는 절연막(30)을 형성한다. 구체적으로는, 캡층(23)의 표면에 형성되어 있는 변질층을 황산과수, 불산에 의해 세정한 후, 수세한다. 이 후, ALD법에 의해, 캡층(23) 위에, 원료 가스로서 Al(CH3)3와 H2O를 이용해서 수증기 산화 방식에 의해 산화 알루미늄막을 성막함으로써, 제1 절연막(31)을 형성한다. 이 때 형성되는 제1 절연막(31)의 두께는, 5 ∼ 10㎚이며, 본 실시 형태에 있어서는, 두께가 5㎚인 제1 절연막(31)을 형성하였다. 다음으로, 제1 절연막(31) 위에, 원료 가스로서 Al(CH3)3와 O2를 이용해서 산소 플라즈마 산화 방식에 의해 산화 알루미늄막을 성막함으로써, 제2 절연막(32)을 형성한다. 이 때 형성되는 제2 절연막(32)의 두께는, 10 ∼ 100㎚이며, 본 실시 형태에 있어서는, 두께가 35㎚인 제2 절연막(32)을 형성하였다. 이에 의해, 제1 절연막(31)과 제2 절연막(32)에 의해 절연막(30)이 형성된다. 이 후, 700℃ ∼800℃ 의 온도로 어닐링을 행한다.
다음으로, 도 9의 (a)에 도시한 바와 같이, 소스 전극(42) 및 드레인 전극(43)을 형성한다. 구체적으로는, 절연막(30) 위에, 포토레지스트를 도포하여 노광 장치에 의한 노광, 현상을 행함으로써 소스 전극(42) 및 드레인 전극(43)이 형성되는 영역에 개구부를 갖는 도시되지 않은 레지스트 패턴을 형성한다. 이 후, 불소계 가스, 염소계 가스 등을 이용한 RIE 등에 의한 드라이 에칭에 의해, 레지스트 패턴이 형성되어 있지 않은 영역에 있어서의 절연막(30), 캡층(23) 및 전자 공급층(22)의 일부 또는 전부를 제거한다. 이 때 행해지는 질화물 반도체에 있어서의 드라이 에칭의 조건은, 예를 들면 염소(Cl2) 가스의 유량이 약 30sccm, 챔버 내의 압력이 약 2㎩, RF 투입 전력이 20W이다. 이 후, 도시되지 않은 레지스트 패턴을 제거한 후, 다시 포토레지스트를 도포하고, 노광 장치에 의한 노광, 현상을 행함으로써, 소스 전극(42) 및 드레인 전극(43)이 형성되는 영역에 개구부를 갖는 도시되지 않은 레지스트 패턴을 형성한다. 이 후, 진공 증착에 의해, 적층 금속막인 Ta/Al을 성막한 후, 유기용제 등에 침지시킴으로써, 레지스트 패턴 위에 형성된 적층 금속막을 레지스트 패턴과 함께 리프트오프에 의해 제거한다. 이에 의해, 잔존하는 적층 금속막에 의해, 소스 전극(42) 및 드레인 전극(43)이 형성된다. 이 후, 약 550℃에서 어닐링 처리를 행함으로써, 소스 전극(42) 및 드레인 전극(43)을 오믹 컨택트시킨다.
다음으로, 도 9의 (b)에 도시한 바와 같이, 게이트 전극(41)을 형성한다. 구체적으로는, 절연막(30) 위에, 하층 레지스트(예를 들면, 상품명 PMGI:미국 마이크로켐사제) 및 상층 레지스트(예를 들면, 상품명 PFI32-A8:스미토모화학사제)를 각각 스핀코트법 등에 의해 도포한다. 이 후, 노광 장치에 의한 노광, 현상을 행함으로써, 상층 레지스트에, 예를 들면 직경이 약 0.8㎛인 개구부를 형성한다. 이 후, 상층 레지스트를 마스크로 해서, 상층 레지스트의 개구부에 있어서 노출하고 있는 하층 레지스트를 알칼리 현상액에 의해 웨트 에칭에 의해 제거한다. 다음으로, 진공 증착에 의해 적층 금속막인 Ni/Au(Ni막 두께가 약 10㎚/Au:막 두께가 약 300㎚)를 성막한 후, 유기용제 등에 침지시킴으로써, 레지스트 패턴 위에 형성된 적층 금속막을 레지스트 패턴과 함께 리프트오프에 의해 제거한다. 이에 의해, 잔존하는 적층 금속막에 의해, 게이트 전극(41)이 형성된다.
(본 실시 형태에 있어서의 반도체 장치의 특성)
도 10 내지 도 13은, 도 1의 (a)에 도시되는 구조의 HEMT, 도 1의 (b)에 도시되는 구조의 HEMT 및 본 실시 형태에 있어서의 반도체 장치인 HEMT에 있어서의 여러 특성을 나타낸다. 또한, 도 10 내지 도 13에 있어서는, 본 실시 형태에 있어서의 반도체 장치인 HEMT를 7A로 나타낸다. 또한, 전술한 바와 같이, 도 1의 (a)에 도시되는 산소 플라즈마 산화 방식에 의해 성막된 산화 알루미늄막(931)을 이용한 HEMT를 1A로 나타내고, 도 1의 (b)에 도시되는 수증기 산화 방식에 의해 성막된 산화 알루미늄막(932)을 이용한 HEMT를 1B로 나타낸다.
도 10은 캡층이 되는 GaN의 표면에 있어서의 O/Ga비를 나타내는 것이다. 7A로 나타내는 본 실시 형태에 있어서의 반도체 장치인 HEMT의 경우에는, O/Ga의 비는 약 0.34였다. 이 값은, 1A로 나타내는 산소 플라즈마 산화 방식에 의해 성막된 산화 알루미늄막(931)을 이용한 HEMT보다도 낮고, 1B로 나타내지는 수증기 산화 방식에 의해 성막된 산화 알루미늄막(932)을 이용한 HEMT와 동일한 정도이다.
도 11은 게이트 전극에 있어서의 임계값 변동을 나타내는 것이다. 7A로 나타내는 본 실시 형태에 있어서의 반도체 장치인 HEMT의 경우에는, 임계값 변동은 약 0.2V였다. 이 값은, 1A로 나타내는 산소 플라즈마 산화 방식에 의해 성막된 산화 알루미늄막(931)을 이용한 HEMT보다도 낮고, 또한 1B로 나타내는 수증기 산화 방식에 의해 성막된 산화 알루미늄막(932)을 이용한 HEMT보다도 낮다.
도 12는 게이트 절연막이 되는 절연막에 있어서의 밀도를 나타내는 것이다. 7A로 나타내는 본 실시 형태에 있어서의 반도체 장치인 HEMT의 경우에는, 밀도는 약 3.3g/㎤였다. 이 값은, 1B로 나타내는 수증기 산화 방식에 의해 성막된 산화 알루미늄막(932)을 이용한 HEMT보다도 높고, 1A로 나타내는 산소 플라즈마 산화 방식에 의해 성막된 산화 알루미늄막(931)을 이용한 HEMT와 동일한 정도이다.
도 13은 드레인-소스 간에 있어서의 내압을 나타내는 것이다. 7A로 나타내는 본 실시 형태에 있어서의 반도체 장치인 HEMT의 경우에는, 내압은 약 410V였다. 이 값은, 1B로 나타내는 수증기 산화 방식에 의해 성막된 산화 알루미늄막(932)을 이용한 HEMT보다도 높고, 1A로 나타내는 산소 플라즈마 산화 방식에 의해 성막된 산화 알루미늄막(931)을 이용한 HEMT와 동일한 정도이다.
이와 같이, 본 실시 형태에 있어서의 반도체 장치인 HEMT는, 산소 플라즈마 산화 방식에 의해 성막된 산화 알루미늄막을 이용한 HEMT의 이점과 수증기 산화 방식에 의해 성막된 산화 알루미늄막을 이용한 HEMT의 이점의 쌍방을 겸비하고 있다.
즉, 본 실시 형태에 있어서의 반도체 장치에 있어서의 HEMT는, GaN의 표면에 있어서의 O/Ga비 및 게이트 전극에 있어서의 임계값 변동의 관점에 있어서는, 1B로 나타내는 수증기 산화 방식에 의해 성막된 산화 알루미늄막을 이용한 것과 동일한 정도 이상의 특성을 갖고 있다. 또한, 절연막에 있어서의 밀도 및 드레인-소스 간에 있어서의 내압의 관점에 있어서는, 1A로 나타내는 산소 플라즈마 산화 방식에 의해 성막된 산화 알루미늄막을 이용한 것과 동일한 정도의 특성을 갖고 있다.
[제2 실시 형태]
다음으로, 제2 실시 형태에 대해서 설명한다. 본 실시 형태는 게이트 리세스 구조를 갖는 반도체 장치이다.
(ALD법에 의해 성막한 산화 알루미늄막의 특성)
최초로, 제1 실시 형태에 있어서 기재한 것과는 다른 구조의 게이트 리세스가 형성된 구조의 반도체 장치를 제작하였다. 구체적으로는, 도 14에 도시한 바와 같이, 게이트 리세스를 형성한 것에, 게이트 절연막에 수증기 산화 방식에 의해 성막한 산화 알루미늄막을 이용한 반도체 장치와, 산소 플라즈마 산화 방식에 의해 성막한 산화 알루미늄막을 이용한 반도체 장치를 제작하였다.
도 14의 (a)에 도시하는 반도체 장치는, 산소 플라즈마 산화 방식에 의해 성막된 산화 알루미늄막(931)을 이용한 구조의 HEMT이다. 구체적으로는, 기판(910) 위에, 질화물 반도체층으로서, GaN에 의해 형성된 전자 주행층(921), AlGaN에 의해 형성된 전자 공급층(922), GaN에 의해 형성된 캡층(923)이 적층 형성되어 있다. 이에 의해, 전자 주행층(921)과 전자 공급층(922)의 계면 근방에 있어서의 전자 주행층(921)에는, 2DEG(921a)가 형성된다. 이 후, 질화물 반도체층의 일부, 예를 들면 캡층(923)과 전자 공급층(922)의 일부를 에칭 등에 의해 제거함으로써 게이트 리세스(950)를 형성한다. 이와 같이 형성된 게이트 리세스(950) 및 캡층(923) 위에는, 게이트 절연막으로서, 산소 플라즈마 산화 방식에 의해 성막된 산화 알루미늄막(931)이 형성되어 있고, 이 산화 알루미늄막(931) 위에는, 게이트 전극(941)이 형성되어 있다. 또한, 전자 공급층(922) 위에는, 소스 전극(942) 및 소스 전극(943)이 형성되어 있다.
또한, 도 14의 (b)에 도시하는 반도체 장치는, 게이트 절연막을 수증기 산화 방식에 의해 성막된 산화 알루미늄막(932)을 이용한 구조의 HEMT이다. 구체적으로는, 기판(910) 위에, 질화물 반도체층으로서, GaN에 의해 형성된 전자 주행층(921), AlGaN에 의해 형성된 전자 공급층(922), GaN에 의해 형성된 캡층(923)이 적층 형성되어 있다. 이에 의해, 전자 주행층(921)과 전자 공급층(922)의 계면 근방에 있어서의 전자 주행층(921)에는, 2DEG(921a)가 형성된다. 이 후, 질화물 반도체층의 일부, 예를 들면 캡층(923)과 전자 공급층(922)의 일부를 에칭 등에 의해 제거함으로써 게이트 리세스(950)를 형성한다. 이와 같이 형성된 게이트 리세스(950) 및 캡층(923) 위에는, 게이트 절연막으로서, 수증기 산화 방식에 의해 형성된 산화 알루미늄막(932)이 형성되어 있고, 이 산화 알루미늄막(932) 위에는, 게이트 전극(941)이 형성되어 있다. 또한, 전자 공급층(922) 위에는, 소스 전극(942) 및 소스 전극(943)이 형성되어 있다.
도 15 내지 도 18은, 도 14의 (a)에 도시되는 구조의 HEMT와 도 14의 (b)에 도시되는 구조의 HEMT에 있어서의 여러 특성을 나타낸다. 또한, 도 14의 (a)에 도시되는 산소 플라즈마 산화 방식에 의해 성막된 산화 알루미늄막(931)을 이용한 HEMT를 14A로 나타내고, 도 14의 (b)에 도시되는 수증기 산화 방식에 의해 성막된 산화 알루미늄막(932)을 이용한 HEMT를 14B로 나타낸다.
도 15는 전자 공급층(922) 및 캡층(923)이 되는 AlGaN 및 GaN의 표면에 있어서의 O/(Al+Ga)비를 나타내는 것이다. 14A로 나타내는 산소 플라즈마 산화 방식에 의해 성막된 산화 알루미늄막(931)을 이용한 HEMT의 경우에는, O/(Al+Ga)의 비는 약 0.78이다. 이에 반해, 14B로 나타내는 수증기 산화 방식에 의해 성막된 산화 알루미늄막(932)을 이용한 HEMT의 경우에는, O/(Al+Ga)의 비는 약 0.38이다. 즉, GaN의 표면의 O/(Al+Ga)의 비는, 14A로 나타내는 산소 플라즈마 산화 방식에 의해 성막된 산화 알루미늄막(931)을 이용한 것보다도, 14B로 나타내는 수증기 산화 방식에 의해 성막된 산화 알루미늄막(932)을 이용한 것 쪽이 낮다.
도 16은 게이트 전극(941)에 있어서의 임계값 변동을 나타내는 것이다. 14A로 나타내는 산소 플라즈마 산화 방식에 의해 성막된 산화 알루미늄막(931)을 이용한 HEMT의 경우에는, 임계값 변동은 약 2V이다. 이에 반해, 14B로 나타내는 수증기 산화 방식에 의해 성막된 산화 알루미늄막(932)을 이용한 HEMT의 경우에는, 임계값 변동은 약 0.3V이다. 즉, 게이트 전극(941)에 있어서의 임계값 변동은, 14A로 나타내는 산소 플라즈마 산화 방식에 의해 성막된 산화 알루미늄막(931)을 이용한 HEMT보다도, 14B로 나타내는 수증기 산화 방식에 의해 성막된 산화 알루미늄막(932)을 이용한 HEMT 쪽이 낮다.
도 17은 게이트 절연막에 있어서의 밀도를 나타내는 것이다. 14A로 나타내는 산소 플라즈마 산화 방식에 의해 성막된 산화 알루미늄막(931)의 경우에는, 밀도는 약 3.3g/㎤이다. 이에 반해, 14B로 나타내는 수증기 산화 방식에 의해 성막된 산화 알루미늄막(932)의 경우에는, 밀도는 약 2.9g/㎤이다. 이와 같이, 게이트 절연막에 있어서의 막 밀도는, 14A로 나타내는 산소 플라즈마 산화 방식에 의해 성막된 산화 알루미늄막(931)보다도, 14B로 나타내는 수증기 산화 방식에 의해 성막된 산화 알루미늄막(932) 쪽이 낮다.
도 18은 드레인-소스 간에 있어서의 내압을 나타내는 것이다. 14A로 나타내는 산소 플라즈마 산화 방식에 의해 성막된 산화 알루미늄막(931)을 이용한 HEMT의 경우에는, 내압은 약 410V이다. 이에 반해, 14B로 나타내는 수증기 산화 방식에 의해 성막된 산화 알루미늄막(932)을 이용한 HEMT의 경우에는, 내압은 약 110V이다. 즉, 드레인-소스 간에 있어서의 내압은, 14A로 나타내는 산소 플라즈마 산화 방식에 의해 성막된 산화 알루미늄막(931)을 이용한 HEMT보다도, 14B로 나타내는 수증기 산화 방식에 의해 성막된 산화 알루미늄막(932)을 이용한 HEMT 쪽이 낮다.
이상에 의해, 게이트 절연막으로서는, 표면에 있어서의 O/(Al+Ga)의 비 및 게이트 전극에 있어서의 임계값 변동의 관점으로부터는, 14A로 나타내는 산화 알루미늄막(931)을 이용한 것보다도, 14B로 나타내는 산화 알루미늄막(932)을 이용한 것 쪽이 바람직하다. 한편, 게이트 절연막에 있어서의 밀도 및 드레인-소스 간에 있어서의 내압의 관점으로부터는, 14B로 나타내는 산화 알루미늄막(932)을 이용한 것보다도, 14A로 나타내는 산화 알루미늄막(931)을 이용한 것 쪽이 바람직하다.
즉, 게이트 절연막은, 표면에 있어서의 O/(Al+Ga)의 비 및 임계값 변동의 관점으로부터는, 수증기 산화 방식에 의해 성막된 산화 알루미늄막(932)이 바람직하다. 또한, 막 밀도 및 내압의 관점으로부터는 산소 플라즈마 산화 방식에 의해 성막된 산화 알루미늄막(931)이 바람직하다.
이상, 게이트 리세스를 형성한 HEMT에 있어서도, 약간의 차는 있지만, 전술한 게이트 리세스가 형성되어 있지 않은 HEMT와 마찬가지인 경향이 있다.
(반도체 장치)
다음으로, 제2 실시 형태에 있어서의 반도체 장치인 HEMT에 대해서, 도 19에 기초하여 설명한다. 본 실시 형태에 있어서의 반도체 장치인 HEMT는, 기판(10) 위에, 질화물 반도체로서, GaN에 의해 형성된 전자 주행층(21), AlGaN에 의해 형성된 전자 공급층(22), GaN에 의해 형성된 캡층(23)이 적층 형성되어 있다. 이에 의해, 전자 주행층(21)과 전자 공급층(22)의 계면 근방에 있어서의 전자 주행층(21)에는, 2DEG(21a)가 형성된다. 본 실시 형태에 있어서는, 전자 주행층(21)을 제1 반도체층으로, 전자 공급층(22)을 제2 반도체층으로, 캡층(23)을 제3 반도체층으로 기재하는 경우가 있다.
또한, 본 실시 형태에 있어서는, 질화물 반도체층의 일부, 예를 들면 캡층(23)과 전자 공급층(22)의 일부를 에칭 등에 의해 제거함으로써 게이트 리세스(150)가 형성되어 있다. 이와 같이 게이트 리세스(150)를 형성함으로써, 게이트 리세스(150)가 형성되어 있는 영역의 바로 아래에 있어서, 2DEG(21a)를 소실시킬 수 있다. 게이트 절연막이 되는 절연막(30)은 노출하고 있는 전자 공급층(22) 및 캡층(23) 위에 형성되어 있다. 절연막(30)은 산화 알루미늄막에 의해 형성되어 있고, 전자 공급층(22) 및 캡층(23)이 형성되어 있는 측으로부터, 제1 절연막(31), 제2 절연막(32)의 순으로 적층된 것이다. 제1 절연막(31)은, 수증기 산화 방식에 의해 성막된 산화 알루미늄막에 의해 형성되어 있고, 제2 절연막(32)은 산소 플라즈마 산화 방식에 의해 성막된 산화 알루미늄막에 의해 형성되어 있다. 또한, 절연막(30) 위에는, 게이트 전극(41)이 형성되어 있고, 전자 공급층(22) 위에는, 소스 전극(42) 및 소스 전극(43)이 형성되어 있다. 또한, 도 19에 있어서는, 캡층(23) 위에 절연막(30)이 형성되어 있는 구조의 것을 나타내지만, 본 실시 형태에 있어서의 반도체 장치는, 캡층(23)이 형성되어 있지 않은 것으로서, 전자 공급층(22) 위에 절연막(30)이 형성되어 있는 구조의 것이어도 된다.
또한, 본 실시 형태에 있어서의 반도체 장치는, AlGaN과 GaN을 이용한 HEMT 이외에도, InAlN, InGaAlN 등의 재료를 이용한 질화물 반도체 재료를 이용한 반도체 장치에 있어서도 적용 가능하다.
(반도체 장치의 제조 방법)
다음으로, 본 실시 형태에 있어서의 반도체 장치의 제조 방법에 대해서, 도 20 내지 도 22에 기초하여 설명한다.
최초로, 도 20의 (a)에 도시한 바와 같이, 기판(10) 위에, 도시되지 않은 버퍼층, 전자 주행층(21), 전자 공급층(22), 캡층(23) 등으로 이루어지는 질화물 반도체층을 MOVPE법에 의해 형성한다. 또한, 이들 질화물 반도체층은, MOVPE에 의한 에피택셜 성장에 의해 형성되어 있지만, MOVPE 이외의 방법, 예를 들면 MBE법에 의해 형성해도 된다. 기판(10)에는, 실리콘 기판이 이용되고 있으며, 도시되지 않은 버퍼층은, 두께가 O.1㎛인 AlN에 의해 형성되어 있다. 전자 주행층(21)은, 두께가 3㎛인 i-Gan에 의해 형성되어 있고, 전자 공급층(22)은, 두께가 30㎚인 n-AlGaN에 의해 형성되어 있고, 캡층(23)은 두께가 5㎚인 n-GaN에 의해 형성되어 있다. 이에 의해, 전자 주행층(21)에 있어서, 전자 주행층(21)과 전자 공급층(22)의 계면 근방에는 2DEG(21a)가 형성된다.
본 실시 형태에 있어서는, MOVPE에 의해 AlN, GaN, AlGaN을 형성할 때는, 원료 가스로서, Al원이 되는 트리메틸 알루미늄(TMA), Ga원이 되는 트리메틸 갈륨(TMG), N원이 되는 암모니아(NH3) 등의 가스가 이용된다. 질화물 반도체층인 AlN, GaN, AlGaN의 층은, 전술한 원료 가스를 성막되는 질화물 반도체층의 조성에 따라서 소정의 비율로 혼합시켜서 공급함으로써 성막할 수 있다. 또한, 본 실시 형태에 있어서의 반도체 장치에 있어서, MOVPE에 의해 질화물 반도체층을 형성할 때는, 암모니아 가스의 유량은 100ccm ∼ 10LM이며, 성막할 때의 장치 내부의 압력은 50Torr∼300Torr, 성장 온도는 1000℃ ∼ 1200℃이다.
전자 공급층(22)이 되는 n-AlGaN에는, n형이 되는 불순물 원소로서 Si가 도프되어 있다. 구체적으로는, 전자 공급층(22)의 성막 시에, SiH4 가스를 소정의 유량으로 원료 가스에 첨가함으로써, 전자 공급층(22)에 Si를 도핑할 수 있다. 이와 같이 형성된 n-AlGaN에 도핑되어 있는 Si의 농도는, 1×1018㎝-3 ∼ 1×1020㎝-3, 예를 들면 약 5×1018㎝-3이다.
또한, 캡층(23)이 되는 n-GaN에는, n형이 되는 불순물 원소로서 Si가 도프되어 있다. 구체적으로는, 캡층(23)의 성막 시에, SiH4 가스를 소정의 유량으로 원료 가스에 첨가함으로써, 캡층(23)에 Si를 도핑할 수 있다. 이와 같이 형성된 n-GaN에 도핑되어 있는 Si의 농도는, 1×1018㎝-3 ∼ 1×1020㎝-3, 예를 들면 약 5×1018㎝-3이다.
다음으로, 도 20의 (b)에 도시한 바와 같이, 질화물 반도체층인 캡층(23) 및 전자 공급층(22)의 일부에 게이트 리세스(150)를 형성한다. 구체적으로는, 캡층(23)의 표면에 포토레지스트를 도포하고, 노광 장치에 의한 노광, 현상을 행함으로써, 게이트 리세스(150)가 형성되는 영역에 개구부를 갖는 도시되지 않은 레지스트 패턴을 형성한다. 이 후, 레지스트 패턴이 형성되어 있지 않은 영역에 있어서의 캡층(23) 및 전자 공급층(22)의 일부를 RIE 등에 의해 제거한다. 이에 의해, 게이트 리세스(150)를 형성할 수 있다. 이에 의해, 게이트 리세스(150)가 형성되어 있는 영역의 바로 아래에 있어서, 2DEG(21a)를 소실시킬 수 있다. 이 후, 도시되지 않은 레지스트 패턴은 유기용제 등에 의해 제거한다.
다음으로, 도 21의 (a)에 도시한 바와 같이, 게이트 절연막이 되는 절연막(30)을 형성한다. 구체적으로는, 게이트 리세스(150)가 형성되어 있는 전자 공급층(22) 및 캡층(23)의 표면에 형성되어 있는 변질층을 황산과수, 불산에 의해 세정한 후, 수세한다. 이 후, ALD법에 의해, 게이트 리세스(150)가 형성되어 있는 전자 공급층(22) 및 캡층(23) 위에, 원료 가스로서 Al(CH3)3와 H2O를 이용해서 수증기 산화 방식에 의해 산화 알루미늄막을 성막함으로써, 제1 절연막(31)을 형성한다. 이 때 형성되는 제1 절연막(31)의 두께는, 5 ∼ 10㎚이며, 본 실시 형태에 있어서는, 두께가 5㎚인 제1 절연막(31)을 형성하였다. 다음으로, 제1 절연막(31) 위에, 원료 가스로서 Al(CH3)3와 O2를 이용해서 산소 플라즈마 산화 방식에 의해 산화 알루미늄막을 성막함으로써, 제2 절연막(32)을 형성한다. 이 때 형성되는 제2 절연막(32)의 두께는, 10 ∼ 100㎚이며, 본 실시 형태에 있어서는, 두께가 35㎚인 제2 절연막(32)을 형성하였다. 이에 의해, 제1 절연막(31)과 제2 절연막(32)에 의해 절연막(30)이 형성된다. 이 후, 700℃ ∼800℃ 의 온도로 어닐링을 행한다.
다음으로, 도 21의 (b)에 도시한 바와 같이, 소스 전극(42) 및 드레인 전극(43)을 형성한다. 구체적으로는, 절연막(30) 위에, 포토레지스트를 도포하여 노광 장치에 의한 노광, 현상을 행함으로써 소스 전극(42) 및 드레인 전극(43)이 형성되는 영역에 개구부를 갖는 도시되지 않은 레지스트 패턴을 형성한다. 이 후, 불소계 가스, 염소계 가스 등을 이용한 RIE 등에 의한 드라이 에칭에 의해, 레지스트 패턴이 형성되어 있지 않은 영역에 있어서의 절연막(30), 캡층(23) 및 전자 공급층(22)의 일부 또는 전부를 제거한다. 이 때 행해지는 질화물 반도체에 있어서의 드라이 에칭의 조건은, 예를 들면 염소(Cl2) 가스의 유량이 약 30sccm, 챔버 내의 압력이 약 2㎩, RF 투입 전력이 20W이다. 이 후, 도시되지 않은 레지스트 패턴을 제거한 후, 다시 포토레지스트를 도포하고, 노광 장치에 의한 노광, 현상을 행함으로써, 소스 전극(42) 및 드레인 전극(43)이 형성되는 영역에 개구부를 갖는 도시되지 않은 레지스트 패턴을 형성한다. 이 후, 진공 증착에 의해, 적층 금속막인 Ta/Al을 성막한 후, 유기용제 등에 침지시킴으로써, 레지스트 패턴 위에 형성된 적층 금속막을 레지스트 패턴과 함께 리프트오프에 의해 제거한다. 이에 의해, 잔존하는 적층 금속막에 의해, 소스 전극(42) 및 드레인 전극(43)이 형성된다. 이 후, 약 550℃에서 어닐링 처리를 행함으로써, 소스 전극(42) 및 드레인 전극(43)을 오믹 컨택트시킨다.
다음으로, 도 22에 도시한 바와 같이, 게이트 전극(41)을 형성한다. 구체적으로는, 절연막(30) 위에, 하층 레지스트(예를 들면, 상품명 PMGI:미국 마이크로켐사제) 및 상층 레지스트(예를 들면, 상품명 PFI32-A8:스미토모 화학사제)를 각각 스핀코트법 등에 의해 도포한다. 이 후, 노광 장치에 의한 노광, 현상을 행함으로써, 상층 레지스트에, 예를 들면 직경이 약 0.8㎛인 개구부를 형성한다. 이 후, 상층 레지스트를 마스크로 하여, 상층 레지스트의 개구부에 있어서 노출하고 있는 하층 레지스트를 알칼리 현상액에 의해 웨트 에칭에 의해 제거한다. 다음으로, 진공 증착에 의해 적층 금속막인 Ni/Au(Ni:막 두께가 약 10㎚/Au:막 두께가 약 300㎚)를 성막한 후, 유기용제 등에 침지시킴으로써, 레지스트 패턴 위에 형성된 적층 금속막을 레지스트 패턴과 함께 리프트오프에 의해 제거한다. 이에 의해, 잔존하는 적층 금속막에 의해, 게이트 전극(41)이 형성된다.
(본 실시 형태에 있어서의 반도체 장치의 특성)
도 23 내지 도 26은 도 14의 (a)에 도시되는 구조의 HEMT, 도 14의 (b)에 도시되는 구조의 HEMT 및 본 실시 형태에 있어서의 반도체 장치인 HEMT에 있어서의 여러 특성을 나타낸다. 또한, 도 23 내지 도 26에 있어서는, 본 실시 형태에 있어서의 반도체 장치인 HEMT를 19A로 나타낸다. 또한, 전술한 바와 같이 도 14의 (a)에 도시되는 산소 플라즈마 산화 방식에 의해 성막된 산화 알루미늄막(931)을 이용한 HEMT를 14A로 나타내고, 도 14의 (b)에 도시되는 수증기 산화 방식에 의해 성막된 산화 알루미늄막(932)을 이용한 HEMT를 14B로 나타낸다.
도 23은 전자 공급층 및 캡층이 되는 AlGaN 및 GaN의 표면에 있어서의 O/(Al+Ga)의 비를 나타내는 것이다. 19A로 나타내는 본 실시 형태에 있어서의 반도체 장치인 HEMT의 경우에는, O/(Al+Ga)의 비는 약 0.34였다. 이 값은, 14A로 나타내는 산소 플라즈마 산화 방식에 의해 성막된 산화 알루미늄막(931)을 이용한 HEMT보다도 낮고, 14B로 나타내는 수증기 산화 방식에 의해 성막된 산화 알루미늄막(932)을 이용한 HEMT와 동일한 정도이다.
도 24는 게이트 전극에 있어서의 임계값 변동을 나타내는 것이다. 19A로 나타내는 본 실시 형태에 있어서의 반도체 장치인 HEMT의 경우에는, 임계값 변동은 약 0.25V였다. 이 값은, 14A로 나타내는 산소 플라즈마 산화 방식에 의해 성막된 산화 알루미늄막(931)을 이용한 HEMT보다도 낮고, 또한 14B로 나타내는 수증기 산화 방식에 의해 성막된 산화 알루미늄막(932)을 이용한 HEMT보다도 낮다.
도 25는 게이트 절연막이 되는 절연막에 있어서의 밀도를 나타내는 것이다. 19A로 나타내는 본 실시 형태에 있어서의 반도체 장치인 HEMT의 경우에는, 밀도는 약 3.3g/㎤였다. 이 값은, 14B로 나타내는 수증기 산화 방식에 의해 성막된 산화 알루미늄막(932)을 이용한 HEMT보다도 높고, 14A로 나타내는 산소 플라즈마 산화 방식에 의해 성막된 산화 알루미늄막(931)을 이용한 HEMT와 동일한 정도이다.
도 26은 드레인-소스 간에 있어서의 내압을 나타내는 것이다. 19A로 나타내는 본 실시 형태에 있어서의 반도체 장치인 HEMT의 경우에는, 내압은 약 410V였다. 이 값은, 14B로 나타내는 수증기 산화 방식에 의해 성막된 산화 알루미늄막(932)을 이용한 HEMT보다도 높고, 14A로 나타내는 산소 플라즈마 산화 방식에 의해 성막된 산화 알루미늄막(931)을 이용한 HEMT와 동일한 정도이다.
이와 같이, 본 실시 형태에 있어서의 반도체 장치인 HEMT는, 산소 플라즈마 산화 방식에 의해 성막된 산화 알루미늄막을 이용한 HEMT의 이점과 수증기 산화 방식에 의해 성막된 산화 알루미늄막을 이용한 HEMT의 이점의 쌍방을 겸비하고 있다.
즉, 본 실시 형태에 있어서의 반도체 장치에 있어서의 HEMT는, GaN의 표면에 있어서의 O/Ga비 및 게이트 전극에 있어서의 임계값 변동의 관점에 있어서는, 14B로 나타내는 수증기 산화 방식에 의해 성막된 산화 알루미늄막을 이용한 것과 동일한 정도 이상의 특성을 갖고 있다. 또한, 게이트 절연막이 되는 절연막에 있어서의 밀도 및 드레인-소스 간에 있어서의 내압의 관점에 있어서는, 14A로 나타내는 산소 플라즈마 산화 방식에 의해 성막된 산화 알루미늄막을 이용한 것과 동일한 정도의 특성을 갖고 있다.
[제3 실시 형태]
다음으로, 제3 실시 형태에 대해서 설명한다. 본 실시 형태는, 반도체 디바이스, 전원 장치 및 고주파 증폭기이다.
본 실시 형태에 있어서의 반도체 디바이스는, 제1 또는 제2 실시 형태에 있어서의 반도체 장치를 디스크리트 패키지한 것이며, 이와 같이 디스크리트 패키지 된 반도체 디바이스에 대해서, 도 23에 기초하여 설명한다. 또한, 도 23은 디스크리트 패키지 된 반도체 장치의 내부를 모식적으로 나타내는 것이며, 전극의 배치 등에 대해서는, 제1 및 제2 실시 형태에 나타내져 있는 것과는 다르다.
(반도체 디바이스)
도 27에 도시되는 것은, 제1 또는 제2 실시 형태에 있어서의 반도체 장치를 디스크리트 패키지한 것이다.
최초로, 제1 또는 제2 실시 형태에 있어서 제조된 반도체 장치를 다이싱 등에 의해 절단함으로써, GaN계의 반도체 재료의 HEMT의 반도체 칩(410)을 형성한다. 이 반도체 칩(410)을 리드 프레임(420) 위에, 땜납 등의 다이 어태치제(430)에 의해 고정한다. 또한, 이 반도체 칩(410)은 제1 또는 제2 형태에 있어서의 반도체 장치에 상당히 하는 것이다.
다음으로, 게이트 전극(411)을 게이트 리드(421)에 본딩와이어(431)에 의해 접속하고, 소스 전극(412)을 소스 리드(422)에 본딩와이어(432)에 의해 접속하고, 드레인 전극(413)을 드레인 리드(423)에 본딩와이어(433)에 의해 접속한다. 또한, 본딩와이어(431, 432, 433)는, Al 등의 금속 재료에 의해 형성되어 있다. 또한, 본 실시 형태에 있어서는, 게이트 전극(411)은 게이트 전극 패드의 일종이며, 제1 또는 제2 실시 형태에 있어서의 반도체 장치의 게이트 전극(41)과 접속되어 있다. 또한, 소스 전극(412)은 소스 전극 패드의 일종이며, 제1 또는 제2 실시 형태에 있어서의 반도체 장치의 소스 전극(42)과 접속되어 있다. 또한, 드레인 전극(413)은 드레인 전극 패드의 일종이며, 제1 또는 제2 실시 형태에 있어서의 반도체 장치의 드레인 전극(43)과 접속되어 있다.
다음으로, 트랜스퍼 몰드법에 의해 몰드 수지(440)에 의한 수지 밀봉을 행한다. 이와 같이 하여, GaN계의 반도체 재료를 이용한 HEMT의 디스크리트 패키지 되어 있는 반도체 디바이스를 제작할 수 있다.
(PFC 회로, 전원 장치 및 고주파 증폭기)
다음으로, 본 실시 형태에 있어서의 PFC 회로, 전원 장치 및 고주파 증폭기에 대해서 설명한다. 본 실시 형태에 있어서의 PFC 회로, 전원 장치 및 고주파 증폭기는, 제1 또는 제2 실시 형태에 있어서의 어느 하나의 반도체 장치를 이용한 전원 장치 및 고주파 증폭기이다.
(PFC 회로)
다음으로, 본 실시 형태에 있어서의 PFC(Power Factor Correction) 회로에 대해서 설명한다. 본 실시 형태에 있어서의 PFC 회로는, 제1 또는 제2 실시 형태에 있어서의 반도체 장치를 갖는 것이다.
도 28에 기초하여, 본 실시 형태에 있어서의 PFC 회로에 대해서 설명한다. 본 실시 형태에 있어서의 PFC 회로(450)는, 스위치 소자(트랜지스터)(451)와, 다이오드(452)와, 초크 코일(453)과, 컨덴서(454, 455)와, 다이오드 브릿지(456)와, 도시되지 않은 교류 전원을 갖고 있다. 스위치 소자(451)에는, 제1 또는 제2 실시 형태에 있어서의 반도체 장치인 HEMT가 이용되고 있다.
PFC 회로(450)에서는, 스위치 소자(451)의 드레인 전극과 다이오드(452)의 애노드 단자 및 초크 코일(453)의 한 쪽의 단자가 접속되어 있다. 또한, 스위치 소자(451)의 소스 전극과 컨덴서(454)의 한 쪽의 단자 및 컨덴서(455)의 한 쪽의 단자가 접속되어 있고, 컨덴서(454)의 다른 쪽의 단자와 초크 코일(453)의 다른 쪽의 단자가 접속되어 있다. 컨덴서(455)의 다른 쪽의 단자와 다이오드(452)의 캐소드 단자가 접속되어 있고, 컨덴서(454)의 쌍방의 단자 사이에는 다이오드 브릿지(456)를 통해서 도시되지 않은 교류 전원이 접속되어 있다. 이러한 PFC 회로(450)에 있어서는, 컨덴서(455)의 쌍방 단자 사이로부터, 직류(DC)가 출력된다.
(전원 장치)
다음으로, 본 실시 형태에 있어서의 전원 장치에 대해서 설명한다. 본 실시 형태에 있어서의 전원 장치는, 제1 또는 제2 실시 형태에 있어서의 반도체 장치인 HEMT를 갖는 전원 장치이다.
도 29에 기초하여 본 실시 형태에 있어서의 전원 장치에 대해서 설명한다. 본 실시 형태에 있어서의 전원 장치는, 전술한 본 실시 형태에 있어서의 PFC 회로(450)를 포함한 구조의 것이다.
본 실시 형태에 있어서의 전원 장치는, 고압의 1차측 회로(461) 및 저압의 2차측 회로(462)와, 1차측 회로(461)와 2차측 회로(462) 사이에 배설되는 트랜스포머(463)를 갖고 있다.
1차측 회로(461)는 전술한 본 실시 형태에 있어서의 PFC 회로(450)와, PFC 회로(450)의 컨덴서(455)의 쌍방의 단자 사이에 접속된 인버터 회로, 예를 들면 풀 브릿지 인버터 회로(460)를 갖고 있다. 풀 브릿지 인버터 회로(460)는, 복수(여기서는 4개)의 스위치 소자(464a, 464b, 464c, 464d)를 갖고 있다. 또한, 2차측 회로(462)는, 복수(여기서는 3개)의 스위치 소자(465a, 465b, 465c)를 갖고 있다. 또한, 다이오드 브릿지(456)에는, 교류 전원(457)이 접속되어 있다.
본 실시 형태에 있어서는, 1차측 회로(461)에 있어서의 PFC 회로(450)의 스위치 소자(451)에 있어서, 제1 또는 제2 실시 형태에 있어서의 반도체 장치인 HEMT가 이용되고 있다. 또한, 풀 브릿지 인버터 회로(460)에 있어서의 스위치 소자(464a, 464b, 464c, 464d)에 있어서, 제1 또는 제2 실시 형태에 있어서의 반도체 장치인 HEMT가 이용되고 있다. 한편, 2차측 회로(462)의 스위치 소자(465a, 465b, 465c)는, 실리콘을 이용한 통상적인 MIS 구조의 FET가 이용되고 있다.
(고주파 증폭기)
다음으로, 본 실시 형태에 있어서의 고주파 증폭기에 대해서 설명한다. 본 실시 형태에 있어서의 고주파 증폭기는, 제1 또는 제2 실시 형태에 있어서의 반도체 장치인 HEMT가 이용되고 있는 구조의 것이다.
도 30에 기초하여, 본 실시 형태에 있어서의 고주파 증폭기에 대해서 설명한다. 본 실시 형태에 있어서의 고주파 증폭기는, 디지털·프리 디스토션 회로(471), 믹서(472a, 472b), 파워 앰프(473) 및 방향성 결합기(474)를 구비하고 있다.
디지털·프리 디스토션 회로(471)는, 입력 신호의 비선형 왜곡을 보상하는 것이다. 믹서(472a)는 비선형 왜곡이 보상된 입력 신호와 교류 신호를 믹싱하는 것이다. 파워 앰프(473)는 교류 신호와 믹싱된 입력 신호를 증폭하는 것이며, 제1 또는 제2 실시 형태에 있어서의 반도체 장치인 HEMT를 갖고 있다. 방향성 결합기(474)는 입력 신호나 출력 신호의 모니터링 등을 행한다. 또한, 도 30에서는, 예를 들면 스위치의 전환에 의해, 출력측의 신호를 믹서(472b)로 교류 신호와 믹싱해서 디지털·프리 디스토션 회로(471)로 송출할 수 있다.
이상, 실시 형태에 대해서 상세히 설명했지만, 특정한 실시 형태에 한정되는 것은 아니고, 특허청구범위에 기재된 범위 내에 있어서, 여러 가지는 변형 및 변경이 가능하다.
상기의 설명에 관한 것으로, 더욱 이하의 부기를 개시한다.
(부기 1)
기판 위에, 질화물 반도체층을 형성하는 공정과,
상기 질화물 반도체층 위에, H2O를 포함하는 원료 가스를 이용해서 수증기 산화에 의한 ALD법 또는 O3를 포함하는 원료 가스를 이용한 산화에 의한 ALD법에 의해 제1 절연막을 형성하는 공정과,
상기 제1 절연막 위에, O2를 포함하는 원료 가스를 이용해서 산소 플라즈마 산화에 의한 ALD법에 의해 제2 절연막을 형성하는 공정과,
상기 제2 절연막 위에, 게이트 전극을 형성하는 공정과,
상기 질화물 반도체층 위에, 소스 전극 및 드레인 전극을 형성하는 공정
을 갖고,
상기 질화물 반도체층은, 기판 위에 형성된 제1 반도체층과, 상기 제1 반도체층 위에 형성된 제2 반도체층을 포함하는 것인 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 2)
상기 질화물 반도체층은, 상기 제2 반도체층 위에 형성된 제3 반도체층을 포함하는 것인 것을 특징으로 하는 부기 1에 기재된 반도체 장치의 제조 방법.
(부기 3)
상기 질화물 반도체층을 형성하는 공정 후로서, 상기 제1 절연막을 형성하는 공정 전에,
상기 게이트 전극이 형성되는 영역에 있어서, 질화물 반도체층의 일부를 제거함으로써, 리세스를 형성하는 공정을 갖는 것인 것을 특징으로 하는 부기 1 또는 2에 기재된 반도체 장치의 제조 방법.
(부기 4)
상기 제1 절연막과 상기 제2 절연막은, 모두 산화 알루미늄에 의해 형성되어 있는 것인 것을 특징으로 하는 부기 1 내지 3 중 어느 하나에 기재의 반도체 장치의 제조 방법.
(부기 5)
상기 제1 절연막을 형성하는 공정에 있어서, 상기 제1 절연막은, 원료 가스로서, 트리메틸 알루미늄과 H2O를 이용해서 수증기 산화에 의한 ALD법에 의해 형성되는 것인 것을 특징으로 하는 부기 4에 기재된 반도체 장치의 제조 방법.
(부기 6)
상기 제2 절연막을 형성하는 공정에 있어서, 상기 제2 절연막은, 원료 가스로서, 트리메틸 알루미늄과 O2 또는 오존을 이용해서 산소 플라즈마 산화에 의한 ALD법에 의해 형성되는 것인 것을 특징으로 하는 부기 4 또는 5에 기재된 반도체 장치의 제조 방법.
(부기 7)
상기 제2 절연막을 형성하는 공정 후, 700℃ 이상, 800℃ 이하의 온도로 열처리를 행하는 열처리 공정을 갖는 것을 특징으로 하는 부기 1 내지 6 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 8)
기판 위에 형성된 질화물 반도체층과,
상기 질화물 반도체층 위에 형성된 절연막과,
상기 절연막 위에 형성된 게이트 전극과,
상기 질화물 반도체층과 접해서 형성된 소스 전극 및 드레인 전극
을 갖고,
상기 질화물 반도체층은, 기판 위에 형성된 제1 반도체층과, 상기 제1 반도체층 위에 형성된 제2 반도체층을 포함하는 것이고,
상기 절연막은, ALD법에 의해 성막된 것으로서, 상기 제2 반도체층의 측으로부터, 제1 절연막, 제2 절연막이 차례로 적층된 것이고,
상기 제1 절연막의 밀도보다도, 상기 제2 절연막의 밀도가 높은 것인 것을 특징으로 하는 반도체 장치.
(부기 9)
상기 제1 절연막은, H2O를 포함하는 원료 가스를 이용해서 수증기 산화에 의해 형성된 것이고,
상기 제2 절연막은, O2를 포함하는 원료 가스를 이용해서 산소 플라즈마 산화에 의해 형성된 것 또는 O3를 포함하는 원료 가스를 이용한 산화에 의해 형성된 것인 것을 특징으로 하는 부기 8에 기재된 반도체 장치.
(부기 10)
기판 위에 형성된 질화물 반도체층과,
상기 질화물 반도체층 위에 형성된 절연막과,
상기 절연막 위에 형성된 게이트 전극과,
상기 질화물 반도체층과 접해서 형성된 소스 전극 및 드레인 전극
을 갖고,
상기 질화물 반도체층은, 기판 위에 형성된 제1 반도체층과, 상기 제1 반도체층 위에 형성된 제2 반도체층을 포함하는 것이고,
상기 질화물 반도체층에 있어서의 상기 질화물 반도체층과 상기 절연막의 계면 근방에는, 상기 질화물 반도체에 포함되는 금속 원자에 대한 산소 원자의 비율이, 0.4 이하인 것을 특징으로 하는 반도체 장치.
(부기 11)
상기 절연막은, 알루미늄, 하프늄, 실리콘, 니켈에 있어서의 산화물, 질화물, 산질화물 중 1 또는 2 이상이 포함되는 것인 것을 특징으로 하는 부기 10에 기재된 반도체 장치.
(부기 12)
상기 절연막은, 산화 알루미늄인 것을 특징으로 하는 부기 8 내지 11 중 어느 하나에 기재된 반도체 장치.
(부기 13)
상기 절연막에 포함되는 수산화 알루미늄의 농도는, 4% 이하인 것을 특징으로 하는 부기 12에 기재된 반도체 장치.
(부기 14)
상기 질화물 반도체층은, 상기 제2 반도체층 위에 형성된 제3 반도체층을 포함하는 것인 것을 특징으로 하는 부기 8 내지 13 중 어느 하나에 기재된 반도체 장치.
(부기 15)
상기 제3 반도체층은, GaN을 포함하는 재료에 의해 형성되어 있는 것인 것을 특징으로 하는 부기 14에 기재된 반도체 장치.
(부기 16)
상기 제1 반도체층은, GaN을 포함하는 재료에 의해 형성되어 있는 것인 것을 특징으로 하는 부기 8 내지 15 중 어느 하나에 기재된 반도체 장치.
(부기 17)
상기 제2 반도체층은, AlGaN을 포함하는 재료에 의해 형성되어 있는 것인 것을 특징으로 하는 부기 8 내지 16 중 어느 하나에 기재된 반도체 장치.
(부기 18)
상기 반도체 장치는 HEMT를 포함하는 것인 것을 특징으로 하는 부기 8 내지 17 중 어느 하나에 기재된 반도체 장치.
(부기 19)
부기 8 내지 18 중 어느 하나에 기재된 반도체 장치를 갖는 것을 특징으로 하는 전원 장치.
(부기 20)
부기 8 내지 18 중 어느 하나에 기재된 반도체 장치를 갖는 것을 특징으로 하는 증폭기.
10 : 기판
21 : 전자 주행층(제1 반도체층)
21a : 2DEG
22 : 전자 공급층(제2 반도체층)
23 : 캡층(제3 반도체층)
30 : 절연막
31 : 제1 절연막
32 : 제2 절연막
41 : 게이트 전극
42 : 소스 전극
43 : 드레인 전극

Claims (10)

  1. 기판 위에, 질화물 반도체층을 형성하는 공정과,
    상기 질화물 반도체층 위에, H2O를 포함하는 원료 가스를 이용해서 수증기 산화에 의한 ALD법에 의해 제1 절연막을 형성하는 공정과,
    상기 제1 절연막 위에, O2를 포함하는 원료 가스를 이용해서 산소 플라즈마 산화에 의한 ALD법 또는 O3를 포함하는 원료 가스를 이용한 산화에 의한 ALD법에 의해 제2 절연막을 형성하는 공정과,
    상기 제2 절연막 위에, 게이트 전극을 형성하는 공정과,
    상기 질화물 반도체층 위에, 소스 전극 및 드레인 전극을 형성하는 공정
    을 갖고,
    상기 질화물 반도체층은, 기판 위에 형성된 제1 반도체층과, 상기 제1 반도체층 위에 형성된 제2 반도체층을 포함하는 것인 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 질화물 반도체층은, 상기 제2 반도체층 위에 형성된 제3 반도체층을 포함하는 것인 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 질화물 반도체층을 형성하는 공정 후로서, 상기 제1 절연막을 형성하는 공정 전에,
    상기 게이트 전극이 형성되는 영역에 있어서, 질화물 반도체층의 일부를 제거함으로써, 리세스를 형성하는 공정을 갖는 것인 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항 또는 제2항에 있어서,
    상기 제1 절연막과 상기 제2 절연막은, 모두 산화 알루미늄에 의해 형성되어 있는 것인 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항 또는 제2항에 있어서,
    상기 제2 절연막을 형성하는 공정 후, 700℃ 이상, 800℃ 이하의 온도로 열처리를 행하는 열처리 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 기판 위에 형성된 질화물 반도체층과,
    상기 질화물 반도체층 위에 형성된 절연막과,
    상기 절연막 위에 형성된 게이트 전극과,
    상기 질화물 반도체층과 접해서 형성된 소스 전극 및 드레인 전극
    을 갖고,
    상기 질화물 반도체층은, 기판 위에 형성된 제1 반도체층과, 상기 제1 반도체층 위에 형성된 제2 반도체층을 포함하는 것이고,
    상기 절연막은, ALD법에 의해 성막된 것으로서, 상기 제2 반도체층의 측으로부터, 제1 절연막, 제2 절연막이 차례로 적층된 것이고,
    상기 제1 절연막의 밀도보다도, 상기 제2 절연막의 밀도가 높은 것인 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서,
    상기 제1 절연막은, H2O를 포함하는 원료 가스를 이용해서 수증기 산화에 의해 형성된 것이고,
    상기 제2 절연막은, O2를 포함하는 원료 가스를 이용해서 산소 플라즈마 산화에 의해 형성된 것 또는 O3를 포함하는 원료 가스를 이용한 산화에 의해 형성된 것인 것을 특징으로 하는 반도체 장치.
  8. 기판 위에 형성된 질화물 반도체층과,
    상기 질화물 반도체층 위에 형성된 절연막과,
    상기 절연막 위에 형성된 게이트 전극과,
    상기 질화물 반도체층과 접해서 형성된 소스 전극 및 드레인 전극
    을 갖고,
    상기 질화물 반도체층은, 기판 위에 형성된 제1 반도체층과, 상기 제1 반도체층 위에 형성된 제2 반도체층을 포함하는 것이고,
    상기 질화물 반도체층의 표면에 있어서의 금속 원자에 대한 산소 원자의 비율이, 0.4 이하인 것을 특징으로 하는 반도체 장치.
  9. 제6항 내지 제8항 중 어느 한 항에 있어서,
    상기 절연막은, 산화 알루미늄인 것을 특징으로 하는 반도체 장치.
  10. 제6항 내지 제8항 중 어느 한 항에 있어서,
    상기 질화물 반도체층은, 상기 제2 반도체층 위에 형성된 제3 반도체층을 포함하는 것인 것을 특징으로 하는 반도체 장치.
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