KR101401893B1 - 카본층 및 그 제조 방법 - Google Patents

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Abstract

카본층을 제조하는 방법 및 시스템이 제공된다. 실시형태는 카본을 포함하는 기판 상에 제1 메탈층을 증착하는 스텝을 포함한다. 실리사이드는 기판 상에 에피택셜 성장되고, 또한 에피택셜 성장된 실리사이드는 실리사이드 상에 카본의 층을 형성한다. 실시형태에서 카본층은 그래핀(graphene)이고, 그래핀 내에 채널을 형성하기 위한 추가의 프로세싱을 위해 반도체 기판으로 이동될 수 있다.

Description

카본층 및 그 제조 방법{Carbon Layer and Method of Manufacture}
일반적으로, 집적회로는 반도체 기판 상의 다양한 능동 및 수동 디바이스들로 형성될 수 있다. 예컨대, 이들 능동 및 수동 디바이스들은 트랜지스터, 저항, 커패시터, 인덕터 등을 포함할 수 있다. 또한, 집적회로는 다양한 능동 및 수동 디바이스들을 소망하는 기능회로로 상호접속하기 위해 복수의 인터리브 도전층(interleaved conductive layer) 및 절연층(insulative layer)을 구비할 수도 있다. 예컨대, 기능회로는 다양한 능동 및 수동 디바이스들에 전원, 접지, 및 신호 접속을 제공하기 위해 콘택트 패드 또는 다른 타입의 접속을 사용하여 외부 디바이스들에 접속될 수 있다.
그러나, 집적회로를 더 소형화하기 위한 경쟁에 있어서, 특히 집적회로 내의 능동 및 수동 디바이스들을 더 소형화하는데 있어서, 이제까지 능동 및 수동 디바이스들을 형성하는데 사용된 다양한 물질들에 의한 문제점들이 발생하였다. 따라서, 능동 및 수동 디바이스들을 더 작게 그리고 더 효과적으로 제작하기 위한 노력에 있어서 능동 및 수동 디바이스들의 다양한 양상을 위해 잠재적 대체 물질로서 새로운 물질들이 연구되었다.
유감스럽게도, 능동 및 수동 디바이스들의 다양한 양상에 사용되면 이점을 제공할 수 있는 물질들이 있었지만, 이 물질들이 일반 대중에 의한 소비를 위해 집적회로를 대량으로 생산하기 위해 사용될 수 있는 제조 프로세스에 통합되는데 용이하지 않을 수 있다는 문제점이 발생할 수 있다. 따라서, 이 물질들의 대량 생산과 대량 생산 프로세스 플로우에 대한 이 물질들의 통합이 가능하지 않기 때문에, 이러한 물질들은 극소로 유용할 수 있다. 따라서, 물질의 대량 생산이 가능하고 물질이 집적회로의 대량 생산 프로세스 플로우에 통합될 수 있도록 하기 위해 용이하게 확장/축소 가능한(scalable) 유용한 물질을 발견하는 것이 유익하다.
카본층을 제조하는 방법 및 시스템이 제공된다. 실시형태는 카본을 포함하는 기판 상에 제1 메탈층을 증착하는 스텝을 포함한다. 실리사이드는 기판 상에 에피택셜 성장되고, 또한 에피택셜 성장된 실리사이드는 실리사이드 상에 카본의 층을 형성한다. 실시형태에서 카본층은 그래핀(graphene)이고, 그래핀 내에 채널을 형성하기 위한 추가의 프로세싱을 위해 반도체 기판으로 이동될 수 있다.
이제, 본 실시형태 및 그 장점에 대한 더 완전한 이해를 위해, 첨부 도면과 결합된 이하의 설명에 대한 참조가 이루어진다.
도 1은 실시형태에 의한 기판 상의 제1 메탈층을 나타낸다.
도 2는 실시형태에 의한 카본층 및 실리사이드층(silicide layer)의 형성을 나타낸다.
도 3은 실시형태에 의한 카본층 상에 수행될 수 있는 큐어(cure)를 나타낸다.
도 4는 실시형태에 의한 카본층 상의 이동층(transfer layer) 배치(placement)를 나타낸다.
도 5는 실시형태에 의한 실리사이드층 및 기판으로부터의 카본층의 제거를 나타낸다.
도 6은 실시형태에 의한 반도체 기판 상의 카본층의 배치를 나타낸다.
도 7은 실시형태에 의한 카본층으로부터의 이동층의 제거를 나타낸다.
도 8은 실시형태에 의한 카본층의 부분을 채널로서 사용하는 트랜지스터의 형성을 나타낸다.
반대로 나타내지 않으면, 상이한 도면에 있어서의 대응 숫자 및 심볼은 일반적으로 대응 부분을 나타낸다. 도면은 실시형태들의 적절한 양상을 명확하게 나타내기 위해 도시되고, 비례적으로 도시될 필요는 없다.
본 실시형태의 제작 및 사용이 이하 상세히 논의된다. 그러나, 본 발명은 광범위한 특정 콘텍스트에서 실시될 수 있는 다수의 적용 가능한 독창적인 개념을 제공한다는 것이 인식되어야 한다. 논의되는 특정 실시형태는 개시된 대상을 제작하고 사용하기 위한 특정 방식의 예시일 뿐이며, 상이한 실시형태의 범위를 제한하지 않는다.
실시형태는 특정 콘텍스트(context), 즉 카본 함유 기판으로부터 형성된 그래핀층(graphene layer)에 관하여 개시될 것이다. 그러나, 다른 실시형태들이 그래핀(graphene)을 형성하는 다른 방법에 적용될 수도 있다.
이제 도 1을 참조하면, 제1 기판(101) 및 제1 메탈층(103)이 도시되어 있다. 실리사이드(silicide), 게르마나이드(germanide)(메탈-게르마늄 화합물), 게르마노실리사이드(germanosilicide)(메탈-실리콘-게르마늄 화합물), 등을 형성하고 카본을 함유하는 모든 적합한 물질이 대안으로서 사용될 수 있지만, 제1 기판(101)은 실리콘 카본(SiC), 실리콘 게르마늄 카본(SiGeC), 이들의 조합과 같은 카본 함유 반도체 물질이 될 수 있다. 제1 기판은 약 0.5?m와 약 500?m 사이, 즉 약 200?m의 두께를 가질 수 있다.
제1 기판(101) 상에 실리사이드를 에피택셜 방식으로 성장시키위해(도 1에는 도시되지 않았지만 도 2에 관하여 후술함) 도전성인 결정 구조(crystalline structure)를 제1 기판(101)이 추가적으로 가질 수 있다. 실시형태에서 제1 기판(101)은 (111) 결정 배향을 가질 수 있지만, 실시형태는 (111) 결정 배향(crystalline orientation)에 한정되는 것을 의도하지 않는다. 제1 기판(101) 상에 실리사이드의 에피택셜 성장을 가능하게 하는 적합한 모든 배향이 대안으로서 사용될 수 있고, 이러한 모든 배향은 실시형태의 범위 내에 완전히 포함되는 것으로 의도된다.
그러나, 당업자가 인식하게 되는 바와 같이, 제1 기판(101)은 SiC의 단일층에 한정되는 것으로 의도되지 않는다. 실리사이드, 겔르마니사이드(germanicide), 또는 게르마노실리사이드를 형성하고 카본을 함유하는 다른 적합한 모든 층 또는 층들의 조합이 대안으로서 사용될 수 있다. 예컨대, 대체 실시형태에서, 제1 기판(101)은 산화물 등의 절연체 층의 상부에 SiC 층을 포함할 수 있다. 이러한 실시형태에서, 절연체는 약 20nm 내지 약 500nm 사이의 두께를 가질 수 있고, SiC층은 약 10nm와 약 1000nm 사이의 두께를 가질 수 있다. 이러한 층 및 다른 적합한 모든 층 또는 층들의 조합이 대안으로서 사용될 수 있고, 이러한 모든 층 또는 층들의 조합은 실시형태의 범위 내에 완전히 포함되는 것으로 의도된다.
제1 메탈층(103)은 제1 기판(101) 상에 형성될 수 있다. 제1 메탈층(103)은 제1 기판(101)에 의해 실리사이드를 형성하는데 사용될 수 있지만 상당한 양의 천연 카바이드(natural carbide)를 형성하지 않는 물질이 될 수 있다. 제1 기판(101)이 실리콘 카본(silicon carbon)인 실시형태에서, 제1 메탈층(103)은 예컨대 니켈, 백금, 코발트, 팔라듐, 구리, 철, 이들의 조합 등이 될 수 있다. 실리사이드를 형성하지만 상당한 양의 천연 카바이드를 형성하지 않는 적합한 모든 물질이 대안으로서 사용될 수 있다.
또한, 카본의 다른 형태에 반대인 그래핀[그라파이트(graphite) 등]의 형성을 촉진시키기 위해, 제1 메탈층(103)은 박막(thin layer)으로 형성될 수 있다. 실시형태에서, 약 0.5nm와 약 10nm의 사이, 즉 약 2nm의 두께를 갖도록 하기 위해, 제1 메탈층(103)은 CVD(chemical vapor deposition), PVD(physical vapor deposition), 이들의 조합 등의 증착 프로세스를 사용하여 형성될 수 있다. 그러나, 제1 메탈층(103)을 형성하기 위해 다른 적합한 모든 두께 및 프로세스가 대안으로서 사용될 수 있다.
도 2는 제1 기판(101)이 실리콘 카본인 실시형태에서 실리사이드층(203) 및 카본층(205)을 형성하기 위해 제1 기판(101) 및 제1 메탈층(103) 상에 수행될 수 있는 제1 어닐(anneal)(도 2에서 화살표 201로 표시됨)을 나타낸다. 그러나, 제1 기판(101)이 실리콘 게르마늄 카본인 대체 실시형태에서, 실리사이드층(203) 대신에 게르마노실리사이드를 형성하기 위해 제1 어닐(201)이 사용될 수 있고, 제1 기판(101)이 게르마늄 카본인 실시형태에서 실리사이드층(203) 대신에 게르마나이드층을 형성하기 위해 제1 어닐(201)이 사용될 수 있다. 이러한 모든 실시형태들은 실시형태들의 범위 내에 포함되는 것으로 의도된다.
실시형태에서, 제1 어닐(201)은, 예컨대 제1 기판(101) 및 제1 메탈층(103)이 비반응 환경대기 내에 배치되고, 약 1초와 약 5분 사이의 기간, 즉 30초의 기간동안 약 실온과 약 800°C 사이, 즉 약 200°C의 온도로 가열되는 실시형태에서, 서멀 어닐(thermal anneal)이 될 수 있다. 그러나, 래피드 서멀 어닐, 플라즈마 어닐, 레이저 어닐, 실온 어닐, 이들의 조합과 같은 다른 적합한 모든 어닐링 프로세스가 대안으로서 사용될 수 있다.
제1 기판(101)이 실리콘 카본인 실시형태에서, 제1 기판(101) 내의 실리콘은 실리사이드층(203)을 형성하기 위해 제1 메탈층(103) 내의 물질과 반응한다. 제1 기판(101)의 결정 배향 및 제1 기판(101)의 격자 상수에 가까운 선택된 실리사이드의 격자상수를 따라 제1 어닐(201)을 위해 낮은 온도 범위를 사용함으로써, 제1 기판(101) 상에 실리사이드층(203)이 에피택셜 성장될 수 있다. 이러한 프로세스를 사용함으로써 고품질의 그래핀 층이 제조될 수 있다.
또한, 이러한 물질들을 사용함으로써 실리사이드를 형성하기 위한 화학적 반응은 제1 메탈층(103)의 물질인 Me에 의해 이하의 식1에 기재된 반응식을 따를 수 있다.
Me + SiC → MeSix +C (식 1)
확인할 수 있는 바와 같이, 제1 메탈층(103)(천연 카바이드를 갖지 않음)으로부터의 물질과 SiC를 반응시킴으로써 카본은 반응의 부산물(by-product)이 될 것이다. 제1 메탈층(103)의 물질이 제1 기판(101)과 반응하고 제1 기판(101)으로 확산되기 때문에, 실리사이드층(203)의 상면 상에 부산물로서 이 카본이 남아 카본층(205)을 형성하게 될 것이다.
추가적으로 박막으로서 제1 메탈층(103)을 유지함으로써 카본층(205)은 그라파이트(graphite)와 같은 다른 잠재적 부산물 대신 그래핀이 될 것이다. 또한, 카본층(205)의 두께는 제1 메탈층(103)의 두께를 조정함으로써 튜닝될 수 있다. 예컨대, 제1 메탈층(103)이 약 0.5nm와 약 10nm 사이의 두께를 갖는 실시형태에서, 카본층(205)은 약 1 모노레이어(monolayer)와 약 10 모노레이어의 사이, 즉 약 2 모노레이어의 두께를 가질 수 있다. 모노레이어가 약 0.5nm의 두께를 가질 수 있는 실시형태에서, 카본층(205)은 약 0.5nm와 약 5nm의 사이, 즉 약 1nm의 두께를 가질 수 있다.
도 3은 카본층(205)이 형성된 이후에 수행될 수 있는 선택적 제2 어닐(도 3에서 301로 표시됨)을 나타낸다. 실시형태에서, 카본층(205)을 큐어링(curing)하고, 형성 중에 카본층(205)의 결정 격자 내에 형성될 수 있는 모든 불균일성(non-uniformity)을 바로잡는데 도움을 주기 위해 제2 어닐(301)이 수행될 수 있다. 넌-리액티브 앰비언트(non-reactive ambient)로 카본층(205)과 함께 제1 기판(101)을 배치(placing)하고, 제1 기판(101)과 카본층(205)을 약 500°C와 약 1,100°C의 사이, 즉 약 850°C의 온도로 가열함으로써 제2 어닐(301)이 수행될 수 있다. 다른 모든 적합한 타입의 어닐이 대안으로서 사용될 수 있지만, 제2 어닐(301)은 스파이크 어닐(spike anneal)로서 수행될 수 있고, 약 0.1초와 약 5분 사이, 즉 약 1분 이하의 기간동안 수행될 수 있다. 제2 어닐(301)이 스파이크 어닐인 실시형태에서, 제2 어닐(301)은 1초보다 짧은 기간동안 수행될 수 있다.
개시한 바와 같이 실리사이드 프로세스에 의해 카본층(205)을 형성함으로써 매우 고품질의 카본층(205)이 얻어질 수 있다. 또한, 이러한 프로세스는 기존의 제조 프로세스에 대한 통합이 용이할 수 있다. 따라서, 카본층(205)의 제조하는 고품질, 고효율의 방법이 얻어질 수 있다.
도 4는 일단 카본층(205)이 형성 및/또는 선택적으로 큐어링(curing)되면, 제2 기판(601)(도 4에는 도시되지 않았지만 도 6에 관하여 이하 도시 및 논의됨)으로 카본층(205)을 이동시키는 프로세스를 개시하기 위해 카본층(205) 상에 이동층(401)이 형성될 수 있는 것을 나타낸다. 실시형태에서, 이동층(401)은 일단 카본층(203)이 이동되면 이동층(401)의 용이한 제거도 가능하게 하면서, 카본층(205)으로부터 실리사이드층(203)을 제거하는 동안 카본층(205)을 유지 및 보호하는데 사용될 수 있는 물질이 될 수 있다.
예컨대, methyacrylic resin 또는 Novolac resin 등의 다른 적합한 모든 물질이 대안으로서 사용될 수 있지만, 이동층(401)은 PMMA(polymethyl-methacrylate)가 될 수 있다.
이동층(401)이 PMMA인 실시형태에서, 다른 적합한 모든 증착 프로세스가 사용될 수도 있지만 예컨대 스킨-코팅(spin-coating) 프로세스를 사용하여 이동층(401)이 카본층(205) 상에 배치될 수 있다. 일단 배치되면, PMMA가 큐어링되고 경화(solidify)될 수 있다. 이 경화된 PMMA는 카본층(205)을 보호하고, 또한 이동층(401)을 통해 카본층(205)의 이동 및 제어를 가능하게 한다.
도 5는, 이동층(401)이 카본층(205) 상에 배치되면 카본층(205)의 후면(back side)을 노출시키기 위해 제1 기판(101) 및 실리사이드층(203)이 제거될 수 있는 것을 나타낸다. 실시형태에서, 제1 기판(101)과 실리사이드층(203)에 대하여 선택적인 습식 에치(wet etch)와 같은 하나 이상의 에칭 프로세스를 사용하여 제1 기판(101) 및 실리사이드층(203)이 제거될 수 있다. 따라서, 사용되는 정밀한 부식액(etchant)은 제1 기판(101)과 실리사이드층(203)의 물질에 적어도 부분적으로 의존할 수 있지만, 제1 기판(101)이 실리콘 카본이고 실리사이드층(203)이 니켈 실리사이드(nickel silicide)인 실시형태에서, 제1 기판(101)은 KOH와 같은 부식액에 의해 제거될 수 있고, 실리사이드층(203)은 HF, HNO3/HCl과 같은 부식액에 의해 개별적으로 제거될 수 있다. 그러나, 카본층(205)의 후면으로부터 제1 기판(101)과 실리사이드층(203)을 제거하기 위해 부식액과 프로세스 스텝의 적합한 모든 조합이 대안으로서 사용될 수 있다.
도 6은 카본층(205)이 이동될 수 있는 제2 기판(601)을 나타낸다(도 6에는 이동이 도시되지 않았지만 도 7에 관하여 이하 논의됨). 제2 기판(601)은 절연 기판(605)과 함께 반도체 기판(603)을 포함할 수 있다. 반도체 기판(603)은 실리콘, 게르마늄, 다이아몬드 등의 반도체 물질이 될 수 있다. 대안으로서, 다른 결정 배향을 가진 실리콘 게르마늄, 실리콘 카바이드(silicon carbide), 갈륨 비소, 인듐 비소, 인화 인듐, 실리콘 게르마늄 카바이드, 갈륨 비소 인화물, 갈륨 인듐 인화물, 이것들의 조합 등의 화합물질이 사용될 수도 있다. 기판은 대안으로서 공지된 바와 같은 n-타입 불순물로 도핑될 수 있지만 반도체 기판(603)은 보론, 알루미늄, 갈륨 등의 p-타입 불순물로 도핑될 수 있다.
절연 기판(605)은 산화물 등의 절연 물질로부터 형성될 수 있다. 실시형태에서, 산화물, H2O, NO, 또는 그것들의 조합을 포함하는 환경(ambient)에서 반도체 기판(603)의 건식 또는 습식 열산화 등의 모든 산화 프로세스에 의해 또는 전구체(precursor)로서 산소 및 TEOS(tetra-ethyl-ortho-silicate)를 사용하는 CVD(chemical vapor deposition) 기술에 의해 절연 기판(605)이 형성될 수 있다. 일실시형태에서, 절연 기판(605)의 두께는 약 20nm와 약 500nm 사이, 즉 약 100nm가 될 수 있다.
제2 기판(601) 상의 유전체층(607) 내에 게이트 전극(609)이 형성될 수 있다. 실시형태에서, 유전체층(607)은 실리콘 산화물, 실리콘 옥시나이트라이드(silicon oxynitride), 실리콘 질화물, 산화물, 질소-함유 산화물(nitrogen-containing oxide), 알루미늄 산화물, 란타넘 산화물(lanthanum oxide), 하프늄 산화물(hafnium oxide), 지르코늄 산화물, 하프늄 옥시나이트라이드(hafnium oxynitride), 또는 그것들의 조합 등의 유전 물질(dielectric material)이 될 수 있고, CVD, PVD, ALD 등의 프로세스를 사용하여 형성될 수 있다. 유전체층(607)은 적합한 다른 모든 두께가 대안으로서 될 수 있지만, 약 1?m의 두께로 형성될 수 있다.
일단 유전체층(607)이 제2 기판(601) 상에 형성되면, 게이트 전극(609)은 유전체층(607) 내에 내장될(embeded) 수 있다. 실시형태에서, 게이트 전극(609)은 알루미늄, 텅스텐, 폴리실리콘, 다른 도전성 물질, 이들의 조합 등의 도전성 물질이 될 수 있고, 게이트 전극(609)은 다마신 프로세스를 사용하여 형성될 수 있다. 예컨대, 유전체층(607)이 형성된 이후에, 게이트 전극(609)이 요구되는(desired) 개구를 형성하기 위해 예컨대 포토리소그래픽 마스킹 및 에칭 프로세스를 사용하여 유전체층(607)이 패터닝될 수 있다. 일단 개구가 형성되면, 게이트 전극(609)을 위한 물질(예컨대, 알루미늄)은 CVD, PVD 등의 프로세스를 사용하여 개구로 증착될 수 있고, 게이트 전극(609)이 유전체층(607) 내에 내장되어 유지되도록 하기 위해 게이트 전극(609)과 유전체층(607)이 예컨대 화학적 기계적 연마 프로세스에 의해 평탄화될 수 있다.
일단 게이트 전극이 형성되면, 게이트 전극(609) 및 유전체층(607) 위에 게이트 유전체층(611)이 형성될 수 있다. 게이트 유전체층(611)은 질화붕소(h-BN : hexagonal boron nitride), HfO2(hafnium oxide), Al2O3(aluminum oxide), 또는 다른 적합한 유전 물질 등의 유전 물질을 포함할 수 있다. 하프늄 산화물이 사용되면, 게이트 전극(609) 및 유전체층(607) 상에 게이트 유전체(611)를 증착하기 위해 ALD 등의 증착 프로세스가 사용될 수 있지만, 질화붕소가 사용되는 실시형태에서, 질화붕소는 기계적으로 이동되고, 게이트 전극(609) 및 유전체층(607) 위에 배치된다. 게이트 유전체층(611)은 약 10nm의 두께를 가질 수 있다.
도 7은, 일단 제1 기판(101) 및 실리사이드층(203)이 카본층(205)으로부터 제거되면, 게이트 유전체층(611)과 접촉하고, 제2 기판(601) 상에 카본층(205)을 배치하기 위해 이동층(401)이 사용될 수 있는 것을 나타낸다. 이동층(401)을 제어하고, 게이트 유전체층(611)과 카본층(205)을 정렬(align)하기 위해 이동층(401)을 사용(부착된 카본층(205)과 함께)함으로써 카본층(205)의 배치가 수행될 수 있다.
도 8은 게이트 유전체층(611) 상에 카본층(205)이 배치되는 경우의 이동층(401)의 제거를 나타낸다. 카본층(205)으로부터 이동층(401)의 물질을 제거하기 위해 스트립핑(stripping) 또는 에칭 프로세스를 사용하여 이동층(401)이 제거될 수 있다. 따라서, 이동층(401)을 제거하기 위해 사용되는 물질들은 이동층(401)을 위해 선택된 물질에 적어도 부분적으로 의존하게 될 수 있고, 이동층(401)이 PMMA인 실시형태에서, PMMA를 용해시키는 아세콘(acetone)을 PMMA에 적용함으로써 이동층(401)이 제거될 수 있다.
그러나, 당업자가 인식하게 되는 바와 같이, 이동층(401)을 위한 PMMA의 사용과 일반적인 이동층(401)의 사용은 실시형태를 한정하려는 의도가 아니다. 대신, 제조 프로세스 플로우(manufacturing process flow)에 있어서 카본층(205)을 이동시키고 카본층(205)을 통합(integrating)하기 위한 적합한 모든 방법이 사용될 수 있다. 예컨대, 제1 기판(101) 및 실리사이드층(203)은 카본층(205)에 여전히 부착되어 있지만 카본층(205)이 이동될 수 있다. 일단 카본층(205)이 배치되면, 이어서 제1 기판(101) 및 실리사이드층(203)이 제거될 수 있고, 이에 따라 이동층(401)에 대한 필요가 회피된다. 카본층(205)을 이동시키기 위한 상기한 바와 같은 그리고 다른 적합한 방법은 실시형태의 범위 내에 포함되는 것으로 의도된다.
또한, 도 8은 카본층(205)의 패터닝을 나타낸다. 실시형태에서, 트랜지스터(900) 등의 다양한 디바이스들을 위한 접촉점(contact point) 및 개별 채널 영역 내에 카본층(205)을 터닝(turning)하기 위해 패터닝이 수행된다(도 8에는 도시되지 않았지만 도 9와 관련하여 이하 논의됨). 실시형태에서 포토리소그래픽 마스킹 및 에칭 프로세스를 사용하여 패터닝이 수행될 수 있다. 예컨대, 카본층(205) 위에 마스크를 형성하기 위해, 감광성 물질(photosensitive material)이, 카본층(205)에 적용되고, 광 등의 패터닝된 에너지 소스에 노출되고, 그리고 현상(develping)될 수 있다. 이어서, 카본층(205)를 패터닝하기 위해 카본층(205)의 마스크에 의해 노출되는 부분을 제거하기 위해 또는 에칭하기 위해 마스크가 사용될 수 있다. 일단 카본층(205)이 패터닝되면, 패터닝된 카본층(205)을 남기고 마스크가 제거될 수 있다.
도 9는 트랜지스터(900)를 형성하기 위해 카본층(205)에 대한 콘택트(901)의 형성을 나타낸다. 콘택트(901)가 사용되어, 카본층(205)의 작업 기능이 조정되고, 카본층(205)이 콘택트(901)와 접촉함에 따라 카본층(205) 내에 소스 및 드레인 영역이 형성된다. 실시형태에서, 콘택트(901)는 니켈, 백금, 팔라듐, 이것들의 조합 등의 도전성 물질로 형성될 수 있고, CVD, PVD, ALD, 이들의 조합 등의 증착 프로세스에 의해 형성될 수 있다. 콘택트(901)는 약 10nm 내지 100nm의 두께로 형성될 수 있다.
그러나, 당업자가 인식하게 되는 바와 같이, 상기 카본층(205) 및 내장된 게이트 전극(609)을 구비한 트랜지스터에 대한 상기 개시는 단지 카본층(205)을 사용할 수 있는 일종의 트랜지스터에 대한 설명이다. 예컨대, 게이트 전극(609)은 유전체층(607) 내에 내장되지 않을 수 있지만, 그 대신 제2 기판(601)에 카본층(205)이 부착된 이후 및 카본층(205) 위에 게이트 유전체(611)가 형성된 이후에 카본층(205) 위에 게이트 전극(609)이 형성될 수 있다. 이러한 실시형태에서, 유전체층(607)은 선택적으로 회피될 수 있고, 카본층(205)은 절연 기판(605)에 직접 부착될 수 있다.
또한, 카본층(205)은 반도체 기판 상에 배치되는 것과 트랜지스터를 위한 채널 영역으로서 사용되는 것 에 한정되지 않는다. 대신, 카본층(205)은 적합한 모든 기판으로 이동될 수 있고, 적합한 모든 방식으로 사용될 수 있다. 예컨대, 카본층(205)은 디스플레이를 위한 스택(stack)의 일부로서 사용될 수 있다. 카본층(205)을 위한 상기한 바와 같은 그리고 다른 적합한 모든 사용 및 그 이동은 완전히 실시형태의 범위 내에 포함되는 것으로 의도된다.
실시형태에 의하면, 기판 상에 제1 메탈층을 증착하는 스텝을 포함하는 채널 물질을 제조하기 위한 방법 및 카본을 포함하는 기판이 제공된다. 실리사이드는 기판 상에 에피택셜 성장되고, 또한 에피택셜 성장된 실리사이드는 실리사이드 상에 카본의 층을 형성한다.
다른 실시형태에 의하면, 카본-함유 기판 상에 제1 메탈층을 형성하는 스텝을 포함하는 반도체 디바이스의 제조 방법이 제공된다. 제1 실리사이드 영역 위에 카본층 및 제1 실리사이드 영역을 형성하기 위해 제1 메탈층 및 카본-함유 기판이 어닐링되고, 제1 메탈층과 카본-함유 기판을 어닐링하는 것은 제1 실리사이드 영역이 에피택셜 정상되게 한다.
또 다른 실시형태에 의하면, 카본을 포함하고 제1 격자상수를 갖는 기판을 제공하는 스텝을 포함하는 반도체 디바이스의 제조 방법이 제공된다. 제1 메탈층은 기판과 접촉하여 증착되고, 카본층은 기판 상에 형성되고, 카본층을 형성하는 스텝은 기판 상에 단결정 실리사이드(monocrystalline silicide)를 성장시키는 스텝을 포함하고, 단결정 실리사이드는 제1 격자상수와 동일한 제2 격자상수를 갖는다.
본 발명과 그 장점을 상세히 설명했지만, 청구범위에 의해 규정되는 본 발명의 사상 및 범위로부터 벗어나지 않는 다양한 수정, 대체, 및 개조가 이루어질 수 있다는 것을 이해해야 한다. 예컨대, 메탈층의 두께는 카본층을 튜닝하기 위해 수정될 수 있고, 상기한 실시형태에서 레이아웃된 프로세스 스텝의 정밀한 순서는 실시형태의 범위 내에 여전히 남아있지만 변경될 수 있다.
또한, 본 출원의 범위는 명세서에 개시된 프로세스, 머신, 제조, 상황의 조합, 수단, 방법 및 스텝의 특정 실시형태에 한정되는 것을 의도하지 않는다. 통상의 기술자는, 여기에 개시된 대응 실시형태가 본 발명에 따라 사용될 수 있음에 따라 실질적으로 동일 기능을 수행하거나 실질적으로 동일 결과를 달성하는 기존의 또는 나중에 개발될 프로세스, 머신, 제조, 상황의 조합, 수단, 방법, 또는 스텝을 본 발명으로부터 용이하게 인식할 것이다. 따라서, 청구범위는 이러한 프로세스, 머신, 제조, 상황의 조합, 수단, 방법, 또는 스텝 등이 그 범위 내에 포함되는 것으로 의도된다.

Claims (10)

  1. 채널 물질의 제조 방법에 있어서,
    카본을 포함하고 제1 격자 상수를 갖는 기판 상에 제1 메탈층을 성막하는 단계; 및
    상기 기판 상에 실리사이드(silicide)를 에피택셜 성장시키는 단계
    를 포함하고,
    상기 실리사이드를 에피택셜 성장시키는 단계는 상기 실리사이드 상에 카본의 층도 형성하고,
    상기 실리사이드는 상기 제1 격자 상수와 동일한 제2 격자 상수를 갖는 것인, 채널 물질의 제조 방법.
  2. 제1항에 있어서,
    상기 카본의 층은 그래핀(graphene)인, 채널 물질의 제조 방법.
  3. 제1항에 있어서,
    상기 기판은 실리콘 카본(silicon carbon)이고, 상기 실리콘 카본은 (111) 결정 배향을 갖는, 채널 물질의 제조 방법.
  4. 제1항에 있어서,
    상기 실리사이드를 에피택셜 성장시키는 단계는 제1 어닐(anneal)을 수행하는 단계를 더 포함하는, 채널 물질의 제조 방법.
  5. 반도체 디바이스의 제조 방법에 있어서,
    제1 격자 상수를 갖는 카본-함유 기판 상에 제1 메탈층을 형성하는 단계; 및
    제1 실리사이드 영역 위에 제1 실리사이드 영역 및 카본층을 형성하기 위해 상기 카본-함유 기판 및 상기 제1 메탈층을 어닐링하는 단계
    를 포함하고,
    상기 제1 메탈층 및 상기 카본-함유 기판을 어닐링하는 단계는 상기 제1 실리사이드 영역이 에피택셜 성장되게 하는 것이고,
    상기 제1 실리사이드 영역은 상기 제1 격자 상수와 동일한 제2 격자 상수를 갖는 것인, 반도체 디바이스의 제조 방법.
  6. 제5항에 있어서,
    상기 카본층은 그래핀(graphene)인, 반도체 디바이스의 제조 방법.
  7. 제5항에 있어서,
    상기 제1 메탈층은 10nm보다 작은 두께를 갖는, 반도체 디바이스의 제조 방법.
  8. 반도체 디바이스의 제조 방법에 있어서,
    카본을 포함하고 제1 격자상수를 갖는 기판을 제공하는 단계;
    상기 기판과 접촉하는 제1 메탈층을 성막하는 단계; 및
    상기 기판 위에 카본층을 형성하는 단계
    를 포함하고,
    상기 카본층을 형성하는 단계는 상기 기판 상에 단결정 실리사이드(monocrystalline silicide)를 성장시키는 단계를 포함하고,
    상기 단결정 실리사이드는 상기 제1 격자상수와 동일한 제2 격자상수를 갖는 것인, 반도체 디바이스의 제조 방법.
  9. 제8항에 있어서,
    상기 카본층을 형성하는 단계는 800℃보다 낮은 온도에서 상기 기판 및 상기 제1 메탈층을 어닐링하는 단계를 더 포함하는,
    반도체 디바이스의 제조 방법.
  10. 제8항에 있어서,
    상기 단결정 실리사이드로부터 상기 카본층을 분리하는 단계;
    상기 카본층을 반도체 기판으로 이동시키는 단계; 및
    상기 카본층 내에 채널을 형성하는 단계
    를 더 포함하는, 반도체 디바이스의 제조 방법.
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