KR101388832B1 - 반도체 발광 장치 및 그 장치를 채용한 조명 기구 - Google Patents

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Abstract

본 발명의 실시예에 따른 반도체 발광 장치는 기판, 화합물 반도체 층, 특별한 개구를 구비한 금속 전극층, 광 추출층 및 대향 전극을 포함한다. 광 추출층은 20㎚ 내지 120㎚의 두께를 가지며 금속 전극층의 금속부를 적어도 일부를 피복하거나, 그렇지 않으면 광 추출층은 요철 구조를 가지며 금속 전극층의 금속부를 적어도 일부 피복한다. 요철 구조는 정점들이 100㎚ 내지 600㎚의 간격으로 배치되고, 금속 전극층의 표면으로부터의 정점의 높이가 200㎚ 내지 700㎚가 되도록 배열되는 돌기부들을 갖는다.

Description

반도체 발광 장치 및 그 장치를 채용한 조명 기구{SEMICONDUCTOR LIGHT-EMITTING DEVICE AND LIGHTING INSTRUMENT EMPLOYING THE SAME}
<관련 출원 참조>
이 출원은 2010년 3월 10일자로 출원된 일본 특허원 제2010-52809호에 기초하여 그 우선권을 주장하며, 본원에서 그 전체 내용을 원용하기로 한다.
본 발명의 실시예는 개구들이 구비되어 있는 금속 전극을 갖는 반도체 발광 장치에 관한 것이다.
최근, 반도체 발광 장치를 디스플레이 또는 조명 기구에 응용하기 위한 연구가 진행되고 있다. 반도체 발광 장치는 일반적으로 전극들 및 이들 전극 사이에 배치된 반도체 층을 포함하며, 전극들 사이에 전류가 흐를 때 발광한다. 통상적으로, 반도체 발광 장치는 반도체 층과 옴 접촉하는 패드 전극을 가지며, 전류가 흐르면 패드 전극의 주변으로부터 광이 방출된다. 발광 장치를 조명 기구로서 이용할 경우에는, 상대적으로 대형으로 하는 것이 바람직하다. 그러나, 발광부를 확장시킴에 있어 패드 전극을 크게 하는 것은 효율적이지 않으므로, 실제로는 패드 전극으로부터 반도체 층 표면을 따라 얇은 와이어 전극을 추가로 배치하여 발광부를 확장시킬 수 있다. 한편, 얇은 와이어 전극을 연장할 경우에는, 일반적으로 전극 구조를 복잡하게 만드는 문제점이 초래된다.
발광 장치를 조명 기구에 응용하는 관점으로부터, 발광 장치에 충분한 양의 전류를 공급하여 발광 세기를 증가시키는 것도 고려될 수 있다. 패드 전극을 포함한 종래 반도체 발광 장치에서, 발광 세기는 전류가 소정값까지 증가함에 따라 증가하지만, 발광 세기는 소정의 전류값에서 피크에 도달한다. 전류가 소정의 전류값 이상으로 증가하더라도, 발광 세기는 증가하지 않고 감소한다. 이것의 주된 이유는, 발광 장치에 너무 많은 열이 발생하여 충분히 냉각될 수 없을 정도로 대전류가 흐르기 때문이다. 따라서, 종래 발광 장치의 발광 세기를 증가시키기 위해서는, 발광 장치를 충분히 냉각시키는 것이 바람직하다. 이런 문제에 대처하기 위해, 발광 장치의 하단부 상에 히트-싱크 기판을 제공하는 것이 제안되어 있다. 그러나, 그것은 현재로선 매우 비효율적인데, 왜냐하면 히트-싱크 기판이 가열된 부분으로부터 너무 멀리 위치되어 있기 때문이다.
본 발명의 실시예에 따른 반도체 발광 장치는 기판, 화합물 반도체 층, 특별한 개구들을 구비하고 있는 금속 전극층, 광 추출층 및 대향 전극을 포함한다. 광 추출층은 20㎚보다 작지 않고 120㎚보다 크지 않은 두께를 가지며, 금속 전극층의 금속부를 적어도 일부 피복하거나, 그렇지 않으면 광 추출층은 미세 요철(fine rugged) 구조를 가지며 금속 전극층의 금속부를 적어도 일부 피복하고, 요철 구조는 정점들이 100㎚보다 작지 않고 600㎚보다 크지 않은 간격으로 배치되고, 금속 전극층의 표면으로부터의 정점의 높이가 200㎚보다 작지 않고 700㎚보다 크지 않도록 배열되는 돌기부들(projections)을 갖는다.
도 1a는 제1 실시예에 따른 반도체 장치의 단면을 도시하는 개략도.
도 1b는 제2 실시예에 따른 반도체 장치의 단면을 도시하는 개략도.
도 1c는 금속 전극의 구조를 개략적으로 도시하는 평면도.
도 2a 내지 도 2e는 예 1에서의 반도체 장치의 제조 공정의 개념도.
도 3a는 반도체 장치의 전압-전류 특성 그래프도.
도 3b는 반도체 장치의 전류-전력 특성 그래프도.
도 4a 내지 도 4g는 예 2에서의 반도체 장치의 제조 공정의 개념도.
도 5는 반도체 장치의 전력-전류 특성 그래프도.
도 6a 내지 도 6h는 예 10에서의 반도체 장치의 제조 공정의 개념도.
도 7a 내지 도 7j는 예 11에서의 반도체 장치의 제조 공정의 개념도.
도 8a 내지 도 8g는 예 12에서의 반도체 장치의 제조 공정의 개념도.
도 9a 내지 도 9h는 예 13에서의 반도체 장치의 제조 공정의 개념도.
도 10a 내지 도 10g는 예 14에서의 반도체 장치의 제조 공정의 개념도.
도 11a 내지 도 11h는 예 15에서의 반도체 장치의 제조 공정의 개념도.
도 12a 내지 도 12f는 예 16에서의 반도체 장치의 제조 공정의 개념도.
도 13a 내지 도 13g는 예 17에서의 반도체 장치의 제조 공정의 개념도.
도 14a 내지 도 14g는 예 18에서의 반도체 장치의 제조 공정의 개념도.
도 15a 내지 도 15h는 예 19에서의 반도체 장치의 제조 공정의 개념도.
이하에서는, 실시예에 대해 상세히 기술하기로 한다.
제1 실시예에 따른 반도체 발광 장치는
기판,
상기 기판의 일 표면 상에 형성된 화합물 반도체 층,
상기 화합물 반도체 층 상에 형성되며, Ag 또는 Au를 주성분으로 한 금속을 포함하고, 두께가 10㎚보다 작지 않고 50㎚보다는 크지 않은 금속 전극층,
상기 금속 전극층 상에 형성되며, 유전체막으로 이루어진 광 추출층, 및
상기 기판의 다른 표면 상에 형성된 대향 전극을 포함하며,
상기 금속 전극층은
상기 금속 전극층의 내부의 임의의 쌍의 점-위치들(point-position)이 단절 없이 연속적으로 연결되도록 연속적인 금속부 및
상기 금속 전극층을 관통하며 원에 상당하는 평균 직경이 30㎚보다 작지 않고 1㎛보다 작은 복수의 개구를 포함하며,
상기 광 추출층은 상기 금속 전극층의 금속부를 적어도 일부를 피복하며, 20㎚보다 작지 않고 120㎚보다는 크지 않은 두께를 갖는다.
또한, 제2 실시예에 따른 반도체 발광 장치는
기판,
상기 기판의 일 표면 상에 형성된 화합물 반도체 층,
상기 화합물 반도체 층 상에 형성되며, Ag 또는 Au를 주성분으로 한 금속을 포함하고, 두께가 10㎚보다 작지 않고 50㎚보다는 크지 않은 금속 전극층,
상기 금속 전극층 상에 형성되며, 유전체막으로 이루어져 있고, 미세 요철 구조를 갖는 광 추출층 및
상기 기판의 다른 표면 상에 형성된 대향 전극을 포함하며,
상기 금속 전극층은
상기 금속 전극층의 내부의 임의의 쌍의 점-위치들(point-position)이 단절 없이 연속적으로 연결되도록 연속적인 금속부 및
상기 금속 전극층을 관통하며 원에 상당하는 평균 직경이 30㎚보다 작지 않고 1㎛보다 작은 복수의 개구를 포함하며,
상기 광 추출층은 상기 금속 전극층의 금속부를 적어도 일부를 피복하며, 상기 광 추출층의 요철 구조는 정점들이 100㎚보다 작지 않고 600㎚보다 크지 않은 간격으로 배치되고, 금속 전극층의 표면으로부터의 정점의 높이가 200㎚보다 작지 않고 700㎚보다 크지 않도록 배열되는 돌기부들을 포함한다.
또한, 본 발명의 실시예에 따른 조명 기구는 상기 반도체 발광 장치를 포함한다.
또한, 본 발명의 실시예에 따르면, 상기 반도체 발광 장치들 중 어느 하나의 제조 공정은
기판 상에 화합물 반도체 층을 형성하는 단계,
상기 화합물 반도체 층 상에 금속 전극층을 형성하는 단계,
상기 금속 전극층 상에 광 추출층을 형성하는 단계, 및
상기 화합물 반도체 층에 대향하는 측 상에서 상기 기판 상에 대향 전극층을 형성하는 단계를 포함하며,
상기 금속 전극층을 형성하는 단계는
얇은 금속층을 형성하는 단계,
상기 얇은 금속층의 적어도 일부를 블록 공중합체를 함유하는 조성물로 피복하여 블록 공중합체 막을 형성하는 단계,
상기 블록 공중합체의 상 분리를 일으켜 도트 패턴 형태의 마이크로도메인을 형성하는 단계 및
상기 도트 패터닝된 마이크로도메인을 에칭 마스크로서 이용하여 상기 얇은 금속층을 에칭하여 개구를 구비하는 상기 금속 전극층을 형성하는 단계를 포함한다.
또한, 본 발명의 실시예에 따르면, 상기 반도체 발광 장치들 중 어느 하나의 또 다른 제조 공정은
기판 상에 화합물 반도체 층을 형성하는 단계,
상기 화합물 반도체 층 상에 금속 전극층을 형성하는 단계,
상기 금속 전극층 상에 광 추출층을 형성하는 단계, 및
상기 화합물 반도체 층에 대향하는 측 상에서 상기 기판 상에 대향 전극층을 형성하는 단계를 포함하며,
상기 금속 전극층을 형성하는 단계는
얇은 금속층을 형성하는 단계,
스탬퍼-상 탬퍼의 표면은 형성할상기 금속 전극층의 형상에 대응하는 미세 요철 패턴을 가짐-를 준비하는 단계,
상기 스탬퍼를 이용하여 상기 얇은 금속층의 적어도 일부 상에 레지스트 패턴을 전사하는 단계 및
상기 레지스트 패턴을 에칭 마스크로서 이용하여 상기 얇은 금속층 상에 개구들을 형성하는 단계를 포함한다.
지금부터, 첨부된 도면을 참조하면서 본 발명의 실시예들에 대해 기술하기로 한다.
본 발명의 실시예에 따른 금속 전극층의 재료 금속에 대해서는, 그것이 충분한 전자 전도성 및 열 전도성을 갖는 한 특별한 제한은 없다. 따라서, 전극에 일반적으로 사용되는 임의 금속을 채용할 수 있다. 그러나, 흡수 손실의 관점에서, 금속 전극층은 기재 금속으로서 Au 또는 Ag를, 예를 들어, 90 중량% 이상의 양의 포함하는 것이 바람직하다. 한편, 옴 접촉 저항 및 열 저항의 확보 관점에서는, 금속 전극층은 또한, Al, Zn, Zr, Si, Ge, Pt, Rh, Ni, Pd, Cu, Sn, C, Mg, Cr, Te, Se 및 Ti로 이루어진 그룹에서 선택된 적어도 하나의 금속을 포함하는 것이 바람직하다.
본 발명의 실시예에 따른 반도체 발광 장치의 금속 전극층은 이 금속층을 관통하는 복수의 개구를 구비한다. 금속 전극층을 상대적으로 큰 면적을 차지하도록 제조할 수 있으므로, 충분히 높은 열-소산 능력을 가져 반도체 장치의 온도가 상승하는 것을 방지할 수 있다. 또한, 개구의 크기와 배열을 제어함으로써 온도가 상승하는 것을 방지할 수 있다. 구체적으로는, 반도체 발광 장치의 순방향 전압을 저감시킴으로써 직렬 저항이 감소하여 열 발생 자체가 줄어들도록 개구의 크기 및 배열을 제어할 수 있다. 이런 효과를 얻기 위해서는, 개구를 구비한 금속 전극층으로부터 화합물 반도체 층의 전 표면에 걸쳐 전류를 균일하게 흐르게 하는 것이 바람직하다. 따라서, 전체 화합물 반도체 층에 전류가 균일하게 흐르도록 하기 위해서는 개구들의 크기와 개구들 간의 중심간 간격 모두를 제어할 필요가 있다. 시뮬레이션 등의 산출법에 기초한 연구에서는, 금속 전극층의 에지로부터 약 5㎛ 내의 영역에 전류가 흐르는 것을 나타내었지만, 그것은 전류가 흐르는 반도체 층의 도핑 농도에 따른다. 따라서, 개구들이 그보다 넓은 원에 상당하는 직경을 가질 경우, 전류가 흐르지 않는 영역이 나타날 것이다. 결과적으로, 그러한 경우에, 직렬 저항은 감소될 수 없으므로 순방향 전압을 낮출 수 없다. 사실상, 5㎛ 이상의 메쉬를 갖는 망(net) 구조의 금속 전극을 포함한 반도체 발광 장치의 경우에는, 순방향 전압이 감소된다는 보고는 없다(Jpn. J. Appl. Phys. Vol. 41 (2002) pp. L 1431-L 1433 참조). 그러므로, 개구는 5㎛ 이하, 바람직하게는 1㎛ 이하의 원에 상당하는 직경을 갖는다. 한편, 저항의 관점으로부터 직경의 하한에 대한 제한은 없지만, 제조 용이성의 관점에서 볼 때, 원에 상당하는 직경은 일반적으로 10㎚ 이상, 바람직하게는 30㎚ 이상이다. 여기서, "원에 상당하는 직경"은
Figure 112013020503873-pat00001
의 식에 따라 각 개구의 면적으로부터 도출되므로, 모든 개구가 원 형상이면 평균 직경에 대응한다.
본 발명의 실시예의 금속 전극층은 금속부를 포함하며, 금속부는 내부의 임의 쌍의 점-위치들이 단절 없이 연속적으로 연결되는 연속성을 갖는다. 이는, 상술한 바와 같이, 저항을 낮게 유지함에 의한 것이다.
금속부의 연속성은 또한, 반도체 장치가 전체 화합물 반도체 층으로부터 광을 방출할 수 있도록 하는데 중요하다. 금속 전극층은 바람직하게는 10Ω/□ 이하, 더 바람직하게는 5Ω/□ 이하의 시트 저항을 갖는다. 시트 저항이 작을수록, 반도체 장치는 열을 적게 발생시키게 되어, 본 발명의 실시예의 효과는 더 현저하게 나타난다.
일반적으로, 반도체 층 상에 금속층을 형성하는 단계와, 이어서 금속층과 반도체 층 사이의 계면에 열 처리를 통해 도펀트를 도핑하여 옴 접촉을 형성하는 단계에 의해, 반도체 층 상에 금속 전극을 형성한다. 예를 들어, 통상의 적색 발광 장치를 제조함에 있어, 전극을 형성하는 공정은 GaAs, GaP 등의 화합물 반도체 층 상에 Au/Au-Zn(p-층에서 이용되는 도펀트)의 계층화된 구조를 형성하는 단계와, 이어서 금속-반도체 계면에 Zn을 도핑하여 옴 접촉을 형성하는 단계를 포함한다. 본 발명의 실시예에서, 금속층은 동일한 방식으로 형성되고, 이어서 그 위에 후술하는 방식으로 개구를 형성하여, 금속 전극층을 형성한다. 금속 전극층이 너무 얇으면, 흔히 도펀트의 양이 너무 적게 되어 충분한 도핑을 얻을 수 없다. 따라서, 그런 경우, 충분한 옴 접촉을 실현할 수 없게 되어 저항이 증가한다. 본 발명자들의 실험에 의하면, 충분한 옴 접촉을 얻기 위해서는 금속 전극층은 10㎚ 이상, 바람직하게는 30㎚ 이상의 두께를 가져야 하는 것으로 밝혀졌다. 한편, 저항의 관점에서 두께의 상한에 대한 제한은 없지만, 투과율 확보를 고려하면, 두께는 50㎚ 이하인 것이 바람직하다.
상기 미세 개구를 구비한 금속 전극층으로 인해, 본 발명의 실시예의 반도체 발광 장치는 전기적 특성 및 열적 특성이 우수하다. 그러나, 발광층이 상대적으로 낮은 투과율의 금속으로 피복되어 있으므로, 발광층으로부터 발광되는 광을 전부 추출하는 것은 곤란하다. 따라서, 금속 전극층을 통과하는 광량을 증가시키는 것이 바람직하다.
전극층을 통과하는 광량을 증가시킬 목적으로, 금속 전극층 상에 광 추출층을 형성하는 것을 고려할 수 있다. 광 추출층은 고투과율의 유전체 또는 전자 전도성 막이어야 한다. 구체적으로는, 광 추출층은 발광층으로부터 방출되는 광 파장에서 바람직하게는 50% 이상, 더 바람직하게는 60% 이상의 광 투과율을 갖는다. 광 추출층이 발광층의 표면에 배치된 전류 확산층보다 높은 굴절률을 가질 경우, 반사 손실이 줄어들 수 있다. 따라서, 광 추출층은 1.8보다 작지 않은 굴절률을 갖는다. 또한, 반도체 장치는 일반적으로 최종 제조 단계에서 약 1.5의 굴절률을 갖는 수지로 밀봉되므로, 1.5보다 낮은 굴절률을 가지면, 광 추출층은 종종 개선 효과를 나타낼 수 없다. 한편, 그러나, 굴절률은 2.5보다 크지 않은 것이 바람직하다. 굴절률이 너무 크면, 반도체 장치가 약 1.5의 굴절률을 갖는 수지로 밀봉될 경우 개선 효과 또한 손상 받기 쉽다. 그것은, 광 추출층과 밀봉 수지 간의 굴절률 차가 너무 크기 때문이다. 그 경우, 자주 광 추출층의 두께를 조정할 필요가 있다. 이용가능한 고유전체 재료의 굴절률은 최대 약 2.5이므로, 사실상 2.5보다 높은 굴절률을 갖는 재료를 이용하는 것은 곤란하다. 광 추출층에 적합한 재료의 예로서는, SiN, SiON, Ta2O5, TiO2, ZnS, ZrO2, Y2O3, ITO, Ce2O3, 및 ZnO가 있다.
광 추출층은 20㎚보다 작지 않고 120㎚보다 크지 않은 두께를 가진다. 두께가 20㎚보다 작으면, 종종 개선 효과를 얻을 수 없다. 또한, 두께가 적절하지 않을 경우, 반사 손실을 낮추는 효과는 발광 파장에서 줄어들기 쉽다. 그와 같은 관점에서, 두께는 120㎚보다 크지 않게 할 필요가 있다. 광 추출층은 금속 전극층 전체를 피복할 필요는 없고, 금속 전극층의 일부를 피복하면 된다. 구체적으로는, 광 추출층은 광 추출층과 금속 전극층 간의 계면에서의 굴절률 차를 이용하여 금속 전극층을 통과하는 광량을 증가시킴으로써, 광 추출층이 금속 전극층의 금속부을 일부만을 피복하더라도 효과가 나타날 수 있다. 따라서, 개구들이 전혀 피복되지 않더라도, 효과는 거의 변화하지 않는다. 본 발명의 실시예에서 특별히 규정되지 않는 한, 광 추출층의 "두께"는 광 추출층의 표면에서부터 화합물 반도체 층의 표면까지 또는 접촉층의 표면까지의 거리를 의미한다. 화합물 반도체 층 또는 접촉층은 금속 전극층에 접촉한다. 주목할 점은, 광 추출층의 두께는 금속 전극층 상에 제공되는 층의 깊이는 결코 아니다. 환언하자면, 광 추출층의 두께는 광 추출층의 표면에서부터 금속 전극층의 표면까지의 거리가 결코 아니다. 따라서, 본 발명의 실시예에서, 광 추출층의 두께는 금속 전극층보다 작지 않다.
금속 전극층을 통과하는 광량을 증가시킬 목적으로, 금속 전극층 상에 미세 요철 구조를 갖는 광 추출층을 형성할 수 있다. 미세 요철 구조는 금속 전극층과 광 추출층 사이의 계면에서의 반사 손실을 감소시킬 수 있는 방사 방지 및 회절 효과를 제공하므로, 결과적으로 금속 전극층을 통과하는 광량을 증가시킬 수 있다. 이들 효과를 실현하기 위해, 요철 구조는 정점이 100㎚보다 작지 않고 600㎚보다 크지 않은 간격으로 배치되고 금속 전극층의 표면으로부터의 정점의 높이가 200㎚보다 작지 않고 700㎚보다 크지 않도록 배열되는 돌기부들을 포함할 필요가 있다. 그러나, 요철 구조에서의 돌기부들과 오목부(depressions) 간의 레벨 간극에 대한 특별한 제한은 없지만, 200㎚ 내지 700㎚인 것이 일반적이지만, 300㎚ 내지 700㎚인 것이 바람직하다.
도 1은 실시예에 따른 반도체 발광 장치의 구조를 도시하는 단면도이다.
도 1a는 제1 실시예에 따른 반도체 발광 장치(100A)를 도시한다. 반도체 발광 장치(100A)는, 예를 들어, n-형 GaAs의 기판(101)을 포함한다. 이 기판 상에, 예를 들어, n-형 InAlP 클래드 층, InGaP 활성층 및 p-형 InAlP 클래드 층을 포함한 이종 구조체(102)가 형성된다. 또한, 이종 구조체(102) 상에, 예를 들어, p-형 InGaAlP의 전류 확산층(103)이 형성된다. 이들 화합물 반도체 서브-층은 화합물 반도체 층의 구성을 결코 제한하지 않으며, 화합물 반도체 층은 필요에 따라 임의 구성을 가질 수 있다. 전류 확산층 전체를 개구를 갖는 Au/Au-Zn의 p-측 금속 전극층으로 피복하고, 전류 확산층과 금속 전극층 간에 얇은 GaAS 접촉층(104)을 형성함으로써, 이들 층은 서로 옴 접촉을 유지할 수 있다. 특히, 전류 확산층이 각종 원소들을 포함하는 경우, 예를 들어, 전류 확산층이 InGaAlP 또는 AlGaAs 등의 3개 이상의 원소들을 포함하는 경우에는, 접촉층 없이 전류 확산층이 그 위에 형성된 금속 전극층(105)과 충분한 옴 접촉을 하게 되는 것은 곤란하다. 접촉층의 재료는 인접한 층들의 재료, 즉 반도체 층의 반도체 및 금속 전극층의 금속에 따르지만, 통상적으로는 GaAs 또는 GaP가 바람직하다. 금속 전극층(105)은 이를 관통하는 복수의 개구들을 갖는다. 도 1c는 금속 전극층(105)의 평면도이다. 도 1c에 도시된 전극층은 연속성 금속부(105X) 및 그 내부에 형성된 개구(105Y)를 포함한다. 도 1c에 도시된 개구들은 임의 크기를 갖고 임의로 배열되지만, 이 실시예에만 한정되는 것은 결코 아니다. 필요에 따라, 개구들은 동일한 크기를 가지거나 규칙적으로 배열될 수 있다.
개구들을 갖는 금속 전극층(105) 상에, 광 추출층(106A)이 형성된다. 광 추출층(106A)은, 예를 들어, 20㎚ 내지 70㎚의 두께를 갖는 ZnS 막(굴절률: 2.3)이다. ZnS는 약 400㎚ 이상의 파장 범위의 광은 거의 흡수하지 않으므로, 반도체 장치로부터 방출되는 비-UV 광에 대해 투과성을 갖는다.
기판의 대향 표면 상에, 예를 들어, Au의 n-측 대향 전극(107)이 형성된다. 활성층에 의한 발광은 전류 확산층의 전체 표면으로부터 추출된다.
도 1b는 제2 실시예에 따른 반도체 발광 장치(100B)를 개략적으로 도시하는 단면도이다. 이 반도체 장치의 광 추출층의 형상은 제1 실시예의 것과는 다르다. 제2 실시예에서는, 개구를 구비한 금속 전극층(105) 상에 200㎚ 내지 500㎚의 두께를 갖는 ZnS 막(굴절률: 2.3)을 형성한 후, 그 일부를 제거시켜 광 추출층을 형성한다. 이와 같이 형성된 광 추출층(106B)는 미세 요철 구조를 갖는다.
상기 반도체 발광 장치는 임의 방법으로 제조될 수 있다. 그러나, 이 실시예의 반도체 장치는 금속 전극층 및 광 추출층에 특징이 있으므로, 제조 공정 시에, 금속 전극층 및 요철 구조의 광 추출층은 특별한 방식으로 형성하는 것이 바람직하다. 한편, 그러나, 제1 실시예의 화합물 반도체 층, 대향 전극 및 광 추출층 등의 다른 부분들은 임의 공지된 방법을 결합하여 형성될 수 있다.
이 실시예에 따른 반도체 발광 장치의 금속 전극층 상에, 예를 들어, 이하의 공정 (A) 내지 (D)에 의해 미세 개구를 형성할 수 있다.
(A) 블록 공중합체의 셀프-어셈블리를 이용하는 공정
이 실시예의 발광 장치는 셀프-어셈블리를 의한 블록 공중합체의 상 분리를 이용한 공정에 따라 제조될 수 있다. 이 공정은
기판 상에 화합물 반도체 층을 형성하는 단계,
상기 화합물 반도체 층의 광 추출 측 상에 금속 전극층을 형성하는 단계, 및
상기 광 추출 측의 대향 측 상에서 상기 기판 상에 대향 전극층을 형성하는 단계를 포함하며,
상기 금속 전극층을 형성하는 단계는
얇은 금속층을 형성하는 단계,
상기 얇은 금속층의 적어도 일부를 블록 공중합체를 포함하는 조성물로 피복하여 블록 공중합체 층을 형성하는 단계,
상기 블록 공중합체의 상 분리를 일으켜 도트 패턴 형태의 마이크로도메인을 형성하는 단계, 및
상기 도트 패터닝된 마이크로도메인을 에칭 마스크로서 이용하여 상기 얇은 금속층을 에칭하여 개구를 구비한 광 추출 측 금속 전극층을 형성하는 단계를 포함한다.
이 공정은 이하에서 상세히 기술하기로 한다. 우선, 기판 상에 화합물 반도체 층을 형성한다. 이어서, 화합물 반도체 층에 대향하는 기판 표면 상에 Au/Zn 등의 금속을 진공 피착시켜 대향 전극층을 형성한다. 기판, 화합물 반도체 층 및 대향 전극층은 임의 공지된 재료로 만들어질 수 있으며, 임의 공지된 방법으로 형성될 수 있다. 예를 들어, 그들은 도 1을 참조하여 상술한 바와 동일한 재료로 만들어질 수 있다. 그 후, 화합물 반도체 층 상에 Au/Zn 등의 금속을 진공 피착시켜 얇은 금속층을 형성한 후, 얇은 금속층 상에 레지스트 조성물을 피복하고 가열시켜 레지스트 층을 형성한다.
필요에 따라, 레지스트 층 위에 피복 및 열 경화에 의해 유기 중합체 층을 더 형성한다. 유기 중합체 층은 후술할 단계에서 얇은 금속층 제조를 위한 마스크를 형성하는데 사용된다. 이 마스크는 유기 중합체 층을 리프트-오프함에 의해 형성되므로, 마스크의 높이는 유기 중합체 층의 두께에 따라 결정된다. 그런 점에서, 유기 중합체 층은 50㎚ 내지 400㎚의 두께를 갖는 것이 바람직하다.
유기 중합체 층 상에, 블록 공중합체를 포함한 조성물을 스핀 코팅하여 블록 공중합체 층을 형성하고, 이후에 블록 공중합체 층을 핫-플레이트(hot-plate) 상에서 베이킹하여 용매를 제거시킨다. 그 후, 블록 공중합체 층을, 예를 들어, 150℃ 내지 250℃의 온도에서 상 분리를 일으키도록 가열 처리하였다. 블록 공중합체는, 예를 들어, 폴리스틸렌(이하, "PS"라 함) 블록 및 폴리메틸 메타크릴레이트(이하, "PMMA"라 함) 블록을 포함하여 PS 매트릭스에 도트형 PMMA 도메인을 형성한다.
반응성 이온 에칭(RIE) 공정에서 가스를 적절하게 선택하면 PS와 PMMA의 에칭 레이트는 서로 매우 다르게 된다. 따라서, 상 분리된 PMMA 도트형 도메인을 RIE에 의해 선택적으로 제거하여 공극들(voids)을 형성할 수 있으므로, PS 메쉬 패턴을 얻을 수 있다.
블록 공중합체는 통상적으로 경질(hard) 기판에 적용되는 에칭을 견뎌낼 수 없는 전형적인 중합체 성분들로 구성되므로, 이 실시예에서는 비유기 물질을 이용한 패턴-전사 방법을 채택한다. 우선, 상기 공극들을 비유기 물질로 코팅이나 물리적 기상 피착에 의해 충전시킨다. 그 후, PS 메쉬 패턴의 일부를 RIE에 의해 제거하여 비유기 물질의 도트형 패턴을 얻는다.
후속하여, 형성된 비유기 물질의 도트형 패턴을 RIE에 의해 하지의 유기 중합체 층 상에 전사하여 유기 중합체 층의 필러(pillar) 패턴을 형성한다. 그 후, 유기 중합체 층의 필러 패턴을 리프트-오프법에 의해 역으로 하여 메쉬 패턴의 마스크를 형성한다. 이 단계에서 사용된 비유기 물질은 유기 중합체에 대해 높은 에칭 선택도를 갖는 것이 바람직하다.
최종적으로, 비유기 물질의 메쉬 패터닝된 마스크를 RIE에 의해 또는 이온 밀링(ion milling)에 의해 하지의 얇은 금속층 상으로 전사하여, 개구를 구비하고 화합물 반도체 층과 옴 접촉을 유지하는 금속 전극층을 형성한다.
(B) 나노-임프린팅(nono-imprinting)을 이용한 공정
이 실시예의 발광 장치는 또한 나노-임프린팅을이용하는 공정에 따라 제조될 수 있다. 이 공정은,
기판 상에 화합물 반도체 층을 형성하는 단계,
상기 화합물 반도체 층의 광 추출 측 상에 금속 전극층을 형성하는 단계, 및
광 추출 측에 대향하는 측 상에서 상기 기판 상에 대향 전극층을 형성하는 단계를 포함하고,
상기 금속 전극층을 형성하는 단계는
얇은 금속층을 형성하는 단계,
형성할 상기 금속 전극의 형상에 대응하는 미세 요철 표면을 갖는 스탬퍼를 준비하는 단계,
상기 스탬퍼를 이용하여 상기 얇은 금속층의 적어도 일부 상에 레지스트 패턴을 전사하는 단계, 및
상기 레지스트 패턴을 에칭 마스크로서 이용하여 상기 얇은 금속층 상에 개구들을 형성하는 단계를 포함한다.
이 공정에 대해 이하에서 상세히 기술하기로 한다. 우선, 기판 상에 화합물 반도체 층을 형성한다. 이어서, 화합물 반도체 층에 대향하는 기판 표면 상에 대향 전극층을 형성한다. 이들 층은 상술한 바와 같은 방법으로 형성될 수 있다.
그 후, Au/Zn 등의 금속을 화합물 반도체 층 상에 진공 피착하여 얇은 금속층을 형성한 후, 얇은 금속층 상에 레지스트 조성물을 피복하고 가열시킴으로써 레지스트 층을 형성한다.
레지스트 층 상에, 실시예에서 정의된 개구 구조에 대응하는 미세 요철 패턴을 스탬퍼를 몰드(mold)로서 이용하여 전사한다.
스탬퍼는, 예를 들어, 석영 플레이트에 사용되는 전자 빔 리소그래피에 의해 제조할 수 있다. 전자 빔 리소그래피는 석영 플레이트 상에 원하는 구조를 형성할 수 있지만, 실시예는 결코 이것에만 제한되지 않는다. 실시예에 따른 발광 장치의 제조 공정에서, 스탬퍼의 재료 및 마이크로-제조에 대한 특별한 제한은 없다. 예를 들어, 블록 공중합체의 셀프-어셈블리를 이용한 상기 방법에 의하거나 미립자들을 마스크로서 이용하는 후술하는 방법에 의해 스탬퍼를 준비할 수 있다.
필요에 따라 레지스트 층의 가열 중에, 스탬퍼를 레지스트 층 상에 배치한 후, 냉각 및 해방시킴에 의해, 스탬퍼의 요철 패턴과 역이 되는 음각(intaglio) 패턴이 레지스트 층 상에 전사된다. 이와 같이 하여, 필러들과 이들 사이에 개구들을 갖는 레지스트 패턴이 얻어진다.
실시예는 상술한 열적 나노-임프린팅 공정으로만 제한되는 것은 아니다. 포토 임프린트 및 소프트 임프린트 등의 각종 임프린팅 기술을 이용하여 상기한 패턴을 형성할 수 있으며, 그들은 실시예에 따른 발광 장치의 기능을 결코 손상시키지 않는다.
얻어진 레지스트 패턴을 마스크로서 이용하여 얇은 금속층을 에칭하여, 얇은 금속층을 관통하는 개구들을 형성한다. 최종적으로, 레지스트 패턴 마스크를 제거하여 실시예의 반도체 발광 장치를 얻는다.
(C) 미립자를 마스크로서 이용하는 공정
실시예의 발광 장치는 또한, 예를 들어, 미세 실리카 입자의 단입자(monoparticle) 층을 마스크로서 이용하는 공정에 따라 제조될 수 있다. 이 공정은,
기판 상에 화합물 반도체 층을 형성하는 단계,
상기 화합물 반도체 층의 광 추출 측 상에 금속 전극층을 형성하는 단계, 및
광 추출 측에 대향하는 측 상에서 상기 기판 상에 대향 전극층을 형성하는 단계를 포함하고,
상기 금속 전극층을 형성하는 단계는
얇은 금속층을 형성하는 단계,
상기 얇은 금속층의 적어도 일부를 레지스트 조성물로 피복하여 레지스트 층을 형성하는 단계,
상기 레지스트 층의 표면 상에 미립자들의 단입자 층을 형성하는 단계,
상기 단입자 층을 마스크로서 이용하여 상기 레지스트 층을 에칭하여 레지스트 패턴을 형성하는 단계,
상기 레지스트 패턴의 개구들을 비유기 물질로 충전하여 역 패턴 마스크를 형성하는 단계, 및
상기 역 패턴 마스크를 에칭 마스크로서 이용하여 상기 얇은 금속층에 개구를 형성하는 단계를 포함한다.
이 공정에 대해 이하에서 상세히 기술하기로 한다. 우선, 기판 상에 화합물 반도체 층을 형성한다. 이어서, 화합물 반도체 층에 대향하는 기판 표면 상에, 대향 전극층을 형성한다. 이들 층은 상술한 바와 같은 방법으로 형성될 수 있다.
그 후, Au 및 Au/Zn 등의 금속을 화합물 반도체 층 상에 진공 피착하여 얇은 금속층을 형성한 후, 얇은 금속층 상에 레지스트 조성물을 피복하여 레지스트 층을 형성한다. 이어서, 레지스트 층을 반응성 이온 에칭(RIE) 공정에 의해 표면 처리를 행하여 레지스트 층의 표면을 친수성으로 만들 수 있다. 이런 표면 처리는 후술하는 분산매(dispersion) 코팅 시에 습윤성을 개선시킬 수 있다.
이어서, 기판 상에 이와 같이 형성된 레지스트 층을, 예를 들어, 크기가 200㎚인 실리카 미립자를 함유한 분산매 코팅으로 피복하고, 필요에 따라 어닐링을 행하여 냉각시킴으로써, 실리카 입자의 단입자 층을 형성한다. 미립자의 직경 및 크기 분포는 개구의 설계에 따라 적절히 선택한다.
얻어진 실리카 입자의 단입자 층을 에칭함으로써, 실리카 미립자가 에칭되어 그들의 반경이 감소하고 인접한 입자들 사이에 간극(gap)이 형성된다. 이런 에칭은 하지 레지스트 층이 거의 에칭되지 않는 조건 하에서 수행된다. 환언하자면, 실리카 입자들만을 입자들과 레지스트 층 간의 에칭 레이트 차를 이용하여 에칭함으로써 인접한 입자들 사이에 간극이 형성된다.
후속하여, 하지 열 경화성 레지스트를 나머지 미립자를 마스크로서 이용하여 에칭함으로써, 레지스트 패턴이 얻어진다. 얻어진 패턴은 미립자들이 초기 단계에서 이전에 배치되는 위치에서 높은 종횡비의 필러를 포함한다.
얻어진 필러 레지스트 패턴을 스핀-온-글래스(이하, SOG라 함) 용액으로 피복한 후, 가열을 행함으로써, 레지스트 패턴의 필러들 사이의 간극을 SOG로 채운다.
그 후, 나머지 실리카 입자들 및 레지스트 필러 패턴을 피복하는 과잉 SOG를 에칭에 의해 제거하여, 필러들 간의 간극을 채우는 SOG 509를 포함한 레지스트 필러 패턴을 형성한다.
이어서, 열 경화성 레지스트 필러를 에칭에 의해 제거한다. 이 단계의 결과로서, 얇은 금속층 상에 상기 레지스트 필러 패턴과는 역 패턴 구조를 갖는 SOG 마스크가 형성된다.
그 후, 얇은 금속층을 SOG 마스크를 이용하여 에칭하여 개구를 구비한 금속 전극층을 형성한다.
최종적으로, SOG 마스크를 제거시켜, 실시예에 따른 반도체 발광 장치를 제조한다.
(D) 전자 빔 리소그래피를 이용한 공정
전자 빔 리소그래피를 이용한 공정에 의해 개구를 구비한 금속 전극층을 또한 형성할 수 있다. 실시예에 따른 발광 장치의 이런 제조 공정은
기판 상에 화합물 반도체 층을 형성하는 단계,
상기 화합물 반도체 층의 광 추출 측 상에 금속 전극층을 형성하는 단계, 및
광 추출 측에 대향하는 측 상에서 상기 기판 상에 대향 전극층을 형성하는 단계를 포함하고,
상기 금속 전극층을 형성하는 단계는
얇은 금속층을 형성하는 단계,
상기 얇은 금속층을 전자 빔 레지스트로 피복하여 레지스트 층을 형성하는 단계,
상기 레지스트 층에 대해, 형상할 개구의 형상에 대응하는 패턴을 전자 빔에 의해 상기 레지스트 층 상에 드로잉한 후 현상하여 레지스트 패턴을 형성하는 전자 빔 리소그래피 공정을 행하는 단계, 및
상기 얇은 금속층을 상기 레지스트 패턴을 마스크로서 이용하여 에칭하여 상기 레지스트 층에 개구를 형성하는 단계를 포함한다.
제2 실시예에 따른 반도체 발광 장치는 특별한 미세 요철 구조를 갖는 광 추출층을 포함한다. 미세 요철 구조는 금속 전극층에 개구를 형성하는 방법으로서, 상술한 (A) 내지 (D) 공정 중 임의 공정을 적용함으로써 형성될 수 있다. 구체적으로, 우선 프리미티브(primitive) 광 추출층으로서 높은 투과율의 유전체 또는 전자 전도성 막을, 예를 들어, 200㎚ 내지 500㎚의 두께로 상대적으로 두껍게 형성한 후, 유전체 또는 전자 전도막에 대해 (A) 내지 (D) 공정 중 임의 공정에 따라 형성된 패턴 마스크를 이용하여 RIE를 행한다.
보다 구체적으로는, 예를 들어, 반도체 발광 장치는 다음과 같이 제조될 수 있다. 우선, 기판 상에 원하는 방법에 의해 화합물 반도체 층을 형성한 후, 화합물 반도체 층 상에 기상 피착에 의해 Au/Au-Zn(3%)의 얇은 금속층을 형성한다. 이어서, 이들 층을 30분간 450℃에서 어닐링을 행하여, 얇은 금속층을 전류 확산층과 옴 접촉을 유지할 수 있도록 하는 것이 바람직하다. 이런 어닐링 처리는 양호한 옴 접촉을 제공한다. 이어서, Au/Au-Zn 층을 전자 빔 레지스트로 피복하여 300㎚ 두께의 레지스트 층을 형성한다. 이와 같이 형성된 레지스트 층에 대해 전자 빔 리소그래피 시스템에 의해 전자 빔 리소그래피 공정을 행한 후, 현상시켜 원하는 배열의 개구가 설계되어 있는 패턴 마스크를 형성한다. 그 후, Au/Au-Zn 층을 이온-밀링 기계에 의해 패턴 마스크를 통해 에칭하여 개구를 형성한다.
그 후, 원하는 반도체 발광 장치의 구조에 따라 선택된 공정에 의해 광 추출층을 형성한다. 제1 실시예의 장치를 형성해야 하는 경우, 개구를 구비한 Au/Au-Zn 층 상에 기상 피착에 의해 50㎚ 두께의 ZnS 막을 형성한다.
제2 실시예의 장치를 형성해야 하는 경우, 개구를 구비한 Au/Au-Zn 층 상에 기상 피착에 의해 400㎚ 두께의 ZnS 막을 우선 형성한다. 이어서, ZnS 막을 전자 빔 레지스트로 피복하여 300㎚ 두께의 레지스트 층을 형성한다. 이와 같이 형성된 레지스트 층에 대해 전자 빔 리소그래피 시스템에 의해 전자 빔 리소그래피 공정을 행한 후, 현상시켜 원하는 요철 구조에 대응하는 패턴 마스크를 형성한다. 그 후, RIE 기계에 의해 패턴 마스크를 통해 ZnS 막을 에칭하여 미세 요철 구조를 갖는 광 추출층을 형성한다.
최종적으로, 금속 전극층의 일부 상에 와이어 본딩용 패드 전극을 형성하여 실시예에 따른 반도체 발광 장치를 얻는다.
실시예는 이하의 예들에서 더 상세히 기술하기로 하며, 이들 예에서는, 종래 금속 패드 전극을 포함한 공지의 반도체 장치의 특성을 실시예에 따른 개구를 구비한 금속 전극을 포함한 장치의 특성과 비교하였다.
(예 1 및 비교예 1))
상기한 공정에 따라, 반도체 발광 장치를 제조하였다. 예 1에서, 장치는 종래 장치와 동일한 300 제곱㎛의 크기로 제작하여, 개구를 구비한 금속 전극을 포함한 장치의 특성을 종래 장치와 비교하여 평가할 수 있었다.
도 2a에 도시된 바와 같이, n-GaAs 기판(101) 상에 n-형 InAlP 클래드 층, InGaP 활성층 및 p-형 InAlP 클래드 층을 포함한 이종 구조체(102)를 형성하였다. 또한, 그 위에 4-원소 p-형 InGaAlP의 전류 확산층(103)을 에피택셜 성장시켰다. 이와 같이 형성된 전류 확산층 상에, 옴 접촉이 확보되도록 p-형 GaAs 접촉층(104)(두께 0.1㎛)을 형성하였다. 기판의 반대 측 상에, n-형 대향 전극(107)을 제공하였다.
후속하여, p-형 GaAs 접촉층 상에, 기상 피착에 의해 Au(10㎚)/Au-Zn(3%)(두께: 30㎚)의 얇은 금속층(105A)을 형성하였다. 그 후, 형성된 층을 질소 가스 분위기 하에서 30분간 450℃에서 어닐링 처리를 행하여 p-형 GaAs 접촉층과 완전히 옴 접촉시켰다.
그 후, 얇은 금속층을 전자 빔 레지스트(후지쯔사에서 제조된 FEP-301®)로 피복하여 300㎚ 두께의 레지스트 층을 형성하였다. 이어서, 레지스트 층을 패턴 생성기를 갖춘 전자 빔 노광계(가속 전압: 50kV)를 이용하여, 개구의 직경 및 간격이 100㎚ 및 200㎚ 각각인 홀 패턴(201)이 형성되도록 처리하였다.(도 2b).
그 후, 얇은 금속층을 가속 전압 및 이온 전류가 500V 및 40mA 각각인 조건 하에서 90초 동안 이온-밀링 기계에 의해 에칭하여, 개구를 구비한 금속 전극층(105)을 형성하였다. 에칭 절차 후, 산소 애싱에 의해 레지스트를 제거하였다(도 2c).
이어서, ZnS(굴절률: 2.3)를 기상 피착시켜 50㎚ 두께의 절연막을 형성하였다(도 2d).
ZnS가 절연체이므로, 패드 전극을 형성하기로 했던 영역에서 ZnS 막을 일부 제거하였다. 최종적으로, 그곳에 패드 전극을 형성하여 반도체 발광 장치를 획득하였다(도 2e). 획득한 반도체 발광 장치는 635㎚의 광을 방출하였다.
독립적으로, 비교 반도체 발광 장치를 제조하였다(비교 예 1). 비교 장치에서, 접촉층 상에 단지 패드 전극만을 형성하였다. 제조된 각 장치를 300 제곱㎛의 크기로 다이싱하여, 베어 칩의 형태로 특성을 비교하여 평가하였다. 전압-전류 특성의 그래프를 도시하는, 도 3a에 결과가 제시되어 있다. 도 3a는 개구를 구비한 금속 전극으로 인해, 실시예의 장치는 동일한 전류에서 종래 장치보다 낮은 전압을 나타낸 것을 보여준다. 또한, 도 3b는 전류에 관련한 발광 특성을 보여준다. 도 3b에서 나타난 바와 같이, 광 추출층(ZnS 막)은 개구를 구비한 금속 전극이 더 밝은 발광을 나타낼 정도로 투과율을 향상시킨다. 또한, 전류가 증가함에 따라, 비교 예 1의 장치는 휘도를 상당히 잃는 반면, 광 추출층 및 개구를 구비한 전극을 포함한 장치는 휘도를 잃지 않고 유지하였다. 결국, 실시예에 따른 장치는 종래 장치보다 100mA의 전류에서 훨씬 더 밝은 광을 방출하였다.
그것은, 발광 면 전체를 피복하는 금속 전극층에 의해 열 소산 능력이 향상되었으며, 또한 광 추출층이 금속 전극층의 투과율을 향상시켰기 때문이다.
(예 2)
예 1의 장치와 유사한 n-GaAs/n-InAlP/InGaP/p-InAlP/p-InGaAlP/p-GaAs의 구조체를 갖는 반도체 발광 장치를 준비하였다.
p-형 GaAS 접촉층 상에, 기상 피착에 의해 Au(10㎚)/Au-Zn(3%)(두께: 30㎚)의 얇은 금속층(105A)을 형성한 후(도 4a), 접촉층과 완전히 옴 접촉되도록 질소 가스 분위기 중에서 30분간 450℃로 어닐링을 행하였다.
그 후, 얇은 금속층을 예 1에서와 같은 방법으로 전자 빔 레지스트로 피복하여 300㎚ 두께의 레지스트 층을 형성하였다. 그 후, 레지스트 층을 패턴 생성기를 갖춘 전자 빔 노광계(가속 전압: 50kV)를 이용하여, 개구의 직경 및 간격이 100㎚ 및 200㎚ 각각인 홀 패턴(201)이 형성되도록 처리하였다.(도 4b).
그 후, 얇은 금속층을 가속 전압 및 이온 전류가 500V 및 40mA 각각인 조건 하에서 90초 동안 이온-밀링 기계에 의해 에칭하여, 개구를 구비한 금속 전극층을 형성하였다. 에칭 절차 후, 산소 애싱에 의해 레지스트를 제거하였다(도 4c).
이어서, ZnS(굴절률: 2.3)를 기상 피착시켜 400㎚ 두께의 절연막(106A)을 형성하였다(도 4d). ZnS 막 상에, 300㎚의 전자 빔 레지스트 층을 상기와 같은 방법으로 형성하였다. 그 후, 레지스트 층을 패턴 생성기를 갖춘 전자 빔 노광계(가속 전압: 50kV)를 이용하여, 도트의 직경 및 간격이 200㎚ 및 300㎚ 각각인 도트 패턴 마스크(401)가 형성되도록 처리하였다(도 4e).
그 후, 절연막(106A)을 도트 패턴 마스크(401)를 통해 RIE 장치에 의해 Cl2/Ar=10/10sccm, 5mTorr 및 ICP/Bias=100/300W의 조건 하에서 1분간 에칭하였다. 이후에, 나머지 레지스트를 O2 애셔에 의해 제거하였다. 이러한 에칭 절차에 의해 크기가 200㎚, 간격이 300㎚ 및 높이가 300㎚인 돌기부들을 갖는 요철 구조를 구비한 절연막인 광 추출층(106B)이 형성되었다(도 4f).
ZnS가 절연체이므로, 패드 전극을 형성하려고 했던 영역에서 ZnS 막을 일부 제거시킨다. 최종적으로, 그곳에 패드 전극(202)을 형성하여 반도체 발광 장치를 획득하였다(도 4g).
독립적으로, 비교 반도체 발광 장치를 제조하였다(비교 예 2). 비교 장치를 제조하기 위해, 금속 전극층 및 광 추출층 대신에 패드 전극만을 제공하는 것을 제외하고, 예 2의 절차를 반복하였다. 제조된 각 장치는 베어 칩의 형태로 특성을 비교하여 평가하였다. 결과적으로, 개구를 구비한 금속 전극으로 인해, 또한 미세 요철 구조의 광 추출층으로 인해, 실시예의 장치는 동일한 전류에서 종래 장치보다 낮은 전압을 나타내었다. 도 5는 전류에 관련한 휘도 특성을 보여준다. 도 5에 나타난 바와 같이, 전류가 수십 밀리암페어만큼 낮으면, 예 2의 장치는 비교 예 2의 것과 거의 동일한 휘도를 나타내었다. 그러나, 전류가 증가함에 따라, 비교 예 1의 장치는 휘도를 상당히 잃는 반면, 예 2의 장치는 휘도를 잃지 않고 유지하였다. 결과적으로, 예 2의 장치가 비교 예 2의 장치보다 전류 100mA에서 훨씬 더 밝은 광을 방출하였다.
그것은, 발광 면 전체를 피복하는 금속 전극층에 의해 열 소산 능력이 향상되었으며, 또한 미세 요철 구조의 광 추출층이 금속 전극층의 투과율을 향상시켰기 때문이다.
(예 3 및 비교 예 3)
반도체 발광 장치를 제조하였다. 이 장치는 예 1과 동일한 구조를 갖지만, 크기는 일반적인 반도체 장치보다 큰 1 제곱mm이었다.
독립적으로, 비교 반도체 발광 장치를 제조하였다(비교 예 3). 비교 장치를 제조하기 위해, 금속 전극층 및 광 추출층 대신에 얇은 와이어에 연결되는 패드 전극만을 제공하는 것을 제외하고, 예 3의 절차를 반복하였다. 각 장치는 베어 칩의 형태로 특성을 비교하여 평가하였다. 결과적으로, 전류가 1A일 경우, 예 3의 장치의 순방향 전압은 비교 예 3의 장치보다 0.2V 낮다. 또한, 전류가 500mA일 경우, 예 3의 장치는 비교 예 3보다 2.5배 더 밝은 광을 방출하였다.
그러한 결과는, 개구를 구비한 금속 전극 및 특별한 광 추출층을 포함한 실시예에 따른 반도체 발광 장치가 대규모 칩의 반도체 발광 장치로서 유리하게 기능하는 것으로 나타났다.
(예 4 및 비교 예 4)
반도체 발광 장치를 제조하였다. 이 장치는 예 2와 동일한 구조를 갖지만, 크기는 일반적인 반도체 장치보다 큰 1 제곱mm이었다.
독립적으로, 비교 반도체 발광 장치를 제조하였다(비교 예 4). 비교 장치를 제조하기 위해, 금속 전극층 및 광 추출층 대신에 얇은 와이어에 연결되는 패드 전극만을 제공하는 것을 제외하고, 예 4의 절차를 반복하였다. 각 장치는 베어 칩의 형태로 특성을 비교하여 평가하였다. 결과적으로, 전류가 1A일 경우, 예 4의 장치의 순방향 전압은 비교 예 4의 장치보다 0.2V 낮다. 또한, 전류가 500mA일 경우, 예 4의 장치는 비교 예 4보다 2.5배 더 밝은 광을 방출하였다.
그러한 결과는, 개구를 구비한 금속 전극 및 특별한 광 추출층을 포함한 실시예에 따른 반도체 발광 장치가 대규모 칩의 반도체 발광 장치로서 유리하게 기능하는 것으로 나타났다.
(예 5 및 비교 예 5)
절연막으로서 ZnS 막 대신 60㎚ 두께의 SiN 막(굴절률: 2.0)을 CVD법에 의해 형성하는 것을 제외하곤 예 3의 절차를 반복하여, 크기가 1 제곱mm인 반도체 발광 장치를 준비하였다.
독립적으로, 비교 반도체 발광 장치를 제조하였다(비교 예 5). 비교 장치를 제조하기 위해, 금속 전극층 및 광 추출층 대신에 얇은 와이어에 연결되는 패드 전극만을 제공하는 것을 제외하고, 예 5의 절차를 반복하였다. 각 장치는 베어 칩의 형태로 특성을 비교하여 평가하였다. 결과적으로, 전류가 1A일 경우, 예 5의 장치의 순방향 전압은 비교 예 5의 장치보다 0.2V 낮다. 또한, 전류가 500mA일 경우, 예 5의 장치는 비교 예 5보다 2.3배 더 밝은 광을 방출하였다. 이와 같이, 효과가 약간 감소되어, 휘도는 덜 개선되었다. 이는, 광 추출층이 예 3보다 낮은 굴절률을 갖기 때문인 것으로 추정된다.
(예 6 및 비교 예 6)
절연 Zns막 대신 60㎚ 두께의 전자 전도성 ITO 막(굴절률: 2.0)을 스퍼터링에 의해 형성한 것을 제외하곤 예 3의 절차를 반복하여, 크기가 1 제곱mm인 반도체 발광 장치를 준비하였다. ITO 막이 전자 전도성이므로, ITO 막의 어떤 부분도 제거시킴이 없이 그 위에 패드 전극을 직접 형성하였다.
독립적으로, 비교 반도체 발광 장치를 제조하였다(비교 예 6). 비교 장치를 제조하기 위해, 금속 전극층 및 광 추출층 대신에 얇은 와이어에 연결되는 패드 전극만을 제공하는 것을 제외하고, 예 6의 절차를 반복하였다. 각 장치는 베어 칩의 형태로 특성을 비교하여 평가하였다. 결과적으로, 전류가 1A일 경우, 예 6의 장치의 순방향 전압은 비교 예 6의 장치보다 0.2V 낮다. 또한, 전류가 500mA일 경우, 예 6의 장치는 비교 예 6보다 2.25배 더 밝은 광을 방출하였다.
(예 7 및 비교 예 7)
전자 빔 레지스트 대신 i-선 레지스트를 이용하여 금속 전극층에 개구들을 형성하는 것을 제외하곤 예 3의 절차를 반복하여, 크기가 1 제곱mm인 반도체 발광 장치를 준비하였다. 구체적으로, 얇은 금속층을 i-선 레지스트(TOKYO OHKA KOGYO CO., LTD가 제조한 THMR-iP3650®)로 피복하여 1㎛ 두께의 레지스트 층을 형성한 후, i-선 스테퍼 노광계를 이용하여, 개구의 직경 및 간격이 500㎚ 및 1㎛ 각각인 홀 패턴이 형성되도록 레지스트 층을 처리하였다. 그 후, 예 3의 절차를 반복하여 반도체 발광 장치를 제조하였다.
독립적으로, 비교 반도체 발광 장치를 제조하였다(비교 예 7). 비교 장치를 제조하기 위해, 금속 전극층 및 광 추출층 대신에 얇은 와이어에 연결되는 패드 전극만을 제공하는 것을 제외하고, 예 7의 절차를 반복하였다. 각 장치는 베어 칩의 형태로 특성을 비교하여 평가하였다. 결과적으로, 전류가 1A일 경우, 예 7의 장치의 순방향 전압은 비교 예 7의 장치보다 0.15V 낮다. 또한, 전류가 500mA일 경우, 예 7의 장치는 비교 예 7보다 2.0배 더 밝은 광을 방출하였다.
(예 8 및 비교 예 8)
전자 빔 레지스트 대신 i-선 레지스트를 이용하여 금속 전극층에 개구들을 형성하는 것을 제외하곤 예 4의 절차를 반복하여, 크기가 1 제곱mm인 반도체 발광 장치를 준비하였다. 구체적으로, 얇은 금속층을 i-선 레지스트(TOKYO OHKA KOGYO CO., LTD가 제조한 THMR-iP3650®)로 피복하여 1㎛ 두께의 레지스트 층을 형성한 후, i-선 스테퍼 노광계를 이용하여, 개구의 직경 및 간격이 500㎚ 및 1㎛ 각각인 홀 패턴이 형성되도록 레지스트 층을 처리하였다. 그 후, 예 4의 절차를 반복하여 반도체 발광 장치를 제조하였다.
독립적으로, 비교 반도체 발광 장치를 제조하였다(비교 예 8). 비교 장치를 제조하기 위해, 금속 전극층 및 광 추출층 대신에 얇은 와이어에 연결되는 패드 전극만을 제공하는 것을 제외하고, 예 8의 절차를 반복하였다. 각 장치는 베어 칩의 형태로 특성을 비교하여 평가하였다. 결과적으로, 전류가 1A일 경우, 예 8의 장치의 순방향 전압은 비교 예 8의 장치보다 0.15V 낮다. 또한, 전류가 500mA일 경우, 예 8의 장치는 비교 예 8보다 1.9배 더 밝은 광을 방출하였다.
(예 9 및 비교 예 9)
개구의 직경 및 간격이 1.5㎛ 및 2㎛ 각각인 홀 패턴을 형성하는 것을 제외하곤 예 7의 절차를 반복하여, 크기가 1 제곱mm인 반도체 발광 장치를 준비하였다.
독립적으로, 비교 반도체 발광 장치를 제조하였다(비교 예 9). 비교 장치를 제조하기 위해, 금속 전극층 및 광 추출층 대신에 얇은 와이어에 연결되는 패드 전극만을 제공하는 것을 제외하고, 예 9의 절차를 반복하였다. 각 장치는 베어 칩의 형태로 특성을 비교하여 평가하였다. 결과적으로, 전류가 1A일 경우, 예 9의 장치의 순방향 전압은 비교 예 9의 장치보다 0.1V 낮다. 또한, 전류가 500mA일 경우, 예 9의 장치는 비교 예 9보다 1.7배 더 밝은 광을 방출하였다.
이러한 결과는, 개구의 직경 및 간격이 증가할 경우 발광은 덜 개선되려는 경향을 나타낸다는 것을 보여준다. 이는, 전류 확산 변화로 인한 것으로 추정된다.
(예 10 및 비교 예 10)
예 1의 장치와 유사한, n-GaAs/n-InAlP/InGaP/p-InAlP/p-InGaAlP/p-GaAs의 구조체를 갖는 반도체 발광 장치를 준비하였다. p-형 GaAS 층(접촉층)(104) 상에, 기상 피착에 의해 Au(두께: 10㎚)/Au-Zn(3%)(두께: 30㎚)의 얇은 금속층(105A)을 형성한 후, 질소 가스 분위기 중에서 30분간 450℃로 어닐링을 행하였다.
그 후, 얇은 금속층(105A)을 레지스트(TOKYO OHKA KOGYO CO., LTD가 제조한 THMR-iP3250®)에 에틸 락테이트(EL)를 1:1의 비율로 섞어 희석시킨 용액으로 30초간 2000rpm으로 스핀 코팅한 후, 핫-플레이트 상에서 90초간 110℃에서 가열시켜 용매를 증발시켰다. 이 레지스트를 질소 분위기 중에서 250℃로 어닐링을 행하여 열적으로 경화시켰다. 이와 같이 형성된 레지스트 층(601A)은 300㎚의 두께를 가졌다.
독립적으로, 200㎚ 직경의 실리카 입자들을 에틸 락테이트 중에 분산시켰다. 입자들의 양은 8중량%가 되도록 조정하였다. 이어서, 실리카 입자:아크릴 단량체의 용적 비가 1:3이 되도록 혼합물에 아크릴 단량체를 첨가하여 분산매(dispersion)를 얻었다. 아크릴 단량체로서, 에톡시레이티드 (6) 트리메틸롤프로판 트리아크릴레이트(이하, "E6TPTA"라 함)를 사용하였다. 이후에, 얻어진 분산매를 기판 상에 형성된 레지스트 층 상에 적하하고, 60초간 2000rpm으로 스핀-코팅하였다. 스핀-코팅 절차 후, 그 용매를 60초간 110℃에서 베이킹에 의해 완전히 제거하였다. 이후에, 이와 같이 형성된 층을 1시간 동안 150℃에서 어닐링에 의해 경화시켜 실리카 입자들(602A)이 규칙적으로 배열되어진 단입자 층을 형성하였다(도 6a).
그 후, 실리카 입자층을 CF4 유량: 30sccm, 압력: 1.33Pa(10mTorr) 및 파워: 100W의 조건 하에서 2분간 반응성 이온 에칭(RIE) 장치에 의해 에칭함으로써, 실리카 입자의 크기가 150㎚로 감소하여(도 6b) 입자들 중에 간극이 형성되었다.
후속하여, 레지스트 층을 O2 유량: 30sccm, 압력: 1.33Pa(10mTorr) 및 파워: 100W의 조건 하에서 실리카 입자층을 마스크로서 사용하여 5분간 에칭함으로써 레지스트 필러 패턴을 형성하였다(도 6c).
기판 상에 이와 같이 형성된 레지스트 필러 패턴 상에, 유기 SOG 조성물(TOKYO OHKA KOGYO CO., LTD가 제조한 OCD-T7 T-14000®)을 적하하여 60초간 2000rpm으로 스핀-코팅하였다. 스핀-코팅 절차 후, 그 용매를 60초간 110℃에서 베이킹함에 의해 완전히 제거시켰다. 그 후, 이와 같이 형성된 층을 1시간 동안 250℃에서 어닐링에 의해 경화시킴으로써, 레지스트 필러 패턴을 SOG 층(603A)에 완전히 매립시켰으며 그 표면을 평탄화시켰다(도 6d).
평탄화된 SOG 층을 CF4 유량: 30sccm, 압력: 1.33Pa(10mTorr) 및 파워: 100W의 조건 하에서 10분간 에칭 백시켜 레지스트 필러 패턴의 상부를 노출시켰다(도 6e).
그 후, 레지스트 필러 패턴(601)을 O2 유량: 30sccm, 압력: 1.33Pa(10mTorr) 및 파워: 100W의 조건 하에서 3분간 에칭하여 완전히 제거시켜 SOG의 홀 패턴(603)을 형성하였다(도 6f).
그 후, 얇은 금속층(105A)을 가속 전압 및 이온 전류 500V 및 40mA 각각인 조건 하에서 이온-밀링 기계에 의해 90초간 에칭하여 개구를 구비한 금속 전극층(105)을 형성하였다(도 6g). 에칭 절차 후, SOG를 5%의 플루오르화 수소산 용액 중에 침지시켜 제거하였다(도 6g).
후속하여, 금속 전극층(105) 상에 기상 피착에 의해 60㎚ 두께의 ZnS 막(굴절률: 2.3)(106A)을 형성하였다.
최종적으로, 패드 전극을 형성하고자 했던 영역에서 ZnS 막 일부를 제거한 후, 그곳에 패드 전극(202)을 형성하여 반도체 발광 장치를 획득하였다(도 6h).
독립적으로, 비교 반도체 발광 장치를 제조하였다(비교 예 10). 비교 장치를 제조하기 위해, 금속 전극층 및 광 추출층 대신에 얇은 와이어에 연결되는 패드 전극만을 제공하는 것을 제외하고, 예 10의 절차를 반복하였다. 제조된 각 장치를 1 제곱mm의 크기로 다이싱하여, 베어 칩의 형태로 특성을 비교하여 평가하였다. 결과적으로, 전류가 1A일 경우, 예 10의 장치의 순방향 전압은 비교 예 10의 장치보다 0.2V 낮다. 또한, 전류가 500mA일 경우, 예 10의 장치는 비교 예 10보다 2.5배 더 밝은 광을 방출하였다.
(예 11 및 비교 예 11)
예 10의 절차를 반복하여 화합물 반도체 층 상에 금속 전극층(105)을 형성하였다(도 7a 내지 도 7g).
금속 전극층(105) 상에, 기상 피착에 의해 500㎚ 두께의 ZnS 막(굴절률: 2.3)(601A)을 형성하였다. 형성된 ZnS 막 상에, 300㎚ 두께의 전자 빔 레지스트 층을 예 2에서와 동일한 방법으로 형성하였다. 그 후, 레지스트 층을 패턴 생성기를 갖춘 전자 빔 노광계(가속 전압: 50kV)를 이용하여, 도트의 크기 및 간격이 300㎚ 및 500㎚ 각각인 도트 패턴(401)이 형성되도록 처리하였다.(도 7h). 여기서, "크기"란 위로부터 보아 패턴의 단면적으로부터 산정한 원에 상당하는 직경을 의미한다.
후속하여, ZnS 막을 Cl2/Ar=10/10sccm, 5mTorr 및 ICP/Bias=100/300W의 조건 하에서 1분간 RIE 장치에 의해 에칭하였다. 그 후, 나머지 레지스트는 O2 애셔에 의해 제거하였다. 이러한 에칭 절차에 의해, 크기가 300㎚, 간격이 500㎚ 및 높이가 300㎚인 돌기부들을 갖는 요철 구조를 구비한 ZnS 막인 광 추출층(106B)이 형성되었다(도 7i).
최종적으로, 패드 전극을 형성하고자 했던 영역에서 ZnS 막 일부를 제거한 후, 그곳에 패드 전극(202)을 형성하여 반도체 발광 장치를 획득하였다(도 7j).
독립적으로, 비교 반도체 발광 장치를 제조하였다(비교 예 11). 비교 장치를 제조하기 위해, 금속 전극층 및 광 추출층 대신에 얇은 와이어에 연결되는 패드 전극만을 제공하는 것을 제외하고, 예 11의 절차를 반복하였다. 제조된 각 장치를 1 제곱mm의 크기로 다이싱하여, 베어 칩의 형태로 특성을 비교하여 평가하였다. 결과적으로, 전류가 1A일 경우, 예 11의 장치의 순방향 전압은 비교 예 11의 장치보다 0.2V 낮다. 또한, 전류가 500mA일 경우, 예 11의 장치는 비교 예 11보다 2.4배 더 밝은 광을 방출하였다.
(예 12 및 비교 예 12)
예 1의 장치와 유사한, n-GaAs/n-InAlP/InGaP/p-InAlP/p-InGaAlP/p-GaAs의 구조체를 갖는 반도체 발광 장치를 준비하였다. p-형 GaAS 층(104) 상에, 기상 피착에 의해 Au(두께: 10㎚)/Au-Zn(3%)(두께: 130㎚)의 얇은 금속층(105A)을 형성한 후, 질소 가스 분위기 중에서 30분간 450℃로 어닐링을 행하였다.
그 후, Au/Au-Zn층(105A)을 레지스트(TOKYO OHKA KOGYO CO., LTD가 제조한 THMR-iP3250®)에 에틸 락테이트(EL)를 1:3의 비율로 섞어 희석시킨 용액으로 30초간 2000rpm으로 스핀 코팅한 후, 핫-플레이트 상에서 90초간 110℃에서 가열시켜 용매를 증발시켰다. 이 레지스트를 질소 분위기 중에서 250℃로 어닐링을 행하여 열적으로 경화시켰다. 이와 같이 형성된 레지스트 층(801A)은 100㎚의 두께를 가졌다.
후속하여, 레지스트 층을 유기 SOG 조성물(TOKYO OHKA KOGYO CO., LTD가 제조한 OCD-T7 T-5500®)에 에틸 락테이트(EL)를 1:5의 비율로 섞어 희석시킨 용액으로 60초간 2000rpm으로 스핀-코팅하였다. 스핀-코팅 절차 후, 그 용매를 60초간 110℃에서 베이킹함에 의해 완전히 제거시켰다. 이후에, 이와 같이 형성된 층을 1시간 동안 250℃에서 어닐링에 의해 경화시켰다. 이와 같이 형성된 SOG 층(802A)은 30㎚의 두께를 가졌다(도 8a).
SOG 층을 또한 160000 분자 중량 폴리스틸렌(이하, "PS"라 함) 및 45000 분자 중량 폴리메틸 메타크릴레이트(이하, "PMMA"라 함)를 함유한 블록 중합체 용액으로 3000rpm으로 스핀-코팅한 후, 그 용매를 90초 동안 110℃에서 프리베이킹함에 의해 제거시켜 블록 공중합체(803A)를 형성하였다(도 8b). 그 후, 블록 공중합체 층을 질소 가스 분위기 중에서 4 시간 동안 210℃에서 어닐링을 행함으로써, PS 및 PMMA를 크기가 40㎚인 PMMA 마이크로도메인들이 60㎚의 간격으로 배열되어 있는 도트 패턴(803)이 형성되도록 상 분리시켰다(도 8c).
이와 같이 상 분리된 블록 공중합체를 O2 유량: 30sccm, 압력: 13.3Pa(100mTorr) 및 파워: 100W의 조건 하에서 10초 동안 RIE에 의해 에칭하였다. PS 및 PMMA는 에칭 레이트가 다르므로, PS의 홀 패턴이 형성되도록 PMMA를 선택적으로 에칭하였다.
그 후, 하지의 SOG 층을 CF4 유량: 30sccm, 압력: 1.33Pa(10mTorr) 및 파워:100W의 조건 하에서 RIE 장치에서 마스크로서 PS의 홀 패턴을 이용하여 1 분간 에칭하여, SOG 홀 패턴을 형성하였다.
그 후, 레지스트 층을 O2 유량: 30sccm, 압력: 1.33Pa(10mTorr) 및 파워: 100W의 조건 하에서 RIE 장치에서 마스크로서 SOG 홀 패턴을 이용하여 60초간 RIE로 에칭하여, 레지스트 홀 마스크를 형성하였다(도 8d).
후속하여, Au/Au-Zn 층을 가속 전압 및 이온 전류가 500V 및 40mA 각각인 조건 하에서 100초 동안 이온-밀링 기계에 의해 에칭하여, 개구를 구비한 금속 전극층(105)을 형성하였다(도 8e).
그 후, 50㎚ 두께의 ZnS 막(굴절률: 2.3)(106A)을 기상 피착에 의해 형성하였다(도 8f).
최종적으로, 패드 전극을 형성하고자 했던 영역에서 ZnS 막 일부를 제거한 후, 그곳에 패드 전극(202)을 형성하여 반도체 발광 장치를 획득하였다(도 8g).
독립적으로, 비교 반도체 발광 장치를 제조하였다(비교 예 12). 비교 장치를 제조하기 위해, 금속 전극층 및 광 추출층 대신에 얇은 와이어에 연결되는 패드 전극만을 제공하는 것을 제외하고, 예 12의 절차를 반복하였다. 제조된 각 장치를 1 제곱mm의 크기로 다이싱하여, 베어 칩의 형태로 특성을 비교하여 평가하였다. 결과적으로, 전류가 1A일 경우, 예 12의 장치의 순방향 전압은 비교 예 12의 장치보다 0.2V 낮다. 또한, 전류가 500mA일 경우, 예 12의 장치는 비교 예 12보다 2.4배 더 밝은 광을 방출하였다.
(예 13 및 비교 예 13)
예 12의 절차를 반복하여 화합물 반도체 층 상에 금속 전극층(105)을 형성하였다(도 9a 내지 도 9e).
금속 전극층(105) 상에, 기상 피착에 의해 400㎚ 두께의 ZnS 막(굴절률: 2.3)(106A)을 형성하였다. 형성된 ZnS 막 상에, 300㎚ 두께의 전자 빔 레지스트 층을 예 2에서와 동일한 방법으로 형성하였다. 그 후, 레지스트 층을 패턴 생성기를 갖춘 전자 빔 노광계(가속 전압: 50kV)를 이용하여, 도트의 크기 및 간격이 150㎚ 및 200㎚ 각각인 도트 패턴(401)이 형성되도록 처리하였다(도 9f).
후속하여, ZnS 막을 Cl2/Ar=10/10sccm, 5mTorr 및 ICP/Bias=100/300W의 조건 하에서 90초간 RIE 장치에 의해 에칭하였다. 그 후, 나머지 레지스트는 O2 애셔에 의해 제거하였다. 이러한 에칭 절차에 의해, 크기가 150㎚, 간격이 200㎚ 및 높이가 400㎚인 돌기부들을 갖는 요철 구조를 구비한 ZnS 막인 광 추출층(106B)을 형성하였다(도 9g).
최종적으로, 패드 전극을 형성하고자 했던 영역에서 ZnS 막 일부를 제거한 후, 그곳에 패드 전극(202)을 형성하여 반도체 발광 장치를 획득하였다(도 9h).
독립적으로, 비교 반도체 발광 장치를 제조하였다(비교 예 13). 비교 장치를 제조하기 위해, 금속 전극층 및 광 추출층 대신에 얇은 와이어에 연결되는 패드 전극만을 제공하는 것을 제외하고, 예 13의 절차를 반복하였다. 제조된 각 장치를 1 제곱mm의 크기로 다이싱하여, 베어 칩의 형태로 특성을 비교하여 평가하였다. 결과적으로, 전류가 1A일 경우, 예 13의 장치의 순방향 전압은 비교 예 13의 장치보다 0.2V 낮다. 또한, 전류가 500mA일 경우, 예 13의 장치는 비교 예 13보다 2.45배 더 밝은 광을 방출하였다.
(예 14 및 비교 예 14)
예 1의 장치와 유사한, n-GaAs/n-InAlP/InGaP/p-InAlP/p-InGaAlP/p-GaAs의 구조체를 갖는 반도체 발광 장치를 준비하였다. p-형 GaAS 층(104) 상에, 기상 피착에 의해 Au(두께: 10㎚)/Au-Zn(3%)(두께: 40㎚)의 얇은 금속층(105A)을 형성한 후, 질소 가스 분위기 중에서 30분간 450℃로 어닐링을 행하였다.
그 후, Au/Au-Zn 층을 레지스트(TOKYO OHKA KOGYO CO., LTD가 제조한 THMR-iP3250®)에 에틸 락테이트(EL)를 1:2 비율로 섞어 희석시킨 용액으로 30초간 2000rpm으로 스핀 코팅한 후, 핫-플레이트 상에서 90초간 110℃에서 가열시켜 용매를 증발시켰다. 이와 같이 형성된 레지스트 층(801A)은 150㎚의 두께를 가졌다(도 10a).
독립적으로, 석영 몰드(1001)를 준비하였다. 석영 몰드 상에, 크기가 200㎚이고 높이가 150㎚인 필러들이 300㎚의 간격을 두고 배열되도록 요철 패턴을 미리 새겨 넣었다(9 ㎠의 면적 이내). 그 위에 상기와 같은 방법으로 형성된 레지스트 층을 구비한 기판을 120℃에서 가열시키는 동안, 요철 패턴이 레지스트 층과 접촉될 수 있도록 석영 몰드를 레지스트 층 상에 위치시키고 나서 10MPa의 압력을 가하여 레지스트 층에 밀착시켜 임프린팅을 행하였다(도 10b). 임프린팅 절차 후, 기판을 실온까지 냉각시킨 후, 석영 몰드를 레지스트 층에서 해방시켰다. 임프린팅 절차의 결과로서, 레지스트 패턴 상에 음각(intaglio) 패턴(801B)이 형성되었다. 형성된 패턴에는, 크기가 200㎚이고 깊이가 100㎚인 홀들이 300㎚의 간격으로 배열되었다(도 10c).
후속하여, 이와 같이 형성된 음각 레지스트 패턴을 O2 유량: 30sccm, 압력: 10mTorr 및 RF 파워: 100W의 조건 하에서 30초간 에칭하였다. O2 RIE 절차 후, 레지스트 층 내의 홀의 하면을 제거하여 Au/Au-Zn 층(105A)을 노출하였다(도 10d).
그 후, Au/Au-Zn 층(105A)을 가속 전압 및 이온 전류 500V 및 40mA 각각인 조건 하에서 이온-밀링 기계에 의해 90초간 에칭하여 개구를 구비한 금속 전극층(105)을 형성하였다. 에칭 절차 후, 산소 애싱에 의해 레지스트를 제거하였다(도 10e).
이어서, CVD법에 의해 60㎚ 두께의 SiN 막(굴절률: 2.0)(106A)을 형성하였다(도 10f).
최종적으로, 패드 전극을 형성하려고 했던 영역에서 SiN 막을 일부 제거한 후, 그곳에 패드 전극(202)을 형성하여 반도체 발광 장치를 획득하였다(도 10g).
독립적으로, 비교 반도체 발광 장치를 제조하였다(비교 예 14). 비교 장치를 제조하기 위해, 금속 전극층 및 광 추출층 대신에 얇은 와이어에 연결되는 패드 전극만을 제공하는 것을 제외하고, 예 14의 절차를 반복하였다. 제조된 각 장치를 1 제곱mm의 크기로 다이싱하여, 베어 칩의 형태로 특성을 비교하여 평가하였다. 결과적으로, 전류가 1A일 경우, 예 14의 장치의 순방향 전압은 비교 예 14의 장치보다 0.2V 낮다. 또한, 전류가 500mA일 경우, 예 14의 장치는 비교 예 14보다 2.3배 더 밝은 광을 방출하였다.
(예 15 및 비교 예 15)
예 14의 절차를 반복하여 화합물 반도체 층 상에 금속 전극층(105)을 현상하였다(도 11a 내지 도 11e).
금속 전극층(105) 상에, CVD법에 의해 500㎚ 두께의 SiN 막(굴절률: 2.0)(106A)을 형성하였다. 형성된 SiN 막 상에, 300㎚ 두께의 전자 빔 레지스트 층을 예 2에서와 동일한 방법으로 형성하였다. 그 후, 레지스트 층을 패턴 생성기를 갖춘 전자 빔 노광계(가속 전압: 50kV)를 이용하여, 도트의 크기 및 간격이 200㎚ 및 300㎚ 각각인 도트 패턴(401)이 형성되도록 처리하였다.(도 11f).
후속하여, SiN 막을 Cl2/Ar=10/10sccm, 5mTorr 및 ICP/Bias=100/300W의 조건 하에서 90초간 RIE 장치에 의해 에칭하였다. 그 후, 나머지 레지스트는 O2 애셔에 의해 제거하였다. 이러한 에칭 절차에 의해, 크기가 200㎚, 간격이 300㎚ 및 높이가 400㎚인 돌기부들을 갖는 요철 구조를 구비한 SiN 막인 광 추출층(106B)이 형성되었다(도 11g).
최종적으로, 패드 전극을 형성하고자 했던 영역에서 SiN 막 일부를 제거한 후, 그곳에 패드 전극(202)을 형성하여 반도체 발광 장치를 획득하였다(도 11h).
독립적으로, 비교 반도체 발광 장치를 제조하였다(비교 예 15). 비교 장치를 제조하기 위해, 금속 전극층 및 광 추출층 대신에 얇은 와이어에 연결되는 패드 전극만을 제공하는 것을 제외하고, 예 15의 절차를 반복하였다. 제조된 각 장치를 1 제곱mm의 크기로 다이싱하여, 베어 칩의 형태로 특성을 비교하여 평가하였다. 결과적으로, 전류가 1A일 경우, 예 15의 장치의 순방향 전압은 비교 예 15의 장치보다 0.2V 낮다. 또한, 전류가 500mA일 경우, 예 15의 장치는 비교 예 15보다 2.3배 더 밝은 광을 방출하였다.
(예 16 및 비교 예 16)
사파이어 기판(1201) 상에 GaN 버퍼층(1202)을 형성하였다. GaN 버퍼층(1202) 상에, n-GaN:Si 층(1203), INGaN/GaN의 멀티-양자 웰(MQW) 층(1204), p-Al0.2Ga0.8N:Mg 층(1205) 및 p-GaN:Mg 층(1206)을 기재 순으로 에피택셜 성장에 의해 형성하였다. 그 후, 기상 피착에 의해 p-GaN:Mg 층 상에 Ni(두께: 10㎚)/Au(두께: 40㎚)의 층(1207A)을 형성한 후, 옴 접촉이 보장되도록 급속 고온 어닐링을 행하였다(도 12a).
그 후, Ni/Au 층(1207A) 상에 예 2에서와 동일한 방법으로 전자 빔 레지스트를 형성하고, 패턴 생성기를 사용하여 개구의 직경 및 간격이 100㎚ 및 200㎚ 각각인 홀 패턴(1208)이 형성되도록 처리하였다(도 12b).
후속하여, Ni/Au 층을 가속 전압 및 이온 전류가 각각 500V 및 40mA인 조건 하에서 이온-밀링 기계에 의해 120초간 에칭하여 개구를 구비한 금속 전극층(1207)을 형성하였다. 에칭 절차 후, 레지스트를 산소 애싱에 의해 제거하였다(도 12c).
이어서, 금속 전극층 상에 60㎚ 두께의 ZnS 막(굴절률: 2.3)(106A)을 기상 피착에 의해 형성하였다(도 12d).
그 후, n-GaN 층 상에 n-형 전극을 위한 공간을 형성하기 위해 n-GaN 층(1203)을 일부 노출시켰다(도 12e). 최종적으로, n-형 전극(1209) 및 p-형 패드 전극(1210)을 형성하여 반도체 발광 장치를 획득하였다(도 12f). 획득한 반도체 발광 장치는 450㎚의 광을 방출하였다.
독립적으로, 비교 반도체 발광 장치를 제조하였다(비교 예 16). 비교 장치를 제조하기 위해, 금속 전극층 및 광 추출층 대신에 얇은 와이어에 연결되는 패드 전극만을 제공하는 것을 제외하고, 예 16의 절차를 반복하였다. 제조된 각 장치를 1 제곱mm의 크기로 다이싱하여, 베어 칩의 형태로 특성을 비교하여 평가하였다. 결과적으로, 전류가 1A일 경우, 예 16의 장치의 순방향 전압은 비교 예 16의 장치보다 0.25V 낮다. 또한, 전류가 500mA일 경우, 예 16의 장치는 비교 예 16보다 1.8배 더 밝은 광을 방출하였다. 이들 결과로, 실시예에 따른 구조를 갖는 GaN 타입의 장치 또한 실시예의 효과를 나타내는 것이 증명되었다.
(예 17 및 비교 예 17)
예 16의 절차를 반복하여 화합물 반도체 층 상에 금속 전극층(1207)을 형성하였다(도 13a 내지 도 13c).
후속하여, 기상 피착에 의해 400㎚ 두께의 ZnS 막(굴절률: 2.3)(106A)을 형성하였다. 형성된 ZnS 막 상에, 300㎚ 두께의 전자 빔 레지스트 층을 예 2에서와 동일한 방법으로 형성하였다. 그 후, 레지스트 층을 패턴 생성기를 갖춘 전자 빔 노광계(가속 전압: 50kV)를 이용하여 도트의 크기 및 간격이 200㎚ 및 300㎚ 각각인 도트 패턴(401)이 형성되도록 처리하였다.(도 13d).
그 후, ZnS 막을 Cl2/Ar=10/10sccm, 5mTorr 및 ICP/Bias=100/300W의 조건 하에서 1분간 RIE 장치에 의해 에칭하였다. 그 후, 나머지 레지스트는 O2 애셔에 의해 제거하였다. 이러한 에칭 절차에 의해, 크기가 200㎚, 간격이 300㎚ 및 높이가 300㎚인 돌기부들을 갖는 요철 구조를 구비한 ZnS 막인 광 추출층(106B)이 형성되었다(도 13e).
그 후, n-GaN 층 상에 n-형 전극을 위한 공간을 형성하기 위해 n-GaN 층(1203)을 패터닝에 의해 일부 노출시켰다(도 13g). 최종적으로, n-형 전극(1209) 및 p-형 패드 전극(1210)을 형성하여 반도체 발광 장치를 획득하였다(도 13h). 획득한 반도체 발광 장치는 450㎚의 광을 방출하였다.
독립적으로, 비교 반도체 발광 장치를 제조하였다(비교 예 17). 비교 장치를 제조하기 위해, 금속 전극층 및 광 추출층 대신에 얇은 와이어에 연결되는 패드 전극만을 제공하는 것을 제외하고, 예 17의 절차를 반복하였다. 제조된 각 장치를 1 제곱mm의 크기로 다이싱하여, 베어 칩의 형태로 특성을 비교하여 평가하였다. 결과적으로, 전류가 1A일 경우, 예 17의 장치의 순방향 전압은 비교 예 17의 장치보다 0.25V 낮다. 또한, 전류가 500mA일 경우, 예 17의 장치는 비교 예 17보다 1.8배 더 밝은 광을 방출하였다. 이들 결과로, 이 실시예에 따른 구조를 갖는 GaN 타입의 장치 또한 이 실시예의 효과를 나타내는 것이 증명되었다.
(예 18 및 비교 예 18)
예 16의 장치와 유사한, 사파이어 기판/GaN 버퍼층/n-GaN:Si 층/INGaN/GaN의 MQW 층/p-Al0 .2Ga0 .8N:Mg 층 및 p-GaN:Mg 층을 포함한 반도체 발광 장치를 준비하였다. 그 후, p-GaN:Mg 층 상에 Ni(두께: 2㎚)/Ag(두께: 30㎚)의 층을 기상 피착시켜 얇은 금속층(1207A)을 형성한 후, 이 층에 대해 옴 접촉이 보장되도록 급속 고온 어닐링을 행하였다.
그 후, Ni/Ag 층을 에틸 락테이트(EL)와 1:2의 비율로 희석시킨 레지스트 용액((TOKYO OHKA KOGYO CO., LTD가 제조한 THMR-iP3250®)으로 30초간 2000rpm으로 스핀 코팅한 후, 핫-플레이트 상에서 90초간 110℃에서 가열시켜 용매를 증발시킴에 의해 두께가 150㎚인 레지스트 층(1401A)을 형성하였다(도 14a). 독립적으로, 석영 몰드(1402)를 준비하였다. 석영 몰드 상에, 크기가 200㎚이고 높이가 150㎚인 필러들이 300㎚의 간격을 두고 배열되도록 요철 패턴을 미리 새겨 넣었다(9 ㎠의 면적 이내). 그 위에 상기와 같은 방법으로 형성된 레지스트 층을 구비한 기판을 120℃에서 가열시키는 동안, 요철 패턴이 레지스트 층과 접촉될 수 있도록 석영 몰드를 레지스트 층 상에 위치시키고 나서 10MPa의 압력을 가하여 레지스트 층에 밀착시켜 임프린팅을 행하였다. 임프린팅 절차 후, 기판을 실온까지 냉각시킨 후, 석영 몰드를 레지스트 층에서 해방시킨다. 임프린팅 절차의 결과로서, 레지스트 패턴 상에 음각(intaglio) 패턴(1401B)을 형성하였다. 형성된 패턴에는, 크기가 200㎚이고 깊이가 100㎚인 홀들이 300㎚의 간격으로 배열되었다(도 14b).
후속하여, 이와 같이 형성된 음각 레지스트 패턴을 O2 유량: 30sccm, 압력: 10mTorr 및 RF 파워: 100W의 조건 하에서 30초간 에칭하였다. O2 RIE 절차 후, 레지스트 층 내의 홀의 하면을 제거하여 Ni/Ag 층(1207A)을 노출하였다(도 14c).
그 후, Ni/Ag 층을 가속 전압 및 이온 전류 500V 및 40mA 각각인 조건 하에서 이온-밀링 기계에 의해 100초간 에칭하여 개구를 구비한 금속 전극층(1207)을 형성하였다. 에칭 절차 후, 산소 애싱에 의해 레지스트를 제거하였다(도 14d).
금속 전극층 상에, CVD법에 의해 80㎚ 두께의 SiN 막(굴절률: 2.0)(106A)을 형성하였다(도 14e).
그 후, n-GaN 층 상에 n-형 전극을 위한 공간을 형성하기 위해 n-GaN 층(1203)을 일부 노출시켰다(도 14f). 최종적으로, n-형 전극(1209) 및 p-형 패드 전극(1210)을 형성하여 반도체 발광 장치를 획득하였다(도 14g).
독립적으로, 비교 반도체 발광 장치를 제조하였다(비교 예 18). 비교 장치를 제조하기 위해, 금속 전극층 및 광 추출층 대신에 얇은 와이어에 연결되는 패드 전극만을 제공하는 것을 제외하고, 예 18의 절차를 반복하였다. 제조된 각 장치를 1 제곱mm의 크기로 다이싱하여, 베어 칩의 형태로 특성을 비교하여 평가하였다. 결과적으로, 전류가 1A일 경우, 예 18의 장치의 순방향 전압은 비교 예 18의 장치보다 0.25V 낮다. 또한, 전류가 500mA일 경우, 예 18의 장치는 비교 예 18보다 1.8배 더 밝은 광을 방출하였다.
(예 19 및 비교 예 19)
예 18의 절차를 반복하여 화합물 반도체 층 상에 금속 전극층(1207)을 형성하였다(도 15a 내지 도 15d).
이어서, CVD법에 의해 500㎚ 두께의 SiN 막(굴절률: 2.0)(106A)을 형성하였다. 형성된 ZnS 막 상에, 300㎚ 두께의 전자 빔 레지스트 층을 예 2에서와 동일한 방법으로 형성하였다. 그 후, 레지스트 층을 패턴 생성기를 갖춘 전자 빔 노광계(가속 전압: 50kV)를 이용하여 도트의 크기 및 간격이 200㎚ 및 300㎚ 각각인 도트 패턴(401)이 형성되도록 처리하였다.(도 15e).
그 후, SiN 막을 Cl2/Ar=10/10sccm, 5mTorr 및 ICP/Bias=100/300W의 조건 하에서 90초간 RIE 장치에 의해 에칭하였다. 그 후, 나머지 레지스트는 O2 애셔에 의해 제거하였다. 이러한 에칭 절차에 의해, 크기가 200㎚, 간격이 300㎚ 및 높이가 400㎚인 돌기부들을 갖는 요철 구조를 구비한 SiN 막인 광 추출층(106B)이 형성되었다(도 15f).
그 후, n-GaN 층 상에 n-형 전극을 위한 공간을 형성하기 위해 n-GaN 층(1203)을 일부 노출시켰다(도 15g). 최종적으로, n-형 전극(1209) 및 p-형 패드 전극(1210)을 형성하여 반도체 발광 장치를 획득하였다(도 15h).
독립적으로, 비교 반도체 발광 장치를 제조하였다(비교 예 19). 비교 장치를 제조하기 위해, 금속 전극층 및 광 추출층 대신에 얇은 와이어에 연결되는 패드 전극만을 제공하는 것을 제외하고, 예 19의 절차를 반복하였다. 제조된 각 장치를 1 제곱mm의 크기로 다이싱하여, 베어 칩의 형태로 특성을 비교하여 평가하였다. 결과적으로, 전류가 1A일 경우, 예 19의 장치의 순방향 전압은 비교 예 19의 장치보다 0.25V 낮다. 또한, 전류가 500mA일 경우, 예 19의 장치는 비교 예 19보다 1.8배 더 밝은 광을 방출하였다.
지금까지, 비록 소정의 실시예에 대해 기술하였지만, 이들 실시예는 단지 일례에 불과한 것으로, 본 발명의 사상을 제한시키려는 의도로 해석해서는 안 된다. 실제로, 본원에 기술된 새로운 방법 및 시스템은 여러 다른 형태로 구현될 수 있으며, 더욱이 본 발명의 사상을 벗어나지 않는 한 본원에 기술된 방법 및 시스템 형태의 각종 대체, 치환, 수정이 가능함은 말할 필요도 없다. 첨부된 특허청구범위 및 그들의 등가물은 본 발명의 사상 및 범주 내에서는 그러한 형태 또는 변형을 모두 망라하는 것으로 해석되어야 한다.

Claims (12)

  1. 반도체 발광 장치로서,
    기판,
    상기 기판의 일 표면 상에 형성된 화합물 반도체 층,
    상기 화합물 반도체 층 상에 형성되며, Ag 또는 Au를 포함하고, 두께가 10㎚보다 작지 않고 50㎚보다는 크지 않은 금속 전극층,
    상기 금속 전극층 상에 형성되며, 유전체막으로 이루어진 광 추출층, 및
    상기 기판의 다른 표면 상에 형성된 대향 전극
    을 포함하며,
    상기 금속 전극층은
    상기 금속 전극층의 내부의 임의의 쌍의 점-위치들(point-position)이 단절 없이 연속적으로 연결되도록 연속적인 금속부 및
    상기 금속 전극층을 관통하며 원에 상당하는 평균 직경이 30㎚보다 작지 않고 1㎛보다 작은 복수의 개구
    를 포함하며,
    상기 광 추출층은 상기 금속 전극층의 금속부를 적어도 일부를 피복하며, 20㎚보다 작지 않고 120㎚보다는 크지 않은 두께를 가지며, 상기 광 추출층은 1.8보다 작지 않으며 2.5보다 크지 않은 굴절률을 갖는, 반도체 발광 장치.
  2. 제1항에 있어서,
    상기 금속 전극층은 Al, Zn, Zr, Si, Ge, Pt, Rh, Ni, Pd, Cu, Sn, C, Mg, Cr, Te, Se 및 Ti로 이루어진 그룹 중에서 선택된 적어도 하나의 원소를 더 포함하는, 반도체 발광 장치.
  3. 제1항에 있어서,
    상기 금속 전극층은 1㎟ 이상의 면적을 점유하는, 반도체 발광 장치.
  4. 제1항에 있어서,
    상기 금속 전극층은 상기 화합물 반도체 층과 옴 접촉을 유지하는, 반도체 발광 장치.
  5. 제1항에 있어서,
    상기 금속 전극층은 10Ω/□ 이하의 시트 저항을 갖는, 반도체 발광 장치.
  6. 제1항에 따른 반도체 발광 장치를 포함하는 조명 기구.
  7. 반도체 발광 장치로서,
    기판,
    상기 기판의 일 표면 상에 형성된 화합물 반도체 층,
    상기 화합물 반도체 층 상에 형성되고, Ag 또는 Au를 포함하고, 두께가 10㎚보다 작지 않고 50㎚보다는 크지 않은 금속 전극층,
    상기 금속 전극층 상에 형성되며, 유전체막으로 이루어져 있고, 미세 요철 구조를 갖는 광 추출층, 및
    상기 기판의 다른 표면 상에 형성된 대향 전극
    을 포함하며,
    상기 금속 전극층은
    상기 금속 전극층의 내부의 임의의 쌍의 점-위치들(point-position)이 단절 없이 연속적으로 연결되도록 연속적인 금속부 및
    상기 금속 전극층을 관통하며 원에 상당하는 평균 직경이 30㎚보다 작지 않고 1㎛보다 작은 복수의 개구
    를 포함하며,
    상기 광 추출층은 상기 금속 전극층의 금속부를 적어도 일부를 피복하며, 상기 광 추출층의 요철 구조는 정점들이 100㎚보다 작지 않고 600㎚보다 크지 않은 간격으로 배치되고, 금속 전극층의 표면으로부터의 정점의 높이가 200㎚보다 작지 않고 700㎚보다 크지 않도록 배열되는 돌기부들을 포함하고, 상기 광 추출층은 1.8보다 작지 않으며 2.5보다 크지 않은 굴절률을 갖는, 반도체 발광 장치.
  8. 제7항에 있어서,
    상기 금속 전극층은 Al, Zn, Zr, Si, Ge, Pt, Rh, Ni, Pd, Cu, Sn, C, Mg, Cr, Te, Se 및 Ti로 이루어진 그룹 중에서 선택된 적어도 하나의 원소를 더 포함하는, 반도체 발광 장치.
  9. 제7항에 있어서,
    상기 금속 전극층은 1㎟ 이상의 면적을 점유하는, 반도체 발광 장치.
  10. 제7항에 있어서,
    상기 금속 전극층은 상기 화합물 반도체 층과 옴 접촉을 유지하는, 반도체 발광 장치.
  11. 제7항에 있어서,
    상기 금속 전극층은 10Ω/□ 이하의 시트 저항을 갖는, 반도체 발광 장치.
  12. 제7항에 따른 반도체 발광 장치를 포함하는 조명 기구.
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