KR101385387B1 - 다중칩 집적 회로 - Google Patents

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KR101385387B1
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애리퍼 라만
벤카테슨 무랄리
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자일링크스 인코포레이티드
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32137—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80003—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/80006—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
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    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
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    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
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    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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Abstract

복합 집적 회로(IC, 100)는 재건 웨이퍼 베이스(108) 상에 제1 온칩 상호접속 구조(114)를 갖는 제1 IC 다이(칩, 102)와 제2 온칩 상호접속 구조(115)를 갖는 제2 IC 다이(104)를 결합한다. 제2 IC 다이는 산화물-산화물 에지 본딩(110)을 이용해 제1 IC 다이에 에지 본딩된다. 칩-칩 상호접속 구조(118)는 제1 IC 다이와 제2 IC 다이를 전기적으로 연결한다. 이러한 복합 IC를 제조하는 방법이 또한 기재된다.

Description

다중칩 집적 회로{MULTI-CHIP INTEGRATED CIRCUIT}
본 발명은 일반적으로 집적 회로에 관한 것으로, 보다 상세하게는 다수의 다이들(dice)로부터의 대규모 집적 회로의 제조에 관한 것이다.
소정의 노드 기술에 대하여, 증가하는 집적 회로(IC; integrated circuit) 크기는 통상적으로 칩에 포함될 수 있는 기능을 증가시킨다. 그러나, 칩 면적에 따라 결함이 종종 증가한다. 큰 칩일수록 더 작은 칩보다 결함을 포함할 가능성이 더 크다. 결함은 수율에 영향을 미치며, 수율 손실은 종종 증가하는 칩 면적에 따라 증가한다. 바람직한 수율 레벨로 대규모 IC를 제공하도록 다양한 기술이 개발되었다.
대규모 IC를 제공하기 위한 하나의 접근법은 실리콘 인터포저(interposer) 상의 다수의 작은 IC들(다이들)에서 대규모 IC를 구성하는 것이다. 실리콘 인터포저는 본질적으로 실리콘 인터포저가 금속 배선 및 컨택을 제공하도록 처리된 후에 다이들이 플립칩 본딩되는(flip-chip bonded) 기판이다. 예를 들어, 실리콘 웨이퍼는 비아에 연결된 여러 패터닝된 금속 층 및 중간 절연 층과 함께 하나 이상의 실리콘 인터포저를 형성하도록 제조되며, 이는 일반적으로 "백엔드 프로세싱(back-end processing)"으로 불린다. 절연 층을 통한 종래의 전도성 비아는 패터닝된 금속 층을 함께 연결시키고, 다이들은 마이크로범프(micro-bump) 어레이를 이용해 인터포저에 물리적으로 그리고 전기적으로 연결된다.
이들 패터닝된 금속 층은 IC 다이들에 고밀도 상호접속 패턴을 제공한다. 실리콘 인터포저는 미세 피치의(fine-pitched) 다이들을 인터포저의 반대 면 상의 보다 조악한(coarse) 범프 어레이에 연결하고, 다이들 사이의 상호접속을 제공한다. 전도성 쓰루 실리콘 비아(TSV; through-silicon via)는 실리콘 인터포저를 통해 연장하여 다이들을 실리콘 인터포저의 반대 면 상의 범프 어레이에 전기적으로 연결시킨다. 이 범프 어레이는 대규모 IC를 패터닝된 회로 보드 또는 패키징 기판에 전기적으로 그리고 물리적으로 연결하는데 사용된다.
그러나, 전도성 TSV는 제조하는 것인 비교적 고가이며, 도금 TSV와 같은 TSV에 대한 일부 기술은 상당한 처리 지연을 도입한다. 예를 들어, 쓰루 도금(through-plated) TSV의 사용은 대규모 IC의 공정 흐름에 2 내지 3시간을 추가할 수 있다.
종래 기술의 단점을 피하는 대규모 IC를 제공하는 것이 바람직하다.
복합(composite) 또는 다중칩(multi-chip) 집적 회로(IC)는 재건(reconstructed) 웨이퍼 베이스 상에 실장된 제1 온칩(on-chip) 상호접속 구조를 갖는 제1 IC 다이(칩) 및 재건 웨이퍼 베이스 상에 실장된 제2 온칩 상호접속 구조를 갖는 제2 IC 다이를 갖는다. 제2 IC 다이는 산화물-산화물 에지 본딩(edge bonding)을 이용해 제1 IC 칩에 에지 본딩된다. 제1 IC 다이 및 제2 IC 다이 상에 배치된 칩-칩 상호접속 구조는 제1 온칩 상호접속 구조를 제2 온칩 상호접속 구조에 전기적으로 연결한다. 부가의 실시예에서, IC는 칩-칩 상호접속 구조 상에 볼 그리드 어레이 또는 범프 어레이와 같이 컨택 어레이(contact array)를 갖는다. 특정 실시예에서, 재건 웨이퍼 베이스는 몰딩 컴파운드(molding compound)를 포함한다. 특정 실시예에서, 산화물-산화물 에지 본딩은 실리콘 이산화물을 포함한다.
부가의 실시예에서, 복합 IC는 재건 웨이퍼 베이스 상에 실장된 제3 온칩 상호접속 구조를 갖는 제3 IC 다이를 포함하며, 제3 온칩 상호접속 구조는 칩-칩 상호접속 구조를 통해 제1 온칩 상호접속 구조 또는 제2 온칩 상호접속 구조의 적어도 하나에 연결된다.
특정 실시예에서, 칩-칩 상호접속 구조는 제1 패터닝된 금속 층, 제1 온칩 상호접속 구조 및 제2 온칩 상호접속 구조와 제1 패터닝된 금속 층 사이의 제1 유전체 층, 제2 패터닝된 금속 층, 및 제1 패터닝된 금속 층과 제2 패터닝된 금속 층 사이의 제2 유전체 층을 포함한다. 부가의 실시예에서, 제1 전도성 비아는 제1 패터닝된 금속 층으로부터 제1 유전체 층을 통해 제1 온칩 상호접속 구조로 연장하고, 제2 전도성 비아는 제2 패터닝된 금속 층으로부터 제2 유전체 층을 통해 제1 패터닝된 금속 층으로 연장한다.
부가의 실시예에서, 복합 IC는 IC 다이들을 생성함으로써 제조되며, 각각의 IC 다이는 온칩 상호접속 구조를 갖는다. IC 다이의 에지가 연마되고, 산화물 층이 IC 다이의 에지를 코팅하도록 증착되어 에지 산화물 층을 형성한다. 일부 실시예에서, 복합 IC의 둘레 에지가 될 다이의 에지는 연마되지 않는다.
에지 산화물 층은 예를 들어 암모니아 용액 또는 산소 플라즈마로 처리함으로써 활성화되며, IC 다이는 하나 이상의 복합 IC 패턴으로 에지 본딩 캐리어 상에 배열된다. IC 다이는 예를 들어 저온 본딩 프로세스를 사용하여 다같이 에지 본딩되며, 이는 특정 실시예에서 250℃보다 높지 않은 온도로 IC 다이를 가열하는 것을 포함한다. 서로 접촉하는 IC 다이들을 홀딩하도록 에지 본딩 프로세스 동안 힘이 선택적으로 인가된다.
재건 웨이퍼를 형성하도록 재건 웨이퍼 베이스가 IC 다이 상에 형성된다. 특정 실시예에서, 재건 웨이퍼 베이스는 몰딩 컴파운드로 제조된다. 재건 웨이퍼 상의 칩-칩 상호접속 구조는 온칩 상호접속 구조들을 전기적으로 연결한다. 재건 웨이퍼가 하나보다 많은 수의 복합 IC를 갖는 경우, 복합 IC는 재건 웨이퍼로부터 단일화된다(singulated).
특정 실시예에서, 산화물 층은 증착 실리콘 이산화물을 포함하고, 450℃보다 높지 않은 온도에서 증착된다. 특정 실시예에서, 칩-칩 상호접속 구조를 제조하는 것은 재건 웨이퍼 상에 중간 유전체 층과 함께 적어도 2개의 패터닝된 금속 층을 형성하는 것을 포함한다. 특정 실시예에서, 중간 유전체 층은 증착 실리콘 이산화물을 포함하고, 2개의 패터닝된 금속 층의 첫 번째는 다마신 또는 듀얼 다마신 패터닝된 금속 층을 포함한다.
부가의 실시예에서, 칩-칩 상호접속 구조를 제조한 후에 하지만 복합 IC를 단일화하기 전에, 제1 컨택 어레이(예를 들어, 볼 그리드 어레이 또는 솔더 범프 어레이)가 재건 웨이퍼의 제1 복합 IC 상에 형성되고, 제2 컨택 어레이가 재건 웨이퍼의 제2 복합 IC 상에 형성된다. 일부 실시예에서, 재건 웨이퍼 상의 복합 IC는 전부 동일한 타입(패턴)이다. 대안으로서, IC 다이들은 상이한 타입의 복합 IC들을 생성하도록 상이한 패턴들로 배열된다. 예를 들어, 제1 복수의 IC 다이들은 제1 복합 IC 패턴으로 배열되고, 제2 복수의 IC 다이들은 제1 복합 패턴과 상이한 제2 복합 IC 패턴으로 배열된다.
본 발명에 따라 다중칩 집적 회로를 제공할 수 있다.
도 1은 실시예에 따른 IC의 단면도이다.
도 2는 실시예에 따라 IC를 제조하는 단계에서 증착 산화물 층을 갖는 다이들의 단면도이다.
도 3은 에지 본딩 캐리어 상의 다이들의 단면도이다.
도 4는 재건 웨이퍼 베이스와 함께 도 3의 에지 본딩된 다이들의 단면도이다.
도 5는 다수의 복합 IC들에 대한 칩-칩 상호접속 구조를 갖는 재건 웨이퍼의 단면도이다.
도 6은 실시예에 따른 복합 IC의 평면도이다
도 7은 실시예에 따라 집적 회로를 제조하는 방법의 흐름도이다.
도 8은 실시예에 따라 복합 IC에서 사용하기 위한 IC 칩의 평면도이다.
도 1은 실시예에 따른 IC(100)의 단면도이다. IC는 서로 에지 본딩된 다수의 칩(다이)(102, 104, 106)을 포함하며, 이들은 실리콘 웨이퍼 또는 몰딩 컴파운드와 같은 재건 웨이퍼 베이스(108) 상에 실장된다. 캐리어는 일부 실시예에서 다결정질 또는 단결정 실리콘 캐리어이다. 대안으로서, 캐리어는 몰딩 컴파운드로부터 형성된다. 특정 실시예에서, 열 팽창 정합 또는 열 전도성을 개선하도록 실리콘 입자 또는 기타 입자가 몰딩 컴파운드에 통합된다.
다이(102, 104, 106)는 FPGA(field-programmable gate array), 프로세서, ASIC(application-specific IC), 또는 메모리 칩(예를 들어, RAM)과 같은 IC이다. 다이들은 동일한 타입(예를 들어, 모두 FPGA 칩)으로 이루어지거나, 상이한 타입(예를 들어 일부는 FPGA이고 일부는 RAM 칩임)으로 이루어질 수 있다. 다이는 IC(100)보다 더 작은 IC이며, 이 물리적 칩들이 후속 설명에서 더 큰 IC(100)와 구분되도록 이는 다이들로 칭해질 것이다. IC(100)에서 결함있는 다이들이 사용되지 않음을 보장하도록 다이(102, 104, 106)는 테스트되어 분류되었고, 산화물-산화물 본딩(110)으로 다같이 에지 본딩된다. 산화물-산화물 본딩(110)의 두께는 설명을 위한 목적으로 과장되어져 있다.
설명의 편의를 위해, IC(100)의 다이들(102, 104, 106)의 상면은 주처리 표면(즉, 일반적으로 백엔드 IC 제조 시퀀스로 불리는 것에서 패터닝된 금속 상호접속 층 및 중간 유전체 층이 형성되는 표면이며, 또한 면(face)으로도 칭해짐)으로 칭해질 것이다. 다이들 및 IC의 하부 면은 다이 회로가 형성되는 실리콘 웨이퍼의 배면으로 칭해질 것이다. 예를 들어, 다이(102)의 하부 면(112)은 재건 웨이퍼 베이스(108)에 부착된다. IC 칩 제조 분야에서 일반적으로 알려져 있는 대로, 일련의 패터닝된 금속 층, 중간 유전체 층, 및 전도성 비아를 사용하여 다이(102)의 상면 상에 다이(102)의 온칩 상호접속 구조(114)가 형성되었다. 예를 들어, FPGA 다이는 11개의 패터닝된 금속 층을 가질 수 있으며, 일반적으로 실리콘 칩의 기판에서부터 순차적으로 그 순서대로 기재된다(예를 들어, M1, M2,..., M11). 온칩 상호접속 구조(115, 117)는 또한 다른 다이(104, 106)의 상면 상에도 형성되었다.
다이들(102, 104, 106)이 재건 웨이퍼 베이스(108)에 에지 본딩되어 고정된 후에 칩-칩 상호접속 구조(118)가 복합 IC 상에 형성된다. 칩-칩 상호접속 구조(118)는 제2 일련의 패터닝된 금속 층(119, 121), 중간 유전체 층(123, 125) 및 비아(131)를 포함한다. 패터닝된 금속 층(119, 121)은 설명을 명확하게 하기 위해 실선 층으로 도시되어 있다. 특정 실시예에서, 패터닝된 금속 층은 다마신 또는 듀얼 다마신 또는 기타 기술을 사용하여 형성되며, 이들의 대부분은 백엔드 웨이퍼 프로세싱 분야에서 숙련자에게 알려져 있다. 특정 실시예에서, 칩-칩 상호접속 구조는 중간 유전체 층과 함께 4개의 패터닝된 금속 층(예를 들어, M12-M14)을 포함한다. 칩-칩 상호접속 구조(118)는 IC(100)의 다이들(102, 104, 106)에 전기적 연결을 제공하는 볼 또는 범프 어레이(122)와 인터페이스한다. 예를 들어, IC(100)는 인쇄 배선 보드에 또는 패키지 기판 또는 캐리어(도시되지 않음)에 플립칩 본딩될 수 있다.
예시적인 실시예에서, 화학적 기상 증착 기술과 같은 저온(450℃ 이하, 그리고 대안으로서 약 400℃ 이하) 증착 기술을 사용하여 실리콘 이산화물이 다이의 연마된 에지에 증착된다. 저온 증착 기술을 사용하는 것은 칩내 금속 층에 손상을 입히지 않고서 다이를 처리하는 것을 가능하게 한다. 실리콘 이산화물의 등각의(conformal) 층을 형성하는 여러 실리콘 이산화물 프로세스가 알려져 있으며, 기본적으로 다이를 실리콘 이산화물 층으로 전면 증착(blanketing)한다. 실시예에 적합한 통상의 실리콘 이산화물 층 두께는 대략 수 마이크론이다. 상부 금속 층에서의(예를 들어, M11 내지 M14 패터닝된 금속 층에서) 배선 폭은 통상적으로 수 마이크론의 피치이다.
도 2는 실시예에 따라 IC를 제조하는 단계에서 증착 산화물 층(126)을 갖는 다이들(102, 104, 106)의 단면도이다. 산화물 층(126)은 통상적으로 약 1 마이크론 내지 약 3 마이크론 두께의 실리콘 이산화물 층이다. 다이들은 증착된 산화물이 다이들의 에지(128, 130)를 코팅할 수 있도록 다이들 사이에 충분한 간격을 가지고 증착 프로세싱 캐리어(127) 상에 배치된다.
다이들(102, 104, 106)은 하나 이상의 반도체 기판(웨이퍼, 도시되지 않음) 상에 제조되며, 쏘잉(sawing) 또는 기타 기술에 의해 단일화된다. 후속 산화물 증착 및 에지 본딩에 대하여 다이 에지의 품질을 개선하도록 개별 다이들의 에지는 단일화 후에 선택적으로 연마된다. 단일화는 칩 또는 오버행(overhang)을 갖는 다이 에지를 생성할 수 있고, 연마는 다이 에지의 표면 평탄도 및 수직도를 개선할 수 있다. 다이(102, 104)의 배면(132, 134) 및 에지(128, 130) 상에 산화물 층(126)을 증착한 후에, 암모늄 기반의 용액 또는 플라즈마 활성화 또는 마이크로스크러빙(micro-scrubbing) 기술과 같이 저온 산화물-산화물 본딩을 용이하게 할 기타 적합한 기술을 사용하여 산화물 층이 선택적으로 활성화된다. 부가의 실시예에서, 증착 산화물 층이 다이의 배면으로부터 제거된다. 이 배면 산화물을 제거하기 위한 적합한 기술은 예를 들어 등방성 플라즈마 에칭 기술을 포함한다. 배면 산화물을 제거하는 것은 칩 보잉(chip bowing)을 감소시키고, 복합 IC에서 다이의 열 결합을 개선할 수 있다.
도 3은 에지 본딩 캐리어(136) 상의 다이들(102, 104, 106, 142, 144, 146)의 단면도이다. 다이들(102, 104, 106, 142, 144, 146)은 서로 접촉하는 본딩 프로세싱 표면(138) 상에 상면(면)이 아래로 향하여 배치된다. 다이들의 산화물 코팅된 에지들 사이의 저온 산화물-산화물 본딩을 위해 다이들이 가열될 때, 다이들을 함께 홀딩하도록 화살표(140)로 나타낸 힘이 선택적으로 인가된다. 예시적인 실시예에서, 추가의 다이들은 다이들의 타일형 표면 어레이를 형성하도록 뷰어들로부터 멀리 연장한다(예를 들어 도 6 참조). 평면 직교 방향(도시되지 않음)의 힘이 또한 그리드 방식으로 다이들을 함께 홀딩하도록 선택적으로 인가된다. 하나의 실시예에서, 화학적으로 활성화된(즉, 암모늄 용액 처리된) 화학적 기상 증착된 실리콘 이산화물 사이의 산화물-산화물 본딩은 약 150℃와 약 200℃ 사이의 온도에서 행해지며, 이는 약 400℃ 내지 약 450℃의 원하는 최대 온도 상한치의 훨씬 아래이다.
도 4는 재건 웨이퍼 베이스(400)와 함께 도 3의 에지 본딩된 다이들의 단면도이다. 특정 실시예에서, 몰딩 컴파운드 또는 기타 재료가 재건 웨이퍼 베이스(400)를 형성하도록 본딩된 다이들 위에 형성된다. 다이들의 상면은 처리 표면(138) 상에 공면을 이룬다(co-planar). 몰딩 컴파운드는 재건 웨이퍼를 형성하며, 이는 캐리어(136)로부터 제거되어 다수의 복합 IC들로 단일화될 것이다. 점선(402)으로 나타낸 바와 같이, 칩 에지 상의 증착 산화물 층은 함께 본딩되었다. 산화물-산화물 에지 본딩은 복합 IC에서 다이들 사이의 갭이 없는 마진을 제공하며, 이는 이어서 칩-칩 상호접속 구조에서 금속 라인에 대한 다이들 사이에 평탄한 전환을 제공한다.
도 5는 다수의 복합 IC에 대하여 칩-칩 상호접속 구조(501, 503)를 갖는 재건 웨이퍼(500)의 단면도이다. 칩-칩 상호접속 구조는 예를 들어, 한 칩(102)의 온칩 상호접속 구조(114) 상의 컨택을 다른 칩(104)의 온칩 상호접속 구조(115)에 전기적으로 연결하도록, 재건 웨이퍼 위에 형성된 중간 유전체 층을 갖는 추가의 패터닝된 금속 층이다. 볼 또는 범프(505)의 컨택 어레이(502, 504)(일반적으로 "솔더 볼" 또는 "솔더 범프"라 불림)는 최종적으로 복합 IC가 될 것의 칩-칩 상호접속 구조(501, 503) 상에 형성된다. 특정 실시예에서, 칩-칩 상호접속 구조(501)는 온칩 상호접속 구조(114, 115) 상의 비교적 미세 피치의 컨택을 컨택 어레이(502) 에서의 비교적 조악한 피치의 볼 또는 범프로 변환한다. 재건 웨이퍼를 범핑한 후에, 복합 IC는 재건 웨이퍼로부터 단일화된다. 복합 IC는 원하는 애플리케이션에 따라 더 처리되거나 조립된다.
도 6은 실시예에 따른 복합 IC(600)의 평면도이다. 복합 IC(600)는 설명을 위한 목적으로 칩-칩 상호접속 구조 또는 볼 그리드 어레이 없이 도시되어 있다. 다이들(102, 104, 106, 602, 604, 606)은 산화물-산화물 본딩(608)을 이용해 다같이 에지 본딩된다. 다이의 수는 단지 예일 뿐이다. 대안의 복합 IC는 더 많거나 더 적은 수의 다이를 갖는다. 대안의 실시예에서, 복합 IC 상의 다이들이 전부 동일한 크기인 것은 아니다. 다이들은 전부 동일한 타입의 IC 칩(예를 들어, 6개의 FPGA)이거나, 또는 대안으로서 상이한 타입의 IC 칩(예를 들어, 하나 이상의 FPGA, 디지털 신호 프로세서 또는 메모리 칩)이다.
도 7은 집적 회로를 제조하는 방법(700)의 흐름도이다. 하나 이상의 웨이퍼가 제조되고 테스트되며 분류되어 공지된 양호한(known-good) IC 다이를 생성한다(단계 702). 일부 실시예에서, IC 다이들은 전부 동일한 타입의 IC이다. 예를 들어, 다이는 전부 FPGA이다. 대안의 실시예에서, 상이한 타입의 IC들이 다이에 포함된다. 예를 들어, 다이는 FPGA 및 메모리 IC(예를 들어, RAM)를 포함할 수 있다. 일부 실시예에서, 다이들의 일부는 제1 유형의 제조 공정을 사용하여 제조되며(예를 들어, 실리콘 CMOS 제조 공정), 다른 다이는 다른 유형의 제조 공정(예를 들어, SiGe 웨이퍼 제조 공정, 아날로그 또는 혼합 신호 IC 제조 공정, 또는 플래시 메모리 IC, OTP 메모리 IC, NV 메모리 IC, 또는 ROM과 같은 메모리 IC 제조 공정)을 사용하여 제조된다. 실시예에 따른 복합 IC는 상이한 타입의 IC 다이들을 이용할 수 있으며, 다양한 다이들이 다양한 파라미터에 대하여 최적화된다. 예를 들어, 하나의 다이는 SRAM 기능에 대하여 최적화될 수 있고, 다른 다이는 로직 기능에 대하여 최적화될 수 있다.
다이의 에지는 선택적으로 연마된다(단계 704). 특정 실시예에서, 종래의 단일화후(post-singulation) 에지 연마 기술이 사용된다. 다이의 에지는 증착 산화물 층으로 코팅된다(단계 706). 특정 실시예에서, 증착 산화물 층은 약 450℃를 넘지 않는 등각의 증착 기술을 사용하여 증착된다. 특정 실시예에서, 증착된 산화물 층은 약 1 마이크론과 약 3 마이크론 두께 사이의 실리콘 이산화물이다. 대안으로서 더 두꺼운 산화물 층이 사용된다. 반드시 각각의 IC가 동일한 에지 산화물 두께를 가져야 하는 것은 아니다. 다이는 통상적으로 증착 캐리어 상에 거꾸로 배치되며, 증착 산화물 층은 다이의 배면으로부터 선택적으로 제거된다. 에지를 코팅한 증착 산화물 층("에지 산화물")은 산화물-산화물 에지 본딩을 촉진하도록 활성화된다(단계 708). 특정 실시예에서, 에지 산화물을 활성화하는데 암모늄 용액 기술이 사용된다. 다이들은 복합 IC 설계에 따라 에지 본딩 캐리어 상에 선택적 패턴 또는 순서로 서로 접촉하며 거꾸로 배열된다(단계 710). 예를 들어, 복합 IC는 2개의 FPGA 다이들 사이에 RAM 다이를 갖도록 설계될 수 있다. 다이들은 재건 웨이퍼가 복합 IC를 형성하는 다이들의 원하는 패턴을 갖도록 캐리어 상에 배열된다. 일부 실시예에서, 여러 상이한 유형의 복합 IC가 단일 재건 웨이퍼 상에 배열된다. 에지 본딩 캐리어 상의 다이들은 다이들을 함께 에지 본딩하도록 가열된다(단계 712). 에지 본딩은 산화물-산화물 본딩을 사용하며, 특정 실시예에서 이는 약 250℃보다 낮은 온도에서 일어난다. 산화물-산화물 본딩 공정 동안 서로 접촉하는 다이들을 홀딩하도록 힘이 선택적으로 인가된다.
재건 웨이퍼 베이스를 형성하도록 에지 본딩 캐리어 상의 다이의 배면 위에 몰딩 컴파운드가 형성된다(단계 714). 몰딩 컴파운드는 반도체 제조 및 패키징 분야에서 잘 알려져 있다. 재건 웨이퍼가 에지 본딩 캐리어로부터 제거되고(단계 716), 재건 웨이퍼의 전면은 칩-칩 상호접속 구조를 부가하도록 처리되며(단계 718), 특정 실시예에서 칩-칩 상호접속 구조는 일련의 패터닝된 금속 층, 중간 절연 층, 및 패터닝된 금속 층과 온칩 컨택 사이의 전도성 비아이다. 특정 실시예에서, 칩-칩 상호접속 구조는 4개의 패터닝된 금속 층을 포함한다. 특정 실시예에서, 칩-칩 상호접속 구조는 약 30 마이크론 내지 약 50 마이크론의 컨택 피치를 갖는 칩에 연결된다. 복합 IC의 상부 레벨 상호접속 피치는 통상적으로 약 150 마이크론 내지 약 200 마이크론이지만, 이들 치수는 단지 예일 뿐이다. 통상적으로, 다이 레벨에 있는 모든 마이크로범프 컨택이 상부 레벨에 이르는 것은 아니다. 예를 들어, 칩은 약 5천 내지 약 만 개의 상부 레벨 범프(전기적 컨택)와 함께 수천 내지 수만의 칩-칩 상호접속을 가질 수 있다. 솔더 볼 또는 범프가 재건 웨이퍼 상에 선택적으로 형성되고(단계 720), 재건 웨이퍼로부터 복합 IC가 단일화된다(단계 722).
도 8은 실시예에 따라 복합 IC에서 사용하기 위한 IC 칩(800)의 평면도이다. IC 칩은 에지 본딩된 복합 IC에서 하나 이상의 다른 IC 칩과 산화물-산화물 에지 본딩을 형성하는데 에지 산화물 층(888)이 사용되는 FPGA이다. FPGA를 통합한 실시예는, 예를 들어 고성능 FPGA가 저비용 FPGA과 함께 연합된다거나, 또는 상이한 기능을 위해 복합 IC 내의 상이한 FPGA를 최적화하도록, 상이한 타입의 FPGA들을 갖는 복합 IC를 포함한다. 예를 들어, 복합 IC 내의 하나의 FPGA는 메모리 성능에 대하여 최적화되고 다른 것은 로직/DRAM 설계 규칙에 대하여 최적환된다. 다른 실시예는 ROM 칩, SRAM 칩, 또는 마이크로프로세서 칩과 같은 다른 타입의 칩과 결합된 FPGA를 포함한다. 특정 실시예에서, 복합 IC는 본질적으로 FPGA로서 동작한다.
FPGA 아키텍처는 멀티기가바이트 트랜시버(MGT; multi-gigabit transceiver, 801), 구성가능한 로직 블록(CLB; configurable logic block, 802), 랜덤 액세스 메모리 블록(BRAM; random access memory block, 803), 입력/출력 블록(IOB; input/output block, 804), 구성 및 클록킹 로직(CONFIG/CLOCKS, 805), 디지털 신호 처리 블록(DSP; digital signal block, 806), 특수화된 입력/출력 블록(I/O)(807)(예를 들어, 구성 포트 및 클록 포트), 및 디지털 클록 매니저, 아날로그-디지털 컨버터, 시스템 모니터링 로직 등과 같은 기타 프로그램가능한 로직(808)을 포함하는 다수의 상이한 프로그램가능한 타일들을 포함한다. 일부 FPGA는 또한 전용 프로세서 블록(PROC, 810)을 포함한다.
일부 FPGA에서, 각각의 프로그램가능한 타일은 각각의 인접 타일에서 대응하는 상호접속 요소에 대한 표준화된 접속을 갖는 프로그램가능한 상호접속 요소(INT, 811)를 포함한다. 따라서, 함께 취해진 프로그램가능한 상호접속 요소는 예시된 FPGA에 대한 프로그램가능한 상호접속 구조를 구현한다. 프로그램가능한 상호접속 요소(INT, 811)는 또한 도 8의 상단에 포함된 예에 의해 나타난 바와 같이 동일 타일 내의 프로그램 가능 로직 요소에 대한 접속을 포함한다.
예를 들어, CLB(802)는 사용자 로직에 더하여 단일 프로그램가능한 상호접속 요소(INT, 811)를 구현하도록 프로그래밍될 수 있는 구성가능한 로직 요소(CLE; configurable logic element, 812)를 포함할 수 있다. BRAM(803)은 하나 이상의 프로그램가능한 상호접속 요소에 더하여 BRAM 로직 요소(BRL, 813)를 포함할 수 있다. 통상적으로, 타일에 포함된 상호접속 요소의 수는 타일의 높이에 따라 좌우된다. 도시된 실시예에서, BRAM 타일은 4개의 CLB와 동일한 높이를 갖지만, 다른 수(예를 들어 5개)도 또한 사용될 수 있다. DSP 타일(806)은 충분한 수의 프로그램가능한 상호접속 요소 이외에도 DSP 로직 요소(DSPL, 814)를 포함할 수 있다. IOB(804)는 예를 들어, 프로그램가능한 상호접속 요소(INT, 811)의 한 인스턴스 이외에도 입력/출력 로직 요소(IOL, 815)의 2개의 인스턴스를 포함할 수 있다. 상이한 I/O 버퍼(818)도 또한 IOB(804)의 일부이다. 당해 기술 분야에서의 숙련자에게 명확하듯이, 예를 들어 차동 I/O 버퍼(818)에 접속된 실제 I/O 패드는 다양한 도시된 로직 블록 위의 금속 층을 사용하여 제조되고, 통상적으로 입력/출력 차동 I/O 버퍼(818)의 영역에 국한되지 않는다. 도시된 실시예에서, 다이 중심 근방의 컬럼 영역은 구성, 클록, 및 기타 제어 로직에 사용된다.
도 8에 예시된 아키텍처를 이용하는 일부 FPGA는 FPGA의 큰 부분을 구성하는 규칙적 컬럼 구조를 방해하는 추가의 로직 블록을 포함한다. 추가의 로직 블록은 프로그램가능한 블록 및/또는 전용 로직일 수 있다. 예를 들어, 도 8에 도시된 프로세서 블록(PROC, 810)은 CLB 및 BRAM의 여러 컬럼에 이른다.
도 8은 단지 예시적인 FPGA 아키텍처를 예시하고자 하는 것임을 유의하자. 컬럼 내의 로직 블록의 수, 컬럼의 상대 폭, 컬럼의 수 및 순서, 컬럼에 포함된 로직 블록의 유형, 로직 블록의 상대 크기, 및 도 8의 상단에 포함된 상호접속/로직 구현은 순전히 예이다. 예를 들어, 실제 FPGA에서는 사용자 로직의 효율적인 구현을 용이하게 하도록, CLB가 보이는 곳마다 CLB의 하나보다 많은 수의 인접 컬럼이 통상적으로 포함된다.
본 발명은 특정 실시예와 관련하여 기재되었지만, 이들 실시예의 변형이 당해 기술 분야에서의 통상의 기술을 가진 자에게 명백할 것이다. 예를 들어, 몰딩 컴파운드와 결합한 실리콘 웨이퍼와 같이, 대안의 백킹 재료 또는 백킹 재료의 조합이 다이들로부터 재건 웨이퍼를 형성하는데 사용된다. 따라서, 첨부된 청구항의 진정한 의미 및 범위는 전술한 설명에 한정되어서는 안 된다.
100: 집적 회로(IC)
102, 104, 106: 칩(다이)
108: 재건 웨이퍼 베이스
110: 산화물-산화물 본딩
114, 115, 117: 온칩 상호접속 구조
118: 칩-칩 상호접속 구조
119, 121: 패터닝된 금속 층
123, 125: 중간 유전체 층
131: 비아

Claims (15)

  1. 복합(composite) 집적 회로(IC; integrated circuit)에 있어서,
    대향하는(opposing) 제1 표면 및 제2 표면과, 상기 제1 표면 및 상기 제2 표면을 둘러싸는 에지들과, 제1 온칩(on-chip) 상호접속 구조를 갖는 제1 IC 다이(die)로서, 상기 제1 IC 다이는 재건 웨이퍼 베이스(reconstructed wafer base) 상에 실장되고 상기 제1 IC 다이의 제1 표면은 상기 재건 웨이퍼 베이스를 향하는 것인, 상기 제1 IC 다이;
    제1 표면 및 제2 표면과, 상기 제1 표면 및 상기 제2 표면을 둘러싸는 에지들과, 제2 온칩 상호접속 구조를 갖는 제2 IC 다이로서, 상기 제2 IC 다이는 상기 재건 웨이퍼 베이스 상에 실장되고 상기 제2 IC 다이의 제1 표면은 상기 재건 웨이퍼 베이스를 향하는 것인, 상기 제2 IC 다이; 및
    상기 제1 IC 다이 및 상기 제2 IC 다이 상에 배치된 칩-칩(chip-to-chip) 상호접속 구조를 포함하고,
    상기 제1 IC 다이는 상기 제1 IC 다이의 에지들 중 적어도 하나 상에 제1 산화물 층을 가지고, 상기 제1 산화물 층은 상기 제1 IC 다이의 제1 표면으로부터 상기 제1 IC 다이의 제2 표면으로 연장하며, 상기 제2 IC 다이는 상기 제2 IC 다이의 에지들 중 적어도 하나 상에 제2 산화물 층을 가지고, 상기 제2 산화물 층은 상기 제2 IC 다이의 제1 표면으로부터 상기 제2 IC 다이의 제2 표면으로 연장하며, 상기 제1 산화물 층 및 상기 제2 산화물 층은 별개로서 서로 접촉하고 있으며 함께 본딩되고,
    상기 칩-칩 상호접속 구조는 상기 제1 온칩 상호접속 구조를 상기 제2 온칩 상호접속 구조에 전기적으로 연결하는 것인 복합 집적 회로.
  2. 청구항 1에 있어서, 상기 칩-칩 상호접속 구조 상에 컨택 어레이(contact array)를 더 포함하는 복합 집적 회로.
  3. 청구항 2에 있어서, 상기 컨택 어레이는 볼 그리드 어레이 또는 범프 어레이인 것인 복합 집적 회로.
  4. 청구항 1에 있어서, 상기 재건 웨이퍼 베이스는 몰딩 컴파운드(molding compound)를 포함하는 것인 복합 집적 회로.
  5. 청구항 1에 있어서, 상기 산화물 층들은 실리콘 이산화물을 포함하는 것인 복합 집적 회로.
  6. 청구항 1에 있어서,
    상기 재건 웨이퍼 베이스 상에 실장된 제3 온칩 상호접속 구조를 갖는 제3 IC 다이를 더 포함하고,
    상기 제3 온칩 상호접속 구조는 상기 칩-칩 상호접속 구조를 통해 상기 제1 온칩 상호접속 구조 또는 상기 제2 온칩 상호접속 구조 중의 적어도 하나에 연결되는 것인 복합 집적 회로.
  7. 청구항 1에 있어서, 상기 칩-칩 상호접속 구조는,
    제1 패터닝된 금속 층;
    상기 제1 온칩 상호접속 구조 및 상기 제2 온칩 상호접속 구조와 상기 제1 패터닝된 금속 층 사이의 제1 유전체 층;
    제2 패터닝된 금속 층; 및
    상기 제1 패터닝된 금속 층과 상기 제2 패터닝된 금속 층 사이의 제2 유전체 층을 포함하는 것인 복합 집적 회로.
  8. 청구항 7에 있어서,
    상기 제1 패터닝된 금속 층으로부터 상기 제1 유전체 층을 통해 상기 제1 온칩 상호접속 구조로 연장하는 제1 전도성 비아; 및
    상기 제2 패터닝된 금속 층으로부터 상기 제2 유전체 층을 통해 상기 제1 패터닝된 금속 층으로 연장하는 제2 전도성 비아를 더 포함하는 복합 집적 회로.
  9. 복합 집적 회로("IC")를 제조하는 방법에 있어서,
    IC 다이들(dice)을 생성하는 단계 - 각각의 IC 다이는 온칩 상호접속 구조를 가짐 - ;
    상기 IC 다이들의 에지들을 연마하는 단계;
    상기 IC 다이들의 에지들을 코팅하도록 산화물 층을 증착하여 에지 산화물 층을 형성하는 단계;
    상기 에지 산화물 층을 활성화하는 단계;
    하나 이상의 복합 IC 패턴들로 에지 본딩 캐리어 상에 상기 IC 다이들을 배열하는 단계;
    복합 IC의 상기 다이들 사이에 갭 없는 마진을 제공하도록 상기 IC 다이들을 다같이 에지 본딩하는 단계;
    상기 IC 다이들 상에 재건 웨이퍼 베이스를 형성하여 재건 웨이퍼를 형성하는 단계;
    온칩 상호접속 구조들을 전기적으로 연결하도록 상기 재건 웨이퍼 상에 칩-칩 상호접속 구조를 제조하는 단계; 및
    상기 재건 웨이퍼로부터 하나 이상의 복합 IC들을 단일화(singulating)하는 단계를 포함하는 복합 집적 회로의 제조 방법.
  10. 청구항 9에 있어서, 상기 에지 본딩은 서로 접촉하는 IC 다이들을 홀딩하도록 힘을 가하고 상기 IC 다이들을 250 ℃보다 높지 않은 온도로 가열하는 것을 포함하는 것인 복합 집적 회로의 제조 방법.
  11. 청구항 9에 있어서, 상기 재건 웨이퍼 베이스를 형성하는 것은 상기 에지 본딩 캐리어 상의 에지 본딩된 다이들의 배면에 몰딩 컴파운드를 적용하는 것을 포함하는 것인 복합 집적 회로의 제조 방법.
  12. 청구항 9에 있어서, 상기 칩-칩 상호접속 구조를 제조하는 것은 상기 재건 웨이퍼 상에 중간 유전체 층과 함께 적어도 2개의 패터닝된 금속 층들을 형성하는 것을 포함하는 것인 복합 집적 회로의 제조 방법.
  13. 청구항 12에 있어서,
    상기 중간 유전체 층은 증착 실리콘 이산화물 층을 포함하고;
    상기 적어도 2개의 패터닝된 금속 층들 중의 첫 번째는 다마신 또는 듀얼 다마신 패터닝된 금속 층을 포함하는 것인 복합 집적 회로의 제조 방법.
  14. 청구항 9에 있어서, 상기 칩-칩 상호접속 구조를 제조하는 단계 후에 그리고 상기 단일화하는 단계 전에,
    상기 재건 웨이퍼의 제1 복합 IC 상에 제1 컨택 어레이를 형성하는 단계; 및
    상기 재건 웨이퍼의 제2 복합 IC 상에 제2 컨택 어레이를 형성하는 단계를 더 포함하는 복합 집적 회로의 제조 방법.
  15. 청구항 9에 있어서, 상기 IC 다이들을 배열하는 것은, 제1 복합 IC 패턴으로 제1 복수의 IC 다이들을 배열하고, 상기 제1 복합 IC 패턴과 상이한 제2 복합 IC 패턴으로 제2 복수의 IC 다이들을 배열하는 것을 포함하는 것인 복합 집적 회로의 제조 방법.
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