KR101361392B1 - 반도체 발광 소자, 반도체 발광 장치 및 반도체 발광 소자의 제조 방법 - Google Patents

반도체 발광 소자, 반도체 발광 장치 및 반도체 발광 소자의 제조 방법 Download PDF

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Abstract

제1 반도체 층(1), 제2 반도체 층(2) 및 제1 반도체 층과 제2 반도체 층 사이에 배치되는 발광 층(3)을 구비하는 다층 구조체(1s); 제1 전극(7); 제2 전극(4o); 제3 전극(4s); 및 제4 전극(4p)을 포함하는 반도체 발광 소자가 제공된다. 제1 전극은 제1 반도체 층에 전기적으로 접속된다. 제2 전극은 제2 반도체 층과 오믹 접촉을 형성하고, 발광 층으로부터 방출된 광을 투광시킨다. 제3 전극은 제2 전극을 관통하고 그에 전기적으로 접속되는 동시에, 제2 반도체 층과 쇼트키 접촉을 형성한다. 제4 전극은 제3 전극의 제2 반도체 층과는 반대측에 형성되고, 제1 반도체 층, 발광 층 및 제2 반도체 층의 적층 방향으로부터 볼 때 제3 전극과 동일한 평면 형상을 갖는다. 결과적으로, 반도체 발광 소자는 개선된 전류 주입 효율을 갖는 동시에, 개선된 광 추출 효율을 갖는다. 반도체 발광 장치와 반도체 발광 소자를 제조하기 위한 방법이 또한 개시된다.

Description

반도체 발광 소자, 반도체 발광 장치 및 반도체 발광 소자의 제조 방법{SEMICONDUCTOR LIGHT-EMITTING ELEMENT, SEMICONDUCTOR LIGHT-EMITTING DEVICE, AND METHOD FOR MANUFACTURING SEMICONDUCTOR LIGHT-EMITTING ELEMENT}
본 발명은 반도체 발광 소자, 반도체 발광 장치 및 반도체 발광 소자를 제조하기 위한 방법에 관한 것이다.
LED(발광 다이오드)와 같은 고효율 발광 소자에 대한 수요가 있다.
LED에서, 예를 들어, p형 GaN 층, 활성 층 및 n형 GaN 층이 적층되고, p형 GaN 층에 접속된 p측 전극으로부터, 그리고 n측 GaN 층에 접속된 n측 전극으로부터 반도체 층으로 전류가 주입된다. 그 결과, 활성 층에서 광이 방출된다. 예를 들어 기판에 사파이어를 사용하는 LED에서, p측 전극 및 n측 전극은 흔히 동일 측에 위치된 표면상에 제공되고, 이들 전극 측의 표면으로부터 광이 추출된다.
일반적으로, 예를 들어, 전극 측의 표면으로부터 광을 추출하기 위해, 금속 산화물 등으로 이루어진 투명 전극이 p측 전극을 위해 사용된다. 그러나, 금속 산화물의 도전율이 전형적인 금속의 그것보다 한 자릿수 이상 작기 때문에, 전류를 활성 층 내로 균일하게 주입하는 것이 어렵다. 이와 관련하여, 예를 들어, 전류의 확장을 균일하게 만들기 위해 투명 전극 상에 패드 전극이 세선(narrow line)으로 형성되는 기술이 개시된다(예를 들어, 특허 문헌 1 참조). 이때, 패드 전극을 위해 사용되는 재료가 전기적 접속 특성의 관점에서 선택되기 때문에, 일반적으로 광 흡수율이 높다. 그 결과, 효율적인 전류 주입을 위해 전류 주입 영역을 균일하게 만들기 위해서 패드 전극의 면적이 증가될 때, 패드 전극에서 흡수될 광의 양이 증가된다. 따라서, 이러한 구성에서, 전류 주입 효율의 증가와 광 추출 효율의 증가 사이에 상충 관계가 존재하여, 효율의 개선에 한계가 있다.
한편, 반도체 발광 소자에서, 전극의 형상을 설계함으로써, 전극의 일부에 쇼트키(Schottky) 전극을 사용함으로써, 전류 차단 층을 사용함으로써, 기타 등등에 의해 효율을 증가시키도록 전류 경로가 제어되는 기술이 개시된다(예를 들어, 특허 문헌 2 참조). 그러나, 이 경우에도, 반도체 층과 접촉된 전극 및 전극 상에 배치된 패드 전극의 특성, 형상, 배치 등이 고려되지 않는다. 따라서, 패드 전극의 광 흡수로 인한 효율 저하의 문제가 여전히 해소되지 않는다.
전술된 바와 같이, 종래의 기술로는 전류 주입 효율을 증가시키는 동시에 광 추출 효율을 개선하는 것이 어렵다.
일본 특허 제4089194호 공보 일본 특개 2000-174339호 공보
본 발명은 전류 주입 효율을 증가시키는 동시에 광 추출 효율을 개선하는 반도체 발광 소자, 반도체 발광 장치 및 반도체 발광 소자를 제조하기 위한 방법을 제공한다.
본 발명의 일 태양에 따르면, 반도체 발광 소자는, 제1 반도체 층, 제2 반도체 층 및 제1 반도체 층과 제2 반도체 층 사이에 제공되는 발광 층을 포함하는 적층 구조체; 제1 반도체 층에 전기적으로 접속되는 제1 전극; 제2 반도체 층과 오믹 접촉(ohmic contact)을 형성하는 제2 전극으로서, 발광 층으로부터 방출된 광을 투광시키는 제2 전극; 제2 전극을 관통하고 제2 전극에 전기적으로 접속되어 제2 반도체 층과 쇼트키 접촉을 형성하는 제3 전극; 및 제2 반도체 층에 대향된 제3 전극 측에 형성되는 제4 전극으로서, 제1 반도체 층, 발광 층 및 제2 반도체 층의 적층 방향을 따라 볼 때 그 적층 방향을 따라 본 제3 전극의 형상과 동일한 형상을 갖는 제4 전극을 포함한다.
본 발명의 다른 태양에 따르면, 반도체 발광 장치는, 전술된 반도체 발광 소자; 및 반도체 발광 소자로부터 방출된 광을 흡수하고 반도체 발광 소자로부터 방출된 광의 파장과 상이한 파장을 갖는 광을 방출하도록 구성되는 파장 변환 층을 포함한다.
본 발명의 다른 태양에 따르면, 제1 반도체 층, 제2 반도체 층 및 제1 반도체 층과 제2 반도체 층 사이에 배치되는 발광 층을 포함하는 적층 구조체; 제1 반도체 층에 전기적으로 접속되는 제1 전극; 제2 반도체 층과 오믹 접촉을 형성하는 제2 전극으로서, 발광 층으로부터 방출된 광을 투광시키는 제2 전극; 제2 전극을 관통하고 제2 전극에 전기적으로 접속되어 제2 반도체 층과 쇼트키 접촉을 형성하는 제3 전극; 및 제2 반도체 층에 대향된 제3 전극 측에 형성되는 제4 전극을 포함하는 반도체 발광 소자를 제조하기 위반 방법은, 제1 반도체 층, 발광 층 및 제2 반도체 층을 적층시키는 단계; 제1 반도체 층 상에 제1 전극을 형성하는 단계; 제2 반도체 층의 일부 상에 제2 전극을 형성하는 단계; 제2 전극으로부터 노출된 제2 반도체 층 상에, 제3 전극이 될 필름 및 제4 전극이 될 필름을 적층시키는 단계; 및 제3 전극이 될 필름 및 제4 전극이 될 필름을 공통 마스크를 사용하여 일괄적으로 가공하는 단계를 포함한다.
본 발명에 따르면, 전류 주입 효율을 증가시키는 동시에 광 추출 효율을 개선하는 반도체 발광 소자, 반도체 발광 장치 및 반도체 발광 소자를 제조하기 위한 방법이 제공된다.
도 1의 (a) 및 도 1의 (b)는 본 발명의 제1 실시예에 따른 반도체 발광 소자의 구성을 도시한 개략도이다.
도 2의 (a) 및 도 2의 (b)는 본 발명의 비교예의 반도체 발광 소자의 구성을 도시한 개략도이다.
도 3은 본 발명의 제1 실시예에 따른 반도체 발광 소자의 효과를 위한 시물레이션 모델을 도시한 개략도이다.
도 4의 (a) 및 도 4의 (b)는 본 발명의 제1 실시예에 따른 반도체 발광 소자를 제조하기 위한 방법을 공정 순으로 도시한 개략적인 단면도이다.
도 5의 (a) 및 도 5의 (b)는 본 발명의 도 4의 (b)에 후속하는 공정을 공정 순으로 도시한 개략적인 단면도이다.
도 6은 본 발명의 제1 실시예에 따른 다른 반도체 발광 소자의 구성을 도시한 개략적인 평면도이다.
도 7의 (a) 및 도 7의 (b)는 본 발명의 제2 실시예에 따른 다른 반도체 발광 소자의 구성을 도시한 개략도이다.
도 8의 (a) 및 도 8의 (b)는 본 발명의 제2 실시예에 따른 다른 반도체 발광 소자의 구성을 도시한 개략도이다.
도 9는 본 발명의 제3 실시예에 따른 반도체 발광 소자를 제조하기 위한 방법을 도시한 순서도이다.
도 10은 본 발명의 제4 실시예에 따른 반도체 발광 장치의 구성을 도시한 개략적인 단면도이다.
이제 도면을 참조하여 실시예가 설명될 것이다.
도면은 개략적이거나 개념적이고; 부분의 두께 및 폭 사이의 관계, 부분 사이의 크기의 비례 계수 등은 반드시 그 실제 값과 동일하지는 않다. 또한, 치수 및 비례 계수는 동일한 부분의 경우에도 도면 사이에서 상이하게 도시될 수 있다.
본 출원의 명세서 및 도면에서, 위의 도면에 관하여 설명된 것과 유사한 구성요소가 동일한 도면 부호로 표기되고, 해당되는 경우 상세한 설명은 생략된다.
제1 실시예
도 1의 (a) 및 도 1의 (b)는 본 발명의 제1 실시예에 따른 반도체 발광 소자의 구성을 도시한 개략도이다.
보다 구체적으로, 도 1의 (b)는 평면도이고, 도 1의 (a)는 도 1의 (b)의 선 A-A'를 따른 단면도이다.
도 1의 (a) 및 도 1의 (b)에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 반도체 발광 소자(110)는 n형 반도체 층(1), p형 반도체 층(2) 및 n형 반도체 층(1)과 p형 반도체 층(2) 사이에 제공되는 발광 층(3)을 구비하는 적층 구조체(1s)를 포함한다.
이 특정 예에서, n형 반도체 층(1)은 제1 반도체 층이고, p형 반도체 층은 제2 반도체 층이다.
이 특정 예에서, 적층 구조체(1s)는, p형 반도체 층(2) 및 발광 층(3)이 선택적으로 제거되고 n형 반도체 층(1)이 p형 반도체 층(2) 측의 제1 주 표면(1sa)에서 부분적으로 노출되는 구조를 갖는다.
반도체 발광 소자(110)에서, n형 반도체 층(1)에 전기적으로 접속되는 n측 전극(7)이 제공된다.
오믹 전극(4o)이 p형 반도체 층(2)과 오믹 접촉을 형성하도록 제공된다. 오믹 전극(4o)은 발광 층(3)으로부터 방출된 광을 투광시킨다. 오믹 전극(4o)은 p형 반도체 층(2)에 전기적으로 접속된다.
쇼트키 전극(4s)이 제공된다. 쇼트키 전극(4s)은 오믹 전극(4o)을 관통하고, 오믹 전극(4o)에 전기적으로 접속된다. 쇼트키 전극(4s)은 p형 반도체 층(2)과 쇼트키 접촉을 형성한다. 또한, 쇼트키 전극(4s)의 적어도 일부가 오믹 전극(4o)을 관통하는 것으로 충분하다. 예를 들어, p형 반도체 층(2)과 쇼트키 접촉을 형성하기 위해 쇼트키 전극(4s)의 일부가 p형 반도체 층(2) 상의 오믹 전극(4o)의 외부 에지 주위에 제공될 수 있다.
패드 전극(4p)이 쇼트키 전극(4s) 상에 제공된다. 보다 구체적으로, 패드 전극(4p)은 p형 반도체 층(2)에 대향된 쇼트키 전극 측에 형성된다. 패드 전극(4p)은 n형 반도체 층, 발광 층(3) 및 p형 반도체 층(2)의 적층 방향[즉, 제1 주 표면(1sa)에 수직한 방향]을 따라 볼 때 쇼트키 전극(4s)의 그것과 동일한 형상을 갖는다.
예를 들어, 후술되는 바와 같이, 패드 전극(4p)이 될 필름 및 쇼트키 전극(4s)이 될 필름이 형성되고, 이 필름들은 동일한 패턴으로 일괄적으로 가공된다. 그 결과, 패드 전극(4p) 및 쇼트키 전극(4s)을 동일한 평면 형상으로 제공하는 것이 가능하다.
이 특정 예에서, 전술된 n측 전극(7)은 제1 전극이고, 오믹 전극(4o)은 제2 전극이며, 쇼트키 전극(4s)은 제3 전극이고, 패드 전극(4p)은 제4 전극이다.
제4 전극은 패드 전극을 위해 사용될 수 있다. 보다 구체적으로, 패드 전극(4p)은 예를 들어 배선 재료를 위한 와이어 또는 플립-칩 패키징(flip-chip packaging)을 위한 범프(bump)와 함께 배치되고, 이를 통해 전류가 통전된다.
이 특정 예에서, n측 전극(7) 및 쇼트키 전극(4s)[그리고 패드 전극(4p)]은 제1 주 표면(1sa)에 수직한 방향을 따라 볼 때 반도체 발광 소자(110) 상에 대각 방향으로 위치된다. 그러나, 후술되는 바와 같이, n측 전극(7) 및 쇼트키 전극(4s)의 배치 및 평면 형상은 임의적이고, 다양한 변형이 가능하다.
적층 구조체(1s)는 예를 들어 사파이어로 이루어진 기판(10) 상에 제공된다. 이 특정 예에서, 광 추출 효율을 개선하기 위해, 기판(10)은 돌출부 및 함입부를 구비한다. 그러나, 이들 돌출부 및 함입부를 필요한 대로 제공하는 것이 가능하다. 돌출부 및 함입부가 제공되지 않을 수 있다.
기판(10) 상에, 예를 들어 도핑되지 않은 GaN 버퍼(buffer) 층(11)이 제공되고, 이 상에 예를 들어 n형 GaN으로 이루어진 n형 반도체 층(1)이 제공된다. 이 특정 예에서, p형 반도체 층(2) 및 발광 층(3)이 선택적으로 제거되고, n형 반도체 층(1)이 p형 반도체 층(2) 측의 제1 주 표면(1sa)에서 부분적으로 노출된다. 이 노출된 부분은 이제 하부 n형 반도체 층(1a)으로 지칭되고, 하부 n형 반도체 층(1a) 위의 n형 반도체 층(1)의 부분은 상부 n형 반도체 층(1b)으로 지칭된다. 바꾸어 말하면, n형 반도체 층(1)은 하부 n형 반도체 층(1a) 및 상부 n형 반도체 층(1b)을 포함한다.
n측 전극(7)은 하부 n형 반도체 층(1a) 상에 제공된다. n측 전극(7)을 위해, 예를 들어 Ti/Al 재료가 사용될 수 있다. 보다 구체적으로, Ti/Al/Pt 적층 필름[Ti가 n형 반도체 층(1) 측에 배치됨]이 사용될 수 있다. 그러나, 본 발명은 이에 제한되지 않는다. n측 전극(7)을 위해 임의의 재료가 사용될 수 있다. 예를 들어, n형 반도체 층(1)과 오믹 접촉을 형성하는 임의의 재료 및 단층 또는 적층과 같은 임의의 구성이 적용가능하다. Ti/Al/Pt 적층 필름이 n측 전극(7)을 위해 사용되는 경우에, n형 반도체 층(1)과 n측 전극(7) 사이의 오믹 접촉 특성을 개선하는 것이 가능해지며, 여기에서 적층 필름이 형성된 다음에 질소 분위기 중에서 650℃의 온도에서 어닐링된다.
예를 들어 InGaN으로 이루어진 발광 층(3)(활성 층)은 n형 반도체 층(1) 상에 제공된다. 발광 층(3)에, 단일 양자 우물(single quantum well: SQW) 구조 또는 다중 양자 우물(multiple quantum well: MQW) 구조가 채용될 수 있다. 발광 층(3)의 발광 파장의 피크 발광 파장은 예를 들어 370 내지 400 ㎚ 범위이다. 그러나, 본 발명은 이에 제한되지 않고, 발광 층(3)의 발광 파장은 임의적이다.
발광 층(3) 상에, 예를 들어 p형 AlGaN 클래딩 층(2a), p형 GaN 층(2b) 및 고농도 도핑된 p형 GaN 층(2c)이 제공된다. p형 반도체 층(2)은 p형 AlGaN 클래딩 층(2a), p형 GaN 층(2b) 및 고농도 도핑된 p형 GaN 층(2c)을 포함한다.
오믹 전극(4o)은 p형 반도체 층(2) 상에 제공된다. 오믹 전극(4o)을 위해, 예를 들어 ITO(인듐-주석 산화물)가 사용된다. 예를 들어, ITO 필름이 예컨대 증착에 의해 p형 반도체 층(2) 상에 형성된 후, ITO 필름은 고온, 예컨대 300℃ 내지 800℃의 온도, 더욱 바람직하게는 약 700℃의 온도로 가열된다. 그 결과, 오믹 전극(4o)과 p형 반도체 층(2) 사이의 오믹 접촉이 얻어진다.
또한, 본 발명은 이에 제한되지 않는다. 오믹 전극(4o)이 발광 층(3)으로부터 방출된 광을 투광시키는 In, Zn, Sn, Ni, Mg, Cu, Au, Pd, Rh 및 Ga로 이루어진 군으로부터 선택되는 적어도 하나의 산화물을 포함하는 것이 가능하다.
오믹 전극(4o)을 위해, 투광성을 제공하기 위해서, 발광 층(3)의 발광 파장보다 큰 밴드 갭을 갖는 임의의 재료를 사용하는 것이 가능하다. 또한, 필름 두께가 발광 파장에서의 흡수 계수의 역수보다 훨씬 얇은 금속 필름을 사용하는 것이 가능하다.
또한, 투광성을 제공하기 위해서, 방출된 광에 대한 투과율은 비교적 낮아도, 평면 패턴이 세선 또는 메쉬(mesh) 형태로 형성되고, 이 패턴이 방출된 광이 투광될 수 있게 하기 위한 개구를 구비하는 것을 오믹 전극(4o)을 위해 사용하는 것이 가능하다.
그 결과, 발광 층(3)으로부터 방출된 광에 대한 오믹 전극(4o)의 투과율은 발광 층(3)으로부터 방출된 광에 대한 쇼트키 전극(4s)의 투과율보다 높게 설정된다.
예를 들어, 개구(4q)가 오믹 전극(4o)의 일부에 제공되고, 쇼트키 전극(4s)은 이 개구(4q) 내에서 p형 반도체 층(2) 상에 제공된다. 쇼트키 전극(4s)을 위해, 예를 들어 Al이 사용될 수 있다. 그 결과, 쇼트키 전극(4s)과 p형 반도체 층(2) 사이의 쇼트키 접촉이 얻어진다.
그러나, 본 발명은 이에 제한되지 않는다. 쇼트키 전극(4s)이 p형 반도체 층(2)과 쇼트키 접촉을 형성할 수 있는 Al, Ag 및 Rh로 이루어진 군으로부터 선택되는 적어도 하나를 포함하는 것이 가능하다.
바람직하게는, 방출된 광에 대해 높은 투과율을 갖는 재료가 쇼트키 전극(4s)에 적용된다. 예를 들어, 바람직하게는, 발광 층(3)으로부터 방출된 광에 대한 쇼트키 전극(4s)의 반사율은 80% 이상이다. 이는 쇼트키 전극(4s)을 위해, 예를 들어 전술된 Al, Ag, Rh 등을 사용함으로써 실현될 수 있다.
쇼트키 전극(4s) 상에 제공되는 패드 전극(4p)을 위해, 예를 들어 Ti/Pt/Au 또는 Ni/Au가 사용될 수 있다. 보다 구체적으로, 패드 전극을 위해, 예를 들어 우수한 전기적 접속성을 갖는 Au가 상측[적층 구조체(1s)에 대향된 측]에 배치되고 높은 접착성을 갖는 Ni, Ti 등이 하측[적층 구조체(1s) 측]에 배치되는 적층 필름을 사용하는 것이 가능하다.
보다 구체적으로, 패드 전극(4p)이 제3 전극 상에 제공된 Ni 층 및 이 Ni 층 상에 제공된 Au 층을 구비한 적층체 및 제3 전극 상에 제공된 Ti 층, 이 Ti 층 상에 제공된 Pt 층 및 이 Pt 층 상에 제공된 Au 층을 구비한 적층체 중 임의의 하나를 포함하는 것이 가능하다.
이때, 패드 전극(4p)을 위해, 쇼트키 전극(4s)에 대한 접착성 및 추후에 접속되는 본딩 와이어에 대한 전기적 접속성의 두 관점으로부터 적정한 재료가 선택되어, 발광 층(3)으로부터 방출된 광에 대한 반사율은 비교적 낮다.
한편, 이미 논의된 바와 같이, 방출된 광에 대해 높은 반사율을 갖는 재료가 쇼트키 전극(4s)을 위해 선택된다. 보다 구체적으로, 발광 층(3)으로부터 방출된 광에 대한 쇼트키 전극(4s)의 반사율은 발광 층(3)으로부터 방출된 광에 대한 패드 전극(4p)의 반사율보다 높다.
그 결과, 발광 층(3)에서 방출된 광은 쇼트키 전극(4s)으로부터 효율적으로 반사되고, 투광성의 오믹 전극(4o)을 통해 방출된다.
이 실시예에 따른 반도체 발광 소자(110)에서, 낮은 반사율의 패드 전극(4p)이 높은 반사율의 쇼트키 전극(4s)의 그것과 동일한 평면 형상을 갖기 때문에, 발광 층(3)으로부터 방출된 광이 패드 전극(4p)에 입사되지 않아, 광 흡수로 인한 효율의 저하가 억제된다. 이때, 높은 투광성의 오믹 전극(4o) 때문에, 오믹 전극(4o)에서의 광 흡수가 가능한 한 조속히 억제되고, 광이 고효율로 방출된다.
또한, 쇼트키 전극(4s)은 p형 반도체 층(2)과 오믹 접촉을 형성하기 때문에, 패드 전극(4p) 및 쇼트키 전극(4s)을 통해 흐르는 전류가 직접 p형 반도체 층(2) 내로 유입되기 어렵고, 전류는 쇼트키 전극(4s)에 접속된 오믹 전극(4o)을 통해 p형 반도체 층(2) 내로 유입된다. 따라서, 쇼트키 전극(4s)에 대응하는 위치에서 발광 층(3)에서의 발광이 억제되어, 오믹 전극(4o)에 대응하는 발광 층(3)에서 발광이 효율적으로 수행된다. 바꾸어 말하면, 투광성이 오믹 전극(4o)의 그것보다 낮은 쇼트키 전극(4s) 아래에서 발광을 수행하기 어려우며; 전류는 높은 투광성의 오믹 전극(4o)에서 오믹 전극(4o)으로부터 p형 반도체 층(2)으로 비교적 균일하게 주입되고, 전류는 발광 층(3) 내로 균일하게 주입된다. 결과적으로, 전류 주입 효율을 개선하는 것이 가능해진다.
이미 설명된 바와 같이, 방출된 광은 높은 반사율의 쇼트키 전극(4s)으로부터 효율적으로 반사되어, 오믹 전극(4o)을 투과한 다음에, 추출된다.
비교예
도 2의 (a) 및 도 2의 (b)는 비교예의 반도체 발광 소자의 구성을 도시한 개략도이다.
보다 구체적으로, 도 2의 (b)는 평면도이고, 도 2의 (a)는 도 2의 (b)의 선 A-A'를 따른 단면도이다.
도 2의 (a) 및 도 2의 (b)에 도시된 바와 같이, 비교예의 반도체 발광 소자(119)에서, 쇼트키 전극(4s)은 제공되지 않는다. 바꾸어 말하면, 오믹 전극(4o) 내에 개구(4q)가 제공되지 않고, 오믹 전극(4o)은 거의 p형 반도체 층(2)의 전체 표면에 걸쳐 제공되며, 그 일부 상에 패드 전극(4p)이 제공된다. 이들 이외에는, 구조는 반도체 발광 소자(110)의 그것과 동일하다.
반도체 발광 소자(119)에서, 쇼트키 전극(4s)이 제공되지 않기 때문에, 패드 전극(4p)으로부터 오믹 전극(4o) 내로 흐르는 전류는 p형 반도체 층(2)을 통해 거의 발광 층(3)의 전체 표면 내로 유입된다. 그 결과, 거의 발광 층(3)의 전체 표면에서 광이 방출된다. 보다 구체적으로, 낮은 투광성의 패드 전극(4p) 아래의 발광 층(3)에서 또한 광이 방출되고, 이 광의 대부분이 낮은 광 반사율의 패드 전극(4p)에 의해 흡수된다. 따라서, 이 광은 소자의 외부로 추출될 수 없다. 또한, 패드 전극(4p) 아래의 부분 이외의 부분에 대응하는 발광 층(3)에서 방출된 광의 일부는 예를 들어 기판(10) 측의 계면으로부터 반사되고 패드 전극(4p)에 입사되어 흡수된다.
전술된 바와 같이, 비교예의 반도체 발광 소자(119) 내에 쇼트키 전극(4s)이 제공되지 않기 때문에, 전류 주입 영역이 제어될 수 없고; 전류 주입 효율이 낮으며; 전류 추출 효율도 또한 낮다.
이와 대조적으로, 반도체 발광 소자(110)에서, 패드 전극(4p)의 그것과 동일한 평면 형상을 갖고 쇼트키 접촉을 형성하는 높은 반사율의 쇼트키 전극(4s)은 패드 전극(4p)과 p형 반도체 층(2) 사이에 삽입된다. 따라서, 전류 주입 효율을 증가시키는 동시에 광 추출 효율을 개선하는 반도체 발광 소자를 제공하는 것이 가능해진다.
또한, 바람직하게는, 발광 층(3)으로부터 방출된 광이 패드 전극(4p)에 입사되지 않도록 쇼트키 전극(4s)의 평면 형상은 패드 전극(4p)의 평면 형상과 동일하다. 보다 구체적으로, 패드 전극(4p)이 쇼트키 전극(4s)보다 큰 경우에, 방출된 광은 낮은 반사율의 패드 전극(4p)에 입사되어 흡수되어서, 효율이 저하된다.
여기에서, 동일한 평면 형상이란 발광 층(3) 측으로부터 볼 때 패드 전극(4p)이 쇼트키 전극(4s)에 의해 실질적으로 차폐되는 상태를 지칭한다. 여기에서, 용어 "동일한"은 똑같은 경우는 물론, 예를 들어 제조시 가공 정확도의 변동 및 가공시 형성된 테이퍼진 부분으로 인한 차이의 포함을 의미한다. 평면 형상이 실질적으로 동일한 것으로 충분하다.
또한, 패드 전극(4p)이 쇼트키 전극(4s)보다 작은 경우에도 높은 광 추출 효율을 얻는 것이 가능하다. 그러나, 반도체 발광 소자(110)의 실제 사용시, 패드 전극(4p)에 대한 본딩 와이어의 본딩 공정을 용이하게 하고 본딩 면적을 증가시켜 본딩을 안정화시키기 위해, 패드 전극(4p)의 면적이 가능한 한 커서, 패드 전극(4p)이 가능한 한 크게 설계되는 것이 바람직하다. 따라서, 높은 광 추출 효율, 용이화된 본딩 공정 및 안정화된 본딩을 달성하기 위해, 패드 전극(4p) 및 쇼트키 전극(4s)의 평면 형상이 실질적으로 동일하게 설계되는 것이 바람직하다.
또한, 후술되는 바와 같이, 패드 전극(4p) 및 쇼트키 전극(4s)이 실질적으로 동일한 평면 형상으로 형성되는 경우에, 또한 이들을 동일한 공정으로 일괄적으로 가공하여 공정을 생략할 수 있는 이점이 있다.
또한, p형 반도체 층(2)에 대한 쇼트키 전극(4s)의 접촉 저항은 예를 들어 1.0 × 10-2 Ωcm2 이상으로 설정될 수 있다. 한편, p형 반도체 층(2)에 대한 오믹 전극(4s)의 접촉 저항은 쇼트키 전극(4s)과 p형 반도체 층(2) 사이의 접촉 저항의 10분의 1 이하로 설정될 수 있다. 따라서, 전류 경로가 전류 주입 효율을 개선하기 위해 적정하게 제어된다. 보다 구체적으로, 예를 들어, 반도체 발광 소자(110)의 구동 전압은 약 3 V이고, 이때 20 mA의 전류가 통전될 때 전압 강하는 약 0.02 V여서, 적정한 구동 조건이 유지될 수 있다.
이하에서는, 이 실시예에 따른 반도체 발광 소자(110)에서 광 추출 효율을 개선하는 효과에 관한 시뮬레이션 결과가 설명될 것이다.
도 3은 본 발명의 제1 실시예에 따른 반도체 발광 소자의 효과에 대한 시뮬레이션 모델을 도시한 개략도이다.
도 3에 도시된 바와 같이, 이 시뮬레이션은 반도체 발광 소자(110)가 간단화된 1차원 모델을 채용하였다. 도 3에서, 오믹 전극(4o)은 생략된다.
이 시뮬레이션에서, 쇼트키 전극(4s)의 폭(d1)은 100 ㎛였고, 발광 층(3)의 폭(d2)은 100 ㎛였으며, 발광 층(3)과 쇼트키 전극(4s) 사이의 거리(d3)[즉, p형 반도체 층(2)의 두께]는 100 ㎚였다. 쇼트키 전극(4s)의 단부의 위치가 원점(p0)이고, 원점(p0)으로부터의 거리가 거리(x)이다. 발광 층(3)에서 방출되어 발광 층(3)으로부터 쇼트키 전극(4s)으로 직접 입사되는 광인 광(Id)과, 후방 표면으로부터 반사되고 쇼트키 전극(4s)에 입사되는 광인 광(Ir)을 발광 층(3)의 전체 폭(d2)에 걸쳐 거리(x)를 변화시키면서 시뮬레이션에 의해 결정하였다. 이때, 간단함을 위해 후방 표면에서의 반사율은 100%였다.
그 결과, 이 모델에서, 발광 층(3)으로부터 쇼트키 전극(4s)에 직접 입사되는 광(Id)의 양의 비율은 전체의 0.35%이고, 후방 표면으로부터 반사되어 입사되는 광(Ir)의 양의 비율은 전체의 8%인 것을 보였다. 보다 구체적으로, 8.35%의 광이 발광 층(3)으로부터 쇼트키 전극(4s)에 입사된다.
이때, 비교예의 반도체 발광 소자(119) 내에 쇼트키 전극(4s)이 제공되지 않기 때문에, 8.35%의 광이 낮은 반사율의 패드 전극(4p)에 입사되고, 상당한 양의 광이 패드 전극(4p) 내로 흡수된다.
이와 대조적으로, 이 실시예에 따른 반도체 발광 소자(110)에서, 8.35%의 광은 패드 전극(4p)에 입사되지 않고, 높은 반사율의 쇼트키 전극(4s)으로부터 높은 반사율로 반사되며, 효율적인 추출을 위해 예를 들어 후방 표면으로부터 다시 반사된다.
이하에서는, 반도체 발광 소자(110)를 제조하기 위한 예시적인 방법이 설명될 것이다.
도 4의 (a) 및 도 4의 (b)는 제1 실시예에 따른 반도체 발광 장치를 제조하기 위한 방법을 공정 순으로 도시한 개략적인 단면도이다.
보다 구체적으로, 도 4의 (a)는 제1 공정의 도면이고, 도 4의 (b)는 도 4의 (a)에 후속하는 도면이다.
도 5의 (a) 및 도 5의 (b)는 도 4의 (b)에 후속하는 공정을 공정 순으로 도시한 개략적인 단면도이다.
도 4의 (a)에 도시된 바와 같이, 예를 들어 사파이어로 이루어진 기판(10) 상에, 예를 들어 도핑되지 않은 GaN 버퍼 층(11) 및 n형 GaN 층으로 이루어진 n형 반도체 층(1)이 예를 들어 MOCVD(Metal Organic Chemical Vapor Deposition: 유기 금속 화학 증착), MBE(Molecular Beam Epitaxy: 분자 빔 에피택시) 등에 의해 순차적으로 형성된다. 이어서, 예를 들어 InGaN 층으로 이루어진 발광 층(3)이 예를 들어 MOCVD 또는 MBE에 의해 n형 반도체 층(1) 상에 형성된다. 또한, p형 AlGaN 클래딩 층(2a), p형 GaN 층(2b) 및 고농도 도핑된 p형 GaN 층(2c)이 예를 들어 MOCVD에 의해 발광 층(3) 상에 순차적으로 형성된다. 따라서, 적층 구조체(1s)가 구성된다.
이 적층 구조체(1s)는 p형 GaN 층(2b)에서 p형 활성화를 촉진시키기 위해, 예를 들어 RTA(Rapid Thermal Annealing: 급속 열 어닐링) 노 등에서 가열된다.
이어서, 오믹 전극(4o)을 위한 ITO로 이루어진 투명 금속 산화물 필름(40f)이 예를 들어 증착 등에 의해 p형 반도체 층(2) 상에 형성된다. 투명 금속 산화물은 고온으로, 300℃부터 800℃까지의 온도로, 더욱 바람직하게는 대략 700℃의 온도로 가열되어, p형 반도체 층(2)과의 오믹 접촉을 얻는 것이 가능하다.
이후, 도 4의 (b)에 도시된 바와 같이, n형 반도체 층(1)의 일부를 노출시키기 위해, 일부 영역의 오믹 전극(4o), p형 반도체 층(2) 및 발광 층(3)과 n형 반도체 층(1)의 일부가 리소그래피 및 RIE(Reactive Ion Etching: 반응성 이온 에칭)와 같은 에칭에 의해 제거된다. 또한, 위의 에칭은 RIE와 같은 건식 에칭으로 제한되지 않는다. 예를 들어 습식 에칭에 의해 에칭을 수행하는 것도 가능하다.
이후, 도 5의 (a)에 도시된 바와 같이, 예를 들어 실리콘 산화물 필름 등으로 제조된 절연 필름(12)이 예를 들어 CVD(Chemical Vapor Deposition: 화학적 증착)에 의해 피가공물의 전체 표면에 걸쳐 형성된 후, n형 반도체 층(1) 상의 절연 필름이 리소그래피 및 습식 에칭 등에 의해 부분적으로 제거된 다음에, Ti/Al/Pt로 이루어진 n측 전극(7)이 예를 들어 진공 증착 및 리프트-오프(lift-off)에 의해 형성된다. 이때, 예를 들어 질소 분위기 중에서 650℃에서 어닐링이 수행되어, n측 전극(7)과 n형 반도체 층(1) 사이의 오믹 접촉 특성을 개선하는 것이 가능해진다. 또한, 절연 필름(12)은 이러한 어닐링 전에 제거된다.
이후, 도 5의 (b)에 도시된 바와 같이, 다른 절연 필름(미도시)이 형성되고, 오믹 전극(4o) 상의 절연 필름이 부분적으로 제거되며, 개구(4q)가 p형 반도체 층(2)의 일부를 노출시키기 위해 형성된다. 이것 상에, 쇼트키 전극(4s)이 될, 예를 들어 Al 필름 및 패드 전극(4p)이 될, 예를 들어 Ti/Pt/Au 적층 필름 또는 Ni/Au 적층 필름이 순차적으로 형성되고, 이들 필름은 쇼트키 전극(4s) 및 패드 전극(4p)을 형성하기 위해 포토리소그래피에 의해 동일한 마스크를 사용하여 일괄적으로 가공된다. 따라서, 쇼트키 전극(4s) 및 패드 전극(4p)은 동일한 평면 형상을 갖도록 가공된다. 이 가공을 위해, 리프트-오프를 사용하는 것이 가능하다. 이후, 전술된 절연 필름이 제거되고, 오믹 전극(4o)의 형상이 가공된다.
이후, 칩 제작을 용이하게 하기 위해 예를 들어 리소그래피 및 RIE에 의해 기판(10)을 노출시키도록 소자 분리 트렌치(trench)(미도시)가 제공된 다음에, 예를 들어 실리콘 산화물 필름과 같은 투명 절연 필름(미도시)이 CVD, 스퍼터링, 증착 등에 의해 소자 분리 트렌치의 측부 표면을 코팅하도록 형성된다. 이어서, 도 1의 (a) 및 도 1의 (b)에 도시된 바와 같은 반도체 발광 소자(110)가 얻어진다.
또한, 투광성의 금속 산화물 재료가 오믹 전극(4o)을 위해 사용되는 경우에, 바람직하게는, 오믹 전극(4o)은 쇼트키 전극(4s) 및 패드 전극(4p)을 형성하는 공정 전에 형성된다. 보다 구체적으로, 전술된 바와 같이, 오믹 접촉 특성을 개선하기 위해, 오믹 전극(4o)을 형성할 때, 투명 금속 산화물(4of)은 고온으로, 300℃부터 800℃까지의 온도로, 더욱 바람직하게는 대략 700℃의 온도로 가열된다. 이러한 고온 열 처리가 쇼트키 전극(4s) 및 패드 전극(4p)에 가해지면, 쇼트키 전극(4s) 및 패드 전극(4p)에 이동(migration) 등과 같은 문제를 유발한다. 이 이유로, 바람직하게는, 쇼트키 전극(4s) 및 패드 전극(4p)은 오믹 전극(4o)이 형성된 후에 형성된다.
또한, 오믹 전극(4o)이 형성된 후 쇼트키 전극(4s) 및 패드 전극(4p)이 형성되는 경우에, 쇼트키 전극(4s) 및 패드 전극(4p)은 오믹 전극(4o) 위에 배치된다. 이때, 쇼트키 전극(4s)과 오믹 전극(4o) 사이의 전기적 접속을 양호하게 유지시키기 위해, 바람직하게는, 쇼트키 전극(4s)은 오믹 전극(4o)을 부분적으로 덮도록 제공된다.
그러나, 본 발명은 이에 제한되지 않는다. 쇼트키 전극(4s) 및 오믹 전극(4o)[그리고 패드 전극(4p)]의 형상 및 배치는 쇼트키 전극(4s)과 오믹 전극(4o) 사이의 전기적 접속이 얻어지는 한 임의적이다.
또한, 본 발명은 위의 설명으로 제한되지 않는다. 오믹 전극(4o), 쇼트키 전극(4s) 및 패드 전극(4p)의 형성 순서는 오믹 전극(4o), 쇼트키 전극(4s) 및 패드 전극(4p)에 사용되는 재료 및 형성 방법에 따라 임의적이다.
또한, 전술된 특정 예에서, 적층 구조체(1s)는 오믹 전극(4o)이 될 재료를 형성한 후 n형 반도체 층(1)의 일부를 노출시키도록 가공된다. 그러나, 오믹 전극(4o)이 될 재료를 형성하는 공정과 적층 구조체(1s)를 가공하는 공정 사이의 순서를 변경시키는 것이 가능하다. 또한, 위의 설명은 제조 방법의 일례이다. 기술적으로 가능한 범위 내에서 개별 공정의 순서를 변경시키는 것도 가능하다.
또한, 이 실시예에 따른 반도체 발광 소자(110)에서, 쇼트키 전극(4s)(제3 전극)의 도전율을 오믹 전극(4o)(제2 전극)의 도전율보다 낮게 설정하는 것이 가능하다. 또한, 패드 전극(4p)(제4 전극)의 도전율을 오믹 전극(4o)(제2 전극)의 도전율보다 낮게 설정하는 것이 가능하다. 보다 구체적으로, 오믹 전극(4o)의 도전율을 더욱 높게 설정하는 것은 오믹 전극(4o)의 전압 강하가 억제될 수 있도록 하여 효율을 개선한다.
도 6은 본 발명의 제1 실시예에 따른 다른 반도체 발광 소자의 구성을 도시한 개략적인 평면도이다.
도 6에 도시된 바와 같이, 이 실시예에 따른 다른 반도체 발광 소자(111)에서, 제1 주 표면(1sa)에 수직한 방향을 따라 볼 때 쇼트키 전극(4s)[그리고 패드 전극(4p)]의 평면 형상은 반도체 발광 소자(110)의 그것으로부터 변형된다. 보다 구체적으로, 반도체 발광 소자(111)에서, 반도체 발광 소자(110)의 평면 형상에서, n측 전극(7)을 향하는 대각(제1 부분)에 그리고 이 대각으로부터 연장되는 두 측부(제2 부분)를 따라 개구(4q)가 제공되고, 이 형상과 정합되는 형상으로 쇼트키 전극(4s) 및 패드 전극(4p)이 제공된다. 그 결과, 전류 주입 영역을 보다 균일하게 만들도록 쇼트키 전극(4s)에 의해 형성되는 전류 경로를 형상화시키는 것이 가능하다.
반도체 발광 소자(111)에 따르면, 전류 주입 효율을 더욱 증가시키고 광 추출 효율을 개선하는 반도체 발광 소자를 제공하는 것이 가능해진다.
제2 실시예
본 발명의 제2 실시예에서, n형 반도체 층에 접속되는 전극을 위해 오믹 전극 및 쇼트키 전극이 제공된다. 이 경우에, n형 반도체 층으로부터 광이 추출된다.
도 7의 (a) 및 도 7의 (b)는 본 발명의 제2 실시예에 따른 반도체 발광 소자의 구성을 도시한 개략도이다.
보다 구체적으로, 도 7의 (b)는 평면도이고, 도 7의 (a)는 도 7의 (b)의 선 A-A'를 따른 단면도이다. 도 7의 (b)는 도 7의 (a)의 화살표 B로부터 볼 때의 평면도이다.
도 7의 (a) 및 도 7의 (b)에 도시된 바와 같이, 이 실시예에 따른 반도체 발광 소자(120)는 제1 반도체 층[p형 반도체 층(52)], 제2 반도체 층[n형 반도체 층(51)] 및 제1 반도체 층과 제2 반도체 층 사이에 제공되는 발광 층(53)을 구비하는 적층 구조체(51s)를 포함한다.
여기에서, 이 실시예에서, p형 반도체 층(52)은 제1 반도체 층이고, n형 반도체 층(51)은 제2 반도체 층이다.
p형 반도체 층(52)은 발광 층(53) 측으로부터 순서대로 배치되는 p형 AlGaN 클래딩 층(52a), p형 GaN 층(52b) 및 고농도 도핑된 p형 GaN 층(52c)을 구비한다.
이 특정 예에서, 발광 층(53)에 대향된 p형 반도체 층(52) 측에, 예를 들어 p측 접촉 전극(55a), 본딩 층(55b) 및 도전성 기판(50)이 이 순서대로 제공된다. 예를 들어 Ag가 p측 접촉 전극(55a)을 위해 사용되고, 예를 들어 Au가 본딩 층(55b)을 위해 사용되며, 예를 들어 Si가 기판(50)을 위해 사용된다.
반도체 발광 소자(120)는 또한 제1 반도체 층에 전기적으로 접속되는 p측 전극(54)을 포함한다. 이 특정 예에서, p측 전극(54)은 p측 접촉 전극(55a), 본딩 층(55b) 및 도전성 기판(50)을 통해 p형 반도체 층(52)에 전기적으로 접속된다.
반도체 발광 소자(120)는 또한 오믹 전극(57o), 쇼트키 전극(57s) 및 패드 전극(57p)을 포함한다.
오믹 전극(57o)은 n형 반도체 층(51)과 오믹 접촉을 형성하고, 발광 층(53)으로부터 방출된 광을 투광시킨다.
쇼트키 전극(57s)은 오믹 전극(57o)을 관통하고, n형 반도체 층(51)과 쇼트키 접촉을 형성하기 위해 오믹 전극(57o)에 전기적으로 접속된다. 보다 구체적으로, 오믹 전극(57o) 내에 개구(57q)가 제공되고, 쇼트키 전극(57s) 및 n형 반도체 층(51)은 이 개구(57q) 내에서 쇼트키 접촉을 형성한다. 또한, 쇼트키 전극(57s)의 적어도 일부가 오믹 전극(57o)을 관통하는 것으로 충분하다.
패드 전극(57p)은 n형 반도체 층(51)에 대향된 쇼트키 전극(57s) 측에 형성되고, p형 반도체 층(52), 발광 층(53) 및 n형 반도체 층(51)의 적층 방향을 따라 볼 때 쇼트키 전극(57s)의 그것과 동일한 평면 형상을 갖는다.
여기에서, 이 실시예에서, p측 전극(54)은 제1 전극이고, 오믹 전극(57o)은 제2 전극이며, 쇼트키 전극(57s)은 제3 전극이고, 패드 전극(57p)은 제4 전극이다.
보다 구체적으로, 반도체 발광 소자(120)에서, 제1 반도체 층은 p형 반도체 층(52)이고, 제2 반도체 층은 n형 반도체 층(51)이다. 제1 전극은 제1 반도체 층 측에서 적층 구조체(51s)의 제2 주 표면(51sb) 측에 제공된다. 제2, 제3 및 제4 전극은 제2 반도체 층 측에서 적층 구조체(51s)의 제3 주 표면(51sc) 측에 제공된다.
n형 반도체 층(51), 발광 층(53), p형 반도체 층(52), 오믹 전극(57o), 쇼트키 전극(57s) 및 패드 전극(57p)의 경우, 제1 실시예에서 설명된, n형 반도체 층(1), 발광 층(3), p형 반도체 층(2), 오믹 전극(4o), 쇼트키 전극(4s) 및 패드 전극(4p)의 그것과 유사한 구성 및 재료가 적용될 수 있다. 그러나, 반도체 발광 소자(120) 내의 p측 전극(54)을 위해, 예를 들어 Ti/W 등이 사용될 수 있다.
오믹 전극(57o), 쇼트키 전극(57s) 및 패드 전극(57p)은 제1 실시예의 그것과 유사한 효과를 발휘할 수 있다. 따라서, 반도체 발광 소자(120)에 의해, 전류 주입 효율을 증가시키는 동시에 광 추출 효율을 개선하는 반도체 발광 소자를 제공하는 것이 가능해진다.
도 8의 (a) 및 도 8의 (b)는 본 발명의 제2 실시예에 따른 다른 반도체 발광 소자의 구성을 도시한 개략도이다.
보다 구체적으로, 도 8의 (b)는 평면도이고, 도 8의 (a)는 도 8의 (b)의 선 A-A'를 따른 단면도이다. 도 8의 (b)는 도 8의 (a)의 화살표 B로부터 볼 때의 평면도이다.
도 8의 (a) 및 도 8의 (b)에 도시된 바와 같이, 이 실시예에 따른 다른 반도체 발광 소자(121)에서, 쇼트키 전극(57s)[그리고 패드 전극(57p)]은 복수의 세선이 프레임에 의해 둘러싸인 형상을 갖는다. 세선 및 프레임에 의해 둘러싸인 내부와 프레임의 외부에 오믹 전극(57o)이 제공된다.
이 경우에도, 전류 주입 효율을 증가시키는 동시에 광 추출 효율을 개선하는 반도체 발광 소자를 제공하는 것이 가능해진다.
전술된 바와 같이, 오믹 전극(57o), 쇼트키 전극(57s) 및 패드 전극(57p)은 임의의 형상으로 형성될 수 있다.
또한, 오믹 전극(57o)이 n형 반도체 층(51) 측에 제공되는 경우에, n형 반도체 층(51)의 저항이 비교적 낮기 때문에, 오믹 전극(57o)이 전체 표면에 걸쳐 제공되지 않은 때에도 전류가 균일하게 주입될 수 있다. 따라서, 오믹 전극(57o)은 전체 표면에 걸쳐 제공될 수 있거나 제공되지 않을 수 있으며, 세선 또는 메쉬 형태로 평면 패턴을 갖는 금속 필름이 또한 오믹 전극(57o)을 위해 사용될 수 있다.
제3 실시예
제3 실시예는 반도체 발광 소자를 제조하기 위한 방법이다. 이하에서는, 제1 실시예에 따른 반도체 발광 소자(110)를 제조하기 위한 방법을 예로 들어 설명한다.
보다 구체적으로, 이 실시예에 따른 반도체 발광 소자를 제조하기 위한 방법은, 제1 반도체 층[n형 반도체 층(1)], 제2 반도체 층[p형 반도체 층(2)] 및 제1 반도체 층과 제2 반도체 층 사이에 제공되는 발광 층(3)을 구비하는 적층 구조체(1s); 제1 반도체 층에 전기적으로 접속되는 제1 전극[n측 전극(7)]; 제2 반도체 층과 오믹 접촉을 형성하는 제2 전극[오믹 전극(4o)]으로서, 발광 층으로부터 방출된 광을 투광시키는 제2 전극; 제2 전극을 관통하고 제2 전극에 전기적으로 접속되어 제2 반도체 층과 쇼트키 접촉을 형성하는 제3 전극[쇼트키 전극(4s)]; 및 제2 반도체 층에 대향된 제3 전극 측에 형성되는 제4 전극[패드 전극(4p)]을 포함하는 반도체 발광 소자를 제조하기 위한 방법이다.
이하에서는, 이 실시예에 따른 반도체 발광 소자를 제조하기 위한 방법의 특징이 설명될 것이다.
도 9는 본 발명의 제3 실시예에 따른 반도체 발광 소자를 제조하기 위한 방법을 도시한 순서도이다.
도 9에 도시된 바와 같이, 이 실시예에 따른 반도체 발광 소자를 제조하기 위한 방법에서, 제1 반도체 층, 발광 층 및 제2 반도체 층이 적층된다(단계 S110). 예를 들어, 도 4의 (a)에 관하여 설명된 방법이 채용될 수 있다. 이에 의해, 적층 구조체(1s)가 형성된다.
제1 반도체 층은 필요한 만큼 노출된다(단계 S111). 또한, 제2 실시예에 따른 반도체 발광 소자(120)의 제조시, 단계 S111이 생략된다.
제1 전극[예컨대, n측 전극(7)]이 제1 반도체 층[예컨대, n형 반도체 층(1)] 상에 형성된다(단계 S120).
제2 전극[예컨대, 오믹 전극(4o)]이 제2 반도체 층[예컨대, p형 반도체 층(2)] 상에 형성된다(단계 S130).
이때, 전술된 단계 S120 및 단계 S130의 순서는 변경될 수 있다. 예를 들어, 도 4의 (b) 및 도 5의 (b)에 관하여 설명된 방법이 채용될 수 있다.
제2 전극으로부터 노출된 제2 반도체 층 상에, 제3 전극이 될 필름 및 제4 전극이 될 필름이 적층된다(단계 S140).
제3 전극이 될 필름 및 제4 전극이 될 필름이 동일한 마스크를 사용하여 일괄적으로 가공된다(단계 S150).
전술된 단계 S140 및 단계 S150에서, 예를 들어 도 5의 (b)에 관하여 설명된 방법이 채용될 수 있다.
보다 구체적으로, 예를 들어, 오믹 전극(4o) 상의 절연 필름이 부분적으로 제거되고, 개구(4q)가 형성되며, p형 반도체 층(2)의 일부가 노출되고, 이것 상에 쇼트키 전극(4s)이 될 Al 필름, 패드 전극(4p)이 될 Ti/Pt/Au 적층 필름 등이 순차적으로 형성된다. 이들 필름은 쇼트키 전극(4s) 및 패드 전극(4p)을 형성하기 위해, 동일한 마스크를 사용하여, 예를 들어 리프트-오프에 의해 일괄적으로 가공된다.
따라서, 쇼트키 전극(4s) 및 패드 전극(4p)은 동일한 평면 형상을 갖도록 가공된다.
전술된 단계 S130에서, 제2 전극이 될 필름을 제2 반도체 층 상에 형성한 후, 제2 전극[오믹 전극(4o)]이 가열에 의해 형성된다. 이 열 처리는 300℃ 이상 800℃ 이하의 온도에서 수행되는 열 처리를 포함한다. 결과적으로, 우수한 오믹 접촉을 얻는 것이 가능하다.
또한, 바람직하게는, 전술된 단계 S140(제3 전극이 될 필름 및 제4 전극이 될 필름을 적층하는 단계)은 단계 S130(제2 전극을 형성하는 단계) 후에 수행된다. 따라서, 단계 S130에서의 고온 열 처리가 제3 전극이 될 필름 및 제4 전극이 될 필름에 가해지지 않아, 우수한 특성이 얻어질 수 있다.
바람직하게는, 전술된 단계 S140 및 단계 S150은 단계 S130(제2 전극을 형성하는 단계)에서 가해진 온도보다 낮은 온도에서 수행된다.
또한, 제2 실시예에 따른 반도체 발광 소자(120, 121)와 같이, p측 전극(54)이 적층 구조체(51s)의 제2 주 표면(51sb) 상에 제공되고 오믹 전극(57o), 쇼트키 전극(57s) 및 패드 전극(57p)이 제3 주 표면(51sc) 상에 제공되는 경우에, 전술된 단계 S111이 생략되고; 단계 S110 후 p측 접촉 전극(55a) 및 본딩 층(55b)이 제2 주 표면(51sb) 상에 형성된 다음에, 본딩 층(55b)이 기판(50)에 본딩된다.
이때, 예를 들어 Ag가 p측 접촉 전극(55a)을 위해 사용되고, 예를 들어 Au가 본딩 층(55b)을 위해 사용되며, 예를 들어 Si가 기판(50)을 위해 사용된다.
적층 구조체(51s)의 n형 반도체 층(51) 측의, 적층 구조체(51s)의 제작시 사용되는, 예를 들어 사파이어 기판이 제거되고, 제2 전극[이 경우에, n측의 오믹 전극(57o)]이 표면[제3 주 표면(51sc)] 상에 형성된다(단계 S130).
제3 전극 및 제4 전극이 될 필름[이 경우에 쇼트키 전극(57s) 및 패드 전극(57p)이 될 필름]이 적층되고(단계 S140), 이들 필름이 가공된다(단계 S150).
제1 전극[이 경우에, p측 전극(54)]이 제1 반도체 층[이 경우에, p형 반도체 층(52)] 상에 형성된다(단계 S120). 이때, 제1 전극[이 경우에, p측 전극(54)]이 적층 구조체(51s)에 대향된 도전성 기판(50)의 표면상에 형성된다.
이 실시예에 따른 반도체 발광 소자를 제조하기 위한 방법에 따르면, 전류 주입 효율을 증가시키는 동시에 광 추출 효율을 개선하는 반도체 발광 소자를 제조하기 위한 방법을 제공하는 것이 가능해진다.
제4 실시예
도 10은 본 발명의 제4 실시예에 따른 반도체 발광 장치의 구성을 도시한 개략적인 단면도이다.
도 10에 도시된 바와 같이, 본 발명의 제4 실시예에 따른 반도체 발광 장치(210)는 전술된 실시예 및 그 변형 실시예에 따른 임의의 반도체 발광 소자(110, 111, 120, 121)와 형광체를 조합한 백색 LED이다.
바꾸어 말하면, 이 실시예에 따른 반도체 발광 장치(210)는 임의의 전술된 반도체 발광 소자 및 반도체 발광 소자로부터 방출된 광을 흡수하고 반도체 발광 소자로부터 방출된 광의 그것과 상이한 파장을 갖는 광을 방출하는 파장 변환 층을 포함한다. 파장 변환 층을 위해, 예를 들어 후술되는 형광체를 갖는 층이 사용된다.
또한, 이하에서는, 전술된 반도체 발광 소자(110)가 파장 변환 층과 조합되는 경우가 설명될 것이다.
도 10에 도시된 바와 같이, 이 실시예에 따른 반도체 발광 장치(210)에서, 세라믹 등으로 이루어진 용기(22)의 내면 상에 반사 필름(23)이 제공된다. 반사 필름(23)은 용기(22)의 내측면 및 저면 상에 분리되어 제공된다. 반사 필름(23)은 예를 들어 알루미늄 등으로 이루어진 것이다. 반도체 발광 소자(110)는 용기(22)의 저부 상에 제공된 반사 필름(23) 상에 서브마운트(submount)(24)를 통해 배치된다.
반도체 발광 소자(110), 서브마운트(24) 및 반사 필름(23)을 서로 고정시키기 위해, 결합제, 솔더(solder) 등에 의한 본딩을 사용하는 것이 가능하다.
반도체 발광 소자 측의 서브마운트(24)의 표면상에, 도시되지 않은 전극이 제공되고, 이들 전극은 반도체 발광 소자(110)의 p측의 패드 전극(4p)에 그리고 n측 전극(7)에 본딩 와이어(26)를 통해 접속된다.
적색 형광체를 함유한 제1 형광체 층(211)(파장 변환 층)이 반도체 발광 소자(110)를 덮도록 제공되고, 청색, 녹색, 또는 황색 형광체를 함유한 제2 형광체 층(212)(파장 변환 층)이 이 제1 형광체 층(211) 상에 형성된다. 실리콘 수지로 이루어진 리드(lid)(27)가 이들 형광체 층 위에 형성된다.
제1 형광체 층(211)은 수지 및 이 수지 내에 분산된 적색 형광체를 함유한다.
적색 형광체의 경우, 예를 들어 Y2O3, YVO4, Y2(P, V)O4 등이 모재(body material)에 사용될 수 있고, 이 모재 내에 3가 Eu(Eu3 +)의 활성화 물질이 함유된다. 보다 구체적으로, Y2O3:Eu3 +, YVO4:Eu3 + 등이 적색 형광체에 사용될 수 있다. Eu3+의 몰 농도는 1% 내지 10%일 수 있다. 적색 형광체의 모재의 경우, Y2O3 및 YVO4 외에, LaOS, Y2(P, V)O4 등이 사용될 수 있다. 또한, Eu3 + 외에 Mn4 + 등이 사용될 수 있다. 보다 구체적으로, YVO4 모재에 3가 Eu와 함께 소량의 Bi를 첨가함으로써 380 ㎚에서의 흡수가 증가하므로, 발광 효율이 더욱 증가될 수 있다. 수지를 위해, 예를 들어 실리콘 수지 등이 사용될 수 있다.
제2 형광체 층(212)은 수지 및 이 수지 내에 분산된 청색 형광체, 녹색 형광체 및 황색 형광체 중 적어도 하나를 함유한다. 예를 들어, 다음의 것이 사용될 수 있다: 청색 형광체 및 녹색 형광체를 조합한 형광체, 청색 형광체 및 황색 형광체를 조합한 형광체, 또는 청색 형광체, 녹색 형광체 및 황색 형광체를 조합한 형광체.
청색 형광체를 위해, 예를 들어 (Sr, Ca)10(PO4)6Cl2:Eu2 +, BaMg2Al16O27:Eu2 + 등이 사용될 수 있다.
녹색 형광체를 위해, 예를 들어 3가 Tb의 발광 중심을 갖는 Y2SiO5:Ce3 + 또는 Tb3+가 사용될 수 있다. 이 경우에, 에너지가 Ce 이온으로부터 Tb 이온으로 전달되어 여기 효율을 개선한다. 녹색 형광체를 위해, 예를 들어 Sr4Al14O25:Eu2 + 등이 사용될 수 있다.
황색 형광체를 위해, 예를 들어 Y3Al5:Ce3 + 등이 사용될 수 있다.
수지를 위해, 예를 들어 실리콘 수지 등이 사용될 수 있다.
특히, 3가 Tb는 가시도가 최대인 550 ㎚ 부근에서 뚜렷한(sharp) 발광을 보여, 3가 Eu의 뚜렷한 적색 발광과 조합된 때 발광 효율이 현저히 개선된다.
이 실시예에 따른 반도체 발광 장치(210)에 따르면, 반도체 발광 소자(110)로부터 방출된, 예를 들어 380 ㎚의 자외광은 형광체 층 내에 함유된 전술된 형광체의 우수한 여기를 가능하게 한다. 또한, 이 광은 반사 필름(23)으로부터 반사되고, 리드(27)로부터 효율적으로 방출될 수 있다.
예를 들어, 제1 형광체 층(211) 내에 포함된 3가 Eu 등의 발광 중심을 갖는 전술된 형광체에서, 광은 적색 가시광을 효율적으로 생성하기 위해 620 ㎚ 부근에서 좁은 파장 분포를 갖는 광으로 변환된다.
제2 형광체 층(212) 내에 함유된 청색, 녹색, 또는 황색 형광체는 효율적으로 여기되어, 청색, 녹색, 또는 황색 가시광의 효율적인 생성을 가능하게 한다.
이러한 색을 혼합하는 것은 백색광 및 다른 다양한 색의 광이 고효율 및 우수한 연색성(color rendition)으로 생성될 수 있게 한다.
이어서, 이 실시예에 따른 반도체 발광 장치(210)를 제조하기 위한 방법이 설명될 것이다.
전술된 방법이 반도체 발광 소자(110)를 제작하는 공정에 사용될 수 있기 때문에, 이하에서는 반도체 발광 소자(110)의 완성 후의 공정이 설명될 것이다.
우선, 반사 필름(23)이 될 금속 필름이 예를 들어 스퍼터링에 의해 용기(22)의 내면 상에 형성된다. 이 금속 필름은 패턴화되고, 반사 필름(23)은 용기(22)의 내측면 및 저면 상에 각각 남겨진다.
이어서, 반도체 발광 소자(110)가 서브마운트(24) 상에 고정되고, 서브마운트(24)의 전극이 본딩 와이어(26)를 통해 p측 패드 전극(4p) 및 n측 전극(7)에 접속된다. 서브마운트(24)는 용기(22)의 저면 상의 반사 필름(23) 상에 배치되고 고정된다.
적색 형광체를 함유한 제1 형광체 층(211)이 반도체 발광 소자(110) 및 본딩 와이어(26)를 덮도록 형성되고, 청색, 녹색, 또는 황색 형광체를 함유한 제2 형광체 층(212)이 제1 형광체 층(211) 상에 형성된다.
개별 형광체 층을 형성하는 방법을 위해, 예를 들어 각각의 형광체가 수지 원료 혼합액 내에 분산되고 이 혼합액이 적하되어 열 중합에 의한 수지의 경화를 위해 가열되는 방법을 채용하는 것이 가능하다. 또한, 각각의 형광체를 함유한 수지 원료 혼합액이 적하되어 잠시 동안 방치된 다음에 경화된다. 이는 각각의 형광체의 미립자가 침강되게 하여 각각의 형광체의 미립자가 제1 및 제2 형광체 층(211, 212)의 하부에 불균일하게 분포되게 하여서, 각각의 형광체의 발광 효율을 적절히 제어할 수 있게 한다. 이후, 리드(27)가 형광체 층(212) 상에 배치된 다음에, 이 실시예에 따른 반도체 발광 장치(210), 즉 백색 LED가 제작된다.
이상, 본 발명의 예시적인 실시예들이 특정 예를 참조하여 설명되었다. 그러나, 본 발명은 이들 특정 예로 제한되지 않는다. 예를 들어, 당업자는 반도체 발광 소자 또는 제조 방법의 반도체 다층 필름, 금속 필름, 유전체 필름 등의 구성요소의 형상, 크기, 재질, 배치 관계 등을 공지의 기술로부터 적절히 선택하여, 본 발명을 유사하게 실시할 수 있다. 이러한 실시는 유사한 효과가 얻어지는 한 본 발명의 범위에 포함된다.
또한, 특정 예의 임의의 2개 이상의 구성요소는 기술적으로 가능한 범위 내에서 조합될 수 있고; 본 발명의 요지가 포함되는 한 본 발명의 범위에 포함된다.
또한, 본 발명의 예시적인 실시예로서 전술된 반도체 발광 소자 및 반도체 발광 장치에 기초하여 당업자가 적절히 설계 변경하여 획득할 수 있는 모든 반도체 발광 소자 및 반도체 발광 장치도 또한 본 발명의 요지가 포함되는 한 본 발명의 범위 내에 속한다.
또한, 본 발명의 사상 내의 다양한 변경 및 수정이 당업자에게 명백할 것이다. 따라서, 이러한 모든 변경 및 수정은 본 발명의 범위 내에 속하는 것으로 이해된다.
본 발명의 실시예에 따르면, 전류 주입 효율을 증가시키는 동시에 광 추출 효율을 개선하는 반도체 발광 소자, 반도체 발광 장치 및 반도체 발광 소자를 제조하기 위한 방법이 제공된다.
1: n형 반도체 층(제1 반도체 층)
1a: 하부 n형 반도체 층
1b: 상부 n형 반도체 층
1s: 적층 구조체
1sa: 제1 주 표면
2: p형 반도체 층(제2 반도체 층)
2a: p형 AlGaN 클래딩 층
2b: p형 GaN 층
2c: 고농도 도핑된 p형 GaN 층
3: 발광 층
4o: 오믹 전극(제2 전극)
4of: 투명 금속 산화물 필름
4p: 패드 전극(제4 전극)
4q: 개구
4s: 쇼트키 전극(제3 전극)
7: n측 전극(제1 전극)
10: 기판
11: 버퍼 층
12: 절연 필름
22: 용기
23: 반사 필름
24: 서브마운트
26: 본딩 와이어
27: 리드
50: 기판
51: n형 반도체 층(제2 반도체 층)
51s: 적층 구조체
51sb: 제2 주 표면
51sc: 제3 주 표면
52: p형 반도체 층(제1 반도체 층)
52a: p형 AlGaN 클래딩 층
52b: p형 GaN 층
52c: 고농도 도핑된 p형 GaN 층
53: 발광 층
54: p측 전극(제1 전극)
55a: p측 접촉 전극
55b: 본딩 층
57o: 오믹 전극(제2 전극)
57p: 패드 전극(제4 전극)
57q: 개구
57s: 쇼트키 전극(제3 전극)
110, 111, 119, 120, 121: 반도체 발광 소자
210: 반도체 발광 장치
211: 제1 형광체 층
212: 제2 형광체 층

Claims (18)

  1. 반도체 발광 소자로서,
    제1 반도체 층, 제2 반도체 층 및 상기 제1 반도체 층과 상기 제2 반도체 층 사이에 제공되는 발광 층을 구비하는 적층 구조체;
    상기 제1 반도체 층에 전기적으로 접속되는 제1 전극;
    상기 제2 반도체 층에 대하여 오믹 접촉(ohmic contact)을 형성하고, 상기 발광 층으로부터 방출된 광에 대하여 투광성을 갖는 제2 전극;
    상기 제2 전극을 관통하고 상기 제2 전극에 전기적으로 접속되어 상기 제2 반도체 층에 대하여 쇼트키 접촉을 형성하는 제3 전극; 및
    상기 제3 전극의 상기 제2 반도체 층과는 반대의 측에 형성되고, 상기 제1 반도체 층, 상기 발광 층 및 상기 제2 반도체 층의 적층 방향에서 봤을 때에 상기 제3 전극과 동일한 형상을 갖는 제4 전극으로서, 패드 전극인 제1 부분과 상기 적층 방향에 대하여 수직인 평면 내에서 상기 제1 부분으로부터 연장하여 존재하는 제2 부분을 포함하는 제4 전극
    을 포함하는, 반도체 발광 소자.
  2. 제1항에 있어서,
    상기 적층 구조체는, 상기 적층 방향에서 볼 때 직사각형이고,
    상기 제1 전극은, 상기 직사각형의 하나의 모서리부에 배치되고,
    상기 제1 부분은, 상기 직사각형의 상기 하나의 모서리부에 대향하는 다른 모서리에 배치되고,
    상기 제2 부분은, 상기 직사각형의 변을 따라 연장하여 존재하는, 반도체 발광 소자.
  3. 제1항에 있어서, 상기 제3 전극의 상기 방출된 광에 대한 반사율은, 상기 제4 전극의 상기 방출된 광에 대한 반사율보다 큰, 반도체 발광 소자.
  4. 제1항 또는 제2항에 있어서, 상기 제2 전극의 상기 방출된 광에 대한 투과율은 상기 제3 전극의 상기 방출된 광에 대한 투과율보다 큰, 반도체 발광 소자.
  5. 제4항에 있어서,
    상기 제1 반도체 층은 n형 반도체로 이루어지고;
    상기 제2 반도체 층은 p형 반도체로 이루어지고;
    상기 제2 반도체 층 및 상기 발광 층이 제거되어 상기 제2 반도체 층 측의 제1 주 표면상에서 상기 제1 반도체 층의 일부가 노출되고;
    상기 제1 전극, 상기 제2 전극, 상기 제3 전극 및 상기 제4 전극은 상기 적층 구조체의 상기 제1 주 표면 측에 제공되는, 반도체 발광 소자.
  6. 제1항에 있어서,
    상기 제1 반도체 층은 p형 반도체로 이루어지고;
    상기 제2 반도체 층은 n형 반도체로 이루어지고;
    상기 제1 전극은 상기 적층 구조체의 상기 제1 반도체 층 측의 제2 주 표면 측에 제공되며;
    상기 제2 전극, 상기 제3 전극 및 상기 제4 전극은 상기 적층 구조체의 상기 제2 반도체 층 측의 제3 주 표면 측에 제공되는, 반도체 발광 소자.
  7. 제1 내지 제3항 중 어느 한 항에 있어서, 상기 제3 전극은 상기 제2 전극의 일부를 덮도록 제공되는, 반도체 발광 소자.
  8. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제1 반도체 층 및 상기 제2 반도체 층은 InxAlyGa1 -x- yN(0 ≤ x ≤ 1, 0 ≤ y ≤ 1, x+y ≤ 1)을 포함하는, 반도체 발광 소자.
  9. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제3 전극의 도전율은 상기 제2 전극의 도전율보다 낮은, 반도체 발광 소자.
  10. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제2 전극은 In, Zn, Sn, Ni, Mg, Cu, Au, Pd, Rh 및 Ga로 이루어진 군으로부터 선택되는 적어도 하나의 산화물을 포함하는, 반도체 발광 소자.
  11. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제3 전극은 Al, Ag 및 Rh로 이루어진 군으로부터 선택되는 적어도 하나를 포함하는, 반도체 발광 소자.
  12. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제4 전극은,
    상기 제3 전극 상에 제공된 Ni 층 및 상기 Ni 층 상에 제공된 Au 층을 구비하는 적층체와,
    상기 제3 전극 상에 제공된 Ti 층, 상기 Ti 층 상에 제공된 Pt 층 및 상기 Pt 층 상에 제공된 Au 층을 구비하는 적층체
    중 하나를 포함하는, 반도체 발광 소자.
  13. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 적층 구조체의 상기 제2 전극이 제공된 측으로부터 상기 방출된 광이 방출되는, 반도체 발광 소자.
  14. 반도체 발광 장치로서,
    제1항에 따른 반도체 발광 소자; 및
    상기 반도체 발광 소자로부터 방출된 광을 흡수하고 상기 광과 상이한 파장의 광을 방출하는 파장 변환 층
    을 포함하는, 반도체 발광 장치.
  15. 제1 반도체 층, 제2 반도체 층 및 상기 제1 반도체 층과 상기 제2 반도체 층 사이에 배치되는 발광 층을 구비하는 적층 구조체; 상기 제1 반도체 층에 전기적으로 접속되는 제1 전극; 상기 제2 반도체 층에 대하여 오믹 접촉을 형성하고, 상기 발광 층으로부터 방출된 광에 대하여 투광성을 갖는 제2 전극; 상기 제2 전극을 관통하고 상기 제2 전극에 전기적으로 접속되어 상기 제2 반도체 층에 대하여 쇼트키 접촉을 형성하는 제3 전극; 및 상기 제3 전극의 상기 제2 반도체 층과는 반대의 측에 형성되는 제4 전극을 구비하는 반도체 발광 소자를 제조하기 위한 방법으로서,
    상기 제1 반도체 층, 상기 발광 층 및 상기 제2 반도체 층을 적층시키는 단계;
    상기 제1 반도체 층 상에 상기 제1 전극을 형성하는 단계;
    상기 제2 반도체 층 상에 상기 제2 전극을 형성하는 단계;
    상기 제2 전극으로부터 노출된 상기 제2 반도체 층 상에, 상기 제3 전극이 될 필름 및 상기 제4 전극이 될 필름을 적층시키는 단계; 및
    상기 제3 전극이 될 필름 및 상기 제4 전극이 될 필름을 공통 마스크를 사용하여 일괄적으로 가공하는 단계를 포함하고,
    상기 제4 전극은, 패드 전극인 제1 부분과 상기 적층 방향에 대하여 수직인 평면 내에서 상기 제1 부분으로부터 연장하여 존재하는 제2 부분을 포함하는,
    반도체 발광 소자의 제조 방법.
  16. 제15항에 있어서, 상기 제2 전극을 형성하는 단계는, 상기 제2 반도체 층 상에 상기 제2 전극이 될 필름을 형성한 후에 수행되는 열 처리로서, 300℃ 이상 800℃ 이하의 열 처리를 포함하는, 반도체 발광 소자의 제조 방법.
  17. 제15항 또는 제16항에 있어서, 상기 제3 전극이 될 필름 및 상기 제4 전극이 될 필름의 적층은 상기 제2 전극의 형성 후에 수행되는, 반도체 발광 소자의 제조 방법.
  18. 제17항에 있어서, 상기 제3 전극 및 상기 제4 전극을 형성하는 단계는 상기 제2 전극의 형성시 가해지는 온도보다 낮은 온도에서 수행되는, 반도체 발광 소자의 제조 방법.
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