WO2013169032A1 - 광추출 효율이 향상된 발광다이오드들 - Google Patents

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WO2013169032A1
WO2013169032A1 PCT/KR2013/004082 KR2013004082W WO2013169032A1 WO 2013169032 A1 WO2013169032 A1 WO 2013169032A1 KR 2013004082 W KR2013004082 W KR 2013004082W WO 2013169032 A1 WO2013169032 A1 WO 2013169032A1
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WO
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layer
electrode
semiconductor layer
conductive
low resistance
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PCT/KR2013/004082
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우상원
김경완
오상현
윤여진
이진웅
서덕일
김예슬
김지혜
김인수
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서울옵토디바이스주식회사
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    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
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    • H01L33/40—Materials therefor
    • H01L33/405—Reflective materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
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    • H01L33/36—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape

Definitions

  • the present invention relates to a semiconductor device, and more particularly to a light emitting diode.
  • the light emitting diode includes an n-type semiconductor layer, a p-type semiconductor layer, and an active layer positioned between the n-type and p-type semiconductor layers, and a forward electric field is applied to the n-type and p-type semiconductor layers. Electrons and holes are injected into the active layer, and electrons and holes injected into the active layer recombine to emit light.
  • the electrodes respectively connected to the n-type semiconductor layer and the p-type semiconductor layer may be Au electrodes having excellent electrical conductivity.
  • Au has a disadvantage in that the reflectance is not high and is a very expensive material.
  • the problem to be solved by the present invention is to provide a light emitting diode with improved light extraction efficiency and reduced manufacturing cost.
  • the light emitting diode has a substrate.
  • a light emitting structure including a first conductivity type semiconductor layer, an active layer, and a second conductivity type semiconductor layer sequentially disposed on the substrate, and a mesa etching region exposing the first conductivity type semiconductor layer is disposed.
  • a reflective layer and a low resistance layer which are sequentially stacked on the first conductivity-type semiconductor layer exposed in the mesa etching region, include a first electrode having a level equal to or higher than an upper surface of the active layer. Connect electrically.
  • a second electrode is electrically connected to the second conductive semiconductor layer.
  • the light emitting diode has a substrate.
  • a light emitting structure including a first conductivity type semiconductor layer, an active layer, and a second conductivity type semiconductor layer sequentially disposed on the substrate, and a mesa etching region exposing the first conductivity type semiconductor layer is disposed.
  • a first electrode is electrically connected to the first conductivity type semiconductor layer exposed in the mesa etching region.
  • a second electrode is electrically connected to the second conductive semiconductor layer.
  • An electrostatic shielding layer is positioned on a sidewall of the mesa etching region adjacent to the first electrode.
  • the light emitting diode has a substrate.
  • a light emitting structure including a first conductivity type semiconductor layer, an active layer, and a second conductivity type semiconductor layer sequentially disposed on the substrate, and a mesa etching region exposing the first conductivity type semiconductor layer is disposed.
  • a first electrode having a first conductive laminate and a first low resistance layer formed on an upper surface and sidewalls of the first conductive laminate is electrically connected.
  • a second electrode having a second conductive laminate and a second low resistance layer formed on an upper surface and sidewalls of the second conductive laminate are electrically connected to each other.
  • the first conductive laminate includes a first reflective pattern and a first low resistance seed pattern that are sequentially stacked.
  • the second conductive laminate has a second reflective pattern and a second low resistance seed pattern sequentially stacked.
  • the upper surface of the first reflective pattern has the same level as or higher than the upper surface of the second conductive semiconductor layer.
  • a light emitting structure layer including a first conductive semiconductor layer, an active layer, and a second conductive semiconductor layer is formed on a substrate.
  • a mesa etching region exposing the first conductivity type semiconductor layer is formed in the light emitting structure layer.
  • a first reflective layer and a first low resistance layer which are electrically connected to the first conductive semiconductor layer exposed in the mesa etching region, and are sequentially stacked, wherein an upper surface of the first reflective layer is formed on an upper surface of the active layer;
  • a first electrode having the same or higher level is formed.
  • a second electrode is formed on the second conductive semiconductor layer and is provided with a second reflective layer and a second low resistance layer.
  • the upper surface of the reflective layer provided on the first electrode may have the same level or higher than the upper surface of the active layer.
  • the probability that the light traveling from the active layer toward the first electrode is reflected by the reflective layer and emitted to the outside may increase.
  • the ratio of the low resistance layer formed of a relatively expensive and relatively expensive metal in the first electrode can be reduced. Accordingly, light absorption due to the low resistance layer is reduced, thereby improving light emission efficiency, and the amount of the expensive metal forming the low resistance layer can be lowered, which may be advantageous in reducing manufacturing costs.
  • FIGS. 1A and 1B are cross-sectional views illustrating a method of manufacturing a light emitting diode according to an embodiment of the present invention, according to process steps.
  • FIG. 2 is a cross-sectional view showing a light emitting diode according to another embodiment of the present invention.
  • FIG 3 is a cross-sectional view showing a light emitting diode according to another embodiment of the present invention.
  • FIG. 4 is a plan view showing a light emitting diode according to an embodiment of the present invention.
  • 5A through 5C are cross-sectional views taken along the cutting line I-I 'of FIG.
  • FIG. 7 is a layout diagram illustrating a light emitting diode according to an embodiment of the present invention.
  • 8A and 9A are cross-sectional views taken step by step along the cutting line II ′ of FIG. 7.
  • 8B and 9B are cross-sectional views taken step by step along the cutting line II-II ′ of FIG. 7.
  • 10A and 10B are cross-sectional views illustrating light emitting diodes according to another exemplary embodiment of the present invention, which are taken along cut lines II ′ and cut lines II-II ′ of FIG. 7, respectively.
  • FIG. 11 is a cross-sectional view illustrating a method of manufacturing a light emitting diode according to another embodiment of the present invention.
  • a layer is referred to herein as being “on" another layer or substrate, it may be formed directly on the other layer or substrate, or a third layer may be interposed therebetween.
  • the directional expression of the upper portion, the upper portion, and the upper surface may be understood as the meaning of the lower portion, the lower portion, the lower surface, and the like.
  • the expression of the spatial direction should be understood in the relative direction and not limitedly as it means the absolute direction.
  • the "first” or “second” is not intended to limit any of the components herein, but should be understood as a term for distinguishing the components.
  • FIGS. 1A and 1B are cross-sectional views illustrating a method of manufacturing a light emitting diode according to an embodiment of the present invention, according to process steps.
  • the substrate 10 includes sapphire (Al 2 O 3 ), silicon carbide (SiC), gallium nitride (GaN), indium gallium nitride (InGaN), aluminum gallium nitride (AlGaN), aluminum nitride (AlN), gallium oxide (Ga 2 O 3 ), or a silicon substrate.
  • the substrate 10 may be a sapphire substrate.
  • the substrate pattern 10a may be located in the upper surface of the substrate 10.
  • the substrate pattern 10a may be formed by etching the upper surface of the substrate 10.
  • the buffer layer 21 may be formed on the substrate 10.
  • the first conductivity type semiconductor layer 23 may be formed on the buffer layer 21.
  • the buffer layer 21 is a layer formed to mitigate lattice mismatch therebetween, and is undoped GaN. It may be a layer.
  • the first conductive semiconductor layer 23 may be a nitride-based semiconductor layer and may be a layer doped with an n-type dopant.
  • the first conductivity type semiconductor layer 23 may include a plurality of In x Al y Ga 1-xy Ns having different compositions (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1). It may be provided with layers.
  • the active layer 25 may be formed on the first conductivity type semiconductor layer 23.
  • the active layer 25 may be an In x Al y Ga 1-xy N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1) layer, and may have a single quantum well structure or a multi quantum well structure (multi -quantum well (MQW).
  • MQW multi -quantum well
  • the active layer 25 may have a single quantum well structure of an InGaN layer or an AlGaN layer, or a multi-quantum well structure that is a multilayer structure of InGaN / GaN, AlGaN / (In) GaN, or InAlGaN / (In) GaN. have.
  • the second conductivity type semiconductor layer 27 may be formed on the active layer 25.
  • the second conductivity-type semiconductor layer 27 may also be a nitride-based semiconductor layer and may be a layer doped with a p-type dopant.
  • the second conductivity type semiconductor layer 27 may have a p-type dopant in an In x Al y Ga 1-xy N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1) layer. It may be a layer doped with Mg or Zn as.
  • the second conductivity-type semiconductor layer 27 includes a plurality of In x Al y Ga 1-xy N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1) layers having different compositions. It may be provided.
  • the buffer layer 21, the first conductivity-type semiconductor layer 23, the active layer 25, and the second conductivity-type semiconductor layer 27 may form the light emitting structure 20, which may be formed of a metal organic chemical vapor deposition method.
  • Chemical Vapor Deposition (MOCVD), Chemical Vapor Deposition (CVD), Plasma-Enhanced Chemical Vapor Deposition (PECVD), Molecular Beam Epitaxy (MBE), Hydride Vapor Growth ( Hydride Vapor Phase Epitaxy (HVPE) and the like can be formed using a variety of deposition or growth methods.
  • a mesa etched region MR may be formed in the light emitting structure 20 to expose the first conductive semiconductor layer 23.
  • the current spreading conductive film 37 may be formed on the second conductive semiconductor layer 27.
  • the current spreading conductive film 37 may be a light transmissive conductive film.
  • it may be indium tin oxide (ITO), Ni / Au, or Cu / Au.
  • the first electrode 40 and the second electrode 50 may be formed on the first conductive semiconductor layer 23 and the current spreading conductive layer 37 exposed in the mesa etching region MR, respectively.
  • Each of the first electrode 40 and the second electrode 50 may include reflective layers 43 and 53 and low resistance layers 47 and 57.
  • the reflective layers 43 and 53 are layers having a higher reflectance than the low resistance layers 47 and 57 and may be Al, Al alloys, Ag, Ag alloys, or composite layers thereof.
  • the reflective layers 43 and 53 may be layers having a higher reflectance than the low resistance layers 47 and 57 in the visible and ultraviolet regions.
  • the reflective layers 43 and 53 may be Al layers.
  • the low resistance layers 47 and 57 are layers having lower resistance than the reflective layers 43 and 53, and may be Au or Au alloy layers.
  • the first electrode 40 and the second electrode 50 form ohmic contact layers 41 and 51 between the reflective layers 43 and 53 and the first conductive semiconductor layer 23 or the current spreading conductive film 37.
  • Can have The ohmic contact layers 41 and 51 are layers for ohmic contact with the first conductivity-type semiconductor layer 23 and / or the second conductivity-type semiconductor layer 27 below. Cr, Cr alloy, Ti, Ti alloy, Rh, Rh alloy, W, W alloy, Pt, Pt alloy, or a composite layer thereof.
  • the ohmic contact layers 41 and 51 may be Cr layers.
  • the ohmic contact layers 41 and 51 may be formed to a thickness of about 1 to 50 nm.
  • the ohmic contact layers 41 and 51 may be formed to a thickness of about 10 nm.
  • the ohmic contact layers 41 and 51 may serve as an adhesion layer for stably bonding the reflective layers 43 and 53 on the lower layer.
  • Each of the first electrode 40 and the second electrode 50 may have barrier layers 45 and 55 between the reflective layers 43 and 53 and the low resistance layers 47 and 57.
  • the barrier layers 45 and 55 may reduce agglomeration or void formation due to particle migration between the reflective layers 43 and 53 and the low resistance layers 47 and 57, and thus the reflective layers 43 and 53. Can be maintained in a good state.
  • the barrier layers 45 and 55 are high melting point metal films having higher melting points than the reflective layers 43 and 53, and include Ti, Ti alloys, W, W alloys, Cr, Cr alloys, Ni, Ni alloys, Mo, Mo alloys, Pt, Pt alloy, or a composite layer thereof.
  • the barrier layers 45 and 55 may include lower barrier layers 45a and 55a and upper barrier layers 45b and 55b. As such, when the barrier layers 45 and 55 are multiple layers, film peeling due to tension can be suppressed.
  • the lower barrier layers 45a and 55a may be Cr layers
  • the upper barrier layers 45b and 55b may be Ni layers.
  • the light L1 which is advanced from the active layer 25 toward the substrate 10 and then reflected by the substrate pattern 10a and then directed toward the reflective layer 43 may be reflected by the reflective layer 43 and emitted to the outside.
  • Light L2, L3, and L4 traveling from the active layer 25 toward the reflective layer 43 may be partially reflected by the reflective layer 43 and emitted to the outside depending on an incident angle incident on the reflective layer 43. .
  • the light L5 traveling from the active layer 25 toward the low resistance layer 47 (or the barrier layer 45) is absorbed by the low resistance layer 47 (or the barrier layer 45) and then disappears.
  • the first electrode 40 and the second electrode 50 may be formed of Au or Au alloy.
  • the ratio of the low resistance layers 47 and 57 can be reduced, the amount of Au or Au alloy can be lowered in forming the first electrode 40 and the second electrode 50. As a result, it may be advantageous to reduce the manufacturing cost.
  • the first electrode 40 and the second electrode 50 have been described as having the same layer structure for the convenience of the process, the present invention is not limited thereto and may have different structures. .
  • FIG. 2 is a cross-sectional view showing a light emitting diode according to another embodiment of the present invention.
  • the light emitting diode according to the present embodiment may be similar to the light emitting diode described with reference to FIGS. 1A and 1B except as described below.
  • the sidewall MR-s of the mesa etching region MR may be inclined.
  • the sidewall MR-s of the mesa etching region may be formed to be farther from the first electrode 40 as it goes upward.
  • the escape path of the light traveling from the active layer 25 toward the reflective layer 43 and reflected from the reflective layer 43 can be secured widely, so that the light emission efficiency can be further increased.
  • the light traveling from the active layer 25 toward the reflective layer 43 and having various incidence angles with respect to the reflective layer 43 may be reflected by the reflective layer 43 and emitted to the outside (L2, L3, L4)
  • the ratio of L2, L3) may increase.
  • FIG 3 is a cross-sectional view showing a light emitting diode according to another embodiment of the present invention.
  • the light emitting diode according to the present embodiment may be similar to the light emitting diode described with reference to FIGS. 1A and 1B except as described below.
  • the sidewall MR-s of the mesa etching region MR may be inclined.
  • the sidewall 40-s of the first electrode may be inclined.
  • the width between the sidewall MR-s of the mesa etching region and the sidewall 40-s of the first electrode may be widened upward. In this case, the escape path of the light traveling from the active layer 25 toward the reflective layer 43 and reflected from the reflective layer 43 can be more secured, so that the light emission efficiency can be further increased.
  • the light traveling from the active layer 25 toward the reflective layer 43 and having various incidence angles with respect to the reflective layer 43 may be reflected by the reflective layer 43 and emitted to the outside (L2, L3, L4).
  • the ratio of L2, L3, L4) can be further increased.
  • FIG. 4 is a plan view showing a light emitting diode according to an embodiment of the present invention.
  • 5A through 5C are cross-sectional views taken along the cutting line I-I 'of FIG.
  • FIG. 5C is a view corresponding to a cross section taken along cut line II ′ in FIG. 4.
  • a substrate 10 is provided.
  • the substrate pattern 10a may be located in the upper surface of the substrate 10.
  • the buffer layer 21, the first conductive semiconductor layer 23, the active layer 25, and the second conductive semiconductor layer 27 may be formed on the substrate 10.
  • the buffer layer 21, the first conductive semiconductor layer 23, the active layer 25, and the second conductive semiconductor layer 27 may form the light emitting structure 20.
  • a mesa etched region (MR) exposing the first conductive semiconductor layer 23 may be formed in the light emitting structure 20.
  • the sidewall MR-s of the mesa etching region may be formed to be inclined.
  • the electrostatic shielding layer 35 may be formed on the sidewall MR-s of the mesa etching region.
  • the electrostatic shielding layer 35 may extend on the first conductivity type semiconductor layer 23 exposed in the mesa etching region MR.
  • the electrostatic shielding layer 35 may also extend over the second conductive semiconductor layer 27 .
  • the electrostatic shielding layer 35 may be formed, and at the same time, the current blocking pattern 33 may be formed on the upper surface of the second conductive semiconductor layer 27.
  • the insulating film for forming the electrostatic shielding film 35 and the current blocking pattern 33 may be a silicon oxide film or a silicon nitride film.
  • the current spreading conductive film 37 may be a light transmissive conductive film.
  • ITO indium tin oxide
  • Ni / Au Ni / Au
  • Cu / Au Cu
  • the current spreading conductive film 37 may be heat treated to form a uniform film. In this case, the conductivity of the current spreading conductive film 37 can be improved.
  • the upper surface 35_u of the electrostatic shielding film may have the same level or higher level than the upper surface 37_u of the current spreading conductive film adjacent thereto.
  • the electrostatic shielding film 35 may have a thickness equal to or greater than that of the current spreading conductive film 37.
  • the electrostatic shielding film 35 may be spaced apart from the current spreading conductive film 37. Leakage current may be generated between the electrostatic shielding film 35 and the semiconductor layer due to the contamination source that is commonly generated during the process. Static failure can be prevented.
  • the first electrode 40 and the second electrode 50 are disposed on the first conductive semiconductor layer 23 and the current spreading conductive layer 37 exposed in the mesa etching region MR. ) Can be formed respectively.
  • the light emitting diode when a forward electric field is applied between the first electrode 40 and the second electrode 50, charges of different polarities injected from the first electrode 40 and the second electrode 50 are respectively applied to the active layer. It is recombined in (25) to emit light. At this time, the flow of current between the first electrode 40 and the second electrode 50 is concentrated in the region adjacent to the first electrode 40 of the light emitting structure 20. Therefore, an area adjacent to the first electrode 40 of the light emitting structure 20 may be vulnerable to electric shock such as external electrostatic discharge or surge.
  • the electrostatic shielding film 35 is disposed on the sidewall MR-s of the mesa etching region adjacent to the first electrode 40 to protect the region adjacent to the first electrode 40 of the light emitting structure 20. Resistance to electric shock can be improved, such as reducing the rate of static failure.
  • the electrostatic shielding layer 35 may extend onto the first conductive semiconductor layer 23 exposed in the mesa etching region MR. In this case, the electrostatic shielding film 35 may shield the portion 23a in which the current is most concentrated in the first conductivity type semiconductor layer 23 from static electricity, thereby further reducing the defective rate due to static electricity.
  • the electrostatic shielding film 35 may have a thicker thickness than the current spreading conductive film 37, in which case the electrostatic shielding property may be further improved.
  • the second electrode 50 is disposed between the second electrode 50 and the second conductive semiconductor layer 27, specifically, between the current spreading conductive film 37 and the second conductive semiconductor layer 27.
  • the aligned current blocking pattern 33 blocks the voltage applied to the second electrode 50 from vertically below the current blocking pattern 33. As a result, current concentration may be relaxed in the lower portion of the current blocking pattern 33, that is, the vertical lower portion of the second electrode 50, thereby improving current spreading.
  • the first electrode 40 and the second electrode 50 may include reflective layers 43 and 53 and low resistance layers 47 and 57.
  • the first electrode 40 and the second electrode 50 may have an ohmic contact layer between the reflective layer 43 and the first conductive semiconductor layer 23 and between the reflective layer 53 and the current spreading conductive film 37. It may have (41, 51).
  • the first electrode 40 and the second electrode 50 may have barrier layers 45 and 55 between the reflective layers 43 and 53 and the low resistance layers 47 and 57.
  • the barrier layers 45 and 55 may include barrier layers 45a and 55a and barrier layers 45b and 55b.
  • first electrode 40 and the second electrode 50 have been described as having the same layer structure for the convenience of the process, the present invention is not limited thereto and may have different structures.
  • the upper surface 43_u of the reflective layer may have the same level as or higher than the upper surface 25_u of the active layer. In this case, the probability that the light traveling from the active layer 25 toward the first electrode 40 is reflected by the reflective layer 43 and emitted to the outside may increase.
  • the upper surface 43_u of the reflective layer may have the same level as or higher than the upper surface 27_u of the second conductive semiconductor layer, and further, the upper surface 37_u of the current spreading conductive layer. In this case, since the probability that the light traveling from the active layer 25 toward the first electrode 40 meets the reflective layer 43 is increased, the light emission efficiency may be further increased.
  • the first electrode 40 and the second electrode 50 may be formed of Au or Au alloy. Since the ratio of the low resistance layers 47 and 57 can be reduced, the amount of Au or Au alloy can be lowered in forming the first electrode 40 and the second electrode 50. As a result, it can also be beneficial to reduce manufacturing costs.
  • the mesa etching region may be formed.
  • the width between the sidewall MR-s and the sidewall 40-s of the first electrode may increase toward the upper side. In this case, the escape path of the light traveling from the active layer 25 in the direction of the reflective layer 43 and reflected from the reflective layer 43 can be more secured, so that the light emission efficiency can be further increased.
  • first electrode 40 may extend in the mesa etching region MR to form the first extension wiring 40e
  • second electrode 50 may also extend on the current spreading conductive layer 37.
  • the second extension wiring 50e can be formed.
  • the current blocking pattern 33 may also extend along the second extension line 50e.
  • FIG. 6 is a plan view showing a light emitting diode according to another embodiment of the present invention.
  • the light emitting diode according to the present embodiment may be similar to the light emitting diode described with reference to FIGS. 4 and 5a to 5c except as described below.
  • an electrostatic shielding layer 35 is disposed on the sidewall MR-s of the mesa etching region adjacent to the first electrode 40, and also extends to mesa etching adjacent to the first extension wiring 40e. It may also be disposed on the sidewall MR-s of the region. As a result, the defective rate of static electricity can be reduced by protecting regions adjacent to the first electrode 40 and the first extension wiring 40e of the light emitting structure 20.
  • the electrostatic shielding layer 35 may extend onto the first conductivity type semiconductor layer 23 exposed in the mesa etching region MR.
  • the electrostatic shielding film 35 is adjacent to the first electrode 40 and the first extension wiring 40e, which are the portions where the current is most concentrated in the first conductivity type semiconductor layer 23 (see 23a in FIG. 5C). ) Can be shielded from static electricity, further reducing the static failure rate.
  • Table 1 summarizes the results of the electrostatic test for the case where the electrostatic shielding film is not formed (comparative example) and the electrostatic shielding film is formed (experimental example) like the light emitting diode described with reference to FIG. 4.
  • FIG. 7 is a layout diagram illustrating a light emitting diode according to an embodiment of the present invention.
  • 8A and 9A are cross-sectional views taken step by step along the cutting line II ′ of FIG. 7.
  • 8B and 9B are cross-sectional views taken step by step along the cutting line II-II ′ of FIG. 7.
  • a substrate 10 is provided.
  • the substrate pattern 10a may be located in the upper surface of the substrate 10.
  • the buffer layer 21, the first conductive semiconductor layer 23, the active layer 25, and the second conductive semiconductor layer 27 may be formed on the substrate 10.
  • the buffer layer 21, the first conductive semiconductor layer 23, the active layer 25, and the second conductive semiconductor layer 27 may form the light emitting structure 20.
  • a mesa etched region may be formed in the light emitting structure to expose the first conductive semiconductor layer 23.
  • the sidewall MR-s of the mesa etching region may be formed to be inclined.
  • the electrostatic shielding layer 35 may be formed on the sidewall MR-s of the mesa etching region.
  • the electrostatic shielding layer 35 may extend on the first conductivity type semiconductor layer 23 exposed in the mesa etching region MR.
  • the electrostatic shielding layer 35 may also extend over the second conductive semiconductor layer 27.
  • the electrostatic shielding film 35 may be a silicon oxide film or a silicon nitride film.
  • the current blocking pattern 33 may be formed on the top surface of the second conductivity-type semiconductor layer 27 at the same time as the electrostatic shielding film 35 is formed.
  • the electrostatic shielding film 35 and the current blocking pattern 33 may be the same material film.
  • the current blocking pattern 33 may be an insulating reflective layer as described later.
  • the electrostatic shielding film 35 and the current blocking pattern 33 may be formed in different process steps.
  • a current spreading conductive film 37 covering the current blocking pattern 33 may be formed on the second conductive semiconductor layer 27.
  • the current spreading conductive layer 37 may be a light transmissive conductive layer.
  • ITO indium tin oxide
  • Ni / Au Ni / Au
  • Cu / Au Cu
  • the current spreading conductive film 37 may be heat treated to form a uniform film. In this case, the conductivity of the current spreading conductive film 37 can be improved.
  • the upper surface 35_u of the electrostatic shielding film may have the same level or higher level than the upper surface 37_u of the current spreading conductive film adjacent thereto. To this end, the electrostatic shielding film 35 may have a thickness equal to or greater than that of the current spreading conductive film 37.
  • the electrostatic shielding film 35 may be spaced apart from the current spreading conductive film 37. Leakage current may be generated between the electrostatic shielding film 35 and the semiconductor layer due to the pollution source that is commonly generated during the process. When the electrostatic shielding film 35 is located away from the current spreading conductive film 37, Static failure can be prevented.
  • the first conductive laminate CS 1 and the second conductive laminate CS 2 are respectively disposed on the first conductive semiconductor layer 23 and the current spreading conductive layer 37 exposed in the mesa etching region MR. Can be formed.
  • the first conductive laminate CS 1 and the second conductive laminate CS 2 are disposed on the first conductive semiconductor layer 23 and the current spreading conductive layer 37 exposed in the mesa etching region MR.
  • the ohmic contact layer, the conductive reflection layer, the barrier layer, and the low resistance seed layer may be formed and then etched.
  • the first conductive laminate CS 1 may include an ohmic contact layer 41, a reflective layer 43, a barrier layer 45, and a low resistance seed layer 47a that are sequentially stacked.
  • the second conductive laminate CS 2 may include an ohmic contact layer 51, a reflective layer 53, a barrier layer 55, and a low resistance seed layer 57a that are sequentially stacked.
  • the barrier layers 45 and 55 may include lower barrier layers 45a and 55a and upper barrier layers 45b and 55b.
  • Detailed descriptions of the ohmic contact layers 41 and 51, the reflective layers 43 and 53, and the barrier layers 45 and 55 may be referred to with reference to FIG. 1B.
  • the first conductive laminate CS 1 and the second conductive laminate CS 2 have been described as having the same layer structure for the convenience of the process, the present invention is not limited thereto and may have different structures. In some cases, the ohmic contact layers 41 and 51 and the barrier layers 45 and 55 may be omitted.
  • the low resistance layers 47b and 57b may be formed on the first and second conductive laminates CS 1 and CS 2 , respectively. Accordingly, the first electrode 40 and the first extension wiring 40e extending from the first electrode 40 can be formed on the first conductive semiconductor layer 23 exposed in the mesa etching region MR. At the same time, the second extension wire 50e extending from the second electrode 50 and the second electrode 50 can be formed on the current spreading conductive film 37.
  • the first electrode 40 and the first extension wiring 40e may include the first conductive laminate CS 1 and the low resistance layer 47b, and the second electrode 50 and the second extension wiring 50e. ) May include a second conductive laminate CS 2 and a second low resistance pattern 57b.
  • Low-resistance layer (47b, 57b) may be formed also on the side wall of the well as an upper portion of the conductive laminate (CS 1, CS 2) the electrically conductive laminate (CS 1, CS 2).
  • the widths of the low resistance layers 47b and 57b may be larger than the widths of the conductive laminates CS 1 and CS 2 .
  • the conductive laminate (CS 1, CS 2) In the side wall of the conductive laminate of (CS 1, CS 2) to a first thickness (Th 1) of the low-resistance layer on the upper (47b, 57b), the conductive laminate (CS 1, CS 2)
  • the thickness Th 2 of the low resistance layers 47b and 57b may have a ratio of about 0.3 to about 1.2, specifically about 0.5 to about 1. As such, the large cross-sectional area of the low resistance layers 47b and 57b can reduce the sheet resistance and improve the current spreading.
  • Forming the low resistance layers 47b and 57b can be performed using the low resistance seed layers 47a and 57a as a seed layer and using an electroless plating method.
  • the substrate on which the low resistance seed layers 47a and 57a are formed is disposed in an aqueous metal salt solution, and the metal ions in the aqueous metal salt solution are reduced to form a metal layer, that is, a low resistance on the low resistance seed layers 47a and 57a.
  • the layers 47b and 57b can be deposited.
  • the low resistance layers 47b and 57b have a lower resistance than the reflective layers 43 and 53 and may be Au or Au alloy layers.
  • the low resistance seed layers 47a and 57a may also be Au or Au alloy layers.
  • the electroless plating method as described above can form the low resistance layers 47b and 57b only in a limited region. Consumption can be significantly reduced, resulting in lower process costs.
  • the first electrode 40 and the second electrode 50 may be formed of Au or Au alloy. Since the ratio of the low resistance layers 47 and 57 can be reduced, the amount of Au or Au alloy can be lowered in forming the first electrode 40 and the second electrode 50. As a result, it can also be beneficial to reduce manufacturing costs.
  • the upper surface 43_u of the reflective layer may have the same level or higher than the upper surface 25_u of the active layer.
  • the low resistance layer 47b may expose at least a portion of the sidewall of the conductive laminate CS 2 , specifically, at least a lower sidewall of the reflective layer 43.
  • the probability that the light traveling in the direction of the first electrode 40 and the first extension line 40e in the active layer 25 is reflected by the reflective layer 43 may be increased to the outside.
  • the upper surface 43_u of the reflective layer may have the same level as or higher than the upper surface 27_u of the second conductive semiconductor layer, and further, the upper surface 37_u of the current spreading conductive layer.
  • the light emission efficiency may be further increased.
  • the sidewall MR-s of the mesa etching region is formed to be inclined, or when the sidewall 40-s of the first electrode is formed to be inclined when the first electrode 40 is formed (see FIG. 3).
  • the width between the sidewall MR-s of the mesa etching region and the sidewall of the first electrode may be widened upward. In this case, the escape path of the light traveling from the active layer 25 in the direction of the reflective layer 43 and reflected from the reflective layer 43 can be more secured, so that the light emission efficiency can be further increased.
  • the low resistance layer 57b may absorb light emitted from the active layer 25.
  • the current blocking pattern 33 may be formed of an insulating reflective layer.
  • the current blocking pattern 33 has a width W that is greater than the width W 1 of the lower electrode 57b, that is, the width of the second electrode 50 under the second electrode 50. 2 )
  • the current blocking pattern 33 may extend below the second extension wiring 50e, and is larger than the width of the second extension wiring 50e, that is, the width of the low resistance layer 57b provided therein.
  • the insulating blocking layer 33 which is an insulating reflective layer, reflects the light emitted from the active layer 25, so that the light emitted from the active layer 25 is specifically exposed to the second electrode 50 or the second extension wiring 50e. Can be prevented from being absorbed into layer 57b.
  • the light reflected from the current blocking pattern 33 may have a higher probability of being emitted to a region where the second electrode 50 and the second extension wiring 50e are not formed, thereby improving light extraction efficiency. have.
  • this may be a distributed bragg reflector (DBR), in which a pair of insulating films having different refractive indices are alternately stacked.
  • DBR distributed bragg reflector
  • each of the insulating layers constituting the DBR may be adjusted to effectively reflect the light emitted from the active layer 25.
  • the current blocking pattern 33 is positioned in the vertical lower region of the second electrode 50 and the vertical lower region of the second extension wiring 50e, so that the current blocking pattern 33 is formed of the second electrode 50 and the second extension wiring 50e.
  • the electric field can be cut in the vertical down direction. As a result, current crowding can be relaxed and current spreading can be improved.
  • the flow of current between the first electrode 40 and the second electrode 50 is concentrated in an area adjacent to the first electrode 40 of the light emitting structure 20. Therefore, an area adjacent to the first electrode 40 of the light emitting structure 20 may be vulnerable to electric shock such as external electrostatic discharge or surge.
  • the electrostatic shielding film 35 is disposed on the sidewall MR-s of the mesa etching region adjacent to the first electrode 40 to protect the region adjacent to the first electrode 40 of the light emitting structure 20. Resistance to electric shock can be improved, such as reducing the rate of static failure.
  • the electrostatic shielding layer 35 may extend onto the first conductive semiconductor layer 23 exposed in the mesa etching region MR. In this case, the electrostatic shielding film 35 may shield the portion 23a in which the current is most concentrated in the first conductivity type semiconductor layer 23 from static electricity, thereby further reducing the defective rate due to static electricity.
  • the electrostatic shielding film 35 may have a thicker thickness than the current spreading conductive film 37, in which case the electrostatic shielding property may be further improved.
  • the electrostatic shielding layer 35 is disposed on the sidewall MR-s of the mesa etching region adjacent to the first electrode 40, and also extends to the sidewall MR- of the mesa etching region adjacent to the first extension wiring 40e. It can also be arranged on s). As a result, the defective rate of static electricity can be reduced by protecting regions adjacent to the first electrode 40 and the first extension wiring 40e of the light emitting structure 20.
  • the electrostatic shielding layer 35 may extend onto the first conductivity type semiconductor layer 23 exposed in the mesa etching region MR.
  • the static electricity shielding film 35 may be formed of the first conductive semiconductor layer 23 and the portion 23a adjacent to the first electrode 40 and the first extension line 40e, which is the most concentrated current, from the static electricity.
  • the shielding can further reduce the static failure rate.
  • 10A and 10B are cross-sectional views illustrating light emitting diodes according to another exemplary embodiment of the present invention, which are taken along cut lines II ′ and cut lines II-II ′ of FIG. 7, respectively.
  • the manufacturing method according to the present embodiment is similar to the manufacturing method described with reference to FIGS. 1, 8A, 8B, 9A, and 9B except as described below.
  • the low-resistance layer (47b, 57b) are formed in the side wall of the conductive laminate of the (CS 1, CS 2) above, as well as of the electrically conductive laminate (CS 1, CS 2) Can be.
  • at least a part of the sidewalls of the conductive stacks CS1 and CS2 including a material vulnerable to oxidation may be prevented from being oxidized, thereby improving device reliability.
  • the low resistance layers 47b and 57b may also be formed on sidewalls of the reflective layers 43 and 53 included in the conductive stacks CS 1 and CS 2 .
  • the low resistance layers 47b and 57b cover the entire sidewalls of the conductive stacks CS 1 and CS 2 on the current spreading conductive layer 37 or the first conductive semiconductor layer 23. Can also be contacted. In this case, since the voltage applied to the second electrode 50 and the second extension wiring 50e can be transferred directly to the current spreading conductive film 37 through the low resistance layer 57b, the current spreading is performed. Reading can be improved.
  • FIG. 11 is a cross-sectional view illustrating a method of manufacturing a light emitting diode according to another embodiment of the present invention.
  • the manufacturing method according to the present embodiment is similar to the manufacturing method described with reference to FIGS. 1, 8A, 8B, 9A, and 9B except as described below.
  • the first and second conductive laminates CS 1 and CS 2 form a positive photoresist pattern on the first conductive semiconductor layer 23 and the current spreading conductive layer 37. Thereafter, the ohmic contact layer, the conductive reflection layer, the barrier layer, and the low resistance seed layer are sequentially stacked on the upper portion thereof, and then the photoresist pattern may be lifted off to be formed. As a result, the lower surfaces of the first and second conductive laminates CS 1 and CS 2 may be formed to have a smaller width than the upper surfaces. Specifically, the cross-sections of the conductive stacks CS 1 , CS 2 may be inverted trapezoid similar to that shown.
  • the low resistance layers 47b and 57b may be formed on the first and second conductive laminates CS 1 and CS 2 .
  • the low-resistance layer (47b, 57b) may be formed also on the side walls of the first and second conductive laminate of the conductive laminate, as well as the upper part of the (CS 1, CS 2) ( CS 1, CS 2).
  • the low resistance layers 47b and 57b may be formed on the lower sidewalls of the first and second conductive stacks CS 1 and CS 2 , respectively.
  • the widths W 1 of the first and second electrodes 40 and 50 can be reduced compared to those described with reference to FIGS. 10A and 10B.
  • the width W 2 of the current blocking pattern 33 which is an insulating reflective film, may also be reduced compared to the embodiment described with reference to FIGS. 10A and 10B. Accordingly, the light emitting region can be relatively large, and thus the light emitting efficiency can be improved. On the other hand, at this time, the width of each of the low resistance layers 47b and 57b may still be larger than the largest width of each of the conductive laminates CS 1 and CS 2 .

Abstract

발광다이오드를 제공한다. 발광다이오드는 기판을 구비한다. 상기 기판 상에 차례로 배치된 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층을 구비하고, 상기 제1 도전형 반도체층을 노출시키는 메사 식각 영역을 구비하는 발광 구조체가 배치된다. 상기 메사 식각 영역 내에 노출된 상기 제1 도전형 반도체층 상에, 차례로 적층된 반사층과 저저항층을 구비하되 상기 반사층의 상부면은 상기 활성층의 상부면과 같거나 높은 레벨을 갖는 제1 전극이 전기적으로 접속한다. 상기 제2 도전형 반도체층 상에 제2 전극이 전기적으로 접속한다.

Description

광추출 효율이 향상된 발광다이오드들
본 발명은 반도체 소자에 관한 것으로, 더욱 자세하게는 발광다이오드에 관한 것이다.
발광다이오드는 n형 반도체층, p형 반도체층, 및 상기 n형 및 p형 반도체층들 사이에 위치하는 활성층을 구비하는 소자로서, 상기 n형 및 p형 반도체층들에 순방향 전계가 인가되었을 때 상기 활성층 내로 전자와 정공이 주입되고, 상기 활성층 내로 주입된 전자와 정공이 재결합하면서 광을 방출한다.
상기 n형 반도체층과 상기 p형 반도체층에 각각 접속하는 전극들은 전기 전도율이 매우 뛰어난 Au 전극들일 수 있다. 그러나, Au는 반사율이 높지 않고 또한 매우 고가의 물질인 단점이 있다.
본 발명이 해결하고자 하는 과제는 광 추출 효율이 개선되고 제조 비용이 감소된 발광다이오드를 제공함에 있다.
상기 과제를 이루기 위하여 본 발명의 일 측면은 발광다이오드를 제공한다. 발광다이오드는 기판을 구비한다. 상기 기판 상에 차례로 배치된 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층을 구비하고, 상기 제1 도전형 반도체층을 노출시키는 메사 식각 영역을 구비하는 발광 구조체가 배치된다. 상기 메사 식각 영역 내에 노출된 상기 제1 도전형 반도체층 상에, 차례로 적층된 반사층과 저저항층을 구비하되 상기 반사층의 상부면은 상기 활성층의 상부면과 같거나 높은 레벨을 갖는 제1 전극이 전기적으로 접속한다. 상기 제2 도전형 반도체층 상에 제2 전극이 전기적으로 접속한다.
상기 과제를 이루기 위하여 본 발명의 일 측면은 발광다이오드의 다른 예를 제공한다. 발광다이오드는 기판을 구비한다. 상기 기판 상에 차례로 배치된 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층을 구비하고, 상기 제1 도전형 반도체층을 노출시키는 메사 식각 영역을 구비하는 발광 구조체가 배치된다. 상기 메사 식각 영역 내에 노출된 상기 제1 도전형 반도체층 상에, 제1 전극이 전기적으로 접속한다. 상기 제2 도전형 반도체층 상에 제2 전극이 전기적으로 접속한다. 상기 제1 전극에 인접하는 상기 메사 식각 영역의 측벽 상에 정전기 차폐막이 위치한다.
상기 과제를 이루기 위하여 본 발명의 일 측면은 발광다이오드의 다른 예를 제공한다. 발광다이오드는 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층을 구비하는 발광 구조체를 구비한다. 상기 제1 도전형 반도체층 상에 제1 전극이 전기적으로 접속한다. 상기 제2 도전형 반도체층 상에 제2 전극이 전기적으로 접속한다. 상기 제2 전극은 도전성 적층체와 상기 도전성 적층체의 상부면 및 측벽 상에 형성된 저저항층을 구비한다.
상기 과제를 이루기 위하여 본 발명의 일 측면은 발광다이오드의 다른 예를 제공한다. 발광다이오드는 기판을 구비한다. 상기 기판 상에 차례로 배치된 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층을 구비하고, 상기 제1 도전형 반도체층을 노출시키는 메사 식각 영역을 구비하는 발광 구조체가 배치된다. 상기 메사 식각 영역 내에 노출된 상기 제1 도전형 반도체층 상에, 제1 도전성 적층체와 상기 제1 도전성 적층체의 상부면 및 측벽 상에 형성된 제1 저저항층을 구비하는 제1 전극이 전기적으로 접속한다. 상기 제2 도전형 반도체층 상에, 제2 도전성 적층체와 상기 제2 도전성 적층체의 상부면 및 측벽 상에 형성된 제2 저저항층을 구비하는 제2 전극이 전기적으로 접속한다. 상기 제1 도전성 적층체는 차례로 적층된 제1 반사 패턴과 제1 저저항 씨드 패턴을 구비한다. 상기 제2 도전성 적층체는 차례로 적층된 제2 반사 패턴과 제2 저저항 씨드 패턴을 구비한다. 상기 제1 반사 패턴의 상부면은 상기 제2 도전형 반도체층의 상부면과 같거나 높은 레벨을 갖는 다.
상기 과제를 이루기 위하여 본 발명의 다른 측면은 발광다이오드의 제조방법을 제공한다. 먼저, 기판 상에 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층을 구비하는 발광 구조체층을 형성한다. 상기 발광 구조체층 내에 상기 제1 도전형 반도체층을 노출시키는 메사 식각 영역을 형성한다. 상기 메사 식각 영역 내에 노출된 상기 제1 도전형 반도체층 상에 전기적으로 접속하고, 차례로 적층된 제1 반사층과 제1 저저항층을 구비하되 상기 제1 반사층의 상부면은 상기 활성층의 상부면과 같거나 높은 레벨을 갖는 제1 전극을 형성한다. 상기 제2 도전형 반도체층 상에 전기적으로 접속하고 제2 반사층과 제2 저저항층을 구비하는 제2 전극을 형성한다.
본 발명에 따르면, 제1 전극에 구비된 반사층의 상부면은 활성층의 상부면과 같거나 높은 레벨을 가질 수 있다. 이 경우, 상기 활성층에서 상기 제1 전극 방향으로 진행하는 광이 상기 반사층에서 반사되어 외부로 방출될 확률이 증가할 수 있다. 또한, 상기 제1 전극 중 일부를 상기 반사층으로 형성함으로써, 상기 제1 전극에서 반사율이 비교적 낮으며 비교적 고가의 금속으로 형성되는 저저항층이 차지하는 비율을 낮출 수 있다. 이에 따라, 상기 저저항층으로 인한 광흡수가 감소되어 광방출 효율이 향상될 뿐 아니라, 상기 저저항층을 형성하는 고가의 금속의 사용량을 낮출 수 있어, 제조 비용 저감에도 유익할 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 발광다이오드의 제조방법을 공정단계별로 나타낸 단면도들이다.
도 2는 본 발명의 다른 실시예에 따른 발광다이오드를 나타낸 단면도이다.
도 3은 본 발명의 또 다른 실시예에 따른 발광다이오드를 나타낸 단면도이다.
도 4는 본 발명의 일 실시예에 따른 발광다이오드를 나타낸 평면도이다.
도 5a 내지 도 5c는 도 4의 절단선 I-I'를 따라 공정단계 별로 취해진 단면도들이다.
도 6은 본 발명의 다른 실시예에 따른 발광다이오드를 나타낸 평면도이다.
도 7은 본 발명의 일 실시예에 따른 발광다이오드를 나타낸 레이아웃도이다.
도 8a 및 도 9a는 도 7의 절단선 Ⅰ-Ⅰ'를 따라 공정 단계별로 취해진 단면도들이다.
도 8b 및 도 9b는 도 7의 절단선 Ⅱ-Ⅱ'를 따라 공정 단계별로 취해진 단면도들이다.
도 10a 및 도 10b는 본 발명의 다른 실시예에 따른 발광다이오드를 나타나내는 단면도들로서, 도 7의 절단선 Ⅰ-Ⅰ'과 절단선 Ⅱ-Ⅱ'를 따라 각각 취해진 단면도들이다.
도 11은 본 발명의 다른 실시예에 따른 발광다이오드의 제조방법을 나타낸 단면도이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 보다 상세하게 설명한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다.
본 명세서에서 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 또한, 본 명세서에서 위쪽, 상(부), 상면 등의 방향적인 표현은 아래쪽, 하(부), 하면 등의 의미로도 이해될 수 있다. 즉, 공간적인 방향의 표현은 상대적인 방향으로 이해되어야 하며, 절대적인 방향을 의미하는 것처럼 한정적으로 이해되어서는 안 된다. 이와 더불어서, 본 명세서에서 "제1" 또는 "제2"는 구성요소들에 어떠한 한정을 가하려는 것은 아니며, 다만 구성요소들을 구별하기 위한 용어로서 이해되어야 할 것이다.
또한, 본 명세서에서 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 발광다이오드의 제조방법을 공정단계별로 나타낸 단면도들이다.
도 1a을 참조하면, 기판(10)을 제공한다. 기판(10)은 사파이어(Al2O3), 실리콘 카바이드(SiC), 질화갈륨(GaN), 질화인듐갈륨(InGaN), 질화알루미늄갈륨(AlGaN), 질화알루미늄(AlN), 갈륨 산화물(Ga2O3), 또는 실리콘 기판일 수 있다. 일 예로서, 기판(10)은 사파이어 기판일 수 있다. 기판(10)의 상부면 내에 기판 패턴(10a)이 위치할 수 있다. 기판 패턴(10a)은 기판(10)의 상부면을 식각하여 형성한 것일 수 있다.
기판(10) 상에 버퍼층(21)을 형성할 수 있다. 버퍼층(21) 상에 제1 도전형 반도체층(23)을 형성할 수 있다. 버퍼층(21)은 기판(10)이 제1 도전형 반도체층(23)과 서로 다른 격자상수를 갖는 경우에, 이들 사이의 격자부정합을 완화하기 위하여 형성하는 층으로서, 언도프트 GaN(undoped GaN)층일 수 있다. 제1 도전형 반도체층(23)은 질화물계 반도체층으로서, n형 도펀트가 도핑된 층일 수 있다. 일 예로서, 제1 도전형 반도체층(23)은 서로 다른 조성을 갖는 복수의 InxAlyGa1-x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)층들을 구비할 수도 있다.
이 후, 제1 도전형 반도체층(23) 상에 활성층(25)을 형성할 수 있다. 활성층(25)은 InxAlyGa1-x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)층일 수 있고, 단일 양자 우물 구조 또는 다중 양자 우물 구조(multi-quantum well; MQW)를 가질 수 있다. 일 예로서, 활성층(25)은 InGaN층 또는 AlGaN층의 단일 양자 우물 구조, 또는 InGaN/GaN, AlGaN/(In)GaN, 또는 InAlGaN/(In)GaN의 다층구조인 다중 양자 우물 구조를 가질 수 있다.
활성층(25) 상에 제2 도전형 반도체층(27)을 형성할 수 있다. 제2 도전형 반도체층(27) 또한 질화물계 반도체층일 수 있고, p형 도펀트가 도핑된 층일 수 있다. 일 예로서, 제2 도전형 반도체층(27)은 InxAlyGa1-x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)층에 p형 도펀드로서 Mg 또는 Zn가 도핑된 층일 수 있다. 이와는 달리, 제2 도전형 반도체층(27)은 서로 다른 조성을 갖는 복수의 InxAlyGa1-x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)층들을 구비할 수도 있다.
버퍼층(21), 제1 도전형 반도체층(23), 활성층(25), 및 제2 도전형 반도체층(27)은 발광 구조체(20)를 형성할 수 있고, 이들은 금속 유기 화학 증착법(Metal Organic Chemical Vapor Deposition; MOCVD), 화학 기상 증착법(Chemical Vapor Deposition; CVD), 플라즈마 화학 기상 증착법(Plasma-Enhanced Chemical Vapor Deposition; PECVD), 분자선 성장법(Molecular Beam Epitaxy; MBE), 수소화물 기상 성장법(Hydride Vapor Phase Epitaxy; HVPE) 등을 포함한 다양한 증착 또는 성장 방법을 이용하여 형성될 수 있다.
도 1b를 참조하면, 발광 구조체(20) 내에 제1 도전형 반도체층(23)을 노출시키는 메사 식각 영역(MR, mesa etched region)을 형성할 수 있다. 이 후, 제2 도전형 반도체층(27) 상에 전류 스프레딩 도전막(37)을 형성할 수 있다. 전류 스프레딩 도전막(37)은 광투과 도전막일 수 있다. 일 예로서, ITO(Indium Tin Oxide), Ni/Au, 또는 Cu/Au일 수 있다. 메사 식각 영역(MR) 내에 노출된 제1 도전형 반도체층(23)과 전류 스프레딩 도전막(37) 상에 제1 전극(40)과 제2 전극(50)을 각각 형성할 수 있다.
제1 전극(40)과 제2 전극(50)의 각각은 반사층(43, 53)과 저저항층(47, 57)을 구비할 수 있다. 반사층(43, 53)은 저저항층(47, 57)에 비해 반사율이 높은 층으로 Al, Al 합금, Ag, Ag 합금, 또는 이들의 복합층일 수 있다. 일 예로서, 반사층(43, 53)은 가시광선 영역 및 자외선 영역에서 저저항층(47, 57)에 비해 반사율이 높은 층일 수 있다. 구체적으로, 반사층(43, 53)은 Al층일 수 있다. 저저항층(47, 57)은 반사층(43, 53)에 비해 저항이 낮은 층으로, Au 또는 Au 합금층일 수 있다.
제1 전극(40)과 제2 전극(50)은 반사층(43, 53)과 제1 도전형 반도체층(23) 또는 전류 스프레딩 도전막(37) 사이에 오믹접촉층(41, 51)을 가질 수 있다. 오믹접촉층(41, 51)은 그 하부의 제1 도전형 반도체층(23) 및/또는 상기 제2 도전형 반도체층(27)과의 오믹접촉을 위한 층으로, Cr, Cr 합금, Ti, Ti 합금, Rh, Rh 합금, W, W 합금, Pt, Pt합금, 또는 이들의 복합층일 수 있다. 일 예로서, 오믹접촉층(41, 51)은 Cr층일 수 있다. 이러한 오믹접촉층(41, 51)은 약 1 내지 50㎚의 두께로 형성할 수 있다. 일 예로서, 오믹접촉층(41, 51)은 약 10㎚의 두께로 형성할 수 있다. 오믹접촉층(41, 51)은 상기 반사층(43, 53)을 하부층 상에 안정적으로 접착시키는 접착층(adhesion layer)으로서의 역할을 수행할 수도 있다.
제1 전극(40)과 제2 전극(50)의 각각은 반사층(43, 53)과 저저항층(47, 57) 사이에 배리어층(45, 55)을 가질 수 있다. 배리어층(45, 55)은 반사층(43, 53)과 저저항층(47, 57) 사이의 입자 이동(migration)에 따른 집괴(aggromeration) 또는 보이드 형성을 저감시킬 수 있어, 반사층(43, 53)의 반사특성을 양호한 상태로 유지시킬 수 있다. 배리어층(45, 55)은 반사층(43, 53)에 비해 융점이 높은 고융점 금속막으로서, Ti, Ti 합금, W, W 합금, Cr, Cr 합금, Ni, Ni 합금, Mo, Mo 합금, Pt, Pt 합금, 또는 이들의 복합층일 수 있다. 일 예로서, 배리어층(45, 55)은 하부 배리어층(45a, 55a)과 상부 배리어층(45b, 55b)을 구비할 수 있다. 이와 같이, 배리어층(45, 55)이 다중층인 경우에 인장(tension)에 의한 막 필링(peeling)이 억제될 수 있다. 구체적으로, 하부 배리어층(45a, 55a)은 Cr층이고, 상부 배리어층(45b, 55b)은 Ni층일 수 있다.
제1 전극(40)에 있어서, 반사층의 상부면(43_u)은 활성층의 상부면(25_u)과 같거나 높은 레벨을 가질 수 있다. 이 경우, 활성층(25)에서 제1 전극(40) 방향으로 진행하는 광이 반사층(43)에서 반사되어 외부로 방출될 확률이 증가할 수 있다. 이에 더하여, 반사층의 상부면(43_u)은 제2 도전형 반도체층의 상부면(27_u), 나아가 전류 스프레딩 도전막의 상부면(37_u)과 같거나 높은 레벨을 가질 수 있다. 이 경우, 활성층(25)에서 제1 전극(40) 방향으로 진행하는 광이 반사층(43)을 만날 확률이 증가되므로 광 방출 효율이 더욱 증가할 수 있다.
구체적으로, 활성층(25)에서 기판(10) 방향으로 진행된 후, 기판 패턴(10a)에 의해 반사되어 반사층(43) 방향으로 진행된 광(L1)은 반사층(43)에서 반사되어 외부로 방출될 수 있다. 활성층(25)에서 반사층(43) 방향으로 진행된 광들(L2, L3, L4)은, 반사층(43)에 입사하는 입사각에 따라 일부(L2)는 반사층(43)에서 반사되어 외부로 방출될 수 있다.
반면, 활성층(25)에서 저저항층(47)(또는 상기 배리어층(45)) 방향으로 진행된 광(L5)은 저저항층(47)(또는 상기 배리어층(45))에서 흡수되어 소멸될 수 있다. 그러나, 본 실시예에서는 제1 전극(40) 중 일부를 상기 반사층(43)으로 형성함으로써, 제1 전극(40)에서 저저항층(47)이 차지하는 비율을 낮출 수 있고 이에 따라 저저항층(47)으로 인한 광흡수가 감소되어 광방출 효율이 향상될 수 있다. 이와 더불어서, 제1 전극(40) 및 제2 전극(50)의 일부를 반사층(43, 53)으로 형성함에 따라 제1 전극(40) 및 제2 전극(50)에서 Au 또는 Au 합금으로 형성되는 저저항층(47, 57)이 차지하는 비율을 감소시킬 수 있어, 제1 전극(40) 및 제2 전극(50)을 형성함에 있어 Au 또는 Au합금의 사용량을 낮출 수 있다. 그 결과, 제조 비용 저감에도 유익할 수 있다.상기에서 제1 전극(40)과 제2 전극(50)은 공정 편의상 동일한 층구조를 갖는 것으로 설명되었으나, 이에 한정되지 않고 서로 다른 구조를 가질 수 있다.
도 2는 본 발명의 다른 실시예에 따른 발광다이오드를 나타낸 단면도이다. 본 실시예에 따른 발광다이오드는 후술하는 것을 제외하고는 도 1a 및 도 1b를 참조하여 설명한 발광다이오드와 유사할 수 있다.
도 2를 참조하면, 메사 식각 영역(MR)을 형성할 때 메사 식각 영역의 측벽(MR-s)이 경사지도록 형성할 수 있다. 다시 말해서, 메사 식각 영역의 측벽(MR-s)이 상부로 갈수록 제1 전극(40)으로부터 멀어지도록 형성할 수 있다. 이 경우, 활성층(25)에서 반사층(43) 방향으로 진행되고 반사층(43)에서 반사된 광의 탈출 경로가 넓게 확보될 수 있어, 광방출 효율이 더 증가할 수 있다.
구체적으로, 활성층(25)에서 반사층(43) 방향으로 진행되고 반사층(43)에 대한 여러 입사각을 갖는 광들(L2, L3, L4) 중 반사층(43)에서 반사되어 외부로 방출될 수 있는 광(L2, L3)의 비율은 증가할 수 있다.
도 3은 본 발명의 또 다른 실시예에 따른 발광다이오드를 나타낸 단면도이다. 본 실시예에 따른 발광다이오드는 후술하는 것을 제외하고는 도 1a 및 도 1b를 참조하여 설명한 발광다이오드와 유사할 수 있다.
도 3을 참조하면, 메사 식각 영역(MR)을 형성할 때 메사 식각 영역의 측벽(MR-s)이 경사지도록 형성할 수 있다. 이와 더불어서, 제1 전극(40)을 형성할 때 제1 전극의 측벽(40-s)이 경사지도록 형성할 수 있다. 다시 말해서, 메사 식각 영역의 측벽(MR-s)과 제1 전극의 측벽(40-s) 사이의 폭은 상부로 갈수록 넓어질 수 있다. 이 경우, 활성층(25)에서 반사층(43) 방향으로 진행되고 반사층(43)에서 반사된 광의 탈출 경로가 더 넓게 확보될 수 있어, 광방출 효율이 더 증가할 수 있다.
구체적으로, 활성층(25)에서 반사층(43) 방향으로 진행되고 반사층(43)에 대한 여러 입사각을 갖는 광들(L2, L3, L4) 중 반사층(43)에서 반사되어 외부로 방출될 수 있는 광(L2, L3, L4)의 비율이 더욱 증가할 수 있다.
도 4는 본 발명의 일 실시예에 따른 발광다이오드를 나타낸 평면도이다. 도 5a 내지 도 5c는 도 4의 절단선 I-I'를 따라 공정단계 별로 취해진 단면도들이다. 특히, 도 5c는 도 4의 절단선 I-I'를 따라 취해진 단면에 대응하는 도면이다.
도 4 및 도 5a를 참조하면, 기판(10)을 제공한다. 기판(10)의 상부면 내에 기판 패턴(10a)이 위치할 수 있다. 기판(10) 상에 버퍼층(21), 제1 도전형 반도체층(23), 활성층(25), 제2 도전형 반도체층(27)을 형성할 수 있다. 버퍼층(21), 제1 도전형 반도체층(23), 활성층(25), 및 제2 도전형 반도체층(27)은 발광 구조체(20)를 형성할 수 있다. 기판(10), 기판 패턴(10a), 버퍼층(21), 제1 도전형 반도체층(23), 활성층(25), 및 제2 도전형 반도체층(27)에 대한 구체적인 설명은 도 1a를 참조하여 설명한 부분을 참조할 수 있다.
도 4 및 도 5b를 참조하면, 발광 구조체(20) 내에 제1 도전형 반도체층(23)을 노출시키는 메사 식각 영역(MR, mesa etched region)을 형성할 수 있다. 메사 식각 영역의 측벽(MR-s)은 경사지도록 형성될 수 있다.
메사 식각 영역(MR)이 형성된 결과물 상에 절연막(미도시)을 적층한 후, 이를 패터닝하여 메사 식각 영역의 측벽(MR-s) 상에 정전기 차폐막(35)을 형성할 수 있다. 정전기 차폐막(35)은 메사 식각 영역(MR) 내에 노출된 제1 도전형 반도체층(23) 상으로 연장될 수 있다. 또한, 정전기 차폐막(35)은 제2 도전형 반도체층(27) 상부로도 연장될 수 있다.
정전기 차폐막(35)을 형성함과 동시에, 제2 도전형 반도체층(27)의 상부면 상에 전류 차단 패턴(33)을 형성할 수 있다. 정전기 차폐막(35)과 전류 차단 패턴(33)을 형성하기 위한 절연막은 실리콘 산화막 또는 실리콘 질화막일 수 있다.
이 후, 제2 도전형 반도체층(27) 상에 전류 차단 패턴(33)을 덮는 전류 스프레딩 도전막(37)을 형성할 수 있다. 전류 스프레딩 도전막(37)은 광투과 도전막일 수 있다. 일 예로서, ITO(Indium Tin Oxide), Ni/Au, 또는 Cu/Au일 수 있다. 전류 스프레딩 도전막(37)을 ITO막으로 형성한 경우, 이를 열처리하여 균일한 막을 형성할 수 있다. 이 경우, 전류 스프레딩 도전막(37)의 전도성이 향상될 수 있다. 정전기 차폐막의 상부면(35_u)은 그에 인접하는 전류 스프레딩 도전막의 상부면(37_u)에 비해 같거나 이에 비해 높은 레벨을 가질 수 있다. 이를 위해, 정전기 차폐막(35)은 전류 스프레딩 도전막(37)과 같거나 이에 비해 더 큰 두께를 가질 수 있다. 이와 더불어서, 정전기 차폐막(35)은 전류 스프레딩 도전막(37)으로부터 이격되어 위치할 수 있다. 공정중 흔히 발생하는 오염원으로 인해 정전기 차폐막(35)과 반도체층 사이에 누설전류가 발생할 수 있는데, 정전기 차폐막(35)이 전류 스프레딩 도전막(37)으로부터 이격되어 위치하는 경우, 누설전류로 인한 정전기 불량이 방지될 수 있다.
도 4 및 도 5c를 참조하면, 메사 식각 영역(MR) 내에 노출된 제1 도전형 반도체층(23)과 전류 스프레딩 도전막(37) 상에 제1 전극(40)과 제2 전극(50)을 각각 형성할 수 있다. 이러한 발광다이오드는 제1 전극(40)과 제2 전극(50) 사이에 순방향 전계가 인가되었을 때, 제1 전극(40)과 제2 전극(50)에서 각각 주입된 서로 다른 극성의 전하들이 활성층(25) 내에서 재결합하여 광을 방출하게 된다. 이 때, 제1 전극(40)과 제2 전극(50) 사이의 전류의 흐름은 발광구조체(20)의 제1 전극(40)에 인접한 영역 내에 집중되게 된다. 따라서, 발광구조체(20)의 제1 전극(40)에 인접한 영역은 외부의 정전기(electrostatic discharge)나 서지(surge)와 같은 전기 충격에 취약할 수 있다.
그러나, 정전기 차폐막(35)이 제1 전극(40)에 인접한 메사 식각 영역의 측벽(MR-s)의 상에 배치되어, 발광구조체(20)의 제1 전극(40)에 인접한 영역을 보호함으로써 정전기 불량률을 줄이는 등 전기 충격에 대한 내성이 향상될 수 있다. 이와 더불어서, 앞서 설명한 바와 같이 정전기 차폐막(35)은 메사 식각 영역(MR) 내에 노출된 제1 도전형 반도체층(23) 상으로 연장될 수 있다. 이 경우, 정전기 차폐막(35)은 제1 도전형 반도체층(23)에서 전류가 가장 많이 집중되는 부분(23a)을 정전기로부터 차폐시킬 수 있어 정전기에 의한 불량률을 더욱 줄일 수 있다. 또한, 정전기 차폐막(35)은 전류 스프레딩 도전막(37)에 비해 두꺼운 두께를 가질 수 있는데, 이 경우 정전기 차폐 특성이 더욱 향상될 수 있다.
이와 더불어서, 제2 전극(50)과 제2 도전형 반도체층(27) 사이, 구체적으로 전류 스프레딩 도전막(37)과 제2 도전형 반도체층(27) 사이에서 제2 전극(50)에 정렬되어 형성된 전류 차단 패턴(33)은, 제2 전극(50)에 인가된 전압이 전류 차단 패턴(33)의 수직 하부에 미치는 것을 차단한다. 그 결과, 전류 차단 패턴(33)의 하부 즉, 제2 전극(50)의 수직 하부에서의 전류 집중을 완화시키고 이에 따라 전류 스프레딩을 향상시킬 수 있다.
한편, 제1 전극(40)과 제2 전극(50)은 반사층(43, 53)과 저저항층(47, 57)을 구비할 수 있다. 또한, 제1 전극(40)과 제2 전극(50)은 반사층(43)과 제1 도전형 반도체층(23)사이 그리고 반사층(53)과 전류 스프레딩 도전막(37) 사이에 오믹접촉층(41, 51)을 가질 수 있다. 제1 전극(40)과 제2 전극(50)은 반사층(43, 53)과 저저항층(47, 57) 사이에 배리어층(45, 55)을 가질 수 있다. 일 예로서, 배리어층(45, 55)은 배리어층(45a, 55a)과 배리어층(45b, 55b)을 구비할 수 있다. 오믹접촉층(41, 51), 반사층(43, 53), 배리어층(45, 55), 및 저저항층(47, 57)에 대한 구체적 설명은 도 1b를 참조하여 설명한 부분을 참조할 수 있다. 상기에서 제1 전극(40)과 제2 전극(50)은 공정 편의상 동일한 층구조를 갖는 것으로 설명되었으나, 이에 한정되지 않고 서로 다른 구조를 가질 수 있다.
제1 전극(40)에 있어서, 반사층의 상부면(43_u)은 활성층의 상부면(25_u)과 같거나 높은 레벨을 가질 수 있다. 이 경우, 활성층(25)에서 제1 전극(40) 방향으로 진행하는 광이 반사층(43)에서 반사되어 외부로 방출될 확률이 증가할 수 있다. 이에 더하여, 반사층의 상부면(43_u)은 제2 도전형 반도체층의 상부면(27_u), 나아가 전류 스프레딩 도전막의 상부면(37_u)과 같거나 높은 레벨을 가질 수 있다. 이 경우, 활성층(25)에서 제1 전극(40) 방향으로 진행하는 광이 반사층(43)을 만날 확률이 증가되므로 광 방출 효율이 더욱 증가할 수 있다.
활성층(25)에서 저저항층(47)(또는 배리어층(45)) 방향으로 진행된 광은 저저항층(47)(또는 배리어층(45))에서 흡수되어 소멸될 수 있다. 그러나, 본 실시예에서는 제1 전극(40) 중 일부를 반사층(43)으로 형성함으로써, 제1 전극(40)에서 저저항층(47)이 차지하는 비율을 낮출 수 있고 이에 따라 저저항층(47)으로 인한 광흡수가 감소되어 광방출 효율이 향상될 수 있다. 이와 더불어서, 제1 전극(40) 및 제2 전극(50)의 일부를 반사층(43, 53)으로 형성함에 따라 제1 전극(40) 및 제2 전극(50)에서 Au 또는 Au 합금으로 형성되는 저저항층(47, 57)이 차지하는 비율을 감소시킬 수 있어, 제1 전극(40) 및 제2 전극(50)을 형성함에 있어 Au 또는 Au합금의 사용량을 낮출 수 있다. 그 결과, 제조 비용 저감에도 유익할 수 있다.
또한, 메사 식각 영역의 측벽(MR-s)이 경사지도록 형성하거나, 제1 전극(40)을 형성할 때 상기 제1 전극의 측벽(40-s)이 경사지도록 형성한 경우, 메사 식각 영역의 측벽(MR-s)과 상기 제1 전극의 측벽(40-s) 사이의 폭은 상부로 갈수록 넓어질 수 있다. 이 경우, 활성층(25)에서 반사층(43) 방향으로 진행되고 상기 반사층(43)에서 반사된 광의 탈출 경로가 더 넓게 확보될 수 있어, 광방출 효율이 더 증가할 수 있다.
또한, 제1 전극(40)은 메사 식각 영역(MR) 내에서 연장되어 제1 연장 배선(40e)을 형성할 수 있고, 제2 전극(50) 또한 전류 스프레딩 도전막(37) 상에서 연장되어 제2 연장 배선(50e)을 형성할 수 있다. 이 경우, 전류 차단 패턴(33) 또한 제2 연장 배선(50e)을 따라 연장될 수 있다.
도 6은 본 발명의 다른 실시예에 따른 발광다이오드를 나타낸 평면도이다. 본 실시예에 따른 발광다이오드는 후술하는 것을 제외하고는 도 4, 도 5a 내지 도 5c를 참조하여 설명한 발광다이오드와 유사할 수 있다.
도 6을 참조하면, 정전기 차폐막(35)이 제1 전극(40)에 인접한 메사 식각 영역의 측벽(MR-s)의 상에 배치되고, 또한 연장되어 제1 연장 배선(40e)에 인접한 메사 식각 영역의 측벽(MR-s)의 상에도 배치될 수 있다. 그 결과, 발광구조체(20)의 제1 전극(40) 및 제1 연장 배선(40e)에 인접한 영역을 보호함으로써 정전기 불량률을 줄일 수 있다. 이와 더불어서, 정전기 차폐막(35)은 메사 식각 영역(MR) 내에 노출된 제1 도전형 반도체층(23) 상으로 연장될 수 있다. 이 경우, 정전기 차폐막(35)은 제1 도전형 반도체층(23)에서 전류가 가장 많이 집중되는 부분인 제1 전극(40) 및 제1 연장 배선(40e)에 인접한 부분(도 5c의 23a 참조)을 정전기로부터 차폐시킬 수 있어, 정전기 불량률을 더욱 줄일 수 있다.
하기 표 1은 정전기 차폐막을 형성하지 않은 경우(비교예)와 도 4을 참조하여 설명한 발광다이오드와 같이 정전기 차폐막을 형성한 경우(실험예)에 대해 정전기 시험을 수행한 결과를 정리한 것이다.
표 1
정전기 전압 1kV 2kV 3kV 4kV 5kV 6kV 7kV 8kV
비교예 테스트 통과 칩 개수 20 20 18 18 18 17 17 16
통과율(%) 100 100 90 90 90 85 85 80
실험예 테스트 통과 칩 개수 20 20 20 20 20 20 20 19
통과율(%) 100 100 100 100 100 100 100 95
테스트 조건:각 실험당 20개의 칩들을 사용함.각 정전기 전압을 200pF의 커패시터에 충전시킨 후, OΩ의 저항을 통해 각 칩에 1초간 순간 방전시킨 후, 각 칩의 고장여부를 관찰함.
상기 표 1을 참조하면, 정전기 차폐막을 형성하지 않은 경우(비교예)에 대해 정전기 차폐막을 형성한 경우(실험예)에는, 정전기 전압이 7kV에 이르기까지 100%의 테스트 통과율을 나타내었다. 또한 8kV에서도 95%의 테스트 통과율을 나타낸 것을 알 수 있다. 이와 같이, 정전기 차폐막을 형성한 경우 정전기에 대한 내성이 크게 향상됨을 알 수 있다.
도 7은 본 발명의 일 실시예에 따른 발광다이오드를 나타낸 레이아웃도이다. 도 8a 및 도 9a는 도 7의 절단선 Ⅰ-Ⅰ'를 따라 공정 단계별로 취해진 단면도들이다. 도 8b 및 도 9b는 도 7의 절단선 Ⅱ-Ⅱ'를 따라 공정 단계별로 취해진 단면도들이다.
도 7, 도 8a, 및 도 8b를 참조하면, 기판(10)을 제공한다. 기판(10)의 상부면 내에 기판 패턴(10a)이 위치할 수 있다. 기판(10) 상에 버퍼층(21), 제1 도전형 반도체층(23), 활성층(25), 제2 도전형 반도체층(27)을 형성할 수 있다. 버퍼층(21), 제1 도전형 반도체층(23), 활성층(25), 및 제2 도전형 반도체층(27)은 발광 구조체(20)를 형성할 수 있다. 기판(10), 기판 패턴(10a), 버퍼층(21), 제1 도전형 반도체층(23), 활성층(25), 및 제2 도전형 반도체층(27)에 대한 구체적인 설명은 도 1a를 참조하여 설명한 부분을 참조할 수 있다.
발광 구조체 내에 제1 도전형 반도체층(23)을 노출시키는 메사 식각 영역(MR, mesa etched region)을 형성할 수 있다. 메사 식각 영역의 측벽(MR-s)은 경사지도록 형성될 수 있다.
메사 식각 영역(MR)이 형성된 결과물 상에 절연막(미도시)을 적층한 후, 이를 패터닝하여 메사 식각 영역의 측벽(MR-s) 상에 정전기 차폐막(35)을 형성할 수 있다. 정전기 차폐막(35)은 메사 식각 영역(MR) 내에 노출된 제1 도전형 반도체층(23) 상으로 연장될 수 있다. 또한, 정전기 차폐막(35)은 제2 도전형 반도체층(27) 상부로도 연장될 수 있다. 정전기 차폐막(35)은 실리콘 산화막 또는 실리콘 질화막일 수 있다.
정전기 차폐막(35)을 형성함과 동시에, 제2 도전형 반도체층(27)의 상부면 상에 전류 차단 패턴(33)을 형성할 수 있다. 이 경우, 정전기 차폐막(35)과 전류 차단 패턴(33)은 동일한 물질막일 수 있다. 이와는 달리, 전류 차단 패턴(33)은 후술하는 바와 같이 절연성 반사층일 수도 있다. 이 경우, 정전기 차폐막(35)과 전류 차단 패턴(33)은 서로 다른 공정단계에서 형성될 수 있다.
제2 도전형 반도체층(27) 상에 전류 차단 패턴(33)을 덮는 전류 스프레딩 도전막(37)을 형성할 수 있다. 상기 전류 스프레딩 도전막(37)은 광투과 도전막일 수 있다. 일 예로서, ITO(Indium Tin Oxide), Ni/Au, 또는 Cu/Au일 수 있다. 전류 스프레딩 도전막(37)을 ITO막으로 형성한 경우, 이를 열처리하여 균일한 막을 형성할 수 있다. 이 경우, 전류 스프레딩 도전막(37)의 전도성이 향상될 수 있다. 정전기 차폐막의 상부면(35_u)은 그에 인접하는 전류 스프레딩 도전막의 상부면(37_u)에 비해 같거나 이에 비해 높은 레벨을 가질 수 있다. 이를 위해, 정전기 차폐막(35)은 전류 스프레딩 도전막(37)과 같거나 이에 비해 더 큰 두께를 가질 수 있다. 이와 더불어서, 정전기 차폐막(35)은 전류 스프레딩 도전막(37)으로부터 이격되어 위치할 수 있다. 공정중 흔히 발생하는 오염원으로 인해 정전기 차폐막(35)과 반도체층 사이에 누설전류가 발생할 수 있는데, 정전기 차폐막(35)이 전류 스프레딩 도전막(37)으로부터 이격되어 위치하는 경우, 누설전류로 인한 정전기 불량이 방지될 수 있다.
메사 식각 영역(MR) 내에 노출된 제1 도전형 반도체층(23)과 전류 스프레딩 도전막(37) 상에 제1 도전성 적층체(CS1)와 제2 도전성 적층체(CS2)을 각각 형성할 수 있다. 제1 도전성 적층체(CS1)와 제2 도전성 적층체(CS2)는 메사 식각 영역(MR) 내에 노출된 제1 도전형 반도체층(23) 및 상기 전류 스프레딩 도전막(37) 상에 오믹접촉층, 도전성 반사층, 배리어층, 및 저저항 씨드층을 형성한 후, 이를 식각하여 형성할 수 있다. 제1 도전성 적층체(CS1)는 차례로 적층된 오믹접촉층(41), 반사층(43), 배리어층(45), 및 저저항 씨드층(47a)을 구비할 수 있다. 제2 도전성 적층체(CS2)는 차례로 적층된 오믹접촉층(51), 반사층(53), 배리어층(55), 및 저저항 씨드층(57a)을 구비할 수 있다. 배리어층(45, 55)은 하부 배리어층(45a, 55a)과 상부 배리어층(45b, 55b)을 구비할 수 있다. 오믹접촉층(41, 51), 반사층(43, 53), 배리어층(45, 55)에 대한 구체적 설명은 도 1b를 참조하여 설명한 부분을 참조할 수 있다. 상기에서 제1 도전성 적층체(CS1)와 제2 도전성 적층체(CS2)은 공정 편의상 동일한 층구조를 갖는 것으로 설명되었으나, 이에 한정되지 않고 서로 다른 구조를 가질 수 있다. 경우에 따라서는 오믹접촉층(41, 51)과 배리어층(45, 55)을 형성하는 것을 생략할 수도 있다.
도 7, 도 9a, 및 도 9b를 참조하면, 제1 및 제2 도전성 적층체들(CS1, CS2) 상에 저저항층들(47b, 57b)을 각각 형성할 수 있다. 이에 따라 메사 식각 영역(MR) 내에 노출된 제1 도전형 반도체층(23) 상에 제1 전극(40) 및 제1 전극(40)으로부터 연장된 제1 연장 배선(40e)을 형성할 수 있고, 이와 동시에 전류 스프레딩 도전막(37) 상에 제2 전극(50) 및 제2 전극(50)으로부터 연장된 제2 연장 배선(50e)을 형성할 수 있다. 제1 전극(40) 및 제1 연장 배선(40e)은 제1 도전성 적층체(CS1)와 저저항층(47b)를 구비할 수 있고, 제2 전극(50) 및 제2 연장 배선(50e)은 제2 도전성 적층체(CS2)와 제2 저저항 패턴(57b)을 구비할 수 있다.
저저항층(47b, 57b)은 도전성 적층체들(CS1, CS2)의 상부뿐 아니라 상기 도전성 적층체들(CS1, CS2)의 측벽 상에도 형성될 수 있다. 이 경우, 각 저저항층(47b, 57b)의 폭은 각 도전성 적층체(CS1, CS2)의 폭에 비해 클 수 있다. 도전성 적층체들(CS1, CS2) 상부에서의 저저항층들(47b, 57b)의 두께(Th1)를 1로 할 때, 도전성 적층체들(CS1, CS2)의 측벽에서의 저저항층들(47b, 57b)의 두께(Th2)는 약 0.3 내지 약 1.2 구체적으로는 약 0.5 내지 약 1의 비를 가질 수 있다. 이와 같이, 상기 저저항층들(47b, 57b)의 큰 단면적은 면저항을 감소시키고 또한 전류 스프레딩의 향상을 가져올 수 있다.
저저항층들(47b, 57b)을 형성하는 것은 저저항 씨드층들(47a, 57a)을 씨드층으로 하고 무전해 도금법을 사용하여 수행될 수 있다. 일 예로서, 저저항 씨드층들(47a, 57a)이 형성된 기판을 금속염 수용액 내에 배치하고, 상기 금속염 수용액 내의 금속이온을 환원시켜 저저항 씨드층들(47a, 57a) 상에 금속층 즉, 저저항층들(47b, 57b)을 석출시킬 수 있다.
저저항층들(47b, 57b)은 반사층들(43, 53)에 비해 저항이 낮은 층으로, Au 또는 Au 합금층일 수 있다. 저저항 씨드층들(47a, 57a) 또한 Au 또는 Au 합금층일 수 있다. 저저항층들(47b, 57b)이 귀금속인 Au 또는 Au합금층인 경우에, 상술한 바와 같이 무전해 도금법을 사용하면 한정된 영역에만 저저항층들(47b, 57b)을 형성할 수 있어 Au의 소모량을 크게 줄일 수 있고 이에 따라 공정 비용의 절감을 이룰 수 있다.
활성층(25)에서 저저항층(47b)(또는 배리어층(45)) 방향으로 진행된 광은 저저항층(47b)(또는 배리어층(45))에서 흡수되어 소멸될 수 있다. 그러나, 본 실시예에서는 제1 전극(40) 중 일부를 반사층(43)으로 형성함으로써, 제1 전극(40) 및 제1 연장 배선(40e)에서 저저항층(47b)이 차지하는 비율을 낮출 수 있고 이에 따라 저저항층(47b)으로 인한 광흡수가 감소되어 광방출 효율이 향상될 수 있다. 이와 더불어서, 제1 전극(40) 및 제2 전극(50)의 일부를 반사층(43, 53)으로 형성함에 따라 제1 전극(40) 및 제2 전극(50)에서 Au 또는 Au 합금으로 형성되는 저저항층(47, 57)이 차지하는 비율을 감소시킬 수 있어, 제1 전극(40) 및 제2 전극(50)을 형성함에 있어 Au 또는 Au합금의 사용량을 낮출 수 있다. 그 결과, 제조 비용 저감에도 유익할 수 있다.
나아가, 제1 전극(40) 및 제1 연장 배선(40e)에 있어서, 반사층의 상부면(43_u)은 활성층의 상부면(25_u)과 같거나 높은 레벨을 가질 수 있다. 또한, 이 경우 저저항층(47b)은 도전성 적층체(CS2)의 측벽의 적어도 일부, 구체적으로, 반사층(43)의 적어도 하부 측벽을 노출시킬 수 있다. 이 경우, 활성층(25)에서 제1 전극(40) 및 제1 연장 배선(40e) 방향으로 진행하는 광이 반사층(43)에서 반사되어 외부로 방출될 확률이 증가할 수 있다. 이에 더하여, 반사층의 상부면(43_u)은 제2 도전형 반도체층의 상부면(27_u), 나아가 전류 스프레딩 도전막의 상부면(37_u)과 같거나 높은 레벨을 가질 수 있다. 이 경우, 활성층(25)에서 제1 전극(40) 방향으로 진행하는 광이 반사층(43)을 만날 확률이 증가되므로 광 방출 효율이 더욱 증가할 수 있다. 또한, 메사 식각 영역의 측벽(MR-s)이 경사지도록 형성하거나, 제1 전극(40)을 형성할 때 상기 제1 전극의 측벽(40-s)이 경사지도록 형성한 경우(도 3 참조), 메사 식각 영역의 측벽(MR-s)과 상기 제1 전극의 측벽 사이의 폭은 상부로 갈수록 넓어질 수 있다. 이 경우, 활성층(25)에서 반사층(43) 방향으로 진행되고 상기 반사층(43)에서 반사된 광의 탈출 경로가 더 넓게 확보될 수 있어, 광방출 효율이 더 증가할 수 있다.
앞서 설명한 바와 같이, 저저항층(57b)은 활성층(25)으로부터 방출된 광을 흡수할 수 있다. 이를 해결하기 위해, 전류 차단 패턴(33)을 절연성 반사층으로 형성할 수 있다. 이 경우, 전류 차단 패턴(33)은 제2 전극(50) 하부에서는 상기 제2 전극(50)의 폭 즉, 이에 구비된 저저항층(57b)의 폭(W1)보다 더 큰 폭(W2)을 가질 수 있다. 나아가, 전류 차단 패턴(33)은 제2 연장 배선(50e)의 하부로 연장될 수 있고, 제2 연장 배선(50e)의 폭 즉, 이에 구비된 저저항층(57b)의 폭보다 더 큰 폭을 가질 수 있다. 이러한 절연성 반사층인 전류 차단 패턴(33)은 활성층(25)에서 방출된 광을 반사시켜, 활성층(25)에서 방출된 광이 제2 전극(50) 또는 제2 연장 배선(50e) 구체적으로 저저항층(57b)에 흡수되는 것을 막을 수 있다. 또한, 전류 차단 패턴(33)에서 반사된 광은 제2 전극(50)과 제2 연장 배선(50e)이 형성되지 않은 영역으로 방출될 수 있는 확률이 높아질 수 있어, 광추출 효율이 향상될 수 있다. 이와 같이, 전류 차단 패턴(33)이 절연성 반사층인 경우에, 이는 서로 굴절률이 다른 한 쌍의 절연막들이 교호 적층된 막인 DBR(Distributed Bragg Reflector)일 수 있다. 이 경우, 상기 DBR을 구성하는 절연막들 각각의 굴절률 및 광학두께는 활성층(25)에서 방출되는 광을 효과적으로 반사할 수 있도록 조절될 수 있다. 상기 DBR을 구성하는 절연막들은 SiO2(n=1.4), Al2O3(n=1.6), SiNx(0.5<x<1.8, n=2.05 ~ 2.25), 및 TiO2(n=2.1)로 이루어진 군에서 선택되는 한 쌍의 절연막들일 수 있다.
이와 더불어서, 전류 차단 패턴(33)은 제2 전극(50) 수직 하부 영역 및 제2 연장 배선(50e)의 수직 하부 영역에 위치하여, 제2 전극(50) 및 제2 연장 배선(50e)의 수직 아래 방향으로 전계를 차단시킬 수 있다. 그 결과, 전류 크라우딩이 완화되고 전류 스프레딩이 향상될 수 있다.
이러한 발광다이오드가 턴온된 경우, 제1 전극(40)과 제2 전극(50) 사이의 전류의 흐름은 발광구조체(20)의 제1 전극(40)에 인접한 영역 내에 집중되게 된다. 따라서, 발광구조체(20)의 제1 전극(40)에 인접한 영역은 외부의 정전기(electrostatic discharge)나 서지(surge)와 같은 전기 충격에 취약할 수 있다.
그러나, 정전기 차폐막(35)이 제1 전극(40)에 인접한 메사 식각 영역의 측벽(MR-s)의 상에 배치되어, 발광구조체(20)의 제1 전극(40)에 인접한 영역을 보호함으로써 정전기 불량률을 줄이는 등 전기 충격에 대한 내성이 향상될 수 있다. 이와 더불어서, 앞서 설명한 바와 같이 정전기 차폐막(35)은 메사 식각 영역(MR) 내에 노출된 제1 도전형 반도체층(23) 상으로 연장될 수 있다. 이 경우, 정전기 차폐막(35)은 제1 도전형 반도체층(23)에서 전류가 가장 많이 집중되는 부분(23a)을 정전기로부터 차폐시킬 수 있어 정전기에 의한 불량률을 더욱 줄일 수 있다. 또한, 정전기 차폐막(35)은 전류 스프레딩 도전막(37)에 비해 두꺼운 두께를 가질 수 있는데, 이 경우 정전기 차폐 특성이 더욱 향상될 수 있다.
정전기 차폐막(35)이 제1 전극(40)에 인접한 메사 식각 영역의 측벽(MR-s)의 상에 배치되고, 또한 연장되어 제1 연장 배선(40e)에 인접한 메사 식각 영역의 측벽(MR-s)의 상에도 배치될 수 있다. 그 결과, 발광구조체(20)의 제1 전극(40) 및 제1 연장 배선(40e)에 인접한 영역을 보호함으로써 정전기 불량률을 줄일 수 있다. 이와 더불어서, 정전기 차폐막(35)은 메사 식각 영역(MR) 내에 노출된 제1 도전형 반도체층(23) 상으로 연장될 수 있다. 이 경우, 정전기 차폐막(35)은 제1 도전형 반도체층(23)에서 전류가 가장 많이 집중되는 부분인 제1 전극(40) 및 제1 연장 배선(40e)에 인접한 부분(23a)을 정전기로부터 차폐시킬 수 있어, 정전기 불량률을 더욱 줄일 수 있다.
도 10a 및 도 10b는 본 발명의 다른 실시예에 따른 발광다이오드를 나타나내는 단면도들로서, 도 7의 절단선 Ⅰ-Ⅰ'과 절단선 Ⅱ-Ⅱ'를 따라 각각 취해진 단면도들이다. 본 실시예에 따른 제조방법은 후술하는 것을 제외하고는 도 1, 도 8a, 도 8b, 도 9a, 및 도 9b를 참조하여 설명한 제조방법과 유사하다.
도 10a 및 도 10b를 참조하면, 저저항층(47b, 57b)은 도전성 적층체들(CS1, CS2)의 상부뿐 아니라 상기 도전성 적층체들(CS1, CS2)의 측벽 상에도 형성될 수 있다. 이 경우, 산화에 취약한 물질을 포함하는 상기 도전성 적층체들(CS1, CS2)의 측벽이 산화되는 것을 적어도 일부 막을 수 있어 소자 신뢰성 향상을 기대할 수 있다.
나아가, 저저항층들(47b, 57b)은 도전성 적층체들(CS1, CS2) 내에 포함된 반사층들(43, 53)의 측벽 상에도 형성될 수 있다. 또한, 저저항층들(47b, 57b)은 상기 도전성 적층체들(CS1, CS2)의 측벽 전체를 덮어 상기 전류 스프레딩 도전막(37) 또는 상기 제1 도전형 반도체층(23) 상에도 접촉할 수 있다. 이 경우, 상기 제2 전극(50) 및 상기 제2 연장 배선(50e)에 인가된 전압은 저저항층(57b)을 통해 직접적으로 전류 스프레딩 도전막(37)으로 전달될 수 있으므로, 전류 스프레딩이 향상될 수 있다.
도 11은 본 발명의 다른 실시예에 따른 발광다이오드의 제조방법을 나타낸 단면도이다. 본 실시예에 따른 제조방법은 후술하는 것을 제외하고는 도 1, 도 8a, 도 8b, 도 9a, 및 도 9b를 참조하여 설명한 제조방법과 유사하다.
도 11을 참조하면, 제1 및 제2 도전성 적층체들(CS1, CS2)은 제1 도전형 반도체층(23)과 전류 스프레딩 도전막(37) 상에 포지티브 포토레지스트 패턴을 형성한 후, 그 상부에 오믹접촉층, 도전성 반사층, 배리어층, 및 저저항 씨드층을 차례로 적층한 후, 포토레지스트 패턴을 리프트 오프하여 형성할 수 있다. 그 결과, 제1 및 제2 도전성 적층체들(CS1, CS2)의 하부면들은 상부면들에 비해 폭이 좁게 형성될 수 있다. 구체적으로, 도전성 적층체들(CS1, CS2)의 단면은 도시된 것과 유사하게 역사다리꼴일 수 있다. 이 후, 제1 및 제2 도전성 적층체들(CS1, CS2) 상에 저저항층들(47b, 57b)을 형성할 수 있다. 저저항층들(47b, 57b)은 제1 및 제2 도전성 적층체들(CS1, CS2)의 상부뿐 아니라 도전성 적층체들(CS1, CS2)의 측벽 상에도 형성될 수 있다. 이 때, 제1 및 제2 도전성 적층체들(CS1, CS2)의 상부 측벽들에 비해 들어간 하부 측벽들 상에도 저저항층들(47b, 57b)이 형성될 수 있다. 그 결과, 제1 및 제2 전극들(40, 50)의 폭들(W1)은 도 10a 및 도 10b를 참조하여 설명한 것들에 비해 줄어들 수 있다. 이에 따라, 절연성 반사막인 전류 차단 패턴(33)의 폭(W2) 또한, 도 10a 및 도 10b를 참조하여 설명한 실시예에 비해 줄어들 수 있다. 이에 따라, 상대적으로 광방출 영역이 커질 수 있어 광방출 효율이 향상될 수 있다. 한편, 이 때, 각 저저항층(47b, 57b)의 폭은 각 도전성 적층체(CS1, CS2)의 가장 큰 폭에 비해 여전히 클 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.

Claims (51)

  1. 기판;
    상기 기판 상에 차례로 배치된 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층을 구비하고, 상기 제1 도전형 반도체층을 노출시키는 메사 식각 영역을 구비하는 발광 구조체;
    상기 메사 식각 영역 내에 노출된 상기 제1 도전형 반도체층 상에 전기적으로 접속하고, 차례로 적층된 반사층과 저저항층을 구비하되 상기 반사층의 상부면은 상기 활성층의 상부면과 같거나 높은 레벨을 갖는 제1 전극; 및
    상기 제2 도전형 반도체층 상에 전기적으로 접속하는 제2 전극을 포함하는 발광다이오드.
  2. 제1항에 있어서,
    상기 반사층은 Al, Ag, 또는 이들의 복합층인 발광다이오드.
  3. 제1항에 있어서,
    상기 저저항층은 Au층인 발광다이오드.
  4. 제1항에 있어서,
    상기 제1 전극은 상기 반사층과 상기 제1 도전형 반도체층 사이에 배치된 오믹 접촉층을 더 포함하는 발광다이오드.
  5. 제4항에 있어서,
    상기 오믹 접촉층은 Cr, Ti, Rh, W, Pt, 또는 이들의 복합층인 발광다이오드.
  6. 제1항 또는 제4항에 있어서,
    상기 제1 전극은 상기 반사층과 상기 저저항층 사이에 배치된 배리어층을 더 포함하는 발광다이오드.
  7. 제6항에 있어서,
    상기 배리어층은 Ti, W, Cr, Ni, Mo, Pt, 또는 이들의 복합층인 발광다이오드.
  8. 제1항에 있어서,
    상기 반사층의 상부면은 상기 제2 도전형 반도체층의 상부면과 같거나 높은 레벨을 갖는 발광다이오드.
  9. 제1항에 있어서,
    상기 발광다이오드는 제2 도전형 반도체층과 상기 제2 전극 사이에 배치된 전류 스프레딩 도전막을 더 포함하고,
    상기 반사층의 상부면은 상기 전류 스프레딩 도전막의 상부면과 같거나 높은 레벨을 갖는 발광다이오드.
  10. 제1항에 있어서,
    상기 메사 식각 영역의 측벽은 경사진 발광다이오드.
  11. 제1항 또는 제10항에 있어서,
    상기 제1 전극의 측벽은 경사진 발광다이오드.
  12. 제1항에 있어서,
    상기 제1 전극에 인접하는 상기 메사 식각 영역의 측벽 상에 위치하는 정전기 차폐막을 더 포함하는 발광다이오드.
  13. 제12항에 있어서,
    상기 정전기 차폐막은 상기 메사 식각 영역 내에 노출된 상기 제1 도전형 반도체층 상으로 연장된 발광다이오드.
  14. 제12항에 있어서,
    상기 정전기 차폐막은 상기 제2 도전형 반도체층 상으로 연장된 발광다이오드.
  15. 제14항에 있어서,
    상기 발광다이오드는 제2 도전형 반도체층과 상기 제2 전극 사이에 배치된 전류 스프레딩 도전막을 더 포함하고,
    상기 정전기 차폐막은 상기 전류 스프레딩 도전막에 비해 더 두꺼운 발광다이오드.
  16. 제15항에 있어서,
    상기 정전기 차폐막은 상기 전류 스프레딩 도전막으로부터 이격된 발광다이오드.
  17. 제12항에 있어서,
    상기 메사 식각 영역 내에 노출된 상기 제1 도전형 반도체층 상에 위치하고 상기 제1 전극으로부터 연장된 제1 연장 배선을 더 포함하고,
    상기 정전기 차폐막은 상기 제1 연장 배선에 인접하는 상기 메사 식각 영역의 측벽 상으로 연장된 발광다이오드.
  18. 제1항에 있어서,
    상기 제2 전극은 반사층을 구비하는 도전성 적층체와 상기 도전성 적층체의 상부면 및 측벽 상에 형성된 저저항층을 구비하는 발광다이오드.
  19. 제18항에 있어서,
    상기 제2 전극과 상기 제2 도전형 반도체층 사이에 배치된 절연성 반사층을 더 포함하되, 상기 절연성 반사층은 상기 제2 전극의 폭과 같거나 이보다 큰 폭을 갖는 발광다이오드.
  20. 제19항에 있어서,
    상기 제2 전극으로부터 상기 제2 도전형 반도체층 상으로 연장된 연장 배선을 더 포함하고,
    상기 절연성 반사층은 상기 연장 배선과 상기 제2 도전형 반도체층 사이로 연장되고, 상기 연장 배선의 폭과 같거나 이보다 큰 폭을 갖는 발광다이오드.
  21. 제19항에 있어서,
    상기 절연성 반사층은 DBR인 발광다이오드.
  22. 제18항에 있어서,
    상기 도전성 적층체 상부에서의 상기 저저항층의 두께를 1로 할 때, 상기 도전성 적층체 측벽에서의 상기 저저항층의 두께는 0.3 내지 1.2인 발광다이오드.
  23. 제18항에 있어서,
    상기 도전성 적층체는 상기 반사층 상에 위치한 저저항 씨드층을 더 구비하는 발광다이오드.
  24. 제23항에 있어서,
    상기 저저항 씨드층과 상기 저저항층은 Au 또는 Au합금층인 발광다이오드.
  25. 제1항에 있어서,
    상기 제2 전극은 차례로 적층된 도전성 적층체와 저저항층을 구비하고, 상기 도전성 적층체는 반사층을 구비하고, 상기 저저항층은 상기 도전성 적층체의 가장 큰 폭보다 더 큰 폭을 갖는 발광다이오드.
  26. 제18항 또는 제25항에 있어서,
    상기 도전성 적층체는 상기 반사층 하부에 위치하는 오믹콘택층과 상기 반사층과 상기 저저항층 사이에 위치하는 배리어층, 상기 배리어층과 상기 저저항층 사이에 위치하는 저저항 씨드층을 구비하는 발광다이오드.
  27. 기판;
    상기 기판 상에 차례로 배치된 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층을 구비하고, 상기 제1 도전형 반도체층을 노출시키는 메사 식각 영역을 구비하는 발광 구조체;
    상기 메사 식각 영역 내에 노출된 상기 제1 도전형 반도체층 상에 전기적으로 접속하는 제1 전극;
    상기 제2 도전형 반도체층 상에 전기적으로 접속하는 제2 전극; 및
    상기 제1 전극에 인접하는 상기 메사 식각 영역의 측벽 상에 위치하는 정전기 차폐막을 포함하는 발광다이오드.
  28. 제27항에 있어서,
    상기 정전기 차폐막은 상기 메사 식각 영역 내에 노출된 상기 제1 도전형 반도체층 상으로 연장된 발광다이오드.
  29. 제27항에 있어서,
    상기 정전기 차폐막은 상기 제2 도전형 반도체층 상으로 연장된 발광다이오드.
  30. 제29항에 있어서,
    상기 발광 구조체는 제2 도전형 반도체층과 상기 제2 전극 사이에 배치된 전류 스프레딩 도전막을 더 포함하고,
    상기 정전기 차폐막은 상기 전류 스프레딩 도전막에 비해 더 두꺼운 발광다이오드.
  31. 제30항에 있어서,
    상기 정전기 차폐막은 상기 전류 스프레딩 도전막으로부터 이격된 발광다이오드.
  32. 제27항에 있어서,
    상기 메사 식각 영역 내에 노출된 상기 제1 도전형 반도체층 상에 위치하고 상기 제1 전극으로부터 연장된 제1 연장 배선을 더 포함하고,
    상기 정전기 차폐막은 상기 제1 연장 배선에 인접하는 상기 메사 식각 영역의 측벽 상으로 연장된 발광다이오드.
  33. 제27항에 있어서,
    상기 제2 전극과 상기 제2 도전형 반도체층 사이에 배치된 전류 차단 패턴을 더 포함하는 발광다이오드.
  34. 제27항에 있어서,
    상기 제1 전극은 차례로 적층된 오믹 접촉층, 반사층, 배리어층, 및 저저항층을 구비하는 발광다이오드.
  35. 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층을 구비하는 발광 구조체;
    상기 제1 도전형 반도체층 상에 전기적으로 접속하는 제1 전극; 및
    상기 제2 도전형 반도체층 상에 전기적으로 접속하는 제2 전극을 포함하되,
    상기 제2 전극은 도전성 적층체와 상기 도전성 적층체의 상부면 및 측벽 상에 형성된 저저항층을 구비하는 발광다이오드.
  36. 제35항에 있어서,
    상기 제2 전극과 상기 제2 도전형 반도체층 사이에 배치된 절연성 반사층을 더 포함하되, 상기 절연성 반사층은 상기 제2 전극의 폭과 같거나 이보다 큰 폭을 갖는 발광다이오드.
  37. 제36항에 있어서,
    상기 제2 전극으로부터 상기 제2 도전형 반도체층 상으로 연장된 연장 배선을 더 포함하고,
    상기 절연성 반사층은 상기 연장 배선과 상기 제2 도전형 반도체층 사이로 연장되고, 상기 연장 배선의 폭과 같거나 이보다 큰 폭을 갖는 발광다이오드.
  38. 제36항에 있어서,
    상기 절연성 반사층은 DBR인 발광다이오드.
  39. 제35항에 있어서,
    상기 도전성 적층체 상부에서의 상기 저저항 패턴의 두께를 1로 할 때, 상기 도전성 적층체 측벽에서의 상기 저저항 패턴의 두께는 0.3 내지 1.2인 발광다이오드.
  40. 제35항에 있어서,
    상기 도전성 적층체는 저저항 씨드층을 구비하는 발광다이오드.
  41. 제40항에 있어서,
    상기 저저항 씨드층과 상기 저저항층은 Au 또는 Au합금층인 발광다이오드.
  42. 제40항에 있어서,
    상기 도전성 적층체는 상기 저저항 씨드층 하부에 위치하는 반사층, 상기 반사층 하부에 위치하는 오믹콘택층, 및 상기 반사층과 상기 저저항 씨드층 사이에 위치하는 배리어층을 더 구비하는 발광다이오드.
  43. 기판;
    상기 기판 상에 차례로 배치된 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층을 구비하고, 상기 제1 도전형 반도체층을 노출시키는 메사 식각 영역을 구비하는 발광 구조체;
    상기 메사 식각 영역 내에 노출된 상기 제1 도전형 반도체층 상에 전기적으로 접속하고, 제1 도전성 적층체와 상기 제1 도전성 적층체의 상부면 및 측벽 상에 형성된 제1 저저항층을 구비하는 제1 전극; 및
    상기 제2 도전형 반도체층 상에 전기적으로 접속하고, 제2 도전성 적층체와 상기 제2 도전성 적층체의 상부면 및 측벽 상에 형성된 제2 저저항층을 구비하는 제2 전극을 포함하되,
    상기 제1 도전성 적층체는 차례로 적층된 제1 반사 패턴과 제1 저저항 씨드 패턴을 구비하고,
    상기 제2 도전성 적층체는 차례로 적층된 제2 반사 패턴과 제2 저저항 씨드 패턴을 구비하고, 상기 제1 반사 패턴의 상부면은 상기 제2 도전형 반도체층의 상부면과 같거나 높은 레벨을 갖는 발광다이오드.
  44. 제43항에 있어서,
    상기 발광다이오드는 제2 도전형 반도체층과 상기 제2 전극 사이에 배치된 전류 스프레딩 도전막을 더 포함하고,
    상기 제1 반사 패턴의 상부면은 상기 전류 스프레딩 도전막의 상부면과 같거나 높은 레벨을 갖는 발광다이오드.
  45. 제43항 또는 제44항에 있어서,
    상기 제1 저저항 패턴은 상기 제1 반사 패턴의 적어도 하부 측벽 상에는 위치하지 않는 발광다이오드.
  46. 기판 상에 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층을 구비하는 발광 구조체층을 형성하는 단계;
    상기 발광 구조체층 내에 상기 제1 도전형 반도체층을 노출시키는 메사 식각 영역을 형성하는 단계;
    상기 메사 식각 영역 내에 노출된 상기 제1 도전형 반도체층 상에 전기적으로 접속하고, 차례로 적층된 제1 반사층과 제1 저저항층을 구비하되 상기 제1 반사층의 상부면은 상기 활성층의 상부면과 같거나 높은 레벨을 갖는 제1 전극을 형성하는 단계; 및
    상기 제2 도전형 반도체층 상에 전기적으로 접속하고 제2 반사층과 제2 저저항층을 구비하는 제2 전극을 형성하는 단계를 포함하는 발광다이오드 제조방법.
  47. 제46항에 있어서,
    상기 제1 전극을 형성하기 전에, 상기 메사 식각 영역의 측벽 상에 정전기 차폐막을 형성하는 단계를 더 포함하는 발광다이오드 제조방법.
  48. 제46항에 있어서,
    상기 제1 전극과 상기 제2 전극을 형성하는 단계는
    상기 메사 식각 영역 내에 노출된 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 상에 상기 제1 반사층을 구비하는 제1 도전성 적층체와 상기 제2 반사층을 구비하는 제2 도전성 적층체를 각각 형성하는 단계; 및
    상기 제1 도전성 적층체의 상부면 및 측벽 상에 상기 제1 저저항층을 형성하고, 상기 제2 도전성 적층체의 상부면 및 측벽 상에 상기 제2 저저항층을 형성하는 단계를 포함하는 발광다이오드 제조방법.
  49. 제48항에 있어서,
    상기 저저항층들은 무전해 도금법을 사용하여 형성하는 발광다이오드 제조방법.
  50. 제49항에 있어서,
    상기 저저항층들은 Au 또는 Au 합금층인 발광다이오드 제조방법.
  51. 제48항에 있어서,
    상기 제1 도전성 적층체는 상기 제1 반사층 상에 제1 저저항 씨드층을 포함하고,
    상기 제2 도전성 적층체는 상기 제2 반사층 상에 제1 저저항 씨드층을 포함하는 발광다이오드 제조방법.
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