KR101348267B1 - 초소형 cmos 전력 증폭기 - Google Patents

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KR101348267B1
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winding
power amplifier
layer
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윤성만
박종진
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주식회사 아이엠텍
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Abstract

출력 트랜스포머를 다층구조의 기판으로 구성하여 증폭회로 모듈과 포개어 구성하는 초소형 CMOS 전력 증폭기에 관한 것으로서, 전력을 증폭하는 회로를 하나의 모듈화하여 구성한 증폭회로 모듈칩; 및, 상기 증폭회로 모듈칩의 출력을 트랜스포머 회로를 통해 외부로 출력하는 출력 트랜스포머를 포함하고, 상기 출력 트랜스포머는 다층구조의 기판 상에 구현되고, 상기 증폭회로 모듈칩과 상기 출력 트랜스포머는 층으로 포개어 형성되는 구성을 마련한다.
상기와 같은 초소형 CMOS 전력 증폭기에 의하여, 전력증폭기에서 종래 공간을 많이 차지하는 출력 트랜스포머를 다층구조의 기판으로 구성함으로써, 전력증폭기의 출력을 줄이지 않으면서 칩 사이즈를 50% 이내로 줄일 수 있다.

Description

초소형 CMOS 전력 증폭기 { A Micro CMOS Power Amplifier }
본 발명은 출력 트랜스포머를 다층구조의 기판으로 구성하여 증폭회로 모듈과 포개어 구성하는 초소형 CMOS 전력 증폭기에 관한 것이다.
일반적으로, 무선 단말기에 요구되는 항목으로 저전력, 저가격, 소형화, 고전송률(High data rate), SDR(Soft defined radio, 다중표준지원 기능) 등이 있다. 전력증폭기 설계 측면에서 볼 때 소형화와 저가격을 달성하기 위해서는 GaAs보다는 CMOS 공정을 이용하면서 외부 SMT(Surface mounting) 부품들을 줄이고, 가능한 메인 RF 칩에 내장되도록 개발되고 있다. 현재 전력증폭기(PA, power amplifier) 연구분야에서 가장 이슈가 되고 있는 것이 CMOS 전력증폭기이다.
CMOS 전력증폭기는 RFIC(Radio Frequency Integrated Circuit)의 단일 칩 구현이 가능하고 가격 경쟁력도 있어서 미래 무선단말기용 증폭기로서 기대가 되고 있다. 그러나 고전송률의 송신단 설계를 위해서는 높은 선형성을 가진 전력증폭기가 요구되나, 불행히도 CMOS 전력증폭기는 GaAs 전력증폭기보다는 선형성이 떨어지므로 이를 보완하기 위한 송신단 구조가 필요하다.
통신 시스템이 GSM, CDMA, WCDMA 등 2, 3G에서 3GPP LTE, Mobile WiMAX 등과 같은 방식의 3.5G, 4G로 진화함에 따라 전송해야 할 신호(주로 OFDM)는 점점 더 복잡해지고 있다. 이를 위해, 무선 단말의 통신에서 신호의 대역이 넓어지는 특징을 갖게 됨과 동시에 보다 높은 peak-to-average power ratio(PAPR)을 가져야 된다. 따라서 단말기용 차세대 전력 송신기는 높은 선형성과 고효율이 요구된다.
선형 CMOS 전력증폭기로 설계된 칩들이 개발되어 출시되고 있으나, 아직 저전력(low power)와 중전력(middle power) 범위에 머무르고 있다. 저전력 범위로 대표적인 것은 블루투스(bluetooth)와 초광대역통신(UWB) 등에 사용되는 증폭기들이다. 또한, 중전력 범위에서는 기존 WLAN에 사용되는 GaAs 전력증폭기를 대체하기 위한 선형 CMOS 전력증폭기(PA) 등이 있다.
그러나 아직까지 고출력(high power) 범위에 대한 선형 CMOS 전력증폭기는 상용화되지 못하고 있다. 이것은 GaAs에 비해 CMOS 기판(Substrate)의 단점으로 인하여 많은 한계점을 지니고 있기 때문이다.
CMOS 트랜지스터(transistor)는 낮은 항복전압(breakdown voltage)의 특성을 가지기 때문에, CMOS 전력증폭기를 높은 출력 파워를 내도록 개발하기가 쉽지 않다. 이로 인해, 단말기용 전력 증폭기의 가장 중요한 요소 중 하나인 효율이 낮아서 배터리 사용시간이 짧아지는 단점이 있다. 이런 단점은 CMOS 공정을 이용한 전력 증폭기의 상용화에 걸림돌이 되고 있다.
상기와 같은 문제점을 해결하기 위해서, CMOS 트랜지스터의 낮은 항복전압 특성을 극복하는 기술로서, 캐스코드(cascode) 방식 및 출력 트랜스포머(output transformer)의 전압결합(voltage combining) 방식을 적용하는 방법이 제시되고 있다.
특히, 트랜스포머(transformer)를 이용한 차동(differential) 구조는 이상적으로, 본딩 와이어(bonding wire)에 의한 트랜지스터(transistor)의 소스궤환(source degeneration)을 해결할 수 있게 해 주어 보다 높은 이득(gain)을 얻을 수 있게 한다.
그런데 모바일용 3G, 4G 전력 증폭기로 사용되기 위해서는 1dB 전력 이득(Power gain) 기준으로 30dBm의 이상의 출력을 내야만 한다. CMOS 전력증폭기는 트랜지스터를 2단 캐스코드로 구성하더라도 싱글 엔드(single ended) 구조의 전력증폭기는 P1dB 기준 27dBm 정도의 최고 출력만을 낼 수가 있다. 또한, 후방 비어(Backside Via)가 없기 때문에, 소스(Source)가 그라운드되지 않아 성능의 저하가 심해진다.
이때 2-Way 트랜스포머를 사용하면, 소스(Source)의 가상(virtual) 그라운드(AC 입장에서 그라운드)를 만들 수가 있다. 이 경우, 전류는 그대로 이지만, 전압 스윙이 2배로 커져서 출력 전력이 2배(3dB)로 높아져 30dBm의 출력전력을 낼 수가 있게 된다. 따라서 상기와 같은 트랜스포머의 구성은 CMOS 전력증폭기에서 출력을 높이기 위해서 반드시 필요하다.
한편, 상기 트랜스포머는 CMOS 칩의 내부 또는 외부에 모두 구성할 수 있다. CMOS 칩 외부에 구현하는 트랜스포머(transformer)를 '오프칩 트랜스포머(off chip transformer)'라 하고, CMOS 칩 내부에 구현한 것은 '온칩 트랜스포머(on chip transformer)'라 명명하기로 한다.
도 1a는 3G CMOS 전력 증폭기의 칩 사진이다. 도 1a와 같이, 트랜스포머를 CMOS칩 내부에 구성하여 온칩 트랜스포머 방식의 전력증폭기를 만들 수 있다. 그러나 트랜스포머가 칩 전체 크기의 50%를 차지하고 있다. 트랜스포머의 크기를 줄이면 효율과 최대 출력 전력이 떨어지기 때문에 줄일 수가 없다.
또한, 트랜스포머를 칩 내부에 구성하므로, 실리콘 매질에 의해 전력 손실이 커진다. 일반적으로 집중 수동 소자(lumped component)를 사용하여 매칭할 때 매질에 의해 큰 손실이 발생하는데, 손실(loss)이 작은 슬랩 인덕터(slab inductor) 방식의 트랜스포머(transformer)를 이용하면 그 손실을 크게 줄일 수 있다.
도 1b와 같이, 오프칩 트랜스포머(off chip transformer) 방식은 CMOS 전력 증폭기와 트랜스포머를 분리하여 구성한다. CMOS칩을 트랜스포머 중앙에 올려 구성할 수 없는 구조이다. CMOS 칩 외부에 구현하는 출력 트랜스포머(output transformer) 방식은 전력 손실(loss)이 큰 실리콘(silicon) 매질의 단점을 극복할 수 있게 한다.
그러나 앞서 본 바와 같이, 트랜스포머의 구성은 CMOS 전력증폭기에서 출력을 높이기 위해서 반드시 필요하지만, 트랜스포머는 구조와 재질에 따라 전력 손실이 발생하고 전력증폭기의 전체 칩 사이즈에서 50% 가까운 크기를 차지하게 하기 때문에, 상용화에 큰 걸림돌이 되고 있다.
본 발명의 목적은 상술한 바와 같은 문제점을 해결하기 위한 것으로, 출력 트랜스포머를 다층구조의 기판으로 구성하여 증폭회로 모듈과 포개어 구성하는 초소형 CMOS 전력 증폭기를 제공하는 것이다.
상기 목적을 달성하기 위해 본 발명은 초소형 CMOS 전력 증폭기에 관한 것으로서, 전력을 증폭하는 회로를 하나의 모듈화하여 구성한 증폭회로 모듈칩; 및, 상기 증폭회로 모듈칩의 출력을 트랜스포머 회로를 통해 외부로 출력하는 출력 트랜스포머를 포함하고, 상기 출력 트랜스포머는 다층구조의 기판 상에 구현되고, 상기 증폭회로 모듈칩과 상기 출력 트랜스포머는 층으로 포개어 구성되는 것을 특징으로 한다.
또, 본 발명은 초소형 CMOS 전력 증폭기에 있어서, 상기 출력 트랜스포머는 제1차 권선 및 제2차 권선을 서로 다른 레이어에 형성하고, 상기 제1차 및 제2차 권선이 서로 대향하여 포개지도록 레이어가 적층되는 것을 특징으로 한다.
또, 본 발명은 초소형 CMOS 전력 증폭기에 있어서, 상기 증폭회로 모듈칩은 CMOS 칩으로 구현되는 것을 특징으로 한다.
또, 본 발명은 초소형 CMOS 전력 증폭기에 있어서, 상기 출력 트랜스포머는, 제1차 권선의 패턴을 형성한 제2 레이어; 제1 입력단자 패턴과 제1차 권선연결 패턴을 형성하고, 상기 제1차 권선연결 패턴은 상기 제1차 권선 패턴과 비아홀을 통해 수직으로 연결되는 제1 레이어; 제2차 권선의 패턴을 형성한 제3 레이어; 및, 제2 입력단자 및 출력단자 패턴을 형성하고, 상기 제2 입력단자 패턴은 상기 제1 입력단자 패턴과 비아홀을 통해 수직으로 연결되고, 상기 출력단자 패턴은 상기 제2차 권선 패턴과 비아홀을 통해 수직으로 연결되는 제4 레이어를 포함하고, 상기 제1, 제2, 제3, 및 제4 레이어는 순서대로 수직하게 일렬로 배치되는 것을 특징으로 한다.
또, 본 발명은 초소형 CMOS 전력 증폭기에 있어서, 상기 증폭회로 모듈칩은 상기 제1 레이어 상에 포개어 위치하고, 상기 증폭회로 모듈칩의 외부 단자들이 상기 제1차 권선연결 패턴이나 제1 입력단자 패턴과 와이어로 연결되는 것을 특징으로 한다.
또, 본 발명은 초소형 CMOS 전력 증폭기에 있어서, 상기 제1차 및 제2차 권선 패턴의 양단부는 서로 반대 방향에 위치하는 것을 특징으로 한다.
또, 본 발명은 초소형 CMOS 전력 증폭기에 있어서, 상기 제3 레이어에는 상기 제2차 권선 패턴의 제1 단부를 연장하여 연장부가 형성되고, 상기 제2 레이어에는 상기 연장부와 대향하는 콘덴서 패턴을 형성하고, 상기 콘덴서 패턴과 상기 제2차 권선 패턴의 제2 단부는 비아홀을 통해 연결되는 것을 특징으로 한다.
상술한 바와 같이, 본 발명에 따른 초소형 CMOS 전력 증폭기에 의하면, 전력증폭기에서 종래 공간을 많이 차지하는 출력 트랜스포머를 다층구조의 기판으로 구성함으로써, 전력증폭기의 출력을 줄이지 않으면서 칩 사이즈를 50% 이내로 줄일 수 있는 효과가 얻어진다.
도 1은 종래의 온칩 또는 오프칩 트랜스포머 방식의 CMOS 전력 증폭기의 일례를 도시한 것이다.
도 2는 본 발명의 제1 실시예에 따른 초소형 CMOS 전력 증폭기의 회로도이다.
도 3은 본 발명의 제1 실시예에 따른 초소형 CMOS 전력 증폭기의 개략적인 구성도이다.
도 4는 본 발명의 제1 실시예에 따른 전력증폭 모듈의 회로도이다.
도 5는 본 발명의 제1 실시예에 따른 출력 트랜스포머의 회로도이다.
도 6은 본 발명의 제1 실시예에 따른 출력 트랜스포머의 각 레이어의 구성도이다.
도 7은 본 발명의 제1 실시예에 따른 출력 트랜스포머의 제1 레이어와 전력증폭 모듈을 결합하는 예시이다.
도 8은 본 발명의 제1 실시예에 따른 출력단의 콘덴서 구성의 측면도이다.
도 9는 본 발명의 제1 실시예에 따른 트랜스포머의 입력 및 출력에서 측정된 전압 및 전류를 나타낸 그래프이다.
도 10은 본 발명의 제1 실시예에 따른 트랜스포머의 주파수 특성을 표시한 것이다.
도 11은 본 발명의 제1 실시예에 따른 출력 트랜스포머의 입력 임피던스를 나타낸 것이다.
이하, 본 발명의 실시를 위한 구체적인 내용을 도면에 따라서 설명한다.
또한, 본 발명을 설명하는데 있어서 동일 부분은 동일 부호를 붙이고, 그 반복 설명은 생략한다.
먼저, 본 발명의 제1 실시예에 따른 초소형 CMOS 전력 증폭기의 회로 구성을 도 2를 참조하여 설명한다.
도 2에서 보는 바와 같이, 초소형 CMOS 전력 증폭기의 회로(1)는 입력 회로(10), 정합회로(20), 캐스코드 회로(30), 및 출력 트랜스포머 회로(40)로 구성된다. 또한, 각 부분 회로의 콘덴서 부분에는 콘덴서의 진동이나 발열 등을 해소하기 위한 고조파 조정(harmonic tuning) 회로(60)를 더 포함하여 구성된다.
입력 회로(10)는 신호를 입력하는 회로로서, 발룬 트랜스포머(input balun transformer)로 구성한다. 발룬 트랜스포머(input balun transformer)는 평형신호(balanced signal)를 불평형신호(unbalanced signal)로 변환하는 회로로서, 단일 입력 신호를 차동 신호를 만들어준다.
정합회로(20)는 복수의 콘덴서(C1, C2, C3, C4)와 인덕터(L2)로 구성되어, 전력 손실을 가장 적게 전송하기위해 입력단의 임피던스를 정합하기 위한 통상의 정합회로이다.
캐스코드 회로(30)는 항복전압(breakdown voltage)을 높이지 않고도 출력전압을 증가시키기 위하여, 차동 캐스코드(differential cascode) 회로로 구성한다. 이는 CMOS 회로로 공정하면 항복전압이 낮아 최대 출력이 제한되는 문제를 해결하고자 하는 회로이다. 차동 캐스코드(differential cascode) 구조는 싱글엔드일 때보다 차동일 때 전압 스윙의 증가와 항복전압을 증가시킬 수 있다. 또한, CMOS 공정에서 비아(via) 접지가 불가능하기 때문에 보통의 경우 와이어 본딩을 사용하여 접지한다. 그러나 차동 구조에서는 트랜지스터의 소스단에 가상의 AC 접지가 있기 때문에 와이어 본딩으로 인한 인덕터 효과를 줄일 수 있다. 그리고 대칭 구조이기 때문에 짝수 고조파가 없어서 싱글엔드일 때 보다 고조파 성분을 더 줄일 수 있다.
출력 트랜스포머 회로(40)는 출력(output)(50)과 전기적으로 분리하여 안정적으로 출력을 증폭하기 위한 회로로서, 캐스코드 회로(30) 단의 제1차 권선(41)과 출력(output)(50) 단의 제2차 권선(42)으로 구성된다.
또한, 바이어스 회로(70)는 캐스코드 회로(30)에서 사용되는 트랜지스터 회로의 바이어스 전압을 공급하는 회로로서, 외부로부터 바이어스 전압을 인가받는다.
한편, 고조파 조정 회로(60) 등의 인덕터(WL1, WL2, ..., WL9)들은 전력 증폭기(1)를 구성할 때 와이어 본딩(wire-bonding)으로 구현된다. 이하에서 보다 구체적으로 설명될 것이다.
다음으로, 본 발명의 제1 실시예에 따른 초소형 CMOS 전력 증폭기의 구성을 도 3을 참조하여 설명한다.
도 3에서 보는 바와 같이, 본 발명의 제1 실시예에 따른 초소형 CMOS 전력 증폭기(1)는 증폭회로 모듈칩(100)과 출력 트랜스포머(200)로 구성된다.
증폭회로 모듈칩(100)은 전력을 증폭하는 회로(이하 증폭회로)를 하나로 모듈화하여 기판 또는 칩으로 구성한다. 바람직하게는, 증폭회로 칩모듈(100)은 CMOS 회로로 구성하여 칩으로 제작된다.
도 4와 같이, 증폭회로 모듈칩(100)은 입력회로(10), 정합회로(20), 캐스코드 회로(30), 바이어스 회로(70)를 포함하여 전력 증폭을 위한 주요 회로들로 구성된다.
또한, 증폭회로 모듈칩(100)의 외부 단자는 입력 단자(110), 연결 단자(120), 바이어스전압 단자(130), 인덕터접지 단자(140)로 구성된다. 입력 단자(110)는 입력회로(10)에서 입력신호가 들어오게 하는 단자이고, 연결 단자(120)는 증폭된 신호가 나오는 단자로서, 출력 트랜스포머 회로(40)의 제1차 권선(41)에 연결하는 단자이다.
바이어스전압 단자(130)는 바이어스 회로(70)의 바이어스전압을 인가하는 단자이고, 인덕터접지 단자(130)는 와이어 본딩을 통해 접지하는 인덕터를 구성하기 위한 단자이다. 도 4와 같이, 인덕터 단자(130)는 WL3, WL4, WL5, WL6, WL7을 위한 단자들로 구성된다.
출력 트랜스포머(200)는 출력 트랜스포머 회로(40)를 LTCC(low temperature cofired ceramics) 등과 같은 다층구조의 기판 상에 구현되며, 각 레이어 간에는 비아홀을 통해 전기적으로 연결된다.
출력 트랜스포머(200)의 구성을 설명하기에 앞서, 출력 트랜스포머(200)가 구성하는 회로를 도 5를 참조하여 보다 구체적으로 설명한다. 도 5는 출력 트랜스포머(200)가 구성하는 회로로서, 도 2의 출력 트랜스포머 회로(40)를 확대한 회로이다.
도 5에서 보는 바와 같이, 출력 트랜스포머(200)는 제1차 권선부(260)와 제2차 권선부(270)로 구성된다. 제1차 권선부(260)의 회로는 제1 코일(261), 제1 코일(261)의 양단부에 연결된 2개의 신호단자(262), 및, 제1 코일(261) 중간에 연결된 전원단자(263)로 구성된다. 제2차 권선부(270)의 회로는 제2 코일(271), 제2 코일(271)의 양단부에 연결된 단자로서, 출력부 단자(272)와 접지부 단자(273)로 구성된다. 한편, 출력부 단자(272)와 접지부 단자(273) 사이에는 콘덴서(C10)가 구비된다.
이하에서, 출력 트랜스포머(200)의 다층 구조를 보다 구체적으로 설명한다.
다음으로, 본 발명의 제1 실시예에 따른 초소형 CMOS 전력 증폭기(1)의 출력 트랜스포머(200)의 다층 기판 구조를 도 6을 참조하여 설명한다. 도 6a, 도 6b, 도 6c, 및, 도 6d는 각각 출력 트랜스포머(200)의 제1 레이어(210), 제2 레이어(220), 제3 레이어(230), 및 제4 레이어(240)의 평면도이다.
도 6에서 보는 바와 같이, 출력 트랜스포머(200)는 제1 레이어(210), 제2 레이어(220), 제3 레이어(230), 및 제4 레이어(240)의 4개 레이어로 구성되고, 이들 순서대로 수직하게 일렬로 배치되어 구성된다. 즉, 제1 레이어(210)를 탑층으로 하여 그 밑으로 제2 레이어(220), 제3 레이어(230), 및 제4 레이어(240)의 순서대로 포개져 위치한다.
각 레이어(210,220,230,240)는 각각 유전체층(219,229,239,249)에 동박층이 적층되고 동박층의 일부가 식각되어 각 패턴이 형성된다. 이하에서, 제1 및 제2 레이어(210,220)와, 제3 및 제4 레이어(230,240)로 나누어, 각 레이어에 형성된 패턴을 설명한다.
먼저, 제1 및 제2 레이어(210,220)에 대하여 설명한다.
제1 및 제2 레이어(210,220)는 도 5에 도시된 출력 트랜스포머(200)의 제1차 권선부(260)의 회로를 형성한 층들이다.
제2 레이어(220)는 제1차 권선부(260)를 형성하는 제1 권선 패턴(221)이 형성된다. 제1 권선 패턴(221)은 기판의 중앙을 중심으로 루프형 도선이 직렬로 연결되는 도전 패턴으로 형성되되, 루프형 도선은 폐곡선으로 형성되지 않고 일부분이 단절되어 형성된다. 루프형 도선이 단절되는 부분은 곧 제1 권선 패턴(221)의 양 끝단 부분(또는 양단부)(222)이 된다.
제1 권선 패턴(221)의 양단부(222)에는 비아홀(222a)이 형성되고, 제1 권선 패턴(221)의 중간부(223)에도 비아홀(223a)이 형성된다. 상기 양단부 비아홀(222a)은 제1차 권선부의 신호단자(262)로 기능하고, 중간부 비아홀(223a)은 전원단자(263)로 기능한다.
또한, 제1 권선 패턴의 중간부(223) 부근에 콘덴서 패턴(225)이 형성되고, 콘덴서 패턴(225) 내에 비아홀(225a)이 형성된다. 콘덴서 패턴(225)은 제2차 권선부(270)에 연결된 콘덴서(C10)를 구현하기 위한 패턴이다. 콘덴서 패턴(225)의 기능은 제3 레이어 설명시 보다 구체적으로 설명한다.
한편, 제1 레이어(210)에는 제1차 권선부(210)의 단자들과 각각 연결하기 위한 패턴들과, 증폭기의 외부 단자들과 각각 연결하기 위한 패턴들이 형성된다. 그리고 그 외 영역에는 그라운드 패턴(218)이 형성된다.
제1차 권선부(210)의 단자들과 연결되는 패턴은 신호연결 패턴(212) 및 전원연결 패턴(213)으로 구성된다. 신호연결 패턴(212) 및 전원연결 패턴(213)에는 각각 비아홀(212a,213a)이 형성된다.
신호연결 패턴(212)은 제2 레이어(220)의 제1 권선 패턴의 양단부(222) 위치에 형성되고, 전원연결 패턴(213)은 제1 권선 패턴의 중간부(223) 위치에 형성된다. 따라서 신호연결 패턴의 비아홀(212a)은 제1 권선 패턴의 양단부 비아홀(222a)과 수직으로 연결되고, 전원연결 패턴의 비아홀(213a)은 제1 권선 패턴의 중간부 비아홀(223a)과 수직으로 연결되어 전기적으로 통한다.
따라서 신호연결 패턴(212)은 제1차 권선부(270)의 신호단자(262)로서 기능하고, 전원연결 패턴(213)은 전원단자(263)로서 기능한다.
다음으로, 증폭기의 외부 단자들과 연결되는 패턴은 제1 입력단자 패턴(215), 제1 바이어스단자 패턴(216), 제1 전원단자 패턴(217)으로 구성된다.
제1 입력단자 패턴(215)은 외부 신호를 입력받는 도전 패턴이고, 제1 바이어스단자 패턴(216)은 바이어스 회로에 인가되는 전원을 연결하기 위한 도전 패턴이고, 제1 전원단자 패턴(217)은 주전원을 인가받기 위한 도전 패턴이다. 제1 입력단자 패턴(215), 제1 바이어스단자 패턴(216), 제1 전원단자 패턴(217)은 제1 레이어(210)의 일측면에 형성되는 것이 바람직하다.
한편, 제1 레이어(210)에는 그라운드 패턴(218)이 각 패턴 외에 나머지 영역 전체에 형성되며, 그라운드 패턴(218) 내에 적어도 하나의 비아홀(218a)을 형성한다. 그라운드 패턴의 비아홀(218a)은 제4 레이어(240)의 그라운드 패턴(248)과 전기적으로 연결되어 접지로서 역할을 하기 위한 것이다.
또한, 제1 레이어(210)의 중앙 부근에 방열 패턴(214)을 형성하는 것이 바람직하다. 특히, 증폭회로 모듈칩(100)이 제1 레이어(210) 상에 포개어 얹어지는 위치에 방열 패턴(214)을 형성한다. 증폭회로 모듈칩(100)은 집적회로로서 발열이 많을 수 있으므로, 이를 방열하기 위한 패턴으로 형성된다.
한편, 제2 레이어(220)에는 그라운드 패턴의 비아홀(218a)이 제4 레이어(240)의 그라운드 패턴 비아홀(248a)과 관통하여 연결되기 위하여, 비아홀이 관통하는 비아 관통홀(22a)이 비아홀(218a,248a)과 동일한 위치에 형성된다.
도 7을 참조하여, 제1 레이어(210) 상에 증폭회로 모듈칩(100)이 포개져 위치되는 실시예를 설명한다.
도 7에서 보는 바와 같이, 증폭회로 모듈칩(100)에 형성된 외부단자들은 와이어를 통해 제1 레이어(210)의 패턴들과 전기적으로 연결된다.
구체적으로, 증폭회로 모듈칩(100)의 입력단자(110) WL1은 제1 입력단자 패턴(215)과 와이어를 통해 연결되고, 바이어스전압 단자(130) WL11은 제1 바이어스단자 패턴(216)과 연결된다. 또한, 증폭회로 모듈칩(100)의 연결 단자(120) WL9/WL10은 신호연결 패턴(212)과 연결되고, 결국, 비아홀(212a,222a)을 통해 제1 권선 패턴(221)과 연결된다.
증폭회로 모듈칩(10)의 인덕터접지 단자(140) WL3, WL4, WL5, WL6, WL7은 와이어를 통해 그라운드 패턴(218)에 본딩된다. 즉, 와이어 본딩을 통해 인덕터 접지 기능이 구현된다.
한편, 전원연결 패턴(213)은 주전원 패턴(217)과 와이어로 결속된다. 결국 주전원 패턴(217)은 비아홀(213a,223a)을 통해 제1 권선 패턴(221)의 중간부(223)과 연결된다.
다음으로, 제3 및 제4 레이어(230,240)에 대하여 설명한다.
제3 및 제4 레이어(230,240)는 도 5에 도시된 출력 트랜스포머(200)의 제2차 권선부(270)의 회로를 형성한 층들이다.
제3 레이어(230)는 제2차 권선부(270)를 형성하는 제2 권선 패턴(231)이 형성된다. 제2 권선 패턴(231)은 기판의 중앙을 중심으로 루프형 도선이 직렬로 연결되는 도전 패턴으로 형성되되, 루프형 도선은 폐곡선으로 형성되지 않고 일부분이 단절되어 형성된다. 루프형 도선이 단절되는 부분은 곧 제2 권선 패턴(231)의 양 끝단 부분(또는 양단부)(232,233)이 된다.
이때, 루프형 도선은 제1 권선 패턴(221)과 서로 대향이 되도록 형성되는 것이 바람직하다. 그러나 제2 권선 패턴(231)의 양단부(232,233)는 제1 권선 패턴의 양단부(222)의 위치와 반대 방향에 위치하는 것이 바람직하다. 제2 권선 패턴(231)의 양단부(232,233)에는 비아홀(232a,233a)이 형성된다.
이때, 양단부 중 하나는 제2차 권선부(270)의 출력부 단자(272)를, 다른 하나는 접지부 단자(273)를 구현한 것이다. 편의상 전자를 출력단부(232), 후자를 접지단부(233)이라고 부르기로 한다.
또한, 출력단부(232)이나 접지단부(233) 중 하나의 도선 패턴을 연장한다. 편의상 출력단부(232)에 연장하고 연장된 부분을 연장부(232b)라 부르기로 한다.
도 8에서 보는 바와 같이, 제2 레이어(220)의 콘덴서 패턴(225)의 비아홀(225a)은 접지단부(233)(즉, 연장부가 없는 끝단)의 비아홀(233a)과 수직으로 연결되도록 형성된다. 즉, 콘덴서 패턴(225)은 비아홀(225a,233a)을 통해 접지단부(233)와 연결된다.
또한, 콘덴서 패턴(225)은 연장부(232b)와 평행하게 겹치도록 형성된다. 따라서 출력단부(232)과 연결된 연장부(232b)는 접지단부(233)과 연결된 콘덴서 패턴(225)은 서로 대향하여 마주보게 되어 콘덴서(C10)로서 기능한다.
한편, 제4 레이어(210)에는 전력증폭기(1)의 외부와 연결하기 위한 패턴들을 형성하고, 그 외 영역에는 그라운드 패턴(248)이 형성된다.
전력증폭기(1)의 외부와 연결하기 위한 패턴들로서, 출력단자 패턴(242), 제2 입력단자 패턴(245), 제2 바이어스단자 패턴(246), 제2 전원단자 패턴(247)이 형성된다.
출력단자 패턴(242)은 제3 레이어(230)의 출력단부(232)와 동일한 위치에 형성되고, 비아홀(242a)이 형성되어 출력단부(232)와 수직으로 연결된다. 또한, 제2 입력단부 패턴(245), 제2 바이어스단자 패턴(246), 제2 전원단자 패턴(247)은 각각 제1 레이어(210)의 제1 입력단부 패턴(215), 제1 바이어스단자 패턴(216), 제1 전원단자 패턴(217)과 동일한 위치에 형성되어, 비아홀을 통해 수직으로 연결된다.
한편, 제4 레이어(240)에는 그라운드 패턴(248)이 각 패턴 외에 나머지 영역 전체에 형성되며, 그라운드 패턴(248) 내에 적어도 하나의 비아홀(248a)을 형성하여 제1 레이어(210)의 그라운드 패턴(218)과 전기적으로 연결된다.
다음으로, 본 발명의 제1 실시예에 따른 효과를 도 9 내지 도 11을 참조하여 보다 구체적으로 설명한다.
도 5 및 도 6에서 보는 바와 같이, 제1차 권선의 입력에 180도의 위상차이가 나는 전류와 전압이 인가 되어, 출력에서는 입력의 180도 차이가 나는 전압이 출력에서는 하나는 입력 전압이 180도 반전되어 출력 전압이 2배가 된다. 전류는 입력과 출력이 동일하여 이상적으로 2배(3dB)의 출력이 제2차 권선에 유도된다.
도 9와 같이 각각의 두 개의 입력(input) 트랜스포머의 인가된 전압이 출력에서는 2배의 전압으로 합해져서, 최종 출력단에서는 2배의 출력 전력이 가능해진다. 따라서 싱글(Single) CMOS 전력증폭기(PA)는 27dBm의 출력전력을 내면 되고, 다른 싱글 CMOS PA는 180도의 위상차이가 생기는 전압으로 출력 전력 27dBm을 낸다. 이것을 차동(Differential) 구조라 하는데, 트랜스포머를 이용하여 전력을 결합(Combine)하면 30dBm의 출력이 가능해진다.
본 발명의 제1 실시예에 따른 트랜스포머는 실제로는 0.3dB의 손실이 발생하는데, 종래기술에 의한 온칩(on chip) 방식의 1dB이상의 손실값에 비해 매우 탁월한 성능을 나타내고 있다. 도 11은 입력 임피던스(input impedance)가 50옴의 절반인 25옴을 나타내고 있다.
이상, 본 발명자에 의해서 이루어진 발명을 실시 예에 따라 구체적으로 설명하였지만, 본 발명은 실시 예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.
1 : 전력 증폭기
10 : 입력회로 20 : 정합회로
30 : 캐스코드 회로 40 : 출력트랜스포머 회로
41 : 제1차 권선 42 : 제2차 권선
50 : 출력 60 : 고조파 조정 회로
70 : 바이어스 회로 71 : 바이어스 전압
100 : 증폭회로 모듈칩 110 : 입력단자
120 : 연결단자 130 : 바이어스전압 단자
140 : 인덕터접지 단자
200 : 출력 트랜스포머 210 : 제1 레이어
219,229,239,249 : 유전체층 212 : 신호연결 패턴
213 : 전원연결 패턴 214 : 방열패턴
215 : 제1 입력단자 패턴 216 : 제1 바이어스단자 패턴
217 : 제1 전원단자 패턴 218, 248 : 그라운드 패턴
221 : 제1차 권선 패턴 222 : 양단부
223 : 중앙부 231 : 제2차 권선 패턴
232 : 출력단부 233 :접지단부
242 : 출력단자 패턴 245 : 제2 입력단자 패턴
246 : 제1 바이어스단자 패턴 247 : 제1 전원단자 패턴
218, 228 : 그라운드 패턴

Claims (7)

  1. 전력을 증폭하는 회로를 하나의 모듈화하여 구성한 증폭회로 모듈칩; 및,
    상기 증폭회로 모듈칩의 출력을 트랜스포머 회로를 통해 외부로 출력하는 출력 트랜스포머를 포함하고,
    상기 출력 트랜스포머는 다층구조의 기판 상에 구현되고, 상기 증폭회로 모듈칩과 상기 출력 트랜스포머는 적층으로 구성되고,
    상기 출력 트랜스포머는,
    제1차 권선의 패턴을 형성한 제2 레이어;
    제1 입력단자 패턴과 제1차 권선연결 패턴을 형성하고, 상기 제1차 권선연결 패턴은 상기 제1차 권선 패턴과 비아홀을 통해 수직으로 연결되는 제1 레이어;
    제2차 권선의 패턴을 형성한 제3 레이어; 및,
    제2 입력단자 및 출력단자 패턴을 형성하고, 상기 제2 입력단자 패턴은 상기 제1 입력단자 패턴과 비아홀을 통해 수직으로 연결되고, 상기 출력단자 패턴은 상기 제2차 권선 패턴과 비아홀을 통해 수직으로 연결되는 제4 레이어를 포함하고,
    상기 제1, 제2, 제3, 및 제4 레이어는 순서대로 수직하게 일렬로 배치되는 것을 특징으로 하는 초소형 CMOS 전력 증폭기.
  2. 제1항에 있어서,
    상기 출력 트랜스포머는 제1차 권선 및 제2차 권선을 서로 다른 레이어에 형성하고, 상기 제1차 및 제2차 권선이 서로 대향하여 포개지도록 레이어가 적층되는 것을 특징으로 하는 초소형 CMOS 전력 증폭기.
  3. 제1항에 있어서,
    상기 증폭회로 모듈칩은 CMOS 칩으로 구현되는 것을 특징으로 하는 초소형 CMOS 전력 증폭기.
  4. 삭제
  5. 제1항에 있어서,
    상기 증폭회로 모듈칩은 상기 제1 레이어 상에 포개어 위치하고, 상기 증폭회로 모듈칩의 외부 단자들이 상기 제1차 권선연결 패턴이나 제1 입력단자 패턴과 와이어로 연결되는 것을 특징으로 하는 초소형 CMOS 전력 증폭기.
  6. 제1항에 있어서,
    상기 제1차 및 제2차 권선 패턴의 양단부는 서로 반대 방향에 위치하는 것을 특징으로 하는 초소형 CMOS 전력 증폭기.
  7. 제1항에 있어서,
    상기 제3 레이어에는 상기 제2차 권선 패턴의 제1 단부를 연장하여 연장부가 형성되고, 상기 제2 레이어에는 상기 연장부와 대향하는 콘덴서 패턴을 형성하고, 상기 콘덴서 패턴과 상기 제2차 권선 패턴의 제2 단부는 비아홀을 통해 연결되는 것을 특징으로 하는 초소형 CMOS 전력 증폭기.

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