JP2007043451A - 高周波電力増幅用電子部品 - Google Patents

Abstract

【課題】 高周波電力増幅用電子部品における方向性結合器の性能を向上させる。
【解決手段】 例えば、２段構成からなる電力増幅回路の出力段であり、それぞれ同一素子サイズのトランジスタからなる２つのパワーアンプＰＡ２ａ，ＰＡ２ｂと、この２つのパワーアンプＰＡ２ａ，ＰＡ２ｂの各出力ノードに一端が接続され、他端が共通に接続された伝送線路ＭＳ１，ＭＳ２とを設ける。そして、伝送線路ＭＳ１とＭＳ２の間には、これらと近接および平行して伝送線路ＭＳ４を配置し、伝送線路ＭＳ４の一端を終端抵抗素子Ｒｔに接続し、他端を電力検出回路２２０に接続する。更に、例えば伝送線路ＭＳ２と伝送線路ＭＳ４の間に容量素子Ｃｅを設ける。これによって、伝送線路ＭＳ１，ＭＳ２を主線路、伝送線路ＭＳ４を副線路とする小型で高い方向性を備えた方向性結合器を実現できる。
【選択図】 図１

Description

本発明は、高周波電力増幅用電子部品に関し、特に携帯電話機等の高周波電力増幅回路およびその出力電力の検出に用いる方向性結合器を含んだ電子部品に適用して有効な技術に関するものである。

本発明者が検討したところによれば、高周波電力増幅回路およびその出力電力の検出に用いる方向性結合器の技術に関しては、以下のようなものが考えられる。

例えば、特許文献１には、高周波電力増幅用電子部品において、その方向性結合器の小型化を可能にする技術が示されている。この電子部品は、変調された高周波信号を増幅するＭＯＳトランジスタ等の電力増幅回路と、この電力増幅回路の出力ノードに設けられた出力整合回路を含んでいる。そして、この出力整合回路の一部（出力整合回路の線路内における電力増幅回路の出力ノードに近い一部）を主線路として、これと近接かつ平行に副線路が配置される。更に、この主線路と副線路の間には容量素子が接続され、副線路の一端（電力増幅回路の出力ノードと反対側）には抵抗素子が接続され、副線路の他端には出力電力検出回路が接続される。

このような構成において、前述した主線路、副線路、容量素子および抵抗素子によって方向性結合器が形成される。ここで、この副線路は、電力増幅回路の出力ノードに近い部分の主線路と結合することになるが、この主線路の特性インピーダンスが低いため、副線路の長さを短くすることが可能となる。すなわち、小型化が実現できる。

また、例えば、非特許文献１には、高周波電力増幅回路の構成として、３段あるいは２段で構成された電力増幅回路の最終段素子を、２つの同じ素子サイズの増幅素子を並べて構成し、それぞれに出力整合回路を設けて合成する構成が示されている。これによって、最終段素子を１つの増幅素子で構成する場合と比較して、高出力あるいは高線形出力を実現することが可能となる。
特開２００５−１８４６３１号公報 「１９９８年 アイ・イー・イー・イー インターナショナル・ソリッドステート・サーキッツ・コンファレンス、ダイジェスト・オブ・テクニカル・ペーパーズ（1998 IEEE International Solid-State Circuits Conference, Digest of Technical Papers）」、ｐ．５０−５２

ところで、前記のような高周波電力増幅回路および方向性結合器の技術について本発明者等が検討した結果、以下のようなことが明らかとなった。

例えば、携帯電話システムでは、他の携帯電話との混信を避けるため、基地局が携帯電話機に対し、交信に必要な最小限の発信パワーを出力させるためのパワーコントロール信号を発信する。携帯電話機は、このパワーコントロール信号を受信すると、例えばＡＰＣ（Ａｕｔｏｍａｔｉｃ Ｐｏｗｅｒ Ｃｏｎｔｒｏｌ）と呼ばれる回路が電力送信部のパワーアンプを制御し、所望の発信パワーを出力する。したがって、携帯電話機には、パワーアンプの発信パワーを検出するための手段が必要となる。そして、このような手段は、パワーアンプの発信パワーを取り出すための方向性結合器と、この方向性結合器の出力から発信パワーの大きさを検出する電力検出回路によって実現できる。

こうした中、例えば、特許文献１に述べられているような方向性結合器を図１５に示す。図１５は、本発明の前提として検討した方向性結合器の構成例を示す模式図である。図１５においては、電力増幅回路（パワーアンプ）に接続されインピーダンス整合回路となる伝送線路ＭＳ１１を主線路とし、それに沿って副線路としてもう１本の伝送線路ＭＳ１４が配置される。さらに、この主線路ＭＳ１１と副線路ＭＳ１４の間を容量素子Ｃｅで接続する。副線路ＭＳ１４の一端には、終端抵抗素子Ｒｔが接続され、他端には電力検出回路２２０が接続される。

このような構成では、並行する２本の伝送線路ＭＳ１１，ＭＳ１４間の鎖交磁束による磁界結合と、その間に配置する容量素子Ｃｅによる電界結合のバランスを取ることによって、十分な方向性が得られる。また整合回路の構成、規模をあまり変えずに整合回路に方向性結合器を付加することができる。方向性結合器は、一般的にカプラとも呼ばれ、様々の方式が存在するが、図１５のようにインピーダンス整合回路を利用することで小型化を可能にした方向性結合器を、以降、マイクロカプラと呼ぶ場合がある。なお、一般的なカプラは、通常、インピーダンス整合回路の先（５０Ωにインピーダンス変換された先）に取り付けられ、インピーダンス整合回路より先の伝送線路上に設けられたり、あるいは外付け部品として組み込まれる場合もある。いずれにしても、マイクロカプラに比べると大型になる。

図１６は、図１５の方向性結合器を含んだ高周波電力増幅用電子部品の構成例を示す回路図である。図１６に示す電子部品は、例えば、通信方式としてＣＤＭＡ（Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ）方式を用いる通信機器の高周波電力増幅用電子部品に適用されたＬＤ−ＭＯＳＦＥＴ（Ｌａｔｅｒａｌ Ｄｉｆｆｕｓｉｏｎ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を増幅素子とする２段構成のパワーアンプＰＡ１，ＰＡ２を含んでいる。その各段は、１個の増幅素子を含むドライバ段のパワーアンプ（以下、ドライバ段と略す）ＰＡ１と、１個の増幅素子を含む出力段のパワーアンプ（以下、出力段と略す）ＰＡ２からなる。ドライバ段ＰＡ１および出力段ＰＡ２の入力側および出力側には、それぞれ整合回路１０，１１，１２ａが設けられる。

ＬＤ−ＭＯＳＦＥＴ（以下、ＬＤＭＯＳと略す）のゲート幅（Ｗｇ）としては、例えば、ドライバ段ＰＡ１が４ｍｍ、出力段ＰＡ２が２４ｍｍである。ドライバ段ＰＡ１および出力段ＰＡ２の前後にそれぞれ設けられた各整合回路１０，１１，１２ａ内では、積層基板上の伝送線路ＭＳ１１，ＭＳ１３，ＭＳ１５とチップ部品の容量素子およびインダクタンス素子によって入出力整合が行なわれ、出力電力を効率よく引き出すように設計している。

ここで、整合回路１２ａ内には、図１５で述べたようなマイクロカプラが設けられている。すなわち、整合回路１２ａを構成する伝送線路ＭＳ１１には、これに沿ってもう１本の伝送線路ＭＳ１４が配置される。さらに、これらの伝送線路ＭＳ１１，ＭＳ１４の間がチップ部品の容量素子Ｃｅで配線される。この整合回路１２ａの伝送線路ＭＳ１１を主線路とし、それに沿ったもう１本の伝送線路ＭＳ１４を副線路として方向性結合器が構成される。

この方向性結合器の反射波の取り出し口は、終端抵抗素子Ｒｔにより終端し、同じく進行波の取り出し口は、電力検出回路２２０に接続して出力電力を検波する。例えば、整合回路１２ａの先に設けられるアンテナなどの負荷インピーダンスが変動し、反射波が増大しても、反射波の電力は電力検出回路２２０には入力されないため、進行波の電力のみを検出できる。一例として、Ｃｅｌｌ帯（８２４〜８４９ＭＨｚ）用に設計された図１６のような構成において、そのマイクロカプラを含む整合回路１２ａに対して行った電磁界シミュレーション結果を図１７に示す。この図に示すように、方向性結合器（マイクロカプラ）の性能を示す数値で、上記方向性結合器の副線路で検出される進行波（送信信号）と端子Ｐｏｕｔに接続される図示しないアンテナ（ＡＮＴ）からの反射波との電力の割合を示す方向性（Ｄｉｒｅｃｔｉｖｉｔｙ）の数値として１２ｄＢを得ることが可能となっている。

一方、非特許文献１に述べられているような高周波電力増幅回路は、例えば、次のようなものとなっている。図１８は、本発明の前提として検討した高周波電力増幅回路の構成例を示す回路図である。この増幅回路の構成は、ＤＤ−ＣＩＭＡ（Ｄｉｖｉｄｅｄ Ｄｅｖｉｃｅ ａｎｄ Ｃｏｌｌｅｃｔｉｖｅｌｙ Ｉｍｐｅｄａｎｃｅ ｍａｔｃｈｅｄ Ａｍｐｌｉｆｉｅｒ）と呼ばれる技術が用いられている。

図１８に示す増幅回路は、図１６同様にＣＤＭＡ方式を用いる通信機器の高周波電力増幅用電子部品に適用されたＬＤＭＯＳを用いた２段構成のパワーアンプを含んでいる。その各段の内、ドライバ段ＰＡ１には、１個のＬＤＭＯＳが使われているが、出力段ＰＡ２ａ，ＰＡ２ｂには、それぞれに１個ずつＬＤＭＯＳを含むことで、合計２個のＬＤＭＯＳが使用される。また、出力段ＰＡ２ａ，ＰＡ２ｂの先には、並列な伝送線路ＭＳ１，ＭＳ２を備えた整合回路１２ｂが設けられている。ＬＤＭＯＳのゲート幅（Ｗｇ）としては、例えば、ドライバ段ＰＡ１が４ｍｍ、出力段ＰＡ２ａ，ＰＡ２ｂが１つあたり１２ｍｍである。ドライバ段ＰＡ１および出力段ＰＡ２ａ，ＰＡ２ｂの前後にそれぞれ設けられた各整合回路１０，１１，１２ｂ内では、積層基板上の伝送線路ＭＳ１〜３，ＭＳ５とチップ部品の容量素子およびインダクタンス素子によって入出力整合が行なわれ、出力電力を効率よく引き出すように設計している。

また、バイアス制御回路２３０により、各段のパワーアンプＰＡ１，ＰＡ２ａ，ＰＡ２ｂに動作点制御用のバイアス電圧がかかるようになっており、この電圧を制御することで電力増幅率を制御している。このようなＤＤ−ＣＩＭＡ技術は、ゲート幅を大きくしていくと出力電力が飽和する特性の解決策として開発され、高出力あるいは高線形出力を実現する技術である。この回路技術によって、１つの素子が出し得る出力電力のおよそ２倍の出力電力が得られ、最大線形出力もおよそ２倍となる。

ところで、通常、線形増幅器においては、波形が歪むことを避けるため最大線形出力近くで正確に出力電力を測定しなければならない。したがって、たとえ負荷インピーダンスが変動し、大きな反射波が増幅器に入ってきたとしても、それを除去するだけの十分な方向性をもった方向性結合器が求められる。

本発明者等は、最終出力段に２つの増幅素子を含む電力増幅回路と前記２つの増幅素子の出力にそれぞれ接続される２つのインピーダンス整合回路を備えた構成、例えば上記ＤＤ−ＣＩＭＡ技術を用いて構成された高周波電力増幅回路に対し、上記の様な要求を満たすことが出来る方向性結合器の検討を行い、最適な形態を見出すに至った。

本発明の目的は、最終出力段に２つの増幅素子を含む電力増幅回路と、前記２つの増幅素子の出力にそれぞれ接続される２つのインピーダンス整合回路を備えた構成の高周波電力増幅用電子部品における方向性結合器の性能を向上させることにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明による高周波電力増幅用電子部品は、最終出力段に２つの増幅素子を含む電力増幅回路と、２つの増幅素子の出力にそれぞれ接続される２つのインピーダンス整合回路を備えた構成において、この２つのインピーダンス整合回路を主線路として、２つの主線路の間に、これらと近接および平行して副線路が配置されるものとなっている。そして、この副線路の一端は終端抵抗に接続され、他端は電力検出回路に接続される。

すなわち、前述したＤＤ−ＣＩＭＡ技術を用いた増幅器が備える並列する２本の伝送線路を主線路として、この間の位置に副線路を配置することで方向性結合器が形成されるものとなっている。このような構成を用いると、副線路が２本の主線路から磁界結合を受けるため、方向性結合器の方向性を向上させることが可能となる。また、２本の主線路は、低インピーダンスであるため、副線路の長さが例えば１ｍｍ程度（伝送される信号波長の数１０分の１以下の長さ）でよく、方向性結合器の小型化が可能となる。

なお、実際には、十分な方向性を得るために、このような磁界結合に加えて電界結合が必要となる。この電界結合は、主線路と副線路の間を容量素子で接続することで得ることができる。この容量素子は、例えば、２本の主線路のいずれか一方と副線路を接続するように配置すればよく、また、２本の主線路の両方と副線路をそれぞれ接続するように配置してもよい。前者を用いると、後者に比べて容量素子の実装面積を削減できる。一方、後者を用いると、前者に比べて２本の主線路の対称性がよくなる。

また、電力増幅回路と電力検出回路が同一の半導体チップに形成されている場合、この容量素子を、半導体チップ上のＭＩＭ容量素子で実現してもよい。すなわち、例えば、ＭＩＭ容量素子の一端を２つの増幅素子の一方の出力端子に接続し、他端を電力検出回路に接続すればよい。このような構成を用いると、更に小型化を図ることが可能となる。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、高周波電力増幅用電子部品において、方向性結合器の方向性を向上させることが可能となる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

図１は、本発明の一実施の形態による高周波電力増幅用電子部品において、その構成の一例を示す回路図である。図１に示す電子部品は、ＣＤＭＡ方式を用いる通信機器の高周波電力増幅用電子部品に適用されたＬＤＭＯＳを用いた２段構成の電力増幅回路（パワーアンプ）を含んでいる。その内、ドライバ段のパワーアンプ（以下、ドライバ段と略す場合有り）ＰＡ１は、入力端子Ｐｉｎから整合回路１０を介して高周波電力が入力され、その電力を増幅して出力段のパワーアンプ（以下、出力段と略す場合有り）ＰＡ２ａ，ＰＡ２ｂに出力する。整合回路１０では、容量素子Ｃ２，Ｃ３やインダクタンス素子Ｌ１、および直流カット用の容量素子Ｃ１などによってインピーダンス整合が行われる。

ドライバ段ＰＡ１の出力ノードには、その出力バイアスとして電源電圧Ｖｄｄ１が供給され、ＰＡ１の出力ノードと電源電圧Ｖｄｄ１と出力段ＰＡ２ａ，ＰＡ２ｂの入力ノードとの間には、整合回路１１が設けられる。整合回路１１では、インピーダンス整合回路となる伝送線路ＭＳ５やデカップリングコンデンサと呼ばれる容量素子Ｃ５や直流カット用の容量素子Ｃ４などによってインピーダンス整合が行われる。

なお、図示はしないが、ドライバ段のパワーアンプＰＡ１は、例えば１個のＬＤＭＯＳによって構成され、出力段のパワーアンプＰＡ２ａ，ＰＡ２ｂは、例えば同一素子サイズのＬＤＭＯＳによってそれぞれ構成される。すなわち、出力段ＰＡ２ａ，ＰＡ２ｂは、同一素子サイズのＬＤＭＯＳを２つ並列に配置したような構成となる。ドライバ段ＰＡ１のＬＤＭＯＳのゲート幅（Ｗｇ）は、例えば４ｍｍであり、出力段ＰＡ２ａ，ＰＡ２ｂのＬＤＭＯＳのゲート幅（Ｗｇ）は、例えば、１個あたり１２ｍｍである。また、バイアス制御回路２３０は、各段のパワーアンプＰＡ１，ＰＡ２ａ，ＰＡ２ｂに対して動作点制御用のバイアス電圧（各ＬＤＭＯＳのゲートバイアス）を印加し、この電圧に大きさによって電力増幅率を制御する。

出力段のパワーアンプＰＡ２ａ，ＰＡ２ｂは、ドライバ段ＰＡ１からの出力電力を更に増幅して整合回路１２に出力する。整合回路１２は、伝送線路ＭＳ１〜４、容量素子Ｃ６〜Ｃ１１、およびインダクタンス素子Ｌ２などを含み、方向性結合器が組み込まれた構成となっている。伝送線路ＭＳ１，ＭＳ２は、それぞれパワーアンプＰＡ２ａ，ＰＡ２ｂに接続され、それぞれの出力電力を伝送すると共にインピーダンス整合回路として機能する。また、伝送線路ＭＳ１，ＭＳ２は、それぞれ平行して配置され、２つの出力電力を合成するためパワーアンプＰＡ２ａ，ＰＡ２ｂと異なる側の一端が共通に接続されている。このような構成は、前述したように、増幅回路の出力段として素子を２つ並列に配して並列に整合を行うＤＤ−ＣＩＭＡの構成となっている。この構成によって合成された出力電力は、更に、インピーダンス整合回路となる伝送線路ＭＳ３に入力され、直流カット用の容量素子Ｃ１１を介して出力端子Ｐｏｕｔに出力される。

また、伝送線路ＭＳ１，ＭＳ２と伝送線路ＭＳ３の間のノードには、パワーアンプＰＡ２ａ，ＰＡ２ｂの出力バイアスとなる電源電圧Ｖｄｄ２が供給される。電源電圧Ｖｄｄ２は、チョークコイルと呼ばれるインダクタンス素子Ｌ２やデカップリングコンデンサと呼ばれる容量素子Ｃ９などを備える。各伝送線路ＭＳ１〜３には、インピーダンス整合のための容量素子Ｃ６〜Ｃ８，Ｃ１０が取り付けられている。伝送線路ＭＳ１，ＭＳ２の特性インピーダンスは、パワーアンプＰＡ２ａ，ＰＡ２ｂの出力インピーダンスにもよるが、例えば、１０Ω以下であり、伝送線路ＭＳ３の特性インピーダンスは、例えば、５０Ωより小さい数１０Ω程度の値である。

このような構成において、本発明の特徴は、出力段ＰＡ２ａ，ＰＡ２ｂのそれぞれの出力に接続された伝送線路ＭＳ１，ＭＳ２を主線路として、この平行する２つの主線路の間の位置で、２つの主線路と近接および平行するように伝送線路ＭＳ４が設けられることにある。この伝送線路ＭＳ４は、副線路となり、この副線路ＭＳ４と２つの主線路ＭＳ１，ＭＳ２によって方向性結合器が形成される。なお、副線路ＭＳ４における出力段ＰＡ２ａ，ＰＡ２ｂ側と異なる一端は抵抗素子Ｒｔで終端され、出力段ＰＡ２ａ，ＰＡ２ｂ側の一端は電力検出回路２２０に接続される。更に、ここでは副線路ＭＳ４と主線路ＭＳ２の間に容量素子Ｃｅが設けられているが、この容量素子Ｃｅの配置等は後述するように種々変更可能である。

図２は、本発明の一実施の形態による高周波電力増幅用電子部品を構成する素子の配置の一例を示す平面図である。図２に示す電子部品は、例えば、ＰＣＳ帯（１．８５ＧＨｚ〜１．９１ＧＨｚ）およびＣｅｌｌ帯（８２４〜８４９ＭＨｚ）の２つの帯域に対応したパワーアンプモジュールとなっており、各帯域毎に図１と同様の回路構成が組み込まれている。このような電子部品は、例えば、低温焼成基板を用いて作られ、各層間がビアを用いて電気的に接続された積層基板によって構成される。ここでは、その表層の構成を示している。

図２では、積層基板上にダイボンディングされた半導体チップの中に、ドライバ段および出力段のパワーアンプＰＡ１，ＰＡ２ａ，ＰＡ２ｂと、電力検出回路（Ｐｏｗｅｒ Ｄｅｔｅｃｔｏｒ）２２０と、バイアス制御回路（Ｂｉａｓ Ｃｏｎｔｒｏｌｌｅｒ）２３０と、ドライバ段の手前の整合回路１０またはその一部が組み込まれている。この半導体チップ内に組み込まれた整合回路１０は、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）容量およびスパイラルインダクタなどによって実現される。ドライバ段のパワーアンプＰＡ１の出力は、整合回路１１内の直流カット用の容量素子Ｃ４などを介して出力段のパワーアンプＰＡ２ａ，ＰＡ２ｂに入力される。

パワーアンプＰＡ２ａ，ＰＡ２ｂの出力は、それぞれ、複数本（ここでは３本）のボンディングワイヤを介して整合回路１２内の伝送線路ＭＳ１，ＭＳ２に接続される。伝送線路ＭＳ１と伝送線路ＭＳ２は、その一部の箇所で平行に配置され、この箇所において、ＭＳ１とＭＳ２の間に、これらと近接および平行するように伝送線路ＭＳ４が配置される。これによって、方向性結合器が形成される。伝送線路ＭＳ４と伝送線路ＭＳ２は、容量素子Ｃｅで接続される。伝送線路ＭＳ４における反射波の取り出し口となる一端は、終端抵抗素子Ｒｔによって終端され、進行波の取り出し口となる他端は、内層導体を介して半導体チップ内の電力検出回路２２０に接続される。

なお、図１において伝送線路ＭＳ１とＭＳ２を合成する伝送線路ＭＳ３は、図２においては、内層導体によって形成される。これによって、同一導体層内で伝送線路ＭＳ４と終端抵抗素子Ｒｔとを接続する配線スペースを容易に確保できる。また、ここでは、図１における伝送線路ＭＳ５も内層導体によって形成されている。

伝送線路ＭＳ１，ＭＳ２，ＭＳ４は、例えば、銀などの導体ペーストを用いて作られた導体層でのパターンにより実現される。これらの３つの伝送線路ＭＳ１，ＭＳ２，ＭＳ４の下側には、誘電体層を挟んで共通のグラウンド面となる導体層のパターンが配置されている。主線路となる伝送線路ＭＳ１，ＭＳ２の幅は、例えば、０．１５ｍｍから０．２５ｍｍである。一方、副線路となる伝送線路ＭＳ４の幅は、例えば、０．１０ｍｍから０．１５ｍｍである。また、伝送線路ＭＳ１，ＭＳ２のそれぞれと伝送線路ＭＳ４との間隔は、例えば０．１０ｍｍ程度である。更に、副線路ＭＳ４の長さ（主線路ＭＳ１，ＭＳ２と近接および平行に配置されている箇所の長さ）は、１．０ｍｍ程度となっている。

以上のように、図１および図２に示すような電子部品では、出力段に２個のパワーアンプを用いるＤＤ−ＣＩＭＡ技術を用いているため、出力段を１個のパワーアンプで構成する場合と比較して、より大きな最大線形出力電力が得られる。そして、２個のパワーアンプのそれぞれに対して整合を行う２本の伝送線路（主線路）の間に副線路が配置されているため、２本の主線路のそれぞれの周囲に発生した磁界が副線路３３０で鎖交することになる。ＤＤ−ＣＩＭＡ技術においては、並列する主線路における電流の位相は一致しているため、この電流により発生した磁界は、副線路においても同位相となる。そのため、副線路では鎖交磁束が強め合い、十分な磁界結合が得られる。また、容量素子を介して１本の主線路と副線路の間に電界結合が生じる。これらの２種の結合がバランスすることにより、副線路にて主線路の進行波と反射波を分けて取り出せる。

このようなことから、例えば、アンテナなどによって負荷インピーダンスが変動し、反射波が増大しても、電力検出回路には、反射波の電力が入力されず、進行波の電力のみが入力されるため、出力電力のみを正確に検出できる。そして、出力電力を正確に検出できる結果、最大線形出力以上の電力を出力してしまうことが避けられるため、波形を歪ませることがなくなる。更に、このような方向性結合器は、図２に示したように通信波長の数１０分の１以下となる１．０ｍｍ程度の線路長で実現できるため、電子部品の小型化も可能となる。

ところで、図１、図２に示したような方向性結合器の構成を見出すにあたり、本発明者等は、その他の各種構成に対して検討を行った。この検討結果について以下に説明する。

まず、ＤＤ−ＣＩＭＡ技術を用いた増幅回路の出力電力を検出する場合、インピーダンス整合回路を経た先から出力電力を検出する一般的なカプラでは電子部品の小型化が困難となる。そこで、インピーダンス整合回路内にカプラを組み込むマイクロカプラ技術の適用を検討した。この場合、マイクロカプラの配置として、例えば図３〜図５の３種類が考えられる。図３および図４は、本発明にあたって検討した方向性結合器の配置例を示す模式図である。一方、図５は、本発明の一実施の形態による高周波電力増幅用電子部品において、その方向性結合器の配置例を示す模式図であり、図１と等価な配置構成を示すものである。なお、図３〜図５の構成は、いずれもＣｅｌｌ帯（８２４〜８４９ＭＨｚ）において最適となるように設計されているものとする。

図３においては、図１の出力段ＰＡ２ａ，ＰＡ２ｂのような構成を備えたパワーアンプ部２１０と、このパワーアンプ部２１０内のそれぞれのパワーアンプに接続される伝送線路（インピーダンス整合回路）ＭＳ１，ＭＳ２と、２本の伝送線路ＭＳ１，ＭＳ２の電力を合成する伝送線路（インピーダンス整合回路）ＭＳ３が示されている。なお、ここでは、パワーアンプと伝送線路ＭＳ１，ＭＳ２の接続に、それぞれ、複数本（例えば各３本ずつ）のボンディングワイヤ７０を用いている例を示している。

そして、このようなＤＤ−ＣＩＭＡの構成に対して、伝送線路ＭＳ３を主線路として、これと近接かつ平行に副線路となる伝送線路ＭＳ４を設けている。伝送線路ＭＳ４の一端には、終端抵抗Ｒｔが接続され、他端には、ボンディングワイヤ７１を介して電力検出回路２２０が接続される。また、主線路ＭＳ３と副線路ＭＳ４の間は、容量素子Ｃｅによって接続されている。

図８は、図３の構成に対して電磁界シミュレーションを行った結果を示すグラフである。図８では、周波数を横軸として、縦軸に挿入損失（Ｌｏｓｓ）、結合度（Ｃｏｕｐｌｉｎｇ）およびアイソレーション（Ｉｓｏｌａｔｉｏｎ）の値をプロットしている。挿入損失とは、方向性結合器の主線路における入力電力と出力電力の比率であり、結合度とは、方向性結合器の主線路における入力電力と副線路における電力検出回路側から得た電力の比率であり、アイソレーションとは、方向性結合器の主線路における入力電力と副線路の終端抵抗側から得た電力の比率である。方向性（Ｄｉｒｅｃｔｉｖｉｔｙ）は、方向性結合器の副線路で検出される主線路上の進行波（送信信号）と端子Ｐｏｕｔに接続される図示しないアンテナ（ＡＮＴ）からの反射波との電力の割合であり結合度とアイソレーションの差分によって表され、この値が大きい程方向性が備わっており高性能となる。

図８から判るように、図３の構成は、挿入損失において最適に設計されたＣｅｌｌ帯（８２４〜８４９ＭＨｚ）の周波数において、６ｄＢの方向性を備えている。この値は、図１７で前述した従来技術のマイクロカプラを用いた場合の１２ｄＢと比較して劣っている。この要因は、電力が合成されて１本の伝送線路ＭＳ３になったところでは、整合のためのインピーダンス変換により、主線路となる伝送線路ＭＳ３のインピーダンスが高くなっており、その電流密度が不足するためと考えられる。電流密度が不足した結果、主線路ＭＳ３の周囲の磁界強度が不足する。そのため副線路ＭＳ４で十分な鎖交磁束が得られず、結果として、この構成の方向性結合器では十分な方向性と十分な結合度が得られない。

図４においては、図３と同様のＤＤ−ＣＩＭＡの構成に対して、伝送線路ＭＳ２を主線路として、これと近接かつ平行に副線路となる伝送線路ＭＳ４を設けている。伝送線路ＭＳ４の一端には、終端抵抗Ｒｔが接続され、他端には、ボンディングワイヤ７１を介して電力検出回路２２０が接続される。また、主線路ＭＳ２と副線路ＭＳ４の間は、容量素子Ｃｅによって接続されている。

図９は、図４の構成に対して電磁界シミュレーションを行った結果を示すグラフである。この図から判るように、図４の構成は、挿入損失において最適に設計されたＣｅｌｌ帯（８２４〜８４９ＭＨｚ）の周波数において、１０ｄＢの方向性を備えている。この値は、図１７で前述した従来技術のマイクロカプラを用いた場合の１２ｄＢと比較して若干劣っている。

図４の構成では、ＤＤ−ＣＩＭＡ技術によりパワーアンプの出力電力が２つの伝送線路ＭＳ１，ＭＳ２に分割されているため、主線路となる伝送線路ＭＳ２を伝播する電力が、ＤＤ−ＣＩＭＡ技術を用いない場合と比較して半分になっている。伝播する電力が半減した結果、主線路ＭＳ２の電流密度は半減している。電流密度が半減した結果、主線路ＭＳ２の周囲の磁界強度が不足する。そのため副線路ＭＳ４で十分な鎖交磁束が得られず、結果として、この構成の方向性結合器では十分な方向性と十分な結合度が得られないと考えられる。

図５においては、図３と同様のＤＤ−ＣＩＭＡの構成に対して、伝送線路ＭＳ１，ＭＳ２を主線路として、この間の位置で、ＭＳ１およびＭＳ２と近接かつ平行に副線路となる伝送線路ＭＳ４を設けている。伝送線路ＭＳ４の一端には、終端抵抗素子Ｒｔが接続され、他端には、ボンディングワイヤ７１を介して電力検出回路２２０が接続される。また、主線路ＭＳ２と副線路ＭＳ４の間は、容量素子Ｃｅによって接続されている。

図１０は、図５の構成に対して電磁界シミュレーションを行った結果を示すグラフである。この図から判るように、図５の構成は、挿入損失において最適に設計されたＣｅｌｌ帯（８２４〜８４９ＭＨｚ）の周波数において、２０ｄＢの方向性を備えている。この値は、図１７で前述した従来技術のマイクロカプラを用いた場合の１２ｄＢを大きく上回っている。

図５の構成では、主線路として並列に配置された伝送線路（インピーダンス整合回路）ＭＳ１，ＭＳ２の間に、副線路ＭＳ４が配置されているため、２本の主線路ＭＳ１，ＭＳ２の周囲に発生した磁界が、それぞれ副線路ＭＳ４で鎖交する。ＤＤ−ＣＩＭＡ技術において、並列した伝送線路ＭＳ１，ＭＳ２では電流の位相は一致しているため、この電流により発生した磁界は、副線路ＭＳ４において同位相である。そのため副線路３３０では鎖交磁束が強め合い、更に容量素子Ｃｅによる電界結合がバランスして、結果として、この構成の方向性結合器のみにおいて十分な方向性と十分な結合度が得られる。なお、今回の検討によると、この場合の容量素子Ｃｅとして適した値は、０．４ｐＦ〜１．０ｐＦ程度である。

ここで、図５における方向性結合器と図１５におけるマイクロカプラとで、各周波数毎にその方向性を値を比較した結果を図１２に示す。この図に示すように、基本波Ｆｏにおいて、本発明による方向性結合器が２０ｄＢ程度であるのに対して、従来技術となる図１５のマイクロカプラは１２ｄＢ程度となっている。

これは、図５の方向性結合器では、従来技術のマイクロカプラと比較しても、副線路においてより多くの磁束が鎖交するため、より高い方向性と結合度が得られるものと考えられる。なお、２倍波（２Ｆｏ）においては、同等の方向性となるが、２次高調波の出力電力は、整合回路において基本波と比較して−４０ｄＢｃ程度に低減されるので、検出される電力にはほとんど寄与しない。したがって、方向性結合器の性能として２倍波での方向性は特に問題にはならない。このように、図５に示したようなＤＤ−ＣＩＭＡ技術を利用した方向性結合器を用いることで、従来技術のマイクロカプラと比較して、方向性の向上が実現可能となる。また、マイクロカプラと同様の小型化を図ることが可能となる。

図６は、本発明の一実施の形態による高周波電力増幅用電子部品において、図５の方向性結合器を変形した構成の一例を示す模式図である。図６に示す構成は、図５に示した構成と比較して主線路ＭＳ１，ＭＳ２と副線路ＭＳ４を接続する容量素子の構成が異なっている。すなわち、図６の構成では、主線路ＭＳ１と副線路ＭＳ４の間に容量素子Ｃｅ１が設けられ、主線路ＭＳ２と副線路ＭＳ４の間に容量素子Ｃｅ２が設けられている。その他の構成は、図５と同様である。

図１１は、図６の構成に対して電磁界シミュレーションを行った結果を示すグラフである。この図から判るように、図６の構成は、挿入損失において最適に設計されたＣｅｌｌ帯（８２４〜８４９ＭＨｚ）の周波数において、２０ｄＢの方向性を備えており、図５の構成と同等の方向性が得られる。この構成を用いると、図５の構成と比較してチップ部品の容量素子が１個増えるためサイズが大きくなるが、並列する出力整合の両方にチップ部品の容量素子Ｃｅ１，Ｃｅ２を接続するので、並列するインピーダンス整合回路ＭＳ１，ＭＳ２の対称性が良くなる。

図７は、本発明の一実施の形態による高周波電力増幅用電子部品において、図５の方向性結合器を更に変形した構成の一例を示す模式図である。図７に示す構成は、図５に示した構成と比較して主線路ＭＳ１，ＭＳ２と副線路ＭＳ４を接続する容量素子の構成が異なっている。すなわち、図７の構成では、半導体チップ上にて、例えば、出力段のパワーアンプＰＡ２ｂの出力端子（ＬＤＭＯＳであるならばドレイン端子）と副線路ＭＳ４の電力検出回路２２０への取り込み口とをＭＩＭ容量素子Ｃｅｍにて接続する。その他の構成は、図５と同様である。

このような構成を用いることでも、図５の構成と同等の方向性が実現可能となる。また、図７の構成では、図５におけるチップ部品の容量素子Ｃｅが削減できるため、更に小型化を図ることが可能となる。

図１３は、本発明の一実施の形態による高周波電力増幅用電子部品を用いた無線通信システムの構成例を示すブロック図である。ここでは、例えば、ＧＳＭ（Ｇｌｏｂａｌ Ｓｙｓｔｅｍ ｆｏｒ Ｍｏｂｉｌｅ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ）と、ＤＣＳ（Ｄｉｇｉｔａｌ Ｃｅｌｌｕｌａｒ Ｓｙｓｔｅｍ）またはＰＣＳ（Ｐｅｒｓｏｎａｌ Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｓｅｒｖｉｃｅｓ）のような２つの通信方式を備えた携帯電話機の構成例を示している。図１３に示すシステムは、例えば、ベースバンドモジュール１００と、パワーアンプモジュール２００と、フロントエンドモジュール３００などから構成される。これらのモジュールは、特に制限はされないが、例えば、それぞれに対応した３つのＩＣデバイスで実現する場合や、パワーアンプモジュール２００とフロントエンドモジュール３００を一つのＩＣデバイスに統合することで、２つのＩＣデバイスで構成する場合などがある。

ベースバンドモジュール１００は、ベースバンド回路１１０と、その送信信号から高調波成分を除去するバンドパスフィルタＢＰＦ１，ＢＰＦ２と、ベースバンド回路１１０への受信信号を増幅するロウノイズアンプＬＮＡ１，ＬＮＡ２と、その出力から不要波を除去するバンドパスフィルタＢＰＦ３，ＢＰＦ４などから構成される。ベースバンド回路１１０は、ＧＳＭやＤＣＳのシステムにおけるＧＭＳＫ変復調やＥＤＧＥモードのＰＳＫ変復調を行う機能や、送信データ（ベースバンド信号）に基づいてＩ，Ｑ信号を生成したり受信信号から抽出されたＩ，Ｑ信号を処理する機能などを備えている。

その送信系回路には、例えば、ＧＳＭとＤＣＳの送信信号をそれぞれ増幅する可変利得アンプＧＣＡ１，ＧＣＡ２と、これらの出力をそれぞれ発振器ＶＣＯ１，ＶＣＯ２で発生した発振信号によってアップコンバートするミキサＴｘ−ＭＩＸ１，Ｔｘ−ＭＩＸ２が含まれる。また、受信系回路には、例えば、ＧＳＭとＤＣＳの受信信号を、それぞれ発振器ＶＣＯ１，ＶＣＯ２で発生した発振信号によってダウンコンバートするミキサＲｘ‐ＭＩＸ１，Ｒｘ−ＭＩＸ２が含まれる。なお、可変利得アンプＧＣＡ１，ＧＣＡ２の利得は、利得制御回路１１１によって制御される。

パワーアンプモジュール２００は、前述した本実施の形態の電子部品に該当する。ここでは、ＧＳＭ用の増幅回路（パワーアンプ部）２１０ａとＤＣＳ用の増幅回路２１０ｂが設けられており、それぞれの増幅回路が前述したようなＤＤ−ＣＩＭＡの構造を備えている。増幅回路２１０ａ，２１０ｂの出力電力は、バイアス制御回路２３０によって制御され、それぞれの出力電力は、整合回路に対して設けられた方向性結合器２４２ａ，２４２ｂによって取り出され、電力検出回路２２０によって検出される。

ここで、バイアス制御回路２３０に対しては、ベースバンドモジュール１００より、ＧＳＭかＤＣＳかを示すモード選択信号ＶＢＡＮＤと、定電流Ｉｃｏｎｔが供給される。バイアス制御回路２３０は、ＶＢＡＮＤとＩｃｏｎｔに基づいて、モードに応じたバイアス電流を生成し、このバイアス電流をパワーアンプ部２１０ａか２１０ｂのいずれかに供給する。また、電力検出回路２２０は、その検出電圧ＶＤＥＴをベースバンドモジュール１００内の利得制御回路１１１に出力する。利得制御回路１１１は、検出電圧ＶＤＥＴと内部の出力レベル指示信号Ｖｒａｍｐとを比較して、可変利得アンプＧＣＡ１，ＧＣＡ２に対するパワー制御信号ＰＣＳを生成してそれらのゲインを制御する。そして、この制御によって、パワーアンプ部２１０ａ，２１０ｂに入力する高周波信号の振幅が制御され、これに伴いパワーアンプ部２１０ａ，２１０ｂの出力電力も制御される。

フロントエンドモジュール３００は、パワーアンプ部２１０ａ，２１０ｂの送信出力から高調波などのノイズを除去するロウパスフィルタＬＰＦ１，ＬＰＦ２と、ＧＳＭの信号とＤＣＳの信号を合成したり分離したりする分波器ＤＰＸ１，ＤＰＸ２と、送受信の切替えスイッチＴ／Ｒ−ＳＷなどを含んでいる。そして、切替えスイッチＴ／Ｒ−ＳＷには、アンテナＡＮＴが接続される。

図１４は、本発明の一実施の形態による高周波電力増幅用電子部品を用いた無線通信システムの他の構成例を示すブロック図である。図１３で述べたシステムが利得制御回路１１１によって出力電力の制御を行っていたのに対し、図１４のシステムは、パワーアンプモジュール２００内にＡＰＣ回路２５０を備えることで出力電力の制御を行う構成となっている。その他の構成は、図１３と同様であるため説明は省略する。

図１４のシステムでは、ＡＰＣ回路２５０に対して、電力検出回路２２０からの検出電圧ＶＤＥＴと、ベースバンドモジュール１００からの出力レベル指示信号Ｖｒａｍｐが入力される。ＡＰＣ回路２５０は、この２つの入力を比較して、バイアス制御回路２３０に対して出力制御信号Ｖａｐｃを出力する。バイアス制御回路２３０は、出力制御信号Ｖａｐｃに応じてパワーアンプ部２１０ａ，２１０ｂのゲインを制御し、これに応じてパワーアンプ部２１０ａ，２１０ｂの出力電力が変化するように制御される。

以上のような無線通信システムでは、２つの通信方式に対応しているため、各モジュールのサイズが大きくなってしまう。パワーアンプモジュール２００においては、２系統のパワーアンプ部２１０ａ，２１０ｂに伴う出力系が必要となるため、高性能に加えて小型化が求められる。こうした中、前述したような方向性結合器は、小型で高い方向性を実現可能なため、有益なものとなる。

なお、図１３および図１４のシステムにおいては、可変利得アンプＧＣＡ１，ＧＣＡ２の後段にミキサＴｘ‐ＭＩＸ１，Ｔｘ−ＭＩＸ２が設けられているが、可変利得アンプＧＣＡ１，ＧＣＡ２の前段にミキサＴｘ‐ＭＩＸ１，Ｔｘ−ＭＩＸ２を設けても良い。また、図１３および図１４には示されていないが、前記モジュール以外に、ベースバンドモジュール１００に対する制御信号やパワー制御信号の基になる出力レベル指示信号を生成してシステム全体を制御するマイクロプロセッサ（ＣＰＵ）を設けるようにしても良い。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、本実施の形態では、パワーアンプの増幅素子としてＬＤＭＯＳを用いたが、バイポーラ・トランジスタやＧａＡｓＭＥＳＦＥＴ、ヘテロ接合バイポーラ・トランジスタ（ＨＢＴ）、ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）等他のトランジスタを用いても良い。また、ここでは、パワーアンプと電力検出回路が同一の半導体チップ上に形成される例を示したが、電力検出回路を別の半導体チップ上に形成したり、またはダイオード等のディスクリートの部品で形成した場合でも、本発明の適用は可能である。

本発明の半導体装置は、携帯電話システムにおいて、その送信電力を発生する電子部品であるパワーアンプモジュールに適用して特に有益な技術であり、これに限らず、例えば無線ＬＡＮやＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）など、各種無線通信システムを構成するパワーアンプモジュールに対して広く適用可能である。

本発明の一実施の形態による高周波電力増幅用電子部品において、その構成の一例を示す回路図である。 本発明の一実施の形態による高周波電力増幅用電子部品において、その配置構成の一例を示す平面図である。 本発明にあたって検討した方向性結合器の配置例を示す模式図である。 本発明にあたって検討した方向性結合器の配置例を示す模式図である。 本発明の一実施の形態による高周波電力増幅用電子部品において、その方向性結合器の配置例を示す模式図である。 本発明の一実施の形態による高周波電力増幅用電子部品において、図５の方向性結合器を変形した構成の一例を示す模式図である。 本発明の一実施の形態による高周波電力増幅用電子部品において、図５の方向性結合器を更に変形した構成の一例を示す模式図である。 図３の構成に対して電磁界シミュレーションを行った結果を示すグラフである。 図４の構成に対して電磁界シミュレーションを行った結果を示すグラフである。 図５の構成に対して電磁界シミュレーションを行った結果を示すグラフである。 図６の構成に対して電磁界シミュレーションを行った結果を示すグラフである。 図５における方向性結合器と図１５におけるマイクロカプラとで、各周波数毎の方向性の比較結果を示すグラフである。 本発明の一実施の形態による高周波電力増幅用電子部品を用いた無線通信システムの構成例を示すブロック図である。 本発明の一実施の形態による高周波電力増幅用電子部品を用いた無線通信システムの他の構成例を示すブロック図である。 本発明の前提として検討した方向性結合器の構成例を示す模式図である。 図１５の方向性結合器を含んだ高周波電力増幅用電子部品の構成例を示す回路図である。 図１６の構成に対して電磁界シミュレーションを行った結果を示すグラフである。 本発明の前提として検討した高周波電力増幅回路の構成例を示す回路図である。

符号の説明

ＡＮＴ アンテナ
ＢＰＦ バンドパスフィルタ
Ｃ，Ｃｅ 容量素子
Ｃｅｍ ＭＩＭ容量素子
ＤＰＸ 分波器
ＧＣＡ 可変利得アンプ
Ｌ インダクタンス素子
ＬＰＦ ロウパスフィルタ
ＬＮＡ ロウノイズアンプ
ＭＳ 伝送線路
ＰＡ パワーアンプ
Ｐｉｎ 入力端子
Ｐｏｕｔ，ＲＦｏｕｔ 出力端子
Ｒｔ 終端抵抗素子
Ｔｘ−ＭＩＸ，Ｒｘ−ＭＩＸ ミキサ
Ｔ／Ｒ−ＳＷ 切り替えスイッチ
Ｖｄｄ 電源電圧
ＶＣＯ 発振器
１０，１１，１２，１２ａ，１２ｂ 整合回路
７０，７１ ボンディングワイヤ
１００ ベースバンドモジュール
１１０ ベースバンド回路
１１１ 利得制御回路
２００ パワーアンプモジュール
２１０，２１０ａ，２１０ｂ パワーアンプ部
２２０ 電力検出回路
２３０ バイアス制御回路
２４２ａ，２４２ｂ 方向性結合器
２５０ ＡＰＣ回路
３００ フロントエンドモジュール

Claims (10)

1. 変調された高周波信号を増幅し、最終出力段は共通の入力信号を受ける第１増幅素子と第２増幅素子からなる２個の増幅素子によって構成される電力増幅回路と、
   前記第１増幅素子の出力ノードに一端が接続された第１インピーダンス整合回路と、
   前記第２増幅素子の出力ノードに一端が接続され、前記第１インピーダンス整合回路と平行に配置される部分を含み、他端が前記第１インピーダンス整合回路の他端に接続された第２インピーダンス整合回路と、
   前記電力増幅回路の出力電力の大きさを検出する電力検出回路とを備えた高周波電力増幅用電子部品であって、
   前記第１インピーダンス整合回路と前記第２インピーダンス整合回路を主線路として、前記２本の主線路の間の位置に、前記２本の主線路と近接して平行に副線路が配置され、
   前記電力増幅回路の出力電力と前記副線路を結合する容量素子が配置され、
   前記副線路の前記最終出力段側の一端は前記電力検出回路に接続され、他端は終端抵抗に接続されることを特徴とする高周波電力増幅用電子部品。
2. 請求項１記載の高周波電力増幅用電子部品において、
   前記容量素子は、前記副線路に対して前記第１インピーダンス整合回路または前記第２インピーダンス整合回路を接続するように配置されることを特徴とする高周波電力増幅用電子部品。
3. 請求項１記載の高周波電力増幅用電子部品において、
   前記容量素子は、複数の容量素子からなり、
   前記複数の容量素子の一方は、前記第１インピーダンス整合回路と前記副線路を接続するように配置され、
   前記複数の容量素子の他方は、前記第２インピーダンス整合回路と前記副線路を接続するように配置されることを特徴とする高周波電力増幅用電子部品。
4. 請求項１記載の高周波電力増幅用電子部品において、
   前記電力増幅回路と前記電力検出回路は、同一の半導体チップ上に形成され、
   前記容量素子は、前記半導体チップ上に形成されたＭＩＭ容量素子であり、一端が前記第１増幅素子または前記第２増幅素子の出力ノードに接続され、他端が前記電力検出回路に接続されることを特徴とする高周波電力増幅用電子部品。
5. 請求項１記載の高周波電力増幅用電子部品において、
   前記２本の主線路のインピーダンスは、それぞれ１０Ω以下であり、
   前記副線路の長さは、伝送される波長の数１０分の１以下であることを特徴とする高周波電力増幅用電子部品。
6. 半導体チップが搭載された積層基板からなる高周波電力増幅用電子部品であって、
   前記半導体チップは、
   変調された高周波信号を増幅し、最終出力段は共通の入力信号を受ける第１増幅素子と第２増幅素子からなる２個の増幅素子によって構成される電力増幅回路と、
   入力端子から入力された電力の大きさを検出する電力検出回路とを備え、
   前記積層基板には、
   前記第１増幅素子の出力端子に一端が接続され、インピーダンス整合を行う第１伝送線路と、
   前記第２増幅素子の出力端子に一端が接続され、前記第１伝送線路と平行に配置される部分を含み、インピーダンス整合を行う第２伝送線路と、
   前記第１伝送線路の他端と前記第２伝送線路の他端に共通に接続され、前記第１増幅素子および前記第２増幅素子からの出力電力を合成し、インピーダンス整合を行う第３伝送線路と、
   前記第１伝送線路と前記第２伝送線路の間に配置され、前記２本の伝送線路と近接して平行に配置される部分を含み、前記最終出力段側の一端が前記電力検出回路の入力端子に接続される第４伝送線路と、
   前記第４伝送線路の他端に接続される抵抗素子とが設けられることを特徴とする高周波電力増幅用電子部品。
7. 請求項６記載の高周波電力増幅用電子部品において、
   前記積層基板には、さらに、前記第４伝送線路に対して前記第１伝送線路または前記第２伝送線路を接続する容量素子が設けられることを特徴とする高周波電力増幅用電子部品。
8. 請求項６記載の半導体装置において、
   前記半導体チップは、さらに、前記第１増幅素子または前記第２増幅素子の出力端子近辺に一端が接続され、前記電力増幅回路の入力端子近辺に他端が接続されたＭＩＭ容量素子を備えることを特徴とする高周波電力増幅用電子部品。
9. 請求項６記載の高周波電力増幅用電子部品において、
   前記第１伝送線路、前記第２伝送線路および前記第４伝送線路は、前記積層基板上の表層に形成され、
   前記第３伝送線路は、前記積層基板内の内層に形成されることを特徴とする高周波電力増幅用電子部品。
10. 請求項６記載の高周波電力増幅用電子部品において、
    前記第４伝送線路における前記２本の伝送線路と近接して平行に配置される部分の長さは、伝送される波長の数１０分の１以下であることを特徴とする高周波電力増幅用電子部品。