KR101340126B1 - 화합물 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 과제는, 다양한 구조를 실현할 수 있는 화합물 반도체 장치 및 그 제조 방법을 제공하는 것이다. 화합물 반도체 장치의 일 양태에는, 기판(1)과, 기판(1)의 상방에 형성된 화합물 반도체층(2)이 형성되어 있다. 화합물 반도체층(2)에는, 제1 불순물의 활성화에 의해 발생한 제1 도전형의 캐리어를 포함하는 제1 영역(2a)과, 제1 불순물과 동일 종류의 제2 불순물의 활성화에 의해 발생한 캐리어를, 제1 영역(2a)보다도 저농도로 함유하는 제2 영역(2b)이 형성되어 있다.

Description

화합물 반도체 장치 및 그 제조 방법{COMPOUND SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은, 화합물 반도체 장치 및 그 제조 방법에 관한 것이다.
질화물 반도체는, 높은 포화 전자 속도 및 와이드 밴드 갭 등의 특징을 갖고 있다. 이 때문에, 이들 특성을 이용하여 질화물 반도체를 고내압 및 고출력의 반도체 디바이스에 적용하는 것에 대해 다양한 검토가 행해지고 있다. 예를 들면, 질화물 반도체의 1종인 GaN의 밴드 갭은 3.4eV로, Si의 밴드 갭(1.1eV) 및 GaAs의 밴드 갭(1.4eV)보다도 크다. 이 때문에, GaN은, 높은 파괴 전계 강도를 갖고 있어, 고전압 동작 및 고출력을 얻는 전원용의 반도체 디바이스의 재료로서 극히 유망하다.
질화물 반도체를 이용한 반도체 디바이스로서는, 전계 효과 트랜지스터, 특히 고전자 이동도 트랜지스터(High Electron Mobility Transistor:HEMT)에 대한 보고가 많이 이루어져 있다. 예를 들면, GaN계 HEMT에서는, GaN을 전자 주행층, AlGaN을 전자 공급층으로서 이용한 AlGaN／GaN-HEMT가 주목받고 있다. AlGaN／GaN-HEMT에서는, GaN와 AlGaN과의 격자 상수차에 기인한 변형이 AlGaN에 생긴다. 그리고, 이 변형에 의해 발생한 피에조 분극 및 AlGaN의 자발 분극에 의해, 고농도의 2차원 전자 가스(2DEG)가 얻어진다. 그 때문에, AlGaN／GaN-HEMT는, 고효율의 스위치 소자, 전기 자동차용 등의 고내압 전력 디바이스 등으로서 기대되고 있다.
그러나, Si를 트랜지스터 등의 주요 재료로 하는 Si계 반도체 장치와 비교하면, 질화물 반도체 등의 화합물 반도체를 이용한 화합물 반도체 장치에서 실현할 수 있는 구조는 한정되어 있다.
일본 특허 출원 공개 제2010-153493호 공보 일본 특허 출원 공개 제2009-49288호 공보
본 발명의 목적은, 다양한 구조를 실현할 수 있는 화합물 반도체 장치 및 그 제조 방법을 제공하는 것에 있다.
화합물 반도체 장치의 일 양태에는, 기판과, 상기 기판의 상방에 형성된 화합물 반도체층이 형성되어 있다. 상기 화합물 반도체층에는, 제1 불순물의 활성화에 의해 발생한 제1 도전형의 캐리어를 포함하는 제1 영역과, 상기 제1 불순물과 동일 종류의 제2 불순물의 활성화에 의해 발생한 캐리어를, 상기 제1 영역보다도 저농도로 함유하는 제2 영역이 형성되어 있다.
화합물 반도체 장치의 제조 방법의 일 양태에서는, 기판의 상방에 불순물을 함유하는 화합물 반도체층을 형성한다. 상기 화합물 반도체층의 제1 영역에 레이저광을 제1 조사 밀도로 조사함으로써, 그 제1 영역 내에서 상기 불순물을 활성화시켜 제1 도전형의 캐리어를 발생시킨다. 상기 화합물 반도체층의 상기 제1 영역과는 상이한 제2 영역에 레이저광을 상기 제1 조사 밀도와는 상이한 제2 조사 밀도로 조사함으로써, 그 제2 영역 내에서 상기 불순물을 활성화시켜 제1 도전형의 캐리어를 발생시킨다.
상기한 화합물 반도체 장치 등에 따르면, 하나의 화합물 반도체층에 캐리어 농도가 상이한 제1 영역 및 제2 영역을 포함시킬 수 있으므로, 다양한 구조를 실현하는 것이 가능하게 된다.
도 1은 제1 실시 형태에 따른 화합물 반도체 장치를 도시하는 단면도이다.
도 2는 제1 실시 형태에 따른 화합물 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도이다.
도 3은 제2 실시 형태에 따른 화합물 반도체 장치를 도시하는 단면도이다.
도 4는 제2 실시 형태에 따른 화합물 반도체 장치의 전체상을 도시하는 도면이다.
도 5a는 제2 실시 형태에 따른 화합물 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도이다.
도 5b는 도 5a에 이어서, 화합물 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도이다.
도 5c는 도 5b에 이어서, 화합물 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도이다.
도 6은 제3 실시 형태에 따른 화합물 반도체 장치를 도시하는 단면도이다.
도 7은 제4 실시 형태에 따른 화합물 반도체 장치를 도시하는 단면도이다.
도 8은 제4 실시 형태에 따른 화합물 반도체 장치의 전체상을 도시하는 도면이다.
도 9a는 제4 실시 형태에 따른 화합물 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도이다.
도 9b는 도 9a에 이어서, 화합물 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도이다.
도 9c는 도 9b에 이어서, 화합물 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도이다.
도 10은 제5 실시 형태에 따른 화합물 반도체 장치를 도시하는 단면도이다.
도 11은 제5 실시 형태에 따른 화합물 반도체 장치의 전체상을 도시하는 도면이다.
도 12a는 제5 실시 형태에 따른 화합물 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도이다.
도 12b는 도 12a에 이어서, 화합물 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도이다.
도 13은 제6 실시 형태에 따른 PFC 회로를 도시하는 결선도이다.
도 14는 제7 실시 형태에 따른 전원 장치를 도시하는 결선도이다.
도 15는 제8 실시 형태에 따른 고주파 증폭기를 도시하는 결선도이다.
도 16은 제1 참고예에 따른 화합물 반도체 장치를 도시하는 단면도이다.
도 17은 제1 실험의 결과를 나타내는 도면이다.
도 18은 제2 참고예에 따른 화합물 반도체 장치를 도시하는 단면도이다.
도 19는 제2 실험의 결과를 나타내는 도면이다.
도 20은 제3 참고예에 따른 화합물 반도체 장치를 도시하는 단면도이다.
도 21은 제3 실험의 결과를 나타내는 도면이다.
이하, 실시 형태에 대해, 첨부의 도면을 참조하여 구체적으로 설명한다.
(Si계 반도체 장치와 화합물 반도체 장치와의 비교)
Si계 반도체 장치에서는, n형의 영역 및 p형의 영역의 형성 시에 불순물의 활성화의 제어가 용이하다. 이것은, Si 기판 등에 불순물을 이온 주입하고, 어닐링을 행하면, 용이하게 불순물을 활성화시켜 캐리어를 발생시킬 수 있기 때문이다. 그리고, 활성화의 제어가 용이하므로, Si 기판의 표면과 평행한 방향(면 내 방향)으로 다양한 불순물 활성 영역을 형성하는 것이 가능하다.
이에 대해, 화합물 반도체 장치에서는, 화합물 반도체층으로의 이온 주입 등에 의해 캐리어를 발생시키는 것이 곤란하고, 통상적으로 화합물 반도체층을 에피택셜 성장시킬 때에 불순물을 함유시키고, 그 후에 어닐링을 행하여 불순물을 활성화시키고 있다. GaN계 반도체층을 성장시키는 경우, 예를 들면 n형 불순물로서는 Si가 이용되고, p형 불순물로서는 Mg 또는 C가 이용된다. 그러나, 이들 불순물, 특히 p형 불순물은 Si계 반도체 장치에서 이용되는 불순물과 비교하면 활성화하기 어렵다. 이 때문에, 캐리어 농도의 제어가 용이하지는 않아, Si계 반도체 장치와 비교하면, 질화물 반도체 등의 화합물 반도체를 이용한 화합물 반도체 장치에서 실현할 수 있는 구조가 한정되어 있다.
예를 들면, AlGaN／GaN-HEMT에서는, 노멀리 오프 동작의 실현 및 기생 용량의 저감을 위해, 각각에 적합한 캐리어 농도의 p형 영역을 면 내 방향으로 형성하는 것이 요망되는 경우가 있지만, 종래의 기술에서는, 이와 같은 구조의 실현이 곤란하다. 또한, 이론상, 캐리어 농도가 상이한 p형 영역을 면 내 방향에서 접촉시킬 수 있으면, 쇼트키 다이오드를 얻을 수 있지만, 종래의 기술에서는, 이와 같은 구조의 실현도 곤란하다.
따라서, 이하에 나타내는 다양한 실시 형태에서는, 이들 구조의 실현을 가능하게 한다.
(제1 실시 형태)
우선, 제1 실시 형태에 대해 설명한다. 도 1은, 제1 실시 형태에 따른 화합물 반도체 장치를 도시하는 단면도이다.
제1 실시 형태에서는, 도 1에 도시한 바와 같이, 기판(1)의 상방에, 화합물 반도체층(2)이 형성되어 있다. 화합물 반도체층(2)에는, 불순물의 활성화에 의해 발생한 캐리어를 포함하는 캐리어 고농도 영역(2a) 및 캐리어 고농도 영역(2a)과 동종의 불순물의 활성화에 의해 발생한 캐리어를, 캐리어 고농도 영역(2a)보다도 저농도로 함유하는 캐리어 저농도 영역(2b)이 포함되어 있다. 또한, 불순물의 활성화가 행해지고 있지 않은 불활성화 영역(2c)도 포함되어 있다. 캐리어 고농도 영역(2a)은 제1 영역의 일례이며, 캐리어 저농도 영역(2b)은 제2 영역의 일례이다.
이와 같은 구조의 화합물 반도체 장치는, 다음과 같은 방법으로 제조할 수 있다. 도 2는, 제1 실시 형태에 따른 화합물 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도이다.
우선, 도 2의 (a)에 도시한 바와 같이, 기판(1)의 상방에 불순물을 포함하는 화합물 반도체층(2)을 형성한다. 화합물 반도체층(2)은, 예를 들면 에피택셜 성장에 의해 형성된다. 다음으로, 도 2의 (b)에 도시한 바와 같이, 캐리어 고농도 영역(2a)을 형성할 예정의 영역을 개방하는 개구부를 구비한 마스크(101)를 화합물 반도체층(2) 상에 형성한다. 그리고, 개구부를 통해 화합물 반도체층(2)에 레이저광을 조사한다. 이 결과, 화합물 반도체층(2)의 레이저광이 조사된 부분의 온도가 상승하고, 불순물이 활성화하여 캐리어가 발생한다. 이 부분이 캐리어 고농도 영역(2a)으로 된다. 그 후, 도 2의 (c)에 도시한 바와 같이, 마스크(101)를 제거하고, 캐리어 저농도 영역(2b)을 형성할 예정의 영역을 개방하는 개구부를 구비한 마스크(102)를 화합물 반도체층(2) 상에 형성한다. 그리고, 개구부를 통해 화합물 반도체층(2)에 레이저광을 조사한다. 이때, 레이저광의 조사 밀도를, 캐리어 고농도 영역(2a)의 형성 시의 조사 밀도보다도 낮게 한다. 이 결과, 화합물 반도체층(2)의 레이저광이 조사된 부분의 온도가 상승하고, 불순물이 캐리어 고농도 영역(2a)의 형성 시보다도 약하게 활성화하여 저농도로 캐리어가 발생한다. 이 부분이 캐리어 저농도 영역(2b)으로 된다. 그리고, 도 2의 (d)에 도시한 바와 같이, 마스크(102)를 제거한다. 또한, 화합물 반도체층(2) 중, 레이저광이 조사되지 않아 캐리어가 발생하지 않은 부분이 불활성화 영역(2c)으로 된다.
이와 같은 방법에 따르면, 원하는 위치에 원하는 캐리어 농도의 불순물 활성 영역을 용이하게 형성할 수 있다. 따라서, 기판(1)의 표면에 평행한 방향의 상이한 위치에 형성된 캐리어 고농도 영역(2a) 및 캐리어 저농도 영역(2b)을 트랜지스터, 쇼트키 다이오드 등의 불순물 활성 영역으로서 이용하는 것이 가능해져, 화합물 반도체 장치의 구조의 자유도를 높이는 것이 가능하게 된다.
본원 발명자가, 화합물 반도체층(2)에 포함되는 불순물의 도핑량 및 그 활성화를 위한 레이저광의 조사 밀도와, 발생한 캐리어의 밀도 및 활성화율의 관계를 조사한 결과, 표 1에 나타내는 결과가 얻어졌다. 여기서는, 불순물로서 Mg을 이용하고, 레이저광의 광원으로서 KrF 레이저를 이용하였다. 불순물로서 Mg을 이용하였으므로, 캐리어로서 홀이 발생하였다.
Figure 112012067760519-pat00001
표 1에 나타내는 결과(홀의 밀도, 활성화율)로부터, Mg의 도핑량이 일정하면, 레이저광의 조사 밀도를 높게 할수록, 홀의 밀도 및 활성화율이 높아지는 것을 알 수 있다. 또한, 레이저광의 조사 밀도가 일정하면, Mg의 도핑량을 높게 할수록, 홀의 밀도가 높아지지만, Mg의 도핑량을 높게 해도 활성화율은 일정한 것을 알 수 있다. 이 결과로부터, 불순물을 함유하는 화합물 반도체층의 복수의 영역에, 조사 밀도를 상이하게 하여 레이저광을 조사하면, 이들 복수의 영역의 캐리어 밀도를 상이하게 할 수 있는 것이 밝혀졌다.
또한, 레이저광의 광원으로서는, 다양한 것을 이용할 수 있다. 예를 들면, 반도체 레이저, 질소 레이저, ArF 레이저, KrF 레이저, 루비 레이저, YAG 레이저, Nd:YAG 레이저, 티탄 사파이어 레이저, 색소 레이저, 탄산 가스 레이저, 헬륨 네온 레이저, 아르곤 이온 레이저, 엑시머 레이저 등을 이용할 수 있다. 또한, 화합물 반도체층(2)에 포함되는 불순물의 활성화 시에, 레이저광 대신에 전자선 또는 이온 빔을 조사하여 화합물 반도체층(2)의 일부분의 온도를 상승시켜도 된다. 이하의 실시 형태에 있어서도 마찬가지이다.
(제2 실시 형태)
다음으로, 제2 실시 형태에 대해 설명한다. 도 3은, 제2 실시 형태에 따른 화합물 반도체 장치를 도시하는 단면도이다. 또한, 도 4는, 제2 실시 형태에 따른 화합물 반도체 장치의 전체상을 도시하는 도면이다.
제2 실시 형태에 따른 HEMT칩(10)에서는, 도 3에 도시한 바와 같이, 기판(11) 상에, 버퍼층(13), 전자 주행층(14), 중간층(15), 전자 공급층(16) 및 Mg 도프 화합물 반도체층(12)이 형성되어 있다. 기판(11)으로서는, 예를 들면 Si 기판, 사파이어 기판, GaAs 기판, SiC 기판 및 GaN 기판 등이 이용된다. 기판(11)은, 절연성, 반절연성 및 도전성 중 어느 것이어도 된다. 버퍼층(13)으로서는, 예를 들면 AlN층이 형성되어 있고, 그 두께는, 예를 들면 0.1㎛ 정도이다. 전자 주행층(14)으로서는, 예를 들면 의도적인 도핑을 행하고 있지 않은 i-GaN층이 형성되어 있고, 그 두께는, 예를 들면 3㎛ 정도이다. 중간층(15)으로서는, 예를 들면 의도적인 도핑을 행하고 있지 않은 i-Al0 .25Ga0 .75N층이 형성되어 있고, 그 두께는, 예를 들면 5㎚ 정도이다. 전자 공급층(16)으로서는, 예를 들면 n형의 n-Al0 .25Ga0 .75N층이 형성되어 있고, 그 두께는, 예를 들면 30㎚ 정도이다. n형의 n-Al0 .25Ga0 .75N층에는, 예를 들면 n형 불순물로서 Si가 함유되어 있다. Mg 도프 화합물 반도체층(12)으로서는, 1×1019／㎤ 정도의 Mg이 도핑된 GaN층이 형성되어 있고, 그 두께는, 예를 들면 10㎚ 정도이다.
Mg 도프 화합물 반도체층(12)에는, 개구부(17s) 및 개구부(17d)가 형성되어 있고, 개구부(17s) 내에 소스 전극(20s)이 형성되고, 개구부(17d) 내에 드레인 전극(20d)이 형성되어 있다. 소스 전극(20s) 및 드레인 전극(20d)에는, 전자 공급층(16)과 접하는 Ta막(18) 및 그 위의 Al막(19)이 포함되어 있다. Mg 도프 화합물 반도체층(12)에는, 소스 전극(20s) 및 드레인 전극(20d)의 사이에 위치하는 캐리어 고농도 영역(12a) 및 캐리어 저농도 영역(12b)이 포함되어 있다. 캐리어 고농도 영역(12a) 및 캐리어 저농도 영역(12b)은, 모두 Mg 도프 화합물 반도체층(12)에 포함되는 p형 불순물인 Mg의 활성화에 의해 형성된 영역이며, 캐리어 고농도 영역(12a) 쪽이 캐리어 저농도 영역(12b)보다도 강하게 활성화되어 있다. 따라서, 캐리어 고농도 영역(12a)의 캐리어 농도는, 캐리어 저농도 영역(12b)의 캐리어 농도보다도 높다. 또한, 캐리어 고농도 영역(12a)은 캐리어 저농도 영역(12b)보다도 소스 전극(20s)측에 위치하고 있다. 따라서, 캐리어 저농도 영역(12b)은 캐리어 고농도 영역(12a)과 드레인 전극(20d)과의 사이에 위치하고 있다. 또한, Mg 도프 화합물 반도체층(12)의, 소스 전극(20s)과 캐리어 고농도 영역(12a)과의 사이의 영역, 캐리어 고농도 영역(12a)과 캐리어 저농도 영역(12b)과의 사이의 영역 및 캐리어 저농도 영역(12b)과 드레인 전극(20d)과의 사이의 영역은, Mg의 활성화가 행해지고 있지 않은 불활성화 영역(12c)으로 되어 있다. 그리고, 캐리어 고농도 영역(12a) 상에 게이트 전극(20g)이 형성되고, 캐리어 저농도 영역(12b) 상에 필드 플레이트 전극(20f)이 형성되어 있다. 게이트 전극(20g) 및 필드 플레이트 전극(20f)에는, 캐리어 고농도 영역(12a) 또는 캐리어 저농도 영역(12b)과 접하는 Ni막 및 그 위의 Au막이 포함되어 있다.
그리고, Mg 도프 화합물 반도체층(12), 소스 전극(20s), 드레인 전극(20d), 게이트 전극(20g) 및 필드 플레이트 전극(20f)을 덮는 절연막(21)이 형성되어 있다. 절연막(21)으로서는, 예를 들면 실리콘 질화막이 형성되어 있다. 절연막(21)에는, 소스 전극(20s)의 적어도 일부를 노출하는 개구부(22s), 드레인 전극(20d)의 적어도 일부를 노출하는 개구부(22d) 및 필드 플레이트 전극(20f)의 적어도 일부를 노출하는 개구부(22f)가 형성되어 있다. 그리고, 개구부(22s) 및 개구부(22f)를 통해 소스 전극(20s)과 필드 플레이트 전극(20f)을 서로 접속하는 배선(23)이 절연막(21) 상에 형성되어 있다. 또한, 드레인 전극(20d)에 접속된 배선(24)도 절연막(21) 상에 형성되어 있다. 또한, 도 3에는 도시하고 있지 않지만, 절연막(21)에는, 게이트 전극(20g)의 적어도 일부를 노출하는 개구부도 형성되어 있고, 게이트 전극(20g)에 접속된 배선도 절연막(21) 상에 형성되어 있다. 그리고, 배선(23) 및 배선(24) 등을 덮는 패시베이션막(25)이 절연막(21) 상에 형성되어 있다. 패시베이션막(25)으로서는, 예를 들면 실리콘 질화막이 형성되어 있다.
이와 같이 구성된 화합물 반도체 장치는 HEMT로서 기능한다. 즉, 전자 주행층(14)의 표층부에 2DEG가 발생하고, 소스 전극(20s)과 드레인 전극(20d)과의 사이를, 게이트 전극(20g)에 인가된 전압에 따라 전류가 흐른다. 또한, 캐리어 고농도 영역(12a)에는, 캐리어인 홀이 고농도로 포함되어 있다. 이 때문에, 캐리어 고농도 영역(12a)의 하방에서는, 전자 주행층(14)의 표층부에 2DEG가 거의 존재하지 않는다. 따라서, 이 HEMT는 노멀리 오프 동작이 가능하다.
또한, 평면에서 보아 게이트 전극(20g)과 드레인 전극(20d)과의 사이에 존재하는 2DEG의 농도가 전체에 걸쳐 높아져 있는 경우에는, 공핍층이 신장되기 어려워, 충분한 내압을 확보하는 것이 곤란하다. 이에 대해, 본 실시 형태에서는, 홀을 저농도로 포함하는 캐리어 저농도 영역(12b)이, 평면에서 보아 게이트 전극(20g)과 드레인 전극(20d)과의 사이에 위치하고 있으므로, 캐리어 저농도 영역(12b)의 하방에서는, 그 주위와 비교하여 2DEG의 농도가 낮다. 따라서, 캐리어 저농도 영역(12b)의 하방에 있어서 공핍층이 신장되기 쉬워, 전계 집중을 완화하여 내압을 향상시킬 수 있다. 또한, 캐리어 저농도 영역(12b)의 캐리어 농도가 캐리어 고농도 영역(12a)과 동일한 정도이면, 2DEG가 소실되어 버려 전류가 흐르지 않게 되어 버린다.
또한, 본 실시 형태에서는, 절연막(21)과 2DEG와의 사이에 Mg 도프 화합물 반도체층(12)이 존재하고, 절연막(21)과 화합물 반도체층과의 계면이 2DEG로부터 비교적 이격되어 있다. 이 점에서도, 전계 집중에 수반되는 내압의 저하를 억제할 수 있다.
또한, 소스 전극(20s)에 접속된 필드 플레이트 전극(20f)에 의해, 게이트 전극(20g)과 소스 전극(20s)과의 사이의 기생 용량 Cgs 및 게이트 전극(20g)과 드레인 전극(20d)과의 사이의 기생 용량 Cgd를 저감할 수 있다. 이 때문에, 고속 동작이 가능하다.
또한, 도 4의 (a)에 도시한 바와 같이, 배선(23)은, HEMT칩(10)의 외부 단자인 소스 패드(26s)에 접속되고, 배선(24)은, HEMT칩(10)의 외부 단자인 드레인 패드(26d)에 접속된다. 또한, 게이트 전극(20g)에 접속된 배선은, HEMT칩(10)의 외부 단자인 게이트 패드(26g)에 접속된다. 대략, 평면에서 보아 소스 패드(26s)와 드레인 패드(26d)와의 사이의 영역이, 2DEG가 존재하는 트랜지스터 영역(27)으로 되어 있다.
또한, 패키징 시에는, 도 4의 (b)에 도시한 바와 같이, HEMT칩(10)의 이면이 땜납 등의 다이 어태치제(34)를 이용하여 랜드(다이 패드)(33)에 고정된다. 또한, 드레인 패드(26d)에 Al 와이어 등의 와이어(35d)가 접속되고, 와이어(35d)의 타단부가, 랜드(33)와 일체화되어 있는 드레인 리드(32d)에 접속된다. 소스 패드(26s)에 Al 와이어 등의 와이어(35s)가 접속되고, 와이어(35s)의 타단부가 랜드(33)로부터 독립된 소스 리드(32s)에 접속된다. 게이트 패드(26g)에 Al 와이어 등의 와이어(35g)가 접속되고, 와이어(35g)의 타단부가 랜드(33)로부터 독립된 게이트 리드(32g)에 접속된다. 그리고, 게이트 리드(32g)의 일부, 드레인 리드(32d)의 일부 및 소스 리드(32s)의 일부가 돌출되도록 하여, 랜드(33) 및 HEMT칩(10) 등이 몰드 수지(31)에 의해 패키징되어 있다.
다음으로, 제2 실시 형태에 따른 화합물 반도체 장치의 제조 방법에 대해 설명한다. 도 5a∼도 5c는, 제2 실시 형태에 따른 화합물 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도이다.
우선, 도 5a의 (a)에 도시한 바와 같이, 기판(11) 상에, 예를 들면 유기 화학 기상 퇴적(MOCVD:metal organic chemical vapor deposition)법 또는 분자선 에피텍시(MBE:Molecular Beam Epitaxy)법 등의 결정 성장법에 의해, 버퍼층(13), 전자 주행층(14), 중간층(15), 전자 공급층(16) 및 Mg 도프 화합물 반도체층(12)을 형성한다. 이 결과, 전자 주행층(14)의 표층부에 고농도로 2DEG가 발생한다.
이들 화합물 반도체층의 형성 시에, 예를 들면 Al원인 트리메틸알루미늄 가스, Ga원인 트리메틸갈륨 가스 및 N원인 암모니아 가스의 혼합 가스를 이용한다. 이때, 성장시키는 화합물 반도체층의 조성에 따라, 트리메틸알루미늄 가스 및 트리메틸갈륨 가스의 공급의 유무 및 유량을 적절히 설정한다. 각 화합물 반도체층에 공통의 원료인 암모니아 가스의 유량은, 100ccm∼10LM 정도로 한다. 또한, 예를 들면 성장 압력은 50Torr∼300Torr 정도, 성장 온도는 1000℃∼1200℃ 정도로 한다. 또한, n형의 화합물 반도체층을 성장시킬 때에는, 예를 들면 Si를 포함하는 SiH4 가스를 소정의 유량으로 혼합 가스에 첨가하고, 화합물 반도체층에 Si를 도핑한다. Si의 도핑 농도는, 1×1018／㎤ 정도∼1×1020／㎤ 정도, 예를 들면 5×1018／㎤ 정도로 한다.
다음으로, 도 5a의 (b)에 도시한 바와 같이, 캐리어 고농도 영역(12a)을 형성할 예정의 영역을 개방하는 개구부를 구비한 메탈 마스크 등의 마스크(103)를 Mg 도프 화합물 반도체층(12) 상에 형성한다. 그리고, 도 5a의 (c)에 도시한 바와 같이, 개구부를 통해 Mg 도프 화합물 반도체층(12)에 레이저광을 조사한다. 레이저광의 광원으로서는, 예를 들면 KrF 엑시머 레이저를 이용한다. 이때, 예를 들면 레이저광의 조사 밀도는 250mJ／㎠ 정도로 한다. 이 결과, Mg 도프 화합물 반도체층(12)의 레이저광이 조사된 부분의 온도가 상승하고, Mg이 활성화하여 홀이 발생한다. 이 부분이 캐리어 고농도 영역(12a)으로 된다. 또한, 캐리어 고농도 영역(12a)의 형성에 수반하여, 캐리어 고농도 영역(12a)의 하방으로부터 2DEG가 소실된다.
그 후, 도 5a의 (d)에 도시한 바와 같이, 마스크(103)를 제거하고, 캐리어 저농도 영역(12b)을 형성할 예정의 영역을 개방하는 개구부를 구비한 메탈 마스크 등의 마스크(104)를 Mg 도프 화합물 반도체층(12) 상에 형성한다. 그리고, 도 5b의 (e)에 도시한 바와 같이, 개구부를 통해 Mg 도프 화합물 반도체층(12)에 레이저광을 조사한다. 레이저광의 광원으로서는, 예를 들면 KrF 엑시머 레이저를 이용한다. 이때, 레이저광의 조사 밀도는 캐리어 고농도 영역(12a)의 형성 시의 조사 밀도보다도 낮게, 예를 들면 100mJ／㎠ 정도로 한다. 이 결과, Mg 도프 화합물 반도체층(12)의 레이저광이 조사된 부분의 온도가 상승하고, Mg이 캐리어 고농도 영역(12a)의 형성 시보다도 약하게 활성화하여 저농도로 홀이 발생한다. 이 부분이 캐리어 저농도 영역(12b)으로 된다. 또한, 캐리어 저농도 영역(12b)의 형성에 수반하여, 캐리어 저농도 영역(12b)의 하방에 있어서 2DEG의 농도가 저하된다.
계속해서, 도 5b의 (f)에 도시한 바와 같이, 마스크(104)를 제거한다. Mg 도프 화합물 반도체층(12) 중, 레이저광이 조사되지 않아 캐리어가 발생하지 않았던 부분이 불활성화 영역(12c)으로 된다. 다음으로, 도 5b의 (g)에 도시한 바와 같이, 소스 전극용의 개구부(17s) 및 드레인 전극용의 개구부(17d)를 Mg 도프 화합물 반도체층(12)에 형성한다. 그 후, 도 5b의 (h)에 도시한 바와 같이, 예를 들면 리프트 오프법에 의해, 개구부(17s) 내에 소스 전극(20s)을 형성하고, 개구부(17d) 내에 드레인 전극(20d)을 형성한다. 소스 전극(20s) 및 드레인 전극(20d)의 형성 시에는, 예를 들면 Ta막(18) 및 Al막(19)을 증착법에 의해 형성한다. 계속해서, 도 5c의 (i)에 도시한 바와 같이, 예를 들면 리프트 오프법에 의해, 캐리어 고농도 영역(12a) 상에 게이트 전극(20g)을 형성하고, 캐리어 저농도 영역(12b) 상에 필드 플레이트 전극(20f)을 형성한다. 게이트 전극(20g) 및 필드 플레이트 전극(20f)의 형성 시에는, 예를 들면 Ni막 및 Au막을 증착법에 의해 형성한다.
다음으로, 도 5c의 (j)에 도시한 바와 같이, Mg 도프 화합물 반도체층(12), 소스 전극(20s), 드레인 전극(20d), 게이트 전극(20g) 및 필드 플레이트 전극(20f)을 덮는 절연막(21)을 형성한다. 그 후, 도 5c의 (k)에 도시한 바와 같이, 절연막(21)에, 소스 전극(20s)의 적어도 일부를 노출하는 개구부(22s), 드레인 전극(20d)의 적어도 일부를 노출하는 개구부(22d) 및 필드 플레이트 전극(20f)의 적어도 일부를 노출하는 개구부(22f)를 형성한다. 계속해서, 도 5c의 (l)에 도시한 바와 같이, 개구부(22s) 및 개구부(22f)를 통해 소스 전극(20s)과 필드 플레이트 전극(20f)을 서로 접속하는 배선(23) 및 드레인 전극(20d)에 접속되는 배선(24)을 절연막(21) 상에 형성한다. 또한, 도 5c에는 도시하고 있지 않지만, 게이트 전극(20g)의 적어도 일부를 노출하는 개구부도 절연막(21)에 형성하고, 게이트 전극(20g)에 접속되는 배선도 절연막(21) 상에 형성한다. 그리고, 배선(23) 및 배선(24) 등을 덮는 패시베이션막(25)을 형성한다.
이와 같이 하여, 도 3에 도시하는 구조의 화합물 반도체 장치[HEMT칩(10)]를 제조할 수 있다.
(제3 실시 형태)
다음으로, 제3 실시 형태에 대해 설명한다. 도 6은, 제3 실시 형태에 따른 화합물 반도체 장치를 도시하는 단면도이다.
제3 실시 형태에서는, 캐리어 저농도 영역(12b)이, 평면에서 보아 게이트 전극(20g)측에 위치하는 제1 캐리어 저농도 영역(12c)과 드레인 전극(20d)측에 위치하는 제2 캐리어 저농도 영역(12d)으로 획정되어 있다. 제1 캐리어 저농도 영역(12c) 및 제2 캐리어 저농도 영역(12d)은, 모두 Mg 도프 화합물 반도체층(12)에 포함되는 p형 불순물인 Mg의 활성화에 의해 형성된 영역이며, 제1 캐리어 저농도 영역(12c) 쪽이 제2 캐리어 저농도 영역(12d)보다도 강하게 활성화되어 있다. 따라서, 제1 캐리어 저농도 영역(12c)의 캐리어 농도는, 제2 캐리어 저농도 영역(12d)의 캐리어 농도보다도 높다. 다른 구조는 제2 실시 형태와 마찬가지이다.
이와 같은 제3 실시 형태에 따르면, 캐리어 저농도 영역(12b)의 캐리어 농도가 드레인 전극(20d)에 근접할수록 단계적으로 낮아져 있으므로, 제2 실시 형태와 비교하여, 보다 전계 집중을 완화할 수 있다. 따라서, 보다 내압을 향상시킬 수 있다.
제3 실시 형태의 구조를 얻기 위해서는, 캐리어 저농도 영역(12b)의 형성 시에, 예를 들면 2종류의 마스크를 이용하여 조사 밀도가 상이한 2회의 레이저광의 조사를 행하면 된다.
또한, 제3 실시 형태에서는, 캐리어 저농도 영역(12b)의 캐리어 농도가 2단계로 변화하고 있지만, 3단계 이상으로 변화하고 있어도 된다.
(제4 실시 형태)
다음으로, 제4 실시 형태에 대해 설명한다. 도 7은, 제4 실시 형태에 따른 화합물 반도체 장치를 도시하는 단면도이다. 또한, 도 8은, 제4 실시 형태에 따른 화합물 반도체 장치의 전체상을 도시하는 도면이다.
제4 실시 형태에 따른 다이오드 칩(40)에서는, 도 7에 도시한 바와 같이, 기판(41) 상에, 버퍼층(43), 전자 주행층(44), 중간층(45), 전자 공급층(46) 및 Mg 도프 화합물 반도체층(42)이 형성되어 있다. 기판(41), 버퍼층(43), 전자 주행층(44), 중간층(45), 전자 공급층(46) 및 Mg 도프 화합물 반도체층(42)으로서는, 제2 실시 형태의 기판(11), 버퍼층(13), 전자 주행층(14), 중간층(15), 전자 공급층(16) 및 Mg 도프 화합물 반도체층(12)과 동일한 것이 이용된다.
Mg 도프 화합물 반도체층(42)에는, 개구부(47a) 및 개구부(47c)가 형성되어 있고, 개구부(47a) 내에 애노드 전극(50a)이 형성되고, 개구부(47c) 내에 캐소드 전극(50c)이 형성되어 있다. 애노드 전극(50a)에는, 전자 공급층(46)과 접하는 Ni막(48a) 및 그 위의 Au막(49a)이 포함되고, 캐소드 전극(50c)에는, 전자 공급층(46)과 접하는 Ta막(48c) 및 그 위의 Al막(49c)이 포함되어 있다. Mg 도프 화합물 반도체층(42)에는, 애노드 전극(50a) 및 캐소드 전극(50c)의 사이에 위치하는 캐리어 고농도 영역(42a) 및 캐리어 저농도 영역(42b)이 포함되어 있다. 캐리어 고농도 영역(42a) 및 캐리어 저농도 영역(42b)은 서로 접촉하고 있다. 캐리어 고농도 영역(42a) 및 캐리어 저농도 영역(42b)은, 모두 Mg 도프 화합물 반도체층(42)에 포함되는 p형 불순물인 Mg의 활성화에 의해 형성된 영역이며, 캐리어 고농도 영역(42a) 쪽이 캐리어 저농도 영역(42b)보다도 강하게 활성화되어 있다. 따라서, 캐리어 고농도 영역(42a)의 캐리어 농도는, 캐리어 저농도 영역(42b)의 캐리어 농도보다도 높다. 또한, 캐리어 고농도 영역(42a)은 캐리어 저농도 영역(42b)보다도 애노드 전극(50a)측에 위치하고 있다. 따라서, 캐리어 저농도 영역(42b)은 캐리어 고농도 영역(42a)과 캐소드 전극(50c)과의 사이에 위치하고 있다. 또한, Mg 도프 화합물 반도체층(42)의, 애노드 전극(50a)과 캐리어 고농도 영역(42a)과의 사이의 영역 및 캐리어 저농도 영역(42b)과 캐소드 전극(50c)과의 사이의 영역은, Mg의 활성화가 행해지고 있지 않은 불활성화 영역(42c)으로 되어 있다.
그리고, Mg 도프 화합물 반도체층(42), 애노드 전극(50a) 및 캐소드 전극(50c)을 덮는 절연막(51)이 형성되어 있다. 절연막(51)으로서는, 예를 들면 실리콘 질화막이 형성되어 있다. 절연막(51)에는, 애노드 전극(50a)의 적어도 일부를 노출하는 개구부(52a) 및 캐소드 전극(50c)의 적어도 일부를 노출하는 개구부(52c)가 형성되어 있다. 그리고, 애노드 전극(50a)에 접속된 배선(53) 및 캐소드 전극(50c)에 접속된 배선(54)이 절연막(51) 상에 형성되어 있다. 그리고, 배선(53) 및 배선(54)을 덮는 패시베이션막(55)이 절연막(51) 상에 형성되어 있다. 패시베이션막(55)으로서는, 예를 들면 실리콘 질화막이 형성되어 있다.
이와 같이 구성된 화합물 반도체 장치는 쇼트키 다이오드로서 기능한다. 즉, 애노드 전극(50a)이 전자 주행층(44)과 쇼트키 접촉하고 있고, 전자 주행층(44)의 표층부에 2DEG가 발생하고, 애노드 전극(50a)과 캐소드 전극(50c)과의 사이를, 애노드 전극(50a) 및 캐소드 전극(50c)간의 전계의 방향에 따라 전류가 흐른다.
그리고, 캐리어 고농도 영역(42a) 및 캐리어 저농도 영역(42b)의 작용에 의해, 높은 내압을 확보할 수 있다.
또한, 도 8의 (a)에 도시한 바와 같이, 배선(53)은, 다이오드 칩(40)의 외부 단자인 애노드 패드(56a)에 접속되고, 배선(54)은, 다이오드 칩(40)의 외부 단자인 캐소드 패드(56c)에 접속된다. 대략, 평면에서 보아 애노드 패드(56a)와 캐소드 패드(56c)와의 사이의 영역이, 2DEG가 존재하는 다이오드 영역(57)으로 되어 있다.
또한, 패키징 시에는, 도 8의 (b)에 도시한 바와 같이, 다이오드 칩(40)의 이면이 땜납 등의 다이 어태치제(64)를 이용하여 랜드(63)에 고정된다. 또한, 애노드 패드(56a)에 Al 와이어 등의 와이어(65a)가 접속되고, 와이어(65a)의 타단부가 랜드(63)로부터 독립된 애노드 리드(62a)에 접속된다. 캐소드 패드(56c)에 Al 와이어 등의 와이어(65c)가 접속되고, 와이어(65c)의 타단부가 랜드(63)로부터 독립된 캐소드 리드(62c)에 접속된다. 그리고, 애노드 리드(62a)의 일부 및 캐소드 리드(62c)의 일부가 돌출되도록 하여, 랜드(63) 및 다이오드 칩(40) 등이 몰드 수지(61)에 의해 패키징되어 있다.
제4 실시 형태에 따른 화합물 반도체 장치의 제조 방법에 대해 설명한다. 도 9a∼도 9c는, 제4 실시 형태에 따른 화합물 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도이다.
우선, 도 9a의 (a)에 도시한 바와 같이, 기판(41) 상에, 예를 들면 MOCVD법 또는 MBE법 등의 결정 성장법에 의해, 버퍼층(43), 전자 주행층(44), 중간층(45), 전자 공급층(46) 및 Mg 도프 화합물 반도체층(42)을 형성한다. 이 결과, 전자 주행층(44)의 표층부에 고농도로 2DEG가 발생한다. 버퍼층(43), 전자 주행층(44), 중간층(45), 전자 공급층(46) 및 Mg 도프 화합물 반도체층(42)은, 버퍼층(13), 전자 주행층(14), 중간층(15), 전자 공급층(16) 및 Mg 도프 화합물 반도체층(12)과 마찬가지로 하여 형성할 수 있다.
다음으로, 도 9a의 (b)에 도시한 바와 같이, 캐리어 고농도 영역(42a)을 형성할 예정의 영역을 개방하는 개구부를 구비한 메탈 마스크 등의 마스크(105)를 Mg 도프 화합물 반도체층(42) 상에 형성한다. 그리고, 도 9a의 (c)에 도시한 바와 같이, 개구부를 통해 Mg 도프 화합물 반도체층(42)에 레이저광을 조사한다. 레이저광의 광원으로서는, 예를 들면 KrF 엑시머 레이저를 이용한다. 이때, 예를 들면 레이저광의 조사 밀도는 175mJ／㎠ 정도로 한다. 이 결과, Mg 도프 화합물 반도체층(42)의 레이저광이 조사된 부분의 온도가 상승하고, Mg이 활성화하여 홀이 발생한다. 이 부분이 캐리어 고농도 영역(42a)으로 된다. 또한, 캐리어 고농도 영역(42a)의 형성에 수반하여, 캐리어 고농도 영역(42a)의 하방에 있어서 2DEG의 농도가 저하된다.
그 후, 도 9a의 (d)에 도시한 바와 같이, 마스크(105)를 제거하고, 캐리어 저농도 영역(42b)을 형성할 예정의 영역을 개방하는 개구부를 구비한 메탈 마스크 등의 마스크(106)를 Mg 도프 화합물 반도체층(42) 상에 형성한다. 그리고, 도 9b의 (e)에 도시한 바와 같이, 개구부를 통해 Mg 도프 화합물 반도체층(42)에 레이저광을 조사한다. 레이저광의 광원으로서는, 예를 들면 KrF 엑시머 레이저를 이용한다. 이때, 레이저광의 조사 밀도는 캐리어 고농도 영역(42a)의 형성 시의 조사 밀도보다도 낮게, 예를 들면 100mJ／㎠ 정도로 한다. 이 결과, Mg 도프 화합물 반도체층(42)의 레이저광이 조사된 부분의 온도가 상승하고, Mg이 캐리어 고농도 영역(42a)의 형성 시보다도 약하게 활성화하여 저농도로 홀이 발생한다. 이 부분이 캐리어 저농도 영역(42b)으로 된다. 또한, 캐리어 저농도 영역(42b)의 형성에 수반하여, 캐리어 저농도 영역(42b)의 하방에 있어서 2DEG의 농도가 저하된다. 단, 2DEG의 농도의 저하의 정도는, 캐리어 고농도 영역(42a)의 하방보다도 낮다. 즉, 캐리어 저농도 영역(42b)의 하방의 2DEG의 농도는, 캐리어 고농도 영역(42a)의 하방보다 높다.
계속해서, 도 9b의 (f)에 도시한 바와 같이, 마스크(106)를 제거한다. Mg 도프 화합물 반도체층(42) 중, 레이저광이 조사되지 않아 캐리어가 발생하지 않았던 부분이 불활성화 영역(42c)으로 된다. 다음으로, 도 9b의 (g)에 도시한 바와 같이, 애노드 전극용의 개구부(47a) 및 캐소드 전극용의 개구부(47c)를 Mg 도프 화합물 반도체층(42)에 형성한다. 그 후, 도 9b의 (h)에 도시한 바와 같이, 예를 들면 리프트 오프법에 의해, 개구부(47a) 내에 애노드 전극(50a)을 형성하고, 개구부(47c) 내에 캐소드 전극(50c)을 형성한다. 애노드 전극(50a)의 형성 시에는, 예를 들면 Ni막(48a) 및 Au막(49a)을 증착법에 의해 형성한다. 캐소드 전극(50c)의 형성 시에는, 예를 들면 Ta막(48c) 및 Al막(49c)을 증착법에 의해 형성한다.
계속해서, 도 9c의 (i)에 도시한 바와 같이, Mg 도프 화합물 반도체층(42), 애노드 전극(50a) 및 캐소드 전극(50c)을 덮는 절연막(51)을 형성한다. 다음으로, 도 9c의 (j)에 도시한 바와 같이, 절연막(51)에, 애노드 전극(50a)의 적어도 일부를 노출하는 개구부(52a) 및 캐소드 전극(50c)의 적어도 일부를 노출하는 개구부(52c)를 형성한다. 그 후, 도 9c의 (k)에 도시한 바와 같이, 개구부(52a)를 통해 애노드 전극(50a)에 접속되는 배선(53) 및 개구부(52c)를 통해 캐소드 전극(50c)에 접속되는 배선(54)을 절연막(51) 상에 형성한다. 그리고, 도 9c의 (l)에 도시한 바와 같이, 배선(53) 및 배선(54)을 덮는 패시베이션막(55)을 형성한다.
이와 같이 하여, 도 7에 도시하는 구조의 화합물 반도체 장치[다이오드 칩(40)]를 제조할 수 있다.
(제5 실시 형태)
다음으로, 제5 실시 형태에 대해 설명한다. 도 10은, 제5 실시 형태에 따른 화합물 반도체 장치를 도시하는 단면도이다. 또한, 도 11은, 제5 실시 형태에 따른 화합물 반도체 장치의 전체상을 도시하는 도면이다.
제5 실시 형태에 따른 트랜지스터 칩(70)에서는, 도 10에 도시한 바와 같이, 기판(71) 상에, 버퍼층(73), n형 GaN층(74), n형 GaN층(74)보다도 저농도로 n형 불순물을 함유하는 n- GaN층(75) 및 Mg 도프 화합물 반도체층(72)이 형성되어 있다. 기판(71), 버퍼층(73) 및 Mg 도프 화합물 반도체층(72)으로서는, 제2 실시 형태의 기판(11), 버퍼층(13) 및 Mg 도프 화합물 반도체층(12)과 동일한 것이 이용된다. 단, 기판(71)으로서는 저저항의 것이 이용된다. n형 GaN층(74)의 두께는, 예를 들면 100㎚∼10000㎚ 정도이며, n- GaN층(75)의 두께는, 예를 들면 10㎚∼10000㎚ 정도이다.
Mg 도프 화합물 반도체층(72)에는, 캐리어 저농도 영역(72b) 및 평면에서 보아 캐리어 저농도 영역(72b)을 둘러싸는 캐리어 고농도 영역(72a)이 포함되어 있다. Mg 도프 화합물 반도체층(72)으로서는, 1×1019／㎤ 정도의 Mg이 도핑된 GaN층이 형성되어 있고, 그 두께는, 예를 들면 10㎚ 정도이다. 캐리어 고농도 영역(72a) 및 캐리어 저농도 영역(72b)은, 모두 Mg 도프 화합물 반도체층(72)에 포함되는 p형 불순물인 Mg의 활성화에 의해 형성된 영역이며, 캐리어 고농도 영역(72a) 쪽이 캐리어 저농도 영역(72b)보다도 강하게 활성화되어 있다. 따라서, 캐리어 고농도 영역(72a)의 캐리어 농도는, 캐리어 저농도 영역(72b)의 캐리어 농도보다도 높다.
캐리어 저농도 영역(72b) 상에 n형 GaN층(76)이 형성되고, n형 GaN층(76) 상에 소스 전극(80s)이 형성되어 있다. 소스 전극(80s)에는, n형 GaN층(76)과 접하는 Ta막(78s) 및 그 위의 Al막(79s)이 포함되어 있다. 또한, 캐리어 고농도 영역(72a) 상에 게이트 전극(80g)이 형성되어 있다. 게이트 전극(80g)에는, 캐리어 고농도 영역(72a)과 접하는 Ni막(78g) 및 그 위의 Au막(79g)이 포함되어 있다. 또한, 기판(71)의 이면에 드레인 전극(80d)이 형성되어 있다. 드레인 전극(80d)에는, 기판(71)과 접하는 Ta막 및 그 위의 Al막이 포함되어 있다.
그리고, Mg 도프 화합물 반도체층(72), 소스 전극(80s) 및 게이트 전극(80g)을 덮는 절연막(81)이 형성되어 있다. 절연막(81)으로서는, 예를 들면 실리콘 질화막이 형성되어 있다. 절연막(81)에는, 소스 전극(80s)의 적어도 일부를 노출하는 개구부(82s) 및 게이트 전극(80g)의 적어도 일부를 노출하는 개구부(82g)가 형성되어 있다. 그리고, 소스 전극(80s)에 접속된 배선(83) 및 게이트 전극(80g)에 접속된 배선(84)이 절연막(81) 상에 형성되어 있다. 그리고, 배선(83) 및 배선(84)을 덮는 패시베이션막(85)이 절연막(81) 상에 형성되어 있다. 패시베이션막(85)으로서는, 예를 들면 실리콘 질화막이 형성되어 있다.
이와 같이 구성된 화합물 반도체 장치는 종형 전계 효과 트랜지스터로서 기능한다. 그리고, 캐리어 고농도 영역(72a) 및 캐리어 저농도 영역(72b)의 작용에 의해, 높은 내압을 확보할 수 있다.
또한, 도 11의 (a)에 도시한 바와 같이, 배선(83)은, 트랜지스터 칩(70)의 외부 단자인 소스 패드(86s)에 접속되고, 배선(84)은, 트랜지스터 칩(70)의 외부 단자인 게이트 패드(86s)에 접속된다.
또한, 패키징 시에는, 도 11의 (b)에 도시한 바와 같이, 트랜지스터 칩(70)의 이면이 땜납 등의 도전성의 다이 어태치제(94)를 이용하여 랜드(93)에 고정된다. 또한, 소스 패드(86s)에 Al 와이어 등의 와이어(95s)가 접속되고, 와이어(95s)의 타단부가 랜드(93)로부터 독립된 소스 리드(92s)에 접속된다. 게이트 패드(86g)에 Al 와이어 등의 와이어(95g)가 접속되고, 와이어(95g)의 타단부가 랜드(93)로부터 독립된 게이트 리드(92g)에 접속된다. 드레인 전극(80d)은 도전성의 다이 어태치제(94)를 통해 랜드(93)에 접속되고, 랜드(93)와 일체화되어 있는 드레인 리드(92d)에 접속된다. 그리고, 게이트 리드(92g)의 일부, 드레인 리드(92d)의 일부 및 소스 리드(92s)의 일부가 돌출되도록 하여, 랜드(93) 및 트랜지스터 칩(70) 등이 몰드 수지(91)에 의해 패키징되어 있다.
다음으로, 제5 실시 형태에 따른 화합물 반도체 장치의 제조 방법에 대해 설명한다. 도 12a∼도 12b는, 제5 실시 형태에 따른 화합물 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도이다.
우선, 도 12a의 (a)에 도시한 바와 같이, 기판(71) 상에, 예를 들면 MOCVD법 또는 MBE법 등의 결정 성장법에 의해, 버퍼층(73), n형 GaN층(74), n- GaN층(75) 및 Mg 도프 화합물 반도체층(72)을 형성한다.
다음으로, 도 12a의 (b)에 도시한 바와 같이, Mg 도프 화합물 반도체층(72)의 전체면에 레이저광을 조사한다. 레이저광의 광원으로서는, 예를 들면 KrF 엑시머 레이저를 이용한다. 이때, 예를 들면 레이저광의 조사 밀도는 100mJ／㎠ 정도로 한다. 이 결과, Mg 도프 화합물 반도체층(72)의 전체의 온도가 상승하고, Mg이 활성화하여 홀이 발생한다. Mg 도프 화합물 반도체층(72)의 전체가 캐리어 저농도 영역(72b)으로 된다.
그 후, 도 12a의 (c)에 도시한 바와 같이, 캐리어 고농도 영역(72a)을 형성할 예정의 영역을 개방하는 개구부를 구비한 메탈 마스크 등의 마스크(107)를 캐리어 저농도 영역(72b) 상에 형성한다. 그리고, 도 12a의 (d)에 도시한 바와 같이, 개구부를 통해 캐리어 저농도 영역(72b)에 레이저광을 조사한다. 레이저광의 광원으로서는, 예를 들면 KrF 엑시머 레이저를 이용한다. 이때, 레이저광의 조사 밀도는 캐리어 저농도 영역(72b)의 형성 시의 조사 밀도보다도 높게, 예를 들면 250mJ／㎠ 정도로 한다. 이 결과, 캐리어 저농도 영역(72b)의 레이저광이 조사된 부분의 온도가 상승하고, 다시 Mg이 활성화하여 홀이 더 발생한다. 이 부분이 캐리어 고농도 영역(72a)으로 된다.
계속해서, 도 12b의 (e)에 도시한 바와 같이, 마스크(107)를 제거하고, 캐리어 고농도 영역(72a) 및 캐리어 저농도 영역(72b) 상에 n형 GaN층(76)을, 예를 들면 MOCVD법 또는 MBE법 등의 결정 성장법에 의해 형성한다. 다음으로, 도 12b의 (f)에 도시한 바와 같이, n형 GaN층(76)에, 캐리어 고농도 영역(72a)의 적어도 일부를 노출하는 개구부(77)를 형성한다.
그 후, 도 12b의 (g)에 도시한 바와 같이, 예를 들면 리프트 오프법에 의해, 개구부(77) 내에 게이트 전극(80g)을 형성하고, n형 GaN층(76) 상에 소스 전극(80s)을 형성한다. 게이트 전극(80g)의 형성 시에는, 예를 들면 Ni막(78g) 및 Au막(79g)을 증착법에 의해 형성한다. 소스 전극(80s)의 형성 시에는, 예를 들면 Ta막(78s) 및 Al막(79s)을 증착법에 의해 형성한다.
계속해서, 도 12b의 (h)에 도시한 바와 같이, 소스 전극(80s) 및 게이트 전극(80g) 등을 덮는 절연막(81)을 형성한다. 다음으로, 절연막(81)에, 소스 전극(80s)의 적어도 일부를 노출하는 개구부(82s) 및 게이트 전극(80g)의 적어도 일부를 노출하는 개구부(82g)를 형성한다. 그 후, 개구부(82s)를 통해 소스 전극(80s)에 접속되는 배선(83) 및 개구부(82g)를 통해 게이트 전극(80g)에 접속되는 배선(84)을 절연막(81) 상에 형성한다. 그리고, 배선(83) 및 배선(84)을 덮는 패시베이션막(85)을 형성한다.
이와 같이 하여, 도 10에 도시하는 구조의 화합물 반도체 장치[트랜지스터 칩(70)]를 제조할 수 있다.
(제6 실시 형태)
다음으로, 제6 실시 형태에 대해 설명한다. 제6 실시 형태는, 제2 또는 제3 실시 형태에 따른 화합물 반도체 장치를 구비한 PFC(Power Factor Correction) 회로에 관한 것이다. 도 13은, 제6 실시 형태에 따른 PFC 회로를 도시하는 결선도이다.
PFC 회로(250)에는, 스위치 소자(트랜지스터)(251), 다이오드(252), 초크 코일(253), 컨덴서(254) 및 컨덴서(255), 다이오드 브릿지(256) 및 교류 전원(AC)(257)이 설치되어 있다. 그리고, 스위치 소자(251)의 드레인 전극과, 다이오드(252)의 애노드 단자 및 초크 코일(253)의 일단자가 접속된다. 스위치 소자(251)의 소스 전극과, 컨덴서(254)의 일단자 및 컨덴서(255)의 일단자가 접속된다. 컨덴서(254)의 타단자와 초크 코일(253)의 타단자가 접속된다. 컨덴서(255)의 타단자와 다이오드(252)의 캐소드 단자가 접속된다. 컨덴서(254)의 양쪽 단자간에는, 다이오드 브릿지(256)를 통해 AC(257)가 접속된다. 컨덴서(255)의 양쪽 단자간에는, 직류 전원(DC)이 접속된다. 그리고, 본 실시 형태에서는, 스위치 소자(251)에, 제2 또는 제3 실시 형태의 HEMT가 이용되어 있다.
본 실시 형태에서는, 내압의 가일층의 향상을 실현하는 것에 더하여, 디바이스 동작 속도를 보다 향상시키는 AlGaN／GaN-HEMT를 PFC 회로(250)에 적용할 수 있다. 따라서, 신뢰성이 높은 PFC 회로(250)가 실현된다.
(제7 실시 형태)
다음으로, 제7 실시 형태에 대해 설명한다. 제7 실시 형태는, 제2 또는 제3 실시 형태에 따른 화합물 반도체 장치를 구비한 전원 장치에 관한 것이다. 도 14는, 제7 실시 형태에 따른 전원 장치를 도시하는 결선도이다.
전원 장치에는, 고압의 1차측 회로(261) 및 저압의 2차측 회로(262) 및 1차측 회로(261)와 2차측 회로(262)와의 사이에 배설되는 트랜스포머(263)가 설치되어 있다.
1차측 회로(261)에는, 제6 실시 형태에 따른 PFC 회로(250) 및 PFC 회로(250)의 컨덴서(255)의 양쪽 단자간에 접속된 인버터 회로, 예를 들면 풀브릿지 인버터 회로(260)가 설치되어 있다. 풀브릿지 인버터 회로(260)에는, 복수(여기서는 4개)의 스위치 소자(264a, 264b, 264c 및 264d)가 설치되어 있다.
2차측 회로(262)에는, 복수(여기서는 3개)의 스위치 소자(265a, 265b 및 265c)가 설치되어 있다.
본 실시 형태에서는, 1차측 회로(261)를 구성하는 PFC 회로(250)의 스위치 소자(251) 및 풀브릿지 인버터 회로(260)의 스위치 소자(264a, 264b, 264c 및 264d)에, 제2 또는 제3 실시 형태의 HEMT가 이용되고 있다. 한편, 2차측 회로(262)의 스위치 소자(265a, 265b 및 265c)에는, 실리콘을 이용한 통상적인 MIS형 FET(전계 효과 트랜지스터)가 이용되고 있다.
본 실시 형태에서는, 내압의 가일층의 향상을 실현하는 것에 더하여, 디바이스 동작 속도를 보다 향상시키는 신뢰성이 높은 고내압의 AlGaN／GaN-HEMT를 고압 회로인 1차측 회로(261)에 적용할 수 있다. 따라서, 신뢰성이 높은 대전력의 전원 장치가 실현된다.
(제8 실시 형태)
다음으로, 제8 실시 형태에 대해 설명한다. 제8 실시 형태는, 제2 또는 제3 실시 형태에 따른 화합물 반도체 장치를 구비한 고주파 증폭기에 관한 것이다. 도 15는, 제8 실시 형태에 따른 고주파 증폭기를 도시하는 결선도이다.
고주파 증폭기에는, 디지털ㆍ프리 디스토션 회로(271), 믹서(272a) 및 믹서(272b) 및 파워 앰프(273)가 설치되어 있다.
디지털ㆍ프리 디스토션 회로(271)는, 입력 신호의 비선형 변형을 보상한다. 믹서(272a)는, 비선형 변형이 보상된 입력 신호와 교류 신호를 믹싱한다. 파워 앰프(273)는, 제2 또는 제3 실시 형태의 HEMT를 구비하고 있고, 교류 신호와 믹싱된 입력 신호를 증폭한다. 또한, 본 실시 형태에서는, 예를 들면 스위치의 절환에 의해, 출력측의 신호를 믹서(272b)에서 교류 신호와 믹싱하여 디지털ㆍ프리 디스토션 회로(271)에 송출할 수 있다.
본 실시 형태에서는, 내압의 가일층의 향상을 실현하는 것에 더하여, 디바이스 동작 속도를 보다 향상시키는 AlGaN／GaN-HEMT를 고주파 증폭기에 적용할 수 있다. 따라서, 신뢰성이 높은 고내압의 고주파 증폭기가 실현된다.
다음으로, 본원 발명자가 상기한 실시 형태의 효과의 확인을 위해 행한 실험에 대해 설명한다.
(제1 실험)
제1 실험에서는, 제2 실시 형태 및 도 16에 도시하는 제1 참고예에 대해, 드레인-소스간의 전압 Vds와 드레인 전류 Id와의 관계 및 드레인-소스간에 전압을 계속 인가한 경우에 파괴가 일어날 때까지의 시간 t에 대해 조사하였다. 이들의 결과를 도 17에 나타낸다. 제1 참고예의 캐리어 고농도 영역(112a) 및 캐리어 저농도 영역(112b)의 형성 시에는, 캐리어 고농도 영역(112a)용의 Mg 도프 GaN층의 형성, 에칭 및 활성화 어닐링을 행한 후에, 캐리어 저농도 영역(112b)용의 Mg 도프 GaN층의 형성, 에칭 및 활성화 어닐링을 행하였다. 따라서, 불활성화 영역은 존재하지 않는다. 또한, 절연막(21) 대신에 전자 공급층과 접하도록 절연막(121)을 형성하였다.
도 17의 (a)에 도시한 바와 같이, 제2 실시 형태에서는, 동작 시이어도 비동작 시와 동등한 드레인 전류 Id가 얻어진 것에 대해, 제1 참고예에서는, 동작 시의 드레인 전류 Id가 비동작 시의 것에 비해 크게 감소하였다. 이것은, 2회의 Mg 도프 GaN층의 에칭 시에 전자 공급층에 데미지가 생겨 대량의 트랩이 발생하였기 때문이다. 즉, 제2 실시 형태에 따르면, 전류 콜랩스에 의한 전류량의 저하를 억제할 수 있다고 할 수 있다.
또한, 도 17의 (b)에 도시한 바와 같이, 제2 실시 형태에서는, 제1 참고예와 비교하여 파괴에 이르기까지의 시간이 길어졌다. 이것은, 제2 실시 형태에 있어서의 절연막(21)과 화합물 반도체층과의 계면이, 제1 참고예에 있어서의 절연막(121)과 화합물 반도체층과의 계면보다도 2DEG로부터 이격되어 있으므로, 내압이 향상되었기 때문이다. 즉, 제2 실시 형태에 따르면, 신뢰성을 향상시킬 수 있다고 할 수 있다.
따라서, 제2 실시 형태에 따르면, 동작 시의 온 저항의 증가 현상을 억제하고, 신뢰성이 높은 고내압의 AlGaN／GaN-HEMT가 실현된다. 제3 실시 형태도 마찬가지이다.
(제2 실험)
제2 실험에서는, 제4 실시 형태 및 도 18에 도시하는 제2 참고예에 대해, 애노드-캐소드간의 순전압 Vac와 애노드 전류 Ia와의 관계 및 애노드-캐소드간에 역전압을 계속 인가한 경우에 파괴가 일어날 때까지의 시간 t에 대해 조사하였다. 이들의 결과를 도 19에 나타낸다. 제2 참고예의 캐리어 고농도 영역(142a) 및 캐리어 저농도 영역(142b)의 형성 시에는, 캐리어 고농도 영역(142a)용의 Mg 도프 GaN층의 형성, 에칭 및 활성화 어닐링을 행한 후에, 캐리어 저농도 영역(142b)용의 Mg 도프 GaN층의 형성, 에칭 및 활성화 어닐링을 행하였다. 따라서, 불활성화 영역은 존재하지 않는다. 또한, 절연막(51) 대신에 전자 공급층과 접하도록 절연막(151)을 형성하였다.
도 19의 (a)에 도시한 바와 같이, 제4 실시 형태에서는, 동작 시이어도 비동작 시와 동등한 애노드 전류 Ia가 얻어진 것에 대해, 제2 참고예에서는, 동작 시의 애노드 전류 Ia가 비동작 시의 것에 비해 크게 감소하였다. 이것은, 2회의 Mg 도프 GaN층의 에칭 시에 전자 공급층에 데미지가 생겨 대량의 트랩이 발생하였기 때문이다. 즉, 제4 실시 형태에 따르면, 전류 콜랩스에 의한 전류량의 저하를 억제할 수 있다고 할 수 있다.
또한, 도 19의 (b)에 도시한 바와 같이, 제4 실시 형태에서는, 제2 참고예와 비교하여 파괴에 이르기까지의 시간이 길어졌다. 이것은, 제4 실시 형태에 있어서의 절연막(51)과 화합물 반도체층과의 계면이, 제2 참고예에 있어서의 절연막(151)과 화합물 반도체층과의 계면보다도 2DEG로부터 이격되어 있으므로, 내압이 향상되었기 때문이다. 즉, 제4 실시 형태에 따르면, 신뢰성을 향상시킬 수 있다고 할 수 있다.
따라서, 제4 실시 형태에 따르면, 동작 시의 온 저항의 증가 현상을 억제하고, 신뢰성이 높은 고내압의 AlGaN／GaN-고전자 이동도 다이오드가 실현된다.
(제3 실험)
제3 실험에서는, 제5 실시 형태 및 도 20에 도시하는 제3 참고예에 대해, 오프 시의 드레인-소스간 전압 Vds와 드레인 전류 Id와의 관계에 대해 조사하였다. 이 결과를 도 21에 나타낸다. 제3 참고예의 캐리어 고농도 영역(172a) 및 채널 영역의 형성 시에는, 캐리어 고농도 영역(172a)용의 Mg 도프 GaN층의 형성, 에칭 및 활성화 어닐링을 행한 후에, 의도적인 도핑을 행하고 있지 않은 i-GaN층(172b)을 캐리어 저농도 영역(72b) 대신에 형성하였다.
도 21에 나타낸 바와 같이, 제5 실시 형태에서는, 오프 시에 거의 드레인 전류 Id가 흐르지 않았던 것에 대해, 제3 참고예에서는, 오프 시에도 드레인 전류 Id가 흘렀다. 즉, 제5 실시 형태에서는 노멀리 오프 동작이 실현된 것에 대해, 제3 참고예에서는, 노멀리 오프 동작이 실현되지 않았다.
따라서, 제5 실시 형태에 따르면, 노멀리 오프 동작의 트랜지스터가 실현된다.
또한, 레이저광 등의 조사에 의해 캐리어를 발생시키는 화합물 반도체층에 포함되는 불순물(제1 불순물, 제2 불순물)은 Mg으로 한정되지 않고, 예를 들면 홀을 발생시키는 경우에는 C 등을 이용해도 되고, 전자를 발생시키는 경우에는 Si 등을 이용할 수 있다.
이하, 본 발명의 다양한 양태를 부기로서 통합하여 기재한다.
(부기 1)
기판과,
상기 기판의 상방에 형성된 화합물 반도체층을 갖고,
상기 화합물 반도체층은,
제1 불순물의 활성화에 의해 발생한 제1 도전형의 캐리어를 포함하는 제1 영역과,
상기 제1 불순물과 동일 종류의 제2 불순물의 활성화에 의해 발생한 캐리어를, 상기 제1 영역보다도 저농도로 함유하는 제2 영역을 갖는 것을 특징으로 하는 화합물 반도체 장치.
(부기 2)
상기 제1 도전형의 캐리어가 홀인 것을 특징으로 하는 부기 1에 기재된 화합물 반도체 장치.
(부기 3)
상기 제1 불순물 및 상기 제2 불순물이 Mg 또는 C인 것을 특징으로 하는 부기 2에 기재된 화합물 반도체 장치.
(부기 4)
상기 기판과 상기 화합물 반도체층과의 사이에 위치하는 전자 주행층과,
상기 전자 주행층과 상기 화합물 반도체층과의 사이에 위치하는 전자 공급층과,
상기 전자 주행층의 상방에 위치하는 소스 전극 및 드레인 전극과,
상기 제1 영역의 상방에 위치하는 게이트 전극을 갖고,
상기 제2 영역은, 평면에서 보아 상기 게이트 전극과 상기 드레인 전극과의 사이에 위치하는 것을 특징으로 하는 부기 1 내지 부기 3 중 어느 하나에 기재된 화합물 반도체 장치.
(부기 5)
상기 제2 영역의 상방에 위치하는 필드 플레이트 전극을 갖는 것을 특징으로 하는 부기 4에 기재된 화합물 반도체 장치.
(부기 6)
상기 기판과 상기 화합물 반도체층과의 사이에 위치하는 전자 주행층과,
상기 전자 주행층과 상기 화합물 반도체층과의 사이에 위치하는 전자 공급층과,
상기 전자 주행층의 상방에 위치하는 애노드 전극 및 캐소드 전극을 갖고,
상기 제1 영역 및 상기 제2 영역은, 평면에서 보아, 상기 제1 영역이 상기 애노드 전극측, 상기 제2 영역이 상기 캐소드 전극측으로 되도록 하여 상기 애노드 전극 및 상기 캐소드 전극의 사이에 위치하는 것을 특징으로 하는 부기 1 내지 부기 3 중 어느 하나에 기재된 화합물 반도체 장치.
(부기 7)
상기 기판과 상기 화합물 반도체층과의 사이에 위치하고, 제2 도전형의 캐리어를 포함하는 하부 화합물 반도체층과,
상기 제1 영역의 상방에 위치하는 게이트 전극과,
상기 제2 영역의 상방에 위치하는 소스 전극과,
상기 제2 영역과 상기 소스 전극과의 사이에 위치하고, 제2 도전형의 캐리어를 포함하는 상부 화합물 반도체층과,
상기 기판의 하방에 위치하는 드레인 전극을 갖는 것을 특징으로 하는 부기 1 내지 부기 3 중 어느 하나에 기재된 화합물 반도체 장치.
(부기 8)
부기 1 내지 부기 7 중 어느 하나에 기재된 화합물 반도체 장치를 갖는 것을 특징으로 하는 전원 장치.
(부기 9)
부기 1 내지 부기 7 중 어느 하나에 기재된 화합물 반도체 장치를 갖는 것을 특징으로 하는 고출력 증폭기.
(부기 10)
기판의 상방에 불순물을 함유하는 화합물 반도체층을 형성하는 공정과,
상기 화합물 반도체층의 제1 영역에 레이저광을 제1 조사 밀도로 조사함으로써, 그 제1 영역 내에서 상기 불순물을 활성화시켜 제1 도전형의 캐리어를 발생시키는 공정과,
상기 화합물 반도체층의 상기 제1 영역과는 상이한 제2 영역에 레이저광을 상기 제1 조사 밀도와는 다른 제2 조사 밀도로 조사함으로써, 그 제2 영역 내에서 상기 불순물을 활성화시켜 제1 도전형의 캐리어를 발생시키는 공정을 갖는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.
(부기 11)
상기 제1 도전형의 캐리어가 홀인 것을 특징으로 하는 부기 10에 기재된 화합물 반도체 장치의 제조 방법.
(부기 12)
상기 불순물이 Mg 또는 C인 것을 특징으로 하는 부기 11에 기재된 화합물 반도체 장치의 제조 방법.
(부기 13)
상기 화합물 반도체층을 형성하는 공정의 이전에,
상기 기판의 상방에 전자 주행층을 형성하는 공정과,
상기 전자 주행층의 상방에 전자 공급층을 형성하는 공정을 갖고,
또한, 상기 전자 주행층의 상방에 소스 전극 및 드레인 전극을 형성하는 공정과,
상기 제1 영역의 상방에 게이트 전극을 형성하는 공정을 갖고,
상기 제2 영역을, 평면에서 보아 상기 게이트 전극과 상기 드레인 전극과의 사이에 위치시키는 것을 특징으로 하는 부기 10 내지 부기 12 중 어느 하나에 기재된 화합물 반도체 장치의 제조 방법.
(부기 14)
상기 제2 영역의 상방에 필드 플레이트 전극을 형성하는 공정을 갖는 것을 특징으로 하는 부기 13에 기재된 화합물 반도체 장치의 제조 방법.
(부기 15)
상기 화합물 반도체층을 형성하는 공정의 이전에,
상기 기판의 상방에 전자 주행층을 형성하는 공정과,
상기 전자 주행층의 상방에 전자 공급층을 형성하는 공정을 갖고,
또한, 상기 전자 주행층의 상방에 애노드 전극 및 캐소드 전극을 형성하는 공정을 갖고,
상기 제1 영역 및 상기 제2 영역을, 평면에서 보아, 상기 제1 영역이 상기 애노드 전극측, 상기 제2 영역이 상기 캐소드 전극측으로 되도록 하여 상기 애노드 전극 및 상기 캐소드 전극의 사이에 위치시키는 것을 특징으로 하는 부기 10 내지 부기 12 중 어느 하나에 기재된 화합물 반도체 장치의 제조 방법.
(부기 16)
상기 화합물 반도체층을 형성하는 공정의 이전에,
상기 기판의 상방에 제2 도전형의 캐리어를 포함하는 하부 화합물 반도체층을 형성하는 공정을 갖고,
또한, 상기 제1 영역의 상방에 게이트 전극을 형성하는 공정과,
상기 제2 영역의 상방에 제2 도전형의 캐리어를 포함하는 상부 화합물 반도체층을 형성하는 공정과,
상기 상부 화합물 반도체층의 상방에 소스 전극을 형성하는 공정과,
상기 기판의 하방에 드레인 전극을 형성하는 공정을 갖는 것을 특징으로 하는 부기 10 내지 부기 12 중 어느 하나에 기재된 화합물 반도체 장치의 제조 방법.
1, 11, 41, 71 : 기판
2 : 화합물 반도체층
2a, 12a, 42a, 72a : 캐리어 고농도 영역
2b, 12b, 42b, 72b : 캐리어 저농도 영역
12, 42, 72 : Mg 도프 화합물 반도체층
14, 44 : 전자 주행층
15, 45 : 중간층
16, 46 : 전자 공급층
20g, 80g : 게이트 전극
20s, 80s : 소스 전극
20d, 80d : 드레인 전극
40a : 애노드 전극
40c : 캐소드 전극
74, 76 : n형 GaN층
75 : n- GaN층

Claims (10)

  1. 기판과,
    상기 기판의 상방에 형성된 화합물 반도체층
    을 갖고,
    상기 화합물 반도체층은,
    제1 불순물의 활성화에 의해 발생한 제1 도전형의 캐리어를 포함하는 제1 영역과,
    상기 제1 불순물과 동일 종류의 제2 불순물의 활성화에 의해 발생한 캐리어를, 상기 제1 영역보다도 저농도로 함유하는 제2 영역을 갖고,
    상기 제1 영역과 상기 제2 영역은, 상기 기판의 표면에 평행한 방향의 상이한 위치에 형성된 것을 특징으로 하는 화합물 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 도전형의 캐리어가 홀인 것을 특징으로 하는 화합물 반도체 장치.
  3. 제2항에 있어서,
    상기 제1 불순물 및 상기 제2 불순물이 Mg 또는 C인 것을 특징으로 하는 화합물 반도체 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 기판과 상기 화합물 반도체층과의 사이에 위치하는 전자 주행층과,
    상기 전자 주행층과 상기 화합물 반도체층과의 사이에 위치하는 전자 공급층과,
    상기 전자 주행층의 상방에 위치하는 소스 전극 및 드레인 전극과,
    상기 제1 영역의 상방에 위치하는 게이트 전극을 갖고,
    상기 제2 영역은, 평면에서 보아 상기 게이트 전극과 상기 드레인 전극과의 사이에 위치하는 것을 특징으로 하는 화합물 반도체 장치.
  5. 제4항에 있어서,
    상기 제2 영역의 상방에 위치하는 필드 플레이트 전극을 갖는 것을 특징으로 하는 화합물 반도체 장치.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 기판과 상기 화합물 반도체층과의 사이에 위치하는 전자 주행층과,
    상기 전자 주행층과 상기 화합물 반도체층과의 사이에 위치하는 전자 공급층과,
    상기 전자 주행층의 상방에 위치하는 애노드 전극 및 캐소드 전극을 갖고,
    상기 제1 영역 및 상기 제2 영역은, 평면에서 보아, 상기 제1 영역이 상기 애노드 전극측, 상기 제2 영역이 상기 캐소드 전극측으로 되도록 하여 상기 애노드 전극 및 상기 캐소드 전극의 사이에 위치하는 것을 특징으로 하는 화합물 반도체 장치.
  7. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 기판과 상기 화합물 반도체층과의 사이에 위치하고, 제2 도전형의 캐리어를 포함하는 하부 화합물 반도체층과,
    상기 제1 영역의 상방에 위치하는 게이트 전극과,
    상기 제2 영역의 상방에 위치하는 소스 전극과,
    상기 제2 영역과 상기 소스 전극과의 사이에 위치하고, 제2 도전형의 캐리어를 포함하는 상부 화합물 반도체층과,
    상기 기판의 하방에 위치하는 드레인 전극을 갖는 것을 특징으로 하는 화합물 반도체 장치.
  8. 제1항 내지 제3항 중 어느 한 항에 기재된 화합물 반도체 장치를 갖는 것을 특징으로 하는 전원 장치.
  9. 제1항 내지 제3항 중 어느 한 항에 기재된 화합물 반도체 장치를 갖는 것을 특징으로 하는 고출력 증폭기.
  10. 기판의 상방에 불순물을 함유하는 화합물 반도체층을 형성하는 공정과,
    상기 화합물 반도체층의 제1 영역에 레이저광을 제1 조사 밀도로 조사함으로써, 그 제1 영역 내에서 상기 불순물을 활성화시켜 제1 도전형의 캐리어를 발생시키는 공정과,
    상기 화합물 반도체층의 상기 제1 영역과는 상이한 제2 영역에 레이저광을 상기 제1 조사 밀도와는 상이한 제2 조사 밀도로 조사함으로써, 그 제2 영역 내에서 상기 불순물을 활성화시켜 제1 도전형의 캐리어를 발생시키는 공정
    을 갖는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.
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