JP7216387B2 - 電流狭窄型高出力縦型ヘテロ接合fetを製造する方法および装置 - Google Patents

電流狭窄型高出力縦型ヘテロ接合fetを製造する方法および装置 Download PDF

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特許法第30条第2項適用 ウェブサイトの掲載日 2017年8月25日 ウェブサイトのアドレス https://confit.atlas.jp/guide/event/jsap2017a/subject/5p-A301-8/classlist
特許法第30条第2項適用 開催日 2017年9月5日から2017年9月8日 集会名、開催場所 第78回応用物理学会秋季学術講演会 福岡国際会議場(福岡県福岡市博多区石城町2-1)・福岡国際センター(福岡県福岡市博多区築港本町2-2)・福岡サンパレス(福岡市博多区築港本町2-1)
本発明は、p型不純物がドープされたnまたはn型窒化ガリウム系化合物半導体をp型活性化する技術に関する。
Mgのようなp型不純物がドープされた窒化ガリウム系化合物半導体(GaN)は、例えばMOCVD法によりSi基板上に成長させることで得られる。このようなGaNは、内部で水素がp型不純物と結合するため高抵抗である。そこで従来より、電子線照射やアニーリングによりp型活性化することで、p型GaNを製造していた。
しかしながら、アニーリングによるp型活性化では、GaNの温度変化が緩やかである。そのため、p型不純物が表面に移動しやすく、また、p型活性化に時間を要していた。さらに、アニーリングでは局所的にp型活性化することが難しいという問題もあった。
また、電子線照射によるp型活性化では、局所的にp型活性化することは可能であるが、電子線を照射するための高真空装置が必要なこと、また、GaN結晶の表面に損傷(欠陥)汚れができやすいという問題があった。
本発明は、上記問題を解決するためになされたものであって、表面を損傷することなくnまたはn型GaNを短時間にp型活性化することができる技術を提供することを課題とする。
本発明者らは、上記目的を達成すべく鋭意検討した結果、nまたはn型GaNにレーザ光を照射することにより短時間にp型活性化させることができ、さらに、レーザ光の強度をアブレーション閾値未満とすることにより、結晶の表面に損傷が発生することを回避できることを見出した。
本発明はかかる知見に基づいて完成したものであり、下記の態様を有する。
〔項1〕
p型不純物がドープされたnまたはn型窒化ガリウム系化合物半導体をp型活性化してp型窒化ガリウム系化合物半導体を製造する方法であって、
前記nまたはn型窒化ガリウム系化合物半導体に、強度がアブレーション閾値未満のレーザ光を照射することにより、前記nまたはn型窒化ガリウム系化合物半導体をp型活性化することを特徴とする方法。
〔項2〕
前記レーザ光の強度は、10~100W/cmである、項1に記載の方法。
〔項3〕
前記レーザ光は、紫外レーザ光である、項1または2に記載の方法。
〔項4〕
前記レーザ光は、ArFエキシマレーザ光、または、Fエキシマレーザ光である、項3に記載の方法。
〔項5〕
前記レーザ光は、可視レーザ光である、項1または2に記載の方法。
〔項6〕
前記p型不純物は、マグネシウムである、項1~5のいずれか一項に記載の方法。
〔項7〕
半導体素子を製造する方法であって、
p型不純物がドープされたnまたはn型窒化ガリウム系化合物半導体の層を形成する形成工程と、
項1~6のいずれか一項に記載の方法によって、前記層をp型活性化する活性化工程と、
を含む、方法。
〔項8〕
前記半導体素子は電流狭窄型高出力縦型ヘテロ接合FETである、項7に記載の方法。
〔項9〕
p型不純物がドープされたnまたはn型窒化ガリウム系化合物半導体の層をp型活性化してp型窒化ガリウム系化合物半導体を製造する装置であって、
前記層に、強度がアブレーション閾値未満のレーザ光を照射するレーザ光源と、
前記層と前記レーザ光源との相対位置を制御する位置制御手段と、
を備え、
前記nまたはn型窒化ガリウム系化合物半導体は、前記レーザ光が照射されることによりp型活性化することを特徴とする装置。
〔項10〕
前記層からの散乱光を検知することにより、p型活性化しているか否かを観測する観測手段をさらに備える、項9に記載の装置。
本発明によれば、表面を損傷することなくnまたはn型GaNを局所的に所望の形状および深さで短時間にp型活性化することができる。
本発明の一実施形態に係る装置の概略構成図である。 レーザ光の強度を説明するためのグラフである。 (a)~(c)は、電流狭窄型高出力縦型ヘテロ接合FETを製造する方法の説明図である。 (a)および(b)は、電流狭窄型高出力縦型ヘテロ接合FETを製造する方法の説明図である。 (a)は、アブレーション閾値以上のレーザ光を照射した後のGaN結晶表面の画像であり、(b)は、アブレーション閾値未満のレーザ光を照射した後のGaN結晶表面の画像である。 (a)および(b)は、マスクを用いたn型GaNの局所的なp型活性化を検証する方法を示す説明図であり、(c)は、その検証結果を示すグラフである。 (a)および(b)は、レーザによって生じた結晶表面での熱の熱拡散によるn型GaNの内部のp型活性化を検証する方法を示す説明図である。 (a)は、図7(b)に示す積層体の表面の画像であり、(b)は、図8(a)のラインL3に沿った領域における接触電位差を示すグラフである。
以下、本発明の実施形態について添付図面を参照して説明する。なお、本発明は、下記の実施形態に限定されるものではない。
(装置構成)
図1は、本発明の一実施形態に係るp型GaNを製造する装置1の概略構成図である。装置1は、本発明に係るp型GaNを製造する方法を実施するために用いられる。本発明に係る方法は、p型不純物がドープされたnまたはn型GaNをp型活性化してp型GaNを製造する方法であって、前記nまたはn型GaNに、強度がアブレーション閾値未満のレーザ光を照射することによりp型活性化することを特徴とする。
図1に示すように、装置1は、レーザ光源2、可動ステージ3、制御コンピュータ4および光スペクトラムアナライザ5を主に備えている。
レーザ光源2は、レーザ光L1を出射する装置であり、本実施形態では、ArFエキシマレーザ光を出射する。
可動ステージ3は、p型不純物がドープされたn型GaNの層を有する試料Sを載置するための平面を有している。可動ステージ3の平面は、レーザ光L1の出射方向に略垂直なxy平面の方向に任意の位置に、制御コンピュータ4によって連続的にあるいは飛び飛びに移動することができる。
本実施形態において、n型GaNにドープされるp型不純物はマグネシウムであるが、必ずしもこれに限定されない。レーザ光源2と可動ステージ3との間には、レーザ光L1を試料Sに収束させるための光学系が設けられており、前記光学系は、例えばピンホール6、凹レンズ7および凸レンズ8で構成することができる。
レーザ光L1が試料Sのn型GaNに照射されると、GaNの表面で吸収された光エネルギーが瞬時に試料表面あるいはその近傍で熱を発生し、その瞬間的に上昇した熱がGaN中を伝導して、p型不純物と水素との結合を断ち切る。また、この熱伝導は極めて瞬間的であるため、p型不純物から断ち切られた水素は、外に拡散してGaN結晶から放出される。これにより、n型GaNは極めて短時間にp型活性化してp型GaNとなる。
また、レーザ光L1の強度はアブレーション閾値未満である。図2に示すように、アブレーション閾値とは、これを超えると表面からの構成原子放出数が急増する値であり、エッチングやデポジションでは、アブレーション閾値以上の強度のレーザ光が用いられる。これに対し、本実施形態では、レーザ光L1の強度をアブレーション閾値未満とすることにより、GaN結晶の表面を損傷することなく、n型GaNをp型活性化することができる。レーザ光L1の具体的な強度は、p型活性化するための時間、p型GaNの正孔濃度の目標値などによって適宜設定されるが、例えば、一秒間あたりのエネルギーとして、10~100W/cmが好ましい。また、レーザ光L1の強度をアブレーション閾値以下とするためには、超短パルスのレーザ光(ヘムト秒レーザ)を用いることが好ましい。
制御コンピュータ4は、可動ステージ3の動作を制御するものであり、汎用のパーソナルコンピュータで構成することができる。制御コンピュータ4には、試料Sのn型GaNの層におけるp型活性化すべき領域がプログラムされており、その領域の全てにレーザ光が照射されるように、可動ステージ3を移動させる。このように、可動ステージ3および制御コンピュータ4は、n型GaNとレーザ光源2との相対位置を制御する位置制御手段として機能する。
光スペクトラムアナライザ5は、可動ステージ3上の試料Sからの反射・散乱光L2のスペクトルを検知する装置である。光スペクトラムアナライザ5は、反射・散乱光L2から散乱光成分を検知することで、n型GaNがp型活性化しているか否かをその場で観測する観測手段として機能する。なお、本実施形態では、可動ステージ3と光スペクトラムアナライザ5との間に、反射・散乱光L2を光スペクトラムアナライザ5の受光部に収束させるための凸レンズ9が設けられている。
以上のように、本発明に係るp型GaNを製造する方法では、n型GaNにレーザ光を照射することにより、極めて短時間にp型GaNを製造することができる。また、レーザ光の強度がアブレーション閾値未満であるため、表面を損傷することなくn型GaNをp型活性化することができる。
また、レーザ光の種類は、照射によりGaNを短時間に加熱できるものであれば特に限定されず、紫外レーザ光および可視レーザ光のいずれも用いることができる。紫外レーザ光は、可視レーザ光よりも波長が短いため、マスクを用いることなく、非常に微細な領域をp型活性化することができる。レーザ光の波長を短くするほど、より局所的なp型活性化が可能となるが、特に、ArFエキシマレーザ光(193nm)や、Fエキシマレーザ光(157nm)を照射する装置は、半導体製造のリソグラフィ工程等で広く利用されているため、これを転用することで、上述の装置1を容易に構成することができる。
(応用例)
本発明に係るp型GaNの製造方法は、nまたはn型GaN型GaNを局所的にp型活性化する必要のある半導体素子の製造に好適である。以下では、そのような半導体素子として電流狭窄型高出力縦型ヘテロ接合FETを製造する方法について説明する。
図3(a)に示すように、ドレイン電極11、n型Si基板12、導電性AlNバッファ層13、高濃度n型GaN層14を順に積層し、さらに、高濃度n型GaN層14上にMOCVD法によりnまたはn型のMgドープGaN層15を形成する(形成工程)。さらに、図3(b)に示すように、MgドープGaN層15上にGaN層16、AlGaN層17およびマスク層18を形成する。このとき、MgドープGaN層15、GaN層16およびAlGaN層17の厚さは、それぞれ20nm~500nm程度とする。
その後、本実施形態に係る装置1を用いて、図3(c)に示すようにレーザ光L1を照射する。レーザ光L1は、マスク層18には遮られるが、GaN層16およびAlGaN層17を透過してMgドープGaN層15に到達する。これにより、MgドープGaN層15のレーザ光L1が到達した領域が急激に加熱されてp型活性化し、図4(a)に示すように、p型GaN15aが形成される(活性化工程)。
その後、マスク層18を除去し、図4(b)に示すように、AlGaN層17上に、ソース電極19、ゲート電極20およびSiNx層21を形成することにより、電流狭窄型高出力縦型ヘテロ接合FET10(以下、FET10)が完成する。p型GaN15aは、電流狭窄層として機能する。
従来の技術では、MgドープGaN層15を局所的にp型活性化するために、結晶成長法またはイオン注入法が用いられていたため、日単位の時間がかかっていた。これに対し、本実施形態では、レーザ光L1を照射するだけでMgドープGaN層15をp型活性化できるため、数分程度の時間で済む。これにより、FET10を製造するための時間と費用を大幅に減らすことができる。
(付記事項)
以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない限りにおいて、種々の変更が可能である。
上記実施形態では、本発明に係るp型GaNの製造方法を電流狭窄型高出力縦型ヘテロ接合FETの製造に応用する形態を例示したが、本発明に係る方法は、p型GaNを用いたあらゆる半導体素子に適用可能である。そのような半導体素子としては、FETの他、バイポーラトランジスタ、ショットキーダイオード、さらには、紫外LED、深紫外LED、白色LEDなどの発光素子が挙げられる。特に、Si基板上に局所的にFETやLEDを形成する用途や、ASICのようなオーダーメイド型生産の半導体素子の製造に適している。
また、n型GaNをp型活性化するために用いられるレーザ光は、可視レーザ光であってもよい。また、チタンサファイアレーザのように、波長が可変のレーザ光源を用いることにより、所望の波長のレーザ光を照射することができる。
また、上記実施形態では、主にn型GaNをp型活性化する方法および装置について説明したが、p型不純物のドープ量を増加させることにより、n型GaNをp型活性化することも可能である。
以下、本発明の実施例について説明するが、本発明は下記の実施例に限定されない。
(実施例1)
実施例1では、強度の異なるレーザ光をn型GaNに照射した後、GaN結晶の表面の状態を観察した。図5(a)は、強度が135W/cm(1.8mJ)のArFエキシマレーザ光を照射パルス数50Hzでn型GaNに照射した後における表面の画像である。上記の強度は、アブレーション閾値以上であるため、照射部分(左右に平行に延びる2つの線状領域)が損傷していることが分かる。
図5(b)は、強度が52.5W/cm(0.7mJ)のArFエキシマレーザ光をn型GaNに照射した後における表面の画像である。画像における照射部分および照射パルス数は、図5(a)におけるものと同一である。上記の強度はアブレーション閾値未満であるため、表面に損傷は見当たらない。
(実施例2)
実施例2では、Mgドープn型GaNをレーザ光照射によってp型活性化させたp型GaN、および従来の熱処理によってp型活性化させたp型GaNの物性を比較した。具体的には、MOCVD法によって3つのMgドープGaNの結晶を成長させた。Mgドーピング濃度は5.2×1019cmであった。2つのMgドープGaNにはそれぞれ、強度が225W/cm(3.0mJ、アブレーション閾値以上)および82.5W/cm(1.1mJ、アブレーション閾値未満)のArFエキシマレーザ光を150Hzで照射することによりp型活性化させた。比較例として、3つ目のMgドープGaNは、950℃の窒素雰囲気で20分間アニーリングすることによりp型活性化させた。これにより作製されたp型GaNの正孔濃度および正孔移動度をホール効果測定した。その結果を表1に示す。
Figure 0007216387000001
表1から、強度がアブレーション閾値未満のレーザ光を照射することにより、従来のアニーリングによって得られたp型GaNと同等の正孔濃度を有するp型GaNを得られることが分かった。
(実施例3)
実施例3では、マスクを用いてn型GaNの局所的なp型活性化を行った。具体的には、図6(a)に示すように、n型Si基板12、導電性AlNバッファ層13、高濃度n型GaN層14およびn型のMgドープGaN層15を順に積層した積層体を作製し、MgドープGaN層15上の一部に幅が3mmのマスク層18を形成した。MgドープGaN層15は、厚さが1.1μmであり、Mgドーピング濃度が5.2×1019cmであった。そして、MgドープGaN層15およびマスク層18の一部に、ArFエキシマレーザ光L1を照射した。レーザ光L1の強度は75W/cm(1.0mJ)、照射パルス数は150Hzであった。これにより、MgドープGaN層15のマスク層18に被覆されていなかった領域のみp型のGaN層15aとなった。
その後、マスク層18を除去し、図6(b)に示すように、一方のGaN層15aの中央部に2つのプローブ30を接触させ、プローブ30間に10Vの電圧を印加した。その後、プローブ30をGaN層15を経て他方のGaN層15aに移動させた。具体的には、プローブ30を、一方のGaN層15a上を2mm移動させ、GaN層15上を3mm移動させ、他方のGaN層15a上を3mm移動させた。このときのプローブ30間の電流値を電流計31で測定した。
図6(c)は、プローブ30の測定開始点からの位置と、プローブ30間の電流値との関係を示すグラフである。同グラフから、マスク層18に覆われていなかった領域のみp型活性化して低抵抗化されていることが分かる。これにより、マスクを用いることにより局所的なp型活性化が可能であることが確認できた。よって、波長の長いレーザ光を用いた場合であっても、マスクによって微細なパターンを形成することにより、局所的にp型活性化が可能である。
(実施例4)
実施例4では、熱拡散によりn型GaNの表面だけでなく、内部もp型活性化できることを検証した。具体的には、図7(a)に示すように、n型Si基板12、導電性AlNバッファ層13、高濃度n型GaN層14およびn型のMgドープGaN層15を順に積層した積層体を作製し、MgドープGaN層15上の一部に幅が4μmの2つのマスク層18を形成した。マスク層18の間隔は8μmであった。そして、MgドープGaN層15の全面およびマスク層18の一部に、ArFエキシマレーザ光L1を照射した。レーザ光L1の強度は75W/cm(1.0mJ)、照射パルス数は150Hzであった。これにより、図7(b)に示すように、MgドープGaN層15のマスク層18に被覆されていなかった領域のみp型のGaN層15aとなった。
図8(a)は、図7(b)に示す積層体の表面の画像である。図8(b)は、図8(a)のラインL3に沿った領域における接触電位差(Vcpd)を示すグラフである。接触電位差は、KFM(表面電位顕微鏡)によって測定した。図8(b)に示すグラフでは、照射領域の境界線を挟んだ1~2μmの領域(2~4μm、10~11μmの位置)において、接触電位差が変化している。このことから、レーザ光L1の照射による熱の拡散長が約1~2μmであり、n型GaNの内部もp型活性化できることが分かった。
1 装置
2 レーザ光源
3 可動ステージ(位置制御手段)
4 制御コンピュータ(位置制御手段)
5 光スペクトラムアナライザ(観測手段)
10 電流狭窄型高出力縦型ヘテロ接合FET
15 MgドープGaN層(n型窒化ガリウム系化合物半導体)
15a p型GaN層(p型窒化ガリウム系化合物半導体)
L1 レーザ光

Claims (9)

  1. 電流狭窄型高出力縦型ヘテロ接合FETを製造する方法であって、
    p型不純物がドープされたnまたはn型窒化ガリウム系化合物半導体の層を形成する形成工程と、
    前記nまたはn型窒化ガリウム系化合物半導体に、強度がアブレーション閾値未満のレーザ光を照射することにより、前記nまたはn型窒化ガリウム系化合物半導体の層をp型活性化する活性化工程と、
    を含むことを特徴とする方法。
  2. 前記レーザ光の強度は、10~100W/cmである、請求項1に記載の方法。
  3. 前記レーザ光は、紫外レーザ光である、請求項1または2に記載の方法。
  4. 前記レーザ光は、ArFエキシマレーザ光、または、Fエキシマレーザ光である、請求項3に記載の方法。
  5. 前記レーザ光は、可視レーザ光である、請求項1または2に記載の方法。
  6. 前記レーザ光は、ヘムト秒レーザである、請求項1~5のいずれか一項に記載の方法。
  7. 前記p型不純物は、マグネシウムである、請求項1~6のいずれか一項に記載の方法。
  8. 電流狭窄型高出力縦型ヘテロ接合FETを製造する装置であって、
    p型不純物がドープされたn またはn型窒化ガリウム系化合物半導体の層を形成する形成装置と、
    前記p型不純物がドープされたnまたはn型窒化ガリウム系化合物半導体の層をp型活性化してp型窒化ガリウム系化合物半導体を製造する活性化装置であって、
    前記層に、強度がアブレーション閾値未満のレーザ光を照射するレーザ光源と、
    前記層と前記レーザ光源との相対位置を制御する位置制御手段と、
    を備え、
    前記nまたはn型窒化ガリウム系化合物半導体は、前記レーザ光が照射されることによりp型活性化することを特徴とする活性化装置と、
    を備える、装置
  9. 前記活性化装置は、前記層からの散乱光を検知することにより、p型活性化しているか否かを観測する観測手段をさらに備える、請求項に記載の装置。
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000306854A (ja) 1999-04-20 2000-11-02 Sharp Corp 窒化ガリウム系p型化合物半導体層の活性化法
JP2001127002A (ja) 1999-10-27 2001-05-11 Sony Corp 半導体中の不純物の活性化方法および半導体装置の製造方法
JP2001176814A (ja) 1999-12-15 2001-06-29 Sony Corp 薄膜半導体装置の製造方法および装置
WO2005031832A1 (ja) 2003-09-24 2005-04-07 Matsushita Electric Industrial Co., Ltd. 不純物導入方法、不純物導入装置およびこれらを用いて形成した電子素子
JP2009081235A (ja) 2007-09-26 2009-04-16 Osaka Univ n型酸化物半導体の特性制御方法
JP2013062365A (ja) 2011-09-13 2013-04-04 Fujitsu Ltd 化合物半導体装置及びその製造方法
JP2015065241A (ja) 2013-09-24 2015-04-09 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0216726A (ja) * 1988-05-03 1990-01-19 Varian Assoc Inc イオン注入量の測定のための方法及び装置
JP3086014B2 (ja) * 1991-08-02 2000-09-11 日本電信電話株式会社 GaAs半導体能動層形成方法
JPH09266218A (ja) * 1996-03-28 1997-10-07 Nippon Steel Corp p型化合物半導体の低抵抗化方法
JPH11224957A (ja) * 1998-02-05 1999-08-17 Toshiba Corp 窒化物系半導体発光素子及びその製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000306854A (ja) 1999-04-20 2000-11-02 Sharp Corp 窒化ガリウム系p型化合物半導体層の活性化法
JP2001127002A (ja) 1999-10-27 2001-05-11 Sony Corp 半導体中の不純物の活性化方法および半導体装置の製造方法
JP2001176814A (ja) 1999-12-15 2001-06-29 Sony Corp 薄膜半導体装置の製造方法および装置
WO2005031832A1 (ja) 2003-09-24 2005-04-07 Matsushita Electric Industrial Co., Ltd. 不純物導入方法、不純物導入装置およびこれらを用いて形成した電子素子
JP2009081235A (ja) 2007-09-26 2009-04-16 Osaka Univ n型酸化物半導体の特性制御方法
JP2013062365A (ja) 2011-09-13 2013-04-04 Fujitsu Ltd 化合物半導体装置及びその製造方法
JP2015065241A (ja) 2013-09-24 2015-04-09 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置

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* Cited by examiner, † Cited by third party
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神谷格,短パルスレーザを用いた高効率深紫外LED実現の為のp‐AlGaNのドーパント高活性化,並びに低抵抗電極の形成法の開発,天田財団助成研究成果報告書,日本,公益財団法人 天田財団,2017年,30巻,p. 174-176

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