KR101298789B1 - 반도체 장치 - Google Patents

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가부시끼가이샤 도시바
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Abstract

본 발명의 일 실시형태에 따르면, 장치는, 기판과, 상기 기판에 또는 상기 기판 위에 형성된 기체와, 한 쌍의 배선을 포함한다. 상기 기체는 평면도 상에서 선 형상을 가지며 길이 방향을 따라 연장한다. 상기 한 쌍의 배선은, 상기 기체를 개재하여 상기 기체의 길이 방향으로 상기 기체의 양 측면에 형성된 제1 및 제2 촉매층과, 상기 기체의 길이 방향을 따라 연장하며 제각기 상기 제1 및 제2 촉매층과 접촉하도록 상기 기체의 양 측면에 형성된 제1 및 제2 그래핀층 - 상기 그래핀층들은 상기 기체의 양 측면에 대해 수직으로 적층된 복수의 그래핀을 제각기 포함함 - 을 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
관련 출원에 대한 상호 참조
본 출원은 일본특허출원 제2010-193964호(2010년 8월 31일 출원)에 기초한 것으로, 그에 대한 우선권을 주장하며, 그 전체 내용은 본원에 참조로서 원용된다.
본 발명의 실시형태는 반도체 장치에 관한 것이다.
평면(planar) 그래핀을 배선으로서 사용하는 공지 기술이 있다.
본 발명의 실시형태는 그래핀층을 소형 배선 구조 및 저저항을 갖는 배선으로서 구비한 반도체 장치를 구현한다.
본 발명의 일 실시형태에 따르면, 장치는, 기판과, 상기 기판에 또는 상기 기판 위에 형성된 기체(base body)와, 한 쌍의 배선을 포함한다. 상기 기체는 평면도 상에서 선 형상을 가지며 길이 방향을 따라 연장한다. 상기 한 쌍의 배선은, 상기 기체를 개재하여 상기 기체의 길이 방향으로 상기 기체의 양 측면에 형성된 제1 및 제2 촉매층과, 상기 기체의 길이 방향을 따라 연장하며 제각기 상기 제1 및 제2 촉매층과 접촉하도록 상기 기체의 양 측면에 형성된 제1 및 제2 그래핀층 - 상기 그래핀층들은 상기 기체의 양 측면에 대해 수직으로 적층된 복수의 그래핀을 제각기 포함함 - 을 포함한다.
본 발명의 일 실시형태에 따르면, 반도체 장치의 저저항을 갖는 소형 배선 구조를 얻을 수 있다.
도 1은 본 발명의 제1 실시형태에 따른 반도체 장치의 사시도.
도 2는 선분 Ⅱ-Ⅱ를 따라 취한 반도체 장치의 수직 단면도.
도 3a 내지 도 3h는 제1 실시형태에 따른 반도체 장치를 제조하는 공정을 나타내는 수직 단면도.
도 4는 본 발명의 제2 실시형태에 따른 반도체 장치의 수직 단면도.
도 5a 내지 도 5c는 제2 실시형태에 따른 반도체 장치를 제조하는 공정을 나타내는 수직 단면도.
도 6은 제3 실시형태에 따른 반도체 장치의 수직 단면도.
평면 그래핀을 배선으로서 사용하는 기술이 있다. 육각 격자 구조를 갖는 그래핀은 양자 전도 특성(quantized conductance characteristic)을 가지므로 저저항 배선 재료로서 사용된다. 그래핀 배선은 두 가지 종별, 즉 배선의 에지 부분에서의 탄소의 배열이 지그재그 형태가 되도록 육각 격자 구조가 배열된 지그재그형과, 배선의 에지 부분에서의 탄소의 배열이 암체어(armchair) 형태가 되도록 육각 격자 구조가 배열된 암체어형으로 분류된다.
그러나, 배선의 폭이 좁으면, 배선의 폭 방향으로의 육각 격자의 수가 적다. 이에 따라, 에지 구조가 암체어형인 배선에서는, 그래핀 단부에서의 에지 효과의 영향이 증가한다. 이러한 이유로, 그래핀 단부에서의 캐리어의 확산 또는 그래핀의 밴드 구조의 변화가 심하여지고, 배선 저항이 증가될 수 있다. 구체적으로는, 40 ㎚ 이하의 폭을 가지며 암체어형 에지 구조를 갖는 미세 배선에서, 폭 방향으로의 육각 격자의 수가 감소함으로 인해 배선 저항이 증가한다.
실제, 그래핀 배선의 에지 구조를 지그재그 형상으로만 제어하는 것은 곤란하며, 지그재그형과 암체어형이 혼합되어 사용된다. 따라서, 그래핀 배선의 폭이 줄어들 경우 배선의 저항이 증가하는 문제가 있어왔다. 이 문제를 피하기 위해서, 배선은, 배선 저항을 증가시키지 않을 정도로 충분한 폭을 가질 것이 요구된다. 그러나, 이렇게 하면 배선 구조의 소형화가 저해된다.
(제1 실시형태)
도 1은 제1 실시형태에 따른 반도체 장치(100)의 사시도이다. 도 2는 선분 Ⅱ-Ⅱ를 따라 취한 반도체 장치(100)의 수직 단면도이다. 아래에서는 반도체의 배선을 예를 통해 설명하고 있지만, 본 발명은 반도체의 배선에 한정되지 않는다. 본 발명은 다른 장치에 대한 다른 배선에도 적용이 가능하다.
도 1 및 도 2에 도시한 바와 같이, 반도체 장치(100)는 배선(10), 평면도 상으로 선 형상을 가지고 길이 방향을 따라 연장하는 배선(10)의 상면과 측면을 덮는 보호막(4), 제각기 배선(10)의 저면 및 상면에 접속되는 컨택트 플러그(3 및 6), 및 컨택트 플러그(3)를 거쳐 배선(10)에 접속되는 도전성 부재(1)를 포함한다. 컨택트 플러그(3)는 절연층(2) 내에 형성된다. 배선(10), 보호막(4), 및 컨택트 플러그(6)는 절연층(5) 내에 형성된다. 도 1에는, 도전성 부재(1), 절연층(2 및 5), 보호막(4)은 도시되어 있지 않다.
배선(10)은 코어 부재(11), 길이 방향 L로 코어 부재(11)의 양 측면에 형성된 베이스층(12), 베이스층(12)을 거쳐 코어 부재(11)의 양 측면에 형성된 촉매층(13), 및 베이스층(12)과 촉매층(13)을 거쳐 코어 부재(11)의 양 측면에 형성된 그래핀층(14)을 포함한다. 베이스층(12)은 코어 부재(11)를 개재한 상태로 코어 부재(11)의 양 측면에 형성된다. 촉매층(13)은 베이스층(12)을 거쳐 코어 부재(11)를 개재한 상태로 코어 부재(11)의 양 측면에 형성된다. 그래핀층(14)은 베이스층(12)과 촉매층(13)을 거쳐 코어 부재(11)의 양 측면에 형성된다.
배선(10) 내의 전류는, 기본적으로, 배선(10)의 길이 방향 L로 그래핀층(14)을 통해 흐른다.
코어 부재(11)는, 예를 들어, Ti, Ta, Ru 또는 W 등의 금속으로 이루어진다. 배선(10) 내의 전류가 기본적으로 그래핀층(14)을 통해 흐르므로, 코어 부재(11)는 도전성을 갖지 않아도 된다. 그러나, 도전성을 구비한 코어 부재(11)는 컨택트 플러그(3 및 6)에 대한 배선(10)의 접속을 용이하게 한다.
또한, 코어 부재(11)의 재료로서는, 다결정 실리콘(Si)과 같이 양호한 가공성을 갖는 재료를 사용하여도 된다. 양호한 가공성을 구비한 재료를 사용함으로써, 코어 부재의 폭에 대한 높이의 비를 증가시켜서, 배선(10)의 폭 W1에 대한 그래핀층(14)의 폭 W2의 비를 또한 증가시킬 수 있다.
베이스층(12)은 그래핀층(14)을 구성하는 그래핀을 성장시키는데 있어서의 촉진자로서의 기능을 갖는다.
베이스층(12)은, 예를 들어, Ti, Ta, Ru 또는 W과 같은 금속의 질화물 또는 산화물로 이루어진다. 코어 부재(11)가 금속으로 이루어지는 경우, 베이스층(12)은 코어 부재(11)의 표면을 질화 또는 산화시켜서 얻어질 수 있다. 또한, 베이스층(12)은 복수의 서로 다른 층으로 이루어지는 적층 구조를 가져도 된다.
코어 부재(11)가 금속성 재료로 이루어지는 경우, 베이스층(12)을 배치하지 않고서 그래핀(14)이 형성될 수 있다. 그러나, 그래핀층(14)을 구성하는 그래핀을 효과적으로 성장시키기 위해서는, 예컨대, 순수 금속보다 높은 촉매성의 질화물을 사용하여 베이스층(12)을 형성하는 것이 바람직하다. 또한, 금속 질화물 등의 높은 촉매성 재료로 코어 부재(11)가 이루어지는 경우에는, 베이스층(12)은 배치하지 않아도 된다.
촉매층(13)은 그래핀층(14)을 구성하는 그래핀을 성장시키는데 촉매로서 기능하는 촉매 재료로 이루어진다. 촉매 재료로서는, Co, Ni, Fe, Ru 또는 Cu 등의 단체금속, 또는 합금 또는 상기 단체금속들을 포함하는 카바이드를 사용할 수 있다. 촉매층(13)은 균일한 그래핀을 얻기 위해서 이음매없이 연속적인 막인 것이 바람직하다. 이 촉매층은 연속적인 막으로서 0.5 ㎚ 이상의 두께를 갖는다.
그래핀층(14)은, 촉매층(13)의 촉매 작용으로 인해 성장하는 한 개 내지 수십 개의 그래핀으로 이루어지며, 양자 전도 특성을 구비한다. 본 명세서에서, "그래핀"이라는 용어는 그라파이트의 단층막이며, 탄소가 육각 격자 형상으로 배열된 구조를 갖는다. 그래핀층(14)이 배선(10)의 길이 방향 L로 연속적으로 형성되므로, 전자의 이동 경로는 배선(10)의 길이 방향 L을 따라 형성된다.
그래핀에서의 전자의 평균 자유 경로는 대략 100 ㎚ 내지 1 ㎛이며, 다수의 LSI 디바이스에서 현재 사용되고 있는 저저항 금속성 재료인 구리(Cu) 중에서의 전자의 평균 자유 경로(대략 40 ㎚)보다 훨씬 길다. 이러한 이유로, 그래핀은 저저항 재료이고, 따라서 배선(10)의 도전층으로서 사용될 수 있다.
도 1에 도시하는 바와 같이, 그래핀층(14)의 폭 W2의 방향은 배선(10)의 높이 방향과 동일하므로, 그래핀층(14)의 폭 W2을 증가시키기 위해 배선(10)의 높이를 증가시키는 것이 요구된다. 이러한 이유로, 배선(10)의 폭 W1을 증가시키는 대신에, 그래핀층(14)의 폭 W2을 증가시킴으로써, 폭 W2 방향으로의 육각 격자의 수가 감소할 때 일반적으로 유발되는 배선 저항의 증가를 억제할 수 있다.
즉, 폭 W2가 폭 W1보다 큰 배선(10)을 형성함으로써, 미세한 저저항 배선 구조를 얻을 수 있다. 예를 들어, 100 ㎚의 폭 W2을 갖는 그래핀층(14)을 구비한 10 ㎚의 폭 W1을 갖는 배선(10)을 형성할 수 있다.
도전성 부재(1)는, 예를 들어, 트랜지스터나 커패시터 등의 반도체 소자가 형성된 반도체 기판, 또는 배선과 같은 도전성 부재이다.
절연층(2 및 5)은 테트라에톡시실란(TEOS) 막과 같은 절연층이다.
컨택트 플러그(3)는, 중앙부(3a)와 그 저면 및 측면을 덮는 표면층(3b)을 포함한다. 컨택트 플러그(6)는, 중앙부(6a)와 그 저면 및 측면을 덮는 표면층(6b)을 포함한다. 컨택트 플러그(3)와 컨택트 플러그(6) 중의 어느 하나만의 형성으로 충분할 수 있다.
중앙부(3a) 및 중앙부(6a)는, 예를 들어, W, Cu 또는 Al 등의 금속으로 이루어진다. 표면층(3b) 및 표면층(6b)은 작은 접촉 저항으로 그래핀과 접촉하게 되는 접촉을 형성함에 있어 유리한 재료로 이루어진다. 구체적으로는, 표면층(3b) 및 표면층(6b)은 그래핀과 유사한 동작 기능을 구비한 Pd, Au, Ag, Ta, Cr, Fe, Mo 또는 W로 이루어질 수 있거나, 또는 탄소와 반응하기 쉬운 Ti 또는 Ni로 이루어질 수 있다. 보다 바람직하게는, 표면층(3b) 및 표면층(6b)의 재료는 Pd이다. Pd는 전술한 바와 같이, 그래핀과 유사한 동작 기능을 갖는 점에 특징이 있으며 높은 탄소 용해도를 갖는다. 구체적으로는, Ti를 표면층(3b) 및 표면층(6b)의 재료로서 사용하는 경우에, 표면층(3b) 및 표면층(6b)은 그래핀층(14)과 반응하여, 계면상에 TiC 막을 형성한다. 그 결과, 접촉 저항을 보다 감소시킬 수 있다. 표면층(3b) 및 표면층(6b)은 형성되지 않아도 되지만, 컨택트 플러그(3) 및 컨택트 플러그(6)와 배선(10) 사이의 접촉 저항을 감소시키는 측면에서는 표면층(3b) 및 표면층(6b)을 형성하는 것이 바람직하다.
또한, 컨택트 플러그(3) 및 컨택트 플러그(6)는 그래핀층(14)에 직접 접속되는 것이 바람직하다. 구체적으로는, 도 2에 도시된 바와 같이 표면층(3b) 및 표면층(6b)이 형성되는 경우에, 표면층(3b) 및 표면층(6b)은 그래핀층(14)에 직접 접속되는 것이 바람직하다. 보다 바람직하게는, 표면층(3b) 및 표면층(6b)은 가능한 큰 접촉 면적으로 그래핀층(14)에 직접 접속된다.
또한, 그래핀층(14)의 표면 이외의 단부에 컨택트 플러그(3) 및 컨택트 플러그(6)가 직접 접속되므로, 컨택트 플러그(3) 및 컨택트 플러그(6)는 그래핀층(14)을 구성하는 복수의 적층된 그래핀 중의 적어도 2개에 직접 접속될 수 있다.
보호막(4)은 배선(10)에 포함되어 있는 금속 원자들이 확산되는 것을 방지하는 기능과, 절연층(5) 내에 컨택트 플러그(6)를 위한 컨택트 홀을 형성할 때에 에칭 스토퍼로서의 기능을 갖는다. 보호막(4)은 SiN 등의 절연 재료로 이루어진다.
또한, 그래핀층(14)의 표면(즉, 배선(10)의 측면)을 덮는 대략 2 ㎚ 두께를 갖는 금속막이 제공될 수 있다. 상기 금속막을 형성함으로써, 그래핀층(14)에 그래핀이 불연속적으로 있는 에리어를 포함할 경우에도, 전기 전도가 보상될 수 있다. 금속막의 재료로서는, Au, Pd, Ag, Ta, Cr, Fe, Mo 또는 W 등의 그래핀과 유사한 동작 기능을 갖는 재료를 사용하는 것이 바람직하다. 상기 금속 재료를 그래핀에 형성하더라도, 상기 금속 재료는 그래핀층의 디락 포인트(Dirac point)를 변경시키지 않으며, 또한 그래핀을 통해 전도되는 캐리어의 이동 속도를 감소시키지 않는다.
이하, 본 실시형태에 따른 반도체 장치(100)의 제조 방법의 일례를 설명한다.
도 3a 내지 도 3h는 제1 실시형태에 따른 반도체 장치(100)를 제조하는 방법을 나타내는 수직 단면도이다.
우선, 도 3a에 도시된 바와 같이, 도전성 부재(1)에 컨택트 플러그(3)를 포함하는 컨택트층 절연층(2)이 형성된다.
다음으로, 도 3b에 도시된 바와 같이, 절연층(2)에 금속막(15)이 형성된다. 혹은, 금속막(15)을 대신하여, 코어 부재(11)의 재료의 측면에서, 서로 다른 재료로 이루어진 막이 형성된다.
다음으로, 도 3c에 도시한 바와 같이, 포토리소그래피 및 반응성 이온 에칭(RIE)에 의해 금속막(15)을 패턴화하고, 코어 부재(11)로 가공한다.
다음으로, 도 3d에 도시한 바와 같이, 코어 부재(11)의 표면에 대해 질화 처리를 실시하여 질화막(16)을 형성한다. 혹은, 질화막(16)을 대신하여, 베이스층(12)의 재료의 측면에서, 서로 다른 재료로 이루어진 막이 형성되어도 된다. 또한, 금속막(15)을 대신하여 금속 질화막을 사용하여 금속 질화물로 이루어진 코어 부재(11)를 형성하는 경우에는, 질화막(16)을 형성하지 않아도 된다.
다음으로, 도 3e에 도시한 바와 같이, 화학 기상 증착(CVD) 기술에 의해 질화막(16)의 표면을 덮도록 촉매막(17)이 형성된다.
다음으로, 도 3f에 도시한 바와 같이, 촉매막(17)과 질화막(16)의 전체 면적을 이방성 에칭에 의해 에칭하여 절연층(2)의 상면과 코어 부재(11)의 상면 부분을 제거한다. 그 결과, 촉매막(17)과 질화막(16)이 제각기 촉매층(13)과 베이스층(12)으로 가공된다. 또한, 코어 부재(11)의 상면 상의 촉매막(17)과 질화막(16) 부분이 제거되지 않아도 된다.
다음으로, 도 3g에 도시한 바와 같이, CVD 기술에 의해 촉매층(13)의 측면 상에 그래핀을 성장시켜 그래핀층(14)을 형성한다. 그래핀의 카본 소스로서는, 메탄 또는 아세틸렌과 같은 하이드로카본계의 가스, 또는 이들의 혼합 가스가 사용될 수 있다. 또한, 캐리어 가스로서는, 수소 가스나 희 가스(rare gas)가 사용될 수 있다.
이하, 그래핀층(14)을 형성하는 방법의 상세에 대한 일례를 설명한다. 먼저, 응집으로 인한 촉매층(13)의 초미립자화(microparticulation)를 억제하기 위해, 플라즈마 처리가 실시된다. 촉매층(13)의 초미립자화를 억제하고 촉매층(13)의 표면의 연속성을 유지함으로써, 그래핀의 균일한 성장을 촉진시킬 수 있다. 수소 가스나 희 가스를 플라즈마 처리에서 사용되는 토출 가스로서 사용하는 것이 바람직하지만, 수소 가스와 희 가스의 혼합 가스를 사용하여도 된다. 처리 온도가 낮을수록, 효과는 더 크다. 상기 플라즈마 처리는 실온에서 행하는 것이 바람직하다. 또한, 상대적으로 강한 플라즈마가 바람직하며, 고출력 리모트 플라즈마 또는 통상적인 플라즈마에 대한 노출은 상기 효과를 더욱 높인다.
그래핀층(14)의 형성 온도가 낮을 경우, 예를 들어, 그래핀층(14)의 형성 온도가 600 ℃ 이하일 경우에는, 촉매층(13)의 표면이 거칠기를 갖는 것이 바람직하며, 낮은 온도에도 불구하고 상기 거칠기에 의해 그래핀 형성을 활성화하는 것이 가능하다. 따라서, 그래핀층(14)을 형성하기 전에 촉매층(13)의 표면에 거칠기를 부여하는 것이 바람직하다.
다음으로, 촉매층(13)이 탄화된다. 토출 가스로서, 메탄 및 아세틸렌 등의 하이드로카본계 가스 또는 이들의 혼합 가스가 사용될 수 있다. 캐리어 가스로서는, 수소 가스나 희 가스가 사용될 수 있다. 상기 프로세스는, 후술하는 그래핀 형성시의 처리 온도보다 낮은 온도에서 그리고 그라파이트막이 형성될 수 있는 온도에서 수행되어야 한다. 바람직하게는, 상기 온도는 대략 150 ℃ 내지 600 ℃이다. 또한, 처리 시간은 짧아도 된다. 또한, 이 프로세스는 상대적으로 강한 플라즈마를 사용하여 행해지는 것이 바람직하다.
다음으로, 촉매층(13)의 탄화층의 촉매 작용 및 품질 향상을 위한 플라즈마 처리가 행해진다. 토출 가스로서는 희 가스가 사용되는 것이 바람직하다. 처리 온도는 촉매층(13)의 탄화시의 처리 온도와 후술하는 그래핀 형성시의 처리 온도 사이의 중간인 것이 바람직하다. 이 처리에서는 상대적으로 약한 플라즈마가 사용될 수 있으며, 리모트 플라즈마를 사용하는 것이 바람직하다.
마지막으로, 그래핀이 형성된다. 토출 가스로서는, 하이드로카본계 가스 또는 그 혼합 가스가 사용될 수 있다. 처리 온도는 대략 200 ℃ 내지 1000 ℃이다. 구체적으로는, 처리 온도는 대략 350 ℃인 것이 바람직하다. 처리 온도가 200 ℃ 미만이면, 충분한 성장 속도를 얻을 수 없어, 그래핀이 거의 성장하지 않는다. 200 ℃ 이상의 온도에서는, 그래핀 성장이 일어나서, 균일한 그래핀막이 형성된다. 이 처리 온도는 통상의 LSI 디바이스의 배선 형성 공정에서 사용되는 온도 이하이며, 그래핀 형성 공정은 반도체 공정과 양호한 친화성을 갖는다.
본 공정에서는, 전자를 제거하고 촉매층(13)에 라디칼만을 공급하는 것이 중요하며, 따라서 매우 약한 플라즈마를 리모트로 제어하여 사용하는 것이 바람직하다. 또한, 이온과 전자를 제거하기 위해서, 효과적인 기술은 기판의 상부에 전극을 설치하고 전압을 인가하는 것이다. 바람직하게는, 인가 전압은 대략 0 V 내지 ±100 V 이다.
그래핀층(14)은 전술한 여러 단계의 처리에 의해 얻을 수 있다. 그래핀층(14)은 하이드로카본계 가스를 사용하여 단일 조건하에서 CVD 기술에 의해 형성될 수 있다. 그러나, 전술한 여러 단계의 프로세스를 사용함으로써, 낮은 온도 조건 하에서 균일성이 보다 양호한 그래핀층(14)이 형성될 수 있다. 그래핀 형성 온도를 낮춤으로써, 고온의 프로세스에 기인하는 반도체 장치(100)의 부재에 대한 악 영향을 억제할 수 있다. 또한, 균일하게 성장한 그래핀은 그래핀층(14)에서의 전기 전도를 촉진시켜서 배선(10)의 저항을 감소시킨다.
그래핀층(14)의 표면을 덮는 금속막을 형성하면, 도 3f에 도시한 촉매막(17)과 질화막(16)을 처리하는 공정을 행하지 않아도 된다. 이 경우에는, 그래핀층(14)과 금속막이 촉매막(17)에 형성되고나서, 금속막, 그래핀층(14), 촉매막(17) 및 질화막(16)이 처리된다.
다음으로, 도 3h에 도시한 바와 같이, 보호막(4)과 절연층(5)이 형성된다. 보호막(4)은 배선(10) 및 절연층(2)의 표면을 덮도록 CVD 기술에 의해 형성된다. 절연층(5)은 CVD 기술에 의해 보호막(4)에 형성된다.
다음으로, 절연층(5) 내에 컨택트 플러그(6)가 형성되고, 이에 의해 도 2에 도시한 바와 같은 반도체 장치(100)가 제조된다. 컨택트 플러그(6)는 절연층(5) 내에 형성된 컨택트 홀 내에 중앙부(6a)와 표면층(6b)의 재료막을 포토리소그래피 및 RIE에 의해 채워넣음으로써 형성된다. 또한, 컨택트 홀이 형성되면, 보호막(4)은 에칭 스토퍼로서 사용될 수 있다.
(제2 실시형태)
본 발명의 제2 실시형태는 그래핀층이 배선의 측면과 상면에 형성되는 점에 있어서 제1 실시형태와 상이하다. 따라서, 제2 실시형태에서는, 그래핀층과 컨택트 플러그 사이의 접촉 저항을 감소시킬 수 있다. 또한, 배선의 상면에도 그래핀층이 접속되므로, 코어 부재의 높이를 증가시키지 않고서 그래핀층의 폭을 증가시킬 수 있다. 이에 따라서, 그래핀층의 폭 방향으로 배열된 육각 격자의 수를 증가시킬 수 있고, 이에 의해 에지 효과로 인해 배선 저항이 증가하는 것을 억제할 수 있다. 여기서는, 제1 실시형태와 마찬가지인 점에 대한 설명은 간략화하거나 또는 그 설명을 반복하지 않는다.
도 4는 제2 실시형태에 따른 반도체 장치(200)의 수직 단면도이다.
반도체 장치(200)는 배선(20), 배선(20)의 측면 및 상면을 덮는 보호막(4), 배선(20)의 저면 및 상면에 각각 접속된 컨택트 플러그(3 및 6), 및 컨택트 플러그(3)를 거쳐 배선(20)에 접속된 도전성 부재(1)를 포함한다. 컨택트 플러그(3)는 절연층(2) 내에 형성된다. 배선(20), 보호막(4) 및 컨택트 플러그(6)는 절연층(5) 내에 형성된다.
배선(20)은 코어 부재(21), 코어 부재(11)의 양 측면 및 상면에 형성된 베이스층(22), 베이스층(22)을 거쳐 코어 부재(21)의 양 측면 및 상면에 형성된 촉매층(23), 및 베이스층(22) 및 촉매층(23)을 거쳐 코어 부재(21)의 양 측면 및 상면에 형성된 그래핀층(24)을 포함한다.
코어 부재(21), 베이스층(22), 촉매층(23) 및 그래핀층(24)은, 제1 실시형태의 코어 부재(11), 베이스층(12), 촉매층(13) 및 그래핀층(14)과 동일한 재료로 각각 이루어진다.
그래핀층(24)과의 접촉 면적을 증대시키고 접촉 저항을 줄이기 위해, 배선(20) 상의 그래핀층(24)을 관통하도록 컨택트 플러그(6)가 형성되는 것이 바람직하다. 도 4의 컨택트 플러그(6) 위의 점선은 컨택트 플러그(6)가 존재하지 않는 단면에 있어서의 베이스층(22), 촉매층(23) 및 그래핀층(24)의 위치를 나타낸다.
이하, 본 실시형태에 따른 반도체 장치(200)의 제조 방법의 일례를 설명한다.
도 5a 내지 도 5c는 제2 실시형태에 따른 반도체 장치(200)를 제조하는 공정을 나타내는 수직 단면도이다.
먼저, 도 5a에 도시한 바와 같이, 도 3d에 도시된 질화막(16)을 형성하는 공정이, 제1 실시형태와 마찬가지의 방법으로 행해진다. 본 실시형태에서는, 질화막(또는, 질화막에 상당하는 임의의 막)이 처리되지 않기 때문에, 예를 들어, 당해 질화막으로 이루어진 베이스층(22)이 이 단계에서 얻어진다.
다음으로, 도 5b에 도시한 바와 같이, 선택적 CVD 기술에 의해 베이스층(22)의 표면에 촉매층(23)이 선택적으로 형성된다.
다음으로, 도 5c에 도시한 바와 같이, CVD 기술에 의해 촉매층(23)의 표면에 그래핀이 성장하여 그래핀층(24)을 형성한다.
보호막을 형성하는 공정에 이어지는 공정은 제1 실시형태와 마찬가지의 방법으로 행해진다. 그러나, 배선(20) 상의 그래핀층(24)을 관통하도록 컨택트 플러그(6)를 형성하는 것이 바람직하다.
(제3 실시형태)
본 발명의 제3 실시형태는, 배선 내의 두 개의 그래핀층이 두 개의 독립적인 배선으로서 기능하는 점에 있어서 제1 실시형태와 상이하다. 따라서, 제3 실시형태에서는, 복수의 배선이 좁은 간극을 통하여 쉽게 배열된다. 여기서는, 제1 실시형태에서와 동일한 점에 대한 설명은 간략하게 하거나 또는 반복하지 않는다.
도 6은 제3 실시형태에 다른 반도체 장치(300)의 수직 단면도이다.
반도체 장치(300)는 배선(30), 배선(30)의 상면 및 측면을 덮는 보호막(4), 배선(30)의 저면 및 상면에 제각기 접속된 컨택트 플러그(7 및 8), 및 컨택트 플러그(7)를 거쳐 배선(30)에 접속된 도전성 부재(1)를 포함한다. 컨택트 플러그(7)는 절연층(2) 내에 형성된다. 배선(30), 보호막(4) 및 컨택트 플러그(8)는 절연층(5) 내에 형성된다.
배선(30)은 코어 부재(31), 코어 부재(31)의 길이 방향 L의 양 측면에 형성된 베이스층(32), 베이스층(32)을 거쳐 코어 부재(31)의 양 측면에 형성된 촉매층(33), 및 베이스층(32)과 촉매층(33)을 거쳐 코어 부재(31)의 양 측면에 형성된 그래핀층(34)을 포함한다.
코어 부재(31)는 SiN 등의 절연 재료로 이루어진다. 구체적으로는, 양호한 가공성을 지닌 SiO2를 코어 부재의 재료로서 사용함으로써, 코어 부재(31)의 폭에 대한 높이의 비를 증가시킬 수 있고, 또한 배선(30)의 폭에 대한 그래핀층(34)의 폭의 비를 증가시킬 수 있다.
코어 부재(31)가 절연체이므로, 코어 부재(31)의 양 측면 상의 그래핀층(34)은 배선(30) 내에서 서로 절연되어 있다. 컨택트 플러그(7 및 8)가 코어 부재(31)의 양 측면 상의 그래핀층(34)에 형성되므로, 코어 부재(31)의 양 측면 상의 그래핀층(34)은 두 개의 독립된 배선으로서 기능한다. 또한, 하나의 코어 부재로부터 2 개의 독립된 배선이 형성되므로, 이것은 소형화에 효과적이다.
제1 실시형태의 코어 부재(11)와 마찬가지로, 코어 부재(31)는, 포토리소그래피 및 RIE에 의해 재료막(절연막)을 패터닝하여 형성될 수 있다. 또한, 코어 부재(31)의 폭은 포토리소그래피 공정에서의 레지스트 마스크에 대해 슬리밍 처리를 실시함으로써 좁힐 수 있다.
베이스층(32), 촉매층(33), 그래핀층(34), 중앙부(7a 및 8a) 및 표면층(7b 및 8b)은, 각각 제1 실시형태의 베이스층(12), 촉매층(13), 그래핀층(14), 중앙부(3a 및 6a) 및 표면층(3b 및 6b) 과 동일한 재료로 이루어진다.
위에서는 2개의 그래핀층(34)이 코어 부재(31)의 양 측면에 두 개의 독립하는 배선으로 형성되는 것을 설명하였지만, 제3 실시형태에서는, 하나의 그래핀층(34)이 코어 부재(31)의 하나의 측면에 하나의 배선으로서 형성되어도 된다.
제1 내지 제3 실시형태에 따르면, 배선의 길이 방향으로 배선의 양 측면에 촉매층을 갖는 기체가 제공되는 경우, 촉매층과 접촉하면서, 기체의 양 측면에 그래핀층이 형성된다. 따라서, 그래핀층의 폭을 증가시킬 수 있고, 따라서 배선의 폭을 증가시키지 않고, 그래핀층의 폭 방향으로의 육각 격자의 수를 증가시킬 수 있다. 이렇게 하면, 에지 효과에 기여하는 배선 저항의 증가를 억제할 수 있다. 환언하면, 저저항을 갖는 소형 배선 구조를 얻을 수 있다.
예를 들어, 제1 내지 제3 실시형태에 있어서, 코어 부재, 베이스층 및 촉매층은 전술한 기체에 상당한다. 베이스층이 형성되지 않는 경우, 코어 부재와 촉매층이 기체에 상당한다. 또한, 제1 및 제2 실시형태에 있어서, 코어 부재가 그래핀 성장을 위한 촉매로서 기능하는 촉매 재료로 이루어지는 경우에, 베이스층과 촉매층이 형성되지 않아도 된다. 이 경우에는, 코어 부재의 표면이 촉매층으로서의 기능을 하기 때문에, 코어 부재가 기체에 상당한다.
소정의 실시형태를 설명했지만, 이들 실시형태는 예로서 제시한 것이며 발명의 범위를 한정하는 것은 의도하지 않고 있다. 실제로, 본 명세서에서 설명한 방법 및 시스템은, 그 밖의 여러 가지 다른 형태로 실시되는 것이 가능하며, 또한 본 발명의 요지를 일탈하지 않는 범위에서, 본 명세서에서 설명한 방법 및 시스템의 형태에 각종의 생략, 치환, 변경을 행할 수 있다. 첨부하는 특허청구범위 및 그 균등물은 본 발명의 범위 및 요지에 포함되는 이들 실시형태나 그 변형을 포함하려는 것이다.

Claims (20)

  1. 반도체 장치로서,
    기판과,
    상기 기판에 또는 상기 기판 위에 형성된 기체(base body) - 상기 기체는 평면도 상에서 선 형상을 가지며 길이 방향을 따라 연장함 - 와,
    상기 기체에 형성된 한 쌍의 배선을 포함하며,
    상기 한 쌍의 배선은,
    상기 기체를 개재하여 상기 기체의 길이 방향으로 상기 기체의 양 측면에 형성된 제1 및 제2 촉매층과,
    상기 기체의 길이 방향을 따라 연장하며 제각기 상기 제1 및 제2 촉매층과 접촉하도록, 상기 기체의 상기 양 측면에 형성된 제1 및 제2 그래핀층 - 상기 그래핀층들은 상기 기체의 상기 양 측면에 대해 수직으로 적층된 복수의 그래핀을 제각기 포함함 - 을 포함하는,
    반도체 장치.
  2. 제1항에 있어서,
    상기 기체의 중앙부는 절연체이며, 상기 기체의 상기 양 측면 상의 상기 제1 및 제2 그래핀층은 상기 절연체에 의해 전기적으로 절연되며, 상기 한 쌍의 배선은 서로 절연되어 있는, 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 그래핀층의 폭과 상기 제2 그래핀층의 폭은 상기 기체의 상면의 폭보다 큰, 반도체 장치.
  4. 삭제
  5. 제1항에 있어서,
    상기 제1 및 제2 촉매층은 Co, Ni, Fe, Ru 및 Cu 중 적어도 하나를 포함하는 금속, 합금 또는 카바이드를 포함하는, 반도체 장치.
  6. 제1항에 있어서,
    복수의 컨택트 플러그를 더 포함하고,
    상기 컨택트 플러그는 상기 제1 그래핀층의 일단부에 접속되고, 또한 상기 제2 그래핀층의 일단부에 접속되는, 반도체 장치.
  7. 제6항에 있어서,
    상기 컨택트 플러그는 상기 제1 그래핀층의 일단부에 직접 접속되고, 또한 상기 제2 그래핀층의 일단부에 접속되는, 반도체 장치.
  8. 제6항에 있어서,
    상기 컨택트 플러그는 중앙부 및 표면층을 포함하고, 상기 표면층은 상기 제1 그래핀층의 일단부에 직접 접속되고, 또한 상기 제2 그래핀층의 일단부에 접속되는, 반도체 장치.
  9. 제8항에 있어서,
    상기 표면층은 Pd, Ti 및 Ni 중 어느 하나를 포함하는 금속을 포함하는, 반도체 장치.
  10. 제1항에 있어서,
    상기 기체와 상기 제1 촉매층 사이 및 상기 기체와 상기 제2 촉매층 사이에 베이스층을 더 포함하는, 반도체 장치.
  11. 제1항에 있어서,
    상기 기체의 상면을 덮도록 형성된 제3 촉매층과,
    상기 기체의 길이 방향을 따라 연장하며 상기 제3 촉매층과 접촉하도록, 상기 기체의 상면에 형성된 제3 그래핀층 - 상기 제3 그래핀층은 상기 기체의 상면에 대해 수직으로 적층된 복수의 그래핀을 포함함 - 을 더 포함하고,
    상기 제1 그래핀층과 상기 제2 그래핀층은 상기 제3 그래핀층에 의해 접속되는, 반도체 장치.
  12. 제11항에 있어서,
    상기 제3 촉매층은 Co, Ni, Fe, Ru 및 Cu 중 적어도 하나를 포함하는 금속, 합금 또는 카바이드를 포함하는, 반도체 장치.
  13. 제11항에 있어서,
    컨택트 플러그를 더 포함하고,
    상기 컨택트 플러그는 상기 제1 및 상기 제2 그래핀층의 단부들에 접속된, 반도체 장치.
  14. 제13항에 있어서,
    상기 컨택트 플러그는, 상기 제1 그래핀층에 포함된 상기 복수의 그래핀 중 적어도 2개의 그래핀의 단부들 및 상기 제2 그래핀층에 포함된 상기 복수의 그래핀 중 적어도 2개의 그래핀의 단부들에 직접 접속되는, 반도체 장치.
  15. 제13항에 있어서,
    상기 컨택트 플러그는 상기 제3 그래핀층을 관통하는, 반도체 장치.
  16. 삭제
  17. 삭제
  18. 삭제
  19. 반도체 장치로서,
    기판과,
    상기 기판에 또는 상기 기판 위에 형성된 기체 - 상기 기체는 평면도 상에서 선 형상을 가지며 길이 방향을 따라 연장함 - 와,
    상기 기체의 측면에 형성된 배선과,
    컨택트 플러그를 포함하며,
    상기 배선은,
    상기 기체의 길이 방향으로 상기 기체의 측면에 형성된 촉매층과,
    상기 기체의 길이 방향을 따라 연장하며 상기 촉매층과 접촉하도록, 상기 기체의 측면에 형성된 그래핀층 - 상기 그래핀층은 상기 기체의 측면에 대해 수직으로 적층된 복수의 그래핀을 포함함 - 을 포함하고,
    상기 컨택트 플러그는 상기 그래핀층의 일단부에 접속된, 반도체 장치.
  20. 제19항에 있어서,
    상기 컨택트 플러그는 상기 그래핀층에 포함된 상기 복수의 그래핀 중 적어도 2개의 그래핀의 단부들에 직접 접속된, 반도체 장치.
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5150690B2 (ja) * 2010-09-16 2013-02-20 株式会社東芝 半導体装置及び半導体装置の製造方法
JP5637795B2 (ja) 2010-10-05 2014-12-10 株式会社東芝 装置
US9472450B2 (en) 2012-05-10 2016-10-18 Samsung Electronics Co., Ltd. Graphene cap for copper interconnect structures
JP5755618B2 (ja) 2012-09-06 2015-07-29 株式会社東芝 半導体装置
JP5851369B2 (ja) 2012-09-10 2016-02-03 株式会社東芝 半導体装置の製造方法
JP5972735B2 (ja) 2012-09-21 2016-08-17 株式会社東芝 半導体装置
KR101910579B1 (ko) 2012-10-29 2018-10-22 삼성전자주식회사 튜너블 배리어를 구비한 그래핀 스위칭 소자
JP5813678B2 (ja) 2013-02-15 2015-11-17 株式会社東芝 半導体装置
JP2015032662A (ja) 2013-08-01 2015-02-16 株式会社東芝 半導体装置及びその製造方法
JP6162555B2 (ja) 2013-09-18 2017-07-12 株式会社東芝 半導体装置、超伝導装置およびその製造方法
JP2016063095A (ja) 2014-09-18 2016-04-25 株式会社東芝 配線及びその製造方法
JP2016063096A (ja) 2014-09-18 2016-04-25 株式会社東芝 グラフェン配線とその製造方法
JP2016171245A (ja) 2015-03-13 2016-09-23 株式会社東芝 半導体装置およびその製造方法
JP2017050419A (ja) 2015-09-02 2017-03-09 株式会社東芝 半導体装置とその製造方法
JP2017050503A (ja) 2015-09-04 2017-03-09 株式会社東芝 半導体装置とその製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006120730A (ja) 2004-10-19 2006-05-11 Fujitsu Ltd 層間配線に多層カーボンナノチューブを用いる配線構造及びその製造方法
JP2009164432A (ja) * 2008-01-08 2009-07-23 Fujitsu Ltd 半導体装置の製造方法、半導体装置および配線構造体
JP2011023420A (ja) 2009-07-13 2011-02-03 Toshiba Corp 半導体装置
KR101129930B1 (ko) 2010-03-09 2012-03-27 주식회사 하이닉스반도체 반도체 소자 및 그의 형성 방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3129577B2 (ja) * 1993-06-11 2001-01-31 ローム株式会社 半導体集積回路用配線およびその配線の形成方法
US7732859B2 (en) * 2007-07-16 2010-06-08 International Business Machines Corporation Graphene-based transistor
KR101443222B1 (ko) * 2007-09-18 2014-09-19 삼성전자주식회사 그라펜 패턴 및 그의 형성방법
US7772059B2 (en) * 2008-01-16 2010-08-10 Texas Instruments Incorporated Method for fabricating graphene transistors on a silicon or SOI substrate
US8467224B2 (en) * 2008-04-11 2013-06-18 Sandisk 3D Llc Damascene integration methods for graphitic films in three-dimensional memories and memories formed therefrom
JP5470779B2 (ja) * 2008-09-03 2014-04-16 富士通株式会社 集積回路装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006120730A (ja) 2004-10-19 2006-05-11 Fujitsu Ltd 層間配線に多層カーボンナノチューブを用いる配線構造及びその製造方法
JP2009164432A (ja) * 2008-01-08 2009-07-23 Fujitsu Ltd 半導体装置の製造方法、半導体装置および配線構造体
JP2011023420A (ja) 2009-07-13 2011-02-03 Toshiba Corp 半導体装置
KR101129930B1 (ko) 2010-03-09 2012-03-27 주식회사 하이닉스반도체 반도체 소자 및 그의 형성 방법

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Publication number Publication date
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