KR101289123B1 - 전기 전도성 피드스루를 갖는 반도체 기반 서브마운트 - Google Patents

전기 전도성 피드스루를 갖는 반도체 기반 서브마운트 Download PDF

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Abstract

마이크로 구성요소용 서브마운트는 마이크로 구성요소를 실장하기 위하여 기판의 전방측에 형성된 캐비티를 갖는 반도체 기판을 포함한다. 또한, 상기 서브마운트는 캐비티 바닥에서의 얇은 실리콘 멤브레인부 및 상기 캐비티의 측벽에 인접한 두꺼운 프레임부를 포함한다. 상기 기판은 두꺼운 실리콘 프레임부를 통해 적어도 부분적으로 상기 기판의 후방측으로부터 연장되는 전기 전도성 피드스루 연결부를 포함한다. 상기 피드스루 연결부와 캐비티 표면에서의 전도성 층 간의 전기적 접촉은 상기 캐비티의 측벽을 통해 적어도 부분적으로 이루어진다.

Description

전기 전도성 피드스루를 갖는 반도체 기반 서브마운트{SEMICONDUCTOR-BASED SUBMOUNT WITH ELECTRICALLY CONDUCTIVE FEED-THROUGHS}
본 발명은 전기 전도성 피드스루를 갖는 반도체 기반 서브마운트에 관한 것이다.
일부 반도체 장치의 작동은 비교적 효율적이지 못하여 정상 작동시에 열을 발생시킨다. 이는 사용될 수 있는 패키징 재료에 제한을 두게 된다. 이러한 재료는 높은 열 전도성 및 반도체 장치 자체와 비슷한 열 팽창성을 갖는 것이 바람직하다. 최근의 개발에서, 실리콘의 열 특성 및 발달된 실리콘 가공 능력으로 인하여 패키징 재료로서 실리콘이 사용되고 있다. 패키지의 전체 크기는 반도체 장치 자체의 비용과 관련된 비용 상승을 피하기 위하여 가능한 작아야 한다. 그런데, 전기 피드스루가 패키지의 평면의 평행한 표면에 제공되는 경우, 부가적인 영역이 필요하다. 이는 전체 패키지가 반도체 장치보다 더 커야 하며 상당히 많은 비용이 발생되는 결과를 초래한다.
소비자 전자 제품의 특징 및 기능성이 증가함에 따라, 더 작은 마이크로 구성요소(예를 들면, 전기 회로 구성요소, 집적 회로 다이, 발광 다이오드(LED), 서미스터, 다이오드, 정류기, 온도 센서, 및 LED 드라이버)를 작은 공간에 맞춰야 될 필요가 증가하고 있다. 통상적으로, 인쇄회로기판(PCB)의 치수는 소비자 전자 제품의 크기 및 제품 내의 사용가능한 공간에 의해 영향을 받는다. 예를 들어, 모바일 폰이나 포켓용 제품 같은 일부 소비자 전자 장치에서, PCB에 조립된 마이크로 구성요소(예를 들어, PCB의 양 측에 실장된 마이크로 구성요소)의 높이는 약 1밀리미터(mm)로 제한되나, 조립된 PCB의 통상적인 높이는 1.5mm이다(PCB의 통상적인 높이는 500마이크론(㎛)이고, 마이크로 구성요소의 통상적인 높이는 500㎛이다). 그러므로, 상기 조립된 PCB의 크기는 감소되어야 하고, 상기 조립된 마이크로 구성요소를 제한된 사용 공간에 맞출 수 있도록 특징 및 기능성도 감소되어야 한다. 또한, 상기 마이크로 구성요소의 열 성능도 고려할 사항이다.
본 발명은 전기 전도성 피드스루를 갖는 반도체 기반 서브마운트를 제공한다.
본 발명의 다양한 관점은 클레임에서 제안된다.
마이크로 구성요소용 서브마운트의 다른 실시예들이 제안된다. 일 관점에서, 상기 서브마운트는 마이크로 구성요소를 실장하도록 기판의 전면에 형성된 캐비티를 갖는 반도체 기판을 포함한다. 상기 기판은 캐비티 바닥에서의 얇은 실리콘 멤브레인부 및 상기 캐비티의 측벽에 인접한 두꺼운 프레임부를 포함한다. 또한, 상기 서브마운트는 두꺼운 실리콘 프레임부를 통해 적어도 부분적으로 상기 기판의 이면으로부터 연장되는 전기 전도성 피드스루 연결부를 포함한다. 상기 피드스루 연결부와 캐비티 표면에서의 전도성 층 간의 전기적 접촉은 상기 캐비티의 측벽을 통해 적어도 부분적으로 이루어진다.
첨부된 도면 및 이하의 설명을 통해 하나 이상의 실시예들에 대하여 더 상세히 설명될 것이다. 제조 방법도 제안된다.
본 발명의 다른 특징 및 이점들은 도면과 상세한 설명, 및 클레임으로부터 더 명백해질 것이다.
본 발명은 전기 전도성 피드스루를 갖는 반도체 기반 서브마운트를 제공하여 장치의 효율성 및 열 성능을 향상시킬 수 있고, 전체 패키지 크기 및 전체 제조 비용의 감소를 달성할 수 있다.
도 1은 예시적인 반도체 기반 서브마운트를 나타낸 단면도이다.
도 2는 예시적인 반도체 기반 서브마운트를 부분적으로 나타낸 단면도이다.
도 3은 예시적인 반도체 기반 서브마운트를 부분적으로 나타낸 단면도이다.
도 4는 예시적인 반도체 기반 서브마운트를 부분적으로 나타낸 단면도이다.
도 5a는 예시적인 반도체 기반 서브마운트를 나타낸 평면도이다.
도 5b는 도 5a에 도시된 예시적인 반도체 기반 서브마운트를 나타낸 단면도이다.
도 5c는 도 5b에 도시된 예시적인 반도체 기반 서브마운트를 부분적으로 확대한 도면이다.
도 5d는 도 5a에 도시된 예시적인 반도체 기반 서브마운트를 부분적으로 확대한 도면이다.
도 6은 반도체 기반 서브마운트를 제조하기 위한 예시적인 공정을 나타낸 플로우차트이다.
도 7은 반도체 웨이퍼를 나타낸 도면이다.
도 8은 예시적인 반도체 기반 서브마운트를 부분적으로 나타낸 단면도이다.
도 9는 예시적인 반도체 기반 서브마운트를 부분적으로 나타낸 단면도이다.
도 10은 예시적인 반도체 기반 서브마운트를 부분적으로 나타낸 단면도이다.
도 11은 예시적인 반도체 기반 서브마운트를 부분적으로 나타낸 단면도이다.
도 12는 예시적인 반도체 기반 서브마운트를 부분적으로 나타낸 단면도이다.
도 13은 반도체 기반 서브마운트를 제조하기 위한 예시적인 공정을 나타낸 플로우차트이다.
도 1은 예시적인 반도체 기반 서브마운트(semiconductor-based submount; 반도체에 기반을 둔 서브마운트)(100)를 나타낸 단면도이다. 상기 서브마운트(100)는 캐비티(104), 얇은 멤브레인부(105), 측벽(106), 및 프레임부(107)를 갖는 기판을 포함한다. 또한, 상기 서브마운트(100)는 마이크로 구성요소(108), 다이 부착 패드(110), 캐비티 금속화(cavity metallization) 부분(112), 비아(via)(113), 피드스루 금속화(feed-through metallization) 부분(114), 솔더 범프(solder bump)(116), 및 와이어 본드(118)를 포함한다. 상기 서브마운트(100)의 물리적 치수(예를 들면, 높이 및 폭)는 상이한 크기 및/또는 형상을 갖는 마이크로 구성요소(108)를 수용하기 위하여 증가되거나 감소될 수 있다. 구체적인 예를 들면, 상기 서브마운트(100)는 650㎛의 높이 및 2500㎛의 폭을 갖는다.
상기 서브마운트(100)는 실리콘 또는 다른 반도체 웨이퍼로부터 형성될 수 있다. 상기 캐비티(104)는, 예를 들어 습식 에칭 공정(예를 들면, 수산화 칼륨("KOH") 에칭) 또는 건식 에칭 공정(예를 들면, 보쉬(Bosch) 공정 에칭)과 같은 에칭 공정에 의해 기판에 형성된다. 상기 캐비티(104)를 형성하는데 다른 공정이 사용될 수 있다. 상기 캐비티(104)는 마이크로 구성요소(108)를 수용하도록 구성된다. 상기 캐비티(104)의 물리적 치수는 상이한 크기의 마이크로 구성요소(108) 또는 다른 어플리케이션을 수용하기 위하여 증가되거나 감소될 수 있다. 또한, 상기 캐비티(104)의 크기는 다수의 마이크로 구성요소(108)를 수용하기 위하여 증가되거나 감소될 수 있다.
상기 얇은 멤브레인부(105)는 캐비티(104)의 바닥에 있고, 상기 얇은 멤브레인부(105)보다 두꺼운 프레임부(107)와 통합된 비교적 얇은 반도체 재료(예를 들면, 실리콘) 층일 수 있다. 구체적인 예를 들면, 상기 프레임부(107)는 650㎛로 두껍고, 상기 멤브레인부(105)는 150㎛의 두께를 갖는다. 상기 멤브레인부(105)와 프레임부(107)는 동일한 재료로 이루어진다.
상기 캐비티(104)의 측벽(106)은 기울어질 수 있고, 대략 수직일 수 있으며, 대략 수직과 기울어진 것의 조합일 수 있고, 또는 다른 형상일 수 있다. 도시된 예시에서, 상기 측벽(106)은 경사지고, 그 결과 상기 캐비티(104)는 사다리꼴과 유사한 단면 형상을 갖는다. 상기 측벽(106)의 형상은 서브마운트(100)의 의도된 사용 또는 상기 캐비티(104)에 위치된 마이크로 구성요소(108)에 따라 달라질 수 있다. 예를 들면, 일부 구현에 있어서, 상기 측벽(106)은 대략 수직일 수 있고, 그 결과 상기 캐비티(104)는 직사각형과 유사한 단면 형상을 갖는다(도 3 참조). 다른 구현에 있어서, 상기 측벽(106)은 라운드형 포물선 형상을 갖는다.
캐비티 금속화 부분(112)은 캐비티(104)의 내면에 제공될 수 있다. 크롬, 티타늄, 골드, 구리, 니켈, 알루미늄, 및 실버 같은 금속은 캐비티(104) 내면의 소정 부분에 증착된다. 예를 들어, 금속은 측벽(106) 표면의 소정 부분 및 멤브레인부(105) 상면의 소정 부분(즉, 상기 멤브레인부(105)의 장치측)에 증착될 수 있다. 일부 구현에 있어서, 금속은 멤브레인부(105)의 상면에 접촉 패드(예를 들면, 상기 마이크로 구성요소(108) 또는 캐비티 금속화 부분(112)에 전기적으로 연결되는 음극 및 양극 패드) 및 다이 부착 패드(110)를 형성하기 위하여 상기 멤브레인부(105)에 선택적으로 증착된다. 도 1에 도시된 바와 같이, 상기 캐비티 금속화 부부분(112)은 측벽(106)의 일부 및 멤브레인부(105) 상면의 일부를 커버한다. 상기 캐비티 금속화 부분(112)은 측벽(106)의 홀 및/또는 멤브레인부(105)의 상면을 통해 피드스루 금속화 부분(114)과 함께 전기 연결부를 형성한다.
상기 마이크로 구성요소(108)는 임의의 타입의 마이크로 구성요소일 수 있다. 예를 들어, 상기 마이크로 구성요소(108)는 전기 회로 구성요소(예를 들면, 레지스터 또는 커패시터), 집적 회로 다이, LED, LED 드라이버, 광전자 구성요소(예를 들면, 적외선 트랜스시버), 또는 마이크로-전자-기계 시스템 회로(MEMS)일 수 있다. 상기 마이크로 구성요소(108)는 다이 부착 패드(110)에 실장된다. 상기 마이크로 구성요소(108)는 접착 본딩 공정, 또는 골드-주석(AuSn) 본딩 공정 같은 다른 실장 공정(mounting process)을 이용하여 상기 다이 부착 패드(110)에 실장될 수 있다. 상기 마이크로 구성요소(108)는 마이크로 구성요소(108)로부터 연결된 와이어 본드(118)를 통해 캐비티 금속화 부분(112), 다이 부착 패드(110), 및 /또는 피드스루 금속화 부분(114)에 전기적으로 연결된다. 일부 구현에 있어서, 상기 다이 부착 패드(110)는 전기 접지 전극 또는 양극 패드로서 작용할 수 있으며 상기 캐비티 금속화 부분(112)에 연결될 수 있다. 다른 구현에 있어서, 상기 마이크로 구성요소(108)는 플립-칩 본딩(flip-chip bonding)에 의하여 캐비티 금속화 부분(112), 다이 부착 패드(110), 및/또는 피드스루 금속화 부분(114)에 전기적으로 연결될 수 있다.
또한, 상기 서브마운트(100)는 피드스루 금속화 부분(114)을 갖는 하나 이상의 비아(113)를 포함한다. 상기 비아(113)는 습식 에칭 공정, 건식 에칭 공정, 습식과 건식 에칭 공정의 조합, 또는 다른 에칭 기술을 이용하여 형성될 수 있다. 상기 비아(113)의 형상은 비아(113)를 형성하는데 사용되는 에칭 타입에 따라 좌우된다. 예를 들면, 도 1의 예시에 도시된 비아(113)는 KOH 에칭 공정(즉, 습식 에칭 공정)에 의해 형성된다. 상기 비아(113)는 측벽(106)을 관통하도록 형성된다. 일부 구현에 있어서, 상기 비아(113)가 측벽(106)을 관통하며 상기 멤브레인부(105)를 완전히 관통하도록 상기 비아(113)가 형성된다. 상기 측벽(106)을 통해 형성된 홀은 상기 피드스루 금속화 부분(114)과 마이크로 구성요소(108)나 캐비티 금속화 부분(112) 간의 연결부이다.
상기 피드스루 금속화 부분(114)은 프레임부(107)를 통해 상기 서브마운트(100)의 표면 실장 장치(SMD)측(120)으로 적어도 부분적으로 연장된다. 일부의 경우, 상기 피드스루 금속화 부분(114)은 오직 프레임부(107)를 통해 연장된다(도 12 참조). 도 1의 예시에 도시된 바와 같이, 상기 피드스루 금속화 부분(114)은 측벽(106)의 홀을 통해 캐비티 금속화 부분(112)에 전기적으로 연결된다. 일부 구현에 있어서, 상기 피드스루 금속화 부분(114)은 측벽(106)의 홀 및 상기 멤브레인부(105)의 상면을 통해 상기 캐비티 금속화 부분(112)에 전기적으로 연결된다. 또한, 도시된 예시에서, 상기 피드스루 금속화 부분(114)은 멤브레인부(105)와 프레임부(107)의 SMD측(120)을 따라 연장되며 상기 서브마운트(100)의 SMD측(120)에 부착된 솔더 범프(116)에 전기적으로 연결된다. 일부 구현에 있어서, 상기 피드스루 금속화 부분(114)은 프레임부(107)의 아래에만 연장되며 상기 멤브레인부(105)의 아래에는 연장되지 않는다.
도 2는 반도체 기반 서브마운트(200)의 다른 예시를 부분적으로 나타낸 단면도이다. 캐비티(204)는 경사진 측벽(206)을 형성하는 습식 에칭 공정(예를 들면, KOH 에칭)을 이용하여 형성될 수 있다. 멤브레인부(205)와 프레임부(207)는 실리콘 또는 다른 반도체로부터 형성될 수 있다. 상기 멤브레인(205)의 우측에 도시된 톱니형 라인은 멤브레인(205)과 서브마운트(200)의 일부만이 도시된 것 및 상기 서브마운트가 더 연장되는 것을 나타낸 것이다. 비아(213)는 습식 에칭 공정을 이용하여 형성되며 상기 비아(213)와 캐비티(204)의 측벽이 서로 오프셋되도록 위치된다. 예를 들어, 도 2의 단면도에 도시된 바와 같이, 상기 비아(213)의 최우측 측벽이 측벽(206)과 정렬되지 않고 상기 측벽(206)의 우측에 위치되도록 상기 비아(213)가 형성된다. 상기 비아(213)는 측벽(206)과 멤브레인(205)을 관통한다. 피드스루 금속화 부분(214)은 상기 비아(213)의 표면 및 상기 멤브레인(205)과 프레임(207)의 SMD측(220) 표면의 일부를 커버한다. 캐비티 금속화 부분(212)은 측벽(206)의 일부 및 멤브레인(205)의 일부를 커버한다. 상기 피드스루 금속화 부분(214)은 측벽(206)의 홀 및 멤브레인(205)을 통해 상기 캐비티 금속화 부분(212)에 전기적으로 연결된다.
도 3은 반도체 기반 서브마운트(300)의 다른 예시를 부분적으로 나타낸 단면도이다. 상기 서브마운트(300)에서의 캐비티(304)는 대략 수직 측벽(306)을 형성하는 건식 에칭 공정에 의해 형성될 수 있다. 예를 들어, 보쉬 공정 에칭은 상기 캐비티(304)를 형성하는데 사용될 수 있다. 도 3에 도시된 바와 같이, 비아(313)는 습식 에칭 공정을 이용하여 형성되고 상어 지느러미와 유사한 단면 프로파일을 갖는다. 상기 비아(313)는 측벽(306)을 관통하여 상기 측벽(306)에서의 홀을 형성하도록 형성된다. 피드스루 금속화 부분(314)은 상기 비아(313)의 표면 및 멤브레인(305)과 프레임(307)의 SMD측(320) 표면의 일부를 커버한다. 상기 피드스루 금속화 부분(314)은 측벽(306)의 홀을 통해 캐비티 금속화 부분(312)에 전기적으로 연결된다. 상기 캐비티 금속화 부분(312)은 측벽(306)의 일부 및 멤브레인(305) 상면의 일부를 커버한다. 일부 구현에 있어서, 상기 비아(313)는 멤브레인(305)과 측벽(306)을 관통한다.
도 4는 반도체 기반 서브마운트(400)의 또 다른 예시를 부분적으로 나타낸 단면도이다. 상기 서브마운트(400)의 캐비티(404)는 대략 수직 측벽(406)을 형성하는 건식 에칭 공정에 의해 형성될 수 있다. 비아(413)는 상기 캐비티(404)를 생성하는데 사용된 건식 에칭 공정과 유사한 건식 에칭 공정을 이용하여 형성되고, 대략 수직 측벽을 갖는다. 상기 비아(413)는 측벽(406)과 멤브레인(405)을 관통한다. 피드스루 금속화 부분(414)은 상기 비아(413)의 표면 및 상기 멤브레인(405)과 프레임(407)의 SMD측(420) 표면의 일부를 커버한다. 상기 피드스루 금속화 부분(414)은 측벽(406)의 홀 및 멤브레인(405)을 통해 캐비티 금속화 부분(412)에 전기적으로 연결된다.
일부 구현에 있어서, 상기 피드스루 금속화 부분은 프레임부를 통해 전체적으로 연장된다. 예를 들면, 도 12의 서브마운트(1200)는 서브마운트(1200)의 SMD측(1220)으로부터 상기 프레임부(1207)를 통해 연장되는 비아(1213)를 포함한다. 피드스루 금속화 부분(1214)은 캐비티 금속화 부분(1212)에 전기적으로 연결된다.
도 5a는 실리콘 기반 서브마운트(500)를 나타낸 평면도이다. 도 5a에 도시된 바와 같이, 캐비티(504)의 측벽(506)은 경사져 있다. 상기 측벽(506)은 프레임(507)의 상부에서 시작하여 멤브레인(505)의 상면에서 끝난다. 상기 캐비티(504)는 피드스루 금속화 부분(514), 다이 부착 패드(510), 및 와이어 본드 패드(521)를 커버하도록 구성된 캐비티 금속화 부분(512)을 포함한다. 또한, 상기 서브마운트(500)는 다이 부착 패드(510)와 와이어 본드 패드(521)를 분리하기 위하여 SiO2 같은 비전도성 고립 구역을 포함한다.
도 5a에 서브마운트(500)의 예시적인 크기의 차원이 도시되어 있다. 다른 크기의 차원이 다른 구현에서 적용될 수 있다. 도 5a에 도시된 바와 같이, 상기 서브마운트(500)는 길이가 2500㎛인 측면을 갖는 정사각형 형상으로 이루어진다. 상기 멤브레인(505)도 정사각형 형상이며 길이가 약 1473㎛인 측면을 갖는다. 상기 캐비티(504)의 상부에서 폭은 2180㎛이다.
도 5b는 서브마운트(500)의 역 단면을 나타낸 것이다. 도 5b에 예시적으로 도시된 바와 같이, 상기 프레임(507)은 650㎛의 두께를 갖는다. 비아(513)의 측벽은 상기 캐비티(504)의 측벽(506)과 정렬되지 않는다. 상기 비아(513)의 표면을 커버하는 피드스루 금속화 부분(514)은 서브마운트(500)의 SMD측(120)으로부터 연장되며 상기 측벽(506)과 멤브레인(505)의 일부를 관통한다. 상기 피드스루 금속화 부분(514)은 캐비티 금속화 부분(512)과 함께 전기 연결부를 형성한다.
도 5c는 도 5b의 부분적인 확대도로서 비아(513)가 측벽(506) 및 멤브레인(505)을 관통하는 서브마운트(500)의 일부를 나타낸 것이다. 도 5c에 예시적으로 도시된 바와 같이, 상기 멤브레인(505)은 약 150㎛의 두께를 갖고, 상기 비아(513)는 약 190㎛의 깊이를 갖는다. 이러한 예시에서, 상기 비아(513)는 최대 359㎛의 폭을 갖는다.
도 5d는 서브마운트(500)의 부분적인 확대 평면도이다. 이러한 예시에서, 상기 피드스루 금속화 부분(514)은 45㎛의 폭 및 245㎛의 길이를 갖는다. 상기 캐비티 금속화 부분(512)은 105㎛의 폭을 갖고, 상기 피드스루 금속화 부분(514) 및 상기 멤브레인(505)과 측벽(506)의 일부를 커버한다.
도 6은 서브마운트(100)와 유사한 서브마운트를 형성하기 위하여 웨이퍼 레벨 공정(600)을 나타낸 플로우차트이다. 공정(600)과 유사한 공정은 전술 및 후술될 다른 예시적인 서브마운트를 형성하는데 사용될 수 있다. 상기 공정(600)은, 통상적으로 다수의 개별적인 서브마운트를 제조하기 위하여 실리콘 또는 다른 반도체 웨이퍼에서 수행된다. 다수의 서브마운트(100)를 형성하는 영역을 갖는 반도체 웨이퍼(700)의 예시가 도 7에 도시되어 있다. 이러한 제조 공정은 웨이퍼 레벨에서 수행될 수 있지만, 설명을 용이하게 하기 위하여, 단일의 서브마운트(100)를 형성하는 반도체 웨이퍼(700)의 섹션에 대하여 수행되는 것처럼 공정(600)의 각 단계를 이하에서 설명할 것이다.
상기 공정(600)은, 예를 들어 650㎛와 같은 두께를 갖는 실리콘이나 다른 반도체 웨이퍼에서 시작된다. 상기 서브마운트(100)의 SMD측(120)의 소정 부분 및 상기 서브마운트(100)의 장치측의 소정 부분에 유전체 층이 형성된다(블럭 602). 상기 유전체 층은 에칭 저항 층으로서 작용하는 임의의 타입의 유전체일 수 있다. 예를 들면, 이산화 실리콘(SiO2)이 유전체 층으로서 사용될 수 있다.
그리고 나서, 하나 이상의 비아(113)가 서브마운트(100)의 SMD측(120)에 에칭된다(블럭 604). 상기 비아(113)는 수산화 칼륨(KOH) 에칭 또는 수산화 테트라메틸 암모늄(TMAH) 에칭과 같은 습식 에칭 기술을 이용하여 에칭될 수 있다. 대안으로, 상기 비아(113)는 보쉬 공정 에칭(즉, 시간-다중 에칭(time-multiplexed etching))과 같은 건식 에칭 기술을 이용하여 에칭될 수 있다. 일부 구현에 있어서, 다른 에칭 기술이 사용될 수 있거나 또는 조합된 에칭 기술이 사용될 수 있다. 전술한 바와 같이, 에칭 기술의 선택은 비아(113)의 형상에 영향을 준다. 습식 에칭 기술은 도 1 내지 3 각각에 도시된 비아(113, 213, 313)와 유사한 비아를 형성할 수 있다. 건식 에칭 기술은 도 4에 도시된 비아(413)와 유사한 비아를 형성할 수 있다. 상기 비아(113)는 멤브레인부(105)의 두께보다 큰 소정의 깊이로 에칭된다. 예를 들어, 일부 구현에 있어서, 상기 멤브레인부(105)는 150㎛와 같은 두께를 갖고, 상기 비아(113)는 약 190㎛의 깊이로 에칭된다.
그리고 나서, 상기 서브마운트(100)는 서브마운트(100)의 SMD측(120) 및 서브마운트(100)의 장치측으로부터 상기 유전체 층을 제거하도록 가공된다(블럭 606). 상기 유전체 층은 에칭과 같은 임의의 공지 기술을 이용하여 제거될 수 있다.
상기 서브마운트(100)의 SMD측(120) 및 상기 서브마운트(100)의 장치측에 유전체 층이 형성되거나 증착된다(블럭 608). 예를 들어, 상기 비아(113)의 표면을 커버하도록 유전체 층이 형성될 수 있다. 또한, 상기 유전체 층은 서브마운트(100)의 SMD측(120)의 소정 부분에 형성될 수 있다. 상기 유전체 층은 에칭 저항 층으로서 작용하는 임의의 타입의 유전체일 수 있다. 예를 들면, 이산화 실리콘(SiO2)이 유전체 층으로서 사용될 수 있다. 일례로, 상기 유전체 층이 약 400nm의 두께를 갖도록 상기 유전체 층이 형성된다.
상기 서브마운트(100)의 장치측은 캐비티(104)를 형성하기 위하여 에칭된다(블럭 610). 상기 캐비티(104)를 형성하기 위하여 습식 에칭 기술, 건식 에칭 기술, 습식과 건식 에칭 기술의 조합, 또는 임의의 다른 에칭 기술이 사용될 수 있다. 에칭 기술의 선택은 측벽(106)의 형상에 영향을 준다. 예를 들면, 상기 캐비티(104)는 경사진 측벽(106)을 갖고 시한 습식 에칭 기술(timed wet etching technique)을 이용하여 형성되었다. 상기 캐비티(104)와 비아(113)의 깊이의 합이 서브마운트(100)의 두께보다 약간 크게 되는 깊이로 상기 캐비티(104)가 에칭된다. 예를 들어, 상기 서브마운트(100)가 650㎛의 두께를 가지면, 상기 캐비티(104)는 500㎛의 깊이를 가질 수 있고 상기 비아(113)는 190㎛의 깊이를 가질 수 있다. 상기 캐비티(104)가 에칭된 후, 블럭 604에서 상기 비아(113)에 증착된 얇은 유전체 층이 노출된다.
상기 서브마운트(100)는 서브마운트(100)의 SMD측(120) 및 서브마운트(100)의 장치측으로부터 상기 유전체 층을 부분적으로 제거하도록 가공될 수 있다(블럭 612). 상기 유전체 층은 서브마운트(100)의 SMD측(120)의 소정 부분뿐만 아니라 상기 비아(113)의 표면으로부터 제거될 수 있다. 상기 유전체 층은 에칭과 같은 임의의 공지 기술을 이용하여 제거될 수 있다.
그리고 나서, 상기 서브마운트(100)의 표면에 걸쳐 유전체/산화 층이 열적으로 확대된다(블럭 614). 상기 유전체 층은 측벽(106) 및 멤브레인부(105)의 상면을 포함하는 캐비티(104)의 소정 부분 및 서브마운트(100)의 장치측에 걸쳐 확대될 수 있다. 상기 유전체 층은 SiO2와 같은 에칭 저항 층으로서 작용하는 임의의 타입의 유전체일 수 있다. 상기 유전체 층은, 예를 들어 약 1200nm의 두께까지 확대될 수 있다. 상기 유전체 층은 블럭 604에서 상기 비아(113)에 이전에 증착된 유전체 층보다 두껍기만 하면 임의의 두께까지 열적으로 확대될 수 있다.
그리고 나서, 상기 반도체 서브마운트(100)의 SMD측(120)은 피드스루 금속화 부분(114)을 형성하기 위하여 금속화된다(블럭 616). 상기 피드스루 금속화 부분(114)은, 예를 들어 상기 비아(113)에 전도성 금속을 증착시킴으로써 형성될 수 있다. 또한, 상기 멤브레인부(105)의 SMD측(120)의 소정 부분에 금속이 증착될 수 있다. 크롬, 티타늄, 골드, 구리, 니켈, 알루미늄, 및 실버 같은 금속이 상기 서브마운트(100)의 SMD측(120)의 소정 부분 및 비아(113)에 증착될 수 있다. 다른 금속화 기술이 사용될 수 있다. 예를 들어, 전기도금 기술 또는 스퍼터링 증착과 같은 박막 금속화 공정이 사용될 수 있다.
상기 서브마운트(100)는 캐비티(104)의 표면을 포함하는 서브마우트(100)의 장치측으로부터 상기 유전체 층을 부분적으로 제거하도록 가공된다(블럭 618). 전술한 바와 같이, 상기 유전체 층은 에칭 기술을 이용하여 제거될 수 있다. 상기 서브마운트(100)의 장치측으로부터 제거되는 유전체 층의 양은 달라질 수 있지만 상기 비아(113)에서 피드스루 금속화 부분(114)을 노출시키기에 충분하여야 한다. 예를 들어, 상기 유전체 층이 프레임부(107)에서 1200nm의 두께까지 그리고 상기 비아(113)에서 400nm의 두께까지 확대되면, 이때 상기 유전체 층의 400nm가 제거될 수 있다. 일례로, 상기 유전체 층은 비아(113)의 표면으로부터 완전히 제거될 수 있고 상기 프레임부(107)로부터 부분적으로 제거될 수 있다.
그리고 나서, 상기 서브마운트(100)의 장치측(즉, 상기 SMD측(120) 반대편의 서브마운트(100)의 측부)은 금속화 공정을 받는다(블럭 620). 상기 피드스루 금속화 부분(114)에 전기적으로 연결되는 캐비티 금속화 부분(112)을 형성하기 위하여 상기 캐비티(104)의 소정 영역에 금속이 증착될 수 있다. 또한, 상기 다이 부착 패드(110)와 같은 다른 구조를 형성하기 위하여 금속이 증착될 수 있다. 다른 금속화 기술이 사용될 수 있다.
그리고 나서, 상기 마이크로 구성요소(108)가 다이 부착 패드(110)에 부착된다(블럭 622). 상기 마이크로 구성요소(108)는 접착 본딩과 같은 임의 형태의 실장 기술을 이용하여 상기 다이 부착 패드(110)에 부착될 수 있다. 이후, 상기 와이어 본드(118)가 마이크로 구성요소(108)에 연결되어 상기 캐비티 금속화 부분(112)에 연결된다(즉, 와이어 본딩된다)(블럭 624). 상기 와이어 본드(118)는 마이크로 구성요소(108)와 피드스루 금속화 부분(114) 간의 전기 연결부를 위해 제공한다. 일부 구현에 있어서, 상기 마이크로 구성요소는 플립-칩 본딩에 의해 캐비티 금속화 부분(112)에 전기적으로 연결될 수 있다.
와이어 본딩이 완료된 후, 상기 서브마운트(100)는 인캡슐레이트된다(블럭 626). 일부 구현에 있어서, 방호 커버가 서브마운트(100)의 상부에 장착되어 상기 서브마운트(100)에 밀폐되도록 실링된다. 상기 방호 커버는 임의의 공지 기술을 이용하여 상기 서브마운트에 적용될 수 있다. 상기 방호 커버는 마이크로 구성요소의 내부 반사를 최소화할 수 있으며 필터로서 작용할 수 있는 굴절률을 갖는 재료로 이루어질 수 있다. 다른 구현에 있어서, 수지가 캐비티(104)에 증착되어 마이크로 구성요소(108)를 실링하도록 작용할 수 있다. 상기 서브마운트(100)가 실링된 후, 각각의 서브마운트는 다이싱 공정에 의해 분리된다(블럭 628).
상기 비아(113)가 에칭되기 전에 상기 캐비티(104)가 형성되도록 공정(600)은 변경될 수 있다. 다시 말해서, 도 6의 공정(600)에서, 블럭 610은 블럭 604의 위치에서 수행되고 블럭 604는 블럭 610의 위치에서 수행된다. 또한, 상기 마이크로 구성요소(108)가 다이 부착 패드(110)에 부착되어 상기 서브마운트(100)가 실링되기 전에 각각의 반도체 서브마운트(100)가 다이싱 공정에 의해 분리되도록 공정(600)은 변경될 수 있다.
또한, 상기 SMD측(120)이 금속화되기 전에 상기 서브마운트(100)의 장치측이 금속화되도록 공정(600)이 변경될 수도 있다. 예를 들어, 공정(650)은 블럭 666까지 공정(600)과 대략 동일하다. 블럭 666에서, 상기 서브마운트(100)의 장치측은 금속화 공정을 받는다(블럭 666). 상기 피드스루 금속화 부분(114)에 전기적으로 연결되는 캐비티 금속화 부분(112)을 형성하기 위하여 상기 캐비티(104)의 소정 영역에 금속이 증착될 수 있다. 또한, 상기 다이 부착 패드(110)와 같은 다른 구조를 형성하기 위하여 금속이 증착될 수 있다. 다른 금속화 기술이 사용될 수 있다.
그리고 나서, 상기 유전체 층은 서브마운트(100)의 SMD측(120)의 소정 부분으로부터 제거된다(블럭 668). 상기 비아(113)와 멤브레인(105)의 표면을 포함하는 서브마운트(100)의 SMD측(120)으로부터 소정 양의 유전체 재료가 제거된다. 전술한 바와 같이, 상기 유전체 층은 에칭 기술을 이용하여 제거될 수 있다.
그리고 나서, 상기 반도체 서브마운트(100)의 SMD측(120)은 피드스루 금속화 부분(114)을 형성하기 위하여 금속화된다(블럭 670). 상기 피드스루 금속화 부분(114)은, 예를 들어 상기 비아(113)에 전도성 금속을 증착시킴으로써 형성될 수 있다. 또한, 상기 멤브레인부(105)의 SMD측(120)의 소정 부분에 금속이 증착될 수 있다. 크롬, 티타늄, 골드, 구리, 니켈, 알루미늄, 및 실버 같은 금속이 상기 서브마운트(100)의 SMD측(120)의 소정 부분 및 비아(113)에 증착될 수 있다. 다른 금속화 기술이 사용될 수 있다. 예를 들어, 전기도금 기술 또는 스퍼터링 증착과 같은 박막 금속화 공정이 사용될 수 있다.
공정(650)의 나머지 단계는 공정(600)에서와 동일하다.
본 발명의 여러 실시예들을 설명하였다. 그렇지만, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변경이 이루어질 수 있다는 것을 알 수 있을 것이다. 예를 들면, 상기 캐비티의 형상은 변경될 수 있다. 도 8 내지 11은 전도성 피드스루가 두꺼운 실리콘 플레임부를 통해 적어도 부분적으로 연장되지만 전술한 바와 다른 캐비티 디자인을 갖는 반도체 기반 서브마운트를 부분적으로 나타낸 것이다. 예를 들어, 도 8에 도시된 실리콘 기반 서브마운트(800)는 두개의 캐비티 구역(804a, 804b)을 갖는다. 도시된 예시에서, 상기 제1 캐비티 구역(804a)은 습식 에칭 공정에 의해 형성되며 경사진 측벽(806a)을 갖는다. 상기 제1 캐비티 구역(804a)은 약 300㎛의 깊이를 가지며 상기 제2 캐비티 구역(804b)보다 넓다. 캐비티 폭의 차이로 인하여, 랜딩 플랜(landing plan)(825)이 형성된다. 상기 제2 캐비티 구역(804b)은 건식 에칭 공정에 의해 형성되며 대략 수직 측벽(806b)을 갖는다. 상기 제2 캐비티 구역(804b)은 약 100-150㎛의 깊이를 갖는다. 비아(813)는 측벽(806b)과 멤브레인(805)을 관통하도록 형성되어 피드스루 금속화 부분(814)이 캐비티 금속화 부분(812)과 함께 전기 연결부를 형성하게 한다. 상기 캐비티 금속화 부분(812)은 대략 수직 측벽(806b)의 일부 및 멤브레인(805) 상면의 일부를 커버한다. 일부 구현에 있어서, 상기 캐비티 금속화 부분(812)은 경사진 측벽(806a)으로부터 연장되고, 상기 경사진 측벽(806a)의 일부, 랜딩(825), 대략 수직 측벽(806b)의 일부, 및 상기 멤브레인(805) 상면의 일부를 커버한다.
도 9는 두개의 캐비티 구역(904a, 904b)을 갖는 반도체 기반 서브마운트(900)의 단면을 부분적으로 나타낸 것이다. 상기 제1 캐비티 구역(904a)은 건식 에칭 공정에 의해 형성되며 대략 수직 측벽(906a)을 갖는다. 상기 제1 캐비티 구역(904a)은 약 350㎛의 깊이를 갖는다. 또한, 상기 제2 캐비티 구역(904b)은 건식 에칭 공정에 의해 형성되며 대략 수직 측벽(906b)을 갖는다. 상기 제2 캐비티 구역(904b)의 폭은 제1 캐비티 구역(904a)의 폭보다 작다. 상기 폭의 차이는 랜딩 플랜(925)을 생성한다. 도시된 예시에서, 상기 제2 캐비티 구역(904b)은 약 100㎛의 깊이를 갖는다. 비아(913)는 측벽(906a)과 랜딩 플랜(925)을 관통하여 피드스루 금속화 부분(914)이 캐비티 금속화 부분(912)과 함께 전기 연결부를 형성하게 한다. 상기 캐비티 금속화 부분(912)은 랜딩 플랜(925), 측벽(906b), 멤브레인(905), 및 경사진 측벽(906a)의 일부에 걸쳐 연장된다.
도 10은 두개의 캐비티 구역(1004a, 1004b)을 갖는 반도체 기반 서브마운트(1000)의 단면을 부분적으로 나타낸 것이다. 상기 제1 캐비티 구역(1004a)은 습식 에칭 공정에 의해 형성되며 경사진 측벽(1006a)을 갖는다. 상기 제1 캐비티 구역(1004a)은 약 350㎛의 깊이를 갖는다. 도시된 예시에서, 상기 제2 캐비티 구역(1004b)은 건식 에칭 공정에 의해 형성되며 대략 수직 측벽(1006b)을 갖는다. 상기 제2 캐비티 구역(1004b)은 약 100㎛의 깊이를 갖는다. 상기 제1 캐비티 구역(1004a)은 제2 캐비티 구역(1004b)보다 넓고, 상기 제1 측벽(1006a)과 제2 측벽(1006b) 간에 랜딩 플랜(1025)이 형성되도록 상기 제1 캐비티 구역(1004a)이 위치된다. 비아(1013)는 제1 측벽(1006a)과 랜딩 플랜(1025)을 관통하여 피드스루 금속화 부분(1014)이 캐비티 금속화 부분(1012)과 함께 전기 연결부를 형성하게 한다. 상기 캐비티 금속화 부분(1012)은 랜딩 플랜(1025), 제2 측벽(1006b), 멤브레인(1005)의 상면, 및/또는 제1 측벽(1006a)의 일부에 걸쳐 연장된다.
도 11은 다수의 마이크로 구성요소를 수용하도록 구성된 반도체 기반 서브마운트(1100)의 단면을 부분적으로 나타낸 것이다. 상기 서브마운트(1100)는 3개의 캐비티 구역(1104a, 1104b, 1104c)을 갖는다. 상기 제1 캐비티 구역(1104a)은 습식 에칭 공정에 의해 형성되며 경사진 측벽(1106a)을 갖는다. 상기 제1 캐비티 구역(1104a)은 제1 소정 깊이로 에칭된다. 상기 제2 캐비티 구역(1104b)은 습식 에칭 공정에 의해 형성되며 경사진 측벽(1106b)을 갖는다. 상기 제2 캐비티 구역(1104b)은 제2 소정 깊이로 에칭된다. 상기 제1 캐비티 구역(1104a)의 폭은 제2 캐비티 구역(1104b)의 폭보다 크다. 상기 제3 캐비티 구역(1104c)은 습식 에칭 공정에 의해 형성되며 경사진 측벽(1106c)을 갖는다. 상기 제3 캐비티 구역(1104c)은 제3 소정 깊이로 에칭된다. 일부 구현에 있어서, 상기 제2 소정 깊이는 제3 소정 깊이와 같을 수 있다. 다른 구현에 있어서, 상기 제3 소정 깊이는 제2 소정 깊이보다 클 수 있다. 상기 제3 캐비티 구역(1104c)은 제2 캐비티 구역(1104b)의 우측에 형성되어, 랜딩 플랜(1125)이 생성된다. 일부 구현에 있어서, 마이크로 구성요소가 랜딩 플랜(1125) 또는 제2 캐비티 구역(1104b)의 바닥에 위치될 수 있다. 비아(1113)는 제2 측벽(1106b)을 관통하도록 형성되어 피드스루 금속화 부분(1114)이 캐비티 금속화 부분(1112)과 함께 전기 연결부를 형성하게 한다. 상기 캐비티 금속화 부분(1112)은 제1 측벽(1106a)의 일부, 제2 측벽(1106b)의 일부, 랜딩 플랜(1125)의 일부, 제3 측벽(1106c)의 일부, 및/또는 멤브레인(1105) 상면의 일부에 걸쳐 연장되도록 형성된다.
본 발명의 디자인 및 기술을 이용하여 여러 이점이 얻어질 수 있다. 이러한 이점 중 일부 구현에서 얻어지는 이점은 다음과 같다.
(1) 전기 피드스루를 LED(또는 다른 발광 장치)의 임계 광 표면으로부터 더 멀어지게 이동시켜 장치의 효율성을 향상시킬 수 있다.
(2) 전체 패키지 크기 및 전체 제조 비용의 감소가 달성될 수 있다.
(3) LED 칩에 근접한 접촉 영역의 크기를 증가시켜서 열 성능을 향상시킬 수 있다.
(4) 본 디자인은 정밀하며 반복가능한 기하학적 구조의 경사진 측벽을 생성하는 잠재적인 제조 기술을 이용할 수 있다.
(5) 본 디자인은 리세스의 각 측벽에 금속화할 수 있는 3차원 구조를 생성할 수 있다.
(6) 서브마운트 구조의 강한 구역으로 피드스루 금속화 부분을 위한 비아(들)를 이동시켜서 패키지의 기계적 안정성을 향상시킬 수 있다. 패키지 디자인은 얇은 멤브레인을 포함하고, 피드스루 접촉은 얇은 멤브레인을 통해 연장될 필요가 없다. 이에 따라 기계적 통합성이 향상될 수 있다.
(7) 멤브레인의 두께 및 접촉을 통한 제조 요건을 독립적으로 디자인할 수 있다.
(8) 멤브레인 두께의 감소가 가능하여 패키지의 열 성능을 향상시킬 수 있다.
클레임의 범위 내에서 다른 구현이 이루어질 수 있다.

Claims (20)

  1. 마이크로 구성요소용 서브마운트에 있어서,
    반도체 기판으로서, 상기 마이크로 구성요소를 실장하도록 전면에 형성되는 캐비티, 상기 캐비티 바닥에서 제1 두께를 갖는 실리콘 멤브레인부, 및 상기 캐비티의 측벽에 인접하고 제2 두께를 갖는 실리콘 프레임부를 구비하는, 상기 반도체 기판; 및
    적어도 부분적으로 상기 실리콘 프레임부를 통해 상기 기판의 이면으로부터 연장되는 전기 전도성 피드스루 연결부로서, 상기 피드스루 연결부와 캐비티 표면에서의 전도성 층 간의 전기적 접촉이 적어도 부분적으로 상기 캐비티의 측벽을 통해 이루어지는, 상기 전기 전도성 피드스루 연결부
    를 포함하고, 상기 제2 두께는 상기 제1 두께보다 큰 것인 서브마운트.
  2. 제1항에 있어서, 상기 전기적 접촉은 적어도 부분적으로 상기 캐비티의 측벽뿐만 아니라 상기 실리콘 멤브레인부를 통해 형성되는, 서브마운트.
  3. 제1항 또는 제2항에 있어서, 상기 기판은 실리콘 기판인, 서브마운트.
  4. 제1항 또는 제2항에 있어서, 상기 기판의 이면에 비아(via)를 더 포함하고, 상기 비아는 측벽을 가지며, 상기 전기 전도성 피드스루 연결부는 적어도 비아의 측벽을 따라 연장되는, 서브마운트.
  5. 제4항에 있어서, 상기 비아의 측벽은 상기 캐비티의 측벽과 정렬되지 않는, 서브마운트.
  6. 제4항에 있어서, 상기 비아는 상기 실리콘 멤브레인부를 완전히 관통하는, 서브마운트.
  7. 제1항 또는 제2항에 있어서, 상기 캐비티는 복수의 캐비티 구역을 포함하고, 상기 캐비티 구역의 각각은 랜딩 플랜(landing plan)에 의해 분리되는, 반도체 서브마운트.
  8. 제1항 또는 제2항에 있어서, 상기 캐비티의 측벽은 경사지거나 수직인, 반도체 서브마운트.
  9. 제1항 또는 제2항에 있어서, 상기 캐비티의 측벽은 경사진 측벽 및 수직 측벽을 포함하는, 반도체 서브마운트.
  10. 마이크로 구성요소용 서브마운트를 제조하는 웨이퍼 레벨 방법으로서,
    실리콘 웨이퍼의 이면에 비아를 에칭하고, 그리고 캐비티의 바닥에 제1 두께를 갖는 실리콘 멤브레인부를 형성하도록 상기 실리콘 웨이퍼의 전면에 상기 캐비티를 에칭하는 것으로서, 상기 웨이퍼는 상기 캐비티의 측벽에 인접하고 제2 두께를 갖는 실리콘 프레임부를 갖고, 상기 비아는 적어도 부분적으로 상기 실리콘 프레임부를 통해 연장되는 것과;
    상기 캐비티 바닥에 실리콘 멤브레인부를 형성하고 상기 캐비티의 측벽에 인접하게 실리콘 프레임부를 형성하도록 상기 웨이퍼의 전면에 캐비티를 에칭하는 것과;
    적어도 부분적으로 상기 실리콘 프레임부를 통해 기판의 이면으로부터 연장되는 전기 전도성 피드스루 연결부를 형성하도록 상기 비아에 금속화 부분을 제공하는 것과;
    상기 캐비티의 표면에 금속화 부분을 제공하는 것
    을 포함하며, 상기 전기 전도성 피드스루 연결부와 캐비티 표면에서의 금속 간의 전기적 연결은 적어도 부분적으로 상기 캐비티의 특정 측벽을 통해 이루어지고, 상기 제2 두께는 상기 제1 두께보다 큰 것인 웨이퍼 레벨 방법.
  11. 제10항에 있어서, 상기 비아의 측벽이 상기 캐비티의 특정 측벽과 정렬되지 않도록 상기 비아가 에칭되는, 웨이퍼 레벨 방법.
  12. 제10항 또는 제11항에 있어서, 상기 캐비티는 습식 에칭 공정 또는 건식 에칭 공정을 이용하여 에칭되는, 웨이퍼 레벨 방법.
  13. 제10항 또는 제11항에 있어서, 상기 캐비티는 복수의 캐비티 구역을 형성하도록 에칭되고, 상기 캐비티 구역의 각각은 랜딩 플랜에 의해 분리되는, 웨이퍼 레벨 방법.
  14. 제10항 또는 제11항에 있어서, 상기 비아를 에칭하는 것은 상기 실리콘 멤브레인부의 두께보다 큰 깊이로 상기 비아를 에칭하는 것을 포함하는, 웨이퍼 레벨 방법.
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