KR101284398B1 - 적층결함 핵생성자리들을 감소시키는 리소그래피 방법들과감소된 적층결함 핵생성자리들을 포함하는 구조들 - Google Patents

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Abstract

결정학상 방향에 대하여 축외(off-axis) 방위를 갖는 실리콘 탄화물 기판의 표면에 형상들을 형성하여 에피택시 실리콘 탄화물층들을 제조한다. 상기 형상들은 결정학상 방향에 대해 비평행(즉, 경사지거나 수직)하게 방위된 최소한 하나의 측벽을 포함한다. 따라서, 상기 에피택시 실리콘 탄화물층은 형상들을 포함하는 실리콘 탄화물 기판의 표면 상에 성장한다.

Description

적층결함 핵생성자리들을 감소시키는 리소그래피 방법들과 감소된 적층결함 핵생성자리들을 포함하는 구조들{Lithographic methods to reduce stacking fault nucleation sites and structures having reduced stacking fault nucleation sites}
본 발명은 반도체 재료들과 소자들, 및 그 제조방법들에 관한 것으로서, 더욱 상세하게는, 단결정 반도체 재료들의 성장방법들, 상기 방법에 의해 형성된 재료들 및 상기 재료에 형성된 소자들에 관한 것이다.
(가출원서에 대해 상호 참조)
본 발명은 전력전자소자들과 같은 전자소자들에 사용되는 반도체 재료들의 제조방법들에 관한 것이다. 특히, 본 발명의 일부 실시예들은 실리콘 탄화물내의 결정 결함을 감소시킬 수 있는 공정들과 결과적인 구조들 및 소자들에 관한 것이다. 본 발명은, 미국 특허 US 2003-0080842 A1호 및 공동 계류 중이며 2003년 9월 22일에 출원되어 일련번호 제10/605,312호가 공통으로 할당된 출원에서 개시되고 청구된 주제와 관련이 있다.
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실리콘 탄화물
실리콘 탄화물(SiC)은 최근 이십년에 걸쳐서 실리콘 및 갈륨-비소(GaAs)보다 많은 장점을 제공할 수 있는 적절한 반도체 재료의 후보로서 부상되어 왔다. 특히, 실리콘 탄화물은 넓은 밴드 갭, 높은 파손 전기장, 높은 열전도율, 및 높은 포화 전자 드리프트 속도(drift velocity)를 가지며, 또한 물리적으로 매우 단단하다. 실리콘 탄화물은 매우 높은 융점을 가지며, 세상에 알려진 가장 단단한 재료 중의 하나이다.
그러나, 그 물리적 특성들 때문에, 실리콘 탄화물은 또한 상대적으로 제조하기 어려울 수 있다. 실리콘 탄화물은 많은 다형들(polytypes)로 성장할 수 있으므로, 커다란 단결정들 내로 성장하기가 어려울 수 있다. 또한, 실리콘 탄화물의 성장을 위한 높은 온도는 불순불 수준들(도핑을 포함하여)의 제어를 상대적으로 어렵게 하고, 이와 유사하게, 박막들(예를 들어, 에피택시층들)의 제조도 또한 어렵게한다. 실리콘 탄화물의 경도 때문에, 반도체 웨이퍼들을 자르고 연마하는 전통적 인 방법들은 또한 실리콘 탄화물에는 더 어려울 수 있다. 이와 유사하게, 실리콘 탄화물의 화학적 침입(chemical attack)에 대한 저항력은 종래 방법으로 에칭을 하기가 어렵게 할 수 있다.
또한, 실리콘 탄화물은 150개 이상의 다형들로 형성될 수 있고, 이중 많은 수는 상대적으로 작은 열역학적 차이들에 의해 분리된다. 결과적으로, 실리콘 탄화물에서 단결정 기판들과 고품질 에피택시층들 ("에피층들")의 성장은 어려운 일이었으며, 또한 어려운 일로 남을 것이다.
그럼에도 불구하고, 이 특정한 분야에서, 본 발명의 양수인에 의하여 수행된 것을 포함한 많은 연구와 발견을 기초로 하여, 실리콘 탄화물의 성장과 유용한 소자들로의 제조에 관한 진보가 많이 이루어졌다. 이에 따라서, 블루 및 그린 발광다이오드들을 제조하기 위하여 III-족 질화물들과 같은 다른 유용한 반도체를 위한 기판으로서 실리콘 탄화물을 구현한 상업적 소자들을 현재 이용할 수 있다. 또한, 마이크로파(microwave) 및 고주파(radio frequency, RF) 고-전력, 고-전압 장치들, 및/또는 다른 장치를 위해 실리콘 탄화물계 소자들을 상업적으로 이용할 수 있다.
실리콘-카바이드 기술의 성공이 어떤 SiC계 소자들의 이용가능성을 증가시킴에 따라, 이런 소자들의 특정한 양상들은 더 명백해졌다. 특히, 바이폴라 전력소자들과 같은 일부 실리콘 탄화물계 바이폴라 소자들의 포워드 전압 (Vf)이 일부 소자들이 동작하는 동안에 현저하게 증가될 수 있음이 관찰되었다. 상기 증가는 "Vf 드리프트"라고 언급된다. 많은 이유에 의하여, 반도체 소자들의 이 같은 기능적인 문제들은 종종 소자들이 형성되는 재료의 결정 구조내의 결함들에 의한 결과일 수 있다. 결함들의 예들은 하기에서 검토한다.
증착 시스템들 및 방법들은 일반적으로 기판들 상에 에피택시 박막들과 같은 반도체 재료층들을 형성하기 위하여 이용되어 왔다. 예를 들어, 기판 상에 실리콘 탄화물(SiC)과 같은 반도체 재료층을 형성하기 위하여, 화학기상증착(chemical vapor deposition, CVD) 반응기 시스템 및 공정이 이용될 수 있다. CVD 공정은 에피택시층들과 같이 조절된 특성들, 두께들, 및/또는 배열들을 갖는 층들을 형성하는데 특히 효과적일 수 있다. 일반적으로, CVD 시스템과 같은 증착 시스템에서는, 반응 챔버의 서셉터(susceptor) 내에 기판이 마련되고, 상기 기판 상에 증착될 반응제(reagents) 또는 반응체(reactants)를 포함하는 하나 이상의 반응 가스가 상기 기판에 인접한 상기 챔버 내로 인입된다. 상기 반응 가스는, 상기 기판에 균일하거나 조절된 농도로 반응제 또는 반응체를 제공하기 위하여 반응 챔버를 통하여 흐를 수 있다.
실리콘 탄화물 결정 구조
CVD 반응기와 같은 증착 시스템은 2H, 4H, 6H, 15R, 3C 등과 같은 소정의 다형을 갖는 단결정 실리콘 탄화물 기판 상에 에피택시 실리콘 탄화물층들을 형성하기 위하여 이용될 수 있다. 상기 "다형"이라는 용어는 결정 구조에서 원자층들의 순서 및 배열을 지칭한다. 그러므로, 실리콘 탄화물의 서로 다른 다형들이 화학량론적으로 동일하더라도, 그들은 서로 다른 결정 구조들을 가지며, 결과적으로 밴드 갭, 캐리어 이동도 및 절연 파괴 강도 등에서 서로 다른 재료 특성들을 갖는다. 문자 H, R 및 C는 상기 다형의 일반적 결정 구조, 즉, 육방정계(hexagonal), 사방정계(rhombohedral), 입방정계(cubic)를 각각 지칭한다. 상기 지시어에서, 숫자들은 층 배열들의 반복 주기를 지칭한다. 그러므로, 4H 결정은 결정 내의 원자들의 배열이 4 개의 이중층들마다 반복되는 육방정계 결정 구조를 갖는다.
도 1은 이론적인 육방정계 결정의 단위 셀을 나타낸다. 상기 단위 셀(60)은 대향하는 한 쌍의 육방정계면들(61A, 61B)을 포함한다. 상기 육방정계면들은, 육방정계 결정의 방향을 지시하기 위한 밀러-브라베 지수(Miller-Bravais indexing) 시스템에 의하여 정의된 <0001> 방향을 따라 연장되는 c축에 대하여 수직이다. 따라서, 상기 육방정계면들은 상기 결정의 c-평면 또는 기저 평면(basal plane)을 한정하는 c-면으로 지칭되기도 한다. 상기 c-평면에 수직인 평면들은 프리즘 평면들(prismatic planes)이라고 지칭된다.
실리콘 탄화물은 반도체 성능 및 소자들을 위한 잠재력있고 유용한 물리적 및 전자적 특성들을 많이 갖고 있다. 이들 특성들은, 넓은 밴드 갭, 높은 열전도율, 높은 포화 전자 드리프트 속도, 높은 전자 이동도, 우수한 기계적 강도 및 항방사선 강도(radiation hardness)를 포함한다. 그러나, 실리콘 탄화물막들 내의 결정 결함들의 존재는 상기 결함들의 형태, 위치 및 밀도에 따라, 상기 막들 내에 형성된 전자 소자들의 성능을 제한할 수 있다. 따라서, 실리콘 탄화물막들 내의 결함들을 감소시키려는 중대한 연구들이 이루어져 왔다. 마이크로파이프들(micropipes)과 같은 어떤 결함은 소자의 성능을 심각하게 제한하거나, 심지어 방해하는 것으로 알려져 있다. 쓰레딩 전위들(threading dislocations)과 같은 다 른 결함들은 소자 작동에 있어서 개별적인 재앙으로 고려되지 않으므로, 따라서 에피택시막들 내에서 일반적으로 발견되는 밀도에서는 소자의 성능에 심각한 해가 되지는 않을 수 있다.
고전압 차단 성능이 요구되는 응용장치들(예를 들면, 전력 스위칭 장치들)에서, 실리콘 탄화물막들은 통상적으로 "축외(off-axis)" 성장된다. 즉, 기판 결정은 일반적인 결정축(c축)에 대하여 약간의 경사각을 갖도록 얇게 절단된다. 예를 들면, 4H 또는 6H와 같은 육방정계 다형의 경우, 상기 절단의 경사각은 도 2에 도시된 표준 결정학상 방향들의 하나, 즉, <11-20> 방향(육방정계 단위 셀의 한 점을 향한다) 또는 <10-10> 방향(육방정계 단위 셀의 편평한 면의 중심을 향한다), 또는 다른 방향으로 선택될 수 있다. 축외 절단의 결과에 의해, 마련된 기판의 면은 평활면들(plateaus)과 단차들(steps)의 주기적인 배치로 특징될 수 있다. 예를 들어, 노스캘로라이나 주립대학(North Carolina State University)에 양도되고, 콩(Kong) 등에게 부여된 미국특허 제4,912,064호의 "알파-SiC 박막들의 호모에피택시 성장 및 그 위에 제조된 반도체 소자들(Homoepitaxial Growth of Alpha-SiC Thin Films and Semiconductor Devices Fabricated thereon)" 참조하며, 이는 그 전체가 본 명세서에 참조로서 포함된다.
그러므로, 상기 기판 상에서 에피택시층이 성장될 때, 증착된 원자들은 결정층 단차들의 노출된 가장자리의 원자들과 결합하여, 소위 스텝-흐름식(step-flow)으로 상기 단차들이 측방향으로 성장되도록 한다. 도 3은 단차-흐름 성장을 도시한다. 각각의 층 또는 단차는, 결정이 본래 축외 절단되었던 방향(도 3에 도시된 <11-20> 방향)으로 성장된다.
결정학적 결함들
가장 기초적인 수준에서, 구조 결정학적 결함들은 점결함들(point defects), 선결함들(line defects), 면결함들(planar defects) 및 3-차원결함들(three dimensional defects)의 네 가지로 구분될 수 있다. 점결함들은 공공들(vacancies)을 포함하고, 선결함들은 전위들(dislocations)을 포함하고, 면결함들은 적층결함들(stacking faults)을 포함하고, 또한 3-차원결함들은 다형(polytype) 침입물들(inclusions)을 포함한다.
전위는 구조적인 결함의 종류이고, 결정 내에서 많은 단위 셀 길이들로 확장된다. 전위에 대한 더 명확한 설명으로 나선전위(screw dislocation)와 칼날 전위(edge dislocation)로 구분할 수 있다. 당업자에게 자명한 바와 같이, 실제 결정 내의 원자로부터 원자까지의(또는 이온으로부터 이온까지의) 원위치로 돌아오는 대칭적인 경로는 버거스 회로들(Burgers circuit)이라 불린다. 구조를 대표하는 격자 내에서 같은 경로가 원위치로 돌아오지 못하는 경우에는, 시점과 종점이 동일한 원자에 놓이지 않으며, 따라서 상기 버거스 회로는 하나 이상의 전위들을 포함한다. 격자 내의 폐쇄회로를 완성하는 벡터는 버거스 벡터(Burgers vector)로 불리며, 전위의 크기와 방향을 판정한다.
버거스 벡터가 전위가 위치하는 선과 평행인 경우에는, 그 결함은 나선 전위라고 불린다. 반면에, 버거스 벡터가 전위와 수직인 경우에는, 칼날 전위라 불린다. 칼날 전위의 가장 단순한 형태는 두 개의 일반 면들 사이에 삽입된 원자들 또 는 이온들의 불완전한 면이며, 이는 데크(deck) 내의 절반에 삽입된 여분 카드로 비유될 수 있다.
나선 전위들은 반드시 유해한 것은 아니며, 사실상, 결정 성장에 유익할 수 있다. 예를 들어, 실리콘 탄화물 결정의 소위 (0001) 방위된 성장 표면에 있는 1C 쓰레딩 나선 전위는 하나 또는 몇 개의 원자들 높이로 재형성된 모서리를 표시한다. 이 모서리에서는, 결정의 연속 성장이 상대적으로 쉽다. 그러나, 전위들은 결정 내에서 소성 유동을 상대적으로 용이하게 한다. 전위들은 슬립면들을 따라서 우선적으로 이동할 수 있다. 전위는 결정을 통하여 상대적으로 용이하게 이동할 수 있는데, 이는 슬립면들에서의 이동이 구조 요소들의 단지 약간의 변위만을 수반하기 때문이다. 다시 말하면, 슬립면들은 결정이 재조정을 위한 낮은-에너지 중간상태를 제공한다.
실리콘 탄화물 내의 결함들
실리콘 탄화물 전력소자들에 있어서, 소자의 동작이 전위 이동의 구동에 요구될 수 있는 상대적으로 적은 에너지양을 제공할 수 있으므로, 이 같은 상대적으로 낮은 에너지 중간상태의 유용성은 결함들을 계속하여 성장하게 할 수 있다.
상업적 품질의 SiC 웨이퍼들 및 에피층들은 일반적으로 나선 전위들 및 칼날 전위들을 포함한다. 상기 전위들은 결정 내에서 그들의 정렬에 의하여 더 분류될 수 있다. c축을 따라서 전달되는 전위들을 쓰레딩 전위들이라고 하며, c-평면에 놓인 전위들을 기저 평면(basal plane) 전위들이라고 한다. 일반적으로, SiC에 있어서, 기저 평면 전위들은, 하기의 메커니즘을 통하여, 우선적으로 부분 전위들로 분 해되는 것이 에너지적으로 유리하다.
[식 1]
1/3 <11-20> → 1/3 <10-10> + l/3 <01-10>
상기의 분해 반응은 기저 평면 전위들이 두 개의 쇼클리 부분 전위들(Shockley partial dislocations)로의 분해를 설명한다. 상기의 분해 중에 형성된 선결함들은 적층결함(stacking fault)을 경계 짓는다. 사실상, 부분 전위들은 일반적으로, 적층결함이 자유표면에 도달하지 않으면, 적층결함의 전체 주위를 경계 짓는다. 상기 적층결함은 일반적으로 바이폴라 소자들에서 전기적으로 활성화되고, 포워드 동작중에, 전자-홀 플라즈마의 밀도는 적층결함의 근처에서 감소될 수 있다. 감소된 플라즈마 밀도는 상기 소자의 포워드 전압을 증가시킬 수 있다. 다른 잠재적인 복잡성은 재결합을 강화한 전위 미끄러짐을 통하여, 상기 소자의 포워드 동작 중에 적층결함은 확장을 계속할 수 있다. 이러한 거동은 소자들의 기능적 특성들을 동작 중에 예상하지 못하게 변화시킬 수 있으므로, 소자 이용에 대해 실질적인 장애물이 될 수 있다.
다시 말하면, 결정 내에 미리 존재하는 결함들 때문에, 실리콘 탄화물 바이폴라 소자를 통한 전류 인가가 결정 구조 내에 변화를 개시하거나 전달(또는 양쪽 모두)하게 할 수도 있다. 상기에서 유의한 바와 같이, 많은 SiC 다형들은 열역학적 근사치에 서로 가까우며, 또한 고상변형이 상당히 가능하다. 적층결함들이 소자의 활성영역의 중요한 부분과 충돌하면, 소자를 많은 응용장치들에서 요구되거나 바라는 정도의 정확하고 및/또는 효과적으로 동작하지 못하게 하는 원하지 않는 방 식으로 포워드 전압을 증가시키는 원인이 되는 경향을 보인다.
일부 관례들에서는, 전위밀도는 재료의 세제곱 센티미터 당 전위 길이의 센티미터들로 표현되고, 따라서 평방 센티미터 당 전위밀도 단위들(cm-2)로 보고된다. 다른 관례에서는(또한, 여기에서 사용된), SiC 에피층 성장을 위한 4H-SiC 기판들의 축외 방위와 전위들을 탐색하기 위해 사용되는 보통의 에칭 기술은, SiC 내의 전위밀도들을 설명하기 위해 에칭 피트(pit) 밀도(또한 cm-2의 단위)를 사용하는 것을 보다 편리하게 한다. 그러므로, 당업자는 cm/cm3으로 표현된 주어진 전위밀도에 대하여, 기판의 축외 각도와 통상적인 전위 배열에 의존하는 pits/cm2으로 표현될 때, 매우 다른 전위 피트밀도가 되는 것을 인식할 것이다. 그러므로, 두 숫자가 같은 네트(net) 단위(cm-2)를 가진다고 하여도, 그것들은 동일한 실제 전위밀도를 표시할 필요는 없다. 명확성과 일관성을 위하여, 본 응용장치에서는, 전위밀도는 실리콘 면이 마련되고, 8°축외 (0001) 방위된 기판의 에칭된 에피표면 상에 표시된 특정한 피트들의 밀도로서 설명될 것이다.
현재 상업적으로 얻을 수 있는 4H-SiC 기판들은 본 명세서에서 사용된 관례에 따라 cm2 당 대략 1E3 내지 1E5(약 103 내지 105)의 전위들을 가질 수 있다. 이것은 쓰레딩 나선전위들과 칼날 전위들, 및 기저 평면 전위들을 포함한다. 아마, 모든 종류의 전위들은 소자 성능에 충격을 줄 수 있지만, 기저 평면 전위들은 특히 Vf 드리프트를 야기하는 적층결함들의 우세한 핵생성자리로서 관련되어 왔다.
이번에는, 기판 내의 결함들은 종종 이 같은 기판들 상에 성장한 에피택시층들 내에 복제되어, 따라서 결과적인 소자들의 품질과 성능에 대하여 기판 결정 품질이 매우 중요한 요소가 되게 한다.
종래의 기판 준비와 에피층 성장 실행들은 기저 평면 전위들의 밀도를 기판 내에서 1E3 내지 1E4 cm- 2 로부터 상기 에피층 내의 약 400 cm-2로 상당히 효과적으로 감소시킬 수 있다. 전위밀도의 이러한 감소는 기판 준비와 에피층 성장 동작들 모두에서의 변화들을 통하여 이루어 질 수 있다.
이에 따라서, SiC계 바이폴라 및 다른 소자들의 구조 및 동작의 계속적인 개선을 위하여, 기저 기판들과 그들의 결정구조들의 계속적인 개선을 제공하는 것이 바람직할 수 있다.
본 발명은 소정의 결정학상 방향에 대하여 축외 방위를 가지는 실리콘 탄화물 기판의 표면에 복수 개의 형상들을 형성하여 에피택시 실리콘 탄화물층을 제조하는 방법을 제공한다. 상기 복수 개의 형상들은 상기 소정의 결정학상 방향에 대하여 비평행하게(경사지거나 또는 수직한) 방위된 측벽들을 포함한다. 이어서, 복수 개의 형상들을 포함하는 상기 실리콘 탄화물 기판의 표면상에 상기 에피택시 실리콘 탄화물층은 상기 측벽의 상기 두께보다 더 두꺼운 두께로 성장한다.
본 발명의 일부 실시예들에 의하면, 소정의 결정학상 방향에 대하여 축외 방위를 가지는 실리콘 탄화물 기판의 표면에 복수 개의 형상들을 형성하여 에피택시 실리콘 탄화물층들을 제조할 수 있다. 상기 복수 개의 형상들은 상기 소정의 결정학상 방향에 대하여 비평행하게(경사지거나 또는 수직한) 방위된 최소한 하나의 측벽을 포함한다. 이어서, 복수 개의 형상들을 포함하는 상기 실리콘 탄화물 기판의 표면 상에 상기 에피택시 실리콘 탄화물층을 성장하게 한다. 일부 실시예들에서는, 형상들은 소정의 결정학상 방향에 대하여 축외 방위를 가지는 실리콘 탄화물 기판의 표면을 마스킹하고 노출된 상기 실리콘 탄화물 기판의 표면을 에칭하여 형성한다. 일부 실시예들에서는, 에칭은 건식 에칭에 의하여 수행될 수 있다. 상기 건식 에칭은 NF3 및/또는 SF6과 같은 에칭제 가스에칭으로 사용하여 수행할 수 있다. 일부 실시예들에서는, NF3이 사용된다. 일부 실시예들에서는, 소정의 결정학상 방향은 <11-20> 방향이다.
일부 실시예들에서는, 복수 개의 형상들은 소정의 결정학상 방향에 대하여 수직한 방향으로 연장하는 복수 개의 트랜치들을 포함한다. 다른 실시예들에서는, 트랜치들은 소정의 결정학상 방향에 대하여 경사지게 연장한다. 또한, 경사진 그리고 수직 트랜치들이 제공될 수 있다. 다른 실시예들에서는, 복수 개의 형상들은 육방정계 피트들의 주기적 반복패턴과 같은 복수 개의 피트들을 포함한다.
본 발명의 일부 실시예들에 의한 실리콘 탄화물 반도체 구조는 소정의 결정학상 방향에 대하여 축외 방위를 가지고, 표면에 복수 개의 형상들을 가지는 실리콘 탄화물 기판을 포함한다. 상기 복수 개의 형상들은 상기 소정의 결정학상 방향에 대하여 비평행하게(즉, 경사지거나 및/또는 수직한) 방위된 최소한 하나의 측벽을 포함한다. 상기 복수 개의 형상들을 포함하는 상기 실리콘 탄화물 기판의 표면 상에 에피택시 실리콘 탄화물층이 또한 제공된다. 상기 소정의 결정학상 방향은 <11-20> 방향일 수 있다. 상기 형상들은 상기에서 설명한 바와 같은 트랜치들 및/또는 함몰부들을 포함할 수 있다.
본 발명의 다른 실시예들은 에피택시 실리콘 탄화물층을 형성하기 위하여, 소정의 결정학상 방향에 대하여 축외 방위를 가지는 실리콘 탄화물 기판의 표면에 복수 개의 형상들의 상기 소정의 결정학상 방향에 비평행하게 방위된 최소한 하나의 측벽으로부터 에피택시 성장에 의해 에피택시 실리콘 탄화물층을 형성한다. 상기 형상들은 상기에서 설명한 바와 같은 트랜치들 및/또는 함몰부들일 수 있다.
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도 1은 육방정계결정 단위 셀 구조의 개략도이다.
도 2는 표준 결정학상 방향들을 도시하는 육방정계 단위 셀의 정상도이다.
도 3은 축외(off-axis) 실리콘 탄화물 결정의 측면 개략도이다.
도 4는 에피택시 증착 시스템(epitaxial deposition system)의 개략도이다.
도 5는 도 4의 증착 시스템의 부분을 구성하는 서셉터 어셈블리(서셉터(susceptor) 조립체)의 단면도이다.
도 6은 본 발명의 여러 실시예들에 따라 공정된 SiC 웨이퍼의 개략도이다.
도 7a 및 7b는 본 발명의 여러 실시예들에 따라 공정된 SiC 웨이퍼의 표면의 부분의 확대도이다.
도 8a는 본 발명의 실시예에 따른 주기적 육방정계(hexagonal) 피트(pit)로 패턴화된 실리콘 탄화물 웨이퍼의 표면의 간섭관측기 정밀표현(interferometry-derived topographic representation)이다.
도 8b는 도 8a의 B-B선을 따라 절단된 깊이 프로파일(depth profile)이다.
도 8c는 도 8a의 C-C선을 따라 절단된 깊이 프로파일(depth profile)이다.
도 9a는 본 발명의 실시예에 따른 주기적 트랜치 구조로 패턴화된 실리콘 탄화물 웨이퍼의 표면의 평면도이다.
도 9b는 도 9a의 구조의 개략적인 입면도이다.
도 10은 본 발명의 실시예에 의한 구조의 개략적인 입면도이다.
도 11은 본 발명의 실시예에 의한 구조의 개략적인 입면도이다.
도 12는 본 발명의 실시예에 의한 구조의 개략적인 입면도이다.
도 13은 본 발명의 실시예에 의한 SiC 에피택시층의 표면의 현미경사진이다.
도 14는 본 발명의 실시예에 의한 SiC 에피택시층의 표면의 현미경사진이다.
도 15는 본 발명의 다른 실시예들에 의한 SiC 에피택시층의 표면의 현미경사진이다.
이하, 본 발명의 실시예를 도시한 첨부된 도면을 참조하여, 본 발명을 더욱 완전하게 개시한다. 그러나, 본 발명은 다양한 형태들로 실시될 수 있으며, 본 명세서에서 상술한 실시예들에 한정하여 해석되어서는 아니된다. 오히려, 이들 실시예들은 본 개시가 더욱 철저하고 완전하며, 당업자에게 본 발명의 사상을 충분히 전달하기 위해서 제공된 것이다. 도면들에서, 영역들 또는 층들의 크기와 상대적 크기들은 명확성을 위하여 과장될 수 있다. 구성요소나 층이 다른 구성요소 "상(on)"에 존재하는 것으로 언급된 경우, 그 구성요소가 상기 다른 구성요소 또는 층 상에 직접적으로 존재하거나 개재된(intervening) 구성요소 또는 층이 존재할 수 있음을 의미한다. 이와 대조적으로, 임의의 구성요소가 다른 구성요소 "상에 직접적으로(directly on)" 존재하는 것으로 언급된 경우는, 개재된 구성요소들이나 층들이 없음을 의미한다. 유사한 숫자들은 유사한 구성요소들을 나타낸다. 본 명세서에서 사용된 바와 같이, "및/또는(and/or)" 이라는 용어는 해당 열거된 항목들 중 하나 또는 하나 이상으로 이루어진 모든 조합들을 포함한다.
본 명세서에 사용된 용어는 단지 특정한 실시예들을 설명하는 목적에 지나지 않으며, 본 발명을 한정하려는 의도가 있는 것을 아니다. 본 명세서에 사용된 바와 같이, 단수형들("a", "an", "the")은 문맥이 명확하게 지적하지 않는 한 복수형을 포함하는 의도가 있다. 또한, 이 명세서에 사용된 "포함한다(comprises)" 및/또는 "포함된(comprising)"의 용어들은 언급된 형상들, 정수들(integers), 단차들(steps), 동작들, 요소들, 및/또는 성분들의 존재를 명기하지만, 하나 이상의 다른 형상들(features), 정수들, 단차들, 동작들, 요소들, 성분들, 및/또는 그들의 그룹들의 존재 또는 추가를 배제하는 것은 아니다. 그러므로, 예를 들어, 이곳에는 두 층들의 성장이 설명되어도, 본 발명의 실시예에 따라 셋 이상의 에피택시층들이 성장될 수도 있다.
본 명세서에서, 제1 및 제2 등의 용어들이 다양한 구성요소들, 성분들, 영역들, 층들 및/또는 부분들을 설명하기 위하여 사용될 수 있지만, 이들 구성요소들, 성분들, 영역들, 층들 및/또는 부분들은 이들 용어들에 의해 한정되어서는 안된다. 이들 용어들은 임의의 구성요소, 성분, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위해서만 사용된다. 따라서, 하기의 제 1 구성요소, 성분, 영역, 층 또는 부분은, 본 발명의 가르침으로부터 벗어남이 없이, 제 2 구성요소, 성분, 영역, 층 또는 부분으로 지칭될 수 있으며, 제 2 의 경우도 그러하다.
또한, "하(lower)" 또는 "저부(bottom)" 및 "상(upper)" 또는 "상부(top)"와 같은 상대적 용어들은 도면들에서 도시된 바와 같이 일 구성요소의 타 구성요소와의 관계를 설명하기 위하여 본 명세서에 사용될 수 있다. 상기 상대적 용어들은 도면에서 도시된 방위에 추가하여 소자의 다른 방위들을 포괄하기 위하여 의도된다. 예를 들어, 도면들의 소자가 뒤집히면, 다른 요소들의 "하" 측 상에 있는 것으로 설명된 요소들은 상기 다른 요소들의 "상" 측에 방위될 수 있다. 따라서, 예시적인 용어인 "하"는 도면의 특정한 방위에 따라서 "하" 및 "상"의 양 방위들을 포괄한다. 이와 유사하게, 도면 중에 하나에 있는 소자가 뒤집히면, 다른 요소들의 "아래에(below)" 또는 "바로 밑에(beneath)"로 설명된 요소들은 따라서 상기 다른 요소들의 "위에(above)"로 방위된다. 그러므로, 예시적인 용어들인 "아래에" 또는 "바로 밑에"는 위와 아래 양 방위들을 모두 포괄한다.
본 명세서에의 본 발명의 실시예들은 이상적인 본 발명의 실시예들의 개략적인 도해들인 단면도 및/또는 다른 도면들을 참조하여 설명한다. 이와 같이, 예를 들어 제조기술들 및/또는 허용오차들(tolerances)의 결과로서 도해들의 형상들에 의한 변화들이 예상된다. 본 발명의 실시예들은 여기에 도시된 영역들의 특정한 형상들에 한정되는 것으로 파악해서는 안될 것이며, 예를 들어 제조결과의 형상들의 변경들을 포함하는 것으로 파악하여야 할 것이다. 예를 들어, 다각형(polygon) 으로 도시된 성장영역 또는 증착영역은 제1 영역으로부터 다른 조성의 제2 영역으로의 불연속적인 변화라기보다는 일반적으로 둥근형(rounded) 또는 만곡형(curve) 형상들 및/또는 다른 영역과의 모서리들에서의 농도들의 기울기를 갖는다. 그러므로, 도면에 도시된 영역들은 자연히 개략적이며, 그 형상들은 소자의 영역의 정확한 형상을 도시하기 위해 의도된 것이 아니며, 본 발명의 범위를 한정하기 위해 의도된 것도 아니다.
본 발명의 일부 실시예에 의하면, 제1 결정학상 방향에 대하여 축외 방위를 가지는 실리콘 탄화물 기판 상에 에피택시 실리콘 탄화물층을 제조하는 방법들은 패턴된 에칭 마스크를 사용하여 상기 기판의 제1 표면을 마스킹하는 단계, 상기 제1 결정학상 방향에 대하여 경사지거나 또는 수직한 각도에 방위된 측벽을 각각 포함하는 복수 개의 형상들을 형성하기 위하여 상기 시판의 제1 면을 에칭하는 단계, 상기 에칭된 제1 표면 상에 실리콘 탄화물의 에피택시층을 성장시키는 단계를 포함한다. 상기 기판은 <11-20> 방향과 같은 제1 결정학상 방향에 대하여 축외 방위를 가지고 있다. 부분적으로 마스크된 기판은 NF3 및/또는 SF6를 사용하는 반응 에칭과 같은 건식 에칭 공정을 사용하여 에칭될 수 있다.
일부 실시예들에서는, 복수 개의 형상들은 상기 제1 결정학상 방향에 대하여 경사지거나 및/또는 수직한 방향으로 연장하는 복수 개의 트랜치들을 포함한다. 다른 실시예들에서는 육방정계 함몰부들의 주기적 반복패턴을 포함한다.
일부 실시예들에서는, 기판은 측벽들을 포함하는 복수 개의 형상들로 패턴되 고, 제1 에피택시층은 제1 결함 밀도로 성장한다. 이어서, 상기 제1 에피택시층은 측벽들을 포함하는 복수 개의 형상들로 패턴되고, 제2 에피택시층은 제1 결함 밀도보다 낮은 제2 결함 밀도로 성장한다
본 발명의 일부 실시예들에 의한 실리콘 탄화물 반도체 구조들은 제1 표면 및 상기 제1 표면 상에 형성된 실리콘 탄화물의 에피택시층을 포함하는 축외 실리콘 탄화물 기판을 포함할 수 있다. 상기 기판의 제1표면은 축외 결정학상 방향에 대하여 수직 또는 경사진 측벽을 각각 포함하는 복수 개의 형상들을 포함한다. 상기 기판과 비교하여 상기 에피택시층은 감소된 기저 평면 전위밀도를 갖는다.
본 발명의 다른 실시예들은 제1 표면 및 상기 제1 표면 상에 형성된 실리콘 탄화물의 제 1 에피택시층을 포함하는 축외 실리콘 탄화물 기판을 포함한다. 상기 기판의 표면은 축외 결정학상 방향에 대하여 수직 또는 경사진 측벽을 가지는 복수 개의 형상들을 포함한다. 상기 기판과 비교하여 상기 제1 에피택시층은 감소된 기저 평면 전위밀도를 갖는다. 상기 제1 에피택시층은 상기 축외 결정학상 방향에 대하여 수직 또는 경사진 측벽을 가지는 복수 개의 형상들을 더 포함한다. 제2 에피택시층이 상기 제1 에피택시층 상에 성장한다. 상기 제1 에피택시층과 비교하여 상기 제2 에피택시층은 감소된 기저 평면 전위밀도를 갖는다
본 발명의 일부 실시예들은 적층결함 핵생성자리 밀도를 감소하는 방법, 실리콘 탄화물계 바이폴라 소자들 내에서 포워드 전압 (Vf) 드리프트를 감소하는 방법 및 적층결함 핵생성자리들로 기능하는 기저 평면 전위들의 감소된 밀도를 갖는 실 리콘 탄화물 구조들을 제공한다.
에피택시 성장이 진행될 수 있는 측벽들을 갖는 복수 개의 구조들을 형성하기 위하여, 실리콘 탄화물 기판의 마스크된 표면 상에, 일부 실시예들은 건식 에칭과 같은 에칭을 수행하고, 일부 실시예들에서는 NF3 및/또는 SF6 화학성질을 이용한 반응성 이온에칭(reactive ion etch, RIE)을 수행한다. 예시적으로, 그러나 한정하는 것은 아닌, 실리콘 탄화물의 건식 에칭의 기술들이 미국특허 제4,865,685호 및 제4,981,551에 개시되어 있으며, 이들 모두는 그 전체가 본 명세서에 참조로서 포함된다. 본 명세서에 설명된 상기 에칭의 수행을 위한 다른 기술들과 화학은 본 기술분야에 일반적으로 잘 알려져 있으며, 본 명세서에서는 본 발명의 실시예들을 표현하는 것 이상으로 자세하게 설명하지는 않는다.
본 명세서에서 "기판(substrate)"이란 용어는 웨이퍼와 같은 소자 전구체 구조 뿐만 아니라 벌크 단결정(일반적으로 불(boule)에서 절단된다)을 포함하는 넓은 범위의 개념으로 사용한다. 상기 기판은 하나 이상의 에피택시층들을 포함할 수 있으나, 본질적으로 (배타적일 필요는 없다.) 상기 기판 상에 형성된 소자를 위한 물리적 및 전자적 지지체로서 사용된다.
이와 유사하게, "건식 에칭(dry etching)" 및 "습식 에칭(wet etching)"이란 용어들은 반응성 이온에칭 또는 플라즈마 에칭("건식(dry)")을 의미하거나 용융된 염들 또는 다른 용액들 내에서 에칭("습식(wet)")하는 것을 의미하는 데 사용된다.
일반적으로, 반드시 필요하지는 않지만, 기판은 n-형일 수 있는데, 왜냐하 면, n-형 기판들은 실리콘 탄화물계 소자들에 많은 장점들을 제공할 수 있으며, 또한, cm3 당 약 1E18 내지 1E19 (1×1018 내지 1×1019)의 캐리어들의 활성화된 캐리어 농도를 가질 수 있기 때문이다. 기판과 비교하면, 에피택시층의 캐리어 농도는 그 목적에 맞게 선택될(또는 기술될) 수 있다. "도전(conductive)" 층들은 일반적으로 1E18 내지 1E19 cm-3의 캐리어 농도를 가질 수 있다. "차단(blocking)" 층들은 일반적으로 1E16 cm- 3이하의 캐리어 농도들을 가질 수 있다. "활성(active)" 층들은 최종 소자의 구조 또는 목적에 맞게, 이러한 매개변수들 내의 캐리어 농도들을 가질 수 있다. 따라서, n, n+ 및 n-의 용어들이 기판들 및 에피층들 모두를 설명하는 데 사용될 수 있어도, 이 같은 용어는 한정의 의미가 아닌 표현적인 것임을 고려하여야 한다.
소자가 형성되는 실리콘 탄화물 기판은 일반적으로 실리콘 탄화물 불(boule)로부터 실리콘 탄화물 기판 웨이퍼를 소잉(sawing)하는 단계에 의하여 더 큰 결정(또는 "불(boule)")으로부터 얻어지며, 따라서 상기 기판 웨이퍼 상에 비선택(nonselective) 에칭을 수행한다. 대부분의 경우에 있어서, 본 발명의 실시예들에 따른 제1 패턴된 에칭을 수행하기 전에, 소잉된 기판 웨이퍼는 연삭(lapped)되며, 연마(polished) 되고, 에칭(일반적으로 RIE)되고, 그리고 세척(산 또는 용매를 사용하여)된다. 상기 용어 연삭(lapped)은 전형적인 의미, 즉 카운터-로테이팅 랩핑 머신(counter-rotating lapping machine)과 연마분(예를 들어, 다이아몬드) 슬러리를 사용하여 웨이퍼 표면들을 편평하게 하는 단계들을 설명하기 위한 의미로 사용된다. 연삭은 상기 웨이퍼 표면들을 평행하게 할 수 있고, 소우 마킹들(saw markings)과 같은 기계적 결함들을 줄일 수 있다. 이와 유사하게, 연마, 에칭, 세척 단계들은 이와는 다르게 본 발명의 단계들 전에 통상적으로 수행될 수 있다.
본 발명의 일부 실시예들은 에피층의 기저 평면 전위밀도를 유용하게 감소시킬 수 있다. 기저 평면 전위밀도의 감소는 상기의 제 10/046,346호에서 개시된 바와 같이, 기판 및 표면 결함들로부터 액티브 소자 영역들을 격리시키는 것으로 판정되는 수단과 함께 결합될 수도 있고, SiC 바이폴라 소자들을 제공하는 데 사용될 수 있다.
본 발명의 실시예에서 사용되는 증착 시스템(101)은 도 4의 평면도에 의해 개략적으로 도시된다. 상기 증착 시스템(101)은, 도시된 바와 같이, 서셉터 조립체(100), 관통로(180A)를 한정하는 석영관(180), 전자기적 주파수(electromagnetic frequency, EMF) 발생기(182; 예를 들면, 전원 및 석영관(180)을 둘러싸는 RF 코일을 포함한다) 및 반응 가스 공급기(160)를 포함하는 수평형, 핫월(hot wall), 관통형 CVD 시스템일 수 있다. 서셉터 조립체(100) 주위로 절연성 덮개가 추가적으로 또는 석영관(18)을 대체하여 제공될 수 있다. 기판(120)(도 5 참조) 상에 층 또는 막을 형성하기 위하여 증착 시스템(101)이 사용될 수 있다. 도 5에는 단지 하나의 기판(120)이 도시되어 있지만, 복수 개의 기판(120) 상에 동시에 막을 형성하기 위하여 시스템(101)이 개조될 수도 있다.
기판(120)은 증착될 층의 재료와 동일하거나 다른 재료로 형성된 웨이퍼 또는 다른 구조물일 수 있다. 기판(120)은, 예를 들면, 2H-, 4H-, 또는 6H-SiC으로 형성될 수 있다. 상기 막(층)이 증착된 기판 표면은 기저 기판이거나 기저 기판상에 포개어진 제 1 층 또는 연속층일 수 있다. 예를 들면, 상기 증착된 막을 수용하기 위한 기판(120)의 표면은 증착 시스템(101) 또는 다른 장치를 사용하여 미리 증착된 층일 수 있다. 바람직하게는, 본 발명의 견지에서 본 발명의 실시를 위하여 본 명세서에서 특별히 언급된 재료 이외의 반도체 재료가 사용될 수 있음은, 당업자에게 있어서 자명하다.
일반적으로, 반응 가스 공급기(160)는, 하기와 같이, 서셉터 조립체(100)의 내부를 통하여 반응 가스를 공급한다. EMF 발생기(182)는 서셉터 조립체(100) 내에 증착 반응이 일어나는 핫존(hot zone)을 제공하기 위하여, 서셉터 조립체(100)를 유도 가열시킨다. 상기 반응 가스는 예를 들면, 반응 부산물과 반응 가스의 잔여 성분을 포함할 수 있는 배기 가스로서, 서셉터 조립체(100)를 통하여 외부로 지속적으로 흐른다. 본 발명의 실시예에 있어서, 핫월 CVD 시스템 이외의 다른 종류의 증착 시스템이 사용될 수 있다. 본 발명에 따라, 본 명세서에 개시된 시스템 및 방법에 대한 다른 변형은 당업자에게 있어 자명하다.
상기 반응 가스는 반응제, 반응체, 종(species), 운반 가스 등과 같은 하나 이상의 성분을 포함한다. 바람직하게는, 기판 상에 SiC 층을 형성하기 위하여, 상기 반응 가스는 고순도 수소 가스(H2)와 같은 운반 가스를 따라 흐르는 사일렌(SiH4) 및 프로판(C3H8)와 같은 전구체 가스일 수 있다. 상기 반응 가스 공급기(160)는, 필요에 따라, 유량 제어 및/또는 계량 장치를 구비하는 하나 이상의 가 스 압축 용기들로부터 공급될 수 있다.
도 5는 예로서 일반적인 서셉터(100)를 도시한다. 서셉터(100)는, 예를 들면, 도 4에 도시된 바와 같이, 통과형 핫월 CVD 반응기에서 사용될 수 있다. 서셉터(100)는 상부 서셉터부(100A) 및 하부 서셉터부(100B)를 구비한다. 서셉터(100)는 그들 사이에 반응 챔버(107)를 한정하는 상부 라이너(liner, 103)와 하부 라이너(105)를 구비한다. 반도체 웨이퍼와 같은 기판(120)은 반응 챔버(107) 내에 배치되고, 예를 들면, (회전할 수 있는) 플래터(platter)의 내부 표면 상에 배치될 수 있다. 반응 가스(P)는 반응 챔버(107)의 일단부에서 인입되어, 기판(120)을 지나도록 반응 챔버(107)를 통하여 흘러서, 최종적으로 반응 챔버(107)의 타단부로부터 배기된다. 본 명세서에 기재된 바와 같이, 상기 반응 가스는 하나 이상의 가스들을 지칭한다. 도 5에 도시된 바와 같이, 반응 챔버(107) 내의 화살표에 의해 지시하는 바에 따라 반응 가스가 반응 챔버(107)를 통하여 흐를 때, 반응 챔버(107)를 통하여 흐르는 반응 가스의 일부는 의도적으로 기판(120)과 접촉될 수 있고, 그에 따라 기판(120) 상에 반응제 또는 반응체를 증착시켜 층을 형성할 수 있다. 일부 시스템에서, 반응 챔버(107)는 약 0.1 내지 1 m 의 길이, 0.05 내지 0.5 m 의 너비, 1 내지 10 cm의 높이를 가질 수 있다. 그러나, 반응 챔버(107)가 이들 치수로 제한되지는 아니한다. 상기 서셉터부는 고품질의 흑연을 포함할 수 있다. 개선된 서셉터 디자인을 포함하는 CVD 증착 시스템의 예들은 미국 특허공개공보 제US 2003/0079689호의 "제어가능하게 물품을 가열하기 위한 유도 가열 장치 및 방법(Induction Heating Devices and Methods for Controllably Heating an Article)"과 2003년 4월 16일 출원된 미국 특허출원번호 제10/414,787호의 "증착 시스템 내에서 증착물을 제어가능하게 형성하기 위한 방법 및 장치 그리고 증착 시스템 및 이를 포함하는 방법(Methods and Apparatus for Controlling Formation of Deposits in a Deposition System and Depositions Systems and Methods Including the Same)"에 개시되어 있다.
일 실시예에서, 서셉터부(100A, 100B)는 EMF 발생기(182)에 의하여 내부에 발생되는 에디 전류에 반응하여 열을 생성하기에 적합한 재료로 이루어지며, 이러한 재료들 및 유도 가열을 위한 배치는 당해 기술분야에 공지되어 있다. 상기 서셉터부들(100A, 100B)은 흑연, 바람직하게는, 고순도의 흑연으로 제조될 수 있다.
플래터(154) 등은 기판(120)을 지지하도록 저부(100B)와 기판(120) 사이에 배치될 수 있다. 일부 실시예에 따르면, 플래터(154)는 적합한 메커니즘(미도시)에 의하여 회전하도록 구동될 수 있다. 예를 들어, 상기 시스템은 본출원인에 의해 2001년 1월 8일에 출원된 미국 출원 제09/756,548호의 "실리콘 탄화물층을 형성하기 위한 가스 구동 회전 장치 및 방법(Gas Driven Rotation Apparatus and Methods for Forming Silicon Carbide Layers)" 및/또는 2002년 4월 8일에 출원된 미국 출원 제10/117,858호의 "실리콘 탄화물층을 형성하기 위한 가스 구동 행성형 회전 장치 및 방법(Gas Driven Planetary Rotation Apparatus and Methods for Forming Silicon Carbide Layers)"에 개시된 가스 구동 시스템을 포함할 수 있다. 선택적으로는, 플래터(154)는 고정형일 수 있다. 플래터(154)는 하나 또는 복수 개의 기판들(120)을 지지하도록 변형될 수 있다. 플래터(154)는 SiC가 코팅된 흑연, 고상의 SiC 및/또는 고상의 SiC 합금과 같은 임의의 적합한 재료로 이루어질 수 있다. 플래터(154)는 상기 기판이 서셉터부(100B), 라이너(105) 또는 다른 적합한 지지체 상에 안착되도록, 생략될 수 있다.
사용에 있어서, 상기 반응 가스 공급기(160)는 주입구(102)를 통하여 반응기 챔버(107)에 반응 가스(P)의 흐름을 제공한다. 일반적으로, 반응 가스(P)는 흐름 방향(R)으로 흐른다. 도시된 바와 같이, 상기 반응기 챔버(107)내에서 일부 반응 가스와 반응제가 기판(120)과 접촉하여, 기판(120)의 노출된 표면 상에 소정의 층(예를 들어, 에피층)을 형성한다.
전술한 증착 시스템(101) 및 방법은 수평형, 핫월, CVD, 관통형 증착 공정,과 관련하여 개시되었지만, 다른 형태의 증착 시스템 및 공정에서도 본 발명의 다양한 실시 태양이 적용될 수 있다. 특정 실시예가 "상부(top)", "저부(bottom)"등으로 참조되어 개시되었지만, 본 발명에 따라 다른 방위와 구성들이 채택될 수도 있다. 예를 들면, 상기 증착 시스템 및 공정들은 콜드월(cold wall) 및/또는 비수형평 관통형 시스템 및 공정일 수 있다. 상기 증착 시스템 및 공정은, CVD 시스템 및 공정과 다른, 기상 에피택시(vapor phase epitaxy, VPE), 액상 에피택시(liquid phase epitaxy, LPE) 또는 플라스마강화 CVD(plasma enhanced CVD, PECVD) 증착 시스템 및 공정일 수 있다.
도 6을 참조하면, 하나 이상의 에피택시층들이 성장되는 단결정 실리콘 탄화 물 기판 웨이퍼(10) 일반적으로 원형둘레를 가진다. 웨이퍼 방위를 돕기 위하여, 한 쌍의 편평부들(flats)이 웨이퍼 내로 밀링되어 있다. 특히, 상기 웨이퍼(10)는 주 편평부(primary flat, 12)와 부 편평부(secondary flat, 14)를 포함한다. 상기 웨이퍼의 표면(16)은 실리콘 탄화물 결정의 c-면에 일반적으로 상응한다(웨이퍼가 <11-20> 방향에 대하여 축외 각도 α로 절단된 경우는 제외함). 일부 실시예들에서는, 상기 축외 각도 α는 대략 8°일 수 있다. 상기 주편평부(12)는 상기 <11-20> 방향으로 연장되는 반면, 상기 부편평부(14)는 <10-10> 방향을 따라 방위된다.
일부 실시예들에서는, 에피택시 성장이전에, 미리 한정된 패턴을 형성하기 위하여 상기 웨이퍼(10)의 표면(16)이 마스크되고 에칭된다. SiO2, Si3N4, 인듐-주석산화물(Indium Tin Oxide, ITO) 및/또는 다른 기존의 마스킹 재료들을 포함하는 종래의 마스크들이 사용될 수 있다. 상기 마스크들은 통상의 기술들을 사용하여 제조되고 패턴될 수 있다. 에칭 공정은 상기에서 언급한 바와 같이 반응이온 에칭을 포함 할 수 있다. 다른 실시예들에 있어서, 무마스크(maskless) 에칭 및/또는 선택 성장 기술들은 기판에 복수 개의 형상들을 형성하는 데 사용될 수 있다. 또 다른 실시예들에 있어서, 레이저 패턴은 기판 상에 복수 개의 형상들을 형성하는 데 사용될 수 있다. 상기 패턴은 스텝-흐름식 에피택시 성장이 일어나는 결정학상 방향에 대하여 경사지게 또는 수직 각도(즉, 비평행)로 방위된 최소한 하나의 측벽을 포함하는 복수 개의 형상들을 포함할 수 있다. 도시된 실시예에 있어서, 웨이퍼(10)는 <11-20> 방향에 대하여 축외 절단 된다. 그러므로, 에피택시 성장은 <11- 20> 방향에서 일어난다. 이에 따라, 도시된 실시예에 있어서, 웨이퍼는 상기 <11-20> 결정학상 방향에 대하여 경사지게 또는 수직 각도(즉, 비평행)로 방위된 최소한 하나의 측벽을 포함하는 복수 개의 형상들을 포함할 수 있다
예시적인 에칭 패턴이 도 7a에 도시되어 있다. 이는 에칭후 웨이퍼(10)의 표면의 부분(25)을 확대한 이상적인 개략도이다. 도시된 바와 같이, 웨이퍼(10)의 표면(16)은 에칭된 복수 개의 주기적으로 반복되는 육방정계 피트들(20)을 포함한다. 각각의 피트는 6개의 측벽들(22)로 둘러 쌓여 있다. 측벽들 중에 두 개의 측벽들이 에피택시 성장이 일어나는 결정학상 방향(상기 경우에는 <11-20> 방향)에 대하여 대략 평행하게 연장되고, 반면, 남은 4개의 측벽들은 에피택시 성장이 일어나는 결정학상 방향에 대하여 경사지게 되도록, 도 7a에 도시된 실시예를 포함하는 일부 실시예들에서는, 최소한 하나의 피트(20), 또한 일부 실시예들에서는 각각의 피트(20)가 방위된다. 다른 실시예들에 있어서는, 측벽들 중에 두 개의 측벽들이 에피택시 성장이 일어나는 결정학상 방향(상기 경우에는 <11-20> 방향)에 대하여 대략 수직하게 연장되고, 반면, 남은 4개의 측벽들은 에피택시 성장이 일어나는 결정학상 방향에 대하여 경사지게 되도록, 최소한 하나의 피트(20)가 방위된다.
육방정계 피트(20)가 도 7b에 상세하게 도시되어 있다. 상기 피트(20)는 서로 대향하는 측벽들(22a, 22b, 및 22c)의 쌍들을 포함한다. 상기 피트(20)는 서로 대향하는 정점들(vertices) 사이에서 육각형의 중심을 통하여 연장되는 주축(major axis, 24)과 서로 대향하는 측들 사이에서 육각형의 중심을 통하여 연장되는 부축(minor axis, 26)에 의하여 더 특징지워진다.
일부 실시예들에서는, 육방정계 피트들(20)은 약 0.1에서 약 1 μm의 깊이 및 약 5에서 약 30 μm의 주축을 가질 수 있다. 특정한 실시예들에서는, 피트들(20)은 약 0.5 μm의 깊이 및 약 10 μm의 주축을 가질 수 있다. 일부 실시예들에서는, 피트들(20)은 약 20:1의 주축과 깊이 비를 가질 수 있다. 측벽들(22)은 약 0.25 에서 5 μm의 폭을 가질 수 있다. 특정한 실시예들에서는, 측벽들은 4 μm의 폭을 가질 수 있다.
도 8a 내지 8c는 예시적인 구조를 도시한다. 도 8a는 본 발명의 일부 실시예들에 따른 주기적 육방정계 피트 구조로 패턴화된 실리콘 탄화물 웨이퍼의 표면의 간섭관측기 정밀표현(interferometry-derived topographic representation)이다. 도 8b는 B-B선을 따라 절단된 깊이 프로파일(depth profile)이며, 도 8c는 C-C선을 따라 절단된 깊이 프로파일(depth profile)이다. 도 8a 내지 8c에 도시된 구조는 대략 9.73 μm의 주축, 대략 0.5 μm의 깊이, 및 대략 4 μm의 측벽 폭을 가진다.
다른 치수들도 본 발명의 범위를 벗어나지 않고 선택될 수 있다. 예를 들어,상기에 주어진 예시적인 치수들은 약 8°의 축외 각도 α를 가정하고, 현재의 이해와 가능성을 기초로 하여 선택되었다. 다른 축외 각도가 사용된다면, 다른 치수들이 결함 감소의 정도를 증가하거나 최대화하기 위해 사용될 수 있다.
본 발명의 다른 실시예에서는, 육면체 외의 다른 형상모양들이 사용될 수 있다. 상기 형상들은, 예를 들어 라인들(line), 헤링본(herringbone) 패턴들, 또는 다른 다각형들을 포함할 수 있다. 도 9a는, 예를 들어 반응이온 에칭에 의하여, 메사 스트라이프들(mesa stripes, 34)에 의하여 분리된 일련의 트랜치들(32)이 형성된 기판(30)의 부분이 도시되어 있다. 트랜치들(32)은, 스텝-흐름식 에피택시 성장이 일어나는 결정학상 방향, 이 경우에는 <11-20> 방향에 대하여 수직하게 연장되는 서로 대향하는 측벽들(32A, 32B)을 포함한다. 일부 실시예들에서는, 상기 측벽들은 스텝-흐름식 에피택시 성장이 일어나는 결정학상 방향에 대하여 경사지게 정렬된다.
도 9b는 다른 실시예들에 따른 트랜치들(32) 및 메사들(34)을 도시하는 기판(30)의 측면도이다. 일부 실시예들에서는, 트랜치들(32)은 약 10 에서 약 40 μm의 폭을 가질 수 있다. 특정한 실시예들에서는, 트랜치들(32)은 약 0.5 μm의 깊이와 18 μm의 폭을 가질 수 있다. 일부 실시예들에서는, 트랜치들(32)은 약 36:1의 폭과 깊이 비를 가질 수 있다. 메사들(34)은 약 0.25 에서 5 μm의 폭을 가질 수 있다. 특정한 실시예들에서는, 메사들(34)은 약 3 μm의 폭을 가질 수 있다. 마스크(36)도 또한 도 9b의 측면도에 도시되어 있다.
측벽들(32A, 32B)은, 도 9b에 도시된 바와 같이, 트랜치들(32)의 플로어들(floors, 32C)에 대하여 수직일 수 있거나, 또는, 도 9c에 도시된 바와 같이, 플로어들(32C)에 대하여 경사질 수 있다. 또한, 측벽들(32A, 32B)은 도시된 바와 같이, 직선적일 수도 있고, 만곡부분들을 포함할 수도 있다. 이와 유사하게, 육각형들 또는 다른 다각형들과 같은 다른 형상모양들로, 상기 형상의 측벽들은 기판에 대하여 수직이거나 기울여 질 수 있고, 직선 또는 만곡부분들을 포함할 수도 있다. 예를 들어, 도 9c에 도시된 바와 같이, 측벽들(32A, 32B)이 트랜치 플로어들(32C) 에 대하여 기울여지도록 구조가 에칭될 수 있다. 이 경우에는, 메사들(34)의 최상부들(34A)은 그들의 기저들보다 좁다. 일부 실시예들에서는, 리소그래피 및/또는 다른 기술들에 따라, 메사들은 약 0 에서 약 5 μm 사이의 폭을 가질 수 있다.
상기에서 설명한 바와 같이, 표면 형상들을 웨이퍼에 형성하기 위하여, 상기 웨이퍼는 에칭되고, 마스크는 선택적으로 제거되고, 상기 웨이퍼는 반응기(100)와 같은 에피택시 성장 반응기 내로 장입되며, 그리고 실리콘 탄화물의 하나 이상의 에피택시층들이 상기 웨이퍼 상에 성장된다. 상기에서 설명한 바와 같이, 축외 웨이퍼 상에서 실리콘 탄화물의 에피택시 성장은 축외 절단방향에서 스텝-흐름식으로 진행된다. 정확한 메커니즘을 완전히 이해하지 못해도, 기판 결정 내를 진행하는 일부 기저 평면 전위들은 표면 형상들의 에칭된 측벽들에서 소멸되거나, 다른 형태의 전위로 변환되어 기저 평면 전위들로서 에피택시층들 내를 진행하는 것이 금지되거나 방해된다고 현재 믿고 있다. 일부 기저 평면 전위들은 기저 평면 전위들로서 에피택시층들 내를 진행하는 것을 방해받으며, 이들 전위들은 전기적으로 활성화된 적층결함들을 형성할 수 있는 쇼클리 부분 전위들에 의해 경계되는 적층결함들 내로 분해될 여지가 없다.
패턴된 기판으로부터 에피택시 성장이 도 10에 도시되어 있다. 기판(30)은 그 표면에 복수 개의 트랜치들(32)을 포함한다. 에피택시층(40)은 상기 기판의 표면으로부터 스텝-흐름식으로 성장한다. 본 발명의 일부 실시예들에 의하면, 트랜치들(32)의 측벽들(32A)로부터 핵생성 및 성장하는 영역들(42)은, 메사 측벽들로부터 핵생성 및 성장하지 못하는 영역들(44)과 비교하여 보면, 기저 평면 결함 밀도 들을 감소할 수 있다. 특히, 상기 영역들(42)는 1/10으로 기저 평면 결함 밀도의 감소를 보일 수 있다.
도 10에 도시된 바와 같이, 결함감소의 이익을 받는 에피택시층(40)의 백분율은 형상들의 외형에 의존할 수 있다. 특히, 측벽 높이, 폭 및/또는 간격은 상기 백분율에 영향을 줄 수 있다. 기저 평면 결함 밀도의 더 큰 감소를 제공하기 위하여, 초기 에피택시층의 성장 후에 제2 형상-형성 및 에피택시층 성장 사이클을 수행하는 것이 바람직할 수 있다. 도 11에 도시된 바와 같이, 기판(30)은 그 내부를 에칭한 트랜치들(32)을 포함한다. 기저 평면 결함 밀도가 감소되지 않을 수 있는 영역들(44)과 교대되는, 감소된 기저 평면 결함 밀도를 가지는 영역들(42)을 포함하는 그 상위에 제1 에피택시층(40)이 성장한다. 제1 에피택시층(40)이 소정의 두께로 성장한 후에, 측벽들(52A)을 포함하거나, 일부 실시예들에서는 영역들(44)을 확장하는 트랜치들(52)을 형성하기 위하여, 상기 기판은 마스크되고, 두 번째로 에칭된다. 트랜치들(52)은 트랜치들(42)과 같은 치수를 갖거나, 또는 최소한 트랜치들(52)의 일부는 트랜치들(42)의 최소한 일부와 다른 치수들을 가질 수 있다. 그리고 나서, 에피택시층(50)이 그 위에 성장한다. 층(50)의 기저 평면 전위밀도는 층(40)의 기저 평면 전위밀도에 대하여 감소될 수 있다. 도 11에 도시된 실시예에 의하면, 트랜치들(52)는 기판(30)에 형성된 트랜치들(32)의 바로 위에 형성된다. 도 12에 도시된 바와 같이, 에피택시층(40)에 형성된 트랜치들(52)은 기판(30)에 형성된 트랜치들(32)으로부터 오프셋(offset)될 수 있다. 도 13은 밑에 있는 메사들(34)로부터 오프셋된 메사들(54)을 포함하는 실리콘 탄화물 웨이퍼의 표면의 부 분의 사진이다.
도 14는 본 발명의 실시예에 따른 육각형-에칭(hex-etched)된 표면 상에 성장한 에피택시층의 표면의 노마르스키 현미경 사진이다. 도 15는 본 발명의 실시예에 따른 선-에칭(line-etched)된 표면 상에 성장한 에피택시층의 표면의 노마르스키 현미경 사진이다.
제1 및/또는 제2 에피택시층을 형성한 후, 바이폴라 소자와 같은 하나 이상의 전자소자들을 당업자에게 자명한 기술을 사용하여 제1 및 제2 에피택시 실리콘 탄화물층에 형성할 수 있다. 바이폴라 소자와 같은 전자소자들의 형성은 당업자에게 자명하므로 더 설명할 필요는 없다. 이러한 소자들은 명확성을 위해 도 10 내지 12에는 도시하지 않았다. 또한, 세 차례 이상의 형상-형성과 에피택시-성장 단계가 반복하여 수행될 수 있음도 자명하다.
본 명세서와 관련된 개별적인 기술은, 본 기술분야에서 일반적으로 잘 인식되고, 잘 이해되며, 과하게 실험하지 않고도 현실화될 수 있다. 본 명세서에서 시작 구조로서 사용될 수 있는 종류의 단결정 실리콘 탄화물 웨이퍼는 4600 실리콘 드라이브, 듀헴, 노스 캐롤라이나 27706 주소의 크리사(Cree, Inc., Silicon Drive, Durham, North Carolina 27706)로부터 상업적으로 구할 수 있다. 실리콘 탄화물 에피택시층의 성장은 미국특허 제 4,912,063호; 제4,912,064호; 제5,679,153호; 및 제6,297,522호에 설명된 기술들을 사용하여 수행될 수 있다. 실리콘 탄화물의 건식 및 전해 에칭은 미국특허 제6,034,001호; 제5,571,374호; 제5,227,034호; 제4,981,551호; 및 제4,865,685호에 설명되어 있다. 반도체 표면을 확인하고 특성화하기 위한 에칭제로서 용융 수산화칼륨의 사용은 잘 알려져 있으며, ASTM 표준들(예를 들어, ASTM F1404.92)에 개시된 설명을 포함한다. 기판 웨이퍼들의 자르기, 기계적 연마 및 연삭(lapping)은 또한 본 기술분야에서 전체적으로 통상의 기술이다.
본 발명은 소정의 결정학상 방향에 대하여 축외 방위를 가지는 실리콘 탄화물 기판의 표면에 형상들은 형성하여 에피택시 실리콘 탄화물 층을 제조하여, 적층결함 핵생성자리를 감소시키고, 이에 따라 바이폴라 소자및 다른 소자들의 구조 및 동작을 개선한다.
도면들과 명세서에서, 본 발명의 예시적인 실시예들이 개시되었으며, 특정의 용어들을 사용하였다 하여도, 이들은 단지 포괄적이고 설명적인 의미로서 사용된 것일 뿐, 하기에 설명되는 본 발명의 범위를 한정하는 목적으로 사용된 것은 아니다.

Claims (30)

  1. 에피택시 실리콘 탄화물층(epitaxial silicon carbide layer)을 제조하는 방법으로서,
    소정의 결정학상 방향에 대하여 축외(off-axis) 방위를 갖는 실리콘 탄화물 기판의 표면에 복수 개의 형상들을 형성하는 단계 - 상기 복수 개의 형상들은 소정의 결정학상 방향에 비평행(nonparallel)하도록 배향되는(oriented) 측벽들을 포함함 - ; 및
    상기 복수 개의 형상들을 포함하는 상기 실리콘 탄화물 기판의 표면 상에 에피택시 실리콘 탄화물층을 성장시키는 단계 - 상기 층은 상기 측벽의 깊이보다 더 큰 두께로 성장함 -
    를 포함하는 에피택시 실리콘 탄화물층 제조방법.
  2. 제1항에 있어서, 상기 복수 개의 형상들을 형성하는 단계는,
    소정의 결정학상 방향에 대하여 축외 방위를 갖는 상기 실리콘 탄화물 기판의 상기 표면을 마스킹(masking)하는 단계; 및
    마스크된 실리콘 탄화물 기판의 표면에 상기 복수 개의 형상들을 형성하기 위하여 상기 마스킹에 의해 노출된 상기 실리콘 탄화물 기판의 표면을 에칭하는 단계를 포함하는, 에피택시 실리콘 탄화물층 제조방법.
  3. 제2항에 있어서, 상기 에칭하는 단계는,
    NF3 및 SF6 중 적어도 어느 하나를 사용하여 마스크된 실리콘 탄화물 기판의 표면을 건식 에칭하는 단계를 포함하는, 에피택시 실리콘 탄화물층 제조방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 기판 표면은 <0001> 방향에서 오프셋(offset)되고 상기 소정의 결정학상 방향은 <11-20>방향인, 에피택시 실리콘 탄화물층 제조방법.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 측벽은 0.1 내지 1㎛의 깊이를 갖는, 에피택시 실리콘 탄화물층 제조방법.
  6. 제5항에 있어서, 상기 복수 개의 형상들을 형성하는 단계는 상기 소정의 결정학상 방향에 대해 경사지게 또는 수직으로 연장되고 상기 소정의 결정학상 방향에 비평행하도록 배향된 적어도 하나의 측벽을 포함하는 복수개의 트랜치들(trenches)을 상기 실리콘 탄화물 기판의 상기 표면에 형성하는 단계를 포함하는, 에피택시 실리콘 탄화물층 제조방법.
  7. 제5항에 있어서, 상기 복수 개의 형상들을 형성하는 단계는 상기 실리콘 탄화물 기판의 상기 표면에 복수 개의 함몰부들(depressions)을 형성하는 단계와, 상기 소정의 결정학상 방향에 대해 비평행하게 배향된 최소한 하나의 측벽을 포함시키는 단계를 포함하는, 에피택시 실리콘 탄화물층 제조방법.
  8. 제7항에 있어서, 상기 복수 개의 함몰부들은 육방정계(hexagonal) 피트들(pits)의 주기적 반복패턴을 포함하는, 에피택시 실리콘 탄화물층 제조방법.
  9. 제8항에 있어서, 상기 형상의 폭 대 깊이 비는 최소한 20:1인, 에피택시 실리콘 탄화물층 제조방법.
  10. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 에피택시 실리콘 탄화물층을 성장시키는 단계는,
    상기 측벽에서 에피택시 성장된 상기 에피택시 실리콘 탄화물층이 상기 실리콘 탄화물 기판보다 낮은 기저 평면(basal plane) 전위밀도를 가지도록, 상기 측벽을 갖는 상기 복수 개의 형상들을 포함하는 상기 실리콘 탄화물 기판의 상기 표면에 상기 에피택시 실리콘 탄화물층을 성장시키는 단계를 포함하는, 에피택시 실리콘 탄화물층 제조방법.
  11. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 에피택시 실리콘 탄화물층을 성장시키는 단계는,
    상기 측벽에서 에피택시 성장된 상기 에피택시 실리콘 탄화물층이 상기 측벽에서 에피택셜 성장하지 않은 실리콘 탄화물층의 기저 평면 결함 밀도의 1/10보다 작은 기저 평면 결함 밀도를 포함하도록, 상기 측벽을 갖는 상기 복수 개의 형상들을 포함하는 상기 실리콘 탄화물 기판의 표면 상에 상기 에피택시 실리콘 탄화물층을 성장시키는 단계를 포함하는, 에피택시 실리콘 탄화물층 제조방법.
  12. 제1항에 있어서, 상기 에피택시 실리콘 탄화물층 내에 전자 소자를 형성하는 단계를 더 포함하는 에피택시 실리콘 탄화물층 제조방법.
  13. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 복수 개의 형상들은 최소한 5:1 및 최대한 300:1의 폭 대 깊이 비를 갖고 0.1㎛ 내지 1.0㎛의 깊이를 갖는, 에피택시 실리콘 탄화물층 제조방법.
  14. 실리콘 탄화물 반도체 구조로서,
    소정의 결정학상 방향에 대하여 축외 방위를 갖고 그 표면에 복수 개의 제1 형상들을 포함하는 실리콘 탄화물 기판 - 상기 복수 개의 형상들은 상기 소정의 결정학상 방향에 비평행하도록 배향되는 측벽들을 포함함 - ; 및
    상기 복수 개의 형상들을 포함하는 상기 실리콘 탄화물 기판의 표면 상의 에피택시 실리콘 탄화물층 - 상기 에피택시 층은 상기 측벽들의 깊이보다 더 큰 두께를 가짐 -
    을 포함하는 실리콘 탄화물 반도체 구조.
  15. 제14항에 있어서, 상기 기판 표면은 <0001> 방향에서 오프셋되고 상기 소정의 결정학상 방향은 <11-20>방향인, 실리콘 탄화물 반도체 구조.
  16. 제14항 또는 제15항에 있어서, 상기 측벽들은 0.1에서 1㎛의 깊이를 갖는, 실리콘 탄화물 반도체 구조.
  17. 제16항에 있어서, 상기 복수 개의 형상들은 상기 소정의 결정학상 방향에 대해 경사지게 또는 수직으로 연장되고 상기 소정의 결정학상 방향에 비평행하도록 배향되는 측벽들을 포함하는 복수 개의 트랜치들을 포함하는, 실리콘 탄화물 반도체 구조.
  18. 제16항에 있어서, 상기 복수 개의 형상들은, 상기 소정의 결정학상 방향에 비평행하도록 배향되는 측벽들을 포함하는 복수 개의 함몰부들을 포함하는, 실리콘 탄화물 반도체 구조.
  19. 제18항에 있어서, 상기 복수 개의 함몰부들은 육방정계 피트들의 주기적 반복패턴을 포함하는 것을 특징으로 하는 실리콘 탄화물 반도체 구조.
  20. 제19항에 있어서, 상기 형상들의 폭 대 깊이 비는 최소한 20:1인, 실리콘 탄화물 반도체 구조.
  21. 제14항 또는 제15항에 있어서, 상기 측벽상의 상기 에피택시 실리콘 탄화물층은 상기 실리콘 탄화물 기판보다 낮은 기저 평면 전위밀도를 포함하는 실리콘 탄화물 반도체 구조.
  22. 제14항 또는 제15항에 있어서, 상기 측벽상의 상기 에피택시 실리콘 탄화물층은, 상기 측벽상에 있지 않은 상기 실리콘 탄화물 층의 기저 평면 결함 밀도의 1/10보다 낮은 기저 평면 결함 밀도를 포함하는 실리콘 탄화물 반도체 구조.
  23. 제14항 또는 제15항에 있어서, 상기 에피택시 실리콘 탄화물층에 전자 소자를 더 포함하는 것을 특징으로 하는 실리콘 탄화물 반도체 구조.
  24. 제14항 또는 제15항에 있어서, 상기 복수 개의 형상들은 최소한 5:1 및 최대한 300:1의 폭 대 깊이 비를 갖고 0.1㎛ 내지 1.0㎛의 깊이를 갖는, 실리콘 탄화물 반도체 구조.
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