KR101266600B1 - 저항성 메모리 - Google Patents

저항성 메모리 Download PDF

Info

Publication number
KR101266600B1
KR101266600B1 KR1020117012280A KR20117012280A KR101266600B1 KR 101266600 B1 KR101266600 B1 KR 101266600B1 KR 1020117012280 A KR1020117012280 A KR 1020117012280A KR 20117012280 A KR20117012280 A KR 20117012280A KR 101266600 B1 KR101266600 B1 KR 101266600B1
Authority
KR
South Korea
Prior art keywords
current
delete delete
mirror
resistance
transistors
Prior art date
Application number
KR1020117012280A
Other languages
English (en)
Other versions
KR20110090980A (ko
Inventor
얀타오 마
준 리우
Original Assignee
마이크론 테크놀로지, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크. filed Critical 마이크론 테크놀로지, 인크.
Publication of KR20110090980A publication Critical patent/KR20110090980A/ko
Application granted granted Critical
Publication of KR101266600B1 publication Critical patent/KR101266600B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
    • G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5607—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using magnetic storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1659—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1693—Timing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1697—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0009—RRAM elements whose operation depends upon chemical change
    • G11C13/0014—RRAM elements whose operation depends upon chemical change comprising cells based on organic memory material
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0009—RRAM elements whose operation depends upon chemical change
    • G11C13/0014—RRAM elements whose operation depends upon chemical change comprising cells based on organic memory material
    • G11C13/0016—RRAM elements whose operation depends upon chemical change comprising cells based on organic memory material comprising polymers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0038—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0073—Write using bi-directional cell biasing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0078—Write using current through the cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/31—Material having complex metal oxide, e.g. perovskite structure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/32—Material having simple binary metal oxide structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 저항성 메모리 셀들을 구비하는 저항성 메모리 장치들 및 시스템들과 상기 저항성 메모리 셀들을 작동하기 위한 방법을 포함한다. 메모리 장치 실시예는 적어도 한 저항성 메모리 소자, 프로그래밍 회로, 감지 회로를 포함한다. 예를들어, 프로그래밍 회로는 적어도 한 저항성 메모리 소자를 프로그래밍하기 위해서 N 프로그래밍 전류들 중 하나를 선택하도록 구성된 전환을 포함하고, N 프로그래밍 전류들 각각은 전류 방향 및 크기의 고유한 조합을 가지며, 이때 N은 적어도 한 메모리 소자의 저항 상태들의 수에 대응한다. 하나 이상의 실시예들에서, 상기 감지 회로는 상기 N 저항 상태들의 감지에 대하여 배열될 수 있다.

Description

저항성 메모리{RESISTIVE MEMORY}
본 발명은 일반적으로 반도체 메모리 분야에 관한 것이다. 특히 하나 이상의 실시예들에서 본 발명은 저항성 메모리 및 저항성 메모리를 동작시키는 방법들에 관계된 것이다.
메모리 장치들은 컴퓨터들 또는 그외 전자장치들 내에 내부 반도체 집적회로들을 포함할 수 있다. 랜덤-액세스 메모리(RAM), 판독전용 메모리(ROM), 동적 랜덤 액세스 메모리(DRAM), 정적 RAM(SRAM), 동기식 동적 RAM(SDRAM), 플래시 메모리, 및 특히 자기저항성 랜덤 액세스 메모리(MRAM; 자기 랜덤 액세스 메모리라고도 함)와 같은 저항성 랜덤 액세스 메모리(RRAM)를 포함한 많은 서로 다른 유형들의 메모리가 있다.
메모리 장치들은 고 메모리 밀도들, 고 신뢰성, 및 저 전력 소비의 필요성으로 광범위한 전자 응용들을 위한 비휘발성 메모리로서 이용된다. 비휘발성 메모리는, 특히, 개인용 컴퓨터들, 휴대 메모리 스틱, 고체상태 드라이브(SSD), PDA, 디지털 카메라, 셀룰라 전화, 휴대 음악 플레이어(예를 들면, MP3 플레이어), 무비 플레이어, 및 이외 전자 장치들에서 사용될 수 있다. 기본 입력/출력 시스템(BIOS)과 같은, 프로그램 코드 및 시스템 데이터는 전형적으로 비휘발성 메모리 장치들에 저장된다.
메모리 셀들은 행렬(예를 들면, 어레이)로 배열될 수 있다. 예를 들어, 다수의 메모리 셀들의 액세스 장치(예를 들면, 트랜지스터)는 어레이의 "행"을 형성하는 액세스 라인(이의 한 예는 "워드라인")에 결합될 수 있다. 각각의 메모리 셀의 메모리 소자들은 어레이의 "열(column)"에 데이터 라인(이의 한 예는 "비트라인")에 결합된다. 이러한 식으로, 메모리 셀의 액세스 장치는 메모리 셀들의 게이트들에 결합되는 워드라인을 선택함으로써 이들의 행을 활성화하는 행 디코더를 통해 액세스된다. 한 행의 선택된 메모리 셀들의 프로그램된 상태는 특정 메모리 셀에 대해 프로그램된 상태에 연관된 저항에 따라 메모리 소자들에 서로 다른 전류들이 흐르게 함으로써 결정된다.
메모리 셀들은 요망된 상태로 프로그램될 수 있다(예를 들면, 소거될 수 있다). 즉 메모리 셀에 대해 다수의 프로그램된(예를 들면, 저항) 상태들 중 하나가 설정될 수 있다. 예를 들어, 단일 레벨 셀(SLC)은 2개의 논리 상태들 중 하나(예를 들면, 1, 0)를 나타낼 수 있다. 저항성 메모리 셀들은 이를테면 2이상의 바이너리 디지트들(예를 들면, 1111, 0111, 0011, 1011, 1001, 0001, 0101, 1101, 1100, 010O, OOOO, 1000, 1010, 0010, 0110, 1110)과 같이, 2 이상의 2개의 프로그램된 상태들 중 하나로 프로그램될 수도 있다. 이러한 셀들을 복수 상태 메모리 셀들, 복수-디지트 셀들, 혹은 복수-레벨 셀들(MLC)이라 한다.
저항성 랜덤 액세스 메모리(이하, "RRAM")와 같은 비휘발성 저항성 메모리는 저항성 메모리 소자의 저항을 가변시킴으로써 데이터를 저장한다. 데이터는 대응하는 저항성 소자에 소정의 전류에 인가함으로써 RRAM 내 선택된 메모리 셀에 기입될 수 있다. 바이폴라 RRAM는 한 방향으로 흐르는 여러 크기들의 전류에 의해 다수의 저항 상태들로 프로그램될 수 있고 반대 방향으로 흐르는 여러 크기들의 전류에 의해 다수의 추가의 저항 상태들로 프로그램될 수 있다. 저항 상태들은 선형 분포, 혹은 비선형 분포에 따라 프로그램될 수 있다.
자기저항성(간략히 "자기"라고도 함) 랜덤 액세스 메모리(MRAM)는 전하-저장형 메모리의 판독/기입 사이클 내구성 제한없이 고 밀도, 저 비용, 비휘발성, 고속 RAM을 제공하기 위해 자기 저장소자들을 이용한다. MRAM의 한 유형은 자기 물질 내 자기 모멘트들의 방위를 제어하기 위해 인접 도체 내 흐르는 자장 발생 전류를 이용한다. 스핀 토크 전달(STT) MRAM은 전류에 전자들의 자기 모멘트가 먼저 자기 구조의 한 부분에 의해 특정 방위로 분극되고 이어 특정 방위를 자기 구조의 또 다른 부분에 전달할 수 있게, 자기 구조(예를 들면, 자기 스핀 밸브, 자기 터널 접합(MTJ)에 전류를 흘림으로써 자기 물질에 자기 모멘들의 방위를 제어한다.
도 1은 본 발명의 하나 이상의 실시예들에 따른 비휘발성 메모리의 기능 블록도이다.
도 2a는 본 발명의 하나 이상의 실시예들에 따른 저 저항 상태에 자기 구조의 예를 도시한 것이다.
도 2b는 본 발명의 하나 이상의 실시예들에 따른 고 저항 상태의 자기 구조의 예를 도시한 것이다.
도 3은 본 발명의 하나 이상의 실시예들에 따라 도 1에 메모리 소자로서 구현될 수 있는 복수의 저항상태들을 갖는 단일 스핀 토크 전달(STT) 자기 랜덤 액세스 메모리(MRAM) 구조의 예를 도시한 것이다.
도 4는 본 발명의 하나 이상의 실시예들에 따라 도 1에 메모리 소자로서 구현될 수 있는 복수의 저항상태들을 갖는 적층된 STT-MRAM 구조의 예를 도시한 것이다.
도 5a는 도 2a 및 도 2b의 자기 구조 실시예들에 따라 2개의 저항 상태들을 갖는 자화 전류에 대한 저항의 그래프이다.
도 5b는 도 3 및 도 4의 자기 구조 실시예들에 따라 4개의 저항 상태들을 갖는 자화 전류에 대한 저항의 그래프이다.
도 6은 본 발명의 하나 이상의 실시예들에 따른 저항성 메모리를 프로그래밍 및 감지에 연관된 바이어스 전압 발생 회로의 기능 블록도이다.
도 7은 본 발명의 하나 이상의 실시예들에 따른 저항성 메모리의 개략도이다.
도 8은 본 발명의 하나 이상의 실시예들에 따른 저항성 메모리 셀들을 동작시키는 것에 연관된 타이밍 파형들이다.
도 9는 본 발명의 하나 이상의 실시예들에 따른 적어도 한 저항성 메모리 장치를 갖는 전자 시스템의 기능 블록도이다.
본 발명은 저항성 메모리 셀들을 동작시키기 위한 방법들뿐만 아니라, 저항성 메모리 셀들을 갖는 저항성 메모리 장치들 및 시스템들 을 포함한다. 메모리 장치의 일실시예는 적어도 한 저항성 메모리 소자, 프로그래밍 회로, 및 감지 회로를 포함한다. 예를 들어, 프로그래밍 회로는 적어도 한 저항성 메모리 소자를 프로그래밍하기 위해 N 프로그래밍 전류들 중 하나를 선택하게 구성된 스위치를 포함할 수 있고, N 프로그래밍 전류들 각각은 전류 방향 및 크기의 고유 조합을 가지며, N은 적어도 한 메모리 소자의 저항 상태들의 수에 대응한다. 하나 이상의 실시예들에서, 감지 회로는 N 저항 상태들을 감지하기 위해 배열될 수 있다.
여기에서 도면들에서 표시한 숫자는 앞에 숫자 또는 숫자들은 도면 번호에 대응하는 것이고 그 뒤에 숫자들은 도면에서 요소 혹은 성분을 나타낸다. 도면들 간에 유사한 요소들 혹은 성분들은 비슷한 숫자들을 사용하여 확인될 수 있다. 예를 들어, 102는 도 1에서 참조요소가 "02"일 수 있고, 유사한 요소는 도 2a에서는 202A로서 참조될 수 있고, 도 3에서는 302로서 참조될 수 있다, 등등.
도 1은 본 발명의 하나 이상의 실시예들에 따른 비휘발성 메모리(100)의 기능 블록도이다. 도 1에 도시된 바와 같이, 저항성 메모리 소자(102)는 자기 구조(예를 들면, 자기 스핀 밸브, 자기 터널 접합(MTJ)에 의해 형성될 수 있다. 자기 구조는 터널 배리어(108)에 의해 분리된 핀(pinned) 층(104) 및 자유층(106)을 포함할 수 있다. 저항성 메모리 소자(102)는 제 1 단자(114) 및 제 2 단자(118)를 구비한다. 도 1이 자유층(106)에 직접 결합된 제 1 단자(114) 및 핀층(104)에 직접 결합된 제 2 단자(118)를 도시하고 있으나, 본 발명의 실시예들은 이것으로 제한되는 것은 아니다. 예를 들어, 본 발명의 실시예들은 명확성을 위해 도 1에는 생략된 추가의 층들 및/또는 특징들(예를 들면, 별도의 반(anti)-자기층)를 갖고 구현될 수도 있다.
액세스 장치(예를 들면, 트랜지스터)(110)는 메모리 셀(112)을 형성하기 위해 저항성 메모리 소자(102)와 직렬로 결합된다. 액세스 장치(110)는 저항성 메모리 소자(102)를 통해 전류가 흐를 수 있게 하고 흐르지 않게 하기 위한 스위치로서 기능한다. 액세스 장치(110)는 예를 들어 워드라인(124)에 게이트가 결합된 상보 금속 산화물 반도체(CMOS) 트랜지스터일 수도 있다. 따라서, 워드라인(124)이 활성화되었을 때, 액세스 장치(110)가 턴 온 되고, 그럼으로써 메모리 소자(102)를 통해 소스 라인(122)과 비트라인(120) 간에 회로를 완성한다. 메모리 셀(112)은 제 1 단자(114)에 의해 비트라인(120)에 결합되고 제 2 단자(116)에 의해 소스 라인(122)에 결합된다. 소스 라인(122)은 중간전위(123)(예를 들면, 판독 및/또는 기입 전류들을 제공하는 소스의)에 스위칭 가능하게 결합된다(예를 들면, 트랜지스터 전환(119)와 같은 스위치에 의해).
하나 이상의 실시예들에 따라, 비트라인(120) 및 소스 라인(122)은 판독용 로직 및 기입용 로직에 결합된다. 판독/기입 제어 멀티플렉서(130)는 비트라인(120)에 결합된 출력을 갖는다. 판독/기입 제어 멀티플렉서(130)는 바이폴라 기입 펄스 발생기(126)에 결합된 제 1 입력과 판독 감지 로직(128)에 결합된 제 2 입력 간을 선택하기 위해 판독/기입 제어 로직 라인(132)에 의해 제어된다. 바이어스 발생기(129)는 도 1에 도시된 바와 같이 바이폴라 기입 펄스 발생기(126)와 판독 감지 로직(128) 각각에 결합된다. 프로그래밍을 위해 메모리 소자(102)에 인가되는 전류량은 선택된 메모리 셀(112)에 연관된 비트라인(120)와 소스 라인(122) 간에 전압 전위를 인가함으로써 제어될 수 있다.
하나 이상의 실시예들에 따라, 판독 동작 동안에 바이어스 발생기(129)는 선택된 메모리 셀(112)에 연관된 비트라인(120)과 소스 라인(122)(예를 들면, 고정된 전압) 간에 판독 바이어스 전압 전위차를 설정한다(판독 감지 로직(128)을 통해). 판독 바이어스 전압은 메모리 소자(102)의 저항에 대응하여 특정 크기의 전류가 흐르게 한다(예를 들면, 메모리 소자(102)의 저항이 클수록, 오옴의 법칙에 따라 소정의 판독 바이어스 전압에 대해 흐르는 전류는 더 작아진다). 판독 동작 동안 메모리 소자(102)를 통해 흐르는 전류량(또는 이에 비례하는 전압)은 메모리 소자(102)의 현 저항이 나타내는 프로그램된 상태에 대응하는 출력을 판정하기 위해서 판독 감지 로직(128)(예를 들면, 감지 증폭기는 회로로 도출된 입력을, 두 프로그램된 상태들 간 경계 상태에 대응하는 기준 입력과 비교할 수 있다)에 의해 감지될 수 있다.
하나 이상의 실시예들에 따라, 판독 전류가 저항성 메모리 소자(102)를 통해 인가되어 대응하는 전압이 나타나게 하는데, 이것은 감지되어 기준 전압과 비교될 수 있다. 비교로부터, 메모리 소자의 저항이 판정될 수 있다(예를 들면, 오옴이 법칙의 원리에 기초하여).
도 1이 저항성 메모리 소자(102)로서 자기 구조를 포함하는 메모리 셀(112)을 예시하고 위에 논의가 이를 기술할지라도, 당업자는 MRAM 메모리 셀들 이외에 RRAM 메모리 셀들을 형성하기 위해 자기 구조 대신에 다른 유형들의 저항성 소자들을 사용하여 본 발명의 하나 이상의 실시예들 구현될 수도 있음을 알 것이다.
RRAM은 저항성 소자를 통해 인간된 전류의 극성(즉, 방향성 흐름)에 따라 서로 다른 데이터 값들이 기입될 수 있는 유형들의 RRAM을 포함할 수 있다. 이러한 장치들을 "바이폴라 RRAM"이라고도 한다. 바이폴라 RRAM의 경우에, 바이폴라 RRAM에 서로 다른 데이터 값들을 기입하기 위해서 각각의 메모리 셀마다 비트라인 및 소스 라인이 요구된다.
당업자는 셀 저항이 전류를 사용하여 서로 다른 저항 상태들로 프로그램될 수 있게 하는 다수의 방법들로 RRAM 셀들이 구현될 수 있음을 알 것이다. 일실시예는 칼코게나이드 물질로부터 메모리 소자를 형성한다. 예를 들어, 상변화 칼코게나이드는 여러 가지 도핑된 혹은 비도핑된 물질들(예를 들면, Ge2Sb2Te5, Sb2Te3)로 형성될 수 있다. 메모리 소자에 여러 크기들의 전류를 통과시켜 칼코게나이드의 상이 변하고 이에 따라, 이의 저항이 변한다. 이온 도전성 칼코게나이드는 여러 물질들(예를 들면, Ag가 도핑된 GeSe, GeS)로 형성될 수 있다.
하나 이상의 실시예들에 따라, 바이너리 금속 산화물 메모리 소자는 HfOx, Nb2O5, Al2O3, WOx, Ta2O5, TiOx, ZrOx, CuxO, 및/또는 NixO를 포함한 물질들로부터 형성될 수 있다. 페로브스카이트 산화물 메모리 소자는 여러 도핑된 혹은 비도핑된 물질들(예를 들면, SrTiO3, SrZrO3, BaTiO3)로부터 형성될 수 있다.
방대한 자기저항성 물질의 저항 특성들(예를 들면, 프로그램된 상태들)은 자기장의 인가없이 변화될 수 있다. 방대한 자기저항성 메모리 소자들은 다양한 물질들(예를 들면, Pr(1-x)CaxMnO3 (PCMO), La(1-x)CaxMnO3 (LCMO), Ba(1-x)SrxTiO3)로 형성될 수 있다.
폴리머 분자 RRAM 메모리 소자들은 벵갈라 로즈, AlQ3 Ag, Cu-TCNQ, DDQ, TAPA, 및/또는 플루오레신-기반(Fluorescine-based) 폴리머로 형성될 수 있다.
도 2a는 본 발명의 하나 이상의 실시예들에 따른 저 저항 상태에 자기 구조의 예를 도시한 것이다. 자기 구조(202A)는 예를 들어, 도 1에 저항성 메모리 소자(102)처럼 구현될 수도 있다. 도 2a에 도시된 바와 같이, 자기 구조(202A)는 터널 배리어(208A)(예를 들면, 유전 터널 접합)에 의해 분리된 제 1 자기층(206A)(예를 들면, 강자성층) 및 제 2 자기층(204A)(예를 들면, 강자성층)으로 구성된다. 예로서, 그리고 한정함이 없이, 제 1 및 제 2 자기층들(206A, 204A)을 제공하기 위해 사용될 수 있는 물질들은, 특히, 철(Fe), 구리(Cu), 니켈(Ni), 및 이들의 합금들을 포함한다. 터널 접합(208A)은 산화알루미늄(Al2O3), 산화마그네슘(MgO), 혹은 터널링 층을 형성하기 위한 그외 적합한 유전 물질들로부터 형성된 얇은(예를 들면, 대략 10 옹스트롬 두께) 산화물층일 수 있다.
도 1의 실시예와 관련하여 언급된 바와 같이, 제 1 자기층(206A)은 화살표(207A)로 나타낸 바와 같이, 연관된 자화의 분극화가 특정 방향으로 회전할 수 있게 언-핀(unpinned)(예를 들면, "자유") 된다. 제 2 자기층(204A)은 화살표(205A)(예를 들면, 한 방향으로 고정된)로 나타낸 바와 같이, 고정된 자기층이다. 핀 자기층(204A)은 기준으로서 작용한다. 자유 자기층의 자기 모멘트는 특정 방향의 적합한 크기의 전류를 자기 구조(202A)에 흐르게 함으로써 다수의(예를 들면, 2개) 안정된 방향들 간에 전환될 수 있다.
바이어스가 자기 구조에 인가되었을 때, 전자들은 자기층들에 의해 스핀 분극되어, 터널링으로서 알려진 프로세스를 통해 유전 장벽을 횡단하게 된다. 스핀 토크 전달(STT)을 통해, 분극된 전자들은 자유층의 자기 모멘트를 한 방향 혹은 다른 방향(전류 흐름 방향에 따라)으로 분극시킨다. 전자들을 핀층에서 자유층으로 이동하게 하는 방향의 충분한 크기의 전류는 자유층의 자기 모멘트를 핀층의 자기 모멘트에 평행한 방향의 방위로 놓여지게 한다. 방향이 반대이고(예를 들면, 전자들이 자유층에서 핀층으로 이동하는) 충분한 크기를 갖는 전류는 자유층의 자기 모멘트를 핀층의 자기 모멘트에 역평행한 방향의 방위로 놓여지게 한다(당업자가 알게 되는 전자 반사 프로세스에 의해).
자기 구조는, 도 2a에 도시된 바와 같이, 자유층의 자기 모멘트가 핀(예를 들면, 고정된) 층의 모멘트에 평행할 때 저 저항을 갖는다. 자기 구조는 도 2b에 도시된 바와 같이, 자유층의 자기 모멘트가 핀(예를 들면, 고정된) 층의 자기 모멘트에 반대되는 방위(예를 들면, 역평행)로 놓여졌을 때 고 저항을 갖는다. 자기 구조 장치의 여러 자기 상태들에 대응하는 이러한 저항변화는 자기저항으로서 알려져 있다. MRAM에서 사용되는 자기저항 구조는 자기 하드드라이브의 판독헤드용으로 사용되는 구조와 유사하다.
전하-저장형 메모리(예를 들면, 플래시)와는 달리, 데이터는 플로팅 게이트에 저장된 전하에 의해서가 아니라 자기 상태로서 저장된다. 자기 상태는 자기 상태를 교란함이 없이 저항을 측정함으로써 감지된다. 자기 상태(예를 들면, 분극화)는 전하 캔처럼 시간에 따라 누출되지 않고, 따라서 장치에 파워가 턴 오프 되었을 때라도 정보가 저장된다. 상태들 간에 자기 분극화를 전환시키는 것은 전하를 축적하지 않으며, 이에 따라 전하-저장 메모리의 동일한 마모 사이클링 한계를 나타내지 않는다.
핀 자기층은 예를 들어 반-자기 물질(예를 들면, 반-강자성 물질 - 명확성을 위해 도시되지 않음)의 층과 접촉함으로써 고정될 수 있다. 예로서 그리고 한정함이 없이, 반-자기층을 제공하기 위해 사용될 수 있는 물질들은 철-망간(FeMn)과 같은 강자성 합금들, 및/또는 이리듐-망간(IrMn), 및 백금-망간(PtMn)과 같은 그외 합금들을 포함한다. 제 2 자기층(204A)과 반-자기층 간에 접촉은 제 2 자기층(204A)을 핀(pin)(예를 들면, "고정시킨다") 되게 하여 연관된 자화의 분극화가 회전하지 못하게 한다.
각각의 자기층에 자화의 상태들(예를 들면, 평행, 역평행)에 따라, 자기 구조(202A, 202B)의 저항은, 예를 들면 스핀 토크 전달 자화 전환에 기초하여 변할 수 있다. 즉, 자기 구조(202A, 202B)는 제 1 자기층(예를 들면, 206A 및 206B) 및 제 2 자기층(예를 들면, 204A 및 204B)에서 스핀 운동량 토크 전류 및 자기 모멘트들의 상호작용을 통한 자화 역전에 의해 프로그램될 수 있다. 전류 펄스가 자기 구조를 통과할 때, 스핀 분극된 터널링 전류에 의해 전달되는 각운동량에 기인하여 제 1(예를 들면, "자유") 자기층(예를 들면, 206A 및 206B)의 자기 모멘트에 토그가 인가된다. 펄스 전류-밀도가 충분히 크다면, 자유 자기층(예를 들면, 206A 및 206B)은 자기 상태들을 전환시킬 것이다. 따라서, 자기 구조(예를 들면, 202A, 202B)의 2개의 단자들(예를 들면, 214A/B 및 218A/B) 사이에 충분한 음의 전위가 인가될 때, 제 1(예를 들면, 206A 및 206B) 및 제 2(예를 들면, 204A 및 204B) 자기층들의 자화는 평행(도 2a에 도시된 바와 같은)에서 역평행(도 2b에 도시된 바와 같은)로 변환하여 자기 구조(202B)를 가장 큰 저항 레벨 상태(예를 들면, 오프 상태)로 전환시킨다. 반대로, 충분한 반대되는 전위가 인가되었을 때 제 1 및 제 2 자기층들의 자화는 역평행에서 평행으로 변환하여, 자기 구조(202A)를 가장 낮은 저항 레벨 상태(예를 들면, 온 상태)로 전환시킨다.
도 2a에 도시된 바와 같이, 자기 모멘트들(예를 들면, 자화들)이 화살표들(205A, 207A)로 나타낸 바와 같이 서로 평행할 때, 자기 구조(202A)는 단자들(214A, 218A) 간에 확립된 전위에 대해서 전류 흐름에 대해 가장 낮은 저항값을 나타낼 것이다. 여기에서 설명의 목적을 위해, 자기 모멘트들(예를 들면, 자화들)이 평행할 때(혹은 실질적으로 정렬되었을 때), 자기 구조(202A)는 논리 값 "1"에 연관된 데이터를 저장한 것으로 지칭된다.
반대로, 자기 모멘트들이 방향 화살표들(205B, 207B)로 나타낸 바와 같이, 서로 역평행할 때, 자기 구조(202B)는 단자들(214B, 218B) 간에 전위가 확립되었을 때 전류 흐름에에 대해 가장 큰 저항값을 나타낼 것이다. 여기에서 설명의 목적을 위해, 자기 모멘트들(예를 들면, 자화들)이 역평행할 때, 자기 구조(202B)는 논리 값 "0"에 연관된 데이터를 저장한 것으로 지칭된다. 따라서, 자기 구조는 가변 저항기(예를 들면, 이것은 제 1 저항과 제 2 저항 간을 교번할 수 있다)로서 간주될 수 있고 비휘발성 저장 능력을 제공한다.
도 3은 본 발명의 하나 이상의 실시예들에 따라 도 1에 메모리 소자(102)로서 구현될 수 있는 예를 들어 4개의 저항 상태들을 갖는 단일 STT-MRAM 구조의 예를 도시한 것이다. 단일 STT-MRAM 구조(302)는 터널 배리어(도시되지 않음)에 의해 분리된 핀 자기 물질 부분(304)(예를 들면, 핀 강자성 물질 부분) 및 자유 자기 물질 부분(306)(예를 들면, 자유 강자성 물질 부분)을 포함한다.
도 2a 및 도 2b에 관련하여 기술된 바와 같이, 제 1 방향(예를 들면, 핀 자기 부분(304)에서 자유 자기 부분(306) 쪽으로 흐르는 전자들)의 충분한 제 1 크기를 갖는 전류는 자유 자기 물질 부분(306)의 자기 모멘트를 핀 자기 물질 부분(304)의 자기 모멘트의 방향(305)에 평행한 방향(307A)의 방위로 놓이게 한다. 제 1의, 가장 낮은, 저항 상태는 핀층(304) 및 자유층(306)의 자기 모멘트들이 서로 평행할 때 나타난다. 반대되는 제 2 방향(예를 들면, 자유 자기 부분(306)에서 핀 자기 부분(304) 쪽으로 흐르는 전자들)의 충분한 제 2 크기의 전류는 자유 자기 물질 부분(306)의 자기 모멘트를 핀 자기 물질 부분(304)의 자기 모멘트의 방향(305)에 역평행한 방향(307B)의 방위로 놓이게 한다. 제 2의, 가장 높은, 저항 상태는 핀층(304) 및 자유층(306)의 자기 모멘트들이 서로 역평행할 때 나타난다.
자유 자기 부분(306)의 자기 모멘트를 핀 자기 부분(304)의 자기 모멘트의 방향(305)에 관하여 중간 방위들에 놓이게 함으로써 추가의 저항 상태들이 얻어질 수 있다. 예를 들어, 자유 자기 부분(306)의 자기 모멘트는 307C에 실질적으로 평행한(예를 들면, 실질적으로 307D에 역평행) 다수의 방향들 중 하나의 방위에 놓여질 수 있다. 따라서, 제 1 방향이지만 크기는 예를 들어 제 1 크기 미만인 전류를 적합한 시간동안 흐르게 함으로써 제 3의 비교적 낮은 저항 상태가 얻어질 수 있다(그러나 평행한 자기 모멘트 방위들로 얻어진 가장 낮은 저항 상태 보다는 다소 더 큰 저항을 갖는다). 제 2 방향이지만 크기는 제 2 크기 미만인 전류를 적합한 시간동안 흐르게 함으로써 제 4의 비교적 높은 저항 상태가 얻어질 수 있다(그러나 역평행 자기 모멘트 방위들로 얻어진 가장 높은 저항 상태 보다는 다소 더 큰 저항을 갖는다). 4개의 분리된 저항 상태들이 도 3에 도시되었지만 본 발명의 실시예들은 이러한 량의 자기 모멘트 방위들, 혹은 이들의 대응하는 저항 상태들로 제한되지 않는다. 더 많은, 더 적은, 혹은 서로 다른 방위들 및 저항 상태들이 본 발명의 실시예들인 것으로 고찰된다.
도 4는 본 발명의 하나 이상의 실시예들에 따라 도 1에 메모리 소자로서 구현될 수 있는 예를 들어 4개의 저항 상태들을 갖는 적층된 STT-MRAM 구조의 예를 도시한 것이다. 당업자는 도 2a 및 도 2b에 관련하여 기술된 것들과 같은 단일의 적층 자기 구조들을 직렬 및/또는 병령 조합들로 결합함으로써 복수의 저항 상태들이 달성될 수 있음을 알 것이다. 도 4는 직렬로 연결된 제 1 자기 구조(402-1) 및 제 2 자기 구조(402-2)를 도시한 것이다. 제 1 자기 구조(402-1) 자유층(406-1)이 제 1 전류 크기에서 전환되는 자기 모멘트를 표현하기 위해 프로파일을 좁게 도시하였고, 제 2 자기 구조(402-2)는 자유층(406-2)이 제 2 전류 크기에서 전환되는 자기 모멘트를 표현하기 위해 프로파일을 넓게 도시하였다. 직렬 연결된 적층들의 전체 저항 R은 개개의 자기 구조들의 저항들의 합이다. 자기 모멘트들은 서로 다른 전류 크기들에서 전환하기 때문에, 총 저항 R의 4개의 개별적 값들이 가능하다(예를 들면, 저 구조(402-2)와 저 자기 구조(402-1); 고 자기 구조(402-2)와 저 자기 구조(402-1); 저 자기 구조(402-2)과 고 자기 구조(402-1); 및 고 자기 구조(402-2)과 고 자기 구조(402-1)). 본 발명의 실시예들은 도 4에 관련하여 도시되고 기술된 바와 같이 4개의 저항 상태들로 제한되지 않는다. 당업자는 여러 저항들 및 전류 동작 레벨들을 갖는 자기 구조들의 여러 조합들에 의해 더 많은 혹은 더 적은 상태들이 얻어질 수 있음을 알 것이다.
도 5a는 각각 도 2a 및 도 2b에 도시된 자기 구조 실시예들에서 보인 2개의 자기 모멘트 방위들에 대응하는 제 1 및 제 2 안정된 저항 상태들(예를 들면, Rlow, Rhigh)를 나타내는, 프로그래밍 전류에 대한 저항의 그래프이다. 당업자는 도 5a에 도시된 그래프에 의해 도시된 방향성 전류 및 히스테리시스 전류-저항 특징을 알 것이다. 임계 전류 레벨들(Itl, Ith) 간에 전류 크기들은 자유층의 자기 모멘트를 어느 한 방향으로 전환시키기엔 불충분하다. 그러므로, 자기 구조는 현재 어떤 자기 방위이든 있든 간에, 따라서 어떤 저항 상태이든 있든 간에 그대로 있게 된다.
양(positive) 방향으로 전류 크기가 임계 전류 레벨 Ith을 넘어 증가함에 따라, 자유층의 자기 모멘트는 핀층의 자기 모멘트에 역평행한 방위에 놓이게 되어 고 저항 상태(예를 들면, Rhigh)가 된다. 즉, 자유 상태의 자기 모멘트가 이전에 핀층의 자기 모멘트에 평행한 방위로 놓여졌었다면, Ith 이상의 크기를 갖고 양(positive) 방향으로 자기 구조를 통하는 전류는 자유층의 자기 모멘트를 핀층의 방위에 역평행한 방위로 방위를 전환되게 할 것이다. 자유 상태의 자기 모멘트가 이전에 이미 핀층의 자기 모멘트에 역평행한 방위로 놓여져 있었다면, 자유층는 양(positive) 방향의 전류의 모든 레벨들에서 역평행 방위 그대로 있게 될 것이다.
전류가 감소하고, 방향을 반대로 바꾸고 음 방향으로 크기가 임계 전류 레벨 Itl을 넘어 증가함에 따라, 자유층의 자기 모멘트는 핀층의 자기 모멘트에 평행한 방위로 놓여져 저 저항 상태(예를 들면, Rlow)가 된다. 즉, 자유 상태의 자기 모멘트가 이전에 핀층의 자기 모멘트에 역평행한 방위로 놓여졌었다면, Itl 이상의 크기를 갖고 음 방향으로 자기 구조를 통하는 전류는 자유층의 자기 모멘트를 방위에 평행한 방위로 방위를 전환되게 할 것이다. 자유 상태의 자기 모멘트가 이전에 이미 핀층의 자기 모멘트에 평행한 방위에 놓여져 있었다면(예를 들면, 저 저항 방위), 자유층은 양(positive) 방향의 전류의 모든 레벨들에서 평행한 방위 그대로 있게 될 것이다.
도 5b는 도 3 및 도 4의 자기 구조 실시예들에 따라 4개의 저항 상태들을 나타내는 프로그래밍 전류에 대한 저항의 그래프이다. 당업자는 최고 저항에서 최저저항 상태까지 도 5b에 도시된 4개의 안정된 저항 상태들은 Rha, Rhb, Rlc 및 Rld임을 알 것이다. 도 5b에 도시된 안정된 저항 상태들은 예를 들어, 도 3에 도시된 자기 구조 실시예에서 보인 4개의 자기 모멘트 방위에 대응한다(예를 들면, 최고에서 최저 저항 상태들에 대응하는 화살표들로 나타낸 바와 같이: 307B, 307D, 307C, 307A).
임계 전류 레벨들(Itl2, Itl2) 사이에 전류 크기들은 방위로부터 자기 모멘트를 전환시키기엔 불충분하여, 메모리 셀은 각각 최고 저항 상태(Rha)이든 최저 저항 상태(Rld) 이든 자신의 현재 저항 상태에 머룰러 있는다. 출발 저항 상태를 Rld로 가정하면, 양(positive) 방향으로 전류 크기가 임계 전류 레벨(Itl2)를 넘어 임계 전류 레벨(Itl1) 미만으로 증가함에 따라, 메모리 셀 저항은 Rlc까지 증가한다. 메모리 셀 저항의 이러한 증가는 도 3에 도시된 자기 구조(302)의 자유 부분(306)의 자기 모멘트의 방위에 변화(예를 들면, 307A에서 307C로)에 기인하여, 혹은 다른 자기 구조(예를 들면, 402-2)에서가 아니라 한 자기 구조(예를 들면, 402-1)의 자유층(예를 들면, 406-1)의 자기 모멘트의 방위에 전환에 기인하여 일어난다.
전류 크기가 임계 전류 레벨(Itl1)을 넘어 양(positive) 방향으로 더 증가함에 따라, 메모리 셀 저항은 자유 부분(306)의 자기 모멘트에 대응하는 Rha까지 증가하거나, 남은 자기 구조(예를 들면, 402-2)에 자유층(406-2)은 역평행 방위(예를 들면, 307B)로 이동된다. 메모리 구조(예를 들면, 302 또는 402)의 저항은 전류 방향이 반대로 되어 역방향으로 Itl3과 같거나 이를 초과할 때까지 최고 저항 상태에 머물러 있는다.
전류 크기가 임계 전류 레벨 Itl3를 넘어 음 방향으로 증가함에 따라, 메모리 셀 저항은 자유 부분(306)의 자기 모멘트가 역평행 방위에서 멀리 이동되는(예를 들면, 307B에서 307D로) 것에 대응하는 Rhb까지 감소한다. 도 4에 도시된 적층된 메모리 구조 실시예 402에 있어서, 임계 전류 레벨 Itl3에서 메모리 셀 저항의 감소는 자유층(406-1)의 자기 모멘트가 역평행 방위에서 평행한 방위로 전환하는 것에 대응하나, 전류는 자유층(406-2)의 자기 모멘트를 역평행 방위에서 멀리 전환시키기엔 충분하지 않다. 이에 따라 메모리 구조(402)의 총 저항(R)은 저 저항 상태에 있는 자기 구조(402-1)와 고 저항 상태에 머물러 있는 자기 구조(402-2)의 조합이다.
전류 크기가 임계 전류 레벨(Itl4)을 넘어 음 방향으로 증가함에 따라, 메모리 구조 저항은 이의 최저 레벨(Rld)까지 감소한다. 이 최저 저항 상태는 도 3에 도시된 단일 적층 메모리 구조(302)의 자유 부분(306)이 평행 방위(예를 들면 307D에서 307A로)로 이동되는 것에 대응한다. 도 4에 도시된 적층된 구조 실시예 402에 있어서, 음 방향으로 임계 전류 레벨(Itl4)에서 메모리 셀 저항에 감소는 자유층(406-2)의 자기 모멘트가 역평행 방위에서 평행 방위(예를 들면, 자기 구조들 둘 다는 평행 방위에 있다)로 전환하는 것에 대응한다. 자기 구조(예를 들면 302 또는 402)의 저항은 전류 방향이 양(positive) 방향으로 다시 반대로 바꾸어 위에 기술된 바와 같이 Itl2와 같거나 이를 초과할 때까지 최저 저항 상태(Rld)에 머물러 있는다.
도 6은 본 발명의 하나 이상의 실시예들에 따라 저항성 메모리를 프로그래밍 및 감지하는 것에 연관된 바이어스 전압 발생회로의 기능 블록도이다. 바이어스 전압 발생회로(640)는 기준 전압 신호(644), Vref를 발생하기 위해 밴드갭 또는 베타-멀티플라이어와 같은 전압 기준(642)를 포함한다. 하나 이상의 실시예들에 따라, 기준 전압 신호(644), Vref은 캐스코드 바이어스 전압 발생기(646)에 입력으로서 결합된다.
당업자가 알게 되는 바와 같이, 캐스코드 바이어스 전압 발생기(646)는 바이어스 전류(Ibias) 및 다수의 바이어스 전압들: Vbiasp1(예를 들면 신호 라인(648) 상에), Vbiasp2(예를 들면 신호 라인(649) 상에), Vbiasn3(예를 들면 신호 라인(650) 상에), 및 Vbiasn4(예를 들면 신호 라인(651) 상에)를 발생한다. 이들 바이어스 전압들은 각각의 트랜지스터 쌍들이 현 동작에서 확실히 밸런스 및 매칭하여 있도록 선택된 아날로그 신호들이다. 하나 이상의 실시예들에 따라, Vbiasp1는 Vbiasp2보다 크기가 더 크고, Vbiasn3는 Vbiasn4보다 크기가 더 크다. 예를 들어, Vbiasp1은 0.71V일 수 있고, Vbiasp2는 0.62V일 수 있고, Vbiasn3은 0.45V일 수 있고, Vbiasn4는 0.31V일 수 있다. 그러나, 본 발명의 실시예들은 이것으로 제한되는 것은 아니다.
Vbiasp1는 제 1 방향으로 다수의 크기들의 프로그래밍 전류들을 저항성 메모리 소자(예를 들면, 도 7에서 트랜지스터들(M1, M3))에 제공하는 각각의 pMOS 트랜지스터 쌍의 한 트랜지스터를 제어하기 위해 사용될 수 있다. Vbiasp2는 각각의 pMOS 트랜지스터 쌍(예를 들면, 도 7에서 트랜지스터들(M2, M4))의 다른 트랜지스터를 제어하기 위해 사용될 수 있다. Vbiasn3 제 2 방향으로 다수의 크기들의 프로그래밍 전류들을 저항성 메모리 소자(예를 들면, 도 7에서 전류 싱크 트랜지스터들(M5, M7)에 제공하는 각각의 nMOS 트랜지스터 쌍의 한 트랜지스터를 제어하기 위해 사용될 수 있다. Vbiasn4는 각각의 nMOS 트랜지스터 쌍(예를 들면, 도 7에서 전류 싱크 트랜지스터들(M6, M8))의 다른 트랜지스터를 제어하기 위해 사용될 수 있다. Vbiasn3 및 Vbiasn4는 감지 회로(예를 들면, 도 7에서 도시된 바와 같은 M17 ~ M20)의 미러단들에 대해 유사한 방식으로 전류 싱크 트랜지스터들을 각각 바이어스하기 위해 사용될 수 있다.
도 7은 본 발명의 하나 이상의 실시예들에 따른 저항성 메모리의 개략도이다. 도 7에 도시된 메모리(752)는 저항성 메모리(752)의 개개의 메모리 소자를 선택하게 동작한다. 메모리 소자는 N 저항 상태들을 갖는 것으로서, N은 1보다 큰 정수이다. 또한 메모리(752)는 메모리 소자를 통과할 프로그래밍 전류 혹은 감지 전류 중 하나를 선택하도록 동작하는데, 프로그래밍 전류는 전류 방향 및 크기의 적어도 N개의 서로 다른 조합들 중 하나이며, 감지전류는 전류 미러 회로의 기준전류이다.
전류 미러는 N-1 미러 전류들을 발생하며, 미러 전류들은 기준전류에 비례한다. 각각의 미러 전류는 저항성 메모리 소자의 각각의 저항 상태들 간에 경계를 나타내는 저항에 대응하는 크기를 갖는다. 스케일링된 미러 전류들로부터, 메모리 소자가 프로그램될 특정 저항 상태는 병렬로 결정될 수 있다.
하나 이상의 실시예들에 따라, 메모리(752)는 프로그래밍 회로(754), 감지회로(756), 및 적어도 한 저항성 메모리 소자(예를 들면 702A, 702B)를 포함한다. 적어도 한 저항성 메모리 소자(예를 들면 702A, 702B)는 N 저항 상태들을 갖는다. 프로그래밍 회로(754)는 적어도 한 저항성 메모리 소자들(예를 들면 702A, 702B)을 프로그래밍하기 위해 N 프로그래밍 전류들 중 하나를 선택하게 구성된 스위치(예를 들면, 멀티플렉서)를 포함한다. 감지 회로(756)는 선택된 저항성 메모리 소자의 저항에 비례하는 전류를 제공하는 기준전류 및 N 저항 상태들의 병렬 감지를 위해 배열된 N-1 미러 전류단들를 구비한 캐스코드 전류 미러일 수 있다.
메모리(752)는 소스 라인(722)와 비트라인(720) 간에 제 1 액세스 장치(710A)와 직렬로 결합된 제 1 저항 메모리 소자(702A)를 포함한다. 제 1 워드라인(724A)(예를 들면, WLa)은 제 1 액세스 장치(710A)의 게이트에 결합된다. 제 2 저항 메모리 소자(702B)는 소스 라인(722)과 비트라인(720) 간에 제 2 액세스 장치(710B)와 직렬로 결합된다. 제 2 워드라인(724B)(예를 들면, WLb)는 제 2 액세스 장치(710B)의 게이트에 결합된다. 2개의 메모리 소자들만이 도 7에 도시되었으나, 본 발명의 실시예들은 위에 기술된 바와 같이 배열된 특정 수량의 메모리 소자들로 제한되는 것은 아니다.
소스 라인(722)은 전압 소스의 중간전위(예를 들면 DVC2)에 결합된다. 하나 이상의 실시예들에 따라, 중간전위(DVC2)는 소스 라인이 중간전위(DVC2)로부터 분리될 수 있게, 소스 라인(722)에 스위칭가능하게 결합된다. 중간전위(DVC2)는 전압 소스 양(positive) 단자(예를 들면, Vcc)에 관하여 덜 양(예를 들면, 더 음)이며, 전압 소스 음 단자(예를 들면, 접지, 전압 소스 기준)에 관하여 더 양(예를 들면, 덜 음)이다.
기입 레벨 논리 제어 스위치(예를 들면, 멀티플렉서)(760)는 (도 7에서 "기입 Mux"로 약칭되어 있다)는 후술되는 바와 같이 다수의 입력들을 수신한다. 기입 멀티플렉서(760)는 비트라인(720)에 결합된 출력을 갖는다. 기입 멀티플렉서(760)는 "기입 데이터 레벨" 제어 입력(766)을 수신하며, 이 신호는 기입 멀티플렉서(760)의 출력으로 보낼 다수의 입력들 중 하나 이상을 선택한다(예를 들면, 멀티플렉서(760)는 한 특정 입력, 혹은 다수의 입력들 중 몇개의 조합을 선택하게 구성된다).
판독 활성화 제어 스위치(예를 들면, 멀티플렉서)(762)(도 7에서 "판독 Mux"라 약칭되어 있다)는 비트라인(720)에 결합된 출력을 갖는다. 판독 mux(762)는 후술하는 바와 같이 미러 전류 회로(예를 들면, 캐스코드 전류 미러 회로)의 기준전류단으로부터 입력을 수신한다. 기입 mux(760)와 판독 mux(762) 간에 판독/기입("R/W") 제어 신호(764)는 프로그래밍 동작이 선택되거나, 감지 동작이 선택되거나, 그 어느 것도 선택되지 않거나에 따라, 비트라인(720)에 연결하기 위해 기입 mux(760)로부터 출력이 선택될 것인지 아니면 판독 mux(762)로부터 출력이 선택될 것인지를 제어한다. 도 7이 별도의 기입 mux(760)와 별도의 판독 mux(762)을 이들 간에 제어 신호가 연결된 것으로 도시하고 있으나, 당업자는 본 발명의 실시예들이 도 7에 도시된 기능의 구현으로 제한되지 않고, 프로그래밍 입력 혹은 감지 입력 중 하나를 선택하는 것은 다른 회로 구성들(예를 들면, 프로그래밍 회로(754) 및 감지 회로(756) 둘 다로부터의 입력들과 적합한 제어신호를 갖는 조합된 멀티플렉서)을 사용하여 달성될 수 있을 것임을 알 것이다.
본 발명의 하나 이상의 실시예들에 따라, 프로그래밍 회로(754)는 다수의 전류들을 기입 mux(760)이 선택하는데 사용할 수 있게 하기 위해서 기입 mux(760)에 스위칭가능하게 결합된 소스(예를 들면, Vcc로부터 도출된 양 및/또는 음 전위)를 포함한다. 본 발명의 하나 이상의 실시예들에 따라, 소스는 적어도 한 트랜지스터 (예를 들면, M1, M3, M5, M7)를 통해 기입 mux(760)에 스위칭가능하게 결합된다. 한 극성(예를 들면, 방향)의 전류는 소스의 양 전위에 결합된 트랜지스터들을 통해 제공되고 소스의 중간전위에 싱크될 수 있고, 반대 극성(예를 들면, 방향)의 전류는 소스의 중간전위로부터 제공되고 소스의 음 전위에 결합된 트랜지스터들을 통해 싱크될 수 있다.
본 발명의 하나 이상의 실시예들에 따라, 프로그래밍 회로(754)는 쌍들의 직렬 결합된 트랜지스터들(예를 들면, M1 및 M2, M3 및 M4, M5 및 M6, M7 및 M8)을 포함한다. 당업자가 알게 되는 바와 같이, 쌍의 각각의 트랜지스터가 동일 바이어스 신호를 수신하는(예를 들면, 유사하게 바이어스된다) 트랜지스터 쌍들은 추가의 전류 제한 저항을 제공할 수 있어 개개의 트랜지스터 제조 변동들에 기인할 수 있는 의도된 동작 특징의 일관성을 개선할 수 있다. 도 7 및 이에 따른 논의가 유사하게 바이어스된 트랜지스터들의 쌍들을 사용하여 도시되었지만, 본 발명의 실시예들은 이것으로 제한되는 것은 아니다. 도 7에 도시된 하나 이상의 쌍들의 트랜지스터들은 몇개(예를 들면 하나) 혹은 더 많은 트랜지스터들을 사용하여, 혹은 본 발명과 일관된 적합한 스위칭 및 전류 제한 특징을 제공할 수 있는 다른 유형의 스위칭 장치들을 사용하여 구현될 수 있다.
4개 쌍들의 직렬 결합된 트랜지스터들은 메모리 소자들(예를 들면 702A 및 702B)가 프로그램될 수 있는 4개의 안정된 저항상태들에 대응한다. 본 발명의 실시예들은 프로그래밍 회로(754)에서 4 쌍들의 트랜지스터들로 제한되는 것은 아니며, 메모리 소자들(예를 들면, 702A 및 702B)가 프로그램될 수 있는 요망되는 저항상태들의 수에 따라 쌍들을 더 많은 혹은 더 적게 포함할 수 있다.
도 7에 도시된 실시예에서, 트랜지스터 쌍들(M1/M2, M3/M4)은 소스와 드레인이 직렬로 결합된 pMOS 트랜지스터들이다. 도 7에 도시된 바와 같이, 트랜지스터들(M1, M3)의 게이트들이 함께 결합되고, 트랜지스터들(M2, M4)의 게이트들이 함께 결합된다. 트랜지스터 쌍들(M5/M6, M7/M8)은 소스와 드레인이 직렬로 결합된 nMOS 트랜지스터들이다. 도 7에 도시된 바와 같이, 트랜지스터들(M5, M7)의 게이트들은 함께 결합되고, 트랜지스터들(M6, M8)의 게이트들이 함께 결합된다.
pMOS 트랜지스터 쌍(M1/M2)은 제 1 기입/래치 전압 소스 양 단자(예를 들면, Vcc)와 기입 mux(760)에의 제 1 양 입력(예를 들면, Ip1) 간에 더욱 결합된다. pMOS 트랜지스터 쌍(M3/M4)은 기입/래치 전압 소스 양 단자(예를 들면, Vcc)와 기입 mux(760)에의 제 2 입력(예를 들면, Ip2) 간에 더욱 결합된다.
당업자는 트랜지스터 채널 치수들(예를 들면, 폭과 길이의 조합)이 트랜지스터(및 트랜지스터 쌍들)을 통해 저항에 영향을 미친다는 것을 알 것이다. 따라서, 서로에 대해 서로 다른 저항들을 갖는 트랜지스터 쌍들을 제조하기 위한 한 방법은 서로 다른 채널 폭 및 길이 조합들을 가진 트랜지스터들을 제조하는 것이다. 트랜지스터 저항 및 채널 치수들은 다음과 같이 관계된다:
R = k*(L/W)*(l/(Vgs - Vth))
여기에서 R은 저항, L은 채널 길이, W은 채널 폭, k는 상수, Vgs는 게이트와 소스간 전압(nMOS형 트랜지스터를 가정한 것으로, pMOS형 트랜지스터들에는 Vsg가 적용될 수 있다), Vth는 임계전압이다.
당업자가 알게 되는 바와 같이, 트랜지스터 저항(및 트랜지스터 쌍 저항)은 소정의 전압 소스으로부터 전류를 제공하는 트랜지스터(혹은 트랜지스터 쌍)의 능력을 결정한다. 이에 따라, 트랜지스터 저항을 트랜지스터(혹은 트랜지스터 쌍) 전류 구동 강도라고도 한다. 트랜지스터 저항(예를 들면, 트랜지스터 전류 구동 강도)는 폭을 길이로 나눈 비(W/L)가 증가함에 따라 작아진다. 주어진 한 세트의 nMOS 트랜지스터 채널 치수들(예를 들면, W/L 비)에 대해서, 그리고 포화영역에서, 트랜지스터가 구동할 수 있는 전류(드레인 전류, id)는 다음과 같이 나타낼 수 있다:
id = 상수 * (W/L) * (Vgs - Vth)^2.
하나 이상의 실시예들에 따라, pMOS 트랜지스터들(M1, M2)는 예를 들어 각각이 서로 유사한 채널 치수들(예를 들면, 소정의 폭 및 길이, 혹은 다른 관계된 폭 및 길이 치수들을 갖는다)을 갖게 제조될 수 있고, 따라서 이들은 각각이 특정 W/L 비를 가지며, 이에 따라 다른 트랜지스터 쌍들에 비해 특정 저항을 갖는다. 유사한 채널 치수들로 제조된 트랜지스터 쌍들이 소정의 영역 내에 함께 그룹화된 것으로 도 7에 나타나 있다(예를 들면, 780, 781,...,789). 각각의 영역은 주어진 한 세트의 트랜지스터 쌍들에 관하여 상대적 저항 표시 표기되었다. 예를 들어, 영역(780)에 트랜지스터들(M1, M2)는 (W/L)p로 나타낸 바와 같이, 대응하는 저항을 제공하기 위해 채널 치수들의 어떤 조합을 갖게 제조된다. 영역(781)에 트랜지스터들(M3, M4)는 Kw1*(W/L)p로 나타낸 바와 같이, 대응하는 저항을 제공하기 위해 채널 치수들의 또 다른 어떤 조합을 갖게 제조된다. 트랜지스터들(M3, M4)의 저항은 상수 Kw1에 의해 트랜지스터들(M1, M2)의 저항에 비례한다. 상수(예를 들면, Kw1)는 1보다 크거나, 1 미만이거나, 1일 수 있다.
유사하게, 영역(782)에 트랜지스터들(M5, M6)은 (W/L)n로 나타낸 바와 같이, 대응하는 저항을 제공하기 위해 채널 치수들의 어떤 조합을 갖게 제조된다. 영역(783)에 트랜지스터들(M7, M8)은 Kw1*(W/L)n로 나타낸 바와 같이, 대응하는 저항을 제공하기 위해 채널 치수들의 또 다른 어떤 조합을 갖게 제조된다. (W/L)p로 나타낸 바와 같이, 영역(780)에 트랜지스터들(M1, M2)의 저항은 (W/L)n로 나타낸 바와 같이, 영역(782)에 트랜지스터들(M5, M6)의 저항과 같을 수도 있고 같지 않을 수도 있다. 트랜지스터 쌍의 저항은 도 7에 도시된 다른 트랜지스터 쌍들의 저항은 유사한 상대적 저항 표시 첨자로 도 7에 도시된 다른 트랜지스터 쌍들의 저항에 관하여 표현된다.
영역(784)에 트랜지스터들(M9, M10)은 (W/L)c로 나타낸 바와 같이, 대응하는 저항을 제공하기 위해 채널 치수들의 어떤 조합을 갖게 제조된다. 영역(785)에 트랜지스터들(M11, M12)은 K1*(W/L)c로 나타낸 바와 같이, 대응하는 저항을 제공하기 위해 채널 치수들의 또 다른 어떤 조합을 갖게 제조된다. 영역(786)에 트랜지스터들(M13, M14)은 K2*(W/L)c로 나타낸 바와 같이, 대응하는 저항을 제공하기 위해 채널 치수들의 또 다른 어떤 조합을 갖게 제조된다. 영역(787)에 트랜지스터들(M15, M16)은 K3*(W/L)c로 나타낸 바와 같이, 대응하는 저항을 제공하기 위해 채널 치수들의 또 다른 어떤 조합을 갖게 제조된다. (W/L)c로 나타낸 바와 같이, 영역(784)에 트랜지스터들(M9, MlO)의 저항은 영역(780)에 트랜지스터들(M1, M2)의 저항((W/L)p로 나타낸 바와 같은) 및/또는 영역(782)에 트랜지스터들(M5, M6)의 저항((W/L)n로 나타낸 바와 같은)과 같을 수도 있고 같지 않을 수도 있다.
영역(788)에 트랜지스터들(M17, M18)은 Krefh*(W/L)n으로 나타낸 바와 같이, 대응하는 저항을 제공하기 위해 채널 치수들의 어떤 조합을 갖게 제조된다. 영역(789)에 트랜지스터들(M19, M20)은 Krefm*(W/L)n으로 나타낸 바와 같이, 대응하는 저항을 제공하기 위해 채널 치수들의 또 다른 어떤 조합을 갖게 제조된다. 이에 따라 트랜지스터들(M17, M18)의 저항은 트랜지스터들(M19, M20)의 저항에 상대적인 것으로서 도 7에 도시되었고, 저항은 대응하는 상수들 Krefh 및 Krefm의 비에 의해 관계된다. 당업자는 위에 언급된 트랜지스터 쌍들에 대해 표현된 상대적 저항은 서로에 관하여 비례하는 채널 치수들(예를 들면, 채널폭과 길이의 조합)를 갖는 트랜지스터들을 제조함으로써 달성될 수 있음을 알 것이다.
당업자는 트랜지스터 쌍(M17, M18)(상대적 저항 Krefh*(W/L)n을 갖는) 및 트랜지스터 쌍(M19, M20)(상대적 저항 Krefm*(W/L)n을 갖는)은 서로 간에 비례할 뿐만 아니라 트랜지스터 쌍(M5, M6)(상대적 저항 (W/L)n을 갖는) 및 트랜지스터 쌍(M7 and M8)(상대적 저항 Kw1*(W/L)n을 갖는)에도 비례하는 저항들(및 채널 치수들)을 갖는다는 것을 알 것이다. 본 발명의 하나 이상의 실시예들에 따라, Krefm 및 Krefh은 트랜지스터 쌍들(M5/M6, M7/M8)이 M17/M18 및 M19/M20 대신에 혹은 이에 더하여 적합하게 사용될 수 있게 각각 1 및 Kw1이 되게 구성될 수 있다. 예를 들어, 트랜지스터 쌍(M15, M16)은 트랜지스터 쌍들(M5/M6 또는 M7/M8) 중 하나에 결합될 수 있다.
도 7에 더욱 도시된 바와 같이, nMOS 트랜지스터 쌍(M5/M6)은 기입 mux(760)에의 제 1 음 입력과 제 1 기입/래치 전압 소스 음 단자(예를 들면, Vcc에 대한 접지 기준 전위) 간에도 결합된다. nMOS 트랜지스터 쌍(M7/M8)은 기입 mux(760)(예, In2)에의 제 2 음 입력과 기입/래치 전압 소스 음 단자 간에도 결합된다.
당업자는 트랜지스터 쌍들(M1/M2, M3/M4)이 서로에 관하여 서로 다른 치수들로 제조되기 때문에, 각 쌍은 다른 W/L 비 및 다른 (W/L)p 비에 대응하는 다른 저항을 가지며, 따라서 각각의 트랜지스터 쌍을 통해 동일 전압 전위(예를 들면, Vcc)로부터 다른 전류 크기를 제공함을 알 것이다. 예를 들어, 트랜지스터 쌍(M1/M2)은 트랜지스터 쌍(M3/M4)과는 다른 전류 크기(그러나 동일한 방향의)를 구동한다. 전류들은 서로 다른 치수의 비 값들, 및 대응하여 서로 다른 저항들을 갖는 -이들 모두는 상수 Kw1에 의해 관계된다- 트랜지스터 쌍들에 대응하여 상수 Kw1만큼 다를 것이다.
마찬가지로, 당업자는 트랜지스터 쌍들(M5/M6, M7/M8)은 서로에 관하여 서로 다른 치수들로 제조되기 때문에, 각 쌍은 다른 W/L 비 및 다른 (W/L)n 비에 대응한 다른 저항을 가지며, 따라서 각각의 트랜지스터 쌍을 통해 동일 전압 기준 전위(예를 들면, 접지) 내지 중간 전압 소스 전위로부터 다른 전류 크기를 제공함을 알 것이다. 예를 들어, 트랜지스터 쌍(M5/M6)은 트랜지스터 쌍(M7/M8)과는 다른 전류 크기(그러나 동일 방향의)를 구동한다. 전류들은 서로 다른 치수의 비 값들, 및 대응하여 서로 다른 저항들을 갖는 -이들 모두는 상수 Kw1에 의해 관계된다- 트랜지스터 쌍들에 대응하여 상수 Kw1만큼 다를 것이다.
물론, 전류는 양의 Vcc에 그리고 중간 전압 소스 전위에 결합된 트랜지스터 쌍들을 통해 양의 Vcc로부터 흐를 것이다. 마찬가지로 전류는 중간 전압 소스 전위로부터 전압 소스 기준 전위(예를 들면, 접지)에 결합된 트랜지스터 쌍들로 흐를 것이다. 이에 따라, 전류는 In1 및 In2에 대해 도시된 화살표들과는 반대로, Ip1 및 Ip2에 대해 도시된 화살표들로 도 7에 나타낸 바와 같이, 트랜지스터 쌍들(M1/M2, M3/M4)을 통해서가 아니라 반대되는 방향으로 트랜지스터 쌍들(M5/M6, M7/M8)을 통해 흐를 것이다.
그러므로, 특정한 한 쌍의 트랜지스터들(예를 들면, M1/M2, M3/M4, M5/M6, M7/M8)을 선택함으로써, 대응하여 서로 다른 방향 및 서로 다른 크기들의 전류들이 선택될 수 있음이 명백할 것이다. 각 방향으로 몇몇의 크기들은 (W/L)p 및 (W/L)n 비들을 갖는 트랜지스터들 간에 트랜지스터 채널 치수들의 관계에 따라, 반대 방향으로 가용한 몇몇의 전류 크기들과 동일할 수도 있고, 동일하지 않을 수도 있다. 예를 들어, 트랜지스터들(M1/M2, M5/M6)은 (W/L)p이 (W/L)n와 같게 하여 크기는 같으나 방향들이 서로 다른 쌍들의 전류들을 제공하게 적합한 채널 치수들로 제조될 수 있다. 그러나, 본 발명의 실시예들은 이들로 제한되는 것은 아니며, 전류 크기들은 모두가 예를 들어 서로 다를 수도 있다.
하나 이상의 실시예들에 따라, 기입 mux(760)은 Ip1, Ip2, In1 및 In2에 대응하는 다수의 트랜지스터 쌍들 중 하나로부터 입력들을 선택하게(예를 들면, 다수의 트랜지스터 쌍들: M1/M2, M3/M4, M5/M6, M7/M8 중 하나로부터 입력을 선택한다) 구성된다. 하나 이상의 실시예들에 따라, 기입 mux(760)은 전류들의 조합(예를 들면, Ip1 + Ip2, In1 + In2, 등)을 선택할 수 있는데, 조합의 전류 값은 메모리 소자를 특정 저항 상태에 놓이게 하는 것을 달성하기 위한 프로그래밍 전류에 대응할 수도 있다. 예를 들어, 2개의 더 작은 프로그래밍 전류들은 더 큰 프로그래밍 전류를 생성하게 조합될 수도 있다. 유사하게, 2개의 더 작은 감지 전류들은 더 큰 감지 전류(예를 들면, 미러 전류)를 생성하게 조합될 수 있다. 이렇게 하여, 트랜지스터 쌍들의 조합들을 통해, 로직 크기가 감소될 수 있다(작은 크기의 전류들을 구동하기 위해 필요한 트랜지스터 쌍들에 더하여 큰 전류들을 구동하기 위해 낮은 저항을 갖는 쌍들의 큰 트랜지스터들이 제공될 필요가 없으므로). 또한, 병렬로 쌍들의 큰 트랜지스터들을 선택함으로써 큰 크기 전류를 제공하기 위해 작은 크기의 전류들을 조합하는 것은 새로운 트랜지스터 쌍들보다는 동일 트랜지스터들이 큰 전류들용으로 사용되기 때문에 전류의 오정합을 감소시킬 수 있게 할 수도 있다.
당업자는 하나 이상의 방향들로 다양한 서로 다른 전류 크기들이 다른 회로 구성들에 의해 제공될 수도 있음을 알 것이다. 하나 이상의 실시예들에 따라, 트랜지스터 채널 치수들은 일정하게 유지되나, 다른 전류 크기를 구동하기 위해서, 트랜지스터 쌍이 개별적으로 결합되는 전압 소스의 크기는 다를 수도 있다. 도 7이 공통 Vcc 버스에 결합된 트랜지스터 쌍들을 보이고 있으나, 당업자는 모든 트랜지스터 쌍들이 동일 전압 소스 전위(도 7에 도시된 바와 같은)에 결합될 필요는 없고 그보다는 각 트랜지스터 쌍은 Vcc 소스로부터 도출된 특정 (예를 들면, 고유) 전위에 개별적으로 결합될 수 있음을 알 것이다.
위에 논의된 바와 같이:
id = 상수*(W/L) * (Vgs - Vth)^2.
서로 다른 트랜지스터 쌍들에 대한 다른 소스 전위를 사용하는 것은 nMOS 트랜지스터들에 대해 Vgs(혹은 pMOS 트랜지스터들에 대해선 Vsg)을 변경하는 것과 같다. 소스 전위 쌍들을 선택하는 이 기술은 예를 들어 비선형 프로그래밍 또는 감지 응용들에서 유용할 수 있고, 비선형 감지 방법들에서 선택 트랜지스터 크기들의 레이아웃 크기보다 개선된 레이아웃 크기를 달성할 수 있다. 본 발명의 하나 이상의 실시예들은 소스 전위 쌍들 및 트랜지스터 채널 치수 비들(W/L)을 선택하는 조합을 사용하여 구현될 수도 있다.
소스 전위 쌍들을 선택하는 것을 예시하기 위해서, 제 1 기입/래치 전압 소스 양(positive) 단자(예를 들면, "(W/L)p"로 표현되는 값에 대응하는 크기를 갖는)와 제 1 기입/래치 전압 소스 음 단자(예를 들면, "(W/L)n"로 표현되는 값에 대응하는 크기를 갖는) 간에 제 1 전위가 존재한다. 제 2 기입/래치 전압 소스 양 단자(예를 들면, "Kwl*(W/L)p"로 표현된 값에 대응하는 크기를 갖는)와 제 2 기입/래치 전압 소스 음 단자 (예를 들면, "Kw1*(W/L)n"로 표현된 값에 대응하는 크기를 갖는) 간에 제 2 전위가 존재할 수 있다. 하나 이상의 실시예들에 따라, 이들 두 전위들은 동일 전압 소스로부터 도출될 수 있다. 예를 들어, 한 양 및 음 단자 쌍은 전압 소스 전체 전위를 나타낼 수 있으나, 다른 양 및 음 단자 쌍은 동일 전압 소스의 전체 전위 중 어떤 부분을 나타낼 수도 있다. 대안적으로, 한 양 및 음 단자 쌍은 다른 양 및 음 단자 쌍에 걸리는 전위의 펌핑된 크기(예를 들면, 전하 펌프로부터)를 나타낼 수 있다.
소스 라인(722)에 결합된 중간 전압 소스 전위(DVC2)는 전류가 DVC2보다 더 양인 각 단자에서 DVC2로, 혹은 DVC2에서 DVC2보다 더 음인 각 단자로 흐를 수 있게, 양 및 음 단자 쌍들 각각에서 전위에 중간이다(예를 들면, (W/L)p로 표현되는 값에 대응하는 전위 크기 및 (W/L)n로 표현되는 값에 대응하는 전위 크기에 중간이고, Kwl*(W/L)p로 표현되는 값에 대응하는 전위 크기 및 Kwl*(W/L)n)로 표현되는 값에 대응하는 전위 크기에 중간). 중간 전압 소스 전위(DVC2)는 제 1 전위차(예를 들면 (W/L)p로 표현되는 값에 대응하는 전위 크기와 (W/L)n로 표현되는 값에 대응하는 전위 크기 간 전위) 사이의 중간 전위일 수 있고, 및/또는 제 2 전위차(예를 들면, Kwl*(W/L)p로 표현되는 값에 대응하는 전위 크기와 Kwl*(W/L)n로 표현되는 값에 대응하는 전위 크기 사이의 전위) 사이의 중간의 전위일 수 있다; 그러나, 중간 전압 소스 전위(DVC2)는 제 1 혹은 제 2 전위차들 사이의 중간일 필요가 없다.
예를 들어, 중간 전압 소스 전위(DVC2)는 (W/L)p로 표현되는 값에 대응하는 전위 크기와 (W/L)n로 표현되는 값에 대응하는 전위 크기 사이의 전위의 1/3일 수 있는데, 그러나 Kw1*(W/L)p로 표현되는 값에 대응하는 전위 크기와 Kw1*(W/L)n로 표현되는 값에 대응하는 전위 크기 사이의 전위의 1/4일 수도 있다. 혹은, 중간 전압 소스 전위(DVC2)는 제 1 전위차 사이의 정확히 1/2이되고 제 2 전위차 사이의 1/2이 되는 전위일 수 있다. 위에 언급된 음 단자들 각각은 기준(예를 들면, 접지) 전위일 수 있는데, 그러나 그래야 할 필요는 없다. 예를 들어, 각각의 전위는 전압 소스로부터 탭핑될 수 있거나, 요망되는 전압까지 펌프될 수도 있고, 혹은 요망되는 전압까지 감소될 수도 있다.
생성된 바이어스 전압들(예를 들면, Vbiasp1, Vbiasp2, Vbiasn3, Vbiasn4)은, 도 6에 관련하여 앞서 논의되고 도 7에 도시된 바와 같이, 프로그래밍 회로(754) 및 감지 회로(756)의 트랜지스터 쌍들의 게이트들을 바이어스한다. Vbiasp1 신호 라인(예를 들면, 도 6에 648과 유사한 도 7에 748)는 제 1 방향으로 다수의 크기들의 프로그래밍 전류들을 제공하는 프로그래밍 회로(754)의 각각의 pMOS 트랜지스터 쌍의 한 트랜지스터(예를 들면 M1, M3)의 게이트들에 결합된다. Vbiasp2 신호 라인(예를 들면, 도 6에 649와 유사한 도 7에 749)는 프로그래밍 회로(754)에 각각의 pMOS 트랜지스터 쌍의 다른 한 트랜지스터(예를 들면 M2, M4)의 게이트들에 결합된다.
Vbiasn3 신호 라인(예를 들면, 도 6에 650과 유사한 도 7에 750)는 제 2 방향으로 다수의 크기들의 프로그래밍 전류들을 제공하는 프로그래밍 회로(754)의 각각의 nMOS 트랜지스터 쌍의 한 트랜지스터(예를 들면 M5, M7)의 게이트들에 결합된다. Vbiasn4 신호 라인(예를 들면, 도 6에 651과 유사한 도 7에 751)는 프로그래밍 회로(754)의 각각의 nMOS 트랜지스터 쌍의 다른 한 트랜지스터(예를 들면 M6, M8)의 게이트들에 결합된다. 또한, 도 7은 감지 회로(756)의 각각의 전류 싱크 nMOS 트랜지스터 쌍(예를 들면, M17 및 M19)의 한 트랜지스터의 게이트에 결합된 Vbiasn3, 및 감지 회로의 각각의 전류 싱크ing nMOS 트랜지스터 쌍(예를 들면, M18 및 M20)의 다른 트랜지스터의 게이트들에 결합된 Vbiasn4을 도시한다.
도 6에 관련하여 논의된 바와 같이, Vbiasp1 , Vbiasp2, Vbiasn3, 및 Vbiasn4 신호들은 프로그래밍 전류들의 올바른 흐름을 적합하게 제어하기 위해 적합하게 생성된 아날로그 신호들이다. 따라서, Vbiasp1, Vbiasp2, Vbiasn3, 및 Vbiasn4 신호들은 가능한 프로그래밍 전류들 각각을 병렬로 생성하는데 사용된다. 이어서 선택된 메모리 소자(예를 들면 702A, 702B)를 특정 자기 모멘트 방위, 및 이에 따라 연관된 저항 상태로 프로그램하기 위해서, 한 전류 방향 및 크기가 선택되고, 기입 mux(760)를 통해 공급된다.
당업자는 요망되는 전류 방향 및 크기를 제공하기 위해서, 기입 mux(760)가 위에서 논의된 바와 같이 프로그래밍 회로(754)의 한 쌍의 트랜지스터들(예를 들면, M1 및 M2, M3 및 M4, M5 및 M6, 혹은 M7 및 M8) 혹은 이들의 조합을 선택할 수 있음을 알 것이다. M1/M2 또는 M3/M4 쌍이 선택될 때, 전류는 중간 전압 소스 전위, DVC2, 보다 더 양인 각각의 전압 소스 단자로부터, 트랜지스터 쌍을 통해서, 기입 mux(760)를 통해 비트라인(720)으로, 메모리 소자(예를 들면 702A, 702B) 및 대응하여 선택된 액세스 장치(예를 들면 724A, 724B)를 통해 소스 라인(722)으로 흐르고, 마지막으로 중간 전압 소스 전위,(DVC2)에 의해 싱크됨이 명백할 것이다. M5/M6 또는 M7/M8 쌍이 선택될 때, 전류는 중간 전압 소스 전위(DVC2)로부터, 선택된 액세스 장치(예를 들면 724A, 724B) 및 대응하여 메모리 소자(예를 들면 702A, 702B)를 통해 비트라인(720)으로, 기입 mux(760) 및 선택된 트랜지스터 쌍을 통해 흐르고, 중간 전압 소스 전위(DVC2)보다 더 음인 각각의 전압 소스 단자에 의해 싱크됨에 명백할 것이다. 이에 따라, 이렇게 하여, 두 방향들의 각각에서 두 크기들의 전류(트랜지스터 채널 치수 비(W/L) 및/또는 전압 소스 전위 차들에 비례하는)는 기입 mux(760)에의 한 특정 입력을 선택하기 위해 사용되는 "기입 데이터 레벨" 신호에 의해 선택될 수 있음이 이해될 것이다.
본 발명의 하나 이상의 실시예들에 따라, 감지 회로(756)는 쌍들의 직렬 결합된 트랜지스터들(예를 들면, M9 및 M1O, M11 및 M12, M13 및 M14, M15 및 M16)을 포함한다. 이러한 실시예들에서, 트랜지스터들 각각은 소스와 드레인이 직렬로 함께 결합된 pMOS형일 수 있다. 그러나, 본 발명의 실시예들은 pMOS 트랜지스터들로 제한되는 것은 아니며, 감지 회로는 대안적 성분들(예를 들면, 쌍들의 nMOS 트랜지스터들)을 사용하여 구현될 수도 있다. 따라서, 당업자는 본 발명의 하나 이상의 실시예들은 도시된 nMOS 트랜지스터들 대신 pMOS 트랜지스터들과, 도시된 pMOS 트랜지스터들 대신 nMOS 트랜지스터들를 사용하고, 이들을 지원하게 대응하는 회로를 변경하여(예를 들면, 적합한 판독 활성화 기능 신호, 및 nMOS 트랜지스터를 사용하는 전류 미러로서 기능하게 M1O의 게이트를 연결, 등), 도 7에 도시된 바와 같이 구현될 수 있음을 알 것이다.
트랜지스터들(M9, M11, M13, M15)의 게이트들은 도 7에 도시된 바와 같이 함께 결합되며, 후술되는 바와 같이, 전류 미러 회로의 동작을 활성화하기 위해 판독 활성화 기능 신호("RdEnF")에 의해 바이어스된다. 트랜지스터들(M1O, M12, M14, M16)의 게이트들은 도 7에 도시된 바와 같이 함께 결합되며, 트랜지스터들(M1O)의 다이오드 연결에 의해 바이어스된다.
감지 회로(756) 내 트랜지스터 쌍들 각각(예를 들면, M9/M10, M11/M12, M13/M14, M15/M16)은 전압 소스 양 단자(예를 들면, Vcc)에 결합된다. 트랜지스터 쌍(M9, M1O)의 타단은 판독 mux(762)에 이에 유일한 입력으로서 결합된다. 당업자가 알게되는 바와 같이, 판독 mux(762)가 R/W 신호(764)(예를 들면, 감지동작 동안)에 의해 선택되었을 때, 감지 전류 I(cell)가 전압 소스(예를 들면 Vcc)의 양의 단자로부터, 전압 소스(예를 들면, Vcc)의 양의 단자, 트랜지스터 쌍(M9, M10)을 통해, 판독 mux(762)을 통해서, 비트라인(720)으로, 그리고 메모리 소자 및 선택된 액세스 장치를 통해 소스 라인(722)으로 흐르고, 마지막으로 전류는 중간 전압 소스 전위(DVC2)에 싱크된다.
트랜지스터(M10)는 소스와 게이트가 다이오드 구성으로 연결된다. 이에 따라, 당업자는 감지 회로(756)에 트랜지스터 쌍들(예를 들면 M9 및 M10, M11 및 M12, M13 및 M14, M15 및 M16)은 트랜지스터 쌍(M9, M10)은 기준단이고 다른 쌍들은 미러 전류단들인 캐스코드 전류 미러로서 구성됨을 알 것이다. 미러 전류단들 각각은 전압 소스 양 단자(예를 들면, Vcc)에 결합되고 각각의 상수(예를 들면, K1, K2, K3)만큼 트랜지스터 쌍(M9/M10)의 저항에 비례하는 트랜지스터 쌍 저항(예를 들면, 트랜지스터 쌍 전류 구동 강도)을 갖는다. 이에 따라, Icell이 트랜지스터 쌍(M9, M10)을 통해서, 그리고 선택된 메모리 소자(예를 들면 702A, 702B)를 통해 흐른다면, 각각의 비례하는(미러) 전류는 미러 전류단들(예를 들면, M11 및 M12을 통해 K1*Icell, M13 및 M14을 통해 K2*Icell, M15 및 M16을 통해 K3*Icell) 각각에서 흐를 것이다.
각각의 미러 전류는 각각의 미러 전류단에 결합된 한 쌍의 직렬 결합된(소스와 드레인 간에) nMOS 트랜지스터들을 통해 싱크될 수 있다. 예를 들어, pMOS 트랜지스터 쌍(M11 및 M12)을 통해 흐르는 비례하는 미러 전류(예를 들면, K1*Icell)는 nMOS 트랜지스터 쌍(M17, M18)(Krefh*(W/L)n에 대응하는 채널 치수들을 갖는)를 통해 전압 소스 기준 전위(예를 들면, 접지)에 싱크된다. pMOS 트랜지스터 쌍(M13 및 M14)(예를 들면 K2*Icell)을 통해 흐르는 비례하는 미러 전류는 nMOS 트랜지스터 쌍(M19, M20)(Krefm*(W/L)n에 대응하는 채널 치수들을 갖는)을 통해 전압 소스 기준 전위(예를 들면, 접지)에 싱크된다.
pMOS 트랜지스터 쌍(M15, M16)(예를 들면 K3*Icell)을 통해 흐르는 비례하는 미러 전류는 또 다른 nMOS 트랜지스터 쌍(도시되지 않음)을 통해서 전압 소스 기준 전위로 nMOS 트랜지스터 쌍(도 7에 도시되지 않았으나 Krefl*(W/L)n에 대응하는 채널 치수들을 갖는다)을 통해 싱크될 수 있다. 트랜지스터 쌍(M15, M16)에 대한 전류 싱크 회로는 이하 더 논의된다. 게이트들(M17, M19)은 도 7에 도시된 바와 같이 M5 및 M7의 게이트들에 결합된다. 게이트들(M18, M20)은 도 7에 도시된 바와 같이 M6 및 M8의 게이트들 에 결합된다. nMOS 전류 싱크 트랜지스터 쌍들의 게이트들은 Vbiasn 신호(750)(도 6에서 650에 대응하는)에 결합될 수 있고, 그럼으로써 함께 턴 온 혹은 오프되게 제어될 수 있다.
하나 이상의 실시예들에서, 프로그래밍 및 감지 동작들은 동시에 일어나지 않을 수도 있다. 본 발명의 하나 이상의 실시예들에 따라, 메모리(752)에 전류 미러 전류단들(예를 들면, M17 및 M18, M19 및 M20)을 위한 전류 싱크 트랜지스터 쌍들을 2중으로 하기보다는, 감지회로(756) 및 프로그래밍 회로(754)는 감지 회로(756)(예를 들면, M11 및 M12, M13 및 M14, M15 및 M16)의 미러 전류단이 프로그래밍 회로(754)(예를 들면 M5 및 M6, M7 및 M8) 내, 각각의 미러 전류를 싱크하기 위해 사용될 수 있는 한 쌍의 nMOS 트랜지스터들에 결합되게 구성될 수 있다. 프로그래밍 회로(754)의 nMOS 전류 싱크 트랜지스터들(예를 들면 M5 및 M6, M7 및 M8)의 게이트들은 Vbiasn 신호에 의해 바이어스되고 이에 따라 M17 ~ M20와 유사하게 제어될 수 있다.
미러 전류들은 미러 전류단들(예를 들면, M11 및 M12, M13 및 M14, M15 및 M16)에서 흐르기 때문에, 전압들은 미러 전류단들와 전류 싱크 nMOS 트랜지스터 쌍들(예를 들면 노드들(772, 774, 776에서) 사이에 노드들에서 나타난다. 노드들(772, 774, 776) 각각은 도 7에 도시된 바와 같이 데이터 논리 발생기(768)에의 입력으로서 결합된다.
본 발명의 하나 이상의 실시예들에 따라, 트랜지스터 쌍(M9, M10)을 통해서, 판독 mux(762) 및 선택된 메모리 소자를 통해 흐르는 감지 전류(Icell)의 크기는 메모리 소자의 저항 상태에 따른다. 높은 저항 상태로 프로그램된다면, 적은 감지 전류가 흐를 것이며, 저 저항 상태로 프로그램된다면, 오옴의 법칙에 따라, 더 많은 감지 전류가 흐를 것이다. 위에 기술된 전류 미러 구성에 기인하여, 그리고 메모리 소자의 저항상태에 따라, 더 많은 혹은 더 적은 대응하는 전류량이 캐스코드 전류 미러의 미러 전류단들 각각에서 흐를 것이다. 이것은 MlO이 다이오드 연결이기 때문에 일어나며, 각 전류 미러단 내 한 트랜지스터(예를 들면, M12, M14, M16)의 게이트들은 유사하게 바이어스되도록 함께 결합된다. Icell이 변함에 따라(예를 들면, 메모리 소자 저항에 의해), M10, M12, M14 및 M16 의 게이트들에 바이어스 전압이 변하며, 그럼으로써 각각의 트랜지스터들의 채널 저항을 변화시키고, 이에 따라 각각의 미러단에 흐르는 전류를 변화시킨다. 따라서, 노드들(772, 774, 776) 각각에 전압은 감지되는 선택된 메모리 소자의 저항 상태에 따라 변할 것이며, 전압은 감지 전류가 증가함에 따라(이것은 메모리 소자 저장이 감소함에 따라 증가한다) 증가한다.
본 발명의 하나 이상의 실시예들에 따라, 그리고 앞에서 논의된 바와 같이, Icell의 고정된 값이 트랜지스터 쌍(M9/M10)을 통해 제공될 수 있고, 그럼으로써 메모리 소자의 저항에 걸린 전압이 감지되게 하며, 이것은 측정되어 기준전압과 비교될 수 있다. 비교로부터, 감지되는 메모리 소자의 저항이 판정될 수 있다.
캐스코드 전류 미러는 메모리 셀이 프로그램될 수 있는 4개의 가능한 논리 상태들 간에 3개의 경계 상태들에 대응하는 3개의 미러 전류단들(예를 들면, 3 쌍들의 pMOS 트랜지스터들)을 포함한다.이에 따라, 3개의 노드 전압들은 데이터 논리 발생기에 의해 수신되고 감지 전류, 즉 선택된 메모리 셀의 저항상태에 대응하는 노드 전압들에 의해 판정하기 위해 기준 레벨들에 의해 비교된다. 이와 같이 하여, 데이터 논리 발생기(768)는 감지되는 저항 상태를 판정하여, 출력(770)을 발생할 수 있다.
본 발명의 실시예들은 4개 저항 상태들의 메모리 셀들을 가진 메모리로 제한되는 것은 아니다. 도 7에 관련하여 기술된 메모리 회로들은 메모리 쌍 크기들로 가용한 매 2개의 가외의 양방향 기입 레벨들(예를 들면, Kw1와 같은 상수들을 통해)에 대해, 예를 들어 한 쌍의 pMOS (소스) 트랜지스터들 및 한 쌍의 nMOS (싱크) 트랜지스터들을 프로그래밍 회로(754)에 추가함으로써 확장가능하다.
복수-레벨 병렬 감지 회로(756)는 전류 미러 구성의 추가의 미러 전류단으로서 한 쌍의 pMOS 트랜지스터들(및 필요하다면 미러 전류를 싱크하기 위해 연관된 한 쌍의 nMOS 트랜지스터들)을 추가함으로써 확장할 수 있다. 감지 기준 레벨들은 미러 전류단들에 전압 공급 및/또는 미러 전류단들의 상수들(예를 들면, K1, K2, K3 및/또는 Krefh, Krefm, Kref1)의 조절에 의해서, 심지어 동작 변화들을 동적으로 수용하기 위해서, 조절될 수 있다.
감지 레벨들은 이를테면 미러 전류단 상수들(예를 들면, Kl, K2, K3) 간에 비들의 조절에 의해서, 저항 상태들의 선형 분포, 혹은 저항 상태들의 비선형 분포를 수용하게 설정될 수 있다. 선형으로 분포된 저항 상태들은 Kl, K2, K3 간에 동일한 간격들을 사용하여 감지될 수도 있다. 비선형 분포된 저항 상태들은 Kl, K2, K3, 등 간에 간격들의 일부 혹은 전부가 서로 다를 때(저항상태들의 비선형 분포에 대응하여) 감지될 수 있다.
감지 마진들, 감도, 속도 및 타이밍은 Kl, K2, K3, Krefh, Krefm, 및 Kref1의 적합한 비들의 선택을 통해 조절될 수 있다. 이들 상수들은 회로의 동작동안 동적으로 변경될 수 있다(예를 들면, 저항 상태들의 특정 선형성을 수용하기 위해).
당업자가 알게 되는 바와 같이, 전류 미러 회로단들에 트랜지스터들의 저항은 동적으로 변하며, 결국에는 외부 회로 팩터들(예를 들면 판독 mux 및 메모리 소자의 저항, 소스 전위 크기 등) 및 트랜지스터 채널 치수들(예를 들면 채널폭 대 길이의 비에 의해 결정되는)의 스케일 팩터에 의해 정의된 전류 구동을 유지하기 위해서 안정된 동작점에 도달한다. 일단 미러 회로단들을 통한 전류 구동이 안정하게 되면, 개개의 트랜지스터 저항들은 안정된 값을 유지한다.
본 발명을 더 상세히 예시하기 위해서, 다음 논의는 일부 성분 및 동작값들의 예를 제공한다. 그러나, 본 발명의 실시예들은 성분 및 동작값들의 예로 제한되는 것은 아니다.
하나 이상의 실시예들에 따라, Vcc는 1.2 볼트의 크기를 갖게 선택될 수 있다. 저항성 메모리 소자들은 4개의 저항 상태들(예를 들면, 1000 오옴, 3000 오옴, 5000 오옴 및 7000 오옴)으로 프로그램될 수 있다. Ip1 = +50 ㎂, In1 = -50 ㎂(예를 들면, Ip1에 반대되는 방향으로 50 ㎂ ), Ip2 = +100 ㎂, 및 In2 = -100 ㎂ (예를 들면, Ip2에 반대되는 방향으로 100 ㎂)이 되게 요망되는 프로그래밍 경계 전류들을 정의할 수 있다.
감지 전류 크기는 감지 전류가 메모리 소자의 저항상태를 변경하는 것을 방지하기 위해서 가장 작은 프로그래밍 전류보다 더 작아야 한다. Icell(예를 들면, M9 및 M10을 통하는)는 예를 들어: 7000 오옴 저항 상태로 프로그램된 메모리 소자를 통하는 31㎂, 5000 오옴 저항 상태로 프로그램된 메모리 소자를 통하는 35㎂, 3000 오옴 저항 상태로 프로그램된 메모리 소자를 통하는 40㎂, 및 1000 오옴 저항 상태로 프로그램된 메모리 소자를 통하는 46㎂일 수 있다. 이에 따라, 각각의 저항 상태들 각각에 대해 예상되는 Icell 간에 기준전류 크기들은 Irefh(M11 및 M12를 통하는) = 43 ㎂, Irefm(M13 및 M14을 통하는) = 37.5 ㎂, 및 Irefl(M15 및 M16을 통하는) = 33 ㎂일 수 있다.
K1, K2, K3, Krefh, Krefm, 및 Kref1(Kref1는 도 7에 도시되지 않았으나, 예를 들어 M15 및 M16로부터 전류를 싱크하기 위한 한 쌍의 트랜지스터들로서 구현될 수도 있을 것이다) 팩터들을 적합하게(예를 들면 개별적으로) 설정함으로써, 감지 마진들은 복수 배만큼(예를 들면, x2, x3) 증가될 수 있다. Kl, K2 및 K3은 M9 및 M10의 채널폭 및 길이에 관하여 각각의 한 쌍의 pMOS 트랜지스터들에 대한 채널폭 및 길이 크기를 적합하게 정함으로써(예를 들면, K1에 대해선 M11 및 M12, K2에 대해선 M13 및 M14, K3에 대해선 M15 및 M16) 설정될 수 있다. 유사하게, Krefh, Krefm, 및 Krefl은 M5 및 M6(도 7에서 (W/L)n의 상대적 채널 치수 비에 의해 한 쌍의 기준 전류 싱크 트랜지스터들인 것으로서 도시된)의 채널폭 및 길이에 관하여 각각의 한 쌍의 nMOS 트랜지스터들에 대한 채널폭 및 길이 크기를 적합하게 정함으로써(예를 들면, Krefh에 대해선 M17 및 M18 , Krefm에 대해선 M19 및 M20, 등) 설정될 수 있다.
예를 들어, K3 = Kref1 = 2로 설정하기 위해 M15, M16, 및 대응하는 전류 싱크(도 7에 도시되지 않음) 트랜지스터 채널 치수들을 적합하게 제조함으로써, 최악의 경우의 낮은 마진은 2㎂(예를 들면, 7000 오옴 저항에 대해선 Irefl과 Icell 사이, 그리고 5000 오옴 저항에 대해선 Irefl과 Icell 사이)에서 4㎂인 2배의 2 ㎂로 증가한다. 당업자가 알게 되는 바와 같이, 이것은 특정 단에서 미러 전류가 대응하는 트랜지스터 치수 상수들의 값들에 따라 증폭되기 때문에 일어난다. 유사하게, K2 = Krefm = 2로 설정하기 위해 M13, M14, M19, M20 트랜지스터 채널 치수들을 적합하게 제조함으로써, 최악의 경우의 중간 마진은 2.5㎂(예를 들면, 5000 오옴 저항에 대해선 Irefm과 Icell 사이, 그리고 3000 오옴 저항에 대해선 Irefm과 Icell 사이)에서 5㎂인 2배의 2.5 ㎂로 증가한다. 마찬가지로, K1 = Krefh = 2로 설정하기 위해 M11, M12, M17, M18 트랜지스터 채널 치수들을 적합하게 제조함으로써, 최악의 경우의 고 마진은 3㎂(예를 들면, 3000 오옴 저항에 대해선 Irefh과 Icell 사이, 그리고 1000 오옴 저항에 대해선 Irefh과 Icell 사이)에서 6㎂인 2배의 3 ㎂로 증가한다.
몇개의 상수들이 동일한 값을 갖게 위에 제공된 예에서 선택되었을지라도, 본 발명의 실시예들은 이것으로 제한되는 것은 아니며, 상수들은 서로 간에 동일하거나 다를 수 있고, 그렇지 않을 수도 있다. 예를 들어, 트랜지스터들(M15, M16)은 K3 = 5이 되게 적합하게 제조(또는 선택)될 수도 있다. 마진들은 다음 관계에 따라 특정 메모리 소자 저항 값들에 대해 Ibias을 변경시키기 위해서, M9 및 M10 치수들을 변경함으로써 조절될 수도 있다:
a. Kref (h/m/1) = Iref(h/m/1) * Ki/Ibias (여기에서 I = 1,2,3)
여기에서 Iref(h/m/1)는 채널 폭/길이 치수들 Kref(h/m/1)를 한 세트의 기준 트랜지스터들(예를 들면 도 7에서 M5 및 M6)의 채널 폭/길이 치수들 배가 되게 하여 제조된 트랜지스터들에 흐르는 전류를 나타낸다. Ibias는 캐스코드 바이어스 전압 발생기(예를 들면, 도 6에서 646)에 의해 발생된 전류이며, 이것은 한 세트의 기준 트랜지스터들(예를 들면 도 7에서 M5 및 M6)에 흐르는 In1과 같다.
위에 주어진 값들의 예는 본 발명의 어떤 특징들만을 예시하기 위한 것이다. 당업자는 본 발명의 실시예들이 전류 값들, 및 연관된 저항성 메모리 소자들의 특정 저항성 상태들에 적합하고 위에 개시된 식에 일관된 상대적 트랜지스터 치수들(및 이에 따라, 여러 상수들의 값들)을 얻기 위해 구현될 수 있음을 알 것이다. 회로 설계 선택들은 감지시간, 회로 풋 프린트, 및 파워 소비를 포함한 다양한 동작 특징을 달성하게 행해질 수 있다.
병렬 감지 기술이 도 7에 도시되고 위에 기술되었을지라도, 본 발명의 실시예들은 이것으로 제한되는 것은 아니며, 이에 따라 어떤 응용들에서 파워 및 회로 레이아웃 크기 감소를 제공할 수 있을 직렬 바이너리 감지 기술들 및 회로 구성들을 포함할 수 있다. 즉, 병렬로 미러 전류들을 발생하기보다는, 다수의 감지 전류들이, 어떤 시간구간 동안 직렬로, 연이이어 발생될 수도 있을 것이다. 이러한 수법은 회로 복잡성 및 풋프린트를 감소시킬 수 있으나, 그러나, 직렬로 감지를 달성하기위해 추가의 시간의 댓가로 그와 같이 행할 수 있다. 스케일링 팩터(예를 들면, 전술한 상수들을 사용한)는 직렬 바이너리 감지 방법들에도 적용될 수 있다.
본 발명의 실시예들은 엄밀히 병렬 혹은 엄밀히 직렬의 감지 기술들로 제한되는 것은 아니다. 본 발명의 하나 이상의 실시예들에 따라, 저항성 메모리는 직렬 및 병렬 감지 기술들 둘 다의 조합을 구현하는 하이브리드 감지회로(예를 들면, 바이너리 감지 동작 및 병렬 감지 동작)를 포함할 수 있다. 하이브리드 감지는 병렬 감지의 속도 잇점들과 직렬 감지의 파워 및/또는 회로 공간 절감 잇점들 간의 절충이며, 복수의 저항 상태들(예를 들면, 4 이상)을 갖는 저항성 메모리 소자에 사용하기에 특히 적합할 수 있다. 예를 들어, 하이브리드 감지 기술은 저항성 메모리 소자의 저항상태가 특정 초기 저항값보다 큰 저항인지 아니면 작은 저항인지(예를 들면, 바이너리 감지)를 판정하기 위해 먼저 바이너리 감지동작을 구현할 수 있다. 이어서, 병렬감지는 특정 초기 저항값보다 큰 저항의 몇몇의 저항상태들 중에서 저항성 메모리 소자의 저항상태를 동시에 판정하기 위해서, 혹은 특정 초기 저항 값보다 작은 저항의 몇몇의 저항상태들 중에서 판정하기 위해서 사용될 수 있다.
도 8은 본 발명의 하나 이상의 실시예들에 따른 저항성 메모리 셀들을 동작시키는 것에 연관된 타이밍 파형도이다. 시간에 대한 프로그래밍 전류 파형(891)은 25 nS 간격들로 일어나는 프로그래밍 전류 방향 및 크기 변화들을 보여준다. 초기에, 프로그래밍 전류는 양의 방향에서 100㎂까지 가고, 음 방향으로 25 nS에서 100 ㎂로 전환되고, 50 nS에서 양의 방향으로 52㎂까지 전환되고, 마지막으로 75 nS에서 음 방향으로 60㎂로 전환된다.
논리 레벨 트레이스들(893)은 저항성 메모리 구조(예를 들면, 도 3에서 302)의 4개의 저항 상태들에 대응하여, 그리고 위에 보인 시간에 대한 프로그래밍 전류 파형(891)에 대응하여, 4개의 논리 상태들 각각에 대해 도시되었다. 도 5b에 도시된 프로그래밍 전류에 대한 저항의 히스테리시스 그래프에 관련하여 일반적으로 논의된 바와 같이, 양의 방향으로 큰 크기의 프로그래밍 전류(예를 들면, 100㎂)는 WRH0(메모리 셀이 가장 큰 저항 상태에 있음을 나타낸다)에 의해 선택되어 HIGH로 간다. 그후에, 프로그래밍 전류를 음 방향으로 큰 크기의 전류(예를 들면, 100㎂)로 전환하는 것은 신호 WRH0(메모리 셀이 가장 큰 저항 상태에 있음을 나타낸다)에 의해 선택되어 LOW로 가고, 신호 WRLO(메모리 셀이 가장 낮은 저항 상태에 있음을 나타낸다)에 의해 LOW에서 HIGH 논리 레벨로 전환한다.
프로그래밍 전류가 양의 방향으로 50 nS에서 다시 중간 크기(예를 들면, 52 ㎂)로 전환될 때, 신호 WRLO(메모리 셀이 가장 낮은 저항 상태에 있음을 나타낸다)는 LOW로 가고, 신호 WRH1(메모리 셀이 2개의 중간 저항 상태들 중 더 큰 상태에 있음을 나타낸다)는 LOW에서 HIGH로 전환한다. 마지막으로, 프로그래밍 전류가 75 nS에서 음 방향으로 중간 크기(예를 들면, 60㎂)로 전환될 때, 신호 WRHl(메모리 셀이 2개의 중간 저항 상태들 중 더 높은 상태에 있음을 나타낸다)는 LOW로 가고, 신호 WRL1(메모리 셀이 2개의 중간 저항 상태들 중 더 낮은 상태에 있음을 나타낸다)는 LOW에서 HIGH로 전환한다.
도 9는 본 발명의 하나 이상의 실시예들에 따른 적어도 한 저항성 메모리 장치를 갖는 전자 시스템(예를 들면, 메모리 시스템)의 기능 블록도이다. 메모리 시스템(901)은 메모리 장치(903)에 결합된 메모리 액세스 장치(911)(예를 들면, 프로세서, 메모리 제어기, 등)을 포함한다. 본 발명의 하나 이상의 실시예들에 따라, 메모리 장치(903)는 MRAM 장치와 같은 비휘발성 저항성 메모리 장치이다.
비휘발성 메모리 장치(903)는 비휘발성 메모리 셀들의 메모리 어레이(913) 를 포함한다. 비휘발성 메모리 장치(903) 및 메모리 액세스 장치(911)는 개별적 집적회로들로서 구현될 수 있고, 혹은 메모리 액세스 장치(911) 및 메모리 장치(903)는 동일 집적회로, 칩, 혹은 패키지에 탑재될 수 있다. 메모리 액세스 장치(911)는 별도의 장치(예를 들면, 마이크로프로세서) 혹은 응용특정의 집적회로 (ASIC)와 같이, 펌웨어로 구현되는 이외 어떤 다른 유형의 프로세스 회로일 있다.
I/O 연결들(927) 및 제어 연결들(929)은 프로세서(911)와 메모리 장치(903) 간에 통신 인터페이스를 포함한다. 도 9의 실시예는 I/O 제어 회로(919)를 통해 I/O 연결들(927)에 의해 제공된 어드레스 신호들을 래치하는 어드레스 회로(943)를 포함한다. 어드레스 신호들은 메모리 어레이(913)에 액세스하기 위해 행 디코더(957) 및 열 디코더(950)에 의해 수신되어 디코딩된다. 본 발명에 비추어, 당업자들은 어드레스 입력 연결들의 수는 메모리 어레이(913)의 밀도 및 아케텍처에 따르며 어드레스들의 수는 메모리 어레이 당 메모리 셀들의 증가된 수, 메모리 블록들의 증가된 수, 및/또는 메모리 어레이들의 증가된 수에 따라 증가함을 알 것이다. 당업자는 메모리 어레이의 크기가 증가함에 따라 메모리 어레이의 특정 부분을 특정하기 위해서 더 많은 어드레스 정보가 필요할 수 있음을 알 것이다.
메모리 장치(903)는 판독/래치 회로(953)로서 도 9에 도시된, 감지/버퍼 회로를 사용하여 메모리 어레이 열들에서 전압 및/또는 전류 변화들을 감지함으로써 메모리 어레이(913)에 데이터를 감지한다. 판독/래치 회로(953)는 메모리 어레이(913)로부터 한 페이지(예를 들면, 한 행)의 데이터를 판독 및 래치할 수 있다. 메모리 액세스 장치(911)와의 I/O 연결들(927)을 통한 양방향 데이터 통신을 위해 I/O 제어 회로(919)가 포함된다. 메모리 어레이(913)에 데이터를 기입하기 위해 기입 회로(955)가 포함된다.
제어 로직 회로(921)는 메모리 액세스 장치(911)로부터 제어 연결들(929)에 의해 제공되는 신호들을 디코딩한다. 이들 신호들은 데이터 감지(예를 들면, 판독) 데이터 프로그래밍(예를 들면, 기입, 소거)를 포함한, 메모리 장치(903) 및 메모리 어레이(913)에 대한 동작들을 제어하기 위해 사용되는 (특히) 칩 신호들, 기입 활성화 신호들, 및 어드레스 래치 신호들을 포함할 수 있다.
제어 로직 회로(921)는 특정 레지스터들 및/또는 레지스터들의 부분들을 선택적으로 설정하거나, 하나 이상의 레지스터들에 데이터를 래치하기 위해서 신호들(예를 들면, 명령들)을 보낼 수 있다. 하나 이상의 실시예들에서, 제어 로직 회로(921)는 메모리 어레이(913)의 메모리 셀들의 어떤 부분에 어떤 동작들을 수행하기 위해 메모리 액세스 장치(911)로부터 수신된 명령들을 실행한다. 제어 로직 회로(921)는 상태머신, 시퀀서, 혹은 이외 어떤 다른 유형의 논리 제어기일 수 있다. 당업자들은 추가의 회로 및 제어 신호들이 제공될 수 있고, 예시를 용이하게 하기 위해서 도 9의 메모리 장치 상세를 줄였음을 알 것이다.
결론
본 발명은 저항성 메모리 셀들을 동작시키는 방법들 뿐만 아니라, 저항성 메모리 셀들을 갖는 저항성 메모리 장치들 및 시스템들을 포함한다. 저항성 메모리의 일실시예는 적어도 한 저항성 메모리 소자, 프로그래밍 회로, 및 감지 회로를 포함한다. 예를 들어, 프로그래밍 회로는 적어도 한 저항성 메모리 소자를 프로그래밍하기 위한 N 프로그래밍 전류들 중 하나를 선택하게 구성된 스위치를 포함할 수 있고, N 프로그래밍 전류들 각각은 전류 방향 및 크기의 고유 조합을 가지며, N은 적어도 한 메모리 소자의 저항 상태들의 수에 대응한다. 하나 이상의 실시예들에서, 감지 회로는 선택된 저항성 메모리 소자의 저항에 비례하는 전류를 제공하는 기준전류단, 및 N 저항의 병렬 감지를 위해 배열된 N-1 미러 전류단들을 구비한 캐스코드 전류 미러 감지 회로일 수 있다.
본 발명의 상세한 설명에서, 이의 일부를 이루며 본 발명의 하나 이상의 실시예들이 어떻게 실시될 수 있는가를 예시로서 도시한 동반된 도면들이 참조되었다. 이들 실시예들은 당업자들이 본 발명의 실시예를 실시할 수 있게 충분히 상세히 기술되었으며, 다른 실시예들이 이용될 수도 있다는 것과 본 발명의 범위 내에서 프로세스, 전기적, 및/또는 구조적 변경들이 행해질 수 있음이 이해될 것이다.
여기에서 사용되는 바와 같이, 도면들에서 특히 참조부호에 관련하여, "N" 및 "M"으로 나타낸 것은 이와 같이 표시된 다수의 특정한 특징이 본 발명의 하나 이상의 실시예들에 포함될 수 있음을 나타낸다. 알게 되는 바와 같이, 여기에 여러 실시예들에 보인 요소들은 본 발명의 추가의 다수의 실시예들을 제공하기 위해서 추가되고, 교환되고, 및/또는 제거될 수 있다. 또한, 알게 되는 바와 같이, 도면드에서 제공된 요소들의 부분 및 상대적 스케일은 본 발명의 실시예들을 예시하기 위한 것이며 제한하려고 취해진 것이 아니다.
요소 혹은 층이 다른 요소 혹은 층 "상에", "에 연결된" 혹은 "에 결합된"이라 언급될 때, 이것은 직접 다른 요소 혹은 층 상에, 혹은 이에 연결되거나, 이에 결합될 수 있고 혹은 개재된 요소들 혹은 층들이 있을 수 있음이 이해될 것이다. 반대로, 요소가 다른 요소 혹은 층 "상에 직접", "에 직접 연결" 혹은 "에 직접 결합"되는 것으로 언급될 때, 개재되는 요소들 혹은 층들은 없다. 여기에서 사용되는 바와 같이, "및/또는"이라는 용어는 연관된 나열된 항목들 중 하나 이상의 어느 하나 및 모든 조합들을 포함하다.
제 1, 제 2, 등의 용어들이 여기에서 다양한 요소들, 성분들, 영역들, 층들, 및/또는 부분들을 기술하기 위해 사용될 수 있을지라도, 이들 요소들, 성분들, 영역들, 배선라인들, 층들, 및/또는 부분들은 이들 용어들에 의해 제하되는 것은 아님을 알 것이다. 이들 용어들은 단지 한 요소, 성분, 영역, 배선라인, 층 혹은 부분을 다른 영역, 층, 혹은 부분과 구별하기 위해 사용될 뿐이다. 따라서, 이하 논의되는 제 1 요소, 성분, 영역, 배선라인, 층 혹은 부분은 본 발명의 교시되는 범위 내에서 제 2 요소, 성분, 영역, 배선라인, 층, 혹은 부분이라는 용어가 사용될 수도 있을 것이다.
이를테면 "밑", "아래", "하부", "위", "상측" 등과 같은 공간적 상대적 용어들은 여기에서는 공간 내 놓이는 절대적 방위보다는 도면들에서 도시된 바와 같은 다른 요소(들) 혹은 특징(들)에 대한 한 요소 혹은 특징의 관계를 기술하기 위해 설명을 용이하게 위해 사용된다. 공간적인 상대적 용어들은 도면들에 도시된 방위 외에도 사용 혹은 동작시 장치의 서로 다른 방위들을 포괄하기 위한 것임을 알 것이다. 예를 들어, 도면들에서 장치가 뒤집어 진다면, 다른 요소들 혹은 특징들 "아래" 혹은 "밑에"로서 기술된 요소들은 다른 요소들 혹은 특징들 "위"에 놓이는 방위가 될 것이다. 따라서, "아래"라는 용어의 예는 위 및 아래라는 방위 둘 다를 포괄할 수 있다. 장치는 다른 방위에 놓여질 수도 있는데(90도 회전되거나 다른 방위들에) 여기에서 사용되는 공간적 상대적 설명은 그에 따라 해석될 수 있다.
여기에서 사용되는 용어는 특정 실시예들을 설명할 목적을 위한 것일 뿐이며 개시된 바를 제한하려는 것이 아니다. 여기에서 사용되는 바와 같이, 문맥이 다른 것을 명학히 나타내지 않는 한 단수 형태들은 복수 형태도 포함하게 한 것이다. "포함하다"라는 용어가 이 명세서에서 사용될 때 이 용어는 언급된 특징들, 정수들, 단계들, 동작들, 요소들, 및/또는 성분들의 존재를 명시하는 것이며 하나 이상의 다른 특징들, 정수들, 단계들, 동작들, 요소들, 및/또는 성분들 및/또는 이들의 그룹들의 존재 혹은 이들의 추가를 배제하는 것은 아님을 알 거이다.
달리 정의되지 않는 한 여기에서 사용되는 모든 용어들(기술적 및 과학용어들 포함하여)은 본 발명이 관련된 당업자가 일반적으로 이애하는 바와 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전들에 정의된 것들과 같은 용어들은 관련 기술 및 본 발명의 맥락에서 이들의 의미와 일관된 의미를 갖는 것으로서 해석되어야 하며, 이상적인 혹은 지나치게 형식적 의미로 여기에 분명하게 정의되지 않는 한 이러한 의미로 해석되지 않아야 함을 알 것이다.
본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시한 기능 블록도를 참조로 여기에 기술된다. 이러하기 때문에 예를 들어 제조 기술들 및/또는 공차들의 결과로서 여기 도시된 바들의 형상들로부터 변동들이 예상될 것이다. 따라서, 본 발명의 실시예들은 여기에 도시된 영역들의 특정 형상들로 제한되는 것으로 해석되는 것이 아니라 예를 들어 제조에 기인하여 나타나는 형상들의 변화들도 포함하는 것으로 해석되어야 한다. 예를 들어, 평탄으로서 예시 또는 기술된 영역은 전형적으로 기복이 있고/있거나 비선형 특징들을 가질 수도 있다. 또한, 도시된 예리한 각들은 둥글 수도 있다. 따라서, 도면들에 도시된 영역들은 본질적으로 개략적인 것이고 이들의 형상들 및 상대적 크기들, 두께들 등은 영역의 정밀한 형상/크기/두께를 예시하려는 것이 아니며 본 발명의 범위를 제한하려는 것이 아니다.
특정 실시예들이 여기에 도시되고 기술되었을지라도, 당업자들은 동일 결과들을 달성하게 계산된 배열은 도시된 특정 실시예들을 대치할 수 있음을 알 것이다. 본 개시된 바는 본 발명의 하나 이상의 실시예들의 개조 혹은 변형들도 포함한다. 위에 기술된 바는 제약적 형태가 아니라 예시적 형태로 행해졌음을 알아야 한다. 위에 실시예들의 조합, 및 특정하게 여기 기술되지 않은 다른 실시예들의 의 조합은 위에 기술된 바를 검토하였을 때 당업자들에게 명백할 것이다. 본 발명의 하나 이상의 실시예들의 범위는 위에 구조들 및 방법들이 사용되는 다른 적용들을 포함한다. 그러므로, 본 발명의 하나 이상의 실시예들의 범위는 이러한 청구항들이 부여하는 일범위의 전체 등가물들과 더불어 첨부된 청구항들에 관련하여 판정되어야 한다.
전술한 상세한 설명에서, 일부 특징들은 효율적 설명을 위해 단일 실시예에 그룹화하였다. 개시된 이 방법은 본 발명의 개시된 실시예들이 각 청구항에 분명하게 인용된 것보다 더 많은 특징들을 사용해야 하는 의도를 반영하는 것으로 해석되지 않아야 한다. 그보다는, 다음 청구항들이 반영하는 바와 같이, 발명의 요체는 개시된 단일 실시예의 모든 특징들 미만의 특징들에 놓여 있다. 따라서, 다음 청구항들은 상세한 설명에 포함되고 각 청구항은 자체가 별도의 실시예를 구성한다.

Claims (55)

  1. 메모리 장치에 있어서,
    적어도 한 저항성 메모리 소자;
    상기 적어도 한 저항성 메모리 소자를 프로그래밍하기 위해 N 프로그래밍 전류들 중 하나를 선택하게 구성된 스위치를 포함하는 프로그래밍 회로로서, 상기 N 프로그래밍 전류들 각각은 전류 방향과 크기의 고유한 조합을 가지며, N은 상기 적어도 한 저항성 메모리 소자의 저항 상태들의 수에 대응하는, 프로그래밍 회로; 및
    상기 N 저항 상태들을 감지하기 위해 배열된 감지 회로를 포함하는, 메모리 장치.
  2. 청구항 1에 있어서, 상기 감지 회로는 선택된 저항성 메모리 소자의 저항에 비례하는 전류를 제공하는 기준전류단, 및 상기 N 저항 상태들의 병렬 감지를 위해 배열된 N-1 미러 전류단들을 구비한 전류 미러 감지 회로인, 메모리 장치.
  3. 청구항 2에 있어서, 상기 전류 미러 감지 회로는 상기 미러 전류단들의 미러 전류들이 서로 다르고 상기 기준전류단의 전류에 비례하게 구성되는, 메모리 장치.
  4. 청구항 3에 있어서, 상기 미러 전류단들 각각은 상기 저항성 메모리 소자의 저항 상태들 중 각각의 인접한 상태들 간 각각의 경계를 나타내는 각각의 저항을 갖는, 메모리 장치.
  5. 청구항 4에 있어서, 상기 미러 전류단들의 상기 저항들은 상기 저항 상태들의 선형 분포에 대응하여 선형으로 관계된, 메모리 장치.
  6. 청구항 4에 있어서, 상기 미러 전류단들의 상기 저항들은 상기 저항 상태들의 비선형 분포에 대응하여 비선형으로 관계된, 메모리 장치.
  7. 청구항 1에 있어서, 상기 적어도 한 저항성 메모리 소자는 상기 스위치와 중간전위 사이에 결합된, 메모리 장치.
  8. 청구항 7에 있어서, 상기 스위치는 상기 중간전위보다 더 양인 전위로부터 적어도 한 저항성 메모리 소자를 통해 상기 중간전위로의 제 1 방향의 프로그래밍 전류를 보내고,
    상기 중간전위로부터 상기 적어도 한 저항성 메모리 소자를 통해 상기 중간전위보다 더 음인 전위로의 제 2 방향의 프로그래밍 전류를 보내게 구성된, 메모리 장치.
  9. 청구항 7에 있어서, 상기 스위치는 상기 중간전위보다 양인 전위로부터 흐르도록 선택된 프로그래밍 전류들을 N/2 트랜지스터 쌍들 중에서 채널폭을 채널 길이로 나눈 고유 비를 갖는 하나의 N/2 트랜지스터 쌍을 거쳐서, 상기 적어도 한 저항성 메모리 소자를 통해 상기 중간전위로 보내고;
    상기 중간전위로부터 흐르도록 선택된 프로그래밍 전류들을 상기 적어도 한 저항성 메모리 소자를 거쳐서, 또 다른 N/2 트랜지스터 쌍들 중에서 채널폭을 채널 길이로 나눈 고유 비를 갖는 하나의 또 다른 N/2 트랜지스터 쌍을 통해서, 상기 중간전위보다 음인 전위로 보내게 구성되고,
    상기 N/2 트랜지스터 쌍들 각각으로부터 상기 프로그래밍 전류들의 크기들은 서로 다르며, 상기 또 다른 N/2 트랜지스터 쌍들 각각으로부터 상기 프로그래밍 전류들의 크기들은 서로 다른, 메모리 장치.
  10. 청구항 1 내지 6 중 한 항에 있어서, 상기 감지 회로는 바이너리 감지 동작 및 병렬 감지 동작을 포함하는 하이브리드 감지 기술을 사용하여 상기 N 저항 상태들을 감지하게 배열된, 메모리 장치.
  11. 메모리 장치에 있어서,
    비트라인;
    소스 라인;
    다수의 저항 상태들을 갖는 저항성 메모리 소자 ;
    상기 비트라인과 상기 소스 라인 사이에 상기 저항성 메모리 소자와 직렬로 결합된 스위칭 장치 ;
    상기 스위칭 장치를 제어하게 배열된 워드라인; 및
    상기 비트라인과 소스 라인 간에 결합된 기입 펄스 발생기 및 판독 감지 로직을 포함하고,
    상기 소스 라인은 상기 기입 펄스 발생기 및 판독 감지 로직 중 적어도 하나에 파워를 공급하는 전압 소스의 중간전위에 선택적으로 결합되는, 메모리 장치.
  12. 청구항 11에 있어서, 상기 소스 라인은 상기 기입 펄스 발생기 및 판독 감지 로직에 공급하는 소스의 중간전위에 선택적으로 결합되는, 메모리 장치.
  13. 청구항 11 또는 12에 있어서, 상기 기입 펄스 발생기는 다수의 바이폴라 전류들을 제공하게 구성된, 메모리 장치.
  14. 메모리 장치에 있어서,
    저항성 메모리 소자 및 액세스 장치를 포함하는 메모리 셀의 동작동안 중간전위에 결합되는 적어도 한 메모리 셀;
    상기 적어도 한 메모리 셀은 프로그래밍 회로의 동작동안 기입 스위치 출력과 상기 중간전위 간에 결합되는 것으로, 기입 스위치 출력 및 복수의 선택가능한 기입 스위치 입력들을 구비한 기입 스위치; 상기 프로그래밍 회로의 동작동안 적어도 제 1 전위와 상기 복수의 선택가능한 기입 스위치 입력들 중 적어도 하나 간에 결합된 하나 이상의 쌍들의 제 1 트랜지스터들; 상기 프로그래밍 회로의 동작동안 적어도 제 2 전위와 상기 복수의 선택가능한 기입 스위치 입력들 중 적어도 하나 간에 결합된 하나 이상의 쌍들의 제 2 트랜지스터들을 포함하는, 프로그래밍 회로;
    기준전류단 및 적어도 한 미러 전류단을 구비하는 캐스코드 전류 미러 회로를 포함하고, 상기 기준전류단은 판독 스위치를 통해 상기 적어도 한 메모리 셀에 선택적으로 결합되는, 감지회로를 포함하는, 메모리 장치.
  15. 청구항 14에 있어서, 상기 적어도 한 메모리 셀은 스위칭가능하게 상기 중간전위에 결합되는, 메모리 장치.
  16. 청구항 14 또는 15에 있어서,
    상기 하나 이상의 쌍들의 제 1 트랜지스터들의 각 쌍은 상기 적어도 한 제 1 전위에 관하여 고유 전류를 제공하기 위해서 채널폭을 채널길이로 나눈 고유 비를 가지며,
    상기 하나 이상의 쌍들의 제 2 트랜지스터들의 각 쌍은 상기 적어도 한 제 2 전위에 관하여 고유 전류를 제공하기 위해서 채널폭을 채널길이로 나눈 고유 비를 갖는, 메모리 장치.
  17. 청구항 14 또는 15에 있어서, 상기 적어도 한 미러 전류단 중 하나에서 트랜지스터들의 채널폭을 채널길이로 나눈 비는 상기 적어도 한 미러 전류단 중 다른 하나에서 트랜지스터들의 채널폭을 채널길이로 나눈 비와는 다른, 메모리 장치.
  18. 청구항 14 또는 15에 있어서, 상기 기준전류단 및 상기 적어도 한 미러 전류단의 각각은 상기 감지 회로의 동작동안에 감지 전압에 결합되고, 상기 기준전류단 및 상기 적어도 한 미러 전류단 각각은 적어도 한 트랜지스터를 포함하고, 상기 기준전류단 및 상기 적어도 한 미러 전류단 각각의 상기 트랜지스터들의 게이트들은 함께 결합되는, 메모리 장치.
  19. 회로에 있어서,
    상기 회로의 동작동안 저항성 소자를 통해 중간전위에 결합되는 출력을 구비한 멀티플렉서;
    상기 중간전위보다 큰 전위와 상기 멀티플렉서의 대응하는 적어도 한 입력 간에 결합된 하나 이상의 쌍들의 제 1 트랜지스터들; 및
    상기 중간전위 미만의 전위와 상기 멀티플렉서의 대응하는 적어도 한 입력 간에 결합된 하나 이상의 쌍들의 제 2 트랜지스터들을 포함하고,
    상기 멀티플렉서는 상기 저항성 소자를 프로그래밍하기 위한 선택 신호에 응하여 상기 하나 이상의 쌍들의 제 1 트랜지스터들 중 적어도 한 쌍을 통해 또는 상기 하나 이상의 쌍들의 제 2 트랜지스터들 중 적어도 한 쌍을 통해 각각 흐르는 다수의 전류들 중 적어도 하나를 선택하게 구성되며, 상기 다수의 전류들 각각은 전류 방향과 크기와의 고유 조합을 갖는, 회로.
  20. 회로에 있어서,
    저항성 소자; 및
    전압과 상기 저항성 소자 간에 선택적으로 결합되는 기준전류단 및 다수의 미러 전류단들을 구비하는 캐스코드 전류 미러 회로를 포함하고,
    상기 다수의 미러 전류단들은 저항 상태들 간에 다수의 경계들에 대응하며, 상기 미러 전류단들 각각은 상기 저항 소자에 흐르는 전류에 비례하는 각각의 미러 전류를 병렬로 제공하게 상기 전압에 결합되는, 회로.
  21. 회로를 동작시키는 방법에 있어서,
    저항성 메모리의 개개의 메모리 소자를 선택하는 단계로서, 상기 메모리 소자는 N 저항 상태들 중 하나로 프로그램되고, N은 1 이상의 정수인, 단계;
    상기 메모리 소자에 전류 미러 회로의 기준전류인 감지 전류를 흐르게 하는 단계;
    N-1 미러 전류들을 발생하는 단계로서, 상기 미러 전류들은 상기 기준전류에 비례하며, 각각의 미러 전류는 상기 기준전류의 크기에 비례하는 크기를 갖는, 단계; 및
    상기 메모리 소자가 프로그램된 상기 N 저항 상태들 중 특정 상태를 각각의 미러 전류로부터 병렬로 판정하는 단계를 포함하는, 방법.
  22. 회로를 동작시키는 방법에 있어서,
    감지되는 저항을 통해 기준전류를 제공하는 단계; 및
    다수의 미러 전류들을 병렬로 발생하는 단계로서, 각각은 상기 기준전류에 비례하며, 상기 다수의 미러 전류들은 저항 상태들 간의 경계들의 수에 대응하는, 단계를 포함하고,
    상기 미러 전류들 각각은 상기 경계들의 수 각각에 대응하는 저항에 비례하는 크기를 갖는, 방법.
  23. 청구항 22에 있어서, 상기 저항 상태들의 분포의 선형성에 따라 상기 다수의 미러전류들 중 적어도 하나에 대한 크기를 동적으로 조절하는 단계를 포함하는, 방법.
  24. 삭제
  25. 삭제
  26. 삭제
  27. 삭제
  28. 삭제
  29. 삭제
  30. 삭제
  31. 삭제
  32. 삭제
  33. 삭제
  34. 삭제
  35. 삭제
  36. 삭제
  37. 삭제
  38. 삭제
  39. 삭제
  40. 삭제
  41. 삭제
  42. 삭제
  43. 삭제
  44. 삭제
  45. 삭제
  46. 삭제
  47. 삭제
  48. 삭제
  49. 삭제
  50. 삭제
  51. 삭제
  52. 삭제
  53. 삭제
  54. 삭제
  55. 삭제
KR1020117012280A 2008-10-31 2009-10-21 저항성 메모리 KR101266600B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/262,223 2008-10-31
US12/262,223 US7835173B2 (en) 2008-10-31 2008-10-31 Resistive memory
PCT/US2009/005729 WO2010062309A1 (en) 2008-10-31 2009-10-21 Resistive memory

Publications (2)

Publication Number Publication Date
KR20110090980A KR20110090980A (ko) 2011-08-10
KR101266600B1 true KR101266600B1 (ko) 2013-05-24

Family

ID=42131184

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020117012280A KR101266600B1 (ko) 2008-10-31 2009-10-21 저항성 메모리

Country Status (4)

Country Link
US (4) US7835173B2 (ko)
KR (1) KR101266600B1 (ko)
CN (2) CN103915109B (ko)
WO (1) WO2010062309A1 (ko)

Families Citing this family (77)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101057725B1 (ko) * 2008-12-31 2011-08-18 주식회사 하이닉스반도체 멀티 레벨 셀 데이터 센싱 장치 및 그 방법
JP5100677B2 (ja) * 2009-02-09 2012-12-19 株式会社東芝 乱数発生器および乱数発生方法
WO2010104918A1 (en) * 2009-03-10 2010-09-16 Contour Semiconductor, Inc. Three-dimensional memory array comprising vertical switches having three terminals
US9728240B2 (en) * 2009-04-08 2017-08-08 Avalanche Technology, Inc. Pulse programming techniques for voltage-controlled magnetoresistive tunnel junction (MTJ)
US9318178B2 (en) * 2010-02-02 2016-04-19 Hitachi, Ltd. Semiconductor storage device and data processing method
WO2011115926A1 (en) * 2010-03-16 2011-09-22 Sandisk 3D, Llc Bottom electrodes for use with metal oxide resistivity switching layers
JPWO2011135984A1 (ja) * 2010-04-28 2013-07-18 株式会社日立製作所 半導体記憶装置
US8446757B2 (en) 2010-08-18 2013-05-21 International Business Machines Corporation Spin-torque transfer magneto-resistive memory architecture
US8389971B2 (en) 2010-10-14 2013-03-05 Sandisk 3D Llc Memory cells having storage elements that share material layers with steering elements and methods of forming the same
US8841648B2 (en) 2010-10-14 2014-09-23 Sandisk 3D Llc Multi-level memory arrays with memory cells that employ bipolar storage elements and methods of forming the same
WO2012058324A2 (en) 2010-10-29 2012-05-03 Rambus Inc. Resistance change memory cell circuits and methods
US8374020B2 (en) 2010-10-29 2013-02-12 Honeywell International Inc. Reduced switching-energy magnetic elements
US8358154B2 (en) 2010-10-29 2013-01-22 Honeywell International Inc. Magnetic logic gate
US8427199B2 (en) 2010-10-29 2013-04-23 Honeywell International Inc. Magnetic logic gate
US8358149B2 (en) * 2010-10-29 2013-01-22 Honeywell International Inc. Magnetic logic gate
US8570797B2 (en) * 2011-02-25 2013-10-29 Qualcomm Incorporated Magnetic random access memory (MRAM) read with reduced disturb failure
US8958233B2 (en) 2011-10-18 2015-02-17 Micron Technology, Inc. Stabilization of resistive memory
US8787065B2 (en) 2011-10-18 2014-07-22 Micron Technology, Inc. Apparatuses and methods for determining stability of a memory cell
US8730708B2 (en) 2011-11-01 2014-05-20 Micron Technology, Inc. Performing forming processes on resistive memory
US8687398B2 (en) 2012-02-29 2014-04-01 International Business Machines Corporation Sense scheme for phase change material content addressable memory
US9007818B2 (en) 2012-03-22 2015-04-14 Micron Technology, Inc. Memory cells, semiconductor device structures, systems including such cells, and methods of fabrication
US9112138B2 (en) 2012-06-14 2015-08-18 Micron Technology, Inc. Methods of forming resistive memory elements
US9054030B2 (en) 2012-06-19 2015-06-09 Micron Technology, Inc. Memory cells, semiconductor device structures, memory systems, and methods of fabrication
US8923038B2 (en) 2012-06-19 2014-12-30 Micron Technology, Inc. Memory cells, semiconductor device structures, memory systems, and methods of fabrication
US9105342B2 (en) 2013-01-31 2015-08-11 International Business Machines Corporation Read circuit for memory
US9379315B2 (en) 2013-03-12 2016-06-28 Micron Technology, Inc. Memory cells, methods of fabrication, semiconductor device structures, and memory systems
FR3004576B1 (fr) 2013-04-15 2019-11-29 Commissariat A L'energie Atomique Et Aux Energies Alternatives Cellule memoire avec memorisation de donnees non volatile
FR3004577A1 (ko) 2013-04-15 2014-10-17 Commissariat Energie Atomique
WO2014209392A1 (en) 2013-06-28 2014-12-31 Intel Corporation Apparatus for low power write and read operations for resistive memory
US9368714B2 (en) 2013-07-01 2016-06-14 Micron Technology, Inc. Memory cells, methods of operation and fabrication, semiconductor device structures, and memory systems
US9466787B2 (en) 2013-07-23 2016-10-11 Micron Technology, Inc. Memory cells, methods of fabrication, semiconductor device structures, memory systems, and electronic systems
FR3009421B1 (fr) * 2013-07-30 2017-02-24 Commissariat Energie Atomique Cellule memoire non volatile
KR20150022242A (ko) 2013-08-22 2015-03-04 에스케이하이닉스 주식회사 반도체 메모리 장치
US9721633B2 (en) * 2013-08-30 2017-08-01 Kabushiki Kaisha Toshiba Semiconductor memory device with address latch circuit
US9461242B2 (en) 2013-09-13 2016-10-04 Micron Technology, Inc. Magnetic memory cells, methods of fabrication, semiconductor devices, memory systems, and electronic systems
US9608197B2 (en) 2013-09-18 2017-03-28 Micron Technology, Inc. Memory cells, methods of fabrication, and semiconductor devices
US9437291B2 (en) 2014-02-26 2016-09-06 Rambus Inc. Distributed cascode current source for RRAM set current limitation
US10454024B2 (en) 2014-02-28 2019-10-22 Micron Technology, Inc. Memory cells, methods of fabrication, and memory devices
KR102161610B1 (ko) * 2014-03-11 2020-10-05 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
US9281466B2 (en) 2014-04-09 2016-03-08 Micron Technology, Inc. Memory cells, semiconductor structures, semiconductor devices, and methods of fabrication
US9269888B2 (en) 2014-04-18 2016-02-23 Micron Technology, Inc. Memory cells, methods of fabrication, and semiconductor devices
US9324426B2 (en) 2014-06-02 2016-04-26 Integrated Silicon Solution, Inc. Method for improving sensing margin of resistive memory
US9202561B1 (en) 2014-06-05 2015-12-01 Integrated Silicon Solution, Inc. Reference current generation in resistive memory device
US9373393B2 (en) 2014-06-05 2016-06-21 Integrated Silicon Solution, Inc. Resistive memory device implementing selective memory cell refresh
KR102142590B1 (ko) 2014-06-16 2020-08-07 삼성전자 주식회사 저항성 메모리 장치 및 저항성 메모리 장치의 동작방법
US9548095B2 (en) * 2014-08-20 2017-01-17 Everspin Technologies, Inc. Redundant magnetic tunnel junctions in magnetoresistive memory
US9502088B2 (en) * 2014-09-27 2016-11-22 Qualcomm Incorporated Constant sensing current for reading resistive memory
KR102136846B1 (ko) * 2014-09-29 2020-07-22 삼성전자 주식회사 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법
US9349945B2 (en) 2014-10-16 2016-05-24 Micron Technology, Inc. Memory cells, semiconductor devices, and methods of fabrication
US9779784B2 (en) * 2014-10-29 2017-10-03 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US9768377B2 (en) 2014-12-02 2017-09-19 Micron Technology, Inc. Magnetic cell structures, and methods of fabrication
US9257970B1 (en) * 2014-12-19 2016-02-09 Honeywell International Inc. Magnetic latch
US10439131B2 (en) 2015-01-15 2019-10-08 Micron Technology, Inc. Methods of forming semiconductor devices including tunnel barrier materials
US9514796B1 (en) * 2015-06-26 2016-12-06 Intel Corporation Magnetic storage cell memory with back hop-prevention
US10096361B2 (en) * 2015-08-13 2018-10-09 Arm Ltd. Method, system and device for non-volatile memory device operation
CN106558335B (zh) * 2015-09-30 2020-04-24 华邦电子股份有限公司 存储器驱动装置以及方法
US9824733B2 (en) * 2015-10-21 2017-11-21 Winbond Electronics Corp. Resistive memory and operating method for performing a forming operation thereof
US9496036B1 (en) * 2015-11-30 2016-11-15 Winbond Electronics Corp. Writing method for resistive memory cell and resistive memory
GB2545264B (en) * 2015-12-11 2020-01-15 Advanced Risc Mach Ltd A storage array
US9691478B1 (en) * 2016-04-22 2017-06-27 Macronix International Co., Ltd. ReRAM array configuration for bipolar operation
JP2018147546A (ja) * 2017-03-09 2018-09-20 ソニーセミコンダクタソリューションズ株式会社 制御回路、半導体記憶装置、情報処理装置及び制御方法
US10501846B2 (en) * 2017-09-11 2019-12-10 Lam Research Corporation Electrochemical doping of thin metal layers employing underpotential deposition and thermal treatment
CN107845398B (zh) * 2017-11-21 2021-06-29 上海磁宇信息科技有限公司 一种使用杂交mos管的mram芯片
CN109935273B (zh) * 2017-12-19 2020-11-10 上海磁宇信息科技有限公司 一种对mtj电阻进行筛选的电路
US10878897B2 (en) * 2018-01-04 2020-12-29 Silicon Storage Technology, Inc. System and method for storing and retrieving multibit data in non-volatile memory using current multipliers
CN110675906B (zh) * 2018-07-03 2021-10-08 华邦电子股份有限公司 电阻式随机存取存储单元的检测方法
US10839879B2 (en) * 2018-09-27 2020-11-17 Taiwan Semiconductor Manufacturing Co., Ltd. Read techniques for a magnetic tunnel junction (MTJ) memory device with a current mirror
US11165012B2 (en) * 2018-10-29 2021-11-02 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetic device and magnetic random access memory
CN110634516B (zh) * 2018-11-16 2021-10-01 中山大学 可编程多功能自旋逻辑加法器/减法器
CN109872741B (zh) * 2019-01-25 2021-05-25 中山大学 一种基于磁隧道结的多电压控制的非易失性布尔逻辑架构
US20200378513A1 (en) * 2019-05-31 2020-12-03 Robert Kowalski Heated Faucet Cover
CN110390074B (zh) * 2019-07-01 2021-04-20 浙江大学 一种阻式存储器的计算系统
CN110619906B (zh) * 2019-08-19 2021-06-25 中国科学院上海微系统与信息技术研究所 多级相变存储器的读出电路及读出方法
US11074970B2 (en) * 2019-10-30 2021-07-27 Micron Technology, Inc. Mux decoder with polarity transition capability
US11910723B2 (en) * 2019-10-31 2024-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device with electrically parallel source lines
CN111508549B (zh) * 2020-04-21 2022-06-24 浙江驰拓科技有限公司 一种sot-mram的测试结构及其测试方法
CN112863580A (zh) * 2021-01-22 2021-05-28 珠海创飞芯科技有限公司 一种存储器的编程方法及存储器

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6493258B1 (en) 2000-07-18 2002-12-10 Micron Technology, Inc. Magneto-resistive memory array
US6504750B1 (en) 2001-08-27 2003-01-07 Micron Technology, Inc. Resistive memory element sensing using averaging
US6724654B1 (en) 2000-08-14 2004-04-20 Micron Technology, Inc. Pulsed write techniques for magneto-resistive memories
US6888745B2 (en) 2002-12-05 2005-05-03 Sharp Kabushiki Kaisha Nonvolatile memory device

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5336986A (en) * 1992-02-07 1994-08-09 Crosspoint Solutions, Inc. Voltage regulator for field programmable gate arrays
US5448157A (en) * 1993-12-21 1995-09-05 Honeywell Inc. High precision bipolar current source
US5680038A (en) * 1996-06-20 1997-10-21 Lsi Logic Corporation High-swing cascode current mirror
US6128214A (en) * 1999-03-29 2000-10-03 Hewlett-Packard Molecular wire crossbar memory
US6870755B2 (en) * 2002-08-02 2005-03-22 Unity Semiconductor Corporation Re-writable memory with non-linear memory element
US7251178B2 (en) * 2004-09-07 2007-07-31 Infineon Technologies Ag Current sense amplifier
US6873543B2 (en) 2003-05-30 2005-03-29 Hewlett-Packard Development Company, L.P. Memory device
US7123530B2 (en) * 2003-10-09 2006-10-17 Micron Technology, Inc. AC sensing for a resistive memory
US7283384B1 (en) * 2004-03-24 2007-10-16 Silicon Magnetic Systems Magnetic memory array architecture
KR100735748B1 (ko) 2005-11-09 2007-07-06 삼성전자주식회사 가변성 저항체들을 데이터 저장요소들로 채택하는 메모리셀들을 갖는 반도체 소자들, 이를 채택하는 시스템들 및 그구동방법들
US20070132049A1 (en) * 2005-12-12 2007-06-14 Stipe Barry C Unipolar resistance random access memory (RRAM) device and vertically stacked architecture
US7292466B2 (en) * 2006-01-03 2007-11-06 Infineon Technologies Ag Integrated circuit having a resistive memory
US7336133B2 (en) * 2006-03-31 2008-02-26 Intel Corporation Buffered cascode current mirror
US7345912B2 (en) * 2006-06-01 2008-03-18 Grandis, Inc. Method and system for providing a magnetic memory structure utilizing spin transfer
KR100868101B1 (ko) * 2007-01-08 2008-11-11 삼성전자주식회사 반도체 메모리 장치
US7433226B2 (en) * 2007-01-09 2008-10-07 Macronix International Co., Ltd. Method, apparatus and computer program product for read before programming process on multiple programmable resistive memory cell
US7852662B2 (en) * 2007-04-24 2010-12-14 Magic Technologies, Inc. Spin-torque MRAM: spin-RAM, array
US7706201B2 (en) * 2007-07-16 2010-04-27 Qimonda Ag Integrated circuit with Resistivity changing memory cells and methods of operating the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6493258B1 (en) 2000-07-18 2002-12-10 Micron Technology, Inc. Magneto-resistive memory array
US6724654B1 (en) 2000-08-14 2004-04-20 Micron Technology, Inc. Pulsed write techniques for magneto-resistive memories
US6504750B1 (en) 2001-08-27 2003-01-07 Micron Technology, Inc. Resistive memory element sensing using averaging
US6888745B2 (en) 2002-12-05 2005-05-03 Sharp Kabushiki Kaisha Nonvolatile memory device

Also Published As

Publication number Publication date
KR20110090980A (ko) 2011-08-10
US8036019B2 (en) 2011-10-11
US20110058406A1 (en) 2011-03-10
US20120014166A1 (en) 2012-01-19
CN103915109B (zh) 2017-09-22
US8559239B2 (en) 2013-10-15
US8351245B2 (en) 2013-01-08
WO2010062309A1 (en) 2010-06-03
CN103915109A (zh) 2014-07-09
CN102203868B (zh) 2014-06-04
CN102203868A (zh) 2011-09-28
US7835173B2 (en) 2010-11-16
US20130010527A1 (en) 2013-01-10
US20100110757A1 (en) 2010-05-06

Similar Documents

Publication Publication Date Title
KR101266600B1 (ko) 저항성 메모리
USRE46920E1 (en) Semiconductor memory device with variable resistance element
US8174875B2 (en) Memory devices including multi-bit memory cells having magnetic and resistive memory elements and related methods
US6967884B2 (en) RRAM circuit with temperature compensation
Chevallier et al. A 0.13 µm 64Mb multi-layered conductive metal-oxide memory
US8040718B2 (en) Semiconductor memory device
US7499303B2 (en) Binary and ternary non-volatile CAM
US8014219B2 (en) Semiconductor memory device
CN100541650C (zh) 非易失性存储阵列和地址转换方法
US8358527B2 (en) Multi-level nonvolatile memory devices using variable resistive elements
KR101402205B1 (ko) 비휘발성 메모리의 계층적 교차 어레이
US20160078915A1 (en) Resistance change memory
US8638597B2 (en) Bit line charge accumulation sensing for resistive changing memory
TWI793846B (zh) 儲存裝置
TW202240578A (zh) 用於ｓｔｔ－ｍｒａｍ之中點感測參考產生
Li et al. Emerging non-volatile memory technologies: From materials, to device, circuit, and architecture
KR101077426B1 (ko) 반도체 메모리 장치
Khan et al. Multi-bit read and write methodologies for diode-MTJ crossbar array
Khan et al. Multi-bit read and write methodologies for diode-STTRAM crossbar array

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160418

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20170421

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20180502

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20190515

Year of fee payment: 7