KR101259697B1 - 메모리 디바이스의 셀프-리프레시 상태로부터의 고속 탈출 - Google Patents

메모리 디바이스의 셀프-리프레시 상태로부터의 고속 탈출 Download PDF

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Abstract

시스템은 메모리 디바이스가 셀프-리프레시로부터 탈출하는 때를 지시하는 신호를 제공한다. 따라서, 메모리 디바이스가 셀프-리프레시에서 탈출하는 때와 실질적으로 동일한 시간에(전에 또는 후에), 메모리 디바이스의 통상의 동작 또는 표준 리프레시 동작 및 통상의 메모리 액세스를 지시하는 지시자 신호가 트리거될 수 있다. 메모리 컨트롤러는 그 지시자 신호에 액세스하여 메모리 디바이스가 셀프-리프레시에 있는지를 결정할 수 있다. 따라서, 메모리 컨트롤러는 전형적으로 셀프-리프레시 상태를 검출하는 것과 관련된 지연 시간을 감소시키면서 메모리 디바이스에 명령을 송신하는 타이밍을 더 신중히 관리할 수 있다.

Description

메모리 디바이스의 셀프-리프레시 상태로부터의 고속 탈출{FAST EXIT FROM SELF-REFRESH STATE OF A MEMORY DEVICE}
본 발명의 실시예들은 일반적으로 메모리 디바이스들에 관한 것으로, 더 상세하게는 셀프-리프레시 상태로부터의 메모리 디바이스의 탈출을 지시하는 것에 관한 것이다.
<저작권 공지/허가>
이 특허 문서의 개시내용의 부분들은 저작권 보호를 받는 자료를 포함할 수 있다. 저작권 소유자는 누구든지 특허상표청 특허 파일 또는 기록에 나타나 있는 특허 문서 또는 특허 개시내용에 대한 누군가에 의한 복제에 대하여 이의가 없지만, 그렇지 않은 경우에는 모든 저작권 권리를 보유한다. 저작권 공지는 이하에 설명된, 그리고 첨부 도면들에서 기술된 모든 데이터에 적용될 뿐만 아니라, 이하에 설명된 임의의 소프트웨어에도 적용된다: 저작권ⓒ 2010, 인텔사, 모든 권리가 보유됨.
메모리 디바이스들은 컴퓨팅 장치들에서 보편적으로 사용된다. DRAM(dynamic random access memory)은 일반적으로 컴퓨팅 장치들에서 작업 메모리(working memory)로서 사용된다. 작업 메모리는 종종 휘발성이고(그것은 시스템으로의 전력이 중단되면 상태를 잃는다), 시스템 프로세서(들)에 의해 액세스되고 실행될 데이터 및 프로그램들(코드)을 위한 일시적인 저장소를 제공한다.
DRAM의 다수의 유형들 및 변형들이 존재한다(일례는 SDRAM(synchronous DRAM)이다). 동적인, DRAM은 그 메모리 디바이스에 저장된 데이터 비트들의 연속적인 또는 정기적인 리프레싱을 필요로 한다. 리프레싱은 일반적으로 메모리 컨트롤러에 의해 제어되고, 메모리 컨트롤러는 메모리 디바이스 내의 데이터 비트들에 주기적으로 액세스한다. DRAM은 전형적으로, 메모리 디바이스에 의한 전력 소비를 감소시키는, 셀프-리프레시 모드를 갖는다. 셀프-리프레시에서는, 전통적으로 셀프-리프레시를 트리거하기 위해 메모리 컨트롤러에 의해 사용되는 단일 방향 신호인, CKE(clock enable)를 제외하고 입력 채널들뿐만 아니라, 메모리 디바이스 내에서 전형적으로 모든 내부 클록들이 턴 오프된다.
비록 메모리 컨트롤러가 CKE를 사용하여 셀프-리프레시를 트리거하지만, 셀프-리프레시는 전형적으로 메모리 디바이스의 내부적으로 제어되고, 이는 메모리 컨트롤러는 셀프-리프레시가 실제로 시작하고 종료하는 때를 볼 수 없다는 것을 의미한다. 그 결과, 만약 메모리 컨트롤러가 메모리 디바이스에 액세스하고 어떤 응답도 얻지 않으면, 메모리 컨트롤러는 전통적으로 메모리 디바이스가 셀프-리프레시 상태에 있다고 추정하고 명령을 보내기 전에 리프레시 사이클 시간(tRFC)에 추가적인 가드 밴드(guard band) 시간(예를 들면, 10 ns)을 더하여 대기해야 한다. 4 Gbit 장치에 대하여, tRFC는 300 ns의 범위에 있는 것으로 기대되지만, tRFC는 장치 밀도의 배가(doubling)에 대하여 대략 2배가 된다. 따라서, 메모리 컨트롤러가 명령을 보내기 위한 지연은 계속해서 증가하고, 덜 바람직한 성능을 초래할 수 있다.
도 1은 셀프-리프레시 모드를 갖는 종래 기술의 시스템의 실시예의 타이밍 다이어그램이다. 다이어그램(100)은 공지된 시스템들에 존재하는 다양한 신호들을 나타낸다. 다이어그램(100)은 메모리 디바이스 내의, 구체적으로 셀프-리프레시 모드를 갖는 메모리 디바이스 내의 신호들을 나타낸다. 클록 신호(CK)는 클록의 상승 에지에서 예시된 다양한 타이밍 포인트들(T0, T1, T2, ...)과 함께 예시되어 있다. 클록 인에이블(CKE)은 메모리 디바이스에게 셀프-리프레시에 진입하도록 지시하기 위해 메모리 컨트롤러에 의해 트리거된 단일 방향 신호이다. 셀프-리프레시의 진입(entering) 및 탈출(exiting)은 메모리 디바이스 자체에 의해 제어되며; 따라서, 메모리 디바이스가 셀프-리프레시에 언제 진입하고 얼마 동안 셀프-리프레시에 머무르는지의 실제 타이밍은 메모리 컨트롤러에게 보이지 않는다.
도시된 바와 같이, 명령 신호(CMD)는 T0에서 nop(무연산)를 예시하고, 셀프-리프레시 인에이블(SRE) 명령이 대략 T1에서 발행된다고 추정한다. 다른 nop가 발행되고, 메모리 디바이스는 셀프-리프레시 인에이블 클록 카운트(tCKSRE) 내에 셀프-리프레시에 진입한다. 메모리 디바이스는 메모리 디바이스 내의 데이터의 손실 위험을 일으킬 지연 이전에 셀프-리프레시에서 자신을 탈출시킨다. 셀프-리프레시 탈출(SRX) 명령이 생성되는 시간의 양은 셀프-리프레시 탈출 클록 카운트(tCKSRX) 내에 있다. SRX의 타이밍은 메모리 컨트롤러가 CKE를 스위칭하는 것에 의해 클록을 다시 인에이블하는 것과 밀접하게 일치할 수 있다.
SRX(Tc1) 이후의 최초 명령은 nop(Td0)이다. (Te0에 도시된) 시간 tXS의 기간 후에, 명령이 로킹된(locked) DLL을 요구하지 않는다면, 유효(valid) 명령이 발행될 수 있다. tXS의 값은 (tRFC + 가드 밴드)이다. 셀프-리프레시 탈출 후에 발행될 수 있는 최초 유효 명령은 (Tf0에 도시된) 시간 tXSDLL의 기간 후에 있다. 시간 단절들(time breaks)로부터, 또한 일반적으로 다이어그램(100)은 반드시 일정한 비례로 도시된 것은 아니라는 것이 이해될 것이다.
다음의 설명은 본 발명의 실시예들의 구현들의 예로서 주어진 예시들을 갖는 도면들에 대한 논의를 포함한다. 도면들은 제한으로서가 아니라, 예로서 주어진 것임을 이해해야 한다. 여기서 사용될 때, 하나 이상의 "실시예들"의 언급들은 본 발명의 적어도 하나의 구현에 포함된 특정한 특징, 구조, 또는 특성을 기술하는 것으로 이해되어야 한다. 따라서, 여기에 나오는 "일 실시예에서" 또는 "대안의 실시예에서"와 같은 표현들은 본 발명의 다양한 실시예들 및 구현들을 기술하며, 반드시 모두가 동일한 실시예를 언급하는 것은 아니다. 그러나, 그것들은 반드시 상호 배타적인 것도 아니다.
도 1은 셀프-리프레시 모드를 갖는 종래 기술의 시스템의 실시예의 타이밍 다이어그램이다.
도 2는 셀프-리프레시 상태 지시자를 포함하는, 셀프-리프레시 모드를 갖는 시스템의 실시예의 타이밍 다이어그램이다.
도 3은 셀프-리프레시 상태 지시자를 갖는 메모리 디바이스를 갖는 시스템의 실시예의 블록도이다.
도 4는 셀프-리프레시 모드 상태 변화에 응답하여 셀프-리프레시 상태 지시자를 트리거하기 위한 프로세스의 실시예의 흐름도이다.
도 5는 셀프-리프레시 상태 지시자에 기초하여 메모리 디바이스에 액세스할지를 결정하기 위한 프로세스의 실시예의 흐름도이다.
이하에 설명된 실시예들의 일부 또는 전부를 도시할 수 있는, 도면들의 설명을 포함할 뿐만 아니라, 여기에 제시된 발명의 개념들의 다른 잠재적인 실시예들 또는 구현들을 논의하는, 특정한 상세 및 구현들에 대한 설명이 뒤따른다. 본 발명의 실시예들에 대한 개요가 아래에 제공되고, 그 다음으로 도면들을 참조하여 보다 상세한 설명이 뒤따른다.
여기에 설명된 바와 같이, 시스템은 셀프-리프레시 상태 변화들을 지시하는 셀프-리프레시 지시자 신호를 제공한다. 또한, 그 신호의 사용에 의해, 메모리 디바이스에 대한 셀프-리프레시로부터의 탈출 시간이 개선될 수 있다. 셀프-리프레시 지시자 신호는 메모리 디바이스 자체에 의해 생성된 신호이고, 셀프-리프레시 상태 변화에 대응하는 지시들을 제공한다. 따라서, 셀프-리프레시 상태 변화들을 제어하는 메모리 디바이스는 메모리 컨트롤러에 의해 검출될 수 있는 셀프-리프레시 상태 지시자를 생성한다. 메모리 디바이스의 셀프-리프레시 또는 저전력 동작은 메모리 디바이스의 동작을 일시적으로 중지하기 위해 메모리 디바이스 내의 클록 신호를 디스에이블(disable)한다. 메모리 디바이스의 메모리 액세스 동작들은 셀프-리프레시 모드에서 일시적으로 중지되고, 메모리 디바이스가 셀프-리프레시에서 탈출하여 (메모리 디바이스의 통상의 또는 표준 동작인) 표준 리프레시 모드로 될 때 다시 시작된다.
일 실시예에서, 셀프-리프레시 상태 변화 지시자 신호는 메모리 디바이스가 셀프-리프레시에서 탈출하거나 셀프-리프레시에 진입하는 것에 응답하여 트리거될 수 있고, 또는 그 지시자 신호는 메모리 디바이스가 셀프-리프레시에 진입하거나 셀프-리프레시에서 탈출하기 전에 또는 실질적으로 그와 동시에 트리거될 수 있다. 실제적으로, 메모리 컨트롤러는 메모리 컨트롤러가 메모리 디바이스에서 셀프-리프레시를 트리거하기 때문에 메모리 디바이스가 셀프-리프레시에 진입하는 때를 알고; 따라서, 셀프-리프레시에 진입하는 것의 지시보다 셀프-리프레시 탈출의 지시가 일반적으로 더 가치 있는 정보인 것으로 기대된다. 본 명세서에서 사용된 바와 같이, 신호를 트리거하는 것, 스위칭하는 것, 설정하는 것, 생성하는 것, 또는 메모리 디바이스에 의한 셀프-리프레시 신호의 생성을 지시하는 다른 표현들은 하나가 실질적으로 다른 하나에 응답하여 일어나면 셀프-리프레시의 탈출에 "응답하는" 것이다. 메모리 컨트롤러는 지시자 신호에 액세스하거나 지시자 신호를 수신하여 메모리 디바이스가 셀프-리프레시에 있는지를 결정할 수 있다. 따라서, 메모리 디바이스가 어떤 상태에 있는지를 모르는 메모리 컨트롤러와 관련된 지연은 상당히 감소될 수 있다.
만약 메모리 컨트롤러가 메모리 디바이스가 셀프-리프레시에 있지 않다고 결정하면, 메모리 컨트롤러는 메모리 디바이스에 대한 명령들 사이에 단지 가드 밴드 또는 다른 최소 요구 시간과 동등한 대기 시간을 선택한다. 만약 메모리 컨트롤러가 메모리 디바이스가 셀프-리프레시에 있다고 결정하면, 메모리 컨트롤러는 여러 가지 상이한 구성들에 따라서 대기 시간을 선택하고, 그 후 다시 셀프-리프레시 상태를 체크한다. 예를 들면, 메모리 컨트롤러는, 전통적으로 행해진 것과 유사하게, 전체 리프레시 사이클 시간(tRFC)을 대기할 수 있다. 다른 예로서, 메모리 컨트롤러는, tRFC보다 작은 기간으로, 주기적으로 계속해서 셀프-리프레시 신호를 폴링(poll)할 수 있다(tPollCycle < tRFC). 소정의 시간 기간 후에, 또는 실질적으로 연속적으로, 메모리 컨트롤러는 셀프-리프레시 신호를 체크하거나 모니터하여 메모리 디바이스에의 액세스를 시도할 때(즉, 메모리 디바이스가 셀프-리프레시에서 탈출하는 때)를 결정할 수 있다. 일단 메모리 컨트롤러가 메모리 디바이스가 셀프-리프레시에서 탈출했다고 결정하면, 그것은 가드 밴드 시간을 대기하고 명령을 발행할 수 있다. 따라서, 여기에 설명된 바와 같이, "고속(fast)" 셀프-리프레시 탈출이 제공된다.
도 2는 셀프-리프레시 상태 지시자를 포함하는, 셀프-리프레시 모드를 갖는 시스템의 실시예의 타이밍 다이어그램이다. 다이어그램(200)은 셀프-리프레시 모드를 갖는 메모리 디바이스 내의 다양한 신호들에 대한 타이밍을 예시한다. 일 실시예에서, 메모리 디바이스는, DDR3 또는 DDR4와 같은 DDR(dual data rate) 표준들과 호환되는 DRAM이다. 도 2에서 설명된 바와 같이, 셀프-리프레시 또는 DRAM 저전력 상태로부터의 탈출 시간은 관련된 메모리 컨트롤러에게 셀프-리프레시 상태를 지시하는 경고 신호에 의해 개선된다. 메모리 디바이스에 관하여 관련된 메모리 컨트롤러 또는 대응하는 메모리 컨트롤러는 메모리 디바이스에의 액세스를 제어하는 메모리 컨트롤러이다.
전술한 바와 같이, 셀프-리프레시는 메모리 디바이스 자체에 의해 내부적으로 관리되고, 이는 메모리 컨트롤러가 셀프-리프레시에서 탈출한 때를 보지 못하게 한다. 전통적으로 만약 메모리 컨트롤러가 관련된 메모리 디바이스가 셀프-리프레시에 있다고 결정하면, 메모리 컨트롤러는 메모리 디바이스에 명령을 발행하기 전에 tRFC + 가드 밴드(예를 들면, 10ns)를 대기해야 하는 것에 반하여, 일 실시예에서, 메모리 컨트롤러는 셀프-리프레시가 확인되면 이 최대 시간 동안만 대기한다. 다른 실시예들에서, 메모리 컨트롤러는 메모리 컨트롤러가 최대 시간을 대기해야 할 횟수조차 감소시키는 다른 로직을 가질 수 있다. tRFC 및 가드 밴드 시간은, 아키텍처 및 제조에 기초하여, 특정한 메모리 디바이스들에 특정한 장치 특성들이라는 것을 이해할 것이다.
일 실시예에서, 셀프-리프레시로부의 탈출 시간은, 메모리 디바이스에 의해 생성된 반전된 신호를 나타내는, ALERT#의 사용에 의해 개선된다. 예시된 일 실시예에서, ALERT#는 셀프-리프레시에서 탈출하는 것에 응답하여 전이(transition)하도록 트리거된다. 셀프-리프레시 탈출 명령(SRX)의 생성과 ALERT#의 에지 전이 사이에 어떤 시간 t1이 발생한다. 시간 t1은 메모리 디바이스에 대한 최대 타이밍 사양이다. 그 신호는 어떤 시간 기간 t2 동안 로우로 유지되고, tXS_fast는 (t1 + t2)이다. 일 실시예에서, ALERT#는 셀프-리프레시 진입 및 셀프-리프레시 탈출 시에 유사하게 전이할 수 있고, 또는 진입 및 탈출 시에 반전 로직을 가질 수 있다. 따라서, 셀프-리프레시 탈출까지 하이에 머무르는 것으로 다이어그램(200)에서 도시된 바와 같이, ALERT#는 셀프-리프레시 진입 및 셀프-리프레시 탈출 시에 트리거될 수 있다. 대안적으로, 일 실시예에서, ALERT#는 셀프-리프레시에서 탈출할 때마다 단순히 하이와 로우 사이에 전이할 수 있다. 따라서, 메모리 컨트롤러는 이전에 저장된 셀프-리프레시 신호의 논리 상태와 현재의 신호 상태를 비교할 수 있다. 그러한 구현은 메모리 컨트롤러 내의 추가적인 로직을 필요로 할 것임을 이해할 것이다.
일 실시예에서, tXS_fast의 시간은 유효 명령이 발행될 때까지의 시간이고, 이 시간은 (다이어그램(100)에 도시된 것과 같은) 전통적인 시스템의 tXS보다 크지 않은 시간이다. 대부분의 경우에, tXS_fast는 tXS보다 작을 것이다. DDR4와 호환되는 것과 같은, 보다 최신의 메모리 디바이스들은 DLL이 백그라운드에서 로킹하고 있는 동안에 메모리 디바이스에 대한 비동기식 동작을 허용하는 DLL 바이패스의 정의된 모드들을 가질 수 있다. 그러한 DLL 바이패스는 tXSDLL 지연 전에 (판독을 포함하는) 메모리 디바이스에 대한 동작을 허용한다.
다이어그램(200)에 도시된 바와 같이, tXS_fast는 tXS 전에 최초 유효 명령이 발행될 수 있게 하는 감소된 셀프-리프레시 탈출 시간이다. 만약 메모리 디바이스 코어에서 진행중인 리프레시가 있다면, 메모리 디바이스는 t1의 지연 후에 ALERT# 신호를 어서트(assert)한다. 리프레시의 완료 시에, 메모리 디바이스는 ALERT# 신호를 디어서트(de-assert)한다. tXS_fast의 최소값은 t1이고 최대값은 항상 tXS보다 작다.
일 실시예에서, 고속 탈출 모드는 메모리 디바이스에서 인에이블되거나 디스에이블된다. 예를 들면, 고속 탈출 모드를 인에이블하도록 구성 비트가 정의될 수 있다. 만약 그 비트가 디스에이블되면, 메모리 컨트롤러는 (다이어그램(100)에 따른 DDR3 타이밍과 같은) 전통적인 시스템들에서와 같이 tXS 타이밍을 이용할 수 있다. 고속 탈출이 디스에이블되면, 메모리 디바이스는 ALERT#(또는 동등한) 신호를 이용하여 셀프-리프레시 상태를 지시하지 않는다. 구성 비트가 인에이블되면, 메모리 디바이스는 셀프-리프레시 명령이 수신된 후에 셀프-리프레시가 진행중이면 메모리 컨트롤러에 신호를 제공할 수 있다.
도 2를 특별히 참조하여 특정한 상세들이 설명되었으나, 그 상세들은 비제한적인 예들을 제공할 수 있다는 것을 이해할 것이다. 일반적으로, 셀프-리프레시 모드를 갖는 메모리 디바이스(예를 들면, 각종의 DRAM 장치들 중 임의의 것)는 셀프-리프레시 탈출, 셀프-리프레시 진입, 또는 양쪽 모두를 지시하기 위해 셀프-리프레시 지시자 신호를 어서트한다.
전술한 바와 같이, 메모리 컨트롤러는 셀프-리프레시 지시자가 메모리 디바이스가 셀프-리프레시에 있는 것을 지시하는지를 결정하기 위해 체크한다. 그 결정은 메모리 컨트롤러에 의한 메모리 디바이스에의 액세스 이전에 수행될 수 있다. 메모리 컨트롤러가 먼저 액세스를 시도하고 그 후 액세스가 성공하지 않으면 셀프-리프레시 신호를 체크하는 것, 메모리 디바이스에 액세스하는 임의의 시도 이전에 셀프-리프레시 신호를 체크하는 것, 메모리 디바이스에 액세스하는 한 번의 시도 이전에 셀프-리프레시 신호를 체크하지만 메모리 디바이스가 셀프-리프레시에 있는 것으로 확인되면 다시 체크하지 않는 것, 또는 다른 조합들과 같은 다양한 구성들이 이용될 수 있지만, 이에 제한되는 것은 아니다.
통상의 동작 중에, 메모리 컨트롤러는 메모리 디바이스에의 액세스를 시도하지만, 기대된 응답을 수신하지 않을 수 있다. 그러한 경우에, 메모리 컨트롤러들은 메모리 디바이스가 셀프-리프레시에 있다고 추정하고, 완전한 기대된 리프레시 사이클 에 탈출 시간을 더하여 지연하도록 프로그램되거나 구성된다. 일부 결정들은 실제로는 "거짓 양성(false positives)"이고, 이 경우 메모리 디바이스는 실제로 셀프-리프레시에 있지 않다. 그러나, 메모리 컨트롤러는 전통적으로 실패한 액세스가 거짓 양성인지, 또는 메모리 디바이스의 실제 셀프-리프레시 조건인지를 아는 방법이 없다. 여기에 논의된 셀프-리프레시 지시자에 의하면, 메모리 컨트롤러는 메모리 디바이스에 의해 생성된 실제 신호에 의해 메모리 디바이스가 셀프-리프레시에 있는지 여부를 결정할 수 있고, 이는 그러한 거짓 양성들을 감소시키도록 동작할 것이다.
일 실시예에서, 메모리 컨트롤러는 셀프-리프레시 신호의 변화하는 에지에서 인터럽트 트리거(interrupt trigger)를 대기한다. 셀프-리프레시 신호는, 셀프-리프레시를 지시하는 논리 하이, 및 메모리 디바이스의 표준 리프레시 모드를 지시하는 논리 로우를 갖는, 단순한 이진 신호일 수 있다. "논리" 하이 및 "논리" 로우는 신호 상의 전압 하이 및 로우에 대응하거나 또는 대응하지 않고, 반전될 수 있다는 것을 이해할 것이다. 메모리 디바이스가 각 상태 변화에서 임펄스 신호를 트리거하는 것, 또는 신호를 소정의 시간 기간 동안 전압 값으로 변경하기 전에 특정한 에지(예를 들면, 상승하는 또는 하강하는)를 트리거하는 것과 같은 보다 복잡한 통신이 이용될 수도 있다.
상이한 대기 시간들 및 상이한 통신 패턴들은 메모리 컨트롤러 및/또는 메모리 디바이스를 상이한 로직으로 프로그램하거나 구성하는 것을 필요로 할 것이고, 그 중 일부는 다른 로직보다 더 복잡할 수 있다는 것을 이해할 것이다. 따라서, 숙련된 독자는 메모리 컨트롤러가 메모리 디바이스에 명령을 송신할지 여부를 결정할 수 있게 하기 위해 메모리 컨트롤러에 셀프-리프레시 상태 변화를 지시하는 타이밍과 로직의 복잡성 사이의 가능한 트레이드-오프를 이해할 것이다.
일 실시예에서, 메모리 디바이스는 셀프-리프레시에 진입할 때 셀프-리프레시 타이머를 개시할 수 있다. 그러한 타이머는 셀프-리프레시의 길이를 지시하도록 동작할 수 있다. 따라서, 메모리 디바이스는 타이머에 응답하여 셀프-리프레시에서 탈출할 수 있다. 일 실시예에서, CKE는 양방향 채널이고, 이 경우 메모리 컨트롤러는 일반적으로 그 신호를 제어하고, 메모리 디바이스는 셀프-리프레시 상태 전이를 지시하도록 그 신호를 구동한다. 그러한 구현에서, 셀프-리프레시 타이머는 메모리 디바이스가 CKE를 구동해야 하는 때를 지시하기 위해 사용될 수 있다.
전술한 바와 같이, 셀프-리프레시 상태 지시자는 메모리 디바이스 자체에 의해 구동된다. 셀프-리프레시 상태 지시자를 트리거하는 것은 메모리 디바이스의 핀을 설정하는 것, 또는 메모리 컨트롤러에 셀프-리프레시 상태 메시지를 송신하는 것에 의해 수행될 수 있다. 메시지는 DDR3 또는 이전의 표준들에는 존재하지 않는 채널을 통하여 송신될 수 있다. 유사하게, ALERT 신호가 트리거되는 핀은 이전의 표준들과 다를 수 있다. 대안적으로, 전술한 바와 같이, 메모리 디바이스 상의 CKE 또는 다른 신호 핀은 단일 방향 대신에 양방향이도록 만들어지고, 메모리 디바이스가 셀프-리프레시 상태를 지시하기 위한 메커니즘을 제공할 수 있다.
아래에 더 상세히 설명되는 바와 같이, 일 실시예에서, 메모리 디바이스는, 각각이 개별적으로 셀프-리프레시를 수행할 수 있는, 다양한 메모리 리소스들로 구성되고, 각각의 개별 리소스에 대한 상태를 지시할 수 있다. 그러한 구현들은 원하는 성능을 제공하기 위해, 또는 특정한 메모리 리소스들에의 액세스가 일시적으로 스위치 오프되어, 성능과 전력 절약을 트레이딩하는 전력 절약 방안의 일부로서 시스템 리소스들이 요구되는 것보다 더 클 때 바람직할 수 있다. 따라서, 여기서 메모리 디바이스가 셀프-리프레시에 관련된 임의의 동작을 수행하는 것에 대한 언급은 개별 메모리 리소스들이 그 동작을 수행하게 하는 것으로서 이해될 수도 있다. 그러한 구현은 메모리 컨트롤러 내의 추가적인 로직, 및/또는 상이한 리소스들에 대한 개별 메모리 컨트롤러들을 필요로 할 것이다.
도 3은 셀프-리프레시 상태 지시자를 갖는 메모리 디바이스를 갖는 시스템의 실시예의 블록도이다. 시스템(300)은 셀프-리프레시 모드를 갖는 메모리 디바이스를 포함할 수 있는 다수의 컴퓨팅 장치들 중 임의의 것을 나타낸다. 그러한 컴퓨팅 장치들은 서버, 데스크톱, 랩톱, 모바일 장치, 스마트폰, 게임 장치 등을 포함할 수 있다. 시스템(300)은 메모리(310)를 포함하고, 메모리(310)는 여기에 설명된 임의의 실시예에 따른 메모리 디바이스이고 하나 이상의 메모리 리소스들(312-314)을 포함한다.
메모리 리소스들(312-314)은 메모리(310)를 위해 데이터가 저장되는 리소스들을 나타낸다. 일 실시예에서, 메모리 리소스들은 개별 메모리 채널들, 메모리 뱅크들, 메모리 그룹들, 또는 기타 유사한 분리이다. 메모리 채널들의 로직을 넘어 임의의 분리를 구현하기 위해 요구되는 로직은 많은 실제 구현들에서의 개별 채널들보다 더 큰 임의의 분리를 방지할 수 있다. 메모리(310)는, 셀프-리프레시를 구현하기 위한 메모리(310) 내의 하드웨어 및/또는 소프트웨어 로직을 나타내는, 셀프-리프레시 컨트롤(SR CTRL)(320)을 더 포함한다. 전술한 바와 같이, 셀프-리프레시는 메모리 디바이스 자체 내에서 관리되고, 메모리 디바이스는 상태 변화들을 구현하고 셀프-리프레시 상태 지시자를 트리거하는 SR 컨트롤(320)을 포함한다.
일 실시예에서, 메모리(310)는, 셀프-리프레시 상태 변화를 지시하도록 SR 컨트롤(320)에 의해 제어되는, 핀(322)을 포함한다. 시스템(300)에서 구체적으로 도시되어 있지는 않지만, 메모리 컨트롤러(330)는 핀(322)에 연결되어 메모리(310)가 셀프-리프레시에 있는지를 핀을 통해 결정한다는 것을 이해할 것이다.
메모리 컨트롤러(330)는 본 기술 분야에서 이해되는 바와 같이 메모리(310)에의 액세스를 제어하는 표준 로직(하드웨어 및/또는 소프트웨어)을 포함한다. 또한, 메모리 컨트롤러(330)는 메모리(310)에 의해 생성된 셀프-리프레시 지시자를 판독하고 그것에 반응하는 로직을 포함한다. 메모리 컨트롤러(330)는 메모리(310)의 액세스를 제어하기 때문에 메모리(310)와 관련된다. 메모리 컨트롤러(330)는 채널(352)을 통해 메모리(310)에 연결된 것으로 도시되어 있고, 채널은 단일 라인 채널, 또는 다중 라인 채널(예를 들면, 버스), 또는 조합일 수 있다. 일 실시예에서, 핀(322)은 채널(352)의 연결 내에 포함되는 것으로 생각될 수 있다. 채널(352)은 메모리 컨트롤러(330)가 메모리(310)에 액세스하는 것을 가능하게 할 뿐만 아니라, 메모리(310)에 CKE를 제공한다.
프로세서(340)는 시스템(300)의 처리 리소스들을 나타낸다. 단수로 도시되어 있지만, 프로세서(340)는 멀티-코어 장치들과 같은 또는 멀티-코어 장치들을 포함하는, 하나 이상의 프로세서 장치들을 포함할 수 있다는 것을 이해할 것이다. 프로세서(340)는 판독 및 기입 동작을 수행하기 위해 버스(354)를 통하여 메모리(310)에 액세스한다. 일 실시예에서, 버스(354)는 메모리 컨트롤러(330)를 통하여 물리적으로 라우팅될 수 있지만, 프로세서(340)로부터 메모리(310)로의 액세스는 (셀프-리프레시 지시자 체크와 같은) 메모리 컨트롤러(330)에 존재하는 특정한 기능들을 포함하지 않을 수 있다는 사실을 나타내기 위해 논리적으로 분리된 것으로 도시되어 있다.
도 4는 셀프-리프레시 모드 상태 변화에 응답하여 셀프-리프레시 상태 지시자를 트리거하기 위한 프로세스의 실시예의 흐름도이다. 여기에 예시된 흐름도들은, 하드웨어, 소프트웨어, 또는 조합을 포함할 수 있는 처리 로직에 의해 수행될 수 있는, 다양한 프로세스 동작들의 시퀀스들의 예를 제공한다. 특정한 시퀀스 또는 순서로 도시되어 있지만, 다르게 특정되지 않는 한, 동작들의 순서는 변경될 수 있다. 따라서, 예시된 구현들은 단지 예로서 이해되어야 하고, 그 프로세스는 상이한 순서로 수행될 수 있고, 일부 동작들은 병행하여 수행될 수 있다. 또한, 본 발명의 다양한 실시예들에서 하나 이상의 동작들이 생략될 수 있고, 따라서, 모든 구현에서 모든 동작들이 다 요구되는 것은 아니다. 다른 프로세스 흐름들이 가능하다.
아래에서는 DRAM이 언급되고, 그것은 셀프-리프레시 모드를 갖는 여기에 설명된 임의의 실시예에 따른 메모리 디바이스로서 이해되어야 한다. DRAM과 관련된 메모리 컨트롤러는 DRAM에서 셀프-리프레시 모드를 개시하거나(402), 또는 셀프-리프레시의 진입을 개시한다. DRAM은 셀프-리프레시 "진입" 명령을 실행하여 DRAM 내의 하나 이상의 클록들을 턴 오프시키고 DRAM의 동작을 중지한다(404). 메모리 디바이스가 중지되는 동안에 DRAM에 저장된 데이터에의 액세스는 중지된다. 일 실시예에서, DRAM은 셀프-리프레시 상태 변화 또는 셀프-리프레시의 진입을 지시하도록 셀프-리프레시 상태 지시자를 트리거한다(406). 전술한 바와 같이, 셀프-리프레시 상태 변화를 지시하기 위해 DRAM에 의해 사용될 수 있는 많은 메커니즘들이 존재한다.
DRAM은 셀프-리프레시에 있는 동안에 명령들을 무시한다(408). DRAM은 셀프-리프레시의 끝에서 셀프-리프레시 "탈출" 명령을 실행한다(410). 일 실시예에서, DRAM은 하드웨어 특정된 시간량, 또는 DRAM의 하드웨어 명세에 부합하기 위해 필요한 시간량 동안 지연한다(412). 그 시간량은 DRAM이 특정한 조건에서 어떻게 거동하는지를 규정하는 타이밍 명세에 관련된 시간량이다. 일 실시예에서, DRAM은 지연 후에 셀프-리프레시 상태 변화(셀프-리프레시 탈출)를 지시하도록 셀프-리프레시 지시자를 트리거한다(414). 단축된 셀프-리프레시 탈출 시간 후에, DRAM은 유효 명령을 위해 이용 가능하다(416).
도 5는 셀프-리프레시 상태 지시자에 기초하여 메모리 디바이스에 액세스할지를 결정하기 위한 프로세스의 실시예의 흐름도이다. 메모리 컨트롤러는 DRAM에 액세스하려 하고, 초기에 컨트롤러가 그것에의 액세스를 시도할 때 DRAM의 상태는 알 수 없다(502). DRAM 상태는, 셀프-리프레시의 동작은 DRAM에 의해 지배되고, 컨트롤러에게 보이지 않는다는, 위에 논의된 이유 때문에 알 수 없다.
컨트롤러는 DRAM의 셀프-리프레시 상태 지시자를 체크하여 DRAM의 셀프-리프레시 상태를 결정한다(504). 일 실시예에서, DRAM 셀프-리프레시 지시자의 상태를 체크하는 것은 작동 중에(on-the-fly) 수행되지 않는다. 오히려, 예를 들면, 만약 셀프-리프레시 상태 지시자가 이전에 수신되면, 가장 최근의 알려진 상태를 지시하도록 컨트롤러에 의해 레지스터 또는 버퍼 또는 기타 임시 값이 유지될 수 있다. 상태가 버퍼링될 수 있다는 점에서, DRAM의 상태는 초기에는 상태 지시자가 체크되지 않았기 때문에 "알 수 없다". 따라서, 상태 지시자를 체크하는 것은 일 실시예에서 상태 지시자에 관하여 내부에 저장된 값을 체크하는 것을 나타낸다.
컨트롤러는 지시자를 체크하는 것을 통해 지시자가 DRAM이 셀프-리프레시에 있는 것을 지시하는지를 결정한다(506). 만약 DRAM이 셀프-리프레시에 있지 않다면(508), 컨트롤러는 가드 밴드 대기 기간 동안 지연하고(512), 그 후 명령을 발행한다(514). 만약 DRAM이 셀프-리프레시에 있다면(508), 컨트롤러는 그 특정한 DRAM에 대한 대기 기간을 결정하고, DRAM에 명령을 발행하는 것을 지연한다(510). 대기 시간은 특정한 메모리 디바이스에 대하여 달라질 수 있다. 대기 시간은 장치 밀도와 같은 장치 특성들에 의해 영향을 받는다. 대기 기간은 일반적으로 관련된 컨트롤러 내에 구성된다. 일 실시예에서, 대기 시간은 시스템에 대하여 선택된 구현에 의존한다. 예를 들면, 컨트롤러는 DRAM에 명령을 보내려는 시도 이전에 DRAM이 셀프-리프레시에서 탈출하는 것을 보증하기 위해 최대 시간 대기할 수 있고, 또는 컨트롤러는 메모리 디바이스가 이용 가능하게 되는 때를 결정하기 위해 주기적으로 메모리 디바이스를 폴링할 수 있다. 컨트롤러는 결정된 대기 기간 동안 지연하고 그 후 다시 셀프-리프레시 상태 지시자를 체크한다(504). 컨트롤러가 DRAM이 셀프-리프레시에 있지 않은 것을 결정한 후에, 그것은 가드 밴드 동안 지연하고 DRAM에 명령을 발행한다(512, 514).
다양한 동작들 또는 기능들이 여기에 설명된다는 점에서, 그것들은 소프트웨어 코드, 명령어, 구성, 및/또는 데이터로서 기술되거나 정의될 수 있다. 그 콘텐트는 직접 실행 가능한("객체" 또는 "실행 가능" 형태), 소스 코드, 또는 차이 코드(difference code)("델타(delta)" 또는 "패치(patch)" 코드)일 수 있다. 여기에 설명된 실시예들의 소프트웨어 콘텐트는 그 콘텐트가 저장된 제조물을 통해, 또는 통신 인터페이스를 동작시켜 그 통신 인터페이스를 통해 데이터를 송신하는 방법을 통해 제공될 수 있다. 기계 판독가능 저장 매체는 기계가 설명된 기능들 또는 동작들을 수행하게 할 수 있고, 기록가능한/기록가능하지 않은 매체(예를 들면, ROM(read only memory), RAM(random access memory), 자기 디스크 저장 매체, 광 저장 매체, 플래시 메모리 디바이스 등)와 같은, 기계(예를 들면, 컴퓨팅 장치, 전자 시스템 등)에 의해 액세스 가능한 형태로 정보를 저장하는 임의의 메커니즘을 포함한다. 통신 인터페이스는 메모리 버스 인터페이스, 프로세서 버스 인터페이스, 인터넷 연결, 디스크 컨트롤러 등과 같은, 다른 장치에 통신하기 위한, 배선에 의한, 무선, 광학 등의 매체 중 임의의 것에 인터페이스하는 임의의 메커니즘을 포함한다. 통신 인터페이스는 소프트웨어 콘텐트를 기술하는 데이터 신호를 제공하도록 통신 인터페이스를 준비시키기 위해 구성 파라미터들을 제공하고 및/또는 신호들을 송신하는 것에 의해 구성될 수 있다. 통신 인터페이스는 그 통신 인터페이스에 송신된 하나 이상의 명령들 또는 신호들을 통해 액세스될 수 있다.
여기에 설명된 다양한 구성 요소들은 설명된 동작들 또는 기능들을 수행하기 위한 수단일 수 있다. 여기에 설명된 각 구성 요소는 소프트웨어, 하드웨어, 또는 이들의 조합을 포함한다. 그 구성 요소들은 소프트웨어 모듈, 하드웨어 모듈, 특수 목적 하드웨어(예를 들면, 특수 용도의 하드웨어, ASIC(application specific integrated circuit), DSP(digital signal processor) 등), 내장된 컨트롤러, 배선에 의한 회로 등으로서 구현될 수 있다.
여기에 설명된 것 외에도, 본 발명의 범위에서 벗어나지 않고 본 발명의 개시된 실시예들 및 구현들에 다양한 변경들이 이루어질 수 있다. 그러므로, 여기에서의 예시들 및 예들은 제한적이 아닌 예시적인 의미에서 해석되어야 한다. 본 발명의 범위는 오로지 다음에 오는 청구항들의 참조에 의해 평가되어야 한다.

Claims (18)

  1. 메모리 디바이스의 셀프-리프레시(self-refresh) 상태로부터 표준 리프레시 상태로 변경하는 단계 - 상기 셀프-리프레시 상태는 연관된 메모리 컨트롤러에 의한 명령에 응답하여 상기 메모리 디바이스 내의 클록을 디스에이블(disable)하여 상기 메모리 디바이스의 액세스 동작들을 일시적으로 중지함 -; 및
    상기 셀프-리프레시 상태로부터 상기 표준 리프레시 상태로 변경하는 것에 응답하여, 상기 메모리 디바이스가 상기 셀프-리프레시 상태로부터 탈출하여 상기 연관된 메모리 컨트롤러가 상기 메모리 디바이스에 액세스 명령들을 송신하는 것을 다시 시작할 수 있도록 상기 메모리 컨트롤러에 지시하는 상기 메모리 디바이스의 셀프-리프레시 상태 지시자(indicator)를 트리거하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 셀프-리프레시 상태로부터 상기 표준 리프레시 상태로 변경하는 단계는 셀프-리프레시 타이머에 응답하여 상태들을 변경하는 단계를 포함하는 방법.
  3. 제1항에 있어서,
    상기 셀프-리프레시 상태 지시자를 트리거하는 단계는 상기 메모리 디바이스의 핀을 설정하는 단계를 포함하는 방법.
  4. 삭제
  5. 제1항에 있어서,
    상기 셀프-리프레시 상태 지시자를 트리거하는 단계는 클록 인에이블(CKE) 채널 상에 셀프-리프레시 상태 변화 지시자를 생성하는 단계를 포함하는 방법.
  6. 데이터를 저장하는 메모리 리소스들;
    클록 신호를 수신하는 입력 제어 라인; 및
    상기 메모리 리소스들에 연결된 메모리 리소스 제어 로직
    을 포함하고, 상기 메모리 리소스 제어 로직은,
    셀프-리프레시 상태로부터 표준 리프레시 상태로 변경하고 - 상기 셀프-리프레시 상태는 연관된 메모리 컨트롤러에 의한 명령에 응답하여 상기 메모리 리소스들 내의 클록을 디스에이블하여 상기 메모리 리소스들의 액세스 동작들을 일시적으로 중지함 -;
    상기 셀프-리프레시 상태로부터 상기 표준 리프레시 상태로 변경하는 것에 응답하여, 상기 메모리 리소스들이 상기 셀프-리프레시 상태로부터 탈출하여 상기 연관된 메모리 컨트롤러가 상기 메모리 리소스들에 액세스 명령들을 송신하는 것을 다시 시작할 수 있도록 상기 메모리 컨트롤러에 지시하는 셀프-리프레시 상태 지시자를 스위칭하는 장치.
  7. 제6항에 있어서,
    상기 메모리 리소스들은 메모리 디바이스 내의 메모리 뱅크의 메모리 리소스들을 포함하는 장치.
  8. 제6항에 있어서,
    상기 셀프-리프레시 상태 지시지를 스위칭하는 상기 제어 로직은 상기 장치의 핀을 상기 표준 리프레시 상태에 대응하는 논리 상태로 설정하는 것을 포함하는 장치.
  9. 삭제
  10. DRAM(dynamic random access memory)에 대한 셀프-리프레시 상태 지시자를 체크하는 단계;
    상기 셀프-리프레시 상태 지시자가 상기 DRAM이 셀프-리프레시에 있는 것을 지시하는지의 여부를 결정하는 것에 의해 상기 DRAM에 액세스할지의 여부를 결정하는 단계 - 셀프-리프레시는 상기 DRAM 내의 클록을 디스에이블하여 상기 DRAM의 액세스 동작들을 일시적으로 중지함 -;
    상기 DRAM이 셀프-리프레시에 있다면, 셀프-리프레시 대기 시간을 선택하고; 그렇지 않다면, 가드 밴드(guard band) 대기 시간을 선택하는 단계 - 상기 셀프-리프레시 대기 시간은 메모리 컨트롤러가 상기 셀프-리프레시 상태 지시자를 다시 체크하기 전에 대기해야 하는 시간량을 나타내고, 상기 가드 밴드 대기 시간은 메모리 컨트롤러로부터 상기 DRAM으로 송신되는 명령들 사이의 최소 시간을 나타냄 -; 및
    상기 가드 밴드 대기 시간의 끝에 명령을 송신하는 단계
    를 포함하는 방법.
  11. 제10항에 있어서,
    상기 셀프-리프레시 대기 시간은 상기 DRAM에 대한 리프레시 사이클 시간(tRFC)을 포함하는 방법.
  12. 제10항에 있어서,
    상기 셀프-리프레시 상태 지시자가 상기 DRAM이 셀프-리프레시에 있는 것을 지시하는지의 여부를 결정하는 단계는 상기 메모리 컨트롤러가 상기 DRAM으로부터 셀프-리프레시 지시자 신호를 수신하는 단계를 더 포함하는 방법.
  13. 제10항에 있어서,
    상기 셀프-리프레시 대기 시간을 선택하는 단계는 상기 DRAM에 액세스할지의 여부를 결정하기 위해 폴링 시도들(polling attempts) 사이의 대기 시간을 선택하는 단계를 더 포함하는 방법.
  14. 제10항에 있어서,
    상기 셀프-리프레시 대기 시간을 선택하는 단계는 상기 DRAM으로부터 셀프-리프레시 탈출 인터럽트(self-refresh exit interrupt)가 수신될 때까지 대기하는 단계를 더 포함하는 방법.
  15. 메모리 디바이스; 및
    상기 메모리 디바이스 상에 저장된 데이터에의 액세스를 관리하는 메모리 컨트롤러를 포함하고,
    상기 메모리 디바이스는,
    데이터를 저장하는 다수의 메모리 리소스들;
    클록 신호를 수신하는 입력 제어 라인; 및
    상기 메모리 리소스들에 연결된 메모리 리소스 제어 로직을 포함하고,
    상기 제어 로직은 셀프-리프레시 상태로부터 표준 리프레시 상태로 변경하고 - 상기 셀프-리프레시 상태는 상기 메모리 리소스들 내의 클록을 디스에이블하여 상기 메모리 리소스들의 액세스 동작들을 일시적으로 중지함 - , 상기 셀프-리프레시 상태로부터 상기 표준 리프레시 상태로 변경하는 것에 응답하여 셀프-리프레시 상태 지시자를 스위칭하고;
    상기 메모리 컨트롤러는,
    상기 셀프-리프레시 상태 지시자가 상기 메모리 디바이스가 셀프-리프레시 상태에 있는 것을 지시하는지의 여부를 결정하는 것에 의해 상기 메모리 디바이스에 액세스할지의 여부를 결정하고;
    상기 메모리 디바이스가 상기 셀프-리프레시 상태에 있다면, 셀프-리프레시 대기 시간을 선택하고; 그렇지 않다면, 가드 밴드 대기 시간을 선택하고 - 상기 셀프-리프레시 대기 시간은 메모리 컨트롤러가 상기 셀프-리프레시 상태 지시자가 상기 메모리 디바이스가 셀프-리프레시 상태에 있는 것을 지시하는지의 여부를 다시 결정하기 전에 대기해야 하는 시간량을 나타내고, 상기 가드 밴드 대기 시간은 메모리 컨트롤러로부터 상기 메모리 디바이스로 송신되는 명령들 사이의 최소 시간을 나타냄 -;
    상기 가드 밴드 대기 시간의 끝에 명령을 송신하는 시스템.
  16. 제15항에 있어서,
    상기 셀프-리프레시 상태 지시자를 스위칭하는 상기 제어 로직은 상기 표준 리프레시 상태에 대응하는 논리 상태로 장치의 핀을 설정하는 것을 포함하는 시스템.
  17. 제16항에 있어서,
    상기 핀은 양방향 클록 인에이블(CKE) 채널을 포함하고, 상기 메모리 디바이스가 셀프-리프레시로부터의 탈출을 지시하도록 상기 채널을 구동하고, 그렇지 않다면 상기 메모리 컨트롤러가 상기 채널을 구동하는 시스템.
  18. 제15항에 있어서,
    상기 셀프-리프레시 대기 시간을 선택하는 상기 메모리 컨트롤러는 상기 메모리 디바이스에 액세스할지의 여부를 결정하기 위해 상기 셀프-리프레시 상태 지시자의 폴링 시도들 사이의 대기 시간을 선택하는 것을 포함하는 시스템.
KR1020110029390A 2010-04-01 2011-03-31 메모리 디바이스의 셀프-리프레시 상태로부터의 고속 탈출 KR101259697B1 (ko)

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