KR101255457B1 - 고체 촬상 장치 - Google Patents
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- 238000003384 imaging method Methods 0.000 title claims abstract description 85
- 239000004065 semiconductor Substances 0.000 claims abstract description 471
- 239000004020 conductor Substances 0.000 claims abstract description 80
- 230000002093 peripheral effect Effects 0.000 claims description 9
- 238000000034 method Methods 0.000 claims description 7
- 239000000758 substrate Substances 0.000 claims description 6
- 238000009825 accumulation Methods 0.000 description 37
- 238000010586 diagram Methods 0.000 description 11
- 101100491257 Oryza sativa subsp. japonica AP2-1 gene Proteins 0.000 description 7
- 101150033582 RSR1 gene Proteins 0.000 description 7
- 239000003574 free electron Substances 0.000 description 7
- 101100255265 Arabidopsis thaliana RSL2 gene Proteins 0.000 description 5
- 101150002757 RSL1 gene Proteins 0.000 description 5
- QYYXITIZXRMPSZ-UHFFFAOYSA-N n'-tert-butyl-n'-(3,5-dimethylbenzoyl)-2-ethyl-3-methoxybenzohydrazide Chemical compound CCC1=C(OC)C=CC=C1C(=O)NN(C(C)(C)C)C(=O)C1=CC(C)=CC(C)=C1 QYYXITIZXRMPSZ-UHFFFAOYSA-N 0.000 description 5
- 238000009826 distribution Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 239000011159 matrix material Substances 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- PCTMTFRHKVHKIS-BMFZQQSSSA-N (1s,3r,4e,6e,8e,10e,12e,14e,16e,18s,19r,20r,21s,25r,27r,30r,31r,33s,35r,37s,38r)-3-[(2r,3s,4s,5s,6r)-4-amino-3,5-dihydroxy-6-methyloxan-2-yl]oxy-19,25,27,30,31,33,35,37-octahydroxy-18,20,21-trimethyl-23-oxo-22,39-dioxabicyclo[33.3.1]nonatriaconta-4,6,8,10 Chemical compound C1C=C2C[C@@H](OS(O)(=O)=O)CC[C@]2(C)[C@@H]2[C@@H]1[C@@H]1CC[C@H]([C@H](C)CCCC(C)C)[C@@]1(C)CC2.O[C@H]1[C@@H](N)[C@H](O)[C@@H](C)O[C@H]1O[C@H]1/C=C/C=C/C=C/C=C/C=C/C=C/C=C/[C@H](C)[C@@H](O)[C@@H](C)[C@H](C)OC(=O)C[C@H](O)C[C@H](O)CC[C@@H](O)[C@H](O)C[C@H](O)C[C@](O)(C[C@H](O)[C@H]2C(O)=O)O[C@H]2C1 PCTMTFRHKVHKIS-BMFZQQSSSA-N 0.000 description 2
- 206010047571 Visual impairment Diseases 0.000 description 2
- 230000009471 action Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 240000001973 Ficus microcarpa Species 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
- H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
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- H01L27/146—Imager structures
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- H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
- H01L27/1461—Pixel-elements with integrated switching, control, storage or amplification elements characterised by the photosensitive area
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- H01L27/14601—Structural or functional details thereof
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- General Physics & Mathematics (AREA)
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Abstract
(과제) 다이나믹 레인지의 확대, 고속 셔터, 저구동 전압화를 가능하게 하는 고화소 밀도의 고체 촬상 장치를 제공한다.
(해결 수단) 화소 (1a) 는, 제 2 반도체 영역 (3) 을 공유하는 적어도 4 개의 제 1 ∼ 제 4 반도체층 (5a ∼ 5d) 을 구비하고 있다. 제 1 반도체층 (5a) 은, 제 1 외부 회로와 전기적으로 접속된 제 1 반도체 영역 (2) 과, 제 2 반도체 영역 (3) 에 의해 제 1 반도체 영역으로부터 분리됨과 함께, 제 2 외부 회로와 전기적으로 접속된 제 3 반도체 영역 (4) 을 갖는다. 제 2 반도체층 (5b) 에는, 절연막 (6a, 6b) 과, 제 3 외부 회로와 전기적으로 접속된 게이트 도체 전극 (7a, 7b) 을 갖는 MOS 트랜지스터가 형성되어 있다. 제 3 반도체층 (5c) 은, 제 2 및 제 4 반도체 영역 (3, 8a, 8b) 으로 이루어지는 포토다이오드를 갖는다. 제 4 반도체 영역이 게이트, 제 1 반도체 영역 및 상기 제 5 반도체 영역 중의 일방이 드레인, 타방이 소스가 되는 접합 트랜지스터가 형성되어 있다.
(해결 수단) 화소 (1a) 는, 제 2 반도체 영역 (3) 을 공유하는 적어도 4 개의 제 1 ∼ 제 4 반도체층 (5a ∼ 5d) 을 구비하고 있다. 제 1 반도체층 (5a) 은, 제 1 외부 회로와 전기적으로 접속된 제 1 반도체 영역 (2) 과, 제 2 반도체 영역 (3) 에 의해 제 1 반도체 영역으로부터 분리됨과 함께, 제 2 외부 회로와 전기적으로 접속된 제 3 반도체 영역 (4) 을 갖는다. 제 2 반도체층 (5b) 에는, 절연막 (6a, 6b) 과, 제 3 외부 회로와 전기적으로 접속된 게이트 도체 전극 (7a, 7b) 을 갖는 MOS 트랜지스터가 형성되어 있다. 제 3 반도체층 (5c) 은, 제 2 및 제 4 반도체 영역 (3, 8a, 8b) 으로 이루어지는 포토다이오드를 갖는다. 제 4 반도체 영역이 게이트, 제 1 반도체 영역 및 상기 제 5 반도체 영역 중의 일방이 드레인, 타방이 소스가 되는 접합 트랜지스터가 형성되어 있다.
Description
본 발명은 고체 촬상 장치에 관한 것으로, 특히, 다이나믹 레인지의 확대, 고속 셔터, 저구동 전압화를 가능하게 하는 고화소 밀도 고체 촬상 장치에 관한 것이다.
현재, CCD 및 CMOS 고체 촬상 장치는 비디오 카메라, 스틸 카메라 등에 널리 사용되고 있다. 그리고, 고체 촬상 장치의 성능 향상, 예를 들어 고해상도화를 위해서 화소의 고밀도화가 요구되고 있다. 또한, 고속 셔터, 다이나믹 레인지 의 확대 등의 기능 향상, 저소비 전력화를 위한 저구동 전력화가 요구되고 있다.
이하에, 종래예의 고체 촬상 장치의 구조 및 동작에 대하여 설명한다 (예를 들어 특허문헌 1). 도 11 에 나타내는 바와 같이, 1 개의 섬 형상 반도체 (20) 에 의해 화소가 구성되어 있다. 이 화소에서는, 기판 상에 n＋ 형 신호 배선층 (21) 이 형성되어 있다. 또한, n＋ 형 신호 배선층 (21) 에 접하는 섬 형상 반도체 (20) 의 외주부에는, p 형 반도체층 (22), 절연막 (23a, 23b), 및 게이트 도체 전극 (24a, 24b) 을 갖는 MOS 트랜지스터가 형성되어 있다. 게이트 도체 전극 (24a, 24b) 은, 섬 형상 반도체 (20) 를 둘러싸는 고리띠 형상으로 되고, 서로 전기적으로 접속되어 있다. 또한, 섬 형상 반도체 (20) 의 외주부에는, 이 MOS 트랜지스터에 접하도록, 광 조사에 의해 발생하는 전하를 축적하기 위한, p 형 반도체층 (22) 및 n 형 반도체층 (25a, 25b) 으로 이루어지는 포토다이오드가 형성되어 있다. 또한, 이 포토다이오드에 있어서의 p 형 반도체층 (22) 을 채널로 하고, 포토다이오드 상에 형성된 화소 선택선 (27a, 27b) 에 접하는 p＋ 형 반도체층 (26), n＋ 형 신호 배선층 (21) 근방의 p 형 반도체층 (22) 을 각각 소스, 드레인으로 하여, 접합 트랜지스터가 형성되어 있다.
또한, 게이트 도체 전극 (24a, 24b) 에는 리셋 게이트 단자 (GRSL, GRSR), p＋ 형 반도체층 (26) 에는 화소 선택 배선 단자 (YL), n＋ 형 신호 배선층 (21) 에는 신호 배선 단자 (XL) 가 각각 전기적으로 접속되어 있다.
이 고체 촬상 장치의 기본 동작은, 광 조사에 의해 발생한 신호 전하 (이 경우에는 자유 전자) 를 p 형 반도체층 (22) 및 n 형 반도체층 (25a, 25b) 으로 이루어지는 포토다이오드에 축적하는 「신호 전하 축적 동작」과, n＋ 형 신호 배선층 (21) 근방의 p 형 반도체층 (22) 과, 화소 선택선 (27a, 27b) 에 전기적으로 접속된 p＋ 형 반도체층 (26) 사이에 흐르는 소스·드레인 전류를, 포토다이오드에 축적된 신호 전하에 따른 포토다이오드 전압 (게이트 전압) 에 의해 증감하는 접합 트랜지스터의 채널 폭에 따라 변조하고, 이것을 신호 전류로서 판독하는 「신호 전류 판독 동작」과, 이 신호 전류 판독 동작 후, 포토다이오드에 축적되어 있는 신호 전하를 MOS 트랜지스터의 게이트 도체 전극 (24a, 24b) 에 온 전압 (정 (正) 전압) 을 인가함으로써, 리셋 드레인인 n＋ 형 신호 배선층 (21) 을 통해 제거하는 「리셋 동작」으로 이루어진다.
이 화소 구조에서는, n＋ 형 신호 배선층 (21) 은, 접합 트랜지스터의 신호 전류 판독용 드레인의 기능과, 포토다이오드에 축적된 신호 전하를, p 형 반도체층 (22), 절연막 (23a, 23b), 및 게이트 도체 전극 (24a, 24b) 으로 이루어지는 MOS 트랜지스터를 통해 제거하기 위한 리셋 드레인의 기능을 겸비하고 있다.
도 12(a) 에, 상기 MOS 트랜지스터에 있어서, 리셋 게이트 단자 (GRSL, GRSR) 에 인가하는 전압의 파형 (ΦRG), 화소 선택 배선 단자 (YL) 에 인가하는 전압의 파형 (ΦYL), 신호 배선 단자 (XL) 에 인가하는 전압의 파형 (ΦXL) 을 각각 타임 차트로 하여 나타낸다.
도 12(a) 에 나타내는 바와 같이, 신호 전류 판독 동작은, 신호 전류 판독 기간 (신호 전류 판독 펄스의 온 기간) (TRO) 에 있어서, 고레벨 전압을 VH, 저레벨 전압을 VL 로 하면, 예를 들어 ΦRG = VL, ΦYL = VH, ΦXL = VL 로 함으로써 실행된다. 포토다이오드에 축적되어 있는 신호 전하를 제거하는 리셋 동작은, 신호 전류 판독 기간 (TRO) 에 계속되는 리셋 기간 (리셋 펄스의 온 기간) (TRS) 에 있어서, ΦRG = VH, ΦYL = VL, ΦXL = VH 로 함으로써 실행된다. 신호 전하 축적 동작은, 리셋 기간 (TRS) 에 계속되는 신호 전하 축적 기간 (TS) 에 있어서, ΦRG = VL, ΦYL = VL, ΦXL = VL 로 함으로써 실행된다. 정지 화상 촬영 조작은, 기본적으로는 1 회의 리셋 동작, 1 회의 신호 전하 축적 동작, 1 회의 신호 전류 판독 동작으로 이루어진다. 또한, 동영상 촬영 조작은, 이들 리셋 동작, 신호 전하 축적 동작, 신호 전류 판독 동작이 각 화소마다 반복하여 실시된다.
고체 촬상 장치의 화소 영역에는, 도 11 에 나타낸 화소가 2 차원상(狀)으로 복수 배열되어 있다. 각 화소는, 그 신호 배선 단자 (XL), 화소 선택 배선 단자 (YL) 가, 각각 화소 영역의 주변에 배치된 X 방향 (수평 방향) 주사 회로, Y 방향 (수직 방향) 주사 회로에 전기적으로 접속되어 있다. 그리고, 화소 영역에서는, X 방향 주사 회로 및 Y 방향 주사 회로에 의해, 순차로 XY 매트릭스 상에서 각 화소가 주사, 선택되어 화소 신호가 판독된다. 이 화소 신호 전류 판독에서는, X 방향의 하나의 수평 화소열(列)이 판독되면, 다음으로 이것에 Y 방향에서 인접하는 하나의 수평 화소열이 판독된다. 이 동작을 반복함으로써 화소 영역의 전체 화소 신호가 판독된다.
도 12(b) 에, 수평 화소 신호 전류 판독 기간 (THR1), 수평 화소 신호 전류 판독 기간 (THR2, …), 수평 화소 신호 전류 판독 기간 (THRn) 을 타임 차트로 하여 나타낸다.
도 12(b) 에 나타내는 바와 같이, 1 회의 수평 화소 신호 전류 판독 기간 (THR1) 에 계속해서, 복수 회의 수평 화소 신호 전류 판독 기간 (THR2, …, THRn) 이 설정되어 있다. 그리고, 각 수평 화소 신호 전류 판독 기간 (THR1, THR2, …, THRn) 사이에는, 각각 수평 블랭킹 기간 (THB1, THB2, …, THBn) 이 설정되어 있다. 정지 화상을 촬상하는 경우에서는, 기간 (THR1) 부터 기간 (THRn) 까지의 1 프레임 기간에 동작이 종료되지만, 동영상을 촬상하는 경우에서는, 이 1 프레임 기간의 동작이 복수 회 반복된다.
도 12(b) 를 참조하여, 1 프레임 기간 (수평 판독 기간 (THR1, THR2, …, THRn)) 에서는, 접합 트랜지스터에 의한 신호 전류 판독 동작이 실시되고 있다. 도 11 에 나타내는 종래예의 화소 구조의 고체 촬상 장치에서는, n＋ 형 신호 배선층 (21) 이 신호 전류 판독용 드레인과, 포토다이오드에 축적되어 있는 신호 전하를 제거하기 위한 리셋 드레인을 겸용하고 있다. 이 때문에, 신호 전류 판독 동작과, 포토다이오드에 축적된 신호 전하의 리셋 동작은, 동시에 실시할 수 없다.
또한, 셔터 시간의 제어는, 리셋 기간 (TRS) 과, 신호 전류 판독 기간 (TRO) 사이의 신호 전하 판독 기간인 신호 전하 축적 기간 (TS) 을 변화시킴으로써 실행된다.
도 11 에 나타내는 종래예의 화소 구조의 고체 촬상 장치에서는, n＋ 형 신호 배선층 (21) 이 접합 트랜지스터의 신호 전류 판독용 드레인과, 포토다이오드에 축적되어 있는 신호 전하를 제거하기 위한 리셋 드레인을 겸용하고 있다. 이 때문에, p 형 반도체층 (22), 절연막 (23a, 23b), 및 게이트 도체 전극 (24a, 24b) 으로 이루어지는 MOS 트랜지스터에서는, 신호 전하 축적 기간 (TS) 에 있어서, 포토다이오드에 축적된 신호 전하가 n＋ 형 신호 배선층 (21) 으로 누설되지 않도록, MOS 트랜지스터의 게이트 도체 전극 (24a, 24b) 에 저레벨 전압 (VL) 이 인가되고 있다. 이 때문에, 도 13 에 나타내는 바와 같이, 화소로의 광 조사의 조사 강도 (L) (입사 광량) 에 대한 전압 출력 (Vout) 의 관계를 나타내는 광전 변환 특성은, 조사 강도 (L) 의 증가에 대하여 전압 출력 (Vout) 이 단조 증가하고, 조사 강도 (L1) 에서 소정의 레벨 (포화 출력 레벨 (Vout1)) 로 포화되는 특성을 나타낸다. 이와 같은 경우, 노이즈 레벨과 포화 출력 레벨 (Vout1) 의 비로 나타내지는 다이나믹 레인지를 확대하기 위해서는, 화소를 구성하는 섬 형상 반도체의 전체 길이를 신장시켜 포토다이오드의 면적을 크게 하거나, 또는 구동 전압을 높일 필요가 있다. 이와 같이 섬 형상 반도체의 전체 길이를 신장시키면, 섬 형상 반도체 (20) 를 구성하는 실리콘 기둥으로부터 깊은 부위를 양호한 정밀도로 가공할 필요가 있기 때문에, 고체 촬상 장치의 제조가 곤란해진다. 또한, 구동 전압을 높이면 소비 전력이 증가하기 때문에, 모두 바람직하지 않다.
또한, 도 11 에 나타내는 고체 촬상 장치에서는, n＋ 형 신호 배선층 (21) 이 접합 트랜지스터의 신호 전류 판독용 드레인과, 포토다이오드에 축적되어 있는 신호 전하를 제거하기 위한 리셋 드레인을 겸용하고 있기 때문에, n＋ 형 신호 배선층 (21) 을 통해, 어느 신호선에 접속되어 있는 하나의 화소에서 접합 트랜지스터에 의한 신호 전류 판독 동작이 실행되고 있을 때에는, 동일한 신호선에 접속되어 있는 다른 화소에서 포토다이오드에 축적된 신호 전하를 제거하는 리셋 동작을 실행할 수 없다. 이 때문에, 리셋 기간 (TRS) 과, 신호 전류 판독 기간 (TRO) 사이의 신호 전하 판독 기간인 신호 전하 축적 기간 (TS) 을 변화시키는 자유도가 저하되므로, 셔터 시간의 제어성이 저하된다. 여기서는, 신호 전하 축적 기간 (TS) 이 짧아질수록, 보다 고속으로의 셔터 동작이 실현된다.
또한, 도 11 에 나타내는 고체 촬상 장치에서는, 접합 트랜지스터에 의한 신호 전류의 판독은, 화소 선택 배선 단자 (YL) 를 통해, 화소 선택선 (27a, 27b) 에 전기적으로 접속된 p＋ 형 반도체층 (26) 에 고레벨 전압 (VH) 을 인가함과 함께, 신호 배선 단자 (XL) 를 통해, 신호선에 전기적으로 접속된 n＋ 형 신호 배선층 (21) 에 저레벨 전압 (VL) 을 인가함으로써 실행된다. 이 경우, 채널인 p 형 반도체층 (22) 과 n＋ 형 신호 배선층 (21) 으로부터 형성되는 pn 다이오드가 순방향 바이어스 상태로 된다. 이 때문에, 접합 트랜지스터를 충분히 저항이 작은 순방향 전류 조건에서 동작시키려면, 화소 선택 배선 단자 (YL) 에 전기적으로 접속된 p＋ 형 반도체층 (26) 과 n＋ 형 신호 배선층 (21) 사이에, PN 접합의 순방향 저항이 충분히 작아지기 위해서 적어도 0.7 V 이상의 전압을 인가하는 것이 필요해진다. 이것은, 그 PN 접합을 갖지 않는 통상적인 접합 트랜지스터를 동작시키기 위해서 필요한 전압보다 0.7 V 고전압측에서의 구동이 된다. 이것은, 고체 촬상 장치의 저소비 전력화를 도모함에 있어서 바람직하지 않다.
본 발명은, 상기한 사정을 감안하여 이루어진 것으로, 다이나믹 레인지의 확대, 고속 셔터, 저구동 전압화를 가능하게 하는 고화소 밀도의 고체 촬상 장치를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해서, 본 발명에 관련된 고체 촬상 장치는,
복수의 화소가 화소 영역에 배열되어 이루어지는 고체 촬상 장치로서,
상기 화소는,
기판 상에 형성한 제 1 반도체 영역과, 그 제 1 반도체 영역에 접하여 형성한 제 2 반도체 영역과, 그 제 2 반도체 영역에 접하여 형성하고, 상기 제 1 반도체 영역으로부터 분리되어 있는 제 3 반도체 영역으로 이루어지는, 제 1 반도체층과,
상기 제 1 반도체층 상에 형성되고, 상기 제 2 반도체 영역과, 그 제 2 반도체 영역의 외주부에 절연막을 개재하여 형성하는 도체 전극으로 이루어지는 제 2 반도체층과,
상기 제 2 반도체층 상에 형성되고, 상기 제 2 반도체 영역과, 그 제 2 반도체 영역의 외주부에 형성하는 제 4 반도체 영역으로 이루어지는 제 3 반도체층과,
상기 제 3 반도체층 상에 형성되고, 상기 제 2 반도체 영역에 접하는 제 5 반도체 영역으로 이루어지는, 제 4 반도체층을 갖고,
전자 에너지파의 조사에 의해, 상기 화소 내에 발생한 신호 전하를 축적하는 포토다이오드가, 상기 제 3 반도체층에 있는, 상기 제 2 반도체 영역과, 상기 제 4 반도체 영역에 의해 형성되고,
상기 포토다이오드에 축적된 신호 전하의 양에 따라 변화하는 신호 전류를 측정함으로써 화소 신호를 판독하는 접합 트랜지스터가, 게이트인 상기 제 4 반도체 영역과, 채널인 상기 제 2 반도체 영역과, 일방이 드레인으로 되고, 타방이 소스로 되는 상기 제 1 반도체 영역 및 상기 제 5 반도체 영역에 의해 형성되고,
상기 포토다이오드에 축적된 신호 전하를, 상기 제 3 반도체 영역으로 제거하는 MOS 트랜지스터가, 게이트인 상기 도체 전극과, 채널인 상기 제 2 반도체 영역과, 드레인인 상기 제 3 반도체 영역에 의해 형성하고 있는 것을 구비하고,
상기 제 1 반도체 영역은, 상기 화소 영역의 외측에 배치된 제 1 외부 회로와 전기적으로 접속되고,
상기 제 3 반도체 영역은, 상기 화소 영역의 외측에 배치된 제 2 외부 회로에 전기적으로 접속되고,
상기 도체 전극은, 상기 도체 전극이 상기 화소 영역의 외측에 배치된 제 3 외부 회로와 전기적으로 접속되고,
상기 제 5 반도체 영역은, 상기 화소 영역의 외측에 배치된 제 4 외부 회로와 전기적으로 접속되어 있고,
적어도 상기 제 3 반도체층 및 제 4 반도체층에 의해, 섬 형상 구조가 형성되어 있는 것을 특징으로 한다.
상기 제 1 반도체 영역 및 상기 제 5 반도체 영역은, 동일한 도전형으로 됨과 함께, 상기 제 2 반도체 영역은 상기 제 1 반도체 영역과 동일한 도전형 또는 실질적인 진성형이고, 상기 제 3 반도체 영역 및 상기 제 4 반도체 영역은, 상기 제 1 반도체 영역과 반대의 도전형으로 되어 있는 것이 바람직하다.
상기 다이오드에 신호 전하를 축적하는 기간에 있어서, 상기 MOS 트랜지스터의 상기 도체 전극에 시간적으로 변화하는 전압을 인가함으로써, 상기 신호 전하를 상기 제 1 반도체 영역으로 누설시키지 않고, 상기 제 3 반도체 영역으로 제거하는 수단을 갖는 것이 바람직하다.
상기 제 1 반도체층의 상기 기판측에, 상기 제 5 반도체 영역과 상기 제 4 외부 회로를 전기적으로 접속하는 배선이 연장되는 방향에 직교하는 띠 형상의 제 5 반도체층이 형성되고,
상기 제 5 반도체층 내에는, 상기 제 1 반도체 영역에 접속되고, 당해 제 1 반도체 영역과 동일한 도전형의 제 6 반도체 영역과,
상기 제 2 반도체 영역에 접속되고, 상기 제 2 반도체 영역과 동일한 도전형의 제 7 반도체 영역과,
상기 제 3 반도체 영역에 접속되고, 당해 제 3 반도체 영역과 동일한 도전형의 제 8 반도체 영역이 형성되어 있는 것이 바람직하다.
상기 제 1 반도체층 및 상기 제 2 반도체층이, 모두 상기 제 5 반도체층과 일체화되어 띠 형상으로 형성되고,
상기 제 5 반도체층에 있어서, 상기 제 6 반도체 영역은 상기 제 1 반도체 영역과 일체화됨과 함께, 상기 제 8 반도체 영역은 상기 제 3 반도체 영역과 일체화되어 있고,
상기 MOS 트랜지스터의 상기 도체 전극이, 상기 제 5 반도체층에 있어서 상기 제 6 반도체 영역이 상기 제 1 반도체 영역에 일체화되는 부분측과, 상기 제 5 반도체층에 있어서 상기 제 8 반도체 영역이 상기 제 3 반도체 영역에 일체화되는 부분측에서, 서로 전기적으로 분리되어 있는 것이 바람직하다.
상기 제 1 반도체 영역에 상기 제 1 외부 회로에 있어서 MOS 트랜지스터가 전기적으로 접속되고, 그 MOS 트랜지스터의 소스 및 드레인이, 상기 제 1 반도체 영역과 동일한 도전형의 반도체로부터 형성되어 있는 것이 바람직하다.
본 발명에 의하면, 다이나믹 레인지의 확대, 고속 셔터, 저구동 전압화를 가능하게 하는 고화소 밀도의 고체 촬상 장치를 제공할 수 있다.
도 1a 는, 제 1 실시형태에 관련된 고체 촬상 장치에 있어서의 화소의 구조를 나타내는 모식 단면도.
도 1b 는, 제 1 실시형태의 변형예에 관련된 고체 촬상 장치에 있어서의 화소의 구조를 나타내는 모식 단면도.
도 1c 는, 제 1 실시형태에 관련된 고체 촬상 장치의 회로 구성도의 일례.
도 2 의 (a) 는, 제 2 실시형태에 관련된 고체 촬상 장치에 의한 다이나믹 레인지의 확대 동작을 설명하기 위한 화소 구조이고, (b) 는, 그 고체 촬상 장치에 의한 다이나믹 레인지의 확대 동작시의 인가 전압 파형이며, (c) ∼ (f) 는, 그 고체 촬상 장치에 의한 다이나믹 레인지의 확대 동작시의 전위 분포도.
도 3 은, 제 2 실시형태에 관련된 고체 촬상 장치에 있어서의 다이나믹 레인지의 확대 동작에 의해 얻어지는 조사광 강도 (L) 와, 전압 출력 (Vout) 의 관계를 나타내는 도.
도 4 는, 제 3 실시형태에 관련된 고체 촬상 장치에 의한 고속 셔터 동작을 설명하기 위한 인가 전압 파형.
도 5 는, 제 4 실시형태에 관련된 고체 촬상 장치에 있어서의 화소의 구조를 나타내는 모식 단면도.
도 6 의 (a) 는, 제 5 실시형태에 관련된 고체 촬상 장치에 있어서의 화소의 구조와 그 화소에 접속되는 외부 회로로서의 MOS 트랜지스터의 관계를 설명하기 위한 도이고, (b) 는, 그 고체 촬상 장치에 있어서의 화소의 구조와 그 화소에 접속되는 외부 회로로서의 MOS 트랜지스터의 관계를 설명하기 위한 도.
도 7 은, 제 6 실시형태에 관련된 고체 촬상 장치에 있어서의 화소의 구조와, 그 화소에 접속되는 인출 배선을 나타낸 도.
도 8 은, 제 6 실시형태에 관련된 고체 촬상 장치에 있어서, 연속한 2 개 화소의 입체 구조를 나타내는 모식도.
도 9 는, 제 7 실시형태에 관련된 고체 촬상 장치에 있어서의 화소의 구조와, 그 화소에 접속되는 인출 배선을 나타낸 도.
도 10 의 (a) 는, 제 7 실시형태에 관련된 고체 촬상 장치에 의한 다이나믹 레인지의 확대 동작을 설명하기 위한 화소 구조이고, (b) 는, 그 고체 촬상 장치에 의한 다이나믹 레인지의 확대 동작시의 전위 분포도이며, (c) ∼ (e) 는, 그 고체 촬상 장치에 의한 다이나믹 레인지의 확대 동작시의 전위 분포도.
도 11 은, 종래예의 고체 촬상 장치의 화소의 구조를 나타내는 모식 단면도.
도 12 의 (a) 는, 종래예의 고체 촬상 장치에 있어서의 인가 전압의 파형을 나타내는 도이고, (b) 는, 종래예의 고체 촬상 장치에 있어서의 수평 화소 신호 전류 판독 기간을 나타내는 도.
도 13 은, 종래예의 고체 촬상 장치에 있어서의 조사 강도 (L) 와, 전압 출력 (Vout) 의 관계를 나타내는 도.
도 1b 는, 제 1 실시형태의 변형예에 관련된 고체 촬상 장치에 있어서의 화소의 구조를 나타내는 모식 단면도.
도 1c 는, 제 1 실시형태에 관련된 고체 촬상 장치의 회로 구성도의 일례.
도 2 의 (a) 는, 제 2 실시형태에 관련된 고체 촬상 장치에 의한 다이나믹 레인지의 확대 동작을 설명하기 위한 화소 구조이고, (b) 는, 그 고체 촬상 장치에 의한 다이나믹 레인지의 확대 동작시의 인가 전압 파형이며, (c) ∼ (f) 는, 그 고체 촬상 장치에 의한 다이나믹 레인지의 확대 동작시의 전위 분포도.
도 3 은, 제 2 실시형태에 관련된 고체 촬상 장치에 있어서의 다이나믹 레인지의 확대 동작에 의해 얻어지는 조사광 강도 (L) 와, 전압 출력 (Vout) 의 관계를 나타내는 도.
도 4 는, 제 3 실시형태에 관련된 고체 촬상 장치에 의한 고속 셔터 동작을 설명하기 위한 인가 전압 파형.
도 5 는, 제 4 실시형태에 관련된 고체 촬상 장치에 있어서의 화소의 구조를 나타내는 모식 단면도.
도 6 의 (a) 는, 제 5 실시형태에 관련된 고체 촬상 장치에 있어서의 화소의 구조와 그 화소에 접속되는 외부 회로로서의 MOS 트랜지스터의 관계를 설명하기 위한 도이고, (b) 는, 그 고체 촬상 장치에 있어서의 화소의 구조와 그 화소에 접속되는 외부 회로로서의 MOS 트랜지스터의 관계를 설명하기 위한 도.
도 7 은, 제 6 실시형태에 관련된 고체 촬상 장치에 있어서의 화소의 구조와, 그 화소에 접속되는 인출 배선을 나타낸 도.
도 8 은, 제 6 실시형태에 관련된 고체 촬상 장치에 있어서, 연속한 2 개 화소의 입체 구조를 나타내는 모식도.
도 9 는, 제 7 실시형태에 관련된 고체 촬상 장치에 있어서의 화소의 구조와, 그 화소에 접속되는 인출 배선을 나타낸 도.
도 10 의 (a) 는, 제 7 실시형태에 관련된 고체 촬상 장치에 의한 다이나믹 레인지의 확대 동작을 설명하기 위한 화소 구조이고, (b) 는, 그 고체 촬상 장치에 의한 다이나믹 레인지의 확대 동작시의 전위 분포도이며, (c) ∼ (e) 는, 그 고체 촬상 장치에 의한 다이나믹 레인지의 확대 동작시의 전위 분포도.
도 11 은, 종래예의 고체 촬상 장치의 화소의 구조를 나타내는 모식 단면도.
도 12 의 (a) 는, 종래예의 고체 촬상 장치에 있어서의 인가 전압의 파형을 나타내는 도이고, (b) 는, 종래예의 고체 촬상 장치에 있어서의 수평 화소 신호 전류 판독 기간을 나타내는 도.
도 13 은, 종래예의 고체 촬상 장치에 있어서의 조사 강도 (L) 와, 전압 출력 (Vout) 의 관계를 나타내는 도.
이하, 본 발명의 실시형태를 도면을 참조하면서 설명한다. 또한, 본 발명은, 이하에 나타내는 실시형태에 의해 한정되는 것은 아니다.
(제 1 실시형태)
도 1a 에, 본 발명의 제 1 실시형태에 관련된 고체 촬상 장치에 있어서의 화소 (1a) 의 구조를 나타낸다. 도 1a 에 나타내는 바와 같이, 화소 (1a) 는 1 개의 섬 형상 반도체가 되도록 형성되어 있다.
이 화소 (1a) 에는, 기판 상에 형성된 신호 배선 단자 (XL) 에 전기적으로 접속된 제 1 p＋ 형 반도체 영역 (2) 과, 그 제 1 p＋ 형 반도체 영역 (2) 에 접하는 p 형 반도체 영역 (3) 과, p 형 반도체 영역 (3) 에 접하고, 리셋 드레인 단자 (RD) 에 전기적으로 접속된 n＋ 형 반도체 영역 (4) 을 갖는 제 1 반도체층 (5a) 이 형성되어 있다.
제 1 반도체층 (5a) 상에는, p 형 반도체 영역 (3) 이 제 1 반도체층 (5a) 내로부터 확장되도록 형성되어 있다. 그리고, 제 1 반도체층 (5a) 상에 확장 형성된 p 형 반도체 영역 (3) 과, 그 p 형 반도체 영역 (3) 의 외주부를 둘러싸도록 형성된 절연막 (6a, 6b) 과, 리셋 게이트 단자 (GRSL, GRSR) 에 각각 전기적으로 접속되어 있는 게이트 도체 전극 (7a, 7b) 으로부터 MOS 트랜지스터가 형성되어 있다. 게이트 도체 전극 (7a, 7b) 은, 절연막 (6a, 6b) 을 둘러싸도록 하여, 서로 전기적으로 접속되어 있다. 그리고, 이 MOS 트랜지스터가 형성되어 있는 제 2 반도체층 (5b) 이, 제 1 반도체층 (5a) 상에 형성되어 있다.
또한, 제 2 반도체층 (5b) 상에는, p 형 반도체 영역 (3) 이 제 2 반도체층 (5b) 내로부터 더욱 확장되도록 형성되어 있다. 그리고, 제 2 반도체층 (5b) 상에 확장 형성된 p 형 반도체 영역 (3) 의 외주부에 n 형 반도체 영역 (8a, 8b) 이 형성되어 있다. 이 n 형 반도체 영역 (8a, 8b) 과, 제 2 반도체층 (5b) 상에 확장 형성된 p 형 반도체 영역 (3) 으로부터 포토다이오드가 형성되어 있다. 그리고, 이 포토다이오드를 갖는 제 3 반도체층 (5c) 이 제 2 반도체층 (5b) 상에 형성되어 있다.
또한, 제 3 반도체층 (5c) 상에는, 화소 선택 배선 단자 (YL) 에 전기적으로 접속된 제 2 p＋ 형 반도체 영역 (9) 을 갖는 제 4 반도체층 (5d) 이 형성되어 있다. 본 실시형태에서는, 이와 같이, 적어도 제 3 반도체층 (5c) 과, 제 4 반도체층 (5d) 이 섬 형상 구조 내에 형성되어 있다.
또한, 제 3 반도체층 (5c) 에 있어서, n 형 반도체 영역 (8a, 8b) 과 절연막 (6a, 6b) 사이에는, 제 2 p＋ 형 반도체 영역 (9) 에 전기적으로 접속된 제 3 p＋ 형 반도체 영역 (10a, 10b) 이 형성되어 있다. 화소 (1a) 는, 고체 촬상 장치의 화소 영역에 2 차원 형상으로 복수 개 배열되어 있고, 신호 배선 단자 (XL), 리셋 드레인 단자 (RD), 리셋 게이트 단자 (GRSL, GRSR), 화소 선택 배선 단자 (YL) 는, 화소 영역의 외부에 있는 구동용 회로 (X 방향 (수평 방향) 주사 회로, Y 방향 (수직 방향) 주사 회로 등), 또는 신호 전류 판독 회로에 전기적으로 접속되어 있다 (도 1c 참조).
여기서는, 도 1a 를 참조하여, 화소 선택 배선 단자 (YL) 에 전기적으로 접속된 제 2 p＋ 형 반도체 영역 (9) 이 소스로서 기능하고, 신호 배선 단자 (XL) 에 전기적으로 접속된 제 1 p＋ 형 반도체 영역 (2) 이 드레인으로서 기능하며, 포토다이오드의 n 형 반도체 영역 (8a, 8b) 이 게이트로서 기능하는 접합 트랜지스터가 형성되어 있다.
그리고, 고체 촬상 장치의 화소 영역에 대한 광 조사는, 신호 전하 축적 기간 (TS) (도 12(a) 참조) 에 있어서, 화소 선택 배선 단자 (YL) 에 전기적으로 접속된 제 2 p＋ 형 반도체 영역 (9) 으로부터 광이 입사됨으로써 실시된다. 이 때, 광전 효과에 의해 발생한 신호 전하 (이 경우에는 자유 전자) 는, n 형 반도체 영역 (8a, 8b) 과, 제 3 반도체층 (5c) 내, 또한, 제 2 반도체층 (5b) 상에 확장 형성된 p 형 반도체 영역 (3) 으로 이루어지는 포토다이오드에 축적된다 (신호 전하 축적 동작). 이 신호 전하 축적 기간 (TS) 에서는, 상기 MOS 트랜지스터의 게이트 도체 전극 (7a, 7b) 에, 저레벨의 오프 전압이 인가되고 있다.
그리고, 포토다이오드에 축적된 신호 전하량에 따라, n 형 반도체 영역 (8a, 8b) 에 인가되는 포토다이오드 전압 (게이트 전압) 이 변화한다. 그리고, 이 포토다이오드 전압에 의해 접합 트랜지스터의 채널 폭이 증감된다. 그리고, 상기 접합 트랜지스터의 제 1 p＋ 형 반도체 영역 (2) 과 제 2 p＋ 형 반도체 영역 (9) 사이 (소스·드레인 사이) 에 흐르는 신호 전류가 변화하고, 이 신호 전류가 신호 배선 단자 (XL) 로부터 출력 회로 (204) (도 1c 참조) 에 의해 화소 신호로서 판독된다 (신호 전류 판독 동작). 그리고, 포토다이오드에 축적된 신호 전하는, MOS 트랜지스터의 게이트 도체 전극 (7a, 7b) 에 고레벨의 온 전압 (정전압) 을 인가함으로써, 리셋 드레인인 n＋ 형 반도체 영역 (4) 을 통해 제거된다 (리셋 동작).
또한, 본 제 1 실시형태에 있어서, 제 3 p＋ 형 반도체 영역 (10a, 10b) 은, n 형 반도체 영역 (8a, 8b) 과, 제 3 반도체층 (5c) 내, 또한, 제 2 반도체층 (5b) 상에 확장 형성된 p 형 반도체 영역 (3) 으로 이루어지는 포토다이오드에 있어서 암전류 발생을 저감시키기 위한 것과, 이 포토다이오드에 축적된 신호 전하를 리셋 드레인인 n＋ 형 반도체 영역 (4) 으로 제거할 때에 발생하는 잔상, 노이즈를 억압하기 위한 것을 목적으로 하여 형성되어 있다.
이상 설명한 바와 같이, 본 제 1 실시형태의 고체 촬상 장치에 있어서는, 접합 트랜지스터의 소스·드레인 사이에 흐르는 신호 전류의 판독 (신호 전류 판독 동작) 은 제 1 p＋ 형 반도체 영역 (2) 부터 실시됨과 함께, 포토다이오드에 축적된 신호 전하의 제거 (리셋 동작) 는 n＋ 형 반도체 영역 (4) 부터 실시된다. 이로써, 제 1 p＋ 형 반도체 영역 (2) 을 통해, 어느 신호선에 전기적으로 접속된 하나의 화소가 신호 판독 동작을 실행하고 있는 기간에도, 동일한 신호선에 제 1 p＋ 형 반도체 영역 (2) 을 통해 전기적으로 접속된 다른 화소에서 리셋 동작을 실행할 수 있다.
또한, 도 11 에 나타내는 종래예의 고체 촬상 장치에서는, 신호 전하 축적 기간 (TS), 신호 전류 판독 기간 (TRO) (도 12(a) 참조) 에 있어서, 포토다이오드에 축적된 신호 전하가 신호선에 전기적으로 접속된 n＋ 형 신호 배선층 (21) 으로 누설되지 않도록 MOS 트랜지스터의 게이트 도체 전극 (24a, 24b) 에 저레벨 전압 (VL) 을 인가하고 있었다. 이 때문에, 신호 전하 축적 기간 (TS) 에서는, 게이트 도체 전극 (24a, 24b) 에 인가하는 전압을 시간적으로 변화시킬 수 없었다. 이에 대하여, 제 1 실시형태의 고체 촬상 장치에서는, n＋ 형 반도체 영역 (4) 이 신호선과는 상이한 배선 (리셋 드레인 배선) 에 전기적으로 접속되어 있기 때문에, 신호 전하 축적 기간 (TS) 이어도, 게이트 도체 전극 (7a, 7b) 에 시간적으로 변화하는 고레벨 전압을 인가함으로써 리셋 동작을 실시하게 할 수 있다. 이로써, 포토다이오드에 축적된 신호 전하를 제 1 p＋ 형 반도체 영역 (2) 으로 누설시키지 않고, n＋ 형 반도체 영역 (4) 으로 제거할 수 있게 된다. 이 때문에, 리셋 기간 (TRS) 과, 신호 전류 판독 기간 (TRO) 사이의 신호 전하 판독 기간인 신호 전하 축적 기간 (TS) 을 변화시키는 자유도가 향상되므로, 셔터 시간의 제어성이 향상된다.
또한, 본 제 1 실시형태의 고체 촬상 장치에 있어서의 접합 트랜지스터의 드레인은, 신호 배선 단자 (XL) 를 통해 신호선에 전기적으로 접속된 제 1 p＋ 형 반도체 영역 (2) 이기 때문에, 도 11 에 나타내는 종래예의 고체 촬상 장치와 같이, 신호선에 전기적으로 접속되고, p 형 반도체층 (22) 과 n＋ 형 신호 배선층 (21) 으로부터 형성되는 pn 다이오드가 존재하지 않는다. 이 때문에, 종래예의 고체 촬상 장치와 같이, pn 다이오드를 충분히 저항이 작은 순방향 전류 조건에서 동작시키기 위해서 필요했던 0.7 V 의 인가 전압이 불필요해진다. 이로써, 고체 촬상 장치에 있어서, 구동 전압의 저전압화가 실현되고, 저소비 전력화가 달성된다.
또한, 도 1a 에 나타내는 고체 촬상 장치에 있어서, p 형 반도체 영역 (3) 은 p 형의 도전형이다. 이 p 형의 도전형인 p 형 반도체 영역 (3) 대신에, 도 1b 에 나타내는 바와 같이, 실질적으로 진성형의 반도체로 이루어지는 진성 반도체 영역 (3i) 이어도 된다. 이 진성형의 반도체는, 불순물이 혼입되지 않도록 제조되지만, 실제로는 불가피적으로 극미량의 불순물을 함유한다. 이 진성 반도체 영역 (3i) 은, 고체 촬상 장치로서의 기능을 저해하지 않는 정도이면, 미량의 억셉터 혹은 도너 불순물을 함유하고 있어도 상관없다. 도 1b 에 나타내는 구성에 의하면, n 형 반도체 영역 (8a, 8b) 과 진성 반도체 영역 (3i) 에 의해 포토다이오드가 구성된다. 또한, 제 2 p＋ 형 반도체 영역 (9) 과 제 1 p＋ 형 반도체 영역 (2) 사이에 충분한 전압이 인가되면, 제 2 p＋ 형 반도체 영역 (9) 의 정공 (홀) 은, 진성 반도체 영역 (3i) 내에 발생한 전위 구배에 의해 제 1 p＋ 형 반도체 영역 (2) 으로 흘러든다. 이와 같이 하여, 진성 반도체 영역 (3i) 은 접합 트랜지스터의 채널로서도 기능한다.
도 1c 에 본 제 1 실시형태에 관련된 고체 촬상 장치 (100) 의 회로 구성예를 나타낸다. 고체 촬상 장치 (100) 는, 2 차원의 매트릭스 형상으로 배열된 복수 (4 개) 의 화소 (50a ∼ 50d) 와, 수직 방향 주사 회로 (201) 와, 수평 방향 주사 회로 (202) 와, 리셋 회로 (203) 와, 화소 선택선 (YL1, YL2) 과, 신호선 (XL1, XL2) 과, 리셋선 (RSL) 과, 신호선 MOS 트랜지스터 (Tr1, Tr2) 와, 출력 회로 (204) 를 주로 구비하고 있다. 화소 (50a ∼ 50d) 는, 제 1 실시형태의 화소 (1a) 와 동일한 구성을 구비하고, 동일하게 동작하는 것이다.
또한 여기서는, 화소 (50a ∼ 50d) 가 2 행 2 열로 배열된 경우에 대하여 나타냈지만, 본 발명에 관련된 고체 촬상 장치는 이것에 한정되지 않고, 2 행 2 열 이외의 n 행 m 열 (n ＞ 2, m ＞ 2) 로 확장할 수 있는 것은 물론이다.
도 1c 에 나타내는 바와 같이, 각 화소 (50a ∼ 50d) 의 제 2 p＋ 형 반도체 영역 (9) 에 화소 선택 신호를 입력하는 수직 방향 주사 회로 (201) 가, 화소 선택선 (YL1, YL2) 을 통해 행마다 각 화소 (50a ∼ 50d) 에 전기적으로 접속되어 있다. 또한, 각 화소 (50a ∼ 50d) 는, 그 제 1 p＋ 형 반도체 영역 (2) 이, 열마다 신호선 (XL1, XL2) 을 통해 출력 회로 (204) 에 전기적으로 접속되어 있음과 함께, 그 n＋ 형 반도체 영역 (4) 이 전환 스위치 (SW0) 를 통해 리셋 드레인 직류 전원 (Vpg) 에 전기적으로 접속되어 있다. 각 신호선 (XL1, XL2) 에 배치된 신호선 MOS 트랜지스터 (Tr1, Tr2) 의 게이트 전극은, 그 게이트 전극에 신호선을 선택하기 위한 신호선 선택 신호를 입력하는 수평 방향 주사 회로 (202) 에 전기적으로 접속되어 있다. 또한 신호선 (XL1, XL2) 은, 전환 스위치 (SW1, SW2) 에 전기적으로 접속되어 있다. 또한, 리셋 동작을 위한 리셋 MOS 트랜지스터의 게이트 도체 전극 (7a, 7b) 은, 리셋선 (RSL) 을 통해, 그 게이트 도체 전극 (7a, 7b) 에 리셋 신호를 입력하는 리셋 회로 (203) 에 전기적으로 접속되어 있다. 본 구성을 갖는 수직 방향 주사 회로 (201) 및 수평 방향 주사 회로 (202) 의 동작에 의해, 각 화소 (50a ∼ 50d) 의 신호 전류가 축차 출력 회로 (204) 로부터 판독됨 (신호 전류 판독 동작) 과 함께, 리셋 회로 (203) 의 동작, 및 리셋 드레인 직류 전원 (Vpg) 에 전기적으로 접속된 전환 스위치 (SW0) 의 온 동작에 의해, 포토다이오드에 축적되어 있는 신호 전하가 제거된다 (리셋 동작).
(제 2 실시형태)
이하, 도 2(a) ∼ 도 2(f) 를 참조하면서, 본 발명의 제 2 실시형태에 관련된 고체 촬상 장치에 의한 다이나믹 레인지의 확대 동작을 설명한다. 본 실시형태의 고체 촬상 장치는, 제 1 실시형태에서 설명한 고체 촬상 장치와 동일한 구성을 구비하는 것이다.
도 2(a) 에, 도 1a 중의 A-B-C-D 선을 따른 화소의 단면도를 나타낸다. 도 2(a) 의 B-C 선은, 포토다이오드의 n 형 반도체 영역 (8a, 8b) 이, 섬 형상으로 형성된 제 3 반도체층 (5c) 의 외주부를 따른 링 형상인 것에 기초하는 것이다. 또한, 게이트 도체 전극 (7a) 과 게이트 도체 전극 (7b) 은, 섬 형상 반도체 (20) 를 둘러싸는 링 형상으로 되고, 서로 전기적으로 접속되어 있다.
도 2(b) 에, 게이트 도체 전극 (7a, 7b) 에 인가되는 전압의 파형 (ΦRG) 을 나타낸다. 여기서, 저레벨 전압을 VL, 중간 레벨 전압을 VM, 고레벨 전압을 VH 로 한다. 또한, 광 조사에 의해 발생한 신호 전하를 포토다이오드에 축적하는 제 1 신호 전하 축적 기간 (T1) 에서는 ΦRG = VM, 계속되는 제 2 신호 전하 축적 기간 (T2) 에서는 ΦRG = VL 로 한다. 또한, 이 제 2 신호 전하 축적 기간 (T2) 의 최종 단계에서 접합 트랜지스터의 드레인·소스 (제 1 p＋ 형 반도체 영역 (2)·제 2 p＋ 형 반도체 영역 (9)) 사이에 흐르는 신호 전류를 판독하는 신호 전류 판독 동작이 실시된다. 제 1 신호 전하 축적 기간 (T1), 제 2 신호 전하 축적 기간 (T2) 에 추가로 계속되는 신호 전하를 포토다이오드로부터 리셋 드레인인 n＋ 형 반도체 영역 (4) 으로 제거하는 리셋 기간 (T3) 에서는, 게이트 도체 전극 (7a, 7b) 에 ΦRG = VH 가 각각 인가된다. 또한, 여기서의 T1, T2, T3 의 각 기간에 있어서는, 신호선에 전기적으로 접속되는 제 1 p＋ 형 반도체 영역 (2) 은 저레벨 전압 (VL) 으로 설정됨과 함께, 리셋 드레인인 n＋ 형 반도체 영역 (4) 은 고레벨 전압 (VH) 으로 설정되어 있다.
도 2(c) ∼ 도 2(f) 에, 상기 T1, T2, T3 의 각 기간에서의 A-B-C-D 선을 따른 화소의 전위 분포를 나타낸다.
먼저, 도 2(c) 에 나타내는 바와 같이, 제 1 신호 전하 축적 기간 (T1) 내 에 있어서의 초기 기간에서는, 광 조사에 의해 발생한 신호 전하 (자유 전자) (11a) 가, 포토다이오드의 n 형 반도체 영역 (8a, 8b) 에 축적된다. 이 때, 게이트 도체 전극 (7a, 7b) 하의 p 형 반도체 영역 (3) 의 채널 전위가 중간 레벨 전위 (ψM) (이 때의 게이트 도체 전극 (7a, 7b) 로의 인가 전압 = 중간 레벨 전압 (VM)) 이다. 이 상태에서는, 포토다이오드에 축적되는 신호 전하 (11a) 의 전하량은 광 조사에 따라 서서히 증가한다.
계속해서, 도 2(d) 에 나타내는 바와 같이, 광 강도가 소정의 임계값 레벨보다 높아지면, 축적된 신호 전하 (11b) 의 일부가 게이트 도체 전극 (7a, 7b) 하의 p 형 반도체 영역 (3) 의 채널 전위가 중간 레벨 전위 (ψM) 를 초과하여, 신호 전하 (11b) 의 잉여분으로서 리셋 드레인인 n＋ 형 반도체 영역 (4) 으로 제거된다. 이 상태에서는, 포토다이오드에 축적되는 신호 전하 (11b) 의 전하량은, 광 조사의 조사 강도 (L) 가 소정의 조사 강도 (Lk) 보다 높아져도 증가하지 않는다 (도 3 참조).
계속해서, 도 2(e) 에 나타내는 바와 같이, 제 2 신호 전하 축적 기간 (T2) 에서는, 게이트 도체 전극 (7a, 7b) 하의 p 형 반도체 영역 (3) 의 채널 전위가 저레벨 전위 (ψL) (이 때의 게이트 도체 전극 (7a, 7b) 로의 인가 전압 = 저레벨 전압 (VL)) 가 됨으로써, 채널 전위의 신호 전하에 대한 포텐셜이 낮아지고, 축적되는 신호 전하 (11c) 는 리셋 드레인인 n＋ 형 반도체 영역 (4) 으로 제거되지 않고 포토다이오드에 축적된다.
계속해서, 도 2(f) 에 나타내는 바와 같이, 리셋 기간 (T3) 에서는, 게이트 도체 전극 (7a, 7b) 하의 p 형 반도체 영역 (3) 의 채널 전위가 고레벨 전위 (ψH) (게이트 도체 전극 (7a, 7b) 로의 인가 전압 (VH)) 가 됨으로써, 채널 전위의 신호 전하에 대한 포텐셜이 높아지고, 포토다이오드에 축적된 신호 전하 (11d, 12e) 는, 리셋 드레인인 n＋ 형 반도체 영역 (4) 으로 제거된다. 여기서, 도 2(f) 에서는, 포토다이오드에 축적된 신호 전하 (12f) 는 게이트 도체 전극 (7a) 하의 p 형 반도체 영역 (3) 의 채널에도 전송되고, 리셋 드레인인 n＋ 형 반도체 영역 (4) 에는 전송되지 않은 것처럼 보인다. 그러나, 게이트 도체 전극 (7a) 과 게이트 도체 전극 (7b) 은 제 2 반도체층 (5b) 의 외주를 둘러싸는 고리띠 형상체 (링 형상체) 이고, 서로 전기적으로 접속되어 있기 때문에, 실제로는, 신호 전하 (12f) 는, 게이트 도체 전극 (7b) 하의 p 형 반도체 영역 (3) 의 채널에 전송되고, 동일하게 리셋 드레인인 n＋ 형 반도체 영역 (4) 으로 제거되어 있다.
도 3 에, 도 2(a) ∼ 도 2(f) 에서 설명한 동작에 의한, 본 제 2 실시형태의 고체 촬상 장치로의 광 조사의 조사 강도 (L) 와, 전압 출력 (Vout) 의 관계를 나타낸다. 종래예의 고체 촬상 장치에서는, 조사 강도 (L1) 까지는 조사 강도 (L) 에 따라 전압 출력 (Vout) 이 증가하는 특성을 나타내고 있었다 (도 13 참조). 이에 대하여, 본 제 2 실시형태의 고체 촬상 장치에서는, 조사 강도 (L) 가 조사 강도 (Lk) 보다 높아지면, 도 2(d) 에 나타내는 동작에 의해, 포토다이오드에서의 축적 신호 전하의 증가가 정지하기 때문에, 조사 강도 (Lk) 보다 높은 조사 강도 (L) 에서의 전압 출력 (Vout) 은, 조사 강도 (Lk) 로부터 조사 강도 (L2) 까지의 영역 (조사 강도 (Lk) ＜ 조사 강도 (L1) ＜ 조사 강도 (L2)) 에서는, 도 11 에 나타내는 종래예의 고체 촬상 장치보다 저하된다. 그리고, 도 2(e) 를 참조하여, 제 2 신호 전하 축적 기간 (T2) 에서는, 종래예의 고체 촬상 장치와 동일한 포화 레벨 (포화 출력 레벨 (Vout1)) 의 전하량까지 신호 전하가 포토다이오드에 축적된다. 이로써, 조사 강도 (L) 의 포화 레벨은 조사 강도 (L2) 까지 확대된다. 이것은, 신호선에 전기적으로 접속되는 제 1 p＋ 형 반도체 영역 (2) 이 저레벨 전압 (VL) 에 있고, 리셋 드레인인 n＋ 형 반도체 영역 (4) 이 고레벨 전압 (VH), 요컨대, 제 1 p＋ 형 반도체 영역 (2) 과는 상이한 전압으로 설정된 것에 의해 실현된 것이다. 또한 이로써, 도 3 을 참조하여, 조사 강도 (Lk) 와 조사 강도 (L2) 사이의 조사 강도를 갖는 노이즈에 대한 신호 전류 판독량이 저하되게 된다. 이 결과, 노이즈 레벨이 동일하면, 다이나믹 레인지가 확대된다.
(제 3 실시형태)
이하, 도 4 를 참조하면서, 본 발명의 제 3 실시형태에 관련된 고체 촬상 장치에 의한 고속 셔터 동작을 설명한다. 이 고체 촬상 장치는, 제 1 실시형태에서 설명한 고체 촬상 장치와 동일한 구성을 구비하는 것이다.
도 4 에, 본 제 3 실시형태에 있어서, 게이트 도체 전극 (7a, 7b) 에 인가하는 전압의 파형 (ΦRG), 화소 선택선에 전기적으로 접속된 제 2 p＋ 형 반도체 영역 (9) 에 인가하는 전압의 파형 (ΦYL), 신호선에 전기적으로 접속된 제 1 p＋ 형 반도체 영역 (2) 의 전위의 파형 (ΦXL), 리셋 드레인인 n＋ 형 반도체 영역 (4) 에 인가되는 전압의 파형 (ΦRD) 을 각각 나타낸다. 각 파형 (ΦRG, ΦYL, ΦXL, ΦRD) 은, 제 1 신호 전류 판독 기간 (TRO1) 과, 이것에 계속되는 제 2 신호 전류 판독 기간 (TRO2) 사이의 프레임 기간 (TF) 에 있어서의 전압, 또는 전위 파형을 나타내는 것이다.
여기서, 리셋 동작은, 리셋 기간 (TRS) 에 있어서, 리셋 게이트 단자 (GRSL, GRSR) (ΦRG) 에 대하여 고레벨 전압 (VH) 을 펄스 파형으로 인가함으로써 실시된다. 또한, 도 4 의 경우, 리셋 기간 (TRS) 에 있어서, ΦYL = VL, ΦXL = VLA, ΦRD = VRD (＞ VL) 로 설정되어 있다. 여기서, 제 1 p＋ 형 반도체 영역 (2) 의 전위 (VLA) 는, 리셋 기간 (TRS), 신호 전하 축적 기간 (TS) 에서는 저레벨 전압 (VL) 으로 설정되어 있다. 그리고, 신호 전류 판독 기간 (TRO1, TRO2) 에서는, 제 1 p＋ 형 반도체 영역 (2) 은 신호선을 통해 외부 출력 회로에 전기적으로 접속되어 있기 때문에, 저레벨 전압 (VL) 에 가까운 저레벨 전위로 되어 있다. 또한, 리셋 드레인 단자 (RD) (ΦRD) 에 대해서는 프레임 기간 (TF) 을 통해 VRD (＞ VL) 가 인가되고 있다. 또한, 신호 전하 축적 기간 (TS) 에 있어서는, ΦRG = VL, ΦYL = VL, ΦXL = VLA 로 되어 있다.
그리고, 각 신호 전류 판독 기간 (TRO1, TRO2) 에 있어서, ΦYL = VH 로 됨으로써 접합 트랜지스터에 의해 신호 전류가 판독된다. 여기서 본 제 3 실시형태에 관련된 고체 촬상 장치에 의한 셔터 시간은, 신호 전하 축적 기간 (TS) 에 일치한다.
본 제 3 실시형태의 고체 촬상 장치에 의하면, 어느 신호선에 전기적으로 접속된 하나의 화소에 있어서의, 접합 트랜지스터에 의한 신호 전류 판독 동작, 포토다이오드에 축적된 신호 전하를 제거하는 리셋 동작이, 각각 전기적으로 분리된 제 1 p＋ 형 반도체 영역 (2), n＋ 형 반도체 영역 (4) 에서 실시되기 때문에, 하나의 화소 에 있어서의 리셋 동작 (리셋 기간 (TRS)) 을, 동일한 신호선에 전기적으로 접속된 다른 화소에 있어서의 신호 전류 판독 동작에 영향을 받지 않고, 프레임 기간 (TF) 에 있어서 임의로 설정할 수 있다. 이로써, 리셋 기간 (TRS) 과 신호 전류 판독 기간 (TRO2) 사이의 신호 전하 축적 기간 (TS) 의 설정의 자유도, 요컨대, 셔터 동작의 설정의 자유도가 높아진 고속 셔터 동작이 실현되게 된다.
(제 4 실시형태)
이하, 도 5 를 참조하면서, 본 발명의 제 4 실시형태에 관련된 고체 촬상 장치의 화소 (1b) 의 구조를 나타낸다. 도 5 에 나타내는 본 실시형태의 화소 구조는, 도 1 에 나타내는 제 1 실시형태의 화소 구조를 베이스로 한 것이다.
본 제 4 실시형태의 화소 구조는, 제 1 반도체층 (5a) 이, 리셋 드레인 단자 (RD) 에 전기적으로 접속된 n＋ 형 반도체 영역 (4), p 형 반도체 영역 (3), 신호 배선 단자 (XL) 에 전기적으로 접속된 n＋ 형 반도체 영역 (12) 에 의해 구성되어 있는 점이 제 1 실시형태의 화소 구조와 상이하다. 그리고, 도 5 에 나타내는 제 2 반도체층 (5b), 제 3 반도체층 (5c), 제 4 반도체층 (5d) 은, 도 1a 의 화소 구조와 동일한 구조이다.
여기서는, 접합 트랜지스터는, 도 5 를 참조하여, 화소 선택 배선 단자 (YL) 에 전기적으로 접속된 제 2 p＋ 형 반도체 영역 (9) 을 소스, 신호선에 전기적으로 접속된 n＋ 형 반도체 영역 (12) 근방의 p 형 반도체 영역 (3) 을 드레인, 포토다이오드의 n 형 반도체 영역 (8a, 8b) 을 게이트로 하여 형성되어 있다.
그리고, 고체 촬상 장치의 화소 영역으로 광 조사는, 신호 전하 축적 기간 (TS) (도 4 참조) 에 있어서, 화소 선택 배선 단자 (YL) 에 전기적으로 접속된 제 2 p＋ 형 반도체 영역 (9) 으로부터 광이 입사됨으로써 실시된다. 이 때, 광전 효과에 의해 발생한 신호 전하 (이 경우에는 자유 전자) 는, n 형 반도체 영역 (8a, 8b) 과, 제 2 반도체층 (5b) 상에 확장 형성된 p 형 반도체 영역 (3) 으로 이루어지는 포토다이오드에 축적된다 (신호 전하 축적 동작). 이 신호 전하 축적 기간 (TS) 에서는, MOS 트랜지스터의 게이트 도체 전극 (7a, 7b) 에, 저레벨의 오프 전압 (부 (負) 전압) 이 인가되고 있다.
그리고, 포토다이오드에 축적된 신호 전하량에 따라, n 형 반도체 영역 (8a, 8b) 에 인가되는 포토다이오드 전압 (게이트 전압) 이 변화한다. 그리고, 이 포토다이오드 전압에 의해 접합 트랜지스터의 채널 폭이 증감된다. 그리고, 상기 접합 트랜지스터의 n＋ 형 반도체 영역 (12) 과 제 2 p＋ 형 반도체 영역 (9) 사이 (소스·드레인 사이) 에 흐르는 신호 전류가 변화하고, 이 신호 전류가 신호 배선 단자 (XL) 로부터 출력 회로 (204) (도 1c 참조) 에 의해 전압 출력 (화소 신호) 으로서 판독된다 (신호 전류 판독 동작). 그리고, 포토다이오드에 축적된 신호 전하는, MOS 트랜지스터의 게이트 도체 전극 (7a, 7b) 에 고레벨의 온 전압 (정전압) 을 인가함으로써, 리셋 드레인인 n＋ 형 반도체 영역 (4) 을 통해 제거된다 (리셋 동작).
또한, 본 제 4 실시형태에 있어서, 제 3 p＋ 형 반도체 영역 (10a, 10b) 은, n 형 반도체 영역 (8a, 8b) 과, 제 3 반도체층 (5c) 내, 또한, 제 2 반도체층 (5b) 상에 확장 형성된 p 형 반도체 영역 (3) 으로 이루어지는 포토다이오드에 있어서 암전류 발생을 저감시키기 위한 것과, 이 포토다이오드에 축적된 신호 전하를 리셋 드레인인 n＋ 형 반도체 영역 (4) 으로 제거할 때에 발생하는 잔상이나 노이즈 발생을 억압하기 위한 것을 목적으로 하여 형성되어 있다.
또한, 도 5 에 나타내는 본 제 4 실시형태의 화소 구조에서는, 접합 트랜지스터에 의한 신호 전류의 판독은, 화소 선택 배선 단자 (YL) 에 전기적으로 접속된 제 2 p＋ 형 반도체 영역 (9) 에 고레벨 전압 (VH) 을 인가함과 함께, 신호 배선 단자 (XL) 에 전기적으로 접속된 n＋ 형 반도체 영역 (12) 을 저레벨 전압 (VL) 으로 함으로써 실행된다. 이 때문에, 접합 트랜지스터의 드레인인 p 형 반도체 영역 (3) 과 신호 배선 단자 (XL) 사이에, n＋ 형 반도체 영역 (21) 과 p 형 반도체 영역 (3) 으로부터 형성되고, 순방향 바이어스 상태가 되는 pn 다이오드가 존재한다. 이 때문에, 신호 전류 판독 동작에 있어서, 상기 접합 트랜지스터를 충분히 저항이 작은 순방향 전류 조건에서 동작을 시키려면, 화소 선택 배선 단자 (YL) 에 전기적으로 접속된 p＋ 형 반도체 영역 (9) 과 n＋ 형 반도체 영역 (12) 사이에, PN 접합의 순방향 저항을 충분히 작게 하기 위해서 적어도 0.7 V 이상의 전압을 인가하는 것이 필요해진다.
또한, 도 5 에 나타내는 본 제 4 실시형태의 화소 구조에서는, 신호 전하 축적 기간 (TS) 에 있어서, 제 1 반도체층 (5a) 상에 확장 형성된 p 형 반도체 영역 (3) 과, 그 p 형 반도체 영역 (3) 의 외주부를 둘러싸도록 형성된 절연막 (6a, 6b) 과, 제 3 배선 단자 (GRSL, GRSR) 에 각각 전기적으로 접속되어 있는 게이트 도체 전극 (7a, 7b) 을 갖는 MOS 트랜지스터의 게이트 도체 전극 (7a, 7b) 에 인가하는 전압을 변화시키고, 포토다이오드의 축적 신호 전하를 n＋ 형 반도체 영역 (4) 으로 제거하는 동작 (도 2(c) ∼ 도 2(f) 를 참조) 을 실시해도, 리셋 드레인인 n＋ 형 반도체 영역 (4) 뿐만 아니라, n＋ 형 반도체 영역 (4) 과 동일한 신호선에 전기적으로 접속되고, 같은 전위로 된 n＋ 형 반도체 영역 (12) 으로도 전하가 누설되기 때문에, 다이나믹 레인지의 확대 동작은 실현되지 않는다.
그러나, 본 제 4 실시형태에서는, 도 5 에 나타내는 화소 구조에 있어서, 리셋 동작에 있어서 포토다이오드에 축적된 신호 전하를 제거하기 위한 n＋ 형 반도체 영역 (4) 과, 접합 트랜지스터에 의한 신호 전류 판독 동작을 위한 n＋ 형 반도체 영역 (12) 이 p 형 반도체 영역 (3) 에 의해 전기적으로 분리되어 있다. 리셋 기간 (TRS) 을, 동일한 신호선에 전기적으로 접속된 다른 화소에 있어서의 신호 전류 판독 동작에 영향을 받지 않고, 프레임 기간 (TF) 에 있어서 임의로 설정할 수 있다. 이 때문에, 높은 자유도의 셔터 속도의 고속화를 실현할 수 있다.
(제 5 실시형태)
이하, 도 6 을 참조하면서, 본 발명의 제 5 실시형태에 관련된 고체 촬상 장치를 설명한다.
도 6(a) 는, 본 제 5 실시형태를, 도 1a 에 나타내는 제 1 실시형태의 화소 (1a) 에 적용한 예를 나타내고, 도 6(b) 는, 본 제 5 실시형태를, 도 5 에 나타내는 제 4 실시형태의 화소 (1b) 에 적용한 예를 나타내는 것이다.
도 6(a) 에 나타내는 고체 촬상 장치에서는, 신호 배선 단자 (XL) 에 전기적으로 접속된 제 1 p＋ 형 반도체 영역 (2) 과, 신호선 (S1) 에 전기적으로 접속된 외부의 주사 회로 또는 처리 회로에 형성된 MOS 트랜지스터 (M1) 의 소스 또는 드레인을 구성하는 반도체 영역 (13a, 13b) 이, 제 1 p＋ 형 반도체 영역 (2) 과 동일한 도전형의 p＋ 형 반도체 영역으로 되어 있다.
이 주사 회로 또는 처리 회로의 MOS 트랜지스터 (M1) 는, 예를 들어, 신호 전류 판독 기간 (TRO1, TRO2) (도 4 참조) 에 동기하여, MOS 트랜지스터 (M1) 의 게이트 단자 (SG1) 에 온 전압을 인가함으로써 출력 회로에 신호 전류를 도입하는 것이다.
도 6(b) 에 나타내는 고체 촬상 장치에서는, 신호 배선 단자 (XL) 에 전기적으로 접속된 n＋ 형 반도체 영역 (12) 과, 신호선 (S2) 에 전기적으로 접속된 주사 회로 또는 처리 회로에 형성된 MOS 트랜지스터 (M2) 의 소스 또는 드레인을 구성하는 반도체 영역 (14a, 14b) 이, n＋ 형 반도체 영역 (4) 과 동일한 도전형의 n＋ 형 반도체 영역으로 되어 있다.
본 제 5 실시형태에 있어서는, 신호선 (S1, S2) 에 전기적으로 접속되어 있는 화소 (1a, 1b) 의 반도체 영역 (2, 12) 의 도전형이, 각각 공통되는 신호선 (S1, S2) 에 전기적으로 접속되어 있는 외부의 주사 회로 또는 처리 회로의 MOS 트랜지스터 (M1, M2) 의 소스 및 드레인을 구성하는 반도체 영역 (13a, 13b, 14a, 14b) 과 동일한 도전형이다. 이로써, 신호선 (S1, S2) 에 전기적으로 접속되어 있는 화소 (1a, 1b) 의 반도체 영역과 공통되는 신호선에 전기적으로 접속되어 있는 외부의 주사 회로 또는 처리 회로의 MOS 트랜지스터의 소스 또는 드레인을 구성하는 반도체 영역이 전기적으로 동일한 도전형의 반도체 영역에서 일체화된다. 이 때문에, 화소와 외부 회로 사이에 있어서, 상이한 도전형의 반도체 영역에서 일체화되는 경우에 발생하는 전압 강하가 방지되고, 소비 전력의 저감이 실현된다.
(제 6 실시형태)
이하, 도 7 및 도 8 을 참조하면서, 본 발명의 제 6 실시형태에 관련된 고체 촬상 장치를 설명한다.
도 7 에, 도 1 에 나타내는 제 1 실시형태의 화소 (1a) 와, 이 화소 (1a) 의 각 배선 단자 (XL；RD；GRSL, GRSR；YL) 에 각각 전기적으로 접속된 신호선 (XL1, XL2；RD1, RD2；GRS1, GRS2；YL1, YL2) 을 나타낸다.
도 7 에 나타내는 바와 같이, 본 제 6 실시형태의 고체 촬상 장치에서는, 신호선 (XL1, XL2) 이 제 1 p＋ 형 반도체 영역 (2) 의 신호 배선 단자 (XL) 에 전기적으로 접속되어 있다. 리셋 드레인 배선 (RD1, RD2) 이, 리셋 드레인인 n＋ 형 반도체 영역 (4) 의 리셋 드레인 단자 (RD) 에 전기적으로 접속되어 있다. 리셋 게이트 배선 (GRS1, GRS2) 이 MOS 트랜지스터의 게이트 도체 전극 (7a, 7b) 에 전기적으로 접속된 리셋 게이트 단자 (GRSR, GRSL) 에 전기적으로 접속되어 있다. 화소 선택선 (YL1, YL2) 이 제 2 p＋ 형 반도체 영역 (9) 에 전기적으로 접속된 화소 선택 배선 단자 (YL) 에 전기적으로 접속되어 있다. 신호선 (XL1, XL2) 과 화소 선택선 (YL1, YL2) 은 서로 직교하고 있으며, 신호선 (XL1, XL2) 과 리셋 드레인 배선 (RD1, RD2) 은 서로 평행이다. 신호선 (XL1, XL2) 과 화소 선택선 (YL1, YL2) 은, 신호 전류 판독 동작에 있어서, XY 매트릭스 상에서 각 화소를 주사, 선택하기 위해서 서로 직교시킬 필요가 있다. 한편, 리셋 드레인 배선 (RD1, RD2) 에는, 신호선 (XL1, XL2) 과의 관계에 있어서 원리적으로 그러한 제한은 없고, 평행이 아니어도 되지만, 본 제 6 실시형태에서는 신호선 (XL1, XL2) 과 평행인 점에 특징이 있다.
도 7 에 나타내는 바와 같이, 본 제 6 실시형태의 화소 구조에서는, 제 1 반도체층 (5a) 에 있어서, 전기적으로 서로 분리된 제 1 p＋ 형 반도체 영역 (2), n＋ 형 반도체 영역 (4) 이 형성되어 있다. 그리고, 제 1 p＋ 형 반도체 영역 (2), n＋ 형 반도체 영역 (4) 의 각각이, 분리된 신호선 (XL1, XL2), 리셋 드레인 배선 (RD1, RD2) 에 전기적으로 접속됨과 함께, 또한 이들 배선을 통해 외부 회로로 인출되어 있다. 이 때문에, 신호선 (XL1, XL2) 과 리셋 드레인 배선 (RD1, RD2) 이 직교하는 경우, 이 직교한 다층 배선 구조를 화소에 장착할 필요가 있다. 이것은 고체 촬상 소자의 제조 공정을 복잡화시키고, 화소 밀도와 성능을 저하시키는 원인이 된다. 그러나, 본 제 6 실시형태의 화소 구조에서는, 상기 서술한 바와 같이, 본 제 6 실시형태의 화소 구조에서는, 신호선 (XL1, XL2) 과 리셋 드레인 배선 (RD1, RD2) 은 직교하기 때문에 그러한 제약은 없다.
도 8 에, 도 7 에 나타내는 화소 (1a) 와 동일한 화소 구조를 갖고, 서로 인접하는 2 개의 화소 (1c, 1d), 신호선, 리셋 드레인 배선, 리셋 게이트 배선, 화소 선택선을 나타낸다. 제 1 반도체층 (5a) (도 7 참조) 의 제 1 p＋ 형 반도체 영역 (2a, 2b), p 형 반도체 영역 (3a, 3b), 리셋 드레인인 n＋ 형 반도체 영역 (4a, 4b) 에, 각각 p＋ 형 반도체 영역 (2aa, 2bb), p 형 반도체 영역 (3aa, 3bb), n＋ 형 반도체 영역 (4aa, 4bb) 이 전기적으로 접속되어 있다.
그리고, 각 화소 (1c, 1d) 의 하방 영역에 있어서, 띠 형상 반도체 (15a) 가 p＋ 형 반도체 영역 (2aa), p 형 반도체 영역 (3aa), n＋ 형 반도체 영역 (4aa) 에 의해 구성됨과 함께, 띠 형상 반도체 (15b) 가 p＋ 형 반도체 영역 (2bb), p 형 반도체 영역 (3bb), n＋ 형 반도체 영역 (4bb) 에 의해 구성되어 있다.
여기서는, p＋ 형 반도체 영역 (2aa, 2bb) 이 신호선을 구성하고, n＋ 형 반도체 영역 (4aa, 4bb) 이 리셋 드레인 배선을 구성하고 있다. 또한, 각 띠 형상 반도체 (15a, 15b) 상에는, 섬 형상 구조를 갖는 화소 (1c, 1d) 가 형성되어 있다. MOS 트랜지스터의 게이트 전극 (16a, 16b) 은, p 형 반도체 영역 (3a, 3b) 의 외주부를 둘러싸도록 형성되어 있고, 이 게이트 전극 (16a, 16b) 은, 도 8 에서 수평 (좌우) 방향으로 연장되는 리셋 게이트 배선 (16) 에 전기적으로 접속되고, 외부로 인출되어 있다. 그리고, 띠 형상 반도체 (15a, 15b) 는, 리셋 게이트 배선 (16) 에 직교하고 있다.
또한, 제 2 p＋ 형 반도체 영역 (9a, 9b) 은, 화소 선택 배선 단자 (YL) (도 5 참조) 에 전기적으로 접속되고, 포토다이오드의 외주부의 일부 또는 모두를 둘러싸는 도체 전극 (17a, 17b) 에 전기적으로 접속되어 있다. 그리고, 도체 전극 (17a, 17b) 은 화소 선택 도체 배선 (17) 에 전기적으로 접속되고, 외부 (수직 방향 주사 회로) 로 인출되어 있다. 그리고, 띠 형상 반도체 (15a, 15b) 는, 화소 선택 도체 배선 (17) 에 직교하고 있다.
이로써, 본 제 6 실시형태의 화소 구조에 의하면, 신호선인 p＋ 형 반도체 영역 (2aa, 2bb) 과, 리셋 드레인 배선인 n＋ 형 반도체 영역 (4aa, 4bb) 은, 복잡한 다층 배선 구조를 사용하지 않고, 화소의 감광 영역의 수직 방향을 따라 서로 평행한 상태에서 외부로 인출된다. 또한, 리셋 게이트 배선 (16) 과 화소 선택 도체 배선 (17) 도 동일하게, 복잡한 다층 배선 구조를 사용하지 않고, 화소의 감광 영역의 수직 방향을 따라 서로 평행한 상태에서 외부로 인출된다.
(제 7 실시형태)
이하, 도 9 및 도 10(a) ∼ 도 10(e) 를 참조하면서, 제 7 실시형태에 관련된 고체 촬상 장치를 설명한다.
도 9 에 나타내는 화소 (1b) 의 구조는, 도 5 에 나타내는 제 4 실시형태의 화소 (1b) 의 구조와 이하에 나타내는 점 이외에는 거의 동일하다.
즉, 도 5 에 나타내는 화소 구조에서는, MOS 트랜지스터의 게이트 도체 전극 (7a, 7b) 이, 섬 형상 구조로 된 제 2 반도체층 (5b) 의 외주를 둘러싸는 일체적으로 고리띠 형상으로 형성되어 있는 반면, 도 9 에 나타내는 화소 구조에서는, 게이트 도체 전극 (18a, 18b) 이 섬 형상 구조의 좌우 측면에서 전기적으로 분리되어 형성되어 있다. 또한, 게이트 도체 전극 (18a) 이 각각 리셋 게이트 배선 (GRSL1, GRSL2) 에 전기적으로 접속됨과 함께, 게이트 도체 전극 (18b) 이 리셋 게이트 배선 (GRSR1, GRSR2) 에 전기적으로 접속되어 있다. 여기서, 게이트 도체 전극 (18b) 은 리셋 동작시에 온 전압 (정전압) 을 인가하기 위해서 사용된다.
그리고, 이들 리셋 게이트 배선 (GRSL1, GRSL2, GRSR1, GRSR2) 은, 신호 전류용의 n＋ 형 반도체 영역 (12) 의 신호 배선 단자 (XL) 에 전기적으로 접속된 신호선 (XL1, XL2) 과, 리셋 드레인인 n＋ 형 반도체 영역 (4) 의 리셋 드레인 단자 (RD) 에 전기적으로 접속된 리셋 드레인 배선 (RD1, RD2) 과 동일한 방향으로 전기적으로 접속되고, 외부로 취출되어 있다. MOS 트랜지스터의 도체 전극 (18b) 에 전기적으로 접속되는 리셋 게이트 단자 (GRSR) 에 리셋 게이트 배선 (GRSR1, GRSR2) 이 전기적으로 접속되어 있다. 제 2 p＋ 형 반도체 영역 (9) 에 전기적으로 접속된 화소 선택 배선 단자 (YL) 에 화소 선택선 (YL1, YL2) 이 전기적으로 접속되어 있다. 신호선 (XL1, XL2) 과 화소 선택선 (YL1, YL2) 은 직교하도록 배선되어 있다.
도 9 에 나타내는 바와 같이, 신호선 (XL1, XL2) 과 도체 전극 (18a) 에 전기적으로 접속된 리셋 게이트 배선 (GRSL1, GRSL2) 이 동일한 화소 측면측 (도 9 에서는 화소의 좌측) 에 형성되고, 리셋 드레인 배선 (RD1, RD2) 과 도체 전극 (18b) 에 전기적으로 접속된 리셋 게이트 배선 (GRSR1, GRSR2) 이 동일한 화소 측면측 (도 9 에서는 화소의 우측) 에 형성되어 있다. 또한, 리셋 게이트 배선 (GRSL1, GRSL2), 리셋 게이트 배선 (GRSR1, GRSR2) 은, 서로 동일 방향으로 연장되도록 배선되어 있다. 도 9 에 나타내는 구성은, 도 8 에 나타내는 띠 형상 반도체 (15a, 15b) 를, 화소 구조에 있어서의 제 1 반도체층 (5a) 과 제 2 반도체층 (5b) 까지 연장시켜, 각각, 제 1 반도체층 (5a), 제 2 반도체층 (5b) 과 일체화하여 띠 형상으로 형성함으로써 실현할 수 있다. 여기서는, 도 8 을 참조하여, 화소 구조의 제 1 반도체층 (5a) 에 있어서, 띠 형상 반도체 (15a, 15b) 에 있어서의 p＋ 형 반도체 영역 (2aa, 2bb) 이 제 1 p＋ 형 반도체 영역 (2a, 2b) 과 일체화되고, 새롭게 제 1 p＋ 형 반도체 영역 (2) 이 형성됨과 함께, 띠 형상 반도체 (15a, 15b) 에 있어서의 n＋ 형 반도체 영역 (4aa, 4bb) 이 n＋ 형 반도체 영역 (4) 과 일체화되고, 새롭게 n＋ 형 반도체 영역 (4) 이 형성된다.
도 10(a) ∼ 도 10(e) 에, 도 9 에 나타내는 고체 촬상 장치에, 상기 서술한 다이나믹 레인지 확대 동작을 적용하였을 때의 화소의 전위 분포의 시간 변화를 나타낸다. 리셋 게이트인 게이트 도체 전극 (18b) 에는, 도 2(b) 에 나타내는 파형 (ΦRG) 의 전압이 인가되고 있다.
도 10(a) 에, 도 9 중의 A-B-C-D 선을 따른 화소의 단면도를 나타낸다. 도 10(a) 의 B-C 선은, 포토다이오드의 n 형 반도체 영역 (8a, 8b) 이, 섬 형상으로 형성된 제 3 반도체층 (5c) 의 외주부를 따른 링 형상인 것에 기초하는 것이다. 또한, 게이트 도체 전극 (18a) 과 게이트 도체 전극 (18b) 은, 띠 형상 반도체 (15a, 15b) 에 있어서의 p＋ 형 반도체 영역 (2aa, 2bb) 이 제 1 p＋ 형 반도체 영역 (2a, 2b) 과 일체화되는 부분측 (제 1 p＋ 형 반도체 영역 (2) 측) 과, 띠 형상 반도체 (15a, 15b) 에 있어서의 n＋ 형 반도체 영역 (4aa, 4bb) 이 n＋ 형 반도체 영역 (4) 과 일체화되는 부분측 (n＋ 형 반도체 영역 (4) 측) 에서, 서로 전기적으로 분리되어 있다 (도 8 참조).
먼저, 도 10(b) 에 나타내는 바와 같이, 제 1 신호 전하 축적 기간 (T1) (도 2(b) 참조) 내에 있어서의 초기 기간에서는, 광 조사에 의해 발생한 신호 전하 (자유 전자) (19a) 가, 포토다이오드의 n 형 반도체 영역 (8a, 8b) 에 축적된다. 이 때, 게이트 도체 전극 (18b) 하의 p 형 반도체 영역 (3) 의 채널 전위가 중간 레벨 전위 (ψM) (이 때의 게이트 도체 전극 (18a, 18b) 으로의 인가 전압 = 중간 레벨 전압 (VM)) 이고, 게이트 도체 전극 (18a) 하의 p 형 반도체 영역 (3) 의 채널 전위가 저레벨 전위 (ψL) 이다. 이 상태에서는, 포토다이오드에 축적되는 신호 전하 (19b) 의 전하량은 광 조사에 따라 서서히 증가한다.
계속해서, 도 10(c) 에 나타내는 바와 같이, 광 강도가 소정의 임계값 레벨보다 높아지면, 축적된 신호 전하 (19b) 의 일부가 게이트 도체 전극 (18b) 하의 p 형 반도체 영역 (3) 의 채널 전위가 중간 레벨 전위 (ψM) 를 초과하여, 잉여의 신호 전하 (19b) 로서 리셋 드레인인 n＋ 형 반도체 영역 (4) 으로 제거된다. 이 상태에서는, 포토다이오드에 축적되는 신호 전하 (19b) 의 전하량은, 광 조사의 조사 강도 (L) 가 소정의 조사 강도 (Lk) 보다 높아져도 증가하지 않는다 (도 3 참조).
계속해서, 도 10(d) 에 나타내는 바와 같이, 제 2 신호 전하 축적 기간 (T2) 에서는, 리셋 게이트인 게이트 도체 전극 (18b) 에, 저레벨 전압 (VL) 이 인가되고, 게이트 도체 전극 (18b) 하의 p 형 반도체 영역 (3) 의 채널 전위가 저레벨 전위 (ψL) 가 됨으로써, 채널 전위의 신호 전하에 대한 포텐셜이 낮아지고, 축적되는 신호 전하 (19c) 는 리셋 드레인인 n＋ 형 반도체 영역 (4) 으로 제거되지 않고 포토다이오드에 축적된다.
계속해서, 도 10(e) 에 나타내는 바와 같이, 리셋 기간 (T3) 에서는, 게이트 도체 전극 (18b) 에, 고레벨 전압 (VH) 이 인가되고, 게이트 도체 전극 (18b) 하의 p 형 반도체 영역 (3) 의 채널 전위가 고레벨 전위 (ψH) 가 됨으로써, 채널 전위의 신호 전하에 대한 포텐셜이 높아지고, 포토다이오드에 축적되어 있던 신호 전하 (19d, 19e) 는, 리셋 드레인인 n＋ 형 반도체 영역 (4) 으로 제거된다.
상기 서술한 바와 같이, 도 10(b) ∼ 도 10(e) 에 나타내는 기간에 있어서, 신호선에 전기적으로 접속된 n＋ 형 반도체 영역 (12) 과 포토다이오드 사이에 위치하는 게이트 도체 전극 (18a) 에는, 저레벨 전압 (VL) 이 인가되기 때문에, 저레벨 전압 (VL) 에 가까운 전위로 되어 있는 n＋ 형 반도체 영역 (12) 으로부터 포토다이오드로의 자유 전자의 주입이 방지된다.
이와 같이, 본 제 7 실시형태의 고체 촬상 소자에서는, n＋ 형 반도체 영역 (12) 으로부터 포토다이오드로의 자유 전자의 주입이 방지되기 때문에, 신호선에 n＋ 형 반도체 영역 (12) 이 전기적으로 접속되어 있는 화소 구조에 있어서도, 조사 강도 (Lk) 와 조사 강도 (L2) 사이의 조사 강도에 대하여 신호 전류 판독량이 저하되게 된다 (도 3 참조). 이 결과, 노이즈 레벨이 동일하면, 다이나믹 레인지가 확대되게 된다.
또한, 상기 제 1 ∼ 제 7 실시형태에서는, 1 개 또는 2 개의 화소를 사용하여 고체 촬상 소자의 구조 및 동작에 대하여 설명하였다. 그러나 이것에 한정되지 않고, 본 발명의 기술적 사상은, 복수의 화소가 1 차원 또는 2 차원상으로 배열된 고체 촬상 장치에 적용할 수 있는 것은 물론이다.
도 1 에 나타내는 제 1 실시형태에서는, 제 1 p＋ 형 반도체 영역 (2) 이 신호선에 전기적으로 접속되고, 제 2 p＋ 형 반도체 영역 (9) 이 화소 선택선에 전기적으로 접속된 경우에 대하여 설명하였다. 그러나 이것에 한정되지 않고, 신호 전류 판독 동작에 있어서 화소를 XY 어드레스할 수 있으면 되기 때문에, 제 1 p＋ 형 반도체 영역 (2) 이 화소 선택선에, 제 2 p＋ 형 반도체 영역 (9) 이 신호선에 각각 전기적으로 접속되어 있어도 된다.
상기 제 1 ∼ 제 7 실시형태에서는, 화소 중의 반도체 영역의 도전형은, 각각, n 형, n＋ 형, p 형, p＋ 형 반도체 영역에 고정하였다. 그러나 이것에 한정되지 않고, 각 실시형태에 있어서, 화소 중의 각 반도체 영역의 도전형은, 상기 제 1 ∼ 제 7 실시형태에서 나타낸 반도체 영역에 대하여, 각각 반대의 도전형을 나타내는 p 형, p＋ 형, n 형, n＋ 형의 반도체 영역으로 해도 된다.
도 2(a) ∼ 도 2(f) 에 나타내는 제 2 실시형태에서는, 포토다이오드에 신호 전하를 축적하는 신호 전하 축적 기간 (T1) 에 있어서, 제 1 반도체층 (5a) 상에 확장 형성된 p 형 반도체 영역 (3), 절연막 (6a, 6b), 및 게이트 도체 전극 (7a, 7b) 으로 이루어지는 MOS 트랜지스터의 게이트 도체 전극 (7a, 7b) 에 인가하는 전압을 제 1 신호 전하 축적 기간 (T1) 에서 중간 레벨 전압 (VM), 제 2 신호 전하 축적 기간 (T2) 에서는 저레벨 전압 (VL), 리셋 기간 (T3) 에서는 고레벨 전압 (VH) 을 인가하였다. 그러나 이것에 한정되지 않고, MOS 트랜지스터의 게이트 도체 전극 (7a, 7b) 에 인가하는 전압은, 중간 레벨 전압 (VM) 을 시간적으로 변화시키도록 해도 된다. 또한, 제 1 신호 전하 축적 기간 (T1), 및 제 2 신호 전하 축적 기간 (T2) 에 있어서, 복수의 펄스 형상의 전압을 인가함으로써, 조사 강도 (L) 에 대한 전압 출력 (Vout) 을 제어해도 된다.
상기 제 1 ∼ 제 7 실시형태에서는, 복수의 화소는 1 차원 또는 2 차원상으로 배치함과 함께, 각 화소를 잇는 배선은 직선 형상으로 하였다. 그러나 이것에 한정되지 않고, 복수의 화소는 지그재그 형상으로 배치해도 된다.
상기 제 1 ∼ 제 7 실시형태에서는, MOS 트랜지스터의 채널은 제 2 반도체층 (5b) 의 p 형 반도체 영역 (3) 에 전계에 의해 형성하였다 (인핸스먼트형). 그러나 이것에 한정되지 않고, MOS 트랜지스터의 채널은, 예를 들어, 당해 p 형 반도체 영역 (3) 에 이온 주입 등으로 불순물을 주입하는 것 (디프리션형) 에 의해 형성할 수도 있다.
상기 제 1 실시형태에서는, 화소 선택 배선 단자 (YL) 에 전기적으로 접속된 제 2 p＋ 형 반도체 영역 (9) 이 소스로서 기능하고, 신호 배선 단자 (XL) 에 전기적으로 접속된 제 1 p＋ 형 반도체 영역 (2) 이 드레인으로서 기능하는 접합 트랜지스터를 형성하였다. 이것에 한정되지 않고, 접합 트랜지스터는, 화소 선택 배선 단자 (YL) 에 전기적으로 접속된 제 2 p＋ 형 반도체 영역 (9) 이 드레인으로서 기능하고, 신호 배선 단자 (XL) 에 전기적으로 접속된 제 1 p＋ 형 반도체 영역 (2) 이 소스로서 기능하도록 해도 된다.
상기 제 1 ∼ 제 7 실시형태에서는, 광 조사에 의해 화소 내에서 신호 전하를 발생하는 고체 촬상 장치에 대하여 설명하였다. 그러나 이것에 한정되지 않고, 본 발명의 기술적 사상은, 가시광, 자외선, 적외선, X 선, 방사선, 전자선 등의 전자 에너지파의 조사에 의해 화소에 신호 전하가 발생하는 것에도 적용할 수 있다.
상기 제 1 ∼ 제 7 실시형태에서는, 적어도 제 3 반도체층 (5c) 과, 제 4 반도체층 (5d) 을 원주 형상의 섬 형상 구조 내에 형성하였다. 그러나 이것에 한정되지 않고, 이 섬 형상 반도체는, 육각형 등의 다각형, 또는 다른 형상이어도 된다.
상기 제 1 ∼ 제 7 실시형태에서는, 신호 배선 단자 (XL), 리셋 드레인 단자 (RD), 화소 선택 배선 단자 (YL), 리셋 게이트 단자 (GRSR, GRSL) 를 각각 도면 중에 나타냈다. 그러나 이것에 한정되지 않고, 이들 단자는, 본 발명의 기술적 사상의 이해를 돕기 위해서 형성한 것으로, 실제의 고체 촬상 소자에서는, 배선 또는 반도체 영역과 일체적으로 형성된다.
또한, 본 발명은, 본 발명의 광의의 정신과 범위를 일탈하지 않고, 여러 가지 실시형태 및 변형이 가능한 것이다. 또한, 상기 서술한 실시형태는, 본 발명의 일 실시예를 설명하기 위한 것이며, 본 발명의 범위를 한정하는 것은 아니다.
1a : 화소
2, 12, 2a, 2b, 2aa, 2bb : p＋ 형 반도체 영역 (제 1 p＋ 형 반도체 영역)
3, 3a, 3b, 3aa, 3bb, 22 : p 형 반도체 영역 (제 2 반도체 영역)
3i : 진성 (i 형) 반도체 영역 (제 2 반도체 영역)
4, 4a, 4b, 4aa, 4bb : 리셋 드레인인 n＋ 형 반도체 영역
5a : 제 1 반도체층
5b : 제 2 반도체층
5c : 제 3 반도체층
5d : 제 4 반도체층
6a, 6b, 23a, 23b : 절연막
7a, 7b, 13a, 13b, 18a, 18b, 24a, 24b : 게이트 도체 전극
8a, 8b, 25a, 25b : 포토다이오드에 있어서의 n 형 반도체 영역
9, 9a, 9b : p＋ 형 반도체 영역 (제 2 p＋ 형 반도체 영역)
10a, 10b : 제 2 p＋ 형 반도체 영역에 전기적으로 접속된 p＋ 형 반도체 영역 (제 3 p＋ 형 반도체 영역)
11a, 11b, 11c, 11d, 11e, 19a, 19b, 19c, 19d, 19e : 신호 전하
12 : 신호선에 전기적으로 접속된 n＋ 형 반도체 영역
XL : 신호 배선 단자
RD : 리셋 드레인 단자
GRSL1, GRSL2, GRSR1, GRSR2 : 도체 배선
GRSR, GRSL : MOS 트랜지스터의 리셋 게이트 단자
YL : 화소 선택 배선 단자
XL1, XL2 : 신호선 (배선)
RD1, RD2 : 리셋 드레인 배선
YL1, YL2 : 화소 선택선 (배선)
GRS1, GRS2, GRSR1, GRSR2 : 리셋 게이트 배선
21 : n＋ 형 신호 배선층
26 : p＋ 형 반도체층
27a, 27b : 화소 선택선
20 : 섬 형상 반도체
2, 12, 2a, 2b, 2aa, 2bb : p＋ 형 반도체 영역 (제 1 p＋ 형 반도체 영역)
3, 3a, 3b, 3aa, 3bb, 22 : p 형 반도체 영역 (제 2 반도체 영역)
3i : 진성 (i 형) 반도체 영역 (제 2 반도체 영역)
4, 4a, 4b, 4aa, 4bb : 리셋 드레인인 n＋ 형 반도체 영역
5a : 제 1 반도체층
5b : 제 2 반도체층
5c : 제 3 반도체층
5d : 제 4 반도체층
6a, 6b, 23a, 23b : 절연막
7a, 7b, 13a, 13b, 18a, 18b, 24a, 24b : 게이트 도체 전극
8a, 8b, 25a, 25b : 포토다이오드에 있어서의 n 형 반도체 영역
9, 9a, 9b : p＋ 형 반도체 영역 (제 2 p＋ 형 반도체 영역)
10a, 10b : 제 2 p＋ 형 반도체 영역에 전기적으로 접속된 p＋ 형 반도체 영역 (제 3 p＋ 형 반도체 영역)
11a, 11b, 11c, 11d, 11e, 19a, 19b, 19c, 19d, 19e : 신호 전하
12 : 신호선에 전기적으로 접속된 n＋ 형 반도체 영역
XL : 신호 배선 단자
RD : 리셋 드레인 단자
GRSL1, GRSL2, GRSR1, GRSR2 : 도체 배선
GRSR, GRSL : MOS 트랜지스터의 리셋 게이트 단자
YL : 화소 선택 배선 단자
XL1, XL2 : 신호선 (배선)
RD1, RD2 : 리셋 드레인 배선
YL1, YL2 : 화소 선택선 (배선)
GRS1, GRS2, GRSR1, GRSR2 : 리셋 게이트 배선
21 : n＋ 형 신호 배선층
26 : p＋ 형 반도체층
27a, 27b : 화소 선택선
20 : 섬 형상 반도체
Claims (6)
- 복수의 화소가 화소 영역에 배열되어 이루어지는 고체 촬상 장치로서,
상기 화소는,
기판 상에 형성한 제 1 반도체 영역과, 그 제 1 반도체 영역에 접하여 형성한 제 2 반도체 영역과, 그 제 2 반도체 영역에 접하여 형성하고, 상기 제 1 반도체 영역으로부터 분리되어 있는 제 3 반도체 영역으로 이루어지는, 제 1 반도체층과,
상기 제 1 반도체층 상에 형성되고, 상기 제 2 반도체 영역과, 그 제 2 반도체 영역의 외주부에 절연막을 개재하여 형성하는 도체 전극으로 이루어지는 제 2 반도체층과,
상기 제 2 반도체층 상에 형성되고, 상기 제 2 반도체 영역과, 그 제 2 반도체 영역의 외주부에 형성하는 제 4 반도체 영역으로 이루어지는 제 3 반도체층과,
상기 제 3 반도체층 상에 형성되고, 상기 제 2 반도체 영역에 접하는 제 5 반도체 영역으로 이루어지는, 제 4 반도체층을 갖고,
전자 에너지파의 조사에 의해, 상기 화소 내에 발생한 신호 전하를 축적하는 포토다이오드가, 상기 제 3 반도체층에 있는, 상기 제 2 반도체 영역과, 상기 제 4 반도체 영역에 의해 형성되고,
상기 포토다이오드에 축적된 신호 전하의 양에 따라 변화하는 신호 전류를 측정함으로써 화소 신호를 판독하는 접합 트랜지스터가, 게이트인 상기 제 4 반도체 영역과, 채널인 상기 제 2 반도체 영역과, 일방이 드레인으로 되고, 타방이 소스로 되는 상기 제 1 반도체 영역 및 상기 제 5 반도체 영역에 의해 형성되고,
상기 포토다이오드에 축적된 신호 전하를, 상기 제 3 반도체 영역으로 제거하는 MOS 트랜지스터가, 게이트인 상기 도체 전극과, 채널인 상기 제 2 반도체 영역과, 드레인인 상기 제 3 반도체 영역에 의해 형성하고 있는 것을 구비하고,
상기 제 1 반도체 영역은, 상기 화소 영역의 외측에 배치된 제 1 외부 회로와 전기적으로 접속되고,
상기 제 3 반도체 영역은, 상기 화소 영역의 외측에 배치된 제 2 외부 회로에 전기적으로 접속되고,
상기 도체 전극은, 상기 도체 전극이 상기 화소 영역의 외측에 배치된 제 3 외부 회로와 전기적으로 접속되고,
상기 제 5 반도체 영역은, 상기 화소 영역의 외측에 배치된 제 4 외부 회로와 전기적으로 접속되어 있고,
적어도 상기 제 3 반도체층 및 제 4 반도체층에 의해, 섬 형상 구조가 형성되어 있는 것을 특징으로 하는 고체 촬상 장치. - 제 1 항에 있어서,
상기 제 1 반도체 영역 및 상기 제 5 반도체 영역은, 동일한 도전형으로 됨과 함께, 상기 제 2 반도체 영역은 상기 제 1 반도체 영역과 동일한 도전형 또는 실질적인 진성형이고, 상기 제 3 반도체 영역 및 상기 제 4 반도체 영역은, 상기 제 1 반도체 영역과 반대의 도전형으로 되어 있는 것을 특징으로 하는 고체 촬상 장치. - 제 1 항 또는 제 2 항에 있어서,
상기 다이오드에 신호 전하를 축적하는 기간에 있어서, 상기 MOS 트랜지스터의 상기 도체 전극에 시간적으로 변화하는 전압을 인가함으로써, 상기 신호 전하를 상기 제 1 반도체 영역으로 누설시키지 않고, 상기 제 3 반도체 영역으로 제거하는 수단을 갖는 것을 특징으로 하는 고체 촬상 장치. - 제 1 항 또는 제 2 항에 있어서,
상기 제 1 반도체층의 상기 기판측에, 상기 제 5 반도체 영역과 상기 제 4 외부 회로를 전기적으로 접속하는 배선이 연장되는 방향에 직교하는 띠 형상의 제 5 반도체층이 형성되고,
상기 제 5 반도체층 내에는, 상기 제 1 반도체 영역에 접속되고, 당해 제 1 반도체 영역과 동일한 도전형의 제 6 반도체 영역과,
상기 제 2 반도체 영역에 접속되고, 상기 제 2 반도체 영역과 동일한 도전형의 제 7 반도체 영역과,
상기 제 3 반도체 영역에 접속되고, 당해 제 3 반도체 영역과 동일한 도전형의 제 8 반도체 영역이 형성되어 있는 것을 특징으로 하는 고체 촬상 장치. - 제 4 항에 있어서,
상기 제 1 반도체층 및 상기 제 2 반도체층이, 모두 상기 제 5 반도체층과 일체화되어 띠 형상으로 형성되고,
상기 제 5 반도체층에 있어서, 상기 제 6 반도체 영역은 상기 제 1 반도체 영역과 일체화됨과 함께, 상기 제 8 반도체 영역은 상기 제 3 반도체 영역과 일체화되어 있고,
상기 MOS 트랜지스터의 상기 도체 전극이, 상기 제 5 반도체층에 있어서의 상기 제 6 반도체 영역이 상기 제 1 반도체 영역에 일체화되는 부분측과, 상기 제 5 반도체층에 있어서의 상기 제 8 반도체 영역이 상기 제 3 반도체 영역에 일체화되는 부분측으로, 서로 전기적으로 분리되어 있는 것을 특징으로 하는 고체 촬상 장치. - 제 1 항 또는 제 2 항에 있어서,
상기 제 1 반도체 영역에 상기 제 1 외부 회로에 있어서의 MOS 트랜지스터가 전기적으로 접속되고, 그 MOS 트랜지스터의 소스 및 드레인이, 상기 제 1 반도체 영역과 동일한 도전형의 반도체로부터 형성되어 있는 것을 특징으로 하는 고체 촬상 장치.
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JPJP-P-2010-173003 | 2010-07-30 | ||
| JP2010173003 | 2010-07-30 | ||
| JP2010276403A JP5054183B2 (ja) | 2010-07-30 | 2010-12-10 | 固体撮像装置 |
| JPJP-P-2010-276403 | 2010-12-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20120022545A KR20120022545A (ko) | 2012-03-12 |
| KR101255457B1 true KR101255457B1 (ko) | 2013-04-17 |
Family
ID=45904349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020110064185A KR101255457B1 (ko) | 2010-07-30 | 2011-06-30 | 고체 촬상 장치 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP5054183B2 (ko) |
| KR (1) | KR101255457B1 (ko) |
| TW (1) | TW201205797A (ko) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006024799A (ja) | 2004-07-08 | 2006-01-26 | Sharp Corp | 固体撮像装置およびその製造方法 |
| JP2007134562A (ja) | 2005-11-11 | 2007-05-31 | Sharp Corp | 固体撮像装置およびそれの製造方法 |
| KR101011518B1 (ko) | 2007-09-12 | 2011-02-07 | 니혼 유니산티스 에렉트로닉스 가부시키가이샤 | 고체촬상소자 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02224481A (ja) * | 1989-02-27 | 1990-09-06 | Hitachi Ltd | 増幅型固体撮像素子 |
| JPH04154167A (ja) * | 1990-10-18 | 1992-05-27 | Fuji Xerox Co Ltd | 半導体装置 |
| JPH0685226A (ja) * | 1992-09-07 | 1994-03-25 | Nec Corp | 接合電界効果型固体撮像装置 |
| JP3008163B2 (ja) * | 1995-08-24 | 2000-02-14 | エルジイ・セミコン・カンパニイ・リミテッド | 固体撮像素子及びその製造方法 |
| JPH09246514A (ja) * | 1996-03-12 | 1997-09-19 | Sharp Corp | 増幅型固体撮像装置 |
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-
2010
- 2010-12-10 JP JP2010276403A patent/JP5054183B2/ja active Active
-
2011
- 2011-06-30 KR KR1020110064185A patent/KR101255457B1/ko active IP Right Grant
- 2011-07-15 TW TW100125047A patent/TW201205797A/zh unknown
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| KR101109088B1 (ko) | 2007-09-12 | 2012-01-31 | 유니산티스 일렉트로닉스 싱가포르 프라이빗 리미티드 | 고체촬상소자 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2012050055A (ja) | 2012-03-08 |
| JP5054183B2 (ja) | 2012-10-24 |
| KR20120022545A (ko) | 2012-03-12 |
| TW201205797A (en) | 2012-02-01 |
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| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
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| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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