JPH0685226A - 接合電界効果型固体撮像装置 - Google Patents
接合電界効果型固体撮像装置Info
- Publication number
- JPH0685226A JPH0685226A JP4237912A JP23791292A JPH0685226A JP H0685226 A JPH0685226 A JP H0685226A JP 4237912 A JP4237912 A JP 4237912A JP 23791292 A JP23791292 A JP 23791292A JP H0685226 A JPH0685226 A JP H0685226A
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- Japan
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- type region
- conductivity type
- conductivity
- region
- jfet
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Abstract
(57)【要約】
【目的】画素に増幅機能を持たせ、低照度における画質
劣化を改善する。 【構成】ＮチャネルＪＦＥＴのゲイト領域の電位をその
周囲に設けたトランスファゲイト，リセットドレインお
よびチャネル領域に隣接して設けたスイッチングトラン
ジスタより制御することが可能な複合トランジスタを光
電変換素子とした。
劣化を改善する。 【構成】ＮチャネルＪＦＥＴのゲイト領域の電位をその
周囲に設けたトランスファゲイト，リセットドレインお
よびチャネル領域に隣接して設けたスイッチングトラン
ジスタより制御することが可能な複合トランジスタを光
電変換素子とした。
Description
【０００１】
【産業上の利用分野】本発明は接合電界効果型固体撮像
装置に関する。
装置に関する。
【０００２】
【従来の技術】従来の固体撮像装置は、大きく分けてＭ
ＯＳ型固体撮像装置とＣＣＤ型固体撮像装置がある。図
５はＭＯＳ型固体撮像の回路図である。この装置は垂直
シフトレジスタ５０１，水平シフトレジスタ５０２，光
ダイオードＰＤ，各光ダイオードの垂直，水平両走査用
に設けられた二個のＭＯＳトランジスタスイッチＴｖ
（垂直），Ｔｈ（水平），さらに各水平信号線５０３に
は各水平素子読み取り直前に水平信号線５０３をビデオ
バイアスＶｒにリセットするトランジスタＴｒ，トラン
ジスタＴｒをオンするためのリセット信号線Ｒｐ，さら
に各水平映像信号の映像増幅器５０４への入力，非入力
をコントロールするためのスイッチＳｖよりなる。
ＯＳ型固体撮像装置とＣＣＤ型固体撮像装置がある。図
５はＭＯＳ型固体撮像の回路図である。この装置は垂直
シフトレジスタ５０１，水平シフトレジスタ５０２，光
ダイオードＰＤ，各光ダイオードの垂直，水平両走査用
に設けられた二個のＭＯＳトランジスタスイッチＴｖ
（垂直），Ｔｈ（水平），さらに各水平信号線５０３に
は各水平素子読み取り直前に水平信号線５０３をビデオ
バイアスＶｒにリセットするトランジスタＴｒ，トラン
ジスタＴｒをオンするためのリセット信号線Ｒｐ，さら
に各水平映像信号の映像増幅器５０４への入力，非入力
をコントロールするためのスイッチＳｖよりなる。
【０００３】次にこの固体撮像装置の動作について述べ
る。まず最上段の垂直走査線５０５に垂直シフトレジス
タ５０１からパルス電圧を与え最上段のトランジスタＴ
ｖをすべてオン状態にする。次にリセットトランジスタ
Ｔｒをリセット信号Ｒｐによってオン状態にすることに
よって、水平信号線の電位をビデオバイアスＶｒにセッ
トする。次にトランジスタＴｒをオフした後水平トラン
ジスタ５０２からの出力によって左端のＭＯＳトランジ
スタＴｈを働らかせて映像信号信号を読みだす。ここで
再びトランジスタＴｒをオン、オフして水平信号線の電
位をビデオバイアスＶｒにセットする。次に第一段の左
から２個目の画素のトランジスタＴｈを働らかせて映像
信号を読み出す。このような操作を右端まで行ない一段
目の映像出力を映像増幅器５０４から得る。次に垂直シ
フトレジスタの出力を第２段目に映し、第１段と同様の
操作を行ない第２段目の出力を得る。このような操作を
最下段まで行ない、垂直ブランキング期間後第１段から
全く同じようにして出力信号の読み出しを行なう。以上
の操作によって、光ダイオードＰＤへの光入射によって
発生した電子は映像増幅器５０４に送られ映像信号とな
る。しかし光によって発生した電子は光ダイオードから
映像増幅器５０４まで、全く増幅されることなく送られ
る。
る。まず最上段の垂直走査線５０５に垂直シフトレジス
タ５０１からパルス電圧を与え最上段のトランジスタＴ
ｖをすべてオン状態にする。次にリセットトランジスタ
Ｔｒをリセット信号Ｒｐによってオン状態にすることに
よって、水平信号線の電位をビデオバイアスＶｒにセッ
トする。次にトランジスタＴｒをオフした後水平トラン
ジスタ５０２からの出力によって左端のＭＯＳトランジ
スタＴｈを働らかせて映像信号信号を読みだす。ここで
再びトランジスタＴｒをオン、オフして水平信号線の電
位をビデオバイアスＶｒにセットする。次に第一段の左
から２個目の画素のトランジスタＴｈを働らかせて映像
信号を読み出す。このような操作を右端まで行ない一段
目の映像出力を映像増幅器５０４から得る。次に垂直シ
フトレジスタの出力を第２段目に映し、第１段と同様の
操作を行ない第２段目の出力を得る。このような操作を
最下段まで行ない、垂直ブランキング期間後第１段から
全く同じようにして出力信号の読み出しを行なう。以上
の操作によって、光ダイオードＰＤへの光入射によって
発生した電子は映像増幅器５０４に送られ映像信号とな
る。しかし光によって発生した電子は光ダイオードから
映像増幅器５０４まで、全く増幅されることなく送られ
る。
【０００４】ＣＣＤ型固体撮像装置においては光電変換
された信号電化が垂直ＣＣＤレジスタへ送られ、水平レ
ジスタへ転送され映像増幅器へ送られるが画素に増幅機
能を有していないことは、ＭＯＳ型固体撮像装置と同様
である。
された信号電化が垂直ＣＣＤレジスタへ送られ、水平レ
ジスタへ転送され映像増幅器へ送られるが画素に増幅機
能を有していないことは、ＭＯＳ型固体撮像装置と同様
である。
【０００５】
【発明が解決しようとする課題】以上説明したように従
来のＭＯＳ型固体撮像装置においては、画素自体に増幅
機能を有していないので、入射光量が小さい低照度の撮
像では、ＭＯＳトランジスタよりなる読出し回路が発生
する雑音による画質の劣化が著しいという欠点がある。
来のＭＯＳ型固体撮像装置においては、画素自体に増幅
機能を有していないので、入射光量が小さい低照度の撮
像では、ＭＯＳトランジスタよりなる読出し回路が発生
する雑音による画質の劣化が著しいという欠点がある。
【０００６】本発明の目的は低照度において良好な画像
の得られる、接合電界効果型固体撮像装置を提供するこ
とにある。
の得られる、接合電界効果型固体撮像装置を提供するこ
とにある。
【０００７】
【課題を解決するための手段】本発明による接合電界効
果型固体撮像装置は、ｐ型半導体基板の表面にｎ型半導
体層を設け、この半導体層の表面の任意の一転を中心と
して設けたｎ+ 領域と、このｎ+ 領域を囲いかつ一定間
隔を置いて設けた幅の狭いｎ層と、このｎ層の外側に設
けたｐ+ 層と、前記任意の一点を中信として設けたｎ+
領域の外周に設けたｐ+ 層と、さらにこのｐ+ 層の外周
に設け、前記幅の狭いｎ層とは一定間隔を有するｎ+ 層
と、このｎ+ 層と前記幅の狭いｎ層の間の前記ｎ型半導
体層の表面にｐ型層を形成し、これらの上面には配線と
のコンタクト部を除いて絶縁膜を形成し、この絶縁膜上
に、前記幅の狭いｎ層をおおい、かつその内側のｐ型層
の少くとも一部と外側のｐ+ 層の少くとも一部をおおう
ように形成された第１電極と前記任意の一点を中心とし
て設けたｎ+ 層の外周に設けたｐ+ 層の少くとも一部に
直接形成された第２電極とさらに前記幅の狭いｎ領域上
に直接形成された第３電極とを有し、かつ各電極が水平
方向に隣接するセルの当該部分の電極と結合されている
ことを特徴とする接合電界効果型固体撮像装置である。
果型固体撮像装置は、ｐ型半導体基板の表面にｎ型半導
体層を設け、この半導体層の表面の任意の一転を中心と
して設けたｎ+ 領域と、このｎ+ 領域を囲いかつ一定間
隔を置いて設けた幅の狭いｎ層と、このｎ層の外側に設
けたｐ+ 層と、前記任意の一点を中信として設けたｎ+
領域の外周に設けたｐ+ 層と、さらにこのｐ+ 層の外周
に設け、前記幅の狭いｎ層とは一定間隔を有するｎ+ 層
と、このｎ+ 層と前記幅の狭いｎ層の間の前記ｎ型半導
体層の表面にｐ型層を形成し、これらの上面には配線と
のコンタクト部を除いて絶縁膜を形成し、この絶縁膜上
に、前記幅の狭いｎ層をおおい、かつその内側のｐ型層
の少くとも一部と外側のｐ+ 層の少くとも一部をおおう
ように形成された第１電極と前記任意の一点を中心とし
て設けたｎ+ 層の外周に設けたｐ+ 層の少くとも一部に
直接形成された第２電極とさらに前記幅の狭いｎ領域上
に直接形成された第３電極とを有し、かつ各電極が水平
方向に隣接するセルの当該部分の電極と結合されている
ことを特徴とする接合電界効果型固体撮像装置である。
【０００８】もう１つは、ｐ型半導体基板の表面にｎ型
半導体層を設け、このｎ型半導体層の表面の任意一点を
中心として設けたｎ+ 層とのこのｎ+ 層を囲いかつ一定
間隔を置いて設けたｐ+ 層と、このｐ+ 層で囲まれた領
域の内部の一すみにｎ領域を設け、これに隣接して第１
ｐ領域を設け、さらにこれに隣接し、かつ前記ｐ+ 領域
と接するようにして一定幅のｎ領域を設け、さらにこの
ｎ領域の内側に一定幅の第２ｐ領域を設け、さらにこの
第２ｐ領域の内部にｎ+ 領域を設け、前記ｐ+層と前記
第１ｐ領域の間を分離する第１ｐ領域より厚い絶縁体層
とを設け、前記ｐ+ 層で囲まれた領域の内部の一すみに
設けたｎ領域と、このｎ領域の少くとも一部と前記ｎ型
半導体層の表面の任意の一点を中心として一定間隔を置
いて設けたｐ+ 層の少くとも一部をおおうように形成さ
れた電極と、さらに第２ｐ領域上に形成された電極が水
平方向に隣接する画素の当該部分と結合していることを
特徴とする接合電界効果型固体撮像装置である。
半導体層を設け、このｎ型半導体層の表面の任意一点を
中心として設けたｎ+ 層とのこのｎ+ 層を囲いかつ一定
間隔を置いて設けたｐ+ 層と、このｐ+ 層で囲まれた領
域の内部の一すみにｎ領域を設け、これに隣接して第１
ｐ領域を設け、さらにこれに隣接し、かつ前記ｐ+ 領域
と接するようにして一定幅のｎ領域を設け、さらにこの
ｎ領域の内側に一定幅の第２ｐ領域を設け、さらにこの
第２ｐ領域の内部にｎ+ 領域を設け、前記ｐ+層と前記
第１ｐ領域の間を分離する第１ｐ領域より厚い絶縁体層
とを設け、前記ｐ+ 層で囲まれた領域の内部の一すみに
設けたｎ領域と、このｎ領域の少くとも一部と前記ｎ型
半導体層の表面の任意の一点を中心として一定間隔を置
いて設けたｐ+ 層の少くとも一部をおおうように形成さ
れた電極と、さらに第２ｐ領域上に形成された電極が水
平方向に隣接する画素の当該部分と結合していることを
特徴とする接合電界効果型固体撮像装置である。
【０００９】
【実施例】次に本発明の実施例について図面を用いて説
明する。
明する。
【００１０】図１は本発明の電界効果型固体撮像装置の
一つの実施例の回路図（便宜上三行，三列のセンサアレ
イを図示）である。図２（ａ）は上記実施例におけるセ
ンサセルの構造を示す平面図、図２（ｂ），（ｃ）はそ
れぞれ図２（ａ）のＡ−Ａ′線断面図，Ｂ−Ｂ′線断面
図である。
一つの実施例の回路図（便宜上三行，三列のセンサアレ
イを図示）である。図２（ａ）は上記実施例におけるセ
ンサセルの構造を示す平面図、図２（ｂ），（ｃ）はそ
れぞれ図２（ａ）のＡ−Ａ′線断面図，Ｂ−Ｂ′線断面
図である。
【００１１】まずセンサアレイの画素について説明説明
する。
する。
【００１２】ｐ型半導体２０１の表面には厚さ数ミクロ
ンのｎ型半導体層２０２が設けられている。この領域は
接合型電界効果トランジスタ（ＪＦＥＴ）のチャネル領
域１１０となる。このｎ型半導体層２０２の表面の任意
の一点を中心として垂直信号線入力端子となるｎ+ 領域
１０１が六角形状に設けられている。このｎ+ 領域１０
１から所定間隔をおいて、幅の狭い（０．５〜１．５μ
ｍ程度）ｎ領域１０２ａが六角形状に設けられている。
この領域１０２ａはＪＦＥＴのドレイン（１０９とな
る。この領域もｎ型半導体層２０２表面に設けられてい
る。また前記幅の狭いｎ領域１０２ａの内側には、ｐ領
域１０３が設けられている。
ンのｎ型半導体層２０２が設けられている。この領域は
接合型電界効果トランジスタ（ＪＦＥＴ）のチャネル領
域１１０となる。このｎ型半導体層２０２の表面の任意
の一点を中心として垂直信号線入力端子となるｎ+ 領域
１０１が六角形状に設けられている。このｎ+ 領域１０
１から所定間隔をおいて、幅の狭い（０．５〜１．５μ
ｍ程度）ｎ領域１０２ａが六角形状に設けられている。
この領域１０２ａはＪＦＥＴのドレイン（１０９とな
る。この領域もｎ型半導体層２０２表面に設けられてい
る。また前記幅の狭いｎ領域１０２ａの内側には、ｐ領
域１０３が設けられている。
【００１３】このｐ領域１０３もｎ型半導体層２０２の
表面に設けられている。このｐ領域１０３はＪＦＥＴの
ゲイトの役割をする。
表面に設けられている。このｐ領域１０３はＪＦＥＴの
ゲイトの役割をする。
【００１４】さらに垂直信号線の入力端子となるｎ+ 領
域１０１の直ぐ外側にはｐ領域２０３がｎ+ 領域１０１
に隣接して設けられている。このｐ領域２０３もｎ型半
導体層２０２の表面に設けられており、スイッチングト
ランジスタ１０５のゲイトの役割をする。さらにｐ領域
２０３の外周部にはｎ領域１０２ｂが設けられている。
この領域もｎ型半導体層２０２の表面に設けられており
ＪＦＥＴのソース１０６の役割をする。また幅の狭いｎ
領域１０２ａの外周にはｐ+ 領域１０４が設けられてい
る。このｐ+ 領域はリセットドレイン１０８と呼ばれ
る。このｐ+ 領域上には絶縁膜が形成されておりその上
から垂直信号線１０７が形成されている。また今まで説
明してきたすべての部分の上面には配線とのコンタクト
の部分を除いて絶縁膜が形成されている。
域１０１の直ぐ外側にはｐ領域２０３がｎ+ 領域１０１
に隣接して設けられている。このｐ領域２０３もｎ型半
導体層２０２の表面に設けられており、スイッチングト
ランジスタ１０５のゲイトの役割をする。さらにｐ領域
２０３の外周部にはｎ領域１０２ｂが設けられている。
この領域もｎ型半導体層２０２の表面に設けられており
ＪＦＥＴのソース１０６の役割をする。また幅の狭いｎ
領域１０２ａの外周にはｐ+ 領域１０４が設けられてい
る。このｐ+ 領域はリセットドレイン１０８と呼ばれ
る。このｐ+ 領域上には絶縁膜が形成されておりその上
から垂直信号線１０７が形成されている。また今まで説
明してきたすべての部分の上面には配線とのコンタクト
の部分を除いて絶縁膜が形成されている。
【００１５】これらの絶縁膜の上には三種類の電極が形
成されている。その第１は画素の図面（図２（ａ））の
上方の幅の狭いｎ領域１０２ａの上からリセットドレイ
ンとなるｐ+ 領域１０４の一部、およびＪＦＥＴのゲイ
トとなるｐ領域１０３の一部に延びた水平電極１２１で
ある。この電極をリセットゲイトと呼ぶ。その第２はｐ
+ 領域２０３の少くとも一部と直接コンタクトした水平
電極１０８である。これはスイッチングトランジスタ１
０５のゲイトの役割を果す。その第３は画素の図面下方
に設けられた前記幅の狭いｎ領域１０２ａの少くとも一
部の上に直接形成された電極１０９である。これはＪＦ
ＥＴのドレイン１０９電極となる。これら三つの電極は
水平方向に隣接する画素の当該部分と接続している。
成されている。その第１は画素の図面（図２（ａ））の
上方の幅の狭いｎ領域１０２ａの上からリセットドレイ
ンとなるｐ+ 領域１０４の一部、およびＪＦＥＴのゲイ
トとなるｐ領域１０３の一部に延びた水平電極１２１で
ある。この電極をリセットゲイトと呼ぶ。その第２はｐ
+ 領域２０３の少くとも一部と直接コンタクトした水平
電極１０８である。これはスイッチングトランジスタ１
０５のゲイトの役割を果す。その第３は画素の図面下方
に設けられた前記幅の狭いｎ領域１０２ａの少くとも一
部の上に直接形成された電極１０９である。これはＪＦ
ＥＴのドレイン１０９電極となる。これら三つの電極は
水平方向に隣接する画素の当該部分と接続している。
【００１６】次にこの固体撮像装置の動作を説明する。
【００１７】まず図１および図２を用いて図１の最上段
の動作を説明する。基準電位は各画素のＪＦＥＴのソー
ス端子１０２に与えられる。
の動作を説明する。基準電位は各画素のＪＦＥＴのソー
ス端子１０２に与えられる。
【００１８】動作は次の通りである。 （１）まず図１右下部に示されたリセット電源からリセ
ットドレイン１０４に大きな負電圧を与える（通常の場
合はＤＣマイナス数ボルト）。またＪＦＥＴのドレイン
１０９の電圧を０とする。 （２）次にリセットゲイト１２１にその下の絶縁膜のチ
ャネル電位がリセットドレインに与えた電圧よりやや大
きくなるような電位を与える。これはシフトレジスタ１
１１からの制御パルスによってＦＥＴのスイッチＳＷV2
をオンして、リセットゲイト電圧を第１段目の画素のリ
セットゲイト１２１に印加することによって行なわれ
る。 （３）スイッチングゲイト２０３を０電位にする（この
ときＪＦＥＴのゲイト領域はフラットバンド状態にな
る）。またスイッチングトランジスタはオフになる。こ
れはシフトレジスタ１１２からの制御パルスを第１段目
のスイッチングトランジスタのゲイト２０３に与えるこ
とによってなされる。このときＪＦＥＴのドレイン１０
９の内側にあるゲイト領域１０３に存在するすべての正
孔がリセットゲイトを介してリセットドレイン１０４に
吸収される。 （４）リセットゲイトに絶対値の小さいマイナス電位か
プラス電位を与える。このときＪＦＥＴのゲイト領域１
０３およびＪＦＥＴのチャネル領域１１０はポテンシャ
ル井戸となる。 （２）〜（４）の動作は水平ブランキング期間におこな
われる。この動作をリセットと呼ぶ。次の１フィールド
期間ＪＦＥＴのゲイト領域１０３およびＪＦＥＴのチャ
ネル領域１１０はポテンシャル井戸となり、信号電荷
（入射光により発生した信号電荷）を蓄積する。この場
合チャネル領域１１０に蓄積される信号電荷量はゲイト
領域１０３に蓄積される電荷量に等しい。
ットドレイン１０４に大きな負電圧を与える（通常の場
合はＤＣマイナス数ボルト）。またＪＦＥＴのドレイン
１０９の電圧を０とする。 （２）次にリセットゲイト１２１にその下の絶縁膜のチ
ャネル電位がリセットドレインに与えた電圧よりやや大
きくなるような電位を与える。これはシフトレジスタ１
１１からの制御パルスによってＦＥＴのスイッチＳＷV2
をオンして、リセットゲイト電圧を第１段目の画素のリ
セットゲイト１２１に印加することによって行なわれ
る。 （３）スイッチングゲイト２０３を０電位にする（この
ときＪＦＥＴのゲイト領域はフラットバンド状態にな
る）。またスイッチングトランジスタはオフになる。こ
れはシフトレジスタ１１２からの制御パルスを第１段目
のスイッチングトランジスタのゲイト２０３に与えるこ
とによってなされる。このときＪＦＥＴのドレイン１０
９の内側にあるゲイト領域１０３に存在するすべての正
孔がリセットゲイトを介してリセットドレイン１０４に
吸収される。 （４）リセットゲイトに絶対値の小さいマイナス電位か
プラス電位を与える。このときＪＦＥＴのゲイト領域１
０３およびＪＦＥＴのチャネル領域１１０はポテンシャ
ル井戸となる。 （２）〜（４）の動作は水平ブランキング期間におこな
われる。この動作をリセットと呼ぶ。次の１フィールド
期間ＪＦＥＴのゲイト領域１０３およびＪＦＥＴのチャ
ネル領域１１０はポテンシャル井戸となり、信号電荷
（入射光により発生した信号電荷）を蓄積する。この場
合チャネル領域１１０に蓄積される信号電荷量はゲイト
領域１０３に蓄積される電荷量に等しい。
【００１９】蓄積が終了したらスイッチングトランジス
タ１０５をスイッチングゲイト２０３によってオンにす
ると共にＪＦＥＴのドレイン１０９に＋電圧を印加して
垂直信号線１０７に電流読み出しを行なう。このプロセ
スを更に詳しく説明すると、この読み出し電流はプラス
にバイアスされたＪＦＥＴのドレイン１０９から入射光
によってコンダクタンスが変調されたＪＦＥＴのチャネ
ル領域１１０を通ってソース１０２にぬける。さらにス
イッチングトランジスタを通って垂直信号線１０７に出
る。
タ１０５をスイッチングゲイト２０３によってオンにす
ると共にＪＦＥＴのドレイン１０９に＋電圧を印加して
垂直信号線１０７に電流読み出しを行なう。このプロセ
スを更に詳しく説明すると、この読み出し電流はプラス
にバイアスされたＪＦＥＴのドレイン１０９から入射光
によってコンダクタンスが変調されたＪＦＥＴのチャネ
ル領域１１０を通ってソース１０２にぬける。さらにス
イッチングトランジスタを通って垂直信号線１０７に出
る。
【００２０】１本の垂直信号線は二つの容量１１４，１
１５を持っているが、この場合読み出し電流は右側の容
量１１５に蓄えられる。この時、第１段目のスイッチン
グトランジスタはすべてシフトレジスタからの出力によ
ってオンされているので第１段目のセルからの出力は同
時に容量１１５に蓄積される。読み出し電流を容量に蓄
える時間は最大で水平走査時間（通常６３．５μｓｅ
ｃ）から水平ブランキング時間を差し引いた時間であ
る。
１５を持っているが、この場合読み出し電流は右側の容
量１１５に蓄えられる。この時、第１段目のスイッチン
グトランジスタはすべてシフトレジスタからの出力によ
ってオンされているので第１段目のセルからの出力は同
時に容量１１５に蓄積される。読み出し電流を容量に蓄
える時間は最大で水平走査時間（通常６３．５μｓｅ
ｃ）から水平ブランキング時間を差し引いた時間であ
る。
【００２１】次に最上段の画素では前記１〜４のリセッ
ト動作を行った後ポテンシャル井戸となっているＪＦＥ
Ｔのゲイト領域１０３およびＪＦＥＴのチャネル領域１
１０に信号電荷の蓄積を開始する。それと同時に水平レ
ジスタ１１３からの制御パルスをＦＥＴ１１９に順次印
加することによって容量１１５に蓄積されていた電荷は
信号出力端Ｖout １２０から順次読み出されて第１段目
の出力信号となる。
ト動作を行った後ポテンシャル井戸となっているＪＦＥ
Ｔのゲイト領域１０３およびＪＦＥＴのチャネル領域１
１０に信号電荷の蓄積を開始する。それと同時に水平レ
ジスタ１１３からの制御パルスをＦＥＴ１１９に順次印
加することによって容量１１５に蓄積されていた電荷は
信号出力端Ｖout １２０から順次読み出されて第１段目
の出力信号となる。
【００２２】なお容量１１５に読み出し電流を蓄える際
には容量１１５につながるＦＥＴ１１７はクローズ，容
量１１４につながるＦＥＴ１１６はオープンである。ま
たＦＥＴ１１９もオープンであるが、ＦＥＴ１１８に
は、後の説明からわかるように水平レジスタからの制御
パルスが印加されている。また容量１１５から信号を読
み出す時には１１５につながるＦＥＴ１１９はオン，Ｆ
ＥＦ１１７，１１８はオフである。なお次の説明からわ
かるようにこのときＦＥＴ１１６はオンである。
には容量１１５につながるＦＥＴ１１７はクローズ，容
量１１４につながるＦＥＴ１１６はオープンである。ま
たＦＥＴ１１９もオープンであるが、ＦＥＴ１１８に
は、後の説明からわかるように水平レジスタからの制御
パルスが印加されている。また容量１１５から信号を読
み出す時には１１５につながるＦＥＴ１１９はオン，Ｆ
ＥＦ１１７，１１８はオフである。なお次の説明からわ
かるようにこのときＦＥＴ１１６はオンである。
【００２３】この読み出しに許される時間は丁度水平走
査時間から水平ブンキング時間を引いた時間である。こ
の読み出しの時間中に、第１段の場合と全く同じように
して垂直信号線の左側の容量１１４に第２段目のセルか
らの読みだし信号が蓄えられる。次の水平ブランキング
期間には第２段目のリセットを行なう。続いて水平シフ
トレジスタ１１３からの制御パルスによって容量１１４
に蓄積されている電荷を出力端ＶOUT １２０に読みだし
第２段目の出力信号とする。この期間に第３段目のセル
からの読みだし信号は再び右側の容量１１５に蓄えられ
続いて第３段目のセル部分のリセットがなされる。これ
らの容量に蓄えられている電荷は再度水平シフトレジス
タからの制御パルスによって出力端ＶOUT に読み出され
第３段目の出力信号となる。このような動作によってす
べての画素から出力信号が得られる。
査時間から水平ブンキング時間を引いた時間である。こ
の読み出しの時間中に、第１段の場合と全く同じように
して垂直信号線の左側の容量１１４に第２段目のセルか
らの読みだし信号が蓄えられる。次の水平ブランキング
期間には第２段目のリセットを行なう。続いて水平シフ
トレジスタ１１３からの制御パルスによって容量１１４
に蓄積されている電荷を出力端ＶOUT １２０に読みだし
第２段目の出力信号とする。この期間に第３段目のセル
からの読みだし信号は再び右側の容量１１５に蓄えられ
続いて第３段目のセル部分のリセットがなされる。これ
らの容量に蓄えられている電荷は再度水平シフトレジス
タからの制御パルスによって出力端ＶOUT に読み出され
第３段目の出力信号となる。このような動作によってす
べての画素から出力信号が得られる。
【００２４】ここでＪＦＥＴによる信号電荷の増幅度に
ついて考えてみる。ポテンシャル井戸となっているＪＦ
ＥＴのゲイト領域１０３にｎ個の正孔が蓄積されたとす
る。このとき電荷中性の原理によりチャネル領域にも同
量の電子が蓄積されるこれらの電子がＪＦＥＴのソース
・ドレイン間を通りぬけるのに必要な時間ｔr は ｔr ＝Ｌ／μＥ…（１） Ｅ＝ＶD ／Ｌ…（２） である。（１），（２）においてＬはＪＥＥＴのソー
ス，ドレイン間の距離，μは電子の移動度，ＶD はソー
ス・ドレイン間の電圧である。ＪＦＥＴから容量１１４
或は１１５への読み出しに許された時間をｔs とすると
増幅度Ａは Ａ＝ｔs ／ｔr …（３） で与えられる。今Ｌ＝５μｍ，μ＝６００ｃｍ2 ／ｖｏ
ｅｔ．ｓｅｃ．ＶD ＝２ｖｏｅｔｓ，ｔs ＝５０μｃｓ
ｅｃとするとＡ＝２．４×１０6 となる。従って蓄積期
間に１個の正孔がＪＦＥＴのゲイト領域に蓄積されたと
すると、容量１１４或は１１５には２．４×１０6 個の
電子が蓄積されることになる。通常の場合この電荷の量
は出力端ＶOUT １２０に設けられる増幅器の入力雑音レ
ベルより大きいから、正孔１個の蓄積でも十分検知でき
ることになる。
ついて考えてみる。ポテンシャル井戸となっているＪＦ
ＥＴのゲイト領域１０３にｎ個の正孔が蓄積されたとす
る。このとき電荷中性の原理によりチャネル領域にも同
量の電子が蓄積されるこれらの電子がＪＦＥＴのソース
・ドレイン間を通りぬけるのに必要な時間ｔr は ｔr ＝Ｌ／μＥ…（１） Ｅ＝ＶD ／Ｌ…（２） である。（１），（２）においてＬはＪＥＥＴのソー
ス，ドレイン間の距離，μは電子の移動度，ＶD はソー
ス・ドレイン間の電圧である。ＪＦＥＴから容量１１４
或は１１５への読み出しに許された時間をｔs とすると
増幅度Ａは Ａ＝ｔs ／ｔr …（３） で与えられる。今Ｌ＝５μｍ，μ＝６００ｃｍ2 ／ｖｏ
ｅｔ．ｓｅｃ．ＶD ＝２ｖｏｅｔｓ，ｔs ＝５０μｃｓ
ｅｃとするとＡ＝２．４×１０6 となる。従って蓄積期
間に１個の正孔がＪＦＥＴのゲイト領域に蓄積されたと
すると、容量１１４或は１１５には２．４×１０6 個の
電子が蓄積されることになる。通常の場合この電荷の量
は出力端ＶOUT １２０に設けられる増幅器の入力雑音レ
ベルより大きいから、正孔１個の蓄積でも十分検知でき
ることになる。
【００２５】なおＶOUT １２０にあらわれる出力信号の
中には今説明したような光入射による出力の他に、ゲイ
ト領域での熱キャリア発生による出力，ＪＦＥＴのバイ
アス電流による出力が加わる。当然これらの過剰な出力
をキャンセルするような回路が出力端１２０の後に必要
である。しかし本願ではそれらについては説明しない。
中には今説明したような光入射による出力の他に、ゲイ
ト領域での熱キャリア発生による出力，ＪＦＥＴのバイ
アス電流による出力が加わる。当然これらの過剰な出力
をキャンセルするような回路が出力端１２０の後に必要
である。しかし本願ではそれらについては説明しない。
【００２６】図３は接合電界効果型固体撮像装置の画素
の第２の例（上面図である）である。図３において、各
部分のたて方向の深さは図の当該部分と同じである。
の第２の例（上面図である）である。図３において、各
部分のたて方向の深さは図の当該部分と同じである。
【００２７】図３においてセルの周囲はｐ+ 領域３０１
で囲まれておりリセットドレインとなっている。ｐ+ 領
域で囲まれた最下部にはｎ+ 領域３０２が設けられてお
りＪＦＥＴのドレインとなっている。このドレインは配
線３０４により水平方向に結ばれている。またドレイン
領域３０２の図面上方にはｐ領域３０３が設けられてお
りＪＦＥＴのゲイトになっている。
で囲まれておりリセットドレインとなっている。ｐ+ 領
域で囲まれた最下部にはｎ+ 領域３０２が設けられてお
りＪＦＥＴのドレインとなっている。このドレインは配
線３０４により水平方向に結ばれている。またドレイン
領域３０２の図面上方にはｐ領域３０３が設けられてお
りＪＦＥＴのゲイトになっている。
【００２８】さらにその上方にはソース３０５が形成さ
れており、リセットドレイン３０１とスイッチングトラ
ンジスタ３０６のｐ領域とを分離している。スイッチン
グトランジスタ３０６の内部にはｎ+ 領域３１０が設け
られており、垂直信号線と結ばれている。またスイッチ
部分は水平方向に隣接するセルの当該部分とスイッチ配
線３０９で結ばれている。またチャネル領域３０３とリ
セットドレイン３０１の間にはそれらのｐ領域が接触し
ないようにチャネル部分のｐ領域より深い絶縁膜が形成
されている。
れており、リセットドレイン３０１とスイッチングトラ
ンジスタ３０６のｐ領域とを分離している。スイッチン
グトランジスタ３０６の内部にはｎ+ 領域３１０が設け
られており、垂直信号線と結ばれている。またスイッチ
部分は水平方向に隣接するセルの当該部分とスイッチ配
線３０９で結ばれている。またチャネル領域３０３とリ
セットドレイン３０１の間にはそれらのｐ領域が接触し
ないようにチャネル部分のｐ領域より深い絶縁膜が形成
されている。
【００２９】更にドレインの一部とＪＦＥＴのチャネル
の一部とリセットドレインの一部をおおうような電極３
０８（Ｌｏｗ−Ｈｉｇｈ電極）が設けられており、水平
方向に隣接する当該部分と結合している。この部分はリ
セットゲイトの役割を果している。この部分はリセット
ゲイトの役割を果している。
の一部とリセットドレインの一部をおおうような電極３
０８（Ｌｏｗ−Ｈｉｇｈ電極）が設けられており、水平
方向に隣接する当該部分と結合している。この部分はリ
セットゲイトの役割を果している。この部分はリセット
ゲイトの役割を果している。
【００３０】画素の動作は図２の場合と殆んど同じであ
るが再度説明しておく。まず画素を囲むｐ+ 領域にたと
えば−７ボルトを与える。次にＬｏｗ−Ｈｉｇｈ電極を
Ｌｏｗにすると。チャネル領域の正孔はＬｏｗ−Ｈｉｇ
ｈ電極化の絶縁膜（図には画かれていない）の下を通っ
てドレイン領域に入り、リセットドレイン３０１にぬけ
る。このときチャネル部のｐ領域は−７ボルトよりやや
高い電位になる。次にＬｏｗ−Ｈｉｇｈ電極３０８をＨ
ｉｇｈにすると、電極下のｎ領域の表面電位は０ボルト
近傍の値となりチャネルのゲイト領域にはポテンシャル
井戸が形成される。このポテンシャル井戸には次の１フ
ィールドの間電荷が蓄積される（これまでの間ドレイン
電圧は０とする）。ＪＦＥＴからの信号の読みだしはＬ
ｏｗ−Ｈｉｇｈ電極をＨｉｇｈスイッチ３０６をＯＮに
して行なわれる。画素からの読み出し電流はドレインか
ら、入射光によってコダクタスが変調されたＪＦＥＴの
チャンネル部を通ってソース３０５にぬける。更に垂直
信号線との接続部３１０を通って垂直信号線３１１に出
る。そして読みだし信号として容量に蓄わえられる。
るが再度説明しておく。まず画素を囲むｐ+ 領域にたと
えば−７ボルトを与える。次にＬｏｗ−Ｈｉｇｈ電極を
Ｌｏｗにすると。チャネル領域の正孔はＬｏｗ−Ｈｉｇ
ｈ電極化の絶縁膜（図には画かれていない）の下を通っ
てドレイン領域に入り、リセットドレイン３０１にぬけ
る。このときチャネル部のｐ領域は−７ボルトよりやや
高い電位になる。次にＬｏｗ−Ｈｉｇｈ電極３０８をＨ
ｉｇｈにすると、電極下のｎ領域の表面電位は０ボルト
近傍の値となりチャネルのゲイト領域にはポテンシャル
井戸が形成される。このポテンシャル井戸には次の１フ
ィールドの間電荷が蓄積される（これまでの間ドレイン
電圧は０とする）。ＪＦＥＴからの信号の読みだしはＬ
ｏｗ−Ｈｉｇｈ電極をＨｉｇｈスイッチ３０６をＯＮに
して行なわれる。画素からの読み出し電流はドレインか
ら、入射光によってコダクタスが変調されたＪＦＥＴの
チャンネル部を通ってソース３０５にぬける。更に垂直
信号線との接続部３１０を通って垂直信号線３１１に出
る。そして読みだし信号として容量に蓄わえられる。
【００３１】図４は接合電界効果型固体撮像装置の画素
の第３の例である。これは図３の画素を１８０℃回転さ
せた形をしており、動作も図３と同じである。図３の各
部の番号は図４のそれと対応してつけられており、各々
同じ役割を果す。
の第３の例である。これは図３の画素を１８０℃回転さ
せた形をしており、動作も図３と同じである。図３の各
部の番号は図４のそれと対応してつけられており、各々
同じ役割を果す。
【００３２】
【発明の効果】以上説明したように本発明によればＮチ
ャネルＪＦＥＴのゲイト領域の電位をその周囲に設けた
トランスファゲイト，リセットドレインおよびチャネル
領域に隣接して設けたスイッチングトランジスタより制
御することが可能な複合トランジスタを光電変換素子と
する高感度接合電界効果型固体撮像装置を実現できる。
ャネルＪＦＥＴのゲイト領域の電位をその周囲に設けた
トランスファゲイト，リセットドレインおよびチャネル
領域に隣接して設けたスイッチングトランジスタより制
御することが可能な複合トランジスタを光電変換素子と
する高感度接合電界効果型固体撮像装置を実現できる。
【図１】本発明の接合電界効果型固体撮像装置の実施例
の回路図。
の回路図。
【図２】（ａ）は図１におけるセンサアレイの画素の構
造を示す平面図、（ｂ），（ｃ）はそれぞれ（ａ）のＡ
−Ａ′線断面図，Ｂ−Ｂ′線断面図。
造を示す平面図、（ｂ），（ｃ）はそれぞれ（ａ）のＡ
−Ａ′線断面図，Ｂ−Ｂ′線断面図。
【図３】第２の実施例の画素の構造を示す平面図。
【図４】第３の実施例を示す平面図。
【図５】従来例を示す図。
１０１ 垂直信号線入力端子 １０２ ソース １０３ ゲイト １０４ リセットドレイン １０６ ソース １０７ 垂直信号線 １０８ 水平電極 １０９ ドレイン電極 １２１ リセットゲイト ２０１ ｐ型半導体基板 １０２ ｎ型半導体層 ２０３ ｐ+ 領域 ３０１ リセットドレイン ３０２ ｎ+ 領域 ３０３ ＪＦＥＴのゲイト ３０４ 配線 ３０５ ソース ３０６ スイッチ ３０８ Ｌｏｗ・Ｈｉｇｈ電極 ３０９ スイッチ配線 ３１０ 垂直信号線との接続部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 // Ｈ０１Ｌ 31/10
Claims (2)
- 【請求項１】 光電変換素子を有する複数の画素を２次
元に配列し、前記各画素の同種の電極どおしを互いに接
続して成る光電変換部と、少くともシフトレジスタを有
し、前記光電変換部で得られた電気信号を転送・出力す
る転送・出力部とを備えた固体撮像装置において、前記
光電変換素子が、第１導電型半導体基板の表面に第２導
電型半導体層を設け、この半導体装置に、第１の第２導
電型領域と、この第１の第２導電型領域を用い、かつ一
定間隔を置いて設けた幅の狭い第２の第２導電型領域
と、この第２の第２導電型領域の外側に設けた第１の第
１導電型領域と、前記第１の第２導電型領域の外周に設
けた第２の第１導電型領域と、さらにこの第２の第１導
電型領域の外周に設け、前記幅の狭い第２の第２導電型
領域とは一定間隔を有する第３の第２導電型領域と、こ
の第３の第２導電型領域と前記幅の狭い第２の第２導電
型領域の間に設けた第３の第１導電型領域とを有し、さ
らに前記各半導体上面に配線とのコンタクト部を除いて
設けた絶縁膜と、この絶縁膜上に、前記幅の狭い第２の
第２導電型領域をおおい、かつその内側の第３の第１導
電型領域の少くとも一部と外側の第１の第１導電型領域
の少くとも一部をおおうように形成された第１の電極
と、前記第１の第２導電型領域の外周に設けた第２の第
１導電型領域の少くとも一部に直接形成された第２の電
極と、前記幅の狭い第２の第２導電型領域上に直接形成
された第３の電極とを有することを特徴とする接合電界
効果型固体撮像装置。 - 【請求項２】 光電変換素子を有する複数の画素を２次
元に配列し、前記各画素の同種の電極どおしを互いに接
続して成る光電変換部と、少くともシフトレジストを有
し、前記光電変換部で得られた電気信号を転送・出力す
る転送・出力部とを備えた固体撮像装置において、前記
光電変換素子が、第１導電型半導体基板の表面に第２導
電型半導体層を設け、この第２導電型半導体層に、第１
の第２導電型領域と、第１の第２導電型領域を囲い、か
つ一定間隔を置いて設けた第１の第１導電型領域と、こ
の第１の第１導電型領域で囲まれた領域の内部の、一す
みに設けた第２の第２導電型領域と、これに隣接して設
けた第２の第１導電型領域と、さらにこれに隣接し、か
つ前記第１の第１導電型領域と接するようにして一定幅
で設けた第３の第２導電型領域と、この第３の第２導電
型領域の内側に一定幅で設けた第３の第１導電型領域
と、この第３の第１導電型領域の内部で設けた第４の第
２導電型領域とを有し、さらに前記第１の第１導電型領
域と前記第２の第１導電型領域の間に設け、これら領域
を分離する絶縁体層と、前記第１の第１導電型領域で囲
まれた領域の内部の一すみに設けた第２の第１導電型領
域の少くとも一部とそれに隣接して形成された第２の第
１導電型領域の少くとも一部と第１の第１導電型領域と
の少くとも一部をおおうように形成された第１の電極
と、第３の第１導電型領域上に形成された第２の電極と
を備えていることを特徴とする接合電界効果型固体撮像
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4237912A JPH0685226A (ja) | 1992-09-07 | 1992-09-07 | 接合電界効果型固体撮像装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4237912A JPH0685226A (ja) | 1992-09-07 | 1992-09-07 | 接合電界効果型固体撮像装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0685226A true JPH0685226A (ja) | 1994-03-25 |
Family
ID=17022288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4237912A Withdrawn JPH0685226A (ja) | 1992-09-07 | 1992-09-07 | 接合電界効果型固体撮像装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0685226A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012050055A (ja) * | 2010-07-30 | 2012-03-08 | Unisantis Electronics Singapore Pte Ltd | 固体撮像装置 |
-
1992
- 1992-09-07 JP JP4237912A patent/JPH0685226A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012050055A (ja) * | 2010-07-30 | 2012-03-08 | Unisantis Electronics Singapore Pte Ltd | 固体撮像装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991130 |