KR101244348B1 - 유기 일렉트로루미네선스 장치 및 그 제조 방법, 전자 기기 - Google Patents

유기 일렉트로루미네선스 장치 및 그 제조 방법, 전자 기기 Download PDF

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KR101244348B1
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가즈유키 미야시타
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세이코 엡슨 가부시키가이샤
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Abstract

본 발명은 저장 용량의 증가와 기생 용량의 저감을 양립시키는 것이 가능한 유기 EL 장치를 제공하는 것을 과제로 한다.
본 발명의 유기 일렉트로루미네선스 장치는 도전성의 기판(10)과, 상기 기판의 한쪽면 위에 형성되어, 상기 기판의 한쪽면을 부분적으로 노출시키는 개구(52)를 갖는 제 1 절연막(50)과, 상기 제 1 절연막 위에 형성되어, 상기 제 1 절연막의 일부를 덮는 반도체막(54)과, 상기 제 1 절연막 위에 형성되어, 상기 반도체막을 덮고, 또한 상기 개구를 통하여 상기 기판의 한쪽면과 접하는 제 2 절연막(56)과, 상기 개구의 상측에 형성되어, 상기 제 2 절연막을 사이에 끼고 상기 기판과 대향하는 용량 전극(60)과, 상기 제 2 절연막을 사이에 끼고 상기 반도체막 위에 형성되는 게이트 전극(58)과, 상기 제 2 절연막 위에 형성되어, 상기 반도체막과 전기적으로 접속되는 유기 일렉트로루미네선스 소자(82, 88, 90)를 포함한다.
화소부, 전류 제어용 트랜지스터, 유기 EL 소자

Description

유기 일렉트로루미네선스 장치 및 그 제조 방법, 전자 기기{ORGANIC ELECTROLUMINESCENCE DEVICE, MANUFACTURING METHOD THEREOF, AND ELECTRONIC APPARATUS}
도 1은 유기 EL 장치의 기본 구조를 설명하는 모식도.
도 2는 유기 EL 장치의 기본 구조를 설명하는 모식도.
도 3은 유기 EL 장치의 회로 구성예를 설명하는 도면.
도 4는 유기 EL 장치의 다른 회로 구성예를 설명하는 도면.
도 5는 유기 EL 장치의 구조를 설명하는 단면도.
도 6은 유기 EL 장치의 구조를 설명하는 단면도.
도 7은 유기 EL 장치의 구조를 설명하는 단면도.
도 8은 유기 EL 장치의 제조 방법의 일례를 설명하는 공정 단면도.
도 9는 유기 EL 장치의 제조 방법의 일례를 설명하는 공정 단면도.
도 10은 유기 EL 장치의 제조 방법의 일례를 설명하는 공정 단면도.
도 11은 유기 EL 장치의 제조 방법의 일례를 설명하는 공정 단면도.
도 12는 유기 EL 장치의 제조 방법의 일례를 설명하는 공정 단면도.
도 13은 유기 EL 장치의 제조 방법의 일례를 설명하는 공정 단면도.
도 14는 유기 EL 장치의 제조 방법의 일례를 설명하는 공정 단면도.
도 15는 유기 EL 장치의 제조 방법의 일례를 설명하는 공정 단면도.
도 16은 유기 EL 장치의 제조 방법의 일례를 설명하는 공정 단면도.
도 17은 전자 기기의 구체예를 나타내는 사시도.
도면의 주요 부분에 대한 부호의 설명
10 : 기판 12 : 화소부
14 : 공통 전극 16 : 전원
20 : 주사선 22 : 신호선
24 : 리셋선 28 : 노드
30 : 화소 회로 32 : 유기 EL 소자
DR : 전류 제어용 트랜지스터 SW1 : 데이터 기입용 트랜지스터
SW2 : 데이터 소거용 트랜지스터
본 발명은 기판 위에 복수의 유기 일렉트로루미네선스(EL) 소자가 형성된 유기 EL 장치 및 그 제조 방법과, 상기 유기 일렉트로루미네선스 장치를 구비하는 전자 기기에 관한 것이다.
유기 EL 장치는 주로, 회로 소자 기판과, 유기 EL 소자를 포함하여 구성된다. 회로 소자 기판은 유리 기판 등의 기판과, 이 기판 위에 형성된 배선과, 이 배선에 접속된 화소 회로를 포함한다. 상기의 배선에는, 예를 들면, 복수의 주사 선과, 이들 주사선과 교차시켜서 배열된 복수의 신호선 및 복수의 전원선이 포함된다. 여기서 「전원선」이란, 유기 EL 소자에 전력을 공급하기 위한 배선이다. 상기의 화소 회로는 주사선과 신호선의 각 교점에 배치된다. 이 화소 회로는 전원선과 유기 EL 소자의 전극(애노드 또는 캐소드) 사이에 인가된 전압에 의해 유기 EL 소자를 발광시키는 기능을 담당한다. 구체적으로는, 전원선과 유기 EL 소자의 전극 사이에서, 화소 회로에 포함되는 트랜지스터가 유기 EL 소자와 직렬로 접속된다. 이 트랜지스터에 의해 유기 EL 소자에 공급되는 전류가 조정됨으로써, 유기 EL 소자를 원하는 휘도로 발광시킬 수 있다.
상기와 같은 유기 EL 장치에서는, 대부분의 경우, 화소 회로에는, 트랜지스터에 인가되는 전압을 저장하기 위한 저장 용량이 포함된다. 이러한 저장 용량을 형성하는 방법의 하나가 일본국 공개 특허 2002-189429호 공보(특허 문헌 1)에 개시되어 있다. 이 특허 문헌 1에는, 금속 표면을 갖는 기판과, 상기 금속 표면을 갖는 기판 위에 형성된 절연막과, 상기 절연막 위에 형성된 화소부를 가지며, 상기 화소부가 TFT와, 그 TFT와 접속하는 배선을 갖고 있고, 저장 용량이 상기 금속 표면을 갖는 기판, 상기 절연막 및 상기 배선에 의해 구성된, 반도체 장치가 개시되어 있다.
그런데, 상기 특허 문헌 1에 의하면, 저장 용량을 크게 하는 방법으로서, 유전체로서 기능하는 절연막의 막 두께를 얇게 하는 것, 및 용량을 형성하는 영역(면적)을 넓게 확보하는 것을 예로 들고 있다. 그러나, 용량을 형성 가능한 영역은 주사선(게이트 배선)과 신호선(소스 배선)에 둘러싸인 범위 내로 제한된다. 따라서, 저장 용량을 크게 하기 위해서는, 절연막의 막 두께를 얇게 하는 것이 유효한 수단이 된다. 한편, 절연막을 얇게 하면, 도전성의 기판과, 절연막 위에 배치되는 배선 등의 상호간에, 무시할 수 없는 큰 기생 용량이 발생한다. 이것을 피하기 위해서는, 기판과 배선 등의 사이에 개재되는 절연막은 보다 두꺼운 편이 바람직하다. 이 때문에, 저장 용량을 보다 크게 하는 것과 기생 용량을 보다 작게 하는 것의 2가지 요구를 동시에 만족시키는 것은 곤란하다.
[특허 문헌 1] 일본국 공개 특허 2002-189429호 공보
그래서 본 발명은 저장 용량의 증가와 기생 용량의 저감을 양립시키는 것이 가능한 유기 EL 장치와 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 제 1 형태의 유기 EL 장치는 적어도 한쪽면에 도전성을 갖는 기판과, 상기 기판의 한쪽면 위에 형성되어 있으며, 상기 기판의 한쪽면을 부분적으로 노출시키는 개구를 갖는 제 1 절연막과, 상기 제 1 절연막 위에 형성되어 있으며, 상기 제 1 절연막의 일부를 덮는 반도체막과, 상기 제 1 절연막 위에 형성되어 있으며, 상기 반도체막을 덮고, 또한 상기 개구를 통하여 상기 기판의 한쪽면과 접하는 제 2 절연막과, 상기 개구의 상측에 형성되어 있으며, 상기 제 2 절연막을 사이에 끼고 상기 기판과 대향하는 용량 전극과, 상기 제 2 절연막을 사이에 끼고 상기 반도체막 위에 형성되는 게이트 전극과, 상기 제 2 절연막 위에 형성되어 있으며, 상기 반도체막과 전기적으로 접속되는 유기 일렉트로루미네선스 소자를 포함한다.
본 발명의 제 2 형태의 유기 EL 장치는 적어도 한쪽면에 도전성을 갖는 기판과, 상기 기판의 한쪽면 위에 형성되어 있으며, 상기 기판의 한쪽면을 부분적으로 노출시키는 개구를 갖는 제 1 절연막과, 상기 제 1 절연막 위에 형성되어 있으며, 상기 제 1 절연막의 일부를 덮는 게이트 전극과, 상기 제 1 절연막 위에 형성되어 있으며, 상기 게이트 전극을 덮고, 또한 상기 개구를 통하여 상기 기판의 한쪽면과 접하는 제 2 절연막과, 상기 개구의 상측에 형성되어 있으며, 상기 제 2 절연막을 사이에 끼고 상기 기판과 대향하는 용량 전극과, 상기 제 2 절연막을 사이에 끼고 상기 게이트 전극 위에 형성되는 반도체막과, 상기 제 2 절연막 위에 형성되어 있으며, 상기 반도체막과 전기적으로 접속되는 유기 일렉트로루미네선스 소자를 포함한다.
이러한 구성에 의하면, 제 1 절연막과 제 2 절연막을 조합시킴으로써, 절연막에 요구되는 기능의 분리가 도모된다. 즉, 제 1 절연막에 대해서는, 기판과 이 기판 위에 설치되는 트랜지스터나 유기 EL 소자 등의 상호간의 절연을 확보하면서, 기생 용량을 저감하기 위해서 적합한 막 두께나 유전율 등의 조건을 선택할 수 있다. 또한, 제 2 절연막에 대해서는, 도전성의 기판과 용량 전극 사이에 끼워져 용량 소자를 구성할 때에, 정전 용량을 보다 크게 하기 위해서 적합한 막 두께나 유전율 등의 조건을 선택할 수 있다. 따라서, 용량 소자의 저장 용량의 증가와, 기판과 회로 소자 등의 상호간에 생기는 기생 용량의 저감을 양립시키는 것이 가능해진다.
상기 각 형태에서, 바람직하게는, 상기 제 2 절연막의 막 두께는 상기 제 1 절연막의 막 두께보다도 작다. 또한, 바람직하게는, 상기 제 2 절연막의 유전율은 상기 제 1 절연막의 유전율보다도 크다.
이들에 의하면, 도전성의 기판과, 트랜지스터나 유기 EL 소자의 절연성을 충분히 확보하면서, 용량 소자의 정전 용량을 보다 크게 하는 것이 가능해진다.
상기 각 형태에서, 바람직하게는, 상기 기판은 도전체 기판(예를 들면, 스테인리스 기판)을 포함한다.
이에 따라, 본 발명에 적합한 기판을 얻을 수 있다. 도전체 기판은 비교적 구부러지기 쉬운 이점이나, 기계적 강도에 우수한 이점을 갖는다.
또한, 기판으로서, 절연성 기판의 한쪽면(또는 양면)에 도전막을 형성한 것 을 이용해도 좋다.
이에 따라, 유리 기판이나 수지 기판 등의 절연성 기판을 이용하여, 본 발명에 적합한 기판을 얻을 수 있다.
본 발명의 제 3 형태는 상기 제 1 형태의 유기 EL 장치의 제조 방법으로서, 도전성 기판의 한쪽면 위에 제 1 절연막을 형성하는 제 1 공정과, 상기 제 1 절연막에, 상기 기판의 한쪽면을 부분적으로 노출시키는 개구를 형성하는 제 2 공정과, 상기 제 1 절연막 위에, 상기 제 1 절연막의 일부를 덮는 반도체막을 형성하는 제 3 공정과, 상기 제 1 절연막 위에, 상기 반도체막을 덮고, 또한 상기 개구를 통하여 상기 기판의 한쪽면과 접하는 제 2 절연막을 형성하는 제 4 공정과, 상기 개구의 상측에, 상기 제 2 절연막을 사이에 끼고 상기 기판과 대향하는 용량 전극을 형성하는 제 5 공정과, 상기 제 2 절연막 위에, 상기 제 2 절연막을 사이에 끼고 상 기 반도체막 위에 배치되는 게이트 전극을 형성하는 제 6 공정과, 상기 제 2 절연막 위에, 상기 반도체막과 전기적으로 접속되는 유기 일렉트로루미네선스 소자를 형성하는 제 7 공정을 포함한다.
이러한 제조 방법에 의하면, 제 1 형태의 유기 EL 장치를 적합하게 제조할 수 있다.
본 발명의 제 4 형태는 상기 제 2 형태의 유기 EL 장치의 제조 방법으로서, 도전성 기판의 한쪽면 위에 제 1 절연막을 형성하는 제 1 공정과, 상기 제 1 절연막에, 상기 기판의 한쪽면을 부분적으로 노출시키는 개구를 형성하는 제 2 공정과, 상기 제 1 절연막 위에, 상기 제 1 절연막의 일부를 덮는 게이트 전극을 형성하는 제 3 공정과, 상기 제 1 절연막 위에, 상기 게이트 전극을 덮고, 또한 상기 개구를 통하여 상기 기판의 한쪽면과 접하는 제 2 절연막을 형성하는 제 4 공정과, 상기 제 2 절연막 위에, 상기 제 2 절연막을 사이에 끼고 상기 게이트 전극 위에 배치되는 반도체막을 형성하는 제 5 공정과, 상기 개구의 상측에, 상기 제 2 절연막을 사이에 끼고 상기 기판과 대향하는 용량 전극을 형성하는 제 6 공정과, 상기 제 2 절연막 위에, 상기 반도체막과 전기적으로 접속되는 유기 일렉트로루미네선스 소자를 형성하는 제 7 공정을 포함한다.
이러한 제조 방법에 의하면, 제 2 형태의 유기 EL 장치를 적합하게 제조할 수 있다.
본 발명의 제 5 형태는 상기한 유기 EL 장치를 구비하는 전자 기기이다. 상세하게는, 본 발명의 전자 기기는, 예를 들면, 상술한 유기 EL 장치를 표시부로서 구비한다. 여기서, 「전자 기기」는 디스플레이 장치, 텔레비전 장치, 전자 페이퍼, 시계, 전자 계산기, 휴대 전화, 휴대 정보 단말 등을 포함한다. 또한, 상술한 유기 EL 장치를 이용하여, 예를 들면, 인쇄 장치의 감광체를 노광하기 위한 노광 헤드를 구성해도 좋다. 이 경우, 유기 EL 장치는 노광용의 광을 발생시키는 광원으로서 이용된다.
이하, 본 발명의 실시예에 관하여 설명한다.
도 1은 본 실시예의 유기 EL 장치의 기본 구조를 설명한 모식도이다. 본 실시예의 유기 EL 장치는 도전성을 갖는 기판(10)과, 이 기판(10)의 한쪽면 위에 형성된 복수의 화소부(12)와, 이들 복수의 화소부에 공유되는 공통 전극(14)을 포함하여 구성된다. 도시한 바와 같이, 기판(10)과 공통 전극(14) 사이에는 전원(16)이 접속된다.
기판(10)은 적어도 한쪽면에 도전성을 갖고 있으면 좋지만, 기판 전체가 도전체로 이루어지는 도전체 기판이면 더 바람직하다. 기판(10)의 전자의 예로서는, 유리 기판, 석영 기판, 세라믹 기판 등 절연체 기판의 한쪽면에 알루미늄 등의 금속막이나 인듐 주석 산화물막(ITO막) 등의 도전막을 성막한 것을 들 수 있다. 또한, 기판(10)의 후자의 예로서는, 스테인리스 기판을 들 수 있다. 내열성 등의 요건을 감안하면, 기판(10)은 스테인리스 기판인 것이 바람직하다. 또한, 절연체 기판의 한쪽면과 다른 쪽면의 양쪽에 도전막을 설치하여, 그들 도전막 사이를 전기적으로 접속한 것을 기판(10)으로서 사용해도 좋다. 이러한 기판은 본 실시예에서는 도전체 기판과 동등한 기능을 한다.
각 화소부(12)는 유기 EL 소자와 그것을 구동하는 구동 회로를 포함하여 구성된다. 공통 전극(14)은 각 화소부(12)의 유기 EL 소자에 공유되어, 상기 각 유기 EL 소자 각각의 한쪽 전극으로서 기능한다. 이들의 상세에 대해서는 더 후술한다. 본 실시예의 유기 EL 장치에서는, 기판(10)의 도전성을 이용하여, 상기 기판(10)을 통해서 각 화소부(12)에 대한 전력의 공급이 이루어진다.
도 1에 나타낸 구성에서는, 기판(10)의 1개소에서, 상기 기판(10)과 전원(16)의 접속이 도모되고 있다. 이 때, 기판(10)이 한쪽면측에만 도전성을 구비하는 경우에는, 전원(16)은 기판(10)의 한쪽면측에 접속된다. 또한, 기판(10)이 도전체 기판인 경우에는, 전원(16)을 기판(10)의 다른 쪽면에 접속할 수도 있다. 그에 따라, 전원(16)의 접속 개소의 자유도가 높아진다. 또한, 기판(10)과 전원(16)의 접속 개소를 복수 설치하는 것도 바람직하다. 예를 들면, 도 2에 나타낸 바와 같이, 기판(10)의 다른 쪽면측에 점재(點在)하는 복수의 개소에서 기판(10)과 전원(16)의 접속을 도모하면 좋다. 도 2에 예시한 바와 같이, 기판(10)과 전원(16)의 접속 개소가 광범위하게 점재하는 것이 바람직하다. 또한, 도 2에 예시한 바와 같이, 기판(10)과 전원(16)의 복수의 접속 개소가 규칙적으로(예를 들면, 등간격으로) 배열되면 더 바람직하다. 그에 따라, 기판(10)의 면 내에서의 전압 강하를 보다 효과적으로 억제할 수 있다. 여기서, 기판(10)에 대한 전원(16)의 접속 개소란, 전원(16)의 고전위측 단자인 경우와, 전원(16)의 저전위측 단자(일반적으로는 그라운드측 단자)인 경우 중 어느 하나이다. 도 1 및 도 2에서는 전자의 예가 도시되어 있다.
도 3은 본 실시예의 유기 EL 장치의 회로 구성예를 설명한 도면이다. 도시한 바와 같이 유기 EL 장치는 도면 중의 수평 방향(제 1 방향)으로 연장되는 복수의 주사선(走査線; 20) 및 리셋선(24)과, 이들 주사선(20) 등과 교차해서 배열된 복수의 신호선(22)과, 주사선(20)과 신호선(22)의 각 교점에 배치되는 화소 회로(구동 회로)(30) 및 유기 EL 소자(32)를 포함하여 구성된다. 도시한 바와 같이, 화소 회로(30)에 대해서 노드(28)를 통하여 전원(16)으로부터 전압(Vsub)이 공급된다. 그리고, 노드(28)는 상술한 도전성 기판(10)에 전기적으로 접속된다. 즉, 본 실시예에서는, 기판(10)이 전원 공급 경로의 일부로서 기능한다. 화소 회로(30)와 유기 EL 소자(32)를 포함하여 상기 화소부(12)가 구성된다.
도 3에 나타낸 화소 회로(30)는 전류 제어용 트랜지스터(DR), 데이터 기입용 트랜지스터(SW1), 데이터 소거용 트랜지스터(SW2), 저장 용량(Cs)을 포함하여 구성된다. 전류 제어용 트랜지스터(DR)는 p채널형의 전계 효과형 트랜지스터로서, 소스가 노드(28)(기판(10)과의 접속 개소)와 접속되고, 드레인이 유기 EL 소자(32)의 한쪽 단자와 접속되어 있다. 이 구동 회로(30)에 대응해서 설치되는 유기 EL 소자(32)는 한쪽 단자가 전류 제어용 트랜지스터(DR)의 드레인과 접속되고, 다른 쪽 단자가 공통 그라운드와 접속된다. 데이터 기입용 트랜지스터(SW1)는 게이트가 주사선(20)에 접속되고, 소스가 신호선(22)에 접속되고, 드레인이 전류 제어용 트랜지스터(DR)의 게이트에 접속되어 있다. 데이터 소거용 트랜지스터(SW2)는 게이트가 리셋선(24)에 접속되고, 소스가 데이터 기입용 트랜지스터(SW1)의 드레인에 접속되고, 드레인이 노드(28)에 접속되어 있다. 저장 용량(Cs)은 전류 제어용 트랜지스터(DR)의 게이트와 소스 사이에 병렬로 접속되어 있다.
도 3에 나타낸 화소 회로(30)의 동작은 이하와 같다. 주사선(20)을 통해서 주사 신호(SEL)가 공급되고, 데이터 기입용 트랜지스터(SW1)가 선택되어 있는 기간에는, 신호선(22)을 통해서 전류 제어용 트랜지스터(DR)의 게이트에 데이터 신호(DATA)가 기입된다. 노드(28) 및 전류 제어용 트랜지스터(DR)의 소스-드레인 경로를 통해서, 데이터 신호(DATA)의 크기에 따른 전류가 전원(16)으로부터 유기 EL 소자(32)에 공급된다. 이에 따라, 유기 EL 소자(32)가 데이터 신호(DATA)의 크기 에 따른 휘도로 발광한다. 또한, 리셋선(24)을 통해서 리셋 신호(ERS)가 공급되고, 데이터 소거용 트랜지스터(SW2)가 선택되어 있는 기간에는, 전류 제어용 트랜지스터(DR)의 게이트의 전위가 Vsub로 유지되어, 전류 제어용 트랜지스터(DR)의 소스-드레인간의 전위가 0볼트가 되므로, 전류 제어용 트랜지스터(DR)는 오프(off) 상태가 된다. 그에 따라, 유기 EL 소자(32)에 전류가 공급되지 않게 되어, 유기 EL 소자(32)는 비발광 상태가 된다. 도 3에 나타낸 회로 구성에서는, p채널형의 트랜지스터인 전류 제어용 트랜지스터(DR)의 소스가 노드(28)에 접속되어, 전압(Vsub)이 부여된다. 이러한 구성으로 함으로써, 트랜지스터의 소스 전위가 안정화된다.
도 4는 유기 EL 장치의 다른 회로 구성예를 설명한 도면이다. 또한, 상술한 도 3에 나타낸 회로와 공통되는 구성 요소에는 동일 부호가 첨부되어 있다. 그들의 구성 요소에 대해서는 상세한 설명을 생략한다. 본 예의 화소 회로(30a)는 n채널형의 트랜지스터를 포함하여 구성되어 있고, 그런 관계로, 상기 도 3에 나타낸 회로와 비교하여, 화소 회로(30a), 유기 EL 소자(32), 전원(16) 및 그라운드의 접속 관계가 상이하다. 도시한 바와 같이, 화소 회로(30a)는 각 노드(28)를 통해서 공통 그라운드에 접속된다. 그리고, 노드(28)는 상술한 도전성 기판(10)에 전기적으로 접속된다. 즉, 기판(10)이 전원 공급 경로의 일부로서 기능한다. 또한, 각 유기 EL 소자(32)의 한쪽 단자에 대해서 전원(16)으로부터 전압(Vsub)이 공급된다. 화소 회로(30a)와 유기 EL 소자(32)를 포함하여 상기 화소부(12)가 구성된다.
다음에, 유기 EL 장치의 구조에 대해서, 단면도를 이용하여 설명한다.
도 5∼도 7은 각각 유기 EL 장치의 구조를 설명한 단면도이다. 상세하게는, 도 5는 코플레이너(coplanar) 구조의 트랜지스터를 채용한 경우의 유기 EL 장치의 구조예를 도시하고 있다. 도 6은 역(逆) 스태거드(staggered) 구조의 트랜지스터를 채용한 경우의 유기 EL 장치의 구조예를 나타내고 있다. 도 7은 순(順) 스태거드 구조의 트랜지스터를 채용한 경우의 유기 EL 장치의 구조예를 나타내고 있다.
도 5에 나타낸 예의 유기 EL 장치는 도전성 기판(10)의 한쪽면 위에, 화소 회로(30, 30a)를 구성하는 전류 제어용 트랜지스터(DR)나 저장 용량(Cs) 등의 회로 소자가 설치되고, 또한 그 상측에 유기 EL 소자(32)가 설치되어 있다. 또한, 도면의 사정상, 데이터 기입용 트랜지스터(SW1)나 데이터 소거용 트랜지스터(SW2)는 도시가 생략되어 있다. 이하에, 이 유기 EL 장치의 구조에 관하여 더욱 상세히 설명한다.
제 1 절연막(50)은 기판(10)의 한쪽면 위에 형성되어 있고, 이 기판(10)의 한쪽면을 부분적으로 노출시키는 개구(52)를 갖는다. 제 1 절연막(50)으로서는, 예를 들면, 산화 실리콘(SiOx)막, 질화 실리콘(SiN)막, 산화 질화 실리콘(SiON)막, 세라믹 박막 등의 절연막을 들 수 있다.
반도체막(54)은 제 1 절연막(50) 위의 소정 위치에 상기 제 1 절연막(50)의 일부를 덮도록 형성되어 있다. 반도체막(54)으로서는, 비정질 실리콘막, 폴리실리콘막, 단결정 실리콘막, 산화물 반도체막, 유기 반도체막 등, 일반적으로 알려진 반도체막을 들 수 있다. 이 반도체막(54)은 채널 형성 영역(66)과, 그 양측에 배치되는 소스 드레인 영역(62, 64)을 포함한다.
제 2 절연막(56)은 제 1 절연막(50) 위에 반도체막(54)을 덮도록 형성되어 있다. 또한, 제 2 절연막(56)은 제 1 절연막(50)에 설치된 개구(52)를 통해서 기판(10)의 한쪽면과 접한다. 도시한 예에서는, 제 2 절연막(56)은 개구(52)를 덮고, 또한 개구(52) 내에 매설되어 있다. 제 2 절연막(56)으로서는, 예를 들면, 산화 실리콘(SiO2)막, 질화 실리콘(SiN)막, 산화 질화 실리콘(SiON)막, 산화 알루미늄(Al2O3)막, 산화 하프늄(HfO)막 등의 절연막을 들 수 있다.
여기서, 제 1 절연막(50)과 제 2 절연막(56)의 관계에 대해서 상세히 설명한다. 우선 막 두께에 대해서는, 제 2 절연막(56)의 막 두께가 제 1 절연막의 막 두께보다도 작은 것이 바람직하다. 예를 들면, 제 1 절연막(50)은 200nm∼500nm정도의 막 두께로 하고, 제 2 절연막(56)은 50nm∼100nm정도의 막 두께로 하면 좋다. 또한, 유전율에 대해서는, 제 2 절연막(56)의 유전율(비유전율)이 제 1 절연막(50)의 유전율(비유전율)보다도 큰 것이 바람직하다. 즉, 제 2 절연막(56)으로서는 이 른바 high-k 재료로 이루어지는 막이 바람직하고, 제 1 절연막(50)으로서는 이른바 low-k 재료로 이루어지는 막이 바람직하다. 이 관점에서는, 제 1 절연막(50)으로서는, 산화 실리콘(SiOx)막, BSG(SiO2-B2O3)막 등이 특히 바람직하다. 또한, 제 2 절연막(56)으로서는, 산화 알루미늄(Al2O3)막, 산화 하프늄(HfO)막, 산화 탄탈(Ta2O5)막, 산화 지르코늄(ZrO2)막 등이 특히 바람직하다.
게이트 전극(58)은 제 2 절연막(56)을 사이에 끼고 반도체막(54) 위에 형성된다. 도시한 예에서는, 게이트 전극(58)은 반도체막(54)의 채널 형성 영역(66)의 거의 바로 위에 배치되어 있다. 이 게이트 전극(58)은, 예를 들면, 알루미늄막 등의 도전막을 제 2 절연막(56) 위에 성막하고, 그 후 상기 도전막을 패터닝함으로써 얻을 수 있다. 이 게이트 전극(58)과, 반도체막(54)과, 제 2 절연막(56)의 일부(게이트 전극(58)과 반도체막(54)에 끼워진 부분)를 포함하여, 전류 제어용 트랜지스터(DR)가 구성되어 있다.
용량 전극(60)은 개구(52)의 상측에 형성되어 있으며, 제 2 절연막(56)을 사이에 끼고 기판(10)과 대향한다. 이 용량 전극(60)은, 예를 들면, 알루미늄막 등의 도전막을 제 2 절연막(56) 위에 성막하고, 그 후 상기 도전막을 패터닝함으로써 얻을 수 있다. 이 용량 전극(60)과, 기판(10)과, 제 2 절연막(56)의 일부(용량 전극(60)과 기판(10)에 끼워진 부분)를 포함하여, 저장 용량(Cs)이 구성되어 있다.
제 1 중간 절연막(68)은 제 2 절연막(56), 게이트 전극(58), 용량 전극(60)을 덮도록 기판(10) 위에 형성되어 있다. 이 제 1 중간 절연막(68)으로서는, 상기 한 절연막(50)과 동일한 재료로 이루어지는 절연막을 사용할 수 있는 것 외에, 도포법에 의한 산화 실리콘막(SOG막), 폴리이미드나 아크릴 등의 유기 절연막 등을 채용할 수도 있다.
각 배선(78, 79)은 상술한 화소 회로나 주사선, 신호선 등을 구성한다. 이들 배선(78, 79)은, 예를 들면, 알루미늄막 등의 도전막을 제 1 중간 절연막(68) 위에 성막하고, 그 후 상기 도전막을 패터닝함으로써 얻을 수 있다. 배선(78)은 제 1 절연막(50), 제 2 절연막(56) 및 제 1 중간 절연막(68)을 관통하는 개구를 통하여 기판(10)과 전기적으로 접속되어 있다. 또한, 배선(78)은 제 2 절연막(56) 및 제 1 중간 절연막(68)을 관통하는 개구를 통하여 소스 드레인 영역(64)과 전기적으로 접속되고, 또한 제 1 중간 절연막(68)을 관통하는 개구를 통하여 용량 전극(60)과 전기적으로 접속되어 있다. 이에 따라, 박막 트랜지스터나 용량 소자를 포함하여 구성된 화소 회로가 기판(10)과 전기적으로 접속된다. 더 상세하게는, 박막 트랜지스터가 p채널형인 경우에는, 상기 박막 트랜지스터의 소스와 기판(10)이 배선(78)을 통해서 접속된 상태가 된다. 또한, 박막 트랜지스터가 n채널형인 경우에는, 상기 박막 트랜지스터의 드레인과 기판이 배선(78)을 통해서 접속된 상태가 된다. 배선(79)은 제 2 절연막(56) 및 제 1 중간 절연막(68)을 개구를 통하여 소스 드레인 영역(62)과 전기적으로 접속된다.
제 2 중간 절연막(80)은 각 배선(78, 79)을 덮도록 기판(10) 위(제 1 중간 절연막(68) 위)에 형성되어 있다. 이 제 2 중간 절연막(80)으로서는, 상기한 제 1 중간 절연막(68)과 동일한 재료로 이루어지는 절연막을 사용할 수 있다.
화소 전극(개별 전극)(82)은 제 2 중간 절연막(80) 위의 소정 위치에 형성되어 있다. 또한, 화소 전극(82)은 제 2 중간 절연막(80)에 형성된 개구를 통하여 배선(79)과 전기적으로 접속되어 있다. 본 실시예에서는, 이른바 톱 이미션(top emission)형의 유기 EL 장치를 상정하고 있기 때문에, 보다 큰 개구율을 얻기 위해서, 화소 전극(82)은 박막 트랜지스터 및 용량 소자와 상하 방향에서 겹치는 위치에 형성되어 있다. 화소 전극(82)은, 예를 들면, 알루미늄막 등의 도전막을 제 2 중간 절연막(80) 위에 성막하고, 그 후 상기 도전막을 패터닝함으로써 얻을 수 있다.
격벽층(84)은 제 2 중간 절연막(80) 위에 형성되어 있으며, 화소 전극(82)을 노출시키는 개구(86)를 갖는다. 이 격벽층(84)은, 예를 들면, 폴리이미드막이나 아크릴막의 수지막을 제 2 중간 절연막(80) 위에 성막하고, 그 후 그 수지막을 패터닝함으로써 얻을 수 있다.
발광층(88)은 격벽층(84)의 개구(86)의 내부로서 상기한 화소 전극(82) 위에 형성되어 있다. 이 발광층(88)은 저분자 재료, 고분자 재료 중 어느 것을 사용해서 형성해도 좋다. 또한, 발광층(88)에는, 전자 주입층, 전자 수송층, 정공 주입층, 정공 수송층 등의 각종 기능층이 설치되어 있어도 좋다.
공통 전극(90)은 발광층(88)을 덮도록 하여 격벽층(84) 위에 형성되어 있다. 본 실시예에서는, 유기 EL 장치의 구조로서 톱 이미션 구조를 채용하고 있으므로, 발광층(88)으로부터의 발광을 도면 중 상측(기판(10)으로 향하지 않는 방향)으로 취출시키도록, 광 투과성 또는 반투과성의 도전막을 이용하여 공통 전극(90)이 형 성된다. 이러한 도전막으로서는, 예를 들면, 인듐 주석 산화물(ITO)막을 들 수 있다. 이 공통 전극(90)과, 상기의 화소 전극(82) 및 발광층(88)을 포함하여 유기 EL 소자(32)가 구성된다. 박막 트랜지스터(DR)가 p채널형인 경우, 이 유기 EL 소자(32)는 한쪽 단자로서의 화소 전극(82)이 배선(79)을 통해서 박막 트랜지스터(DR)의 드레인과 접속되고, 다른 쪽 단자로서의 공통 전극(90)이 공통 그라운드 (도시 생략)와 접속된다. 또한, 박막 트랜지스터(DR)가 n채널형인 경우, 이 유기 EL 소자(32)는 한쪽 단자로서의 화소 전극(82)이 배선(79)을 통해서 박막 트랜지스터(DR)의 소스와 접속되고, 다른 쪽 단자로서의 공통 전극(90)이 전원(16)(도시 생략)과 접속된다.
도 6에 나타낸 예의 유기 EL 장치는 전류 제어용 트랜지스터(DR)로서 역 스태거드 구조의 박막 트랜지스터를 채용한 것으로, 이하, 이 유기 EL 장치의 구조에 관하여 더 상세히 설명한다. 또한, 도 6에서도 사정상, 데이터 기입용 트랜지스터(SW1)나 데이터 소거용 트랜지스터(SW2)는 도시가 생략되어 있다.
제 1 절연막(100)은 기판(10)의 한쪽면 위에 형성되어 있으며, 이 기판(10)의 한쪽면을 부분적으로 노출시키는 개구(102)를 갖는다. 이 제 1 절연막(100)은 상기의 제 1 절연막(50)과 동일한 절연막으로 이루어진다.
게이트 전극(103)은 제 1 절연막(100) 위에 형성되어 있어, 이 제 1 절연막(100)의 일부를 덮는다. 이 게이트 전극(103)은 상기한 게이트 전극(58)과 동일한 재료로 이루어진다.
배선(전극)(104)은 일부가 개구(102)의 내측에 형성되고, 다른 일부가 제 1 절연막(100) 위에 형성되어 있어, 배선(114)과 기판(10)의 전기적 접속을 도모한다. 이 배선(104)은 상기한 게이트 전극(58)과 동일한 재료로 이루어진다.
제 2 절연막(108)은 게이트 전극(103) 및 배선(104)을 덮도록 하여 제 1 절연막(100) 위에 형성되어 있다. 또한, 제 2 절연막(108)은 개구(102)를 통해서 기판(10)의 한쪽면과 접하고 있다. 이 제 2 절연막(108)은 게이트 전극(103)에 대응하는 개소가 이후에 박막 트랜지스터의 게이트 절연막으로서 기능하고, 전극(112)에 대응하는 개소가 용량 소자의 구성 요소인 유전체층으로서 기능한다. 제 2 절연막(108)은 상기한 제 2 절연막(56)과 동일한 재료로 이루어진다.
또한, 본 예의 유기 EL 장치에서도, 제 1 절연막(100)과 제 2 절연막(108)의 상호간에서의 막 두께 및 유전율에 관한 적합 조건은 상기한 제 1 절연막(50) 및 제 2 절연막(56)의 경우와 같다.
반도체막(110)은 제 2 절연막(108)을 사이에 끼고 게이트 전극(103)을 덮도록 형성된다. 이 반도체막(110)은 박막 트랜지스터의 활성층(채널 형성 영역)이 된다. 반도체막(110)은 상기한 반도체막(54)과 동일한 재료로 이루어진다.
용량 전극(112)은 개구(102)의 상측에 형성되어 있고, 제 2 절연막(108)을 사이에 끼고 기판(10)과 대향한다. 이 전극(112)은 상기한 게이트 전극(58)과 동일한 도전성 재료로 이루어진다. 도시한 예에서는, 용량 전극(112)과 제 2 절연막(108) 사이에 도핑 반도체막(111)을 개재시킴으로써, 양자의 양호한 오믹(ohmic) 콘택트를 확보하고 있다. 이 용량 전극(112)과, 기판(10)과, 제 2 절연막(108)의 일부(용량 전극(112)과 기판(10)에 끼워진 부분)를 포함하여 저장 용량(Cs)이 구성 되어 있다.
소스 드레인 전극(114)은 일부가 반도체막(110)과 접하고, 다른 일부가 배선(104)과 접하도록 하여, 제 2 절연막(108) 위에 형성되어 있다. 소스 드레인 전극(116)은 일부가 반도체막(110)과 접하도록 하여, 제 2 절연막(108) 위에 형성되어 있다. 이들 소스 드레인 전극(114, 116)은 상기한 용량 전극(112)과 동일한 재료로 이루어진다. 도시한 예에서는, 소스 드레인 전극(114)과 반도체막(110) 사이, 소스 드레인 전극(114)과 배선(104) 사이 각각에 도핑 반도체막(113)을 개재시킴으로써, 양자의 양호한 오믹 콘택트를 확보하고 있다. 마찬가지로, 소스 드레인 전극(116)과 반도체막(110) 사이에 도핑 반도체막(115)을 개재시킴으로써, 양자의 양호한 오믹 콘택트를 확보하고 있다.
중간 절연막(117)은 각 소스 드레인 전극(114, 116)을 덮도록 기판(10) 위(제 2 절연막(108) 위)에 형성되어 있다. 이 중간 절연막(117)은 상기한 제 1 중간 절연막(68)과 동일한 재료로 이루어진다.
화소 전극(118)은 중간 절연막(117) 위의 소정 위치에 형성되어 있다. 또한, 화소 전극(118)은 중간 절연막(117)에 형성된 개구를 통하여 소스 드레인 전극(116)과 전기적으로 접속되어 있다. 본 실시예에서는 이른바 톱 이미션형의 유기 EL 장치를 상정하고 있기 때문에, 보다 큰 개구율을 얻기 위해서, 화소 전극(118)은 박막 트랜지스터 및 용량 소자와 상하 방향에서 겹치는 위치에 형성되어 있다. 화소 전극(118)은, 예를 들면, 알루미늄막 등의 도전막을 중간 절연막(117) 위에 성막하고, 그 후 상기 도전막을 패터닝함으로써 얻을 수 있다.
격벽층(120)은 중간 절연막(117) 위에 형성되어 있고, 화소 전극(118)을 노출시키는 개구(122)를 갖는다. 이 격벽층(120)은 상기한 격벽층(84)과 동일한 재료로 이루어진다.
발광층(124)은 격벽층(120)의 개구(122)의 내부로서 상기한 화소 전극(118) 위에 형성되어 있다. 이 발광층(124)은 상기한 발광층(88)과 동일한 재료로 이루어진다.
공통 전극(126)은 발광층(124)을 덮도록 하여 격벽층(120) 위에 형성되어 있다. 본 실시예에서는, 유기 EL 장치의 구조로서 톱 이미션 구조를 채용하고 있으므로, 발광층(124)으로부터의 발광을 도면 중 상측(기판(10)으로 향하지 않는 방향)으로 취출시키도록, 광 투과성 또는 반투과성의 도전막을 이용하여 공통 전극(126)이 형성된다. 공통 전극(126)은 상기한 공통 전극(90)과 동일한 재료로 이루어진다. 이 공통 전극(126)과, 상기한 화소 전극(118) 및 발광층(124)을 포함하여 유기 EL 소자(32)가 구성된다. 박막 트랜지스터(DR)가 p채널형인 경우, 이 유기 EL 소자(32)는 한쪽 단자로서의 화소 전극(118)이 소스 드레인 전극(115)을 통하여 박막 트랜지스터(DR)의 드레인과 접속되고, 다른 쪽 단자로서의 공통 전극(126)이 공통 그라운드(도시 생략)와 접속된다. 또한, 박막 트랜지스터(DR)가 n채널형인 경우, 이 유기 EL 소자(32)는 한쪽 단자로서의 화소 전극(118)이 소스 드레인 전극(116)을 통하여 박막 트랜지스터(DR)의 소스와 접속되고, 다른 쪽 단자로서의 공통 전극(126)이 전원(16)(도시 생략)과 접속된다.
도 7에 나타낸 예의 유기 EL 장치는 전류 제어용 트랜지스터(DR)로서 순 스 태거드 구조의 박막 트랜지스터를 채용한 것으로, 이하, 이 유기 EL 장치의 구조에 대해서 더욱 상세히 설명한다. 또한, 도 7에서도 사정상, 데이터 기입용 트랜지스터(SW1)나 데이터 소거용 트랜지스터(SW2)는 도시가 생략되어 있다.
제 1 절연막(150)은 기판(10)의 한쪽면 위에 형성되어 있고, 이 기판(10)의 한쪽면을 부분적으로 노출시키는 개구(155)를 갖는다. 이 제 1 절연막(150)은 상기한 제 1 절연막(50)과 동일한 재료로 이루어진다.
소스 드레인 전극(152)은 일부가 반도체막(160)과 접하도록 하여, 제 1 절연막(150) 위에 형성되어 있다. 소스 드레인 전극(154)은 일부가 반도체막(160)과 접하고, 다른 일부가 기판(10)의 한쪽면과 접하도록 하여, 제 1 절연막(150) 위에 형성되어 있다. 이들 소스 드레인 전극(152, 154)은, 예를 들면, 상기한 용량 전극(112)과 동일한 재료로 이루어진다. 도시한 예에서는, 소스 드레인 전극(152)과 반도체막(160) 사이에 도핑 반도체막(151)을 개재시킴으로써, 양자의 양호한 오믹 콘택트를 확보하고 있다. 마찬가지로, 소스 드레인 전극(154)과 반도체막(160) 사이에 도핑 반도체막(153)을 개재시킴으로써, 양자의 양호한 오믹 콘택트를 확보하고 있다.
반도체막(160)은 각 소스 드레인 전극(152, 154)에 걸치도록 하여, 제 1 절연막(150) 위에 형성되어 있다. 이 반도체막(160)은 박막 트랜지스터의 활성층(채널 형성 영역)이 된다. 반도체막(160)은 상기한 반도체막(54)과 동일한 재료로 이루어진다.
제 2 절연막(162)은 각 소스 드레인 전극(152, 154) 및 반도체막(160)을 덮 도록 하여 제 1 절연막(100) 위에 형성되어 있다. 또한, 제 2 절연막(162)은 개구(155)를 통하여 기판(10)의 한쪽면과 접하고 있다. 이 제 2 절연막(162)은 게이트 전극(164)에 대응하는 개소가 이후에 박막 트랜지스터의 게이트 절연막으로서 기능하고, 전극(166)에 대응하는 개소가 용량 소자의 구성 요소인 유전체층으로서 기능한다. 제 2 절연막(162)은 상기한 제 2 절연막(56)과 동일한 재료로 이루어진다.
또한, 본 예의 유기 EL 장치에서도, 제 1 절연막(150)과 제 2 절연막(162)의 상호간에서의 막 두께 및 유전율에 관한 적합 조건은 상기한 제 1 절연막(50) 및 제 2 절연막(56)의 경우와 같다.
게이트 전극(164)은 제 2 절연막(162)을 사이에 끼고 반도체막(160) 위에 형성된다. 이 게이트 전극(164)은, 예를 들면, 상술한 게이트 전극(58)과 동일한 재료로 이루어진다. 이 게이트 전극(164)과, 반도체막(160)과, 제 2 절연막(162)의 일부(게이트 전극(164)과 반도체막(160)에 끼워진 부분)를 포함하여, 전류 제어용 트랜지스터(DR)가 구성되어 있다.
용량 전극(166)은 개구(155)의 상측에 형성되어 있고, 제 2 절연막(162)을 사이에 끼고 기판(10)과 대향한다. 이 용량 전극(166)은, 예를 들면, 상기한 게이트 전극(58)과 동일한 재료로 이루어진다. 이 용량 전극(166)과, 기판(10)과, 제 2 절연막(162)의 일부(용량 전극(166)과 기판(10)에 끼워진 부분)를 포함하여, 저장 용량(Cs)이 구성되어 있다.
중간 절연막(168)은 반도체막(164) 및 용량 전극(166)을 덮도록, 기판(10) 위(제 2 절연막(162) 위)에 형성되어 있다. 이 중간 절연막(168)은, 예를 들면, 상기한 제 1 중간 절연막(68)과 동일한 재료로 이루어진다.
화소 전극(170)은 중간 절연막(168) 위의 소정 위치에 형성되어 있다. 또한, 화소 전극(170)은 중간 절연막(168)에 형성된 개구를 통하여 소스 드레인 전극(152)과 전기적으로 접속되어 있다. 본 실시예에서는, 이른바 톱 이미션형의 유기 EL 장치를 상정하고 있기 때문에, 보다 큰 개구율을 얻기 위해서, 화소 전극(170)은 박막 트랜지스터 및 용량 소자와 상하 방향에서 겹치는 위치에 형성되어 있다. 화소 전극(170)은 예를 들면, 알루미늄막 등의 도전막을 중간 절연막(168) 위에 성막하고, 그 후 그 도전막을 패터닝함으로써 얻을 수 있다.
격벽층(172)은 중간 절연막(168) 위에 형성되어 있고, 화소 전극(170)을 노출시키는 개구(174)를 갖는다. 이 격벽층(172)은, 예를 들면, 상기한 격벽층(84)과 동일한 재료로 이루어진다.
발광층(176)은 격벽층(172)의 개구(174)의 내부로서 상기한 화소 전극(170) 위에 형성되어 있다. 이 발광층(176)은 상기한 발광층(88)과 동일한 재료로 이루어진다.
공통 전극(178)은 발광층(176)을 덮도록 하여 격벽층(172) 위에 형성되어 있다. 본 실시예에서는, 유기 EL 장치의 구조로서 톱 이미션 구조를 채용하고 있으므로, 발광층(176)으로부터의 발광을 도면 중 상측(기판(10)으로 향하지 않는 방향)으로 취출시키도록, 광 투과성 또는 반투과성의 도전막을 이용하여 공통 전극(178)이 형성된다. 공통 전극(178)은 상기한 공통 전극(90)과 동일한 재료로 이 루어진다. 이 공통 전극(178)과, 상기한 화소 전극(170) 및 발광층(176)을 포함하여 유기 EL 소자(32)가 구성된다. 박막 트랜지스터(DR)가 p채널형인 경우, 이 유기 EL 소자(32)는 한쪽 단자로서의 화소 전극(170)이 소스 드레인 전극(152)을 통하여 박막 트랜지스터(DR)의 드레인과 접속되고, 다른 쪽 단자로서의 공통 전극(178)이 공통 그라운드(도시 생략)와 접속된다. 또한, 박막 트랜지스터(DR)가 n채널형인 경우, 이 유기 EL 소자(32)는 한쪽 단자로서의 화소 전극(170)이 소스 드레인 전극(152)을 통하여 박막 트랜지스터(DR)의 소스와 접속되고, 다른 쪽 단자로서의 공통 전극(178)이 전원(16)(도시 생략)과 접속된다.
본 실시예에 따른 유기 EL 장치는 상술한 바와 같은 구성을 구비하고 있으며, 다음에 이들 본 실시예의 유기 EL 장치의 제조 방법에 관하여 상세히 설명한다.
도 8∼도 10은 유기 EL 장치의 제조 방법의 일례를 설명한 공정 단면도이다. 본 예에서는, 코플레이너형의 트랜지스터를 이용하여 화소 회로를 구성하는 경우(도 5 참조)에 관하여 설명한다.
우선, 도전성 기판(10)의 한쪽면 위에 제 1 절연막(50)을 형성한다(도 8의 (a)). 제 1 절연막(50)으로서는, 예를 들면, 산화 실리콘(SiOx)막, 질화 실리콘(SiN)막, 산화 질화 실리콘(SiON)막, 세라믹 박막 등의 절연막을 들 수 있다. 제 1 절연막(50)의 형성 방법으로서는 이미 알려진 수법을 적절히 선택하면 좋으며, 예를 들면, 화학 기상 퇴적법(CVD법), 스퍼터링법 등을 들 수 있다. 또한, 도전성 기판(10)에 대해서 산화성 분위기로 어닐링하거나, 양극 산화 처리를 실시하 거나 함으로써 기판(10)의 표면에 얻어지는 절연막을 제 1 절연막(50)으로서 이용할 수도 있다. 특히, 기판(10)으로서 스테인리스 기판을 채용한 경우에는, 기판 표면에 형성되는 산화 크롬의 부동태(不動態) 피막을 제 1 절연막(50)으로서 이용하는 것도 바람직하다.
다음에, 소정 형상(예를 들면, 섬 형상)으로 패터닝된 반도체막(54)을 형성한다(도 8의 (b)). 반도체막(54)으로서는, 비정질 실리콘막, 폴리실리콘막, 단결정 실리콘막, 산화물 반도체막, 유기 반도체막 등, 일반적으로 알려진 반도체막을 들 수 있다. 이들 반도체막의 형성 방법으로서는 이미 알려진 수법을 적절히 선택하면 좋으며, 예를 들면, 화학 기상 퇴적법, 스퍼터링법, 도포법 등을 들 수 있다. 본 실시예에서는, 일례로서 폴리실리콘막을 이용하여 반도체막(54)을 형성한다.
다음에, 기판(10) 위의 소정 위치(도시한 예에서는 반도체막(54)에 근접한 위치)에 개구(52)를 형성한다(도 8의 (c)). 더 상세하게는, 개구(52)는 제 1 절연막(50)을 제거하여 기판(10)에 도달해서, 기판(10)의 한쪽면이 노출되도록 형성된다.
다음에, 반도체막(54)을 덮는 제 2 절연막(56)을 기판(10) 위에 형성한다(도 8의 (d)). 이 제 2 절연막(56)은 제 1 절연막(50)에 설치된 개구(52)를 통해서 기판(10)의 한쪽면과 접하도록 형성된다. 도시한 예에서는, 제 2 절연막(56)은 개구(52)를 덮고, 또한 개구(52) 내에 매설되어 있다. 제 2 절연막(56)으로서는, 예를 들면, 산화 실리콘(SiO2)막, 질화 실리콘(SiN)막, 산화 질화 실리콘(SiON)막, 산 화 알루미늄(Al2O3)막, 산화 하프늄(HfO)막 등의 절연막을 들 수 있다.
다음에, 게이트 전극(58) 및 용량 전극(60)을 형성한다(도 9의 (a)). 또한, 본 공정에서는, 도시하지 않은 다른 전극이나 배선도 아울러 형성된다. 그들 전극이나 배선은 상술한 화소 회로나 주사선, 신호선 등을 구성한다. 게이트 전극(58) 및 용량 전극(60)은, 예를 들면, 알루미늄막 등의 도전막을 제 2 절연막(56) 위에 성막하고, 그 후 상기 도전막을 패터닝함으로써 얻을 수 있다. 또한, 게이트 전극(58) 및 용량 전극(60)의 형성 후, 게이트 전극(58)을 마스크로서 사용하여 반도체막(54)에 대한 이온 주입(이른바 자기 정합 이온 주입)을 행한다. 그에 따라, 반도체막(54)에는 셀프 얼라인(self-align) 구조의 소스 드레인 영역이 형성된다. 구체적으로는, 반도체막(54)의 게이트 전극(58)의 바로 아래에는 채널 형성 영역(66)이 형성되고, 이 채널 형성 영역(66)의 양측에 소스 드레인 영역(62, 64)이 형성된다. 이 결과, 도시한 바와 같이 코플레이너형의 박막 트랜지스터가 완성된다. 이 박막 트랜지스터는 상술한 전류 제어용 트랜지스터(DR)(도 4 등 참조)로서 기능한다. 또한, 도시는 하지 않았지만 같은 방법으로 그 외에도 박막 트랜지스터가 형성되어, 각각 상술한 트랜지스터(SW1, SW2, SW3, SW4)로서 기능한다. 또한, 용량 전극(60)과, 기판(10)과, 양자간에 끼워진 제 2 절연막(56)에 의해서 용량 소자가 완성된다. 이 용량 소자는 상술한 저장 용량(Cs)으로서 기능한다.
다음에, 게이트 전극(58) 및 용량 전극(60)을 덮는 제 1 중간 절연막(68)을 기판(10) 위에 형성한다(도 9의 (b)). 제 1 중간 절연막(68)으로서는, 상기한 절 연막(50)과 동일한 재료로 이루어지는 절연막을 사용할 수 있는 것 외에, 도포법에 의한 산화 실리콘막(SOG막), 폴리이미드나 아크릴 등의 유기 절연막 등을 채용할 수도 있다. 이들 SOG막이나 유기 절연막을 채용하는 경우에는, 도포법 등의 간편한 성막 방법을 이용할 수 있으므로 바람직하다.
다음에, 기판(10) 위의 소정 개소에 개구(70, 72, 74, 76)를 각각 형성한다(도 9의 (b)). 더 상세하게는, 개구(70)는 게이트 전극(58) 등으로 구성되는 박막 트랜지스터에 근접한 위치에, 제 1 절연막(50), 제 2 절연막(56), 제 1 중간 절연막(68)을 제거하여 기판(10)에 도달해서, 기판(10)의 한쪽면이 노출되도록 형성된다. 개구(72)는 제 2 절연막(56), 제 1 중간 절연막(68)을 제거하여 소스 드레인 영역(62)에 도달해서, 소스 드레인 영역(62)의 한쪽면이 노출되도록 형성된다. 개구(74)는 제 2 절연막(56), 제 1 중간 절연막(68)을 제거하여 소스 드레인 영역(64)에 도달해서, 소스 드레인 영역(64)의 한쪽면이 노출되도록 형성된다. 개구(76)는 제 1 중간 절연막(68)을 제거하여 용량 전극(60)에 도달해서, 용량 전극(60)의 한쪽면이 노출되도록 형성된다.
다음에, 각 배선(78, 79) 및 그 외의 도시하지 않은 전극이나 배선을 형성한다(도 9의 (c)). 각 전극이나 각 배선은 상술한 화소 회로나 주사선, 신호선 등을 구성한다. 각 배선(78, 79) 등은, 예를 들면, 알루미늄막 등의 도전막을 제 1 중간 절연막(68) 위에 성막하고, 그 후 상기 도전막을 패터닝함으로써 얻을 수 있다. 도시한 바와 같이, 배선(78)은 개구(70, 74, 76)에 걸치고, 또한 각 개구(70, 74, 76)에 매설된다. 이 배선(78)은 개구(70)를 통하여 기판(10)과 전기적으로 접속되 고, 개구(74)를 통해서 소스 드레인 영역(64)과 전기적으로 접속되며, 또한 개구(76)를 통해서 용량 전극(60)과 전기적으로 접속된다. 이에 따라, 박막 트랜지스터나 용량 소자를 포함하여 구성된 화소 회로가 기판(10)과 전기적으로 접속된다. 더 상세하게는, 박막 트랜지스터가 p채널형인 경우에는, 상기 박막 트랜지스터의 소스와 기판(10)이 배선(78)을 통하여 접속된 상태가 된다. 또한, 박막 트랜지스터가 n채널형인 경우에는, 상기 박막 트랜지스터의 드레인과 기판이 배선(78)을 통하여 접속된 상태가 된다.
또한, 도시한 바와 같이, 배선(79)은 개구(72)에 매설되어, 소스 드레인 영역(62)과 전기적으로 접속된다. 또한, 기판(10)으로서 스테인리스 기판을 사용한 경우에는, 개구(70)를 개구한 개소가 대기 중에 노출되면 기판 표면에 부동태 피막이 형성되기 때문에 주의가 필요하다. 구체적으로는, 이 부동태 피막에 의해, 기판(10)과 배선(78)의 접촉 불량이 생길 우려가 있다. 이 경우에는, 배선(78)을 형성하기에 앞서, 진공 중에서 기판(10)의 표면을 플라스마에 노출시키는 등의 처리를 행하여, 부동태 피막을 제거하면 된다.
다음에, 각 배선(78, 79)을 덮는 제 2 중간 절연막(80)을 기판(10) 위에 형성한다(도 9의 (d)). 제 2 중간 절연막(80)은 상기한 제 1 중간 절연막(68)과 같은 방법으로 형성할 수 있다. 그 후, 배선(79)의 일부를 노출시키는 개구를 형성한다. 또한, 이 개구를 통하여 배선(79)과 전기적으로 접속되는 화소 전극(양극)(82)을 제 2 중간 절연막(80) 위에 형성한다. 화소 전극(82)은, 예를 들면, 알루미늄막 등의 도전막을 제 2 중간 절연막(80) 위에 성막하고, 그 후 상기 도전막 을 패터닝함으로써 얻을 수 있다.
다음에, 화소 전극(82)을 노출시키는 개구(86)를 갖는 격벽층(84)을 제 2 중간 절연막(80) 위에 형성한다(도 10의 (a)). 이 격벽층(84)은, 예를 들면, 폴리이미드막이나 아크릴막의 수지막을 제 2 중간 절연막(80) 위에 성막하고, 그 후 상기 수지막을 패터닝함으로써 얻을 수 있다.
다음에, 개구(86) 내부의 화소 전극(82) 위에 발광층(88)을 형성한다(도 10의 (b)). 이 발광층(88)은 저분자 재료, 고분자 재료 중 어느 것을 사용해서 형성해도 좋다. 또한, 발광층(88)의 형성 방법에 대해서는, 증착법, 도포법, 액적 토출법(잉크젯법) 등 각종 공지 기술을 이용할 수 있다. 또한, 발광층(88)에는, 전자 주입층, 전자 수송층, 정공 주입층, 정공 수송층 등의 각종 기능층이 설치되어 있어도 좋다.
다음에, 격벽층(84) 위에, 각 발광층(88)에 걸쳐서 공통 전극(음극)(90)을 형성한다(도 10의 (c)). 본 실시예에서는, 광 투과성 또는 반투과성의 도전막을 이용하여 공통 전극(90)이 형성된다. 이러한 도전막으로서는, 예를 들면, 인듐 주석 산화물(ITO)막을 들 수 있다. 화소 전극(82), 발광층(88) 및 공통 전극(90)에 의해 유기 EL 소자가 구성된다.
이상과 같이 하여, 도 5에 나타낸 유기 EL 장치를 제조할 수 있다.
다음에, 본 실시예의 유기 EL 장치의 제조 방법의 다른 예로서, 역 스태거드형의 트랜지스터를 이용하여 화소 회로를 구성하는 경우(도 6 참조)에 관하여 설명한다.
도 11∼도 13은 유기 EL 장치의 제조 방법의 일례를 설명한 공정 단면도이다.
우선, 도전성 기판(10)의 한쪽면 위에 제 1 절연막(100)을 형성한다(도 11의 (a)). 이 제 1 절연막(100)은 상기한 제 1 절연막(50)과 같은 방법으로 형성된다.
다음에, 절연막(100)의 소정 위치에 개구(102)를 형성한다(도 11의 (b)). 도시한 바와 같이, 이 개구(102)는 기판(10)의 한쪽면이 노출되도록 형성된다.
다음에, 게이트 전극(103) 및 배선(104)을 형성한다(도 12의 (c)). 게이트 전극(103)은 제 1 절연막(100) 위의 소정 위치에 형성된다. 또한, 배선(104)은 일부가 개구(102) 내에서 기판(10)의 한쪽면과 접촉하도록 형성된다.
다음에, 게이트 전극(103) 및 배선(104)을 덮는 제 2 절연막(108)을 기판(10) 위에 형성한다(도 11의 (d)). 제 2 절연막(108)은 상기한 제 2 절연막(56)과 같은 방법으로 형성할 수 있다.
다음에, 소정 형상(예를 들면, 섬 형상)으로 패터닝된 반도체막(110)을 형성한다(도 12의 (a)). 반도체막(110)은 이후에 박막 트랜지스터의 활성층(채널 형성 영역)이 된다. 반도체막(110)은 상기한 반도체막(54)과 같은 방법으로 형성할 수 있다.
다음에, 기판(10) 위의 소정 개소에 개구(109)를 형성한다 (도 12의 (b)). 더 상세하게는, 개구(109)는 게이트 전극(103) 등으로 구성되는 박막 트랜지스터에 근접한 위치에, 제 2 절연막(108)을 제거하여 배선(104)에 도달해서, 배선(104)의 한쪽면이 노출되도록 형성된다.
다음에, 용량 전극(112), 소스 드레인 전극(114, 116)을 형성한다(도 12의 (c)). 이 때, 각 도핑 반도체막(111, 113, 115)도 동시에 형성된다. 구체적으로는, 제 2 절연막(108) 위에, 도핑 반도체막 및 도전막을 연속 성막하여, 소정 형상으로 패터닝함으로써, 용량 전극(112), 소스 드레인 전극(114, 116)이 형성된다. 더 상세하게는, 도핑 반도체막(111) 및 용량 전극(112)은 제 2 절연막(108)을 사이에 끼고 기판(10)과 대향하도록 형성된다. 도핑 반도체막(113) 및 소스 드레인 전극(114)은 반도체막(110)으로부터 배선(104)에 걸쳐, 또한 일부가 개구(109)를 통하여 배선(104)과 접하도록 형성된다. 도핑 반도체막(115) 및 소스 드레인 전극(116)은 반도체막(110)과 접하도록 형성된다.
다음에, 용량 전극(112), 소스 드레인 전극(114, 116)을 덮는 중간 절연막(117)을 기판(10) 위에 형성한다(도 12의 (d)). 중간 절연막(117)은 상기한 제 2 중간 절연막(80)과 같은 방법으로 형성할 수 있다. 그 후, 소스 드레인 전극(116)의 일부를 노출시키는 개구를 형성한다. 또한, 이 개구를 통하여 소스 드레인 전극(116)과 전기적으로 접속되는 화소 전극(118)을 제 2 중간 절연막(117) 위에 형성한다.
다음에, 화소 전극(118)을 노출시키는 개구(122)를 갖는 격벽층(120)을 중간 절연막(117) 위에 형성한다(도 13의 (a)). 이 격벽층(120)은 상술한 격벽층(84)과 같은 방법으로 형성할 수 있다.
다음에, 개구(122) 내부의 화소 전극(118) 위에 발광층(124)을 형성한다(도 13의 (b)). 이 발광층(124)은 상술한 발광층(88)과 같은 방법으로 형성할 수 있 다.
다음에, 격벽층(120) 위에, 각 발광층(124)에 걸쳐서 공통 전극(126)을 형성한다(도 13의 (c)). 이 공통 전극(126)은 상술한 공통 전극(90)과 같은 방법으로 형성할 수 있다.
이상과 같이 하여, 도 6에 나타낸 유기 EL 장치를 제조할 수 있다.
다음에, 본 실시예의 유기 EL 장치의 제조 방법의 다른 예로서, 순 스태거드형의 트랜지스터를 이용하여 화소 회로를 구성하는 경우(도 7 참조)에 관하여 설명한다.
도 14∼도 16은 유기 EL 장치의 제조 방법의 일례를 설명한 공정 단면도이다.
우선, 도전성 기판(10)의 한쪽면 위에 절연막(150)을 형성한다(도 14의 (a)). 이 절연막(150)은 상기한 절연막(50)과 같은 방법으로 형성된다.
다음에, 절연막(150)의 소정 위치에 개구(155)를 형성한다(도 14의 (b)). 도시한 바와 같이, 이 개구(155)는 기판(10)의 한쪽면이 노출되도록 형성된다.
다음에, 소스 드레인 전극(152, 154)을 형성한다(도 14의 (c)). 전극(154)은 그 일부가 개구(155)를 통하여 기판(10)의 한쪽면과 접촉하도록 형성된다.
다음에, 각 소스 드레인 전극(152, 154)을 덮는 형상의 도핑 반도체막(151, 153)을 형성한다(도 14의 (d)). 구체적으로는, 각 도핑 반도체막(151, 153)은, 예를 들면, 화학 기상 퇴적법(CVD법)이나 스퍼터링법 등의 성막법을 이용하여 기판(10) 위에 반도체막을 형성한 후에, 그 반도체막을 각 소스 드레인 전극(152, 154)의 형상에 대응해서 패터닝함으로써 얻을 수 있다. 또한, 액적 토출법을 이용하여, 각 소스 드레인 전극(152, 154)의 표면에 액체 재료를 도포함으로써 각 도핑 반도체막(151, 153)을 형성할 수도 있다.
다음에, 소정 형상(예를 들면, 섬 형상)으로 패터닝된 반도체막(160)을 형성한다(도 15의 (a)). 반도체막(160)은 이후에 박막 트랜지스터의 활성층(채널 형성 영역)이 된다. 반도체막(160)은 상기한 반도체막(54)과 같은 방법으로 형성할 수 있다. 본 실시예에서는, 반도체막(160)은 소스 드레인 전극(152)으로부터 소스 드레인 전극(154)에 걸쳐서 형성된다. 또한, 각 도핑 반도체막(151, 153)은 반도체막(160)에 덮여진 부분이 잔류하고, 그 이외는 반도체막(160)의 형성시(패터닝시)에 제거된다. 이 결과, 반도체막(160)과 소스 드레인 전극(152) 사이에 도핑 반도체막(151)이 개재되고, 반도체막(160)과 소스 드레인 전극(154) 사이에 도핑 반도체막(153)이 개재되는 상태가 된다.
다음에, 각 소스 드레인 전극(152, 154) 및 반도체막(160)을 덮는 제 2 절연막(162)을 기판(10) 위에 형성한다(도 15의 (b)). 제 2 절연막(162)은 상기한 제 2 절연막(56)과 같은 방법으로 형성할 수 있다.
다음에, 게이트 전극(164) 및 용량 전극(166)을 형성한다(도 15의 (c)). 구체적으로는, 게이트 전극(164)은 제 2 절연막(162)을 사이에 끼고 반도체막(160)과 겹치는 위치에 형성된다. 용량 전극(166)은 제 2 절연막(162)을 사이에 끼고 기판(10)과 대향하는 위치에 형성된다.
다음에, 게이트 전극(164) 및 용량 전극(166)을 덮는 중간 절연막(168)을 기 판(10) 위에 형성한다(도 15의 (d)). 중간 절연막(168)은 상기한 제 2 중간 절연막(80)과 같은 방법으로 형성할 수 있다.
다음에, 소스 드레인 전극(152)의 일부를 노출시키는 개구를 형성한다. 또한, 이 개구를 통하여 소스 드레인 전극(152)과 전기적으로 접속되는 화소 전극(170)을 중간 절연막(168) 위에 형성한다(도 16의 (a)).
다음에, 화소 전극(170)을 노출시키는 개구(174)를 갖는 격벽층(172)을 중간 절연막(168) 위에 형성한다(도 16의 (b)). 이 격벽층(172)은 상술한 격벽층(84)과 같은 방법으로 형성할 수 있다.
다음에, 개구(174)의 내부의 화소 전극(170) 위에 발광층(176)을 형성한다(도 16의 (c)). 이 발광층(176)은 상술한 발광층(88)과 같은 방법으로 형성할 수 있다.
다음에, 격벽층(172) 위에, 각 발광층(176)에 걸쳐서 공통 전극(178)을 형성한다(도 17의 (d)). 이 공통 전극(178)은 상술한 공통 전극(90)과 같은 방법으로 형성할 수 있다.
이상과 같이 하여, 도 7에 나타낸 유기 EL 장치를 제조할 수 있다.
다음에, 상술한 유기 EL 장치를 구비한 전자 기기의 구체예에 관하여 설명한다.
도 17은 유기 EL 장치를 표시부로서 구비한 전자 기기의 구체예를 나타낸 사시도이다. 도 17의 (a)는 전자 기기의 일례인 휴대 전화기를 나타낸 사시도이다. 이 휴대 전화기(1000)는 본 실시예에 따른 유기 EL 장치를 이용하여 구성된 표시 부(1001)를 구비하고 있다. 도 17의 (b)는 전자 기기의 일례인 손목 시계를 나타낸 사시도이다. 이 손목 시계(1100)는 본 실시예에 따른 유기 EL 장치를 이용하여 구성된 표시부(1101)를 구비하고 있다. 도 17의 (c)는 전자 기기의 일례인 휴대형 정보 처리 장치(1200)를 나타낸 사시도이다. 이 휴대형 정보 처리 장치(1200)는 키보드 등의 입력부(1201), 연산 수단이나 기억 수단 등이 저장된 본체부(1202), 및 본 실시예에 따른 유기 EL 장치를 이용하여 구성된 표시부(1203)를 구비하고 있다.
이상과 같이, 본 실시예에 의하면, 제 1 절연막과 제 2 절연막을 조합시킴으로써, 절연막에 요구되는 기능의 분리가 도모된다. 즉, 제 1 절연막에 대해서는, 기판과 이 기판 위에 설치되는 트랜지스터나 유기 EL 소자 등과의 상호간의 절연을 확보하면서, 기생 용량을 저감하기 위해 적합한 막 두께나 유전율 등의 조건을 선택할 수 있다. 또한, 제 2 절연막에 대해서는, 도전성 기판과 용량 전극 사이에 끼워져 용량 소자를 구성할 때에, 정전 용량을 보다 크게 하기 위해서 적합한 막 두께나 유전율 등의 조건을 선택할 수 있다. 따라서, 용량 소자의 저장 용량의 증가와, 기판과 회로 소자 등의 상호간에 생기는 기생 용량의 저감을 양립시키는 것이 가능해진다.
본 발명에 의하면, 저장 용량의 증가와 기생 용량의 저감을 양립시키는 것이 가능한 유기 EL 장치와 그 제조 방법을 제공할 수 있다.

Claims (8)

  1. 적어도 한쪽면에 도전성을 갖는 기판과,
    상기 기판의 한쪽면 위에 형성되어 있으며, 상기 기판의 한쪽면을 부분적으로 노출시키는 개구를 갖는 제 1 절연막과,
    상기 제 1 절연막 위에 형성되어 있으며, 상기 제 1 절연막의 일부를 덮는 반도체막과,
    상기 제 1 절연막 위에 형성되어 있으며, 상기 반도체막을 덮고, 또한 상기 개구를 통하여 상기 기판의 한쪽면과 접하는 제 2 절연막과,
    상기 개구의 상측에 형성되어 있으며, 상기 제 2 절연막을 사이에 끼고 상기 기판과 대향하는 용량 전극과,
    상기 제 2 절연막을 사이에 끼고 상기 반도체막 위에 형성되는 게이트 전극과,
    상기 제 2 절연막 위에 형성되어 있으며, 상기 반도체막과 전기적으로 접속되는 유기 일렉트로루미네선스 소자를 포함하는 유기 일렉트로루미네선스 장치.
  2. 적어도 한쪽면에 도전성을 갖는 기판과,
    상기 기판의 한쪽면 위에 형성되어 있으며, 상기 기판의 한쪽면을 부분적으로 노출시키는 개구를 갖는 제 1 절연막과,
    상기 제 1 절연막 위에 형성되어 있으며, 상기 제 1 절연막의 일부를 덮는 게이트 전극과,
    상기 제 1 절연막 위에 형성되어 있으며, 상기 게이트 전극을 덮고, 또한 상기 개구를 통하여 상기 기판의 한쪽면과 접하는 제 2 절연막과,
    상기 개구의 상측에 형성되어 있으며, 상기 제 2 절연막을 사이에 끼고 상기 기판과 대향하는 용량 전극과,
    상기 제 2 절연막을 사이에 끼고 상기 게이트 전극 위에 형성되는 반도체막과,
    상기 제 2 절연막 위에 형성되어 있으며, 상기 반도체막과 전기적으로 접속되는 유기 일렉트로루미네선스 소자를 포함하는 유기 일렉트로루미네선스 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 절연막의 막 두께는 상기 제 1 절연막의 막 두께보다도 작은 유기 일렉트로루미네선스 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 절연막의 유전율은 상기 제 1 절연막의 유전율보다도 큰 유기 일렉트로루미네선스 장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 기판은 도전체 기판을 포함하는 유기 일렉트로루미네선스 장치.
  6. 도전성 기판의 한쪽면 위에 제 1 절연막을 형성하는 제 1 공정과,
    상기 제 1 절연막에, 상기 기판의 한쪽면을 부분적으로 노출시키는 개구를 형성하는 제 2 공정과,
    상기 제 1 절연막 위에, 상기 제 1 절연막의 일부를 덮는 반도체막을 형성하는 제 3 공정과,
    상기 제 1 절연막 위에, 상기 반도체막을 덮고, 또한 상기 개구를 통하여 상기 기판의 한쪽면과 접하는 제 2 절연막을 형성하는 제 4 공정과,
    상기 개구의 상측에, 상기 제 2 절연막을 사이에 끼고 상기 기판과 대향하는 용량 전극을 형성하는 제 5 공정과,
    상기 제 2 절연막 위에, 상기 제 2 절연막을 사이에 끼고 상기 반도체막 위에 배치되는 게이트 전극을 형성하는 제 6 공정과,
    상기 제 2 절연막 위에, 상기 반도체막과 전기적으로 접속되는 유기 일렉트로루미네선스 소자를 형성하는 제 7 공정을 포함하는 유기 일렉트로루미네선스 장치의 제조 방법.
  7. 도전성 기판의 한쪽면 위에 제 1 절연막을 형성하는 제 1 공정과,
    상기 제 1 절연막에, 상기 기판의 한쪽면을 부분적으로 노출시키는 개구를 형성하는 제 2 공정과,
    상기 제 1 절연막 위에, 상기 제 1 절연막의 일부를 덮는 게이트 전극을 형 성하는 제 3 공정과,
    상기 제 1 절연막 위에, 상기 게이트 전극을 덮고, 또한 상기 개구를 통하여 상기 기판의 한쪽면과 접하는 제 2 절연막을 형성하는 제 4 공정과,
    상기 제 2 절연막 위에, 상기 제 2 절연막을 사이에 끼고 상기 게이트 전극 위에 배치되는 반도체막을 형성하는 제 5 공정과,
    상기 개구의 상측에, 상기 제 2 절연막을 사이에 끼고 상기 기판과 대향하는 용량 전극을 형성하는 제 6 공정과,
    상기 제 2 절연막 위에, 상기 반도체막과 전기적으로 접속되는 유기 일렉트로루미네선스 소자를 형성하는 제 7 공정을 포함하는 유기 일렉트로루미네선스 장치의 제조 방법.
  8. 제 1 항 또는 제 2 항에 기재된 유기 일렉트로루미네선스 장치를 구비하는 전자 기기.
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