KR101190377B1 - 불균일 스핀 모멘텀 트랜스퍼 자기 터널 접합 전류 흐름을 위한 측벽 코팅 - Google Patents
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Abstract
자기 터널 접합 디바이스는 패턴된 와이어링층을 포함하는 기판을 포함한다. 상기 와이어링층 위에 자기 터널 접합(magnetic tunnel junction, MTJ) 스택이 형성된다. 상기 MTJ 스택 위에 저 도전율 층이 형성되고, 상기 저 도전율 층 위에 도전성 하드 마스크가 형성된다. 그런 다음, 상기 저 도전율 층과는 다른 전기 도전율을 포함하는 스페이서 재료가 증착된다. 상기 스페이서 재료는 단지 상기 하드 마스크와 스터드(stud)의 측벽들 상에만 남도록 수평 표면들로부터 식각된다. 추가 식각 공정은, 상기 저 도전율 층 둘레로, 자유 자기층(free magnetic layer)과 상기 도전성 하드 마스크 사이의 도전성 링크(conductive link)로서 상기 측벽 스페이서 재료를 남긴다. 상기 스터드와 상기 스페이서 재료 사이의 전기 도전율의 차이는, 상기 MTJ 스택 내의 상기 자유층의 에지들을 따르는 그리고 상기 측벽들 상에 형성된 상기 스페이서 재료를 통한, 전류 흐름을 향상시킨다.
Description
본 발명은 일반적으로 반도체 분야와 관련되고, 더 상세하게는 불균일(non-uniform) 스핀 모멘텀 트랜스퍼(Spin Momentum Transfer, SMT) 자기 터널 접합(magnetic tunnel junction, MTJ) 전류 흐름을 위한 측벽 코팅(sidewall coating)을 포함하는 자기저항 RAM(magneto-resistive random access memory, MRAM) 및 이를 제조하기 위한 방법과 관련된다.
SMT MRAM에 데이터를 저장하기 위한 현재의 방법들은 높은 저항 상태와 낮은 저항 상태 사이에서 자유층(free layer)을 스위칭하기 위해 일반적으로 높은 전류 레벨들을 필요로 한다. 이러한 높은 전류 레벨들은 바람직하지 않다. 왜냐하면, 높은 전류 레벨들은 큰 스위칭 트랜지스터들을 필요로 하고, 따라서 큰 셀 사이즈들을 필요로 하기 때문이다. 현재로서는 평면내 자화(in-plane magnetization) 재료들 및 디바이스들은 평면을 벗어난 자화(out-of-plane magnetization) 구조들보다는 만들기에 훨씬 더 간단하다. 그러나, MTJ 자유층의 자기 모멘트(magnetic moment)가 평면내(in-plane)(즉, 터널 장벽(tunnel barrier)에 평행)인 경우, 전자 스핀들(electron spins)로부터 평면내 MTJ 자유층으로의 스핀 토크 결합(spin torque coupling)은 거의 없다. 그 이유는 전자들이 상기 평면내 MTJ 자유층 자화에 거의 수직인 방향으로 상기 터널 장벽을 횡단(traverse)하기 때문이다. 평면내 자화 디바이스들에 있어서, 스핀 토크 효과(spin torque effect) - 이것은 상기 MTJ 자유층의 스위칭을 시작하도록 하기 위한 것임 - 를 위해서는, 일반적으로 상기 자유층에게 실질적인 평면을 벗어난 자화를 제공하기 위한 열 요동(thermal fluctuations)을 기다려야 한다. 이것은 좋지 못한 제어 접근법(poorly controlled approach)으로서, 이러한 접근법은 소프트 에러들(soft errors)을 초래하고, 쓰기 시간이 오래 걸리도록 하며, 높은 스위칭 전류들이 필요하도록 한다.
위에서 논의된 문제점들을 감안할 때, 평면내 자화(in-plane magnetization)를 갖는 디바이스의 에지들을 따라 전류 흐름의 상대적인 량(relative amount)을 증가시키는 구조(structure)를 만드는 것은 중요할 것이다. 왜냐하면, 상기 디바이스의 에지들은 자기 에지 효과(magnetic edge effects)에 기인하여 실질적으로 평면을 벗어난(out-of-plane) 성분을 갖는 자화를 보일 것이기 때문이다. 스핀 토크 결합(spin torque coupling)은 MTJ 자유층의 자화의 평면을 벗어난 성분에 대해서만 상당하므로, 평면을 벗어난 자화가 존재하는 에지 영역들에서의 전류가 더 높아지면 높아질수록, 전자들로부터 상기 MTJ 자유층으로 스핀 토크가 더 효율적으로 전달(transfer)될 것이다.
일 실시예에서, MTJ 디바이스를 제조하기 위한 방법이 개시된다. 상기 방법은 패턴된 와이어링층(wiring layer) 위에 시드층(seed layer)을 형성하는 단계를 포함한다. 상기 시드층 위에 반강자성층(anti-ferromagnetic layer)이 형성된다. 상기 반강자성층 위에 기준층들(reference layers)이 형성된다. 상기 반강자성층은 상기 기준층들을 고정(pin)시킨다. 상기 기준층들 위에 절연 터널장벽층(insulating tunnel barrier layer)이 형성된다. 상기 절연층 위에 자유 자기층(free magnetic layer)이 형성된다. 상기 자유층 위에 저 (전기) 도전율 층(low (electrical) conductivity layer)이 형성된다. 상기 저 도전율 층 위에 도전성 하드 마스크가 형성된다. 상기 하드 마스크 및 상기 저 도전율 층은 상기 자유층까지 아래로 식각(etch down)된다. 상기 식각된 구조 위에 스페이서 재료가 증착(deposit)된다. 상기 스페이서 재료는 상기 저 도전율 층과는 다른 전기 도전율로 이루어진다. 상기 스페이서 재료는 단지 상기 하드 마스크 및 상기 저 도전율 층(이하, '스터드(stud)'라고도 함)의 측벽들 상(on)에만 남도록(remain) 수평 표면들로부터 식각된다. 상기 디바이스는 상기 하드 마스크 또는 상기 측벽 스페이서 재료에 의해 보호되지 않는 스택 재료들을 식각함에 의해 더 디파인(define)된다. 상기 식각은, 상기 저 도전율 층 주위로, 상기 자유층과 상기 도전성 하드 마스크 사이의 도전성 링크(conductive link)로서 상기 측벽 스페이서 재료를 남기도록 조정(tune)된다.
다른 실시예에서, 자기 터널 접합(magnetic tunnel junction) 디바이스가 개시된다. 상기 자기 터널 접합 디바이스는 패턴된 와이어링층(patterned wiring layer)을 포함하는 기판을 포함한다. 상기 와이어링층 위에 자기 터널 접합 스택(magnetic tunnel junction stack)이 형성된다. 상기 자기 터널 접합 스택 위에 저 도전율 층이 형성된다. 상기 하드 마스크 및 상기 저 도전율 층은 상기 자유층까지 아래로 식각된다. 상기 식각된 구조 위에 스페이서 재료가 증착된다. 상기 스페이서 재료는 상기 저 도전율 층과는 다른 전기 도전율로 이루어진다. 상기 스페이서 재료는 단지 상기 하드 마스크 및 상기 스터드의 표면 상에만 남도록 수평 표면들로부터 식각된다. 상기 디바이스는 상기 하드 마스크 또는 상기 측벽 스페이서 재료에 의해 보호되지 않는 스택 재료들을 식각함에 의해 더 디파인(define)된다. 상기 식각은, 상기 저 도전율 층 주위로, 상기 자유층과 상기 도전성 하드 마스크 사이의 도전성 링크로서 상기 측벽 스페이서 재료를 남기도록 조정된다. 상기 스터드와 상기 스페이서 재료 사이의 전기 도전율의 차이는 자기 터널 접합 스택 내에서 상기 자유층의 에지들을 따르는 그리고 상기 측벽들 상에 형성된 상기 스페이서 재료를 통한 전류 흐름을 향상시킨다.
또 다른 실시예에서, 집적회로가 개시된다. 상기 집적회로는 회로 지지 기판(circuit supporting substrate) - 상기 회로 지지 기판 상에 배치된 전기 회로를 가짐 - 및 자기 터널 접합 디바이스를 포함한다. 상기 자기 터널 접합 디바이스는 패턴된 와이어링층을 포함하는 기판을 포함한다. 상기 와이어링층 위에 자기 터널 접합 스택이 형성된다. 상기 자기 터널 접합 스택 위에 저 도전율 층이 형성된다. 상기 저 도전율 층 위에 도전성 하드 마스크가 형성된다. 상기 하드 마스크 및 저 도전율 층은 상기 자유층까지 아래로 식각된다. 상기 식각된 구조 위에 스페이서 재료가 증착된다. 상기 스페이서 재료는 상기 저 도전율 층과는 다른 전기 도전율로 이루어진다. 상기 스페이서 재료는 단지 상기 하드 마스크 및 상기 스터드의 측벽들 상에만 남도록 수평 표면들로부터 식각된다. 상기 디바이스는 상기 하드 마스크 또는 상기 측벽 스페이서 재료에 의해 보호되지 않는 스택 재료들을 식각함에 의해 더 디파인된다. 상기 식각은, 상기 저 도전율 층 주위로, 상기 자유층과 상기 도전성 하드 마스크 사이의 도전성 링크로서 상기 측벽 스페이서 재료를 남기도록 조정된다. 상기 스터드와 상기 스페이서 재료 사이의 전기 도전율의 차이는, 상기 자기 터널 접합 스택 내의 상기 자유층의 에지들을 따르는 그리고 상기 측벽들 상에 형성된 상기 스페이서 재료를 통한 전류 흐름을 향상시킨다.
도 1-3은 본 발명의 일 실시예에 따른 자기 터널 접합 디바이스들을 제조하기 위한 공정을 기술하는 단면도들이다.
도 4는 본 발명의 일 실시예에 따른 저 전기 도전율 스터드 및 고 전기 도전율 스페이서 재료를 포함하는 자기 터널 접합 디바이스를 보여준다.
도 5는 본 발명의 일 실시예에 따른 도전성 스터드 및 스페이서 재료의 적어도 일부분 상에 형성된 강자성 스페이서 재료를 포함하는 자기 터널 접합 디바이스를 보여준다.
도 6은 본 발명의 일 실시예에 따른 고 전기 도전율 스터드 및 저 전기 도전율 스페이서 재료를 포함하는 자기 터널 접합 디바이스를 보여준다.
도 4는 본 발명의 일 실시예에 따른 저 전기 도전율 스터드 및 고 전기 도전율 스페이서 재료를 포함하는 자기 터널 접합 디바이스를 보여준다.
도 5는 본 발명의 일 실시예에 따른 도전성 스터드 및 스페이서 재료의 적어도 일부분 상에 형성된 강자성 스페이서 재료를 포함하는 자기 터널 접합 디바이스를 보여준다.
도 6은 본 발명의 일 실시예에 따른 고 전기 도전율 스터드 및 저 전기 도전율 스페이서 재료를 포함하는 자기 터널 접합 디바이스를 보여준다.
필요에 따라, 본 발명의 상세한 실시예들이 여기에 개시되지만, 개시되는 실시예들은 단지 본 발명의 예들일 뿐이고, 다양한 형태들로 구현될 수 있다는 것이 이해되어야 한다. 따라서, 여기에 개시되는 특정 구조 및 기능적인 세부사항들은 발명의 범위를 한정하는 것으로 해석되어서는 아니되고, 청구항들을 위한 근거로서 그리고 가상의 어떤 적절하게 설명된 구조 및 기능에서 본 발명을 다양하게 채용하기 위해 당해 기술 분야에서 숙련된 자에게 지침을 제공하기 위한 대표적인 근거로서 해석되어야 할 것이다. 나아가, 여기에 사용되는 용어들 및 어구들은 발명에 대해 이해를 돕기 위한 설명을 제공하는 것이지, 발명의 범위를 한정하려는 의도는 아니다.
여기서 사용되는 "일", "하나" 또는 "한" 이라는 용어는, 하나 또는 하나 이상인 것으로 정의된다. 여기서 사용되는 복수(plurality) 용어는 두 개 또는 두 개 이상으로 정의된다. 여기서 사용되는 다른(another)이라는 용어는 적어도 두 번째 또는 그 이상으로 정의된다. 여기서 사용되는 구비하는 및/또는 갖는 이라는 용어는 포함하는(즉, 개방형 표현(open language)) 으로 정의된다. 여기에 사용되는 결합된(coupled) 이라는 용어는 비록 반드시 직접적으로는 아니더라도, 그리고 반드시 기계적으로는 아니더라도, 연결된(connected) 으로 정의된다.
도 1은 하부의 패턴된 와이어링층(underlying patterned wiring layer)(102)을 보여준다. 와이어링층(102) 상에는 시드층(seed layer)(104)이 적층된다. 시드층(104) 위에는 반강자성층(anti-ferromagnetic layer)(106)이 적층된다. 시드층(104)은 반강자성층(AF 층)(106)의 원하는 결정 배향(crystal orientation)을 얻기 위해 사용된다. 그런 다음, 반강자성층(106) 위에 기준층들(reference layers)(108)이 적층되고, 맨 위의 기준층(top most reference layer) 위에 MTJ 장벽층(110)이 적층된다. 그런 다음, 상기 MTJ 장벽층 위에 자유층(112)이 적층된다.
AF 층(106), 기준층들(108), MTJ 장벽층(110), 및 자유층(112)은 MTJ 스택을 생성한다. 특히, 기준층들(108)은 제1 자기층을 생성하고 자유층(112)은 상기 MTJ 스택의 제2 자기층을 생성한다. MTJ 장벽층(110)은 제1 자기층(108)과 제2 자기층(112) 사이의 절연층을 생성한다. 일 실시예에서, 제1 자기층(108)(기준층)은 AF 층(106)에 의해 특정 방향으로 고정(pin)되는 자화(magnetization)를 갖는다. 제2 자기층(112)(자유층)은 고정되지 않은 자화 방향을 갖는다. 자유층(112)은 고정된 층(108)의 자화에 평행하게 또는 고정된 층(108)의 자화에 반평행(anti-parallel)하게 되도록 자유층(112)의 자화를 회전(rotate)시킬 수 있다. 일반적으로, 평행 자화들(parallel magnetizations)은 전류가 낮은 저항을 갖는 터널 장벽(110)을 통해 통과(tunnel through)할 수 있게 한다. 그에 반해, 반평행 자화들은 높은 저항을 초래한다. 상기 자유층 자화 방향은, 부근의 와이어(nearby wire)를 통해 전류를 통과시킴에 의해 - 그래서 상기 전류는 상기 자유층과 상호작용(interact)하는 자기장(magnetic field)을 유도(induce)함 - 스위칭될 수 있다. 또한 상기 자유층 자화는 상기 자유층 내에 스핀 분극된 전자들(spin polarized electrons)을 주입시킴에 의해 제어될 수 있다(이 공정은 "스핀 모멘텀 트랜스퍼(spin-momentum transfer, SMT)"로 일컬어짐).
자유층(112)이 적층된 후, 캡층(cap layer)(114)이 적층된다. 캡층(114)은 효율적인 자유층 자화 스위칭을 가능하게 하는 버퍼를 제공한다. 또한 이러한 선택적인 캡층(114)은, 상기 자기 터널 접합 구조들을 형성할 때, 식각정지층(etch stop layer)으로서 작용하게 할 수 있는 재료들을 포함할 수 있다. 선택적인 캡층(114)은 하나 또는 몇 개의 개별 층들을 포함할 수 있으나, 그것이 실질적인 전류 확산(current spreading)을 허용하지 않을 정도로 충분히 얇아야 한다. 그런 다음 저 도전율(저-σ) 장벽층(116)이 적층되고, 그래서 수직 방향으로 전자 흐름에 대한 저 도전율 장애물(impediment)을 형성할 것이다. 장벽층(116)의 도전율은 주위의 도전체들의 도전율보다 실질적으로 낮다. 그래서 전자들은 상기 주위의 도전체들을 통해 이동하는 것을 더 선호할 것이다. 장벽층(116) 위에(atop) 도전성 하드 마스크층(118)이 적층된다. 도전성 하드 마스크층(118)은 MTJ 디바이스를 디파인하기 위한 식각 마스크를 제공하고, 상기 MTJ와 상기 MTJ 위에 디파인될 와이어링층 간을 브릿지하기 위한 도전층을 제공한다. 상술한 층들을 적층/형성하기 위해서는 어떠한 전통적인 제조 공정들도 사용될 수 있음을 주목하자.
그런 다음, 패턴 생성을 위해 하나 또는 그 이상의 리소그래피 또는 유사 공정들이 사용될 수 있다. 그런 다음, 하드 마스크(118)는 바람직한 화학적 및/또는 물리적 방법(예, 반응성 이온 식각(reactive ion etching, RIE), 이온 빔 식각(ion beam etching, IBE), 또는 습식 화학 식각(wet chemical etching) 등, 그러나 이러한 예들로 한정되는 것은 아님)을 사용하여 식각된다. 저-σ 장벽층(116)은 하드 마스크(118)와 동일한 형상으로 식각되지만, 상기 식각은 자유층(112)의 전체 높이를 제거하는 데까지는 가지 않는다. 도 1에는 두 개의 가까운 디바이스들이 패턴되고 또한 상기 식각이 낮은 식각률(low-etch-rate)의 재료에 의해 캡층(114)에서 중단(halt)된 실시예가 보여지지만, 또한 캡층(114)의 하부(bottom)에서 또는 캡층(114) 내에서 상기 식각을 정지시킬 수 있다는 것을 주목하자.
위에서 논의된 식각 공정이 완료되면, 스페이서 막(spacer film)(220)이 상기 구조의 수직 측벽들의 실질적인 범위(substantial coverage)로 상기 구조 위에 증착된다. 스페이서(220)가 증착된 후, 수평 표면들 상의 재료를 제거하기 위해, 방향성(directional)(이방성(anisotropic)) 식각이 사용되며, 그래서 도 2에 보여진 바와 같이 측벽들 상에만(only on the sidewalls) 스페이서 재료를 남긴다. 이것은, 예를 들어, RIE 동안의 높은 기판 바이어스(substrate bias)로써, 또는 고 방향성(highly directional) IBE 기술로써 수행될 수 있다. 일 실시예에서, 도 4에 보여진 바와 같은 구조(400)를 위해 고 도전율 스페이서 재료가 사용된다. 다른 실시예에서, 도 5에 보여진 바와 같은 구조(500)를 위해 강자성 스페이서 재료가 사용된다. 또 다른 실시예에서, 도 6에 보여진 것과 같은 구조(600)를 위해 저 도전율 스페이서 재료가 사용된다.
스페이서 재료(220)를 증착하기 위해 회전 기판을 사용하는 방향성 증착 공정(directional deposition process)이 이용될 수 있고, 이는 측벽 범위(sidewall coverage)가 향상되는 결과를 가져온다. 예를 들어, 스페이서 재료(220)를 증착시키기 위해, 이온 빔 증착, e-빔 증착, 열 증발증착(thermal evaporation) 등이 기울어지고 회전하는 기판 홀더(tilted and rotating substrate holder)와 함께 사용될 수 있다. 또한, 스페이서 재료(220)를 증착시키기 위해 전기도금(electroplating), 무전해도금(electroless plating), 화학적 기상 증착(chemical vapor deposition, CVD), 및 원자층 증착(atomic layer deposition, ALD)과 같은 다른 공정들이 사용될 수 있다. 도 5의 구조(500)에 있어서, 강자성 스페이서는, 자기 상태들이 좋지않게 디파인(poorly defined)되는 것을 방지하기 위해 상기 MTJ 스택의 모든 측면들(all sides)을 코팅하지 않도록 이방성으로(anisotropically) 패턴될 수 있다. 이것은, 강한 강자성체로 코팅된 상기 디바이스의 단지 일부분만을 남기기 위해서 상기 디바이스의 한 면을 손상(damage)/자기소거(demagnetize)시키기 위해서 또는 상기 강자성체로써 상기 디바이스의 단 한 측면만(just one side)을 코팅하기 위해, 방향성 이온 빔 식각 또는 방향성 증착을 사용함에 의해 수행될 수 있다.
도 2에 도시된 스페이서를 디파인하기 위한 식각 후, 자유층(112) 및 고정된 층(pinned layer)(106, 108)(및 하부의 시드층(104))은, 이웃하는 디바이스들이 도 3에 보여지는 바와 같이 전자 디바이스 회로에 의해 개별적으로 어드레스되도록 서로 간에 분리(isolate)될 수 있게 패턴된다. 이를 달성하기 위한 한가지 방법은 위에서 논의된 이방성 "스페이서" 식각을 확장(extend)하는 것이다. 그리하여, 도 3에 보여지는 바와 같이 상기 식각이 상기 자기 막들(magnetic films)을 통해 끝까지 가서 상기 디바이스들을 분리시키도록 할 수 있다. 이 실시예에서, 상기 스페이서는, 심지어 상기 전체 스택 식각이 완료된 후에도 상기 디바이스 측벽들 상에 남을 정도로 충분히 강하다(robust).
이와는 다르게, 스페이서(220)(이는 도전성 또는 자성 특성들을 위해서 선택됨)의 부식(erosion)없이 전체 스택 식각을 할 수 있도록 하기 위해, 마스킹 목적(도전성 또는 자성 특성들을 위해서라기보다는)의 추가 스페이서(additional spacer)(322)가 증착될 수 있다. 또한, 상기 스택은 도중에(part-way) 식각될 수 있고, 또한 남은 하부 층들을 패턴하기 위해 더 융통성있는(flexible) 식각 기술을 사용할 수 있도록, 추가의 리소그래피 및/또는 하드 마스크 생성 단계들이 수행될 수 있다. 또한 기술들은 물리적 의미에서 상기 재료들을 완전히 제거한다기보다는, 상기 재료들이 비활성화(inactive)되도록 상기 재료들을 손상(damage)시키기 위해 사용될 수 있다. 이 공정은 "자기저항 RAM을 위한 MTJ 스택을 패터닝하는 방법(Method of Patterning A Magnetic Tunnel Junction Stack For A Magneto-Resistive Random Access Memory)" 라는 명칭의 공동으로 소유된(commonly owned) 미국특허번호 제7,212,446호에서 더 논의되고 있으며, 이것은 그 전체가 참조로 포함된다.
위에서 논의된 측벽 재료(220)의 선택에서의 융통성은 기능적 스페이서(220) 주위의 보호 스페이서(322)를 사용함에 의해 높아질 수 있다. 그러한 추가 스페이서(extra spacer)는, 측벽 각(sidewall angle)에 대한 더 많은 선택들을 가능하게 하고, 위에서 논의된 상기 뒤따르는(ensuing) 스택 식각에서 기능적 스페이서가 손실(loss)되는 것을 방지할 수 있다. 보호 스페이서(322) 재료의 일 예는 탄탈륨(tantalum)이다. 상기 탄탈륨은 상기 자기 스택에 대한 메탄올 기반의 RIE 동안 루테늄(ruthenium) 언더코트(undercoat)(기능적 스페이서(220) 재료)를 보호할 수 있다. 도 3에 대해 위에서 논의된 공정 후, 상기 디바이스들의 상부들(tops)에 접촉(contact)하기 위해 전통적인 제조 공정들이 사용될 수 있다. 하부의 패턴된 와이어링층(102)은 상기 디바이스들의 하부들(bottoms)에 대한 접촉을 제공한다.
도 4는 도 1-3에 대해 위에서 논의된 공정들로부터 얻어진 디바이스(400)의 하나의 구조를 보여준다. 특히, 도 4는 저 전기 도전율 전류 장벽(416) 및 고 전기 도전율 기능적 스페이서(420)를 갖는 디바이스(400)를 보여준다. 이러한 구성 - 즉, 더 높은 전기 도전율의 기능적 스페이서(420)가 더 낮은 전기 도전율의 장벽(416) 주위로 형성되어 있는 구성 - 은 상기 MTJ의 에지들에 전류가 우선적으로(preferentially) 흐르는 것을 가능하게 한다. 여기서, 에지 효과(edge effects)는 상기 자유층 자화의 실질적인 부분이 평면을 벗어나 있게 한다. 상기 자유층에서의 로컬 자화는 상기 자유층(412) 내에서 실선의 화살표들로 표현된다. 상기 전류 흐름은 디바이스(400)에서 굵은 점선의 화살표들로 표현된다. 이러한 효과는 더 큰 전도성의(more-transmissive) 터널 장벽들(410) 및 더 큰 저항의(more-resistive) 자유층들(412)에 대해 높아지며, 그래서 전류 확산 효과(current-spreading effects)를 감소시킨다.
도 5는 도 1-3에 대해 위에서 논의된 공정들로부터 얻어진 다른 디바이스(500)를 보여준다. 특히, 도 5는 중심 영역(516 및 518) - 이 영역은 스터드/하드 마스크 조합을 이룸 - 을 갖는 디바이스(500)를 보여준다. 이 디바이스에서 전류 흐름이 상기 디바이스 개선의 단지 일 측면이므로, 층들(516 및 518)의 전기 도전율은 도 4의 층들(416 및 418)과 유사하게 선택될 수도 있고, 또는 다른 도전율 값들을 가정할 수도 있다. 상기 추가의 개선은 강자성층(520)의 형성을 통해 상기 중심 스터드/하드 마스크 조합 주위의 스페이서로서 구현된다. 적절한 막 증착 조건들 및 막 아스팩트 비(aspect ratio)로써, 층(520)의 자화가 상기 자유층의 평면에 실질적으로 수직하게 향하도록(point) 할 수 있다. 비자기층(nonmagnetic layer)(514)의 사용은 자유층(512)의 자화로부터 층(520)에서의 자화를 분리(decouple)시킨다. 그래서 자유층 자화는 방향을 전환하기 위해 층(520)에 대한 요구 없이 방향을 스위칭하도록 허용된다. 그러나, 층(520)은 도 5에 보여진 것과 유사한 방법으로 자기소거장들(demagnetization fields)을 통해 자유층(512)에 영향을 준다. 상기 자유층의 에지들 부근의 자유층 자화는, 층(520) 자기소거장들의 영향으로 인해 실질적인 평면을 벗어난 성분(out-of-plane component)을 보인다(assume). 자화 자유층을 갖는 전통적인 디바이스와 비교하면, 이 자유층(512)은 평면을 벗어난 성분을 가지며, 이 평면을 벗어난 성분은 스핀 모멘텀 트랜스퍼 효과로 인해 상기 자유층의 더 빠르고 더 낮은 전류 스위칭을 제공한다.
도 5의 디바이스(500)는, 일 실시예에서, 상기 자유층이 전환하는 두 개의 안정적(stable)이고 신뢰할 수 있는(reliable) 상태들이 있는 그러한 방법으로, 설계되었음을 주목하자. 디바이스(500)는 형상 이방성(shape anisotropy) 또는 고유 이방성(intrinsic anisotropy)이 자유층 자화로 하여금 지면 안으로(into the page)(또는 바깥으로) 향하도록(point) 하는 경우를 보여주며, 상기 고정된 기준층들의 자화 방향은 또한 지면 안으로(또는 바깥으로) 향할 것이다. 상기 자유층은 지면 안으로 진행하는 것과 지면 바깥으로 진행하는 것 사이의 자화 플립들(magnetization flips)에 따라 높은 저항 상태와 낮은 저항 상태 사이에서 스위칭한다. 예를 들어, 이것은 지면 안으로 향하는 장축(long axis)을 갖는, 그리고 단축을 횡단하는 단면을 나타내는 도 5를 갖는 길고, 좁은 디바이스를 생성함에 의해 달성될 수 있다. 그러한 경우, 상기 형상 이방성이 상기 자유층 자화가 지면 안으로(또는 바깥으로) 향하도록 유도한다. 스페이서층(520)은 자유층(512)의 자화에게 상기 노미널 자유층 자화 방향에 실질적으로 수직인 방향으로 평면을 벗어나게 그것을 기울이도록(tilt) 영향을 준다. 그리하여, 상기 자유층 자화는 지면 안 또는 지면 바깥 중 어느 하나로 향하는 안정된 상태들을 보인다. 앞서 언급된 길고, 좁은 디바이스의 좁은 팁들(tips)에서의 층(520)에 기인하여 자화 방향의 일부 방해(frustration)가 있을 수 있지만, 이러한 영향들은 디바이스 형상, 층(520)의 방향성 증착, 또는 층(520)의 자기 특성들의 선택으로써 최소화될 수 있다.
도 6은 도 1-3에 대해 위에서 논의된 공정들로부터 얻어지는 다른 디바이스(600)를 보여준다. 특히, 도 6은 고 전기 도전율의 하드 마스크/스터드(618) 및 스터드(618)의 모든 측면들(sides) 상에 형성된 저 전기 도전율의 기능적 스페이서(620)를 갖는 디바이스(600)를 보여준다. 이 구성 - 즉, 더 낮은 전기 도전율의 기능적 스페이서(620)가 더 높은 전기 도전율 스터드(618)의 모든 면들 상에 형성되어 있는 구성 - 은 디바이스(600)의 중심 가까이에 높은 전류 밀도의 영역을 생성한다. 상기 전체 디바이스 전체의 균일한 전류 흐름과는 대조적으로, 상기 스핀 토크 효과(spin torque effect)는 큰 전류 밀도의 핫스팟들(hotspots)을 생성함에 의해 증가될 수 있다. 또한 디바이스(600)는 추가 스페이서 층(622) - 이것은 고 도전율 재료(예, 도 4의 층(420)) 또는 강자성 재료(예, 도 5의 층(520))으로 형성될 수 있음 - 으로써 조정될 수 있다.
상술한 실시예들은 단지 여기서의 본 발명의 지침들의 여러가지 이로운 사용들의 예들일 뿐이라는 것을 이해해야 할 것이다. 일반적으로, 본 출원의 명세서에 기술된 내용들은 본 발명에서의 여러 청구항들 중 어느 것을 반드시 한정하는 것은 아니다. 더욱이, 어떤 내용들은 본 발명의 몇몇 특징들에는 적용될 수 있으나, 어떤 것들에는 적용되지 않을 수 있다. 일반적으로, 만약 특별히 명시하지 않는다면, 발명의 일반론에는 손실을 끼치지 않고서, 단수의 구성요소들은 복수일 수도 있고 그와는 반대로 복수의 구성요소들은 단수일 수도 있다
위에서 기술된 회로는 집적회로 칩을 위한 설계의 일부이다. 집적회로 칩은 일반적으로 하나 또는 그 이상의 회로 지지 기판들 - 이 기판들 각각은 기판 상에 배치된 전기 회로를 가짐 - 을 포함할 수 있다. 상기 칩 설계는 그래피컬 컴퓨터 프로그래밍 언어(graphical computer programming language)로 생성되어, 컴퓨터 스토리지 매체(computer storage medium)(예를 들어, 디스크, 테이프, 물리적 하드 드라이브, 또는 가상의 하드 드라이브(예를 들어, 스토리지 접근 네트워크에서의))에 저장된다. 만약 설계자가 칩들을 제조하기 위해 사용되는 포토리소그래피 마스크들 또는 칩들을 제조하지 않는다면, 상기 설계자는 물리적 수단에 의해(예를 들어, 상기 설계를 저장하는 스토리지 매체의 카피를 제공함에 의해) 또는 전기적으로(예를 들어, 인터넷을 통해) 그러한 실체들(entities)에 집적적으로 또는 간접적으로 그 결과적인 설계를 전송한다. 그런 다음, 상기 저장된 설계는 포토리소그래피 마스크들의 제조를 위해 적절한 형식(예, GDSII)으로 변환된다. 상기 포토리소그래피 마스크들은 일반적으로 웨이퍼 상에 형성될 당해 칩 설계의 다수의 카피들을 포함한다. 포토리소그래피 마스크들은 식각되거나 다르게 처리될 상기 웨이퍼(및/또는 상기 웨이퍼 상의 층들)의 영역들을 디파인(define)하기 위해 이용된다.
위에서 기술된 방법은 집적회로 칩들의 제조에 사용된다. 일반적으로 집적회로 칩들은 적어도 하나의 회로 지지 기판 - 이것들은 그 기판 상에 배치된 전기 회로를 가짐 - 을 포함한다. 그 결과적인 집적회로 칩들은 로 웨이퍼 형태(raw wafer form)로(즉, 다수의 패키지되지 않은 칩들을 갖는 하나의 웨이퍼로), 베어 칩(bare chip)으로, 또는 패키지된 형태로 배포될 수 있다. 후자의 경우, 상기 칩은 싱글 칩 패키지(예를 들어, 마더보드에 부착된 리드들(leads)을 갖는 플라스틱 캐리어 또는 다른 더 높은 수준의 캐리어)에, 또는 멀티칩 패키지(예를 들어, 표면 인터커넥트들 또는 매립된 인터커넥트들 둘 다 또는 그 중 어느 하나를 갖는 세라믹 캐리어)에 실장(mount)된다. 어느 경우든지, 상기 칩은 그런 다음 다른 칩들, 개별 회로 구성요소들, 및/또는 다른 신호 처리 디바이스들을, (a) 마드보더와 같은 중간 제품, 또는 (b) 최종 제품의 일부로서 집적된다. 상기 최종 제품은 장난감들 및 다른 저가의 어플리케이션들에서부터 고급의 컴퓨터 제품들(디스플레이, 키보드, 또는 다른 입력 디바이스)에 이르는 집적회로 칩들, 및 중앙처리장치를 포함하는 제품일 수 있다.
비록 발명의 특정 실시예들이 개시되었으나, 당해 기술 분야에서 통상의 기술을 가진 자들이라면 발명의 사상 및 범위를 벗어나지 않고서 그러한 특정 실시예들에 대한 변경들이 행해질 수 있다는 것을 이해할 것이다. 그러므로, 발명의 범위는 특정 실시예들에 한정되지 않는다. 나아가, 첨부되는 청구항들은 본 발명의 범위 내의 그러한 어플리케이션들, 변경들 및 실시예들의 어떤 것이든 포함하는 것으로 의도된다.
Claims (20)
- 자기 터널 접합(magnetic, tunnel junction, "MTJ") 디바이스를 제조하기 위한 방법에 있어서,
자유 자기층(free magnetic layer) 위에 중간층(intermediate layer)을 형성하는 단계 - 상기 자기 자유층은 MTJ 스택의 일부이고, 상기 중간층은 제1 두께를 가짐 -;
상기 중간층 위에 하드 마스크(hard mask)를 형성하는 단계 - 상기 하드 마스크는 제2 두께를 가짐 -;
상기 하드 마스크의 측벽, 상기 중간층의 측벽 및 상기 자유 자기층의 상면의 일부 위에 스페이서를 형성하는 단계 - 상기 스페이서는 상기 중간층과는 다른 전기 도전율(electrical conductivity)을 갖는 스페이서 재료를 포함하고, 상기 중간층은 저 전기 도전율을 갖고, 상기 스페이서 재료는 고 전기 도전율을 갖고, 상기 스페이서는 상기 자유 자기층 위에 형성되고, 상기 스페이서의 높이는 상기 제1 두께 및 상기 제2 두께의 합에 대응함 -;
스핀 분극된 전자들(spin polarized electrons)을 상기 자유 자기층 안으로 주입하는 단계 - 상기 주입하는 단계는 상기 자유 자기층의 자화 방향을 제어함 -;을 포함하고,
상기 중간층은 수직 방향의 전자 흐름에 대해 저 도전율 장애물을 형성하고, 상기 저 도전율 장애물에 반응하여 상기 전자 흐름은 상기 스페이서 및 상기 MTJ 스택의 바깥 표면 영역(outer region)에서 발생하는 것인,
자기 터널 접합 디바이스 제조 방법. - 청구항 1에 있어서,
패턴된 와이어링층(wiring layer) 위에 시드층(seed layer)을 형성하는 단계;
상기 시드층 위에 반강자성층(anti-ferromagnetic layer)을 형성하는 단계;
상기 반강자성층 위에 기준층들(reference layers)을 형성하는 단계 - 상기 반강자성층은 상기 기준층들을 고정(pin)시킴;
상기 기준층들 위에 절연층(insulating layer)을 형성하는 단계; 및
상기 절연층 위에 상기 자유 자기층을 형성하는 단계를 더 포함하는,
자기 터널 접합 디바이스 제조 방법. - 삭제
- 삭제
- 청구항 1에 있어서,
단지 상기 하드 마스크의 측벽과 상기 중간층의 측벽 및 상기 자유 자기층의 상면 일부만 상기 스페이서 재료를 포함하도록, 상기 스페이서 재료를 수평 표면들(horizontal surfaces)로부터 식각하는 단계를 더 포함하는,
자기 터널 접합 디바이스 제조 방법. - 삭제
- 삭제
- 삭제
- 삭제
- 청구항 1에 있어서,
상기 스페이서 재료 위에 보호 스페이서(protective spacer)를 형성하는 단계를 더 포함하는,
자기 터널 접합 디바이스 제조 방법. - 반도체 디바이스에 있어서,
패턴된 와이어링층을 포함하는 기판;
상기 패턴된 와이어링층 위에 형성된 자기 터널 접합 스택(magnetic tunnel junction stack);
상기 자기 터널 접합 스택 위에 형성된 중간의 비자기층;
상기 중간의 비자기층 위에 형성된 하드 마스크; 및
상기 하드 마스크 및 상기 중간의 비자기층의 적어도 하나의 측벽에 형성되어 접촉되는 스페이서 재료 - 상기 스페이서 재료는 상기 중간의 비자기층과는 다른 전기 도전율로 이루어지고, 상기 중간의 비자기층과 상기 스페이서 재료 사이의 전기 도전율의 차이는 상기 자기 터널 접합 스택 내의 자유 자기층의 적어도 일 측면(one side)을 따라 대부분의(predominantly) 전류 흐름을 생성함 - 를 포함하는,
반도체 디바이스. - 청구항 11에 있어서,
상기 중간의 비자기층과 상기 자기 터널 접합 스택의 상기 자기 자유층 사이에 형성된 비자기 분리층(non-magnetic decoupling layer)을 더 포함하는,
반도체 디바이스. - 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 집적회로에 있어서,
회로 지지 기판 - 상기 회로 지지 기판 상에 배치된 전기 회로를 가짐 -; 및
자기 터널 접합 디바이스를 포함하되,
상기 자기 터널 접합 디바이스는 청구항 11 또는 청구항 12에 기재된 반도체 디바이스 중 어느 하나인,
집적회로. - 삭제
- 삭제
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| US8513749B2 (en) * | 2010-01-14 | 2013-08-20 | Qualcomm Incorporated | Composite hardmask architecture and method of creating non-uniform current path for spin torque driven magnetic tunnel junction |
| US8981502B2 (en) * | 2010-03-29 | 2015-03-17 | Qualcomm Incorporated | Fabricating a magnetic tunnel junction storage element |
| US9082695B2 (en) | 2011-06-06 | 2015-07-14 | Avalanche Technology, Inc. | Vialess memory structure and method of manufacturing same |
| US8796795B2 (en) | 2011-08-01 | 2014-08-05 | Avalanche Technology Inc. | MRAM with sidewall protection and method of fabrication |
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| US8536063B2 (en) | 2011-08-30 | 2013-09-17 | Avalanche Technology Inc. | MRAM etching processes |
| US8623735B2 (en) | 2011-09-14 | 2014-01-07 | Globalfoundries Inc. | Methods of forming semiconductor devices having capacitor and via contacts |
| US9793467B2 (en) * | 2011-12-20 | 2017-10-17 | Intel Corporation | Method for reducing size and center positioning of magnetic memory element contacts |
| KR101950004B1 (ko) | 2012-03-09 | 2019-02-19 | 삼성전자 주식회사 | 자기 소자 |
| US8574928B2 (en) | 2012-04-10 | 2013-11-05 | Avalanche Technology Inc. | MRAM fabrication method with sidewall cleaning |
| US8883520B2 (en) | 2012-06-22 | 2014-11-11 | Avalanche Technology, Inc. | Redeposition control in MRAM fabrication process |
| US9129690B2 (en) | 2012-07-20 | 2015-09-08 | Samsung Electronics Co., Ltd. | Method and system for providing magnetic junctions having improved characteristics |
| US9178009B2 (en) | 2012-10-10 | 2015-11-03 | Globalfoundries Inc. | Methods of forming a capacitor and contact structures |
| CN103779413B (zh) * | 2012-10-19 | 2016-09-07 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其制造方法 |
| US8901687B2 (en) | 2012-11-27 | 2014-12-02 | Industrial Technology Research Institute | Magnetic device with a substrate, a sensing block and a repair layer |
| US8809149B2 (en) | 2012-12-12 | 2014-08-19 | Globalfoundries Inc. | High density serial capacitor device and methods of making such a capacitor device |
| US9660181B2 (en) * | 2013-03-15 | 2017-05-23 | Intel Corporation | Logic chip including embedded magnetic tunnel junctions |
| KR102034210B1 (ko) | 2013-03-15 | 2019-10-18 | 에스케이하이닉스 주식회사 | 반도체 장치 및 이의 제조 방법, 이 반도체 장치를 포함하는 마이크로프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템 |
| JP5865858B2 (ja) * | 2013-03-22 | 2016-02-17 | 株式会社東芝 | 磁気抵抗効果素子及び磁気抵抗効果素子の製造方法 |
| US9024399B2 (en) * | 2013-05-02 | 2015-05-05 | Yimin Guo | Perpendicular STT-MRAM having logical magnetic shielding |
| US20150019147A1 (en) * | 2013-07-11 | 2015-01-15 | Qualcomm Incorporated | Method and device for estimating damage to magnetic tunnel junction (mtj) elements |
| US9595661B2 (en) * | 2013-07-18 | 2017-03-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Magnetoresistive random access memory structure and method of forming the same |
| US9070869B2 (en) * | 2013-10-10 | 2015-06-30 | Avalanche Technology, Inc. | Fabrication method for high-density MRAM using thin hard mask |
| WO2015147813A1 (en) * | 2014-03-26 | 2015-10-01 | Intel Corporation | Techniques for forming spin-transfer torque memory (sttm) elements having annular contacts |
| EP3123476B1 (en) * | 2014-03-28 | 2019-10-16 | Intel Corporation | Techniques for forming spin-transfer-torque memory having a dot-contacted free magnetic layer |
| US9269893B2 (en) | 2014-04-02 | 2016-02-23 | Qualcomm Incorporated | Replacement conductive hard mask for multi-step magnetic tunnel junction (MTJ) etch |
| US9349939B2 (en) * | 2014-05-23 | 2016-05-24 | Qualcomm Incorporated | Etch-resistant protective coating for a magnetic tunnel junction device |
| US10003014B2 (en) * | 2014-06-20 | 2018-06-19 | International Business Machines Corporation | Method of forming an on-pitch self-aligned hard mask for contact to a tunnel junction using ion beam etching |
| US9362336B2 (en) | 2014-09-11 | 2016-06-07 | Qualcomm Incorporated | Sub-lithographic patterning of magnetic tunneling junction devices |
| KR102214507B1 (ko) | 2014-09-15 | 2021-02-09 | 삼성전자 주식회사 | 자기 메모리 장치 |
| JP6498968B2 (ja) * | 2015-03-11 | 2019-04-10 | 株式会社東芝 | 磁気抵抗素子および磁気メモリ |
| US20170069832A1 (en) * | 2015-09-03 | 2017-03-09 | Yong-Jae Kim | Magnetoresistive memory devices and methods of manufacturing the same |
| KR102465539B1 (ko) | 2015-09-18 | 2022-11-11 | 삼성전자주식회사 | 자기 터널 접합 구조체를 포함하는 반도체 소자 및 그의 형성 방법 |
| KR102473663B1 (ko) | 2015-10-01 | 2022-12-02 | 삼성전자주식회사 | 자기 터널 접합 구조체를 포함하는 반도체 소자 및 그의 형성 방법 |
| US9905751B2 (en) | 2015-10-20 | 2018-02-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Magnetic tunnel junction with reduced damage |
| JP2017126613A (ja) * | 2016-01-12 | 2017-07-20 | 株式会社東芝 | 磁気抵抗効果素子及びその製造方法 |
| US11037611B2 (en) | 2018-03-23 | 2021-06-15 | Samsung Electronics Co., Ltd. | Magnetic property measuring systems, methods for measuring magnetic properties, and methods for manufacturing magnetic memory devices using the same |
| US10923652B2 (en) * | 2019-06-21 | 2021-02-16 | Applied Materials, Inc. | Top buffer layer for magnetic tunnel junction application |
| CN110828558B (zh) * | 2019-10-29 | 2021-07-30 | 北京航空航天大学 | 一种自旋电子器件制备方法、制备工件及其制备方法 |
| CN112750943A (zh) * | 2019-10-30 | 2021-05-04 | 上海磁宇信息科技有限公司 | 磁性隧道结结构及制作方法 |
| US11223008B2 (en) | 2019-11-27 | 2022-01-11 | International Business Machines Corporation | Pillar-based memory hardmask smoothing and stress reduction |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050258469A1 (en) * | 2003-08-25 | 2005-11-24 | Headway Technologies, Inc. | Magnetic memory with self-aligned magnetic keeper structure |
| US20090104718A1 (en) * | 2007-10-17 | 2009-04-23 | Magic Technologies, Inc. | Method of magnetic tunneling layer processes for spin-transfer torque MRAM |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003019590A1 (en) * | 2001-08-21 | 2003-03-06 | Seagate Technology Llc | Enhanced ion beam etch selectivity of magnetic thin films using carbon-based gases |
| JP2004259913A (ja) * | 2003-02-26 | 2004-09-16 | Sony Corp | 環状体の製造方法および磁気記憶装置およびその製造方法 |
| US6911156B2 (en) * | 2003-04-16 | 2005-06-28 | Freescale Semiconductor, Inc. | Methods for fabricating MRAM device structures |
| US7374952B2 (en) * | 2004-06-17 | 2008-05-20 | Infineon Technologies Ag | Methods of patterning a magnetic stack of a magnetic memory cell and structures thereof |
| US7241632B2 (en) | 2005-04-14 | 2007-07-10 | Headway Technologies, Inc. | MTJ read head with sidewall spacers |
| US7399646B2 (en) | 2005-08-23 | 2008-07-15 | International Business Machines Corporation | Magnetic devices and techniques for formation thereof |
| US7531367B2 (en) * | 2006-01-18 | 2009-05-12 | International Business Machines Corporation | Utilizing sidewall spacer features to form magnetic tunnel junctions in an integrated circuit |
| JP2008130807A (ja) * | 2006-11-21 | 2008-06-05 | Toshiba Corp | 磁気ランダムアクセスメモリ及びその製造方法 |
| JP2008159613A (ja) * | 2006-12-20 | 2008-07-10 | Toshiba Corp | 磁気ランダムアクセスメモリ及びその書き込み方法 |
-
2009
- 2009-04-30 US US12/433,023 patent/US7989224B2/en active Active
-
2010
- 2010-03-23 KR KR1020100025813A patent/KR101190377B1/ko active IP Right Grant
- 2010-04-19 JP JP2010096071A patent/JP5571439B2/ja active Active
-
2011
- 2011-05-03 US US13/100,123 patent/US8338869B2/en active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050258469A1 (en) * | 2003-08-25 | 2005-11-24 | Headway Technologies, Inc. | Magnetic memory with self-aligned magnetic keeper structure |
| US20090104718A1 (en) * | 2007-10-17 | 2009-04-23 | Magic Technologies, Inc. | Method of magnetic tunneling layer processes for spin-transfer torque MRAM |
Also Published As
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