JP2009514211A - マルチコンポーネント自由層を有する磁気トンネル・ジャンクションのための調整されたピン留め層 - Google Patents

マルチコンポーネント自由層を有する磁気トンネル・ジャンクションのための調整されたピン留め層 Download PDF

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Abstract

【課題】マルチコンポーネント自由層を有する磁気トンネル・ジャンクション(MTJ)についてのトグル・ウィンドウを最適化するための装置及び方法を提供する。
【解決手段】本発明の1つの側面に従うMTJは、自由層と、ピン留め層と、この自由層及びピン留め層の間に形成された障壁層とを含む。その自由層は複数の自由磁気副層を含み、ピン留め層は複数のピン留め磁気副層を含む。ピン留め磁気副層の各々は自由磁気副層に磁界を作用させる。装置についてのトグル・ウィンドウを最適化するために、ピン留め磁気副層の各々の寸法は、自由磁気副層の各々に作用する平均磁界を実質的に等しくするように選択される。
【選択図】図1

Description

本発明は、半導体装置に関し、特にマルチコンポーネント自由層を有する磁気トンネル・ジャンクションのスイッチング性能を改善することに関する。
磁気抵抗ランダム・アクセス・メモリ(MRAM)は、デジタル情報を記憶するために磁気トンネル・ジャンクション(MTJ)を利用する。MTJは、通例、誘電体障壁層により分離されたピン留め磁気層と自由磁気層とを含む。ピン留め磁気層は、好ましい方向に固定された磁性配向を有し、自由磁気層は、印加磁界にさらされたときに方向を転換することを許される。装置の抵抗は、障壁層の両側の層の磁性配向による。それらの層の磁性配向が互いに平行であるならば、障壁層の両端間の抵抗は小さく、それらの層の磁性配向が互いに逆平行であるならば、抵抗は大きい。抵抗の相対的変化は磁気抵抗と呼ばれ、低い方の抵抗値に関してのパーセンテージ変化として表される。
MTJをスイッチングする(すなわち、メモリ・セルに書き込む)ために、装置の近くに置かれたワード線及びビット線を通るオン・チップ電流を用いて磁界が印加される。1つのMTJアーキテクチャは、サブミクロン・アイランドにパターン化された単一の材料から構成される自由層のスイッチングに依拠する。この構成では、単一コンポーネント自由層はワード線及びビット線を通って流れる電流による2つの面内方向の界の印加によりスイッチングされる。半選択されたビット(すなわち、2つの面内方向のうちの一方だけの界にさらされたもの)は、これらの装置の磁気スイッチング挙動を特徴付けるアステロイド型のスイッチング曲線に起因して、スイッチングされない。それでも、その様なアーキテクチャは、大きなMTJについては確実に働くけれども、装置の形状寸法が小さくなると、不確実になる。単一コンポーネント自由層の横寸法が減じられるとき、熱活性化スイッチングに抗するMTJの活性化エネルギーも、半選択されたビットについても、減じられる。これは、アレイ中の1つの選択されたMTJを、他の装置を偶発的にスイッチングすること無く、スイッチングすることを困難にすることがある。
近頃、これらの問題を回避し、他の利点を提供する、2つ以上の磁気副層を含む自由層を有するMTJアーキテクチャが開発された。例えば自由副層において2つの磁気副層が利用されるときには、これらの磁気副層は一般に互いに逆平行であって、薄い非磁気層により分離される。この構成では、マルチコンポーネント自由層は、自由磁気副層に直接書き込み現象又はトグル書き込み現象を誘起するように時限パルスのシーケンスをなす電流をワード線及びビット線に加えることによってスイッチングされる。このマルチコンポーネント自由層構成は、少なくとも部分的に、半選択される装置のスイッチング活性化エネルギーが増大するので、アレイ中のMTJへの高度に選択的な書き込み方法を提供するという利点を有する。
しかし、これらの利点にもかかわらず、2つ以上の磁気副層を含む自由層を有するMTJは、単一コンポーネント自由層を有するMTJには存在しない幾何学的効果の影響を受けやすい。より具体的には、マルチコンポーネント自由層装置の中の複数の磁気副層のうちの1つは、他の自由磁気副層よりピン留め層に僅かに近いためにピン留め自由層からより強い磁界を感じることができる。この磁界差は、装置面積全体にわたって平均されると、数十エルステッドになる可能性があり、そして装置が小さくなるに連れてより目立ってくる。自由磁気副層に作用する磁界のこのような非対称性は、装置のスイッチングに悪い影響を及ぼす。従って、この非対称性が減じられたときだけ、最大のトグル・ウィンドウ(すなわち、トグル書き込み操作がうまく行われる磁界の最大範囲)が得られる。
従って、複数の磁気副層を含む自由層を有するMTJに存在する磁気非対称性を減少させる必要がある。
本発明は、マルチコンポーネント自由層を有するMTJにおける磁気非対称性を減少させるための装置及び方法を実施例において提供することによって上記の必要に対処する。本発明は、部分的に、ピン留め層から生じて自由層内の磁気副層の各々に作用する平均磁界が実質的に等しくなるように1つ以上のピン留め層を構成或いは調整することによって、これを達成する。
本発明の1つの側面に従う半導体装置は、自由層と、ピン留め層と、この自由層及びピン留め層の間に形成された障壁層とを含む。その自由層は複数の自由磁気副層を含み、ピン留め層は複数のピン留め磁気副層を含む。ピン留め磁気副層の各々は自由磁気副層に磁界を作用させる。本発明の目的を達成するために、ピン留め磁気副層の各々の寸法は、自由磁気副層の各々に作用する平均磁界を実質的に等しくするように選択される。
本発明の他の側面に従う半導体装置は、自由層と、第1側面及び第2側面を有する障壁層と、スペーサ層と、第1ピン留め層及び第2ピン留め層とを含む。自由層は複数の自由磁気副層を含む。障壁層は自由層の第1側面と接触し、スペーサ層は自由層の第2側面と接触する。更に、第1ピン留め層は障壁層によって自由層から分離され、第2ピン留め層はスペーサ層によって自由層から分離される。第1ピン留め層及び第2ピン留め層の各々は自由磁気副層に磁界を作用させる。再び、本発明の目的を達成するために、第1ピン留め層及び第2ピン留め層は、自由磁気副層の各々に作用する平均磁界を実質的に等しくするように構成される。
1つの実施例では、MTJは自由層とピン留め層とを含む。自由層は、同じ寸法の2つの自由磁気副層を含む。ピン留め層も2つの磁気副層、より詳しくは下側ピン留め磁気副層と上側ピン留め磁気副層と、を含み、上側磁気副層は障壁層に隣接している。両方のピン留め磁気副層が2つの自由磁気副層に磁界を作用させる。本発明の側面に従って、下側ピン留め磁気副層は、自由磁気副層の各々に作用する平均磁界を実質的に等しくするために、上側ピン留め磁気副層より厚くされる。有利なことに、これによりMTJについてのトグル・ウィンドウが大きくされる。
本発明のこれらの及び他の特徴及び利点は、添付図面と関連して読まれるべき以下の詳細な記述から明らかになるであろう。
本発明は、本発明の諸側面に従う実施例と関連して説明される。その結果として、本書に記載されている実施態様に対して多くの改変、変形をなすことができ、その結果は依然として本発明の範囲内にあるであろう。記述される特定の実施態様に関する限定は意図されておらず、また推測されるべきではない。
添付図面に示されている種々の層又は領域或いはその両方は一定縮尺で描かれていないこと、また、説明を容易にするために、集積回路によく用いられるタイプの1つ以上の層又は領域或いはその両方が所与の図に明示的には示されていないかもしれないことにも留意するべきである。これは、明示的に示されていない層又は領域或いはその両方が実際の集積回路から省略されることを意味しない。
図1は、本発明の実施例に従うMTJ100の略断面図を示す。このMTJはワード線とビット線との間に挟まれているが、それらは図には示されていない。ワード線はMTJの頂部に位置し、ビット線はMTJの底部に位置するが、本発明はワード線及びビット線のための代わりの構成を考慮している。
MTJ100はピン留め層110と自由層130とを含む。障壁層120がピン留め層110と自由層130との間にある。ピン留め層110は、反強磁性カップリング副層116により分離された下側ピン留め磁気副層114と上側ピン留め磁気副層118とを含む。自由層130も3つの副層、より詳しくは、スペーサ副層134により分離された下側自由磁気副層132及び上側自由磁気副層136、を含む。スペーサ副層134は、自由磁気副層132,136を交換結合させるか、或いは単に非磁性スペーサとして作用することができる。反強磁性層101がピン留め層110の下にある。
図1に示されている実施態様では、自由磁気副層132,136は実質的に同じ寸法を有する。しかし、本発明の1つの側面に従って、下側ピン留め磁気副層114は上側ピン留め磁気副層118より厚い。ピン留め磁気副層の厚さが異なる理由は以下で詳しく記述される。
反強磁性カップリング副層116は、好ましくは、元素Ru,Os,Re,Cr,Rh及びCuのうちの少なくとも1つを含む。スペーサ副層134も、これらの元素のうちの少なくとも1つと、更にTa,TaN,TiN及びWのような導電性材料を含むことができる。対照的に磁気副層114,118,132,136は好ましくは元素Ni,Fe,Mn及び及びCoのうちの少なくとも1つを含み、これによりこれらの副層を強磁性とする。磁気副層114,118,132,136の各々は、強磁性特性を有するので、図1において番号115,119,133及び137が夫々付されている矢印として示されている、関連する磁気モーメントを有する。更に、双極子カップリングと、スペーサ副層により提供される交換カップリングとの組み合わせにより、自由磁気モーメント・ベクトル133,137は互いに逆平行の状態にとどまる傾向を有する。同様に、反強磁性カップリング副層116により部分的に提供される反強磁性交換結合により、ピン留め磁気モーメント・ベクトル114,118も互いに逆平行の状態にとどまる傾向を有する。
図1に示されている実施例では、ピン留め磁気モーメント・ベクトル115,119は、MTJ100において通常生成される大きさの印加磁界が存在するときに自由に回転することができない。回転に対するこの制限は、ピン留め層110及び隣接する反強磁性層101の間のカップリングと、反強磁性カップリング副層116によるピン留め磁気副層114,118の間の強い交換カップリングとに起因して発生する。従って、ピン留め層は基準として作用する。一方、自由磁気モーメント・ベクトル133,137は、ワード線及びビット線により生成された印加磁界の中で自由に回転することができる。これにより、自由層130の中の自由磁気モーメント・ベクトルの方向は、デジタル情報を記憶する目的のためにMTJの状態を確定するべく作用する。
更に、磁気副層114,118,132,136の各々は、好ましくは、ワード線及びビット線の方向から約45度の角度の方向の好ましい磁化容易軸(すなわち、誘導異方性)を持つように構成される。この方向は、以下でより詳しく記述されるワード線電流及びビット線電流の特定のシーケンスを用いて自由磁気モーメント・ベクトル133,137をスイッチングすることを可能にする。図2は、ビット線220及びワード線240を有するMTJ100の略平面図を示す。ワード線とビット線とは互いに直交するが、本発明は図示された特定の構成には限定されない。更に、図は、磁気モーメント・ベクトルとワード線/ビット線との間の45度の角度を明らかに示している。ワード線及びビット線における正電流の方向も図2に夫々I及びIとして示されている。ワード線及びビット線における正電流は、夫々、周囲磁界H及びHを生じさせる。
磁気副層114,118,132,136は、好ましくは、半導体処理技術の専門家に良く知られているスパッタ蒸着法により作られる。しかし、他の蒸着法が使用され得て、なお本発明の範囲に属することができる。スパッタ蒸着では、イオンが生成されて、蒸着されるべく意図されている材料から形成されるターゲットに向けられる。そのイオンはターゲット原子をたたき出し、それらは基板に運ばれ、そこで凝縮して膜を形成する。この様な蒸着法は、例えば、アール・ブンシャー(R.Bunshah)の、ノイエス・パブリケーションズ(Noyes Publications)からの「膜及びコーティングのための蒸着技術のハンドブック、第2版(Handbook of Deposition Technologies for Films and Coatings, Second Edition)」に更に記載されており、これは参照により本書に組み込まれる。磁気副層の好ましい磁化容易軸は、蒸着過程で一様な磁界を加えることによってスパッタ蒸着中に定められ得る。
図1及び2に示されている自由層130のような3層構造は、トグル書き込み操作を用いてスイッチングされ得る。この様な書き込み操作は米国特許第6,545,906号に詳しく記載されており、これは参照により本書に組み込まれる。簡単に述べると、トグル書き込み操作は、特定のMTJに関連付けられたワード線及びビット線において時限電流パルスの特定のシーケンスを用いることによって成し遂げられる。図3は、正及び負の両方の電流極性についてこれらの電流パルスからもたらされる印加磁界H及びHを示す。時点tにおいては、ワード線にもビット線にも電流は流れていなくて、自由磁気モーメント・ベクトル133,137は、ワード線及びビット線から45度の方向の自分たちの好ましい磁化容易軸に沿って向く状態にとどまっている。時点tにおいて、ワード線電流がオンにされ、これにより磁界Hを生じさせ、自由磁気モーメント・ベクトルは、この加えられた磁界方向に対して名目上は直交する方向に鋏状に向くように、ワード線電流の方向に応じて時計回りに又は反時計回りに回転し始める。後に時点tにおいて、ワード線電流がオンになっている間にビット線電流がオンにスイッチングされる。ビット線電流に加えられた電流は、自由磁気モーメント・ベクトルを、ワード線電流により引き起こされた回転と同じ方向に更に回転させる。この時点で、自由磁気モーメント・ベクトルは、ワード線及びビット線に関して45度である平均印加磁界方向H+Hに名目上直交する。
時点tにおいて、ワード線電流はオフにスイッチングされ、自由磁気モーメント・ベクトル133,137は、ビット線により生成される印加磁界Hのみによって更に回転させられる。この時点で、磁気モーメント・ベクトル133,137は一般にそれらの磁化困難軸不安定点(hard axis instability points)を超えて回転している。従って、時点tにおいて、ビット線電流がオフにスイッチングされたとき、自由磁気モーメント・ベクトルは、その好ましい磁化容易軸に再び沿って整列する傾向を有する。この時点で、自由磁気モーメント・ベクトルは180度回転しており、MTJはトグルされている。
しかし、自由磁気モーメント・ベクトルの大きさに不一致がある場合には、図3に示されている時限パルス・シーケンスに対する自由磁気モーメント・ベクトル133,137の応答はもっと複雑になる。その様な不一致は、直接書き込みモードによってスイッチングが行われる磁界値の領域を増大させる傾向を有する。その様な直接書き込みモードも米国特許第6,545,906号に記載されている。簡単に述べると、自由磁気モーメント・ベクトルの大きさが異なる場合、或いは加えられた磁界の下で自由磁気副層132,136を別々に動作させる他の非対称性が存在する場合、該状態のうちの一方を回転させることに対する付加的なエネルギー障壁が作られる。これは、図3に示されているもののような印加磁界のシーケンスが2つのレジームを描くことを意味する。第1の、低いほうの印加磁界レジームでは、直接書き込みモードが証明されて、スイッチングは1方向にのみ行われる。例えば、このレジームでは高抵抗状態を低抵抗状態にスイッチングすることが可能であり得るに過ぎない。高い方の印加磁界レジーム(すなわち、より多くの電流がワード線及びビット線に流れる)では、不均衡な自由磁気モーメント・ベクトルにより生じる付加的なエネルギー障壁が克服され得、上記のように通常のトグル書込み操作が行われ得る。
図4は、マルチコンポーネント自由層を含む代表的MTJでのスイッチング実験を示す。実験は、代表的MTJで、高抵抗状態又は低抵抗状態で開始された。例証を目的として、結果は、自由層を形成する自由磁気副層に作用する平均磁界にインバランスを有するMTJについて示されている。これらの実験においては、ワード線及びビット線は、図3に示されているボックス・パターンを通して漸次大きくなる電流で掃引される。図4においてHboxという記号が付されているx軸は、ワード線及びビット線により作られた磁界の各々の大きさを示す。図4の結果がスイッチングの直接書き込みモード及びトグル書き込みモードの両方を示していることが分かる。例えば、高抵抗状態から出発したとき、ワード線及びビット線に電流の時限パルスが流れると、前記のように、Hboxが直接書き込み界Hに等しい大きさに達したときに代表的MTJは高抵抗状態から低抵抗状態にスイッチングする。後に、電流が更に増やされてゆくとき、Hboxがトグル開始界Hstに等しくなったときに代表的MTJは電流の各掃引で抵抗状態間を往ったり来たりし始める。最後に、電流がもっと多くなると、Hboxがトグル終了界Hetに等しくなったときにトグル動作は飽和して停止する。電流を負の方向に掃引するとき、及び代表的MTJを低抵抗状態から出発させるとき、対応する結果が見られる。
従って、所与の電流極性について、トグル開始界|Hst|に対する直接書き込み領域(すなわち、|Hst|−|H|)の比を決定する測定は、マルチコンポーネント自由層を有するMTJの自由層構造における或いは自由磁気副層に作用する平均磁界における非対称性を数量化する1つの手段である。このような装置における最大トグル書き込みウィンドウ(すなわち、|Het|−|Hst|)が、始めに、自由磁気副層のモーメント同士が等しくなるように自由層構造を平衡させ、その後に直接書き込み領域の幅が最小になるように自由磁気副層の各々に作用する平均磁界を均等にすることによって得られるということが更に認められるであろう。
再び図1を参照すると、自由磁気モーメント・ベクトル133,137における対称性は、同じ材料及び寸法を有する自由磁気副層132,136を形成し、自由磁気副層に同一の異方性容易軸を持たせ、上側ピン留め磁気副層118及び下側ピン留め磁気副層の間のニール・カップリングを減少させることによって、或る程度、達成され得る。ニール・カップリングは、上側ピン留め磁気副層及び下側自由磁気副層と障壁層との境界面の粗さの故に障壁層120を横切って発生し得る。それにもかかわらず、以前は予測されなかった非対称性の新しい原因が発見された。両方のピン留め磁気副層114,118が、自由磁気副層の各々に磁界を作用させる。磁界の大きさは物体間の距離の逆二乗として特徴的に小さくなるので、上側ピン留め磁気副層は下側ピン留め磁気副層より大きな磁界を下側自由磁気副層に作用させる傾向を有する。従って、両方のピン留め磁気副層の寸法が同じならば、自由磁気副層の各々に作用する平均磁界に顕著なインバランスが生じる。
モデリングと実験結果とは、MTJ100の最小横寸法が小さくされてゆくときに自由磁気副層132,136が経験する磁界差が漸次悪化することをも示唆する。例えば、約200ナノメートルより小さな最小横寸法を有する円形及び楕円形のMTJにおいて顕著な効果が感じられる。装置を縮小することの効果は、主として、層のサイズが小さくされてゆくときにピン留め磁気副層の平面より上の高さの関数として双極子界の依存性が漸次大きくなってゆくことの結果である。従って、モーメントの等しい2つの逆平行ピン留め磁気副層114,118から生じる2つの自由磁気副層の各々に作用する平均磁界はゼロではない。この様な双極子界は、下側自由磁気モーメント・ベクトル133が上側ピン留め磁気モーメント・ベクトル119と逆平行である状態に、これら2つのベクトルが平行である状態より低いエネルギー状態を持たせる原因となる。
有利なことに、これらの非対称性は、本発明の範囲内の装置及び方法を用いることにより減じられ得る。本発明の1つの側面に従って、自由磁気副層132,136の各々に作用する平均磁界を実質的に等しくするために図1の実施態様の下側ピン留め磁気副層114の厚さは上側ピン留め磁気副層118より厚くされる。この厚さの差は、下側ピン留め磁気副層が上側ピン留め磁気副層より大きな体積を持ち、これによってより大きな磁気モーメントを持つ、という結果をもたらす。このより大きな磁気モーメントは、下側ピン留め磁気副層と自由磁気副層との間のより大きな距離を補償し、また下側ピン留め磁気副層と下側自由磁気副層との間の顕著なカップリングの欠如を補償するために利用される。
このような厚さの差の有利な効果は、モデル化され、また実験的に確認された。140ナノメートル及び125ナノメートルの直径を有する、図1のMTJ100と同様の構造を有するMTJで実験的試験が行われた。図4に記載されている試験と一致して、試験は、Hboxがインクリメンタルに大きくされていったときに直接書き込みの領域とトグリングの始まりとを測定することから成っていた。正のボックス界及び負のボックス界の両方が測定された。予測されたように、下側ピン留め磁気副層114の厚さが上側ピン留め磁気副層118に関して始めに大きくされていったとき、直接書き込み領域の幅とトグル開始界との両方が減少した。これらの特定のMTJについて最善の性能は、下側ピン留め磁気副層が上側ピン留め磁気副層より約20−30パーセント厚いときに観察された。この場合、直接書き込み領域の幅はトグル開始界の約10パーセントより小さくされ得た。この様な測定結果は、自由磁気副層の各々に作用する平均磁界が実質的に互いに等しいことを示唆する。
図5は、本発明の諸側面に従うMTJ構造の他の実施例を示す。図5において、MTJ500は反強磁性層501とピン留め層510とを含み、このピン留め層は、下側ピン留め磁気副層514と、反強磁性カップリング副層516と、上側ピン留め磁気副層518とを含む。更に、MTJ500は自由層530を含み、この自由層は、下側自由磁気副層532と、任意の符号及び大きさの交換カップリングを提供することのできるスペーサ副層534と、上側自由磁気副層536とを含む。障壁層520がピン留め層510と自由層530との間にある。
図5のMTJ500は、自由磁気副層532,536に作用する平均磁界を実質的に等しくするためにピン留め磁気副層514,518の幅の差を用いる。より具体的には、この実施例では、下側ピン留め磁気副層は上側ピン留め磁気副層より広い。この様な構造は、反応性イオン・エッチング(RIE)のような方向性(すなわち、異方性)エッチング法によってパターニングを行っている間にMTJフィルム・スタックにテーパを付けることによって、或る程度、達成され得る。しかし、幅の異なる副層を形成するために充分な精度でその様なRIE法を制御することは困難であるかもしれない。従って、このMTJは、好ましくは、上側ピン留め磁気副層をエッチングした後、下側ピン留め磁気副層をエッチングする前に、MTJフィルム・スタックの側壁上に側壁スペーサ特徴を形成することによって作られる。形成後、それらの側壁スペーサ特徴は、RIEプロセスの残りの部分の間、ハード・マスクとして作用することができて、幅の異なるピン留め磁気副層を有するMTJをもたらす。
側壁スペーサ特徴の形成は、半導体処理技術の専門家にとってはありふれたことである。要約すると、パターン化されたスタックの上にスペーサ層が堆積され、その後に、フィルム・スタックの水平面の全体からスペーサ層を除去するのに必要な程度まで、通例RIEにより、異方的にエッチングされる。RIEプロセスが完了したときには、垂直面又はほぼ垂直な面の上にだけスペーサ層の部分、すなわち側壁スペーサ特徴、が残っている。有利なことに、このような側壁スペーサ形成は、良く制御される堆積及びRIEステップを使用する。従って、下側及び上側のピン留め磁気副層において異なる幅を作るための側壁スペーサ特徴の使用は、RIEテーパ角だけの使用よりも良好な制御を可能にする。
図1及び2に示されている実施例に関して、説明の目的のために、また理解を容易にするためにこれらの実施例が2つのピン留め磁気副層と2つの自由磁気副層だけを有すること、そしてその様な構造が本発明の範囲を限定すると解されるべきでないこと、に留意するべきである。例えば、3つ以上の自由磁気副層が自由層に含まれ得る。或いは、3つ以上のピン留め磁気副層がピン留め層に含まれ得る。その様な構造は、自由層を形成する複数の自由磁気副層に作用する平均磁界を等しくするために更に微調整され得るという利点を有する。当業者は、本書に含まれている実施例からのその様なバリエーション及び改良を認めるであろう。
或いは、本発明に従う他の実施例では、MTJにおいて自由磁気副層の各々に作用する平均磁界を実質的に等しくするために付加的なピン留め層が利用される。その様な実施態様が図6に示されている。図6は反強磁性層601と第1ピン留め層610とを含むMTJ600を示しており、この第1ピン留め層610は、下側ピン留め磁気副層614と、反強磁性カップリング副層616と、上側ピン留め磁気副層618とを含む。更に、MTJ600は第1ピン留め層610の上に形成された自由層630を含み、障壁層620が自由層と第1ピン留め層との間にある。自由層630は、下側自由磁気副層632と、任意の符号及び大きさの交換カップリングを提供することのできるスペーサ副層634と、上側自由磁気副層636とを含む。しかし、前の実施態様とは対照的に、MTJ600は、自由層630の上に形成された反転ピン留め層650をも含む。反転ピン留め層650は、反強磁性カップリング副層654により分離された下側ピン留め磁気副層652と上側ピン留め磁気副層656とを含む。他のピン留め層の場合と同じく、反転ピン留め層650と、反転ピン留め層上に形成された反強磁性層651とのカップリングの故に、反転ピン留め層650内の下側及び上側のピン留め磁気副層652,656の磁気モーメント・ベクトルは自由に回転することができない。
更に、図6は、付加的なスペーサ層640が自由層630と反転ピン留め層650との間にあることを示している。このスペーサ層は、好ましくは、自由層と反転ピン留め層との間にカップリングを殆ど或いは全く提供しないように構成される。スペーサ層の候補は、TaN、Ta及びTiNのような(これらに限定はされない)導電性の非磁性材料を含む。幾何学的対称性を維持するために、スペーサ層は障壁層とほぼ同じ厚さであるべきである。更に、例えばRIEのような、MTJ600を画定するために使用されるパターニング・ステップは、好ましくは、スタック全体にわたって対称性を維持する垂直プロフィールを提供するべきである。
図6は、自由磁気副層632,636が4つのピン留め磁気副層614,618,652,656の間に均等に存在することを示している。当業者は、この幾何学的対称性が、これらの自由磁気副層の各々に作用する平均磁界を等しくするように働くことを認めるであろう。有利なことに、目標とされているトグル開始界の減少は、本発明に従ってMTJ600に反転ピン留め層650を付け加えることによって達成され得る。
本書に記載された装置及び方法が集積回路を形成するために実施され得ることに留意するべきである。集積回路を形成するとき、通例、半導体ウェーファの表面上に複数の同一のダイが繰り返しパターンをなして製造される。各ダイは、本書に記載されている発明の諸側面に従って形成される装置を含み、また他の構造又は回路を含み得る。個々のダイはウェーファから切断或いはダイシングされ、その後に集積回路として実装される。当業者は、集積回路を生産するためにどの様にウェーファをダイシングしてダイを実装するかを知っているであろう。その様に製造される集積回路は本発明の一部であると考えられる。
更に、添付図面と関連して本発明の実施例が本書で記述されたけれども、本発明がこれらの実施例そのものに限定されないこと、また添付されている請求項の範囲から逸脱せずに当業者がそれらに他の変更及び改変をなし得ることが理解されるべきであるということも強調されるべきである。
本発明の第1実施例に従うMTJの略断面図を示す。 図1の実施態様の平面図を示す。 図1の実施態様をスイッチングするための磁界パルス・シーケンスを図示するグラフを示す。 図3の磁界パルス・シーケンスに応答する代表的MTJの抵抗を示す。 本発明の第2実施例に従うMTJの略断面図を示す。 本発明の第3実施例に従うMTJの略断面図を示す。

Claims (21)

  1. 複数の自由磁気副層を含む自由層と、
    前記自由磁気副層に磁界を各々作用させる複数のピン留め磁気副層を含むピン留め層と、
    前記自由層と前記ピン留め層との間に形成された障壁層と、
    を含む半導体装置であって、
    前記ピン留め磁気副層の各々の寸法は、前記自由磁気副層の各々に作用する平均磁界を実質的に等しくするように選択されている、半導体装置。
  2. 前記半導体装置は磁気トンネル・ジャンクションである、請求項1の半導体装置。
  3. 前記自由層と前記障壁層との境界面を含む平面に実質的に平行な平面における前記自由層の最小寸法は約200ナノメートルより小さい、請求項1の半導体装置。
  4. 前記装置の直接書き込み領域の幅は前記装置のトグル開始界の約10パーセントより小さい、請求項1の半導体装置。
  5. 前記自由磁気副層は互いに実質的に同じ寸法を有する、請求項1の半導体装置。
  6. 前記半導体装置はワード線と、これに対応するビット線とを更に含み、前記ワード線及びビット線は互いに実質的に直交するように配置され、前記自由磁気副層は、前記ワード線及びビット線から約45度の方向に向く好ましい磁化容易軸を各々有する、請求項1の半導体装置。
  7. 前記ピン留め層は、前記障壁層に隣接する第1ピン留め磁気副層と、反強磁性カップリング層によって前記第1ピン留め磁気副層から分離された第2ピン止め磁気副層とを含む、請求項1の半導体装置。
  8. 前記第1及び第2ピン留め磁気副層の磁気モーメント・ベクトルは互いに逆平行である、請求項7の半導体装置。
  9. 前記第1及び第2ピン留め磁気副層は互いに実質的に異なる磁気モーメントを有する、請求項7の半導体装置。
  10. 前記第1及び第2ピン留め磁気副層は互いに実質的に異なる寸法を有する、請求項7の半導体装置。
  11. 前記第2ピン留め磁気副層は前記第1ピン留め磁気副層より厚い、請求項7の半導体装置。
  12. 前記第2ピン留め磁気副層は前記第1ピン留め磁気副層より約20から30パーセント厚い、請求項7の半導体装置。
  13. 前記第2ピン留め磁気副層は前記第1ピン留め磁気副層より広い、請求項7の半導体装置。
  14. 前記ピン留め層は3つ以上のピン留め磁気副層を含む、請求項1の半導体装置。
  15. 前記半導体装置は前記ピン留め層と接触する反強磁性層を更に含む、請求項1の半導体装置。
  16. 第1側面と、前記第1側面の反対側の第2側面とを有し、複数の自由磁気副層を含む自由層と、
    前記自由層の前記第1側面と接触する障壁層と、
    前記自由層の前記第2側面と接触するスペーサ層と、
    前記障壁層によって前記自由層から分離されて前記自由磁気副層に磁界を作用させる第1ピン留め層と、
    前記スペーサ層によって前記自由層から分離されて前記自由磁気副層に磁界を作用させる第2ピン留め層と、
    を含む半導体装置であって、
    前記第1及び第2ピン留め層のうちの少なくとも一方は、前記自由磁気副層の各々に作用する平均磁界を実質的に等しくするように構成されている、半導体装置。
  17. 前記スペーサ層は導電性材料を含む、請求項16の半導体装置。
  18. 前記スペーサ層は前記障壁層と実質的に同じ厚さを有する、請求項16の半導体装置。
  19. 少なくとも1つの半導体装置を含む集積回路であって、前記少なくとも1つの半導体装置は、
    複数の自由磁気副層を含む自由層と、
    前記自由磁気副層に磁界を各々作用させる複数のピン留め磁気副層を含むピン留め層と、
    前記自由層と前記ピン留め層との間に形成された障壁層と、
    を含んでおり、
    前記ピン留め磁気副層の各々の寸法は、前記自由磁気副層の各々に作用する平均磁界を実質的に等しくするように選択されている、集積回路。
  20. 前記集積回路は磁気抵抗ランダム・アクセス・メモリを含む、請求項19の集積回路。
  21. 半導体装置を形成する方法であって、前記方法は、
    複数の自由磁気副層を含む自由層を形成するステップと、
    前記自由磁気副層に磁界を各々作用させる複数のピン留め磁気副層を含むピン留め層を形成するステップと、
    前記自由層と前記ピン留め層との間に障壁層を形成するステップとを含み、
    前記ピン留め磁気副層の各々の寸法は、前記自由磁気副層の各々に作用する平均磁界を実質的に等しくするように選択される、方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019033167A (ja) * 2017-08-08 2019-02-28 株式会社日立ハイテクノロジーズ 磁気トンネル接合素子、それを用いた磁気メモリおよび磁気トンネル接合素子の製造方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006332527A (ja) * 2005-05-30 2006-12-07 Renesas Technology Corp 磁気記憶素子
US20080272448A1 (en) * 2007-05-02 2008-11-06 Faiz Dahmani Integrated circuit having a magnetic tunnel junction device
US9029965B2 (en) * 2012-12-03 2015-05-12 Samsung Electronics Co., Ltd. Method and system for providing magnetic junctions having a thermally stable and easy to switch magnetic free layer
WO2018125634A1 (en) * 2016-12-27 2018-07-05 Everspin Technologies, Inc. Data storage in synthetic antiferromagnets included in magnetic tunnel junctions
US10056430B1 (en) * 2017-10-25 2018-08-21 Sandisk Technologies Llc MRAM with voltage dependent in-plane magnetic anisotropy
CN114665007A (zh) * 2020-12-22 2022-06-24 浙江驰拓科技有限公司 一种mtj结构中固定层的优化方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002217382A (ja) * 2001-01-18 2002-08-02 Sharp Corp 磁気メモリおよび磁気メモリの製造方法
WO2004061467A1 (en) * 2002-12-18 2004-07-22 Freescale Semiconductor, Inc. Synthetic antiferromagnetic structure for magnetoelectronic devices
JP2004334922A (ja) * 2003-04-30 2004-11-25 Sony Corp 磁気抵抗効果型磁気ヘッド
JP2005129858A (ja) * 2003-10-27 2005-05-19 Sony Corp 磁気記憶素子及び磁気メモリ
JP2005294376A (ja) * 2004-03-31 2005-10-20 Toshiba Corp 磁気記録素子及び磁気メモリ
WO2005098953A1 (ja) * 2004-03-31 2005-10-20 Nec Corporation 磁化方向制御方法、及びそれを応用したmram
JP2005294453A (ja) * 2004-03-31 2005-10-20 Alps Electric Co Ltd 磁気検出素子
JP2006060003A (ja) * 2004-08-19 2006-03-02 Nec Corp 磁性メモリ

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5959880A (en) * 1997-12-18 1999-09-28 Motorola, Inc. Low aspect ratio magnetoresistive tunneling junction
US6233172B1 (en) * 1999-12-17 2001-05-15 Motorola, Inc. Magnetic element with dual magnetic states and fabrication method thereof
US6351409B1 (en) * 2001-01-04 2002-02-26 Motorola, Inc. MRAM write apparatus and method
US6545906B1 (en) * 2001-10-16 2003-04-08 Motorola, Inc. Method of writing to scalable magnetoresistance random access memory element
US6633498B1 (en) * 2002-06-18 2003-10-14 Motorola, Inc. Magnetoresistive random access memory with reduced switching field
US6714444B2 (en) * 2002-08-06 2004-03-30 Grandis, Inc. Magnetic element utilizing spin transfer and an MRAM device using the magnetic element
US6714446B1 (en) * 2003-05-13 2004-03-30 Motorola, Inc. Magnetoelectronics information device having a compound magnetic free layer
KR100835275B1 (ko) * 2004-08-12 2008-06-05 삼성전자주식회사 스핀 주입 메카니즘을 사용하여 자기램 소자를 구동시키는방법들
US7154773B2 (en) * 2005-03-31 2006-12-26 Infineon Technologies Ag MRAM cell with domain wall switching and field select

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002217382A (ja) * 2001-01-18 2002-08-02 Sharp Corp 磁気メモリおよび磁気メモリの製造方法
WO2004061467A1 (en) * 2002-12-18 2004-07-22 Freescale Semiconductor, Inc. Synthetic antiferromagnetic structure for magnetoelectronic devices
JP2004334922A (ja) * 2003-04-30 2004-11-25 Sony Corp 磁気抵抗効果型磁気ヘッド
JP2005129858A (ja) * 2003-10-27 2005-05-19 Sony Corp 磁気記憶素子及び磁気メモリ
JP2005294376A (ja) * 2004-03-31 2005-10-20 Toshiba Corp 磁気記録素子及び磁気メモリ
WO2005098953A1 (ja) * 2004-03-31 2005-10-20 Nec Corporation 磁化方向制御方法、及びそれを応用したmram
JP2005294453A (ja) * 2004-03-31 2005-10-20 Alps Electric Co Ltd 磁気検出素子
JP2006060003A (ja) * 2004-08-19 2006-03-02 Nec Corp 磁性メモリ

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019033167A (ja) * 2017-08-08 2019-02-28 株式会社日立ハイテクノロジーズ 磁気トンネル接合素子、それを用いた磁気メモリおよび磁気トンネル接合素子の製造方法
US11165015B2 (en) 2017-08-08 2021-11-02 Hitachi High-Tech Corporation Magnetic tunnel junction device, magnetoresistive random access memory using same and manufacturing method of magnetic tunnel junction device
JP7023637B2 (ja) 2017-08-08 2022-02-22 株式会社日立ハイテク 磁気トンネル接合素子の製造方法

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