KR101180596B1 - 하전 입자 빔 묘화 방법 및 하전 입자 빔 묘화 장치 - Google Patents

하전 입자 빔 묘화 방법 및 하전 입자 빔 묘화 장치 Download PDF

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Abstract

본 발명은, 묘화 조건이 다른 복수의 묘화 그룹을 묘화하는 경우의 묘화 시간의 저감을 도모하는 것을 목적으로 한다.
묘화 장치(100)는, 패턴 형성되는 복수의 칩의 레이아웃 정보를 입력하고, 기억하는 기억 장치(144)와, 레이아웃 정보를 사용하여 적어도 1개의 칩으로 구성되고, 다른 것과는 묘화 조건이 다른 복수의 묘화 그룹을 설정하는 묘화 그룹 설정부(108)와, 모든 묘화 그룹 내의 모든 칩 영역 전체를 둘러싸는 프레임을 설정하는 프레임 설정부(112)와, 다른 묘화 그룹의 칩끼리를 혼재시킨 상태에서, 소정의 방향을 향해 프레임을 복수의 스트라이프 영역으로 가상 분할하는 스트라이프 분할부(114)와, 각 영역의 기준 위치가 소정의 방향을 향해 차례로 위치하도록 각 영역의 순서를 설정하는 순서 설정부(116)와, 전자 빔(200)을 사용하여, 설정된 순서로 각 영역 내의 패턴을 시료에 묘화하는 묘화부(150)를 구비한 것을 특징으로 한다.

Description

하전 입자 빔 묘화 방법 및 하전 입자 빔 묘화 장치 {CHARGED-PARTICLE BEAM WRITING METHOD AND CHARGED-PARTICLE BEAM WRITING APPARATUS}
본 발명은, 하전 입자 빔 묘화 방법 및 하전 입자 빔 묘화 장치에 관한 것으로, 예를 들어 묘화 조건이 다른 복수의 칩의 패턴을 시료 상에 묘화할 때의 묘화 방법 및 장치에 관한 것이다.
반도체 디바이스의 미세화의 진전을 담당하는 리소그래피 기술은 반도체 제조 프로세스 중에서도 유일 패턴을 생성하는 매우 중요한 프로세스이다. 최근, LSI의 고집적화에 수반하여, 반도체 디바이스에 요구되는 회로선 폭은 해마다 미세화되고 있다. 이들 반도체 디바이스에 원하는 회로 패턴을 형성하기 위해서는, 고정밀도의 원화 패턴(레티클 혹은 마스크라고도 함)이 필요해진다. 여기서, 전자선(전자 빔) 묘화 기술은 본질적으로 우수한 해상성을 갖고 있어, 고정밀도의 원화 패턴의 생산에 사용된다.
도 9는 종래의 가변 성형형 전자선 묘화 장치의 동작을 설명하기 위한 개념도이다.
가변 성형형 전자선(EB : Electron beam) 묘화 장치는, 이하와 같이 동작한다. 제1 애퍼쳐(410)에는, 전자선(330)을 성형하기 위한 직사각형, 예를 들어 장방형의 개구(411)가 형성되어 있다. 또한, 제2 애퍼쳐(420)에는, 제1 애퍼쳐(410)의 개구(411)를 통과한 전자선(330)을 원하는 직사각 형상으로 성형하기 위한 가변 성형 개구(421)가 형성되어 있다. 하전 입자 소스(430)로부터 조사되어, 제1 애퍼쳐(410)의 개구(411)를 통과한 전자선(330)은, 편향기에 의해 편향되고, 제2 애퍼쳐(420)의 가변 성형 개구(421)의 일부를 통과하여, 소정의 일방향(예를 들어, X방향으로 함)으로 연속적으로 이동하는 스테이지 상에 탑재된 시료(340)에 조사된다. 즉, 제1 애퍼쳐(410)의 개구(411)와 제2 애퍼쳐(420)의 가변 성형 개구(421)의 양쪽을 통과할 수 있는 직사각 형상이, X방향으로 연속적으로 이동하는 스테이지 상에 탑재된 시료(340)의 묘화 영역에 묘화된다. 제1 애퍼쳐(410)의 개구(411)와 제2 애퍼쳐(420)의 가변 성형 개구(421)의 양쪽을 통과시켜, 임의 형상을 작성하는 방식을 가변 성형 방식(VSB 방식)이라 한다.
시료의 하나가 되는 마스크 상에는, 복수의 칩의 패턴을 묘화하는 것이 일반적으로 행해지고 있고, 또한 칩에 의해 묘화 조건이 다른 경우도 많다. 예를 들어, 어떤 칩은 1회 묘화(다중도＝1)로 묘화된다. 또한, 다른 어떤 칩은 스트라이프 영역의 경계 위치를 어긋나게 하면서의 다중 묘화(예를 들어 다중도＝2)로 묘화된다(예를 들어, 특허 문헌 1 참조). 종래, 전자 빔 묘화 장치에서는, 복수의 칩의 패턴을 마스크 상에 묘화할 때, 어느 범위 내에 레이아웃되는 묘화 조건이 동일한 칩끼리를 합쳐서 묘화 그룹을 구성하여, 묘화 그룹마다 묘화하고 있었다. 이에 의해, 하나의 묘화 그룹 내를 묘화하고 있는 동안은 동일한 묘화 조건으로 묘화되게 된다.
도 10은 종래의 묘화 그룹과 묘화 순서를 설명하기 위한 개념도이다. 도 10에서는, 3개의 칩 A, B, C가 도 10에 도시하는 바와 같이 배치되는 경우를 도시하고 있다. 여기서는, 칩 A와 칩 B가 다중도 1로 묘화되고, 칩 C가 다중도 2로 묘화되는 경우를 나타낸다. 이러한 경우, 묘화 조건이 동일한 칩 A와 칩 B로 묘화 그룹 G1을 구성하고, 칩 C로 묘화 그룹 G2를 구성한다. 그리고 묘화 그룹 G1에서는, 칩 A와 칩 B를 머지 처리하여, 머지된 영역을 소정의 높이의 스트라이프 영역으로 분할한다. 도 10에서는, 스트라이프 G1S1과 스트라이프 G1S2로 나타내는 2개의 스트라이프로 분할한 경우를 도시한다. 한편, 묘화 그룹 G2에서는, 칩 C의 영역을 소정의 높이의 스트라이프 영역으로 분할한다. 칩 C는 다중도 2로 묘화되므로, 1회째의 묘화를 행하는 스트라이프 레이어와 스트라이프 높이를 절반만 어긋나게 한 위치에서 분할되는 2회째의 묘화를 행하는 스트라이프 레이어가 구성되고, 각각 스트라이프 G2S1, G2S2와 스트라이프 G'2S1 내지 G'2S3으로 분할된다. 따라서, 도 10에 있어서, 묘화 그룹 G2에서는 5개의 스트라이프로 분할된다. 그리고 묘화할 때에는, 우선 묘화 그룹 G1의 2개의 스트라이프가 차례로 묘화된다. 그리고 묘화 그룹 G1의 모든 스트라이프의 묘화가 종료된 후에, 묘화 그룹 G2의 5개의 스트라이프가 차례로 묘화된다.
일본 특허 출원 공개 평11-274036호 공보
상술한 바와 같이, 묘화 그룹마다 묘화하면, 우선 묘화 그룹 G1의 2개의 스트라이프가 차례로 묘화되고, 묘화 그룹 G1의 모든 스트라이프의 묘화가 종료됨으로써 1개의 묘화 처리가 종료된다. 그리고 다음에 묘화 그룹 G2의 묘화 처리를 개시한다. 이와 같이, 묘화 그룹을 1개의 묘화 처리 단위로 하여 묘화가 행해진다. 그로 인해, 각 묘화 처리 사이에서의 정보 작성에 필요한 고정적인 시간이나 각 묘화 처리 사이에 필요한 초기화 등의 처리 시간이 필요해진다. 또한, 묘화 그룹 G1의 모든 스트라이프의 묘화가 종료된 후에, 묘화 그룹 G2의 묘화 개시 위치까지 복귀된 후 묘화 그룹 G2의 묘화가 개시되므로, 묘화 그룹 G1의 최종 위치로부터 묘화 그룹 G2의 개시 위치로 이행할 때의 시료를 탑재한 스테이지의 이동 시간이 필요해진다. 이 거리가 길어지면 그만큼 이동 시간이 길어진다. 이들 시간이 묘화 시간에 가산되므로, 전체적인 묘화 시간의 지연으로 이어지는 등의 문제가 있었다. 특히, 묘화 조건이 다른 칩수가 많아지면 그것에 따라서 묘화 그룹수도 증가하므로, 묘화 그룹수의 증가에 따라서 상술한 각 시간이 필요해져, 또한 묘화 시간의 지연으로 이어지는 등의 문제가 있었다.
따라서 본 발명은, 상술한 문제점을 극복하여, 묘화 조건이 다른 복수의 묘화 그룹을 묘화하는 경우의 묘화 시간의 저감을 도모하는 것을 목적으로 한다.
본 발명의 일 형태의 하전 입자 빔 묘화 방법은,
패턴 형성되는 복수의 칩의 레이아웃 정보를 입력하고, 레이아웃 정보를 사용하여, 적어도 하나의 칩으로 구성되고, 다른 것과는 묘화 조건이 다른 복수의 묘화 그룹을 설정하는 공정과,
모든 묘화 그룹 내의 모든 칩 영역 전체를 둘러싸는 프레임을 설정하는 공정과,
서로 다른 묘화 그룹의 칩끼리를 혼재시킨 상태에서, 소정의 방향을 향해 프레임을 복수의 영역으로 가상 분할하는 공정과,
각 영역의 기준 위치가 상기 소정의 방향을 향해 차례로 위치하도록 각 영역의 순서를 설정하는 공정과,
하전 입자 빔을 사용하여, 설정된 순서로 각 영역 내의 패턴을 시료에 묘화하는 공정을 구비한 것을 특징으로 한다.
이러한 구성에 따르면, 묘화 그룹과는 관계없이 소정의 방향을 향해 각 영역이 차례로 묘화된다. 따라서, 스테이지 이동 거리가 짧아도 된다. 따라서, 스테이지 이동 시간이 단축된다. 또한, 이러한 구성에 따르면, 묘화 그룹마다의 묘화 처리가 아닌, 모든 묘화 그룹을 합쳐서 일련의 묘화 처리로 하여 묘화를 행할 수 있다. 따라서, 각 묘화 처리 사이에서의 정보 작성에 필요한 고정적인 시간이나 각 묘화 처리 사이에 필요한 초기화 등의 처리 시간을 생략할 수 있다.
또한, 묘화 조건에는, 다중도와, 시료를 적재하는 스테이지의 스테이지 이동 경로와, 스테이지의 속도와, 복수의 영역의 분할 높이와, 하전 입자 빔의 조사량과, 복수의 영역을 더 분할한 서브 필드의 사이즈 중, 적어도 하나가 포함되는 것을 특징으로 한다.
또한, 복수의 영역 중, 서로 다른 묘화 그룹의 칩끼리가 혼재하는 영역을, 묘화 그룹마다, 복수의 소(小)영역으로 분할하는 공정과,
묘화 그룹에 관계없이, 당해 영역 내의 모든 소영역의 기준 위치가 소정의 방향을 향해 차례로 위치하도록 각 소영역의 순서를 설정하는 공정을 더 구비하고,
묘화할 때, 각 영역 내의 패턴을 설정된 소영역의 순서로 묘화되도록 구성하면 적합하다.
혹은, 복수의 영역 중, 서로 다른 묘화 그룹의 칩끼리가 혼재하는 영역을, 묘화 그룹에 관계없이 복수의 소영역으로 분할하는 공정과,
당해 영역 내의 모든 소영역의 기준 위치가 소정의 방향을 향해 차례로 위치하도록 각 소영역의 순서를 설정하는 공정을 더 구비하고,
묘화할 때, 각 영역 내의 패턴을 설정된 소 영역의 순서로 묘화되도록 해도 좋다.
본 발명의 일 형태의 하전 입자 빔 묘화 장치는,
패턴 형성되는 복수의 칩의 레이아웃 정보를 입력하고, 기억하는 기억 장치와,
레이아웃 정보를 사용하여, 적어도 하나의 칩으로 구성되고, 다른 것과는 묘화 조건이 다른 복수의 묘화 그룹을 설정하는 묘화 그룹 설정부와,
모든 묘화 그룹 내의 모든 칩 영역 전체를 둘러싸는 프레임을 설정하는 프레임 설정부와,
서로 다른 묘화 그룹의 칩끼리를 혼재시킨 상태에서, 소정의 방향을 향해 프레임을 복수의 영역으로 가상 분할하는 영역 분할부와,
각 영역의 기준 위치가 소정의 방향을 향해 차례로 위치하도록 각 영역의 순서를 설정하는 순서 설정부와,
하전 입자 빔을 사용하여, 설정된 순서로 각 영역 내의 패턴을 시료에 묘화하는 묘화부를 구비한 것을 특징으로 한다.
본 발명에 따르면, 묘화 조건이 다른 복수의 묘화 그룹을 묘화하는 경우의 묘화 시간의 저감을 도모할 수 있다.
도 1은 제1 실시 형태에 있어서의 묘화 장치의 구성을 도시하는 개념도.
도 2는 제1 실시 형태에 있어서의 묘화 방법의 주요부 공정을 나타내는 흐름도.
도 3은 제1 실시 형태에 있어서의 칩 레이아웃과 스트라이프 레이어를 설명하기 위한 개념도.
도 4는 도 3의 각 스트라이프 영역과 분할된 서브 필드(SF)를 도시하는 개념도.
도 5는 제1 실시 형태에 있어서의 복수의 칩과 묘화 그룹과 각 묘화 그룹의 묘화 조건의 일례를 나타낸 도면.
도 6은 도 5의 복수의 칩과 복수의 스트라이프 영역을 도시하는 개념도.
도 7은 도 6의 복수의 칩의 묘화 순서를 도시하는 개념도.
도 8은 제2 실시 형태에 있어서의 각 스트라이프 영역과 분할된 서브 필드(SF)를 도시하는 개념도.
도 9는 종래의 가변 성형형 전자선 묘화 장치의 동작을 설명하기 위한 개념도.
도 10은 종래의 묘화 그룹과 묘화 순서를 설명하기 위한 개념도.
이하, 실시 형태에서는, 하전 입자 빔의 일례로서 전자 빔을 사용한 구성에 대해 설명한다. 단, 하전 입자 빔은, 전자 빔에 한정되는 것은 아니며, 이온 빔 등의 하전 입자를 사용한 빔이라도 상관없다. 또한, 하전 입자 빔 장치의 일례로서, 가변 성형형 묘화 장치에 대해 설명한다.
(제1 실시 형태)
도 1은, 제1 실시 형태에 있어서의 묘화 장치의 구성을 도시하는 개념도이다. 도 1에 있어서, 묘화 장치(100)는 묘화부(150)와 제어부(160)를 구비하고 있다. 묘화 장치(100)는, 하전 입자 빔 묘화 장치의 일례이다. 특히, 가변 성형형 묘화 장치의 일례이다. 묘화부(150)는, 전자 경통(102)과 묘화실(103)을 구비하고 있다. 전자 경통(102) 내에는, 전자총(201), 조명 렌즈(202), 제1 애퍼쳐(203), 투영 렌즈(204), 편향기(205), 제2 애퍼쳐(206), 대물 렌즈(207), 주 편향기(208) 및 부 편향기(209)가 배치되어 있다. 묘화실(103) 내에는, XY 스테이지(105)가 배치된다. XY 스테이지(105) 상에는, 묘화시에는 묘화 대상이 되는 마스크 등의 시료(101)가 배치된다. 시료(101)에는, 반도체 장치를 제조할 때의 노광용 마스크가 포함된다. 또한, 시료(101)에는, 아직 아무것도 묘화되어 있지 않은 마스크 블랭크스가 포함된다.
제어부(160)는, 묘화 그룹 설정부(108), 제어 계산기 유닛(110), 제어 회로(120) 및 자기 디스크 장치 등의 기억 장치(140, 142, 144, 146, 148)를 갖고 있다. 묘화 그룹 설정부(108), 제어 계산기 유닛(110), 제어 회로(120) 및 자기 디스크 장치 등의 기억 장치(140, 142, 144, 146, 148)는, 도시하지 않은 버스를 통해 서로 접속되어 있다.
제어 계산기 유닛(110) 내에는, 메모리(111), 프레임 설정부(112), 스트라이프 분할부(114), 순서 설정부(116) 및 데이터 변환 처리부(130)가 배치된다. 프레임 설정부(112), 스트라이프 분할부(114), 순서 설정부(116) 및 데이터 변환 처리부(130)는, 전기 회로 등의 하드웨어로 구성되어도 좋고, 이들의 기능을 실행하는 프로그램 등의 소프트웨어로 구성되어도 좋다. 혹은, 하드웨어와 소프트웨어의 조합에 의해 구성되어도 좋다. 프레임 설정부(112), 스트라이프 분할부(114), 순서 설정부(116) 및 데이터 변환 처리부(130)에 입출력되는 정보 및 연산 중인 정보는 메모리(111)에 그때마다 저장된다.
또한, 데이터 변환 처리부(130) 내에는, 서브 필드(SF) 분할부(132), SF 순서 설정부(134) 및 SF 데이터 변환 처리부(136)가 배치된다. 서브 필드(SF) 분할부(132), SF 순서 설정부(134) 및 SF 데이터 변환 처리부(136)는, 전기 회로 등의 하드웨어로 구성되어도 좋고, 이들의 기능을 실행하는 프로그램 등의 소프트웨어로 구성되어도 좋다. 혹은, 하드웨어와 소프트웨어의 조합에 의해 구성되어도 좋다. 특히, 데이터 변환 처리부(130)는, 데이터 처리량이 방대해질 수 있으므로, 도시하지 않은 복수의 CPU와 복수의 메모리 등으로 구성되면 적합하다. 또한, 묘화 그룹 설정부(108)에 대해서도 전기 회로 등의 하드웨어로 구성되어도 좋고, 이러한 기능을 실행하는 프로그램 등의 소프트웨어로 구성되어도 좋다. 혹은, 하드웨어와 소프트웨어의 조합에 의해 구성되어도 좋다.
기억 장치(140)에는, 레이아웃 데이터가 되는 복수의 칩 데이터가 장치 외부로부터 입력되고, 저장된다. 예를 들어, 칩 A의 칩 데이터, 칩 B의 칩 데이터, 칩 C의 칩 데이터, … 가 저장된다. 각 칩은 패턴 형성된다.
기억 장치(142)에는, 예를 들어 각 칩의 묘화 조건을 나타내는 묘화 파라미터가 장치 외부로부터 입력되고, 저장된다. 묘화 조건에는, 예를 들어 다중 묘화를 위한 다중도, XY 스테이지(105)의 스테이지 이동 경로, XY 스테이지(105)의 스테이지 속도, 스트라이프 높이(분할 높이), 서브 필드(SF) 사이즈, 조사량(도즈량) 등을 들 수 있다. 스테이지 이동 경로에는, 포워드/포워드(FF), 포워드/백워드(FB), 백워드/포워드(BF), 혹은 백워드/백워드(BB) 등의 각 스트라이프를 차례로 묘화해 갈 때의 묘화 방향을 정의한 경로가 포함된다. 또한, 스테이지 속도에는, 예를 들어 일괄 최적화 속도, 등속 묘화를 위한 속도, 가변속 묘화를 위한 속도, 스텝 앤드 리피트(S&R) 묘화시의 속도가 포함된다.
기억 장치(144)에는, 예를 들어 각 칩의 레이아웃 구성을 나타내는 레이아웃 구성 데이터(레이아웃 정보)가 장치 외부로부터 입력되고, 저장된다.
여기서, 도 1에서는 제1 실시 형태를 설명하기 위해 필요한 구성을 기재하고 있다. 묘화 장치(100)에 있어서, 통상 필요한 그 밖의 구성을 구비하고 있어도 상관없다. 예를 들어, 위치 편향용으로는, 주 편향기(208)와 부 편향기(209)의 주부(主副) 2단의 편향기를 사용하고 있지만, 1단의 편향기에 의해 위치 편향을 행하는 경우라도 좋다.
도 2는, 제1 실시 형태에 있어서의 묘화 방법의 주요부 공정을 나타내는 흐름도이다. 도 2에 있어서, 제1 실시 형태에 있어서의 묘화 방법은, 묘화 그룹 설정 공정(S102)과, 프레임 설정 공정(S104)과, 스트라이프 분할 공정(S106)과, 스트라이프 순서 설정 공정(S108)과, SF 분할 공정(S110)과, SF 순서 설정 공정(S112)과, SF 데이터 변환 처리 공정(S114)과, 묘화 공정(S116) 등의 일련의 공정을 실시한다.
도 3은 제1 실시 형태에 있어서의 칩 레이아웃과 스트라이프 레이어를 설명하기 위한 개념도이다. 도 3에서는, 3개의 칩 A, B, C가 도 3에 도시하는 바와 같이 배치되는 경우를 도시하고 있다. 도 3의 예에서는, 중앙에 장방형의 칩 C가 배치된다. 그리고 Y방향으로 긴(세로로 긴) 장방형의 2개의 칩 A가 칩 C와 2개의 칩 B를 좌우로부터 끼우도록 나뉘어져 배치된다. 칩 A의 Y방향의 사이즈는, 칩 C와 2개의 칩 B의 각 Y방향 사이즈를 합계한 사이즈와 동일하게 되어 있다. 또한, X방향으로 긴(가로로 긴) 장방형의 2개의 칩 B가 칩 C를 상하로부터 끼우도록 나뉘어져 배치된다. 칩 B의 X방향의 사이즈는, 칩 C의 X방향 사이즈와 동일하게 되어 있다. 여기서는, 칩 A와 칩 B가 다중도 1로 묘화되고, 칩 C가 다중도 2로 묘화되는 경우를 나타낸다. 또한, 칩 A와 칩 B는 그 밖의 묘화 조건도 동일한 것으로 한다.
묘화 그룹 설정 공정(S102)으로서, 묘화 그룹 설정부(108)는 기억 장치(142)로부터 각 칩의 묘화 파라미터를 판독하고, 기억 장치(144)로부터 레이아웃 구성 데이터를 판독한다. 그리고 묘화 그룹 설정부(108)는, 레이아웃 구성 데이터를 사용하여, 각 칩을 가상적으로 레이아웃하고, 묘화 파라미터가 동일해지는 칩끼리를 합쳐서 적어도 하나의 칩으로 구성되는 묘화 그룹을 설정한다. 예를 들어, 소정의 범위 내에 있는 칩 중, 묘화 파라미터가 동일해지는 칩끼리를 합치면 적합하다. 이와 같이 하여, 묘화 그룹 설정부(108)는 다른 것과는 묘화 조건이 다른 복수의 묘화 그룹을 설정한다. 도 3의 예에서는, 묘화 조건이 동일한 칩 A와 칩 B로 묘화 그룹 P를 구성하고, 칩 C로 묘화 그룹 Q를 구성한다. 따라서, 도 3의 예에서는 2개의 묘화 그룹 P, Q를 설정한다. 그리고 설정된 묘화 그룹의 그룹 정보 및 묘화 그룹마다의 묘화 조건은, 기억 장치(146)에 출력되고, 저장된다.
다음에, 프레임 설정 공정(S104)으로서, 프레임 설정부(112)는 기억 장치(146)로부터 묘화 그룹의 그룹 정보 및 묘화 그룹마다의 묘화 조건을 판독하고, 모든 묘화 그룹 내의 모든 칩 영역 전체를 둘러싸는 프레임을 설정한다. 제1 실시 형태에 있어서의 프레임은, 모든 칩 영역 전체를 외주측에 위치하는 칩 영역과 외접하면서 둘러싸도록 설정된다. 도 3의 예에서는, 3개의 칩 A, B, C 중, 2개의 칩 A와 2개의 칩 B가 외주측에 위치하므로, 이들에 접하도록 장방형으로 형성된 외접 프레임(10)이 설정된다. 외접 프레임으로 함으로써 모든 칩 영역 전체를 둘러싸는 최소 사이즈의 장방형의 프레임을 설정할 수 있다.
다음에, 스트라이프 분할 공정(S106)으로서, 스트라이프 분할부(114)는, 서로 다른 묘화 그룹의 칩끼리를 혼재시킨 상태에서, 소정의 방향을 향해 외접 프레임(10)을 복수의 스트라이프 영역으로 가상 분할한다. 여기서, 스트라이프 분할에 대해서는, 묘화 그룹에 관계없이, 전반적인 묘화 조건을 설정하여 분할한다. 예를 들어, 다중도 N이 최대가 되는 묘화 그룹의 다중도 수에 맞추어 스트라이프 영역을 설정한다. 도 3의 예에서는, 묘화 그룹 Q가 다중도 N＝2로 묘화되므로, 외접 프레임(10)에 대해, 우선, 1회째의 묘화의 층(제1 스트라이프 레이어 : STL_Q1)용으로 Y방향을 향해 소정의 스트라이프 높이로 스트립 형상으로 3개의 스트라이프 영역(30)으로 가상 분할한다. 3개의 스트라이프 영역(30)으로 구성되는 제1 스트라이프 레이어는, 스트라이프 높이의 1/2의 사이즈를 외접 프레임(10)에 Y방향과 -Y방향으로 각각 추가한 사이즈의 프레임으로부터 분할된다. 여기서는 다중도 N＝2이므로 스트라이프 높이의 1/2의 사이즈가 추가되었지만, 예를 들어 다중도 N＝4이므로 스트라이프 높이의 1/4의 사이즈가 추가되게 된다. 또한, 2회째의 묘화의 층(제2 스트라이프 레이어 : STL_Q2)용으로 Y방향을 향해 외접 프레임(10)을 소정의 스트라이프 높이로 스트립 형상으로 2개의 스트라이프 영역(20)으로 가상 분할한다. 2개의 스트라이프 영역(20)에 의해 제2 스트라이프 레이어가 구성된다. 스트라이프 높이는, 전반적인 묘화 조건으로 설정한다. 다중도 이외의 전반적인 묘화 조건은, 미리 묘화 파라미터로서 기억 장치(142)에 설정해 두어도 좋고, 혹은 다중도 N이 최대가 되는 묘화 그룹에 설정되어 있는 스트라이프 높이를 그대로 사용해도 적합하다.
단, 묘화 그룹 P에 대해서는, 다중도 N＝1이므로, 제1 스트라이프 레이어 혹은 제2 스트라이프 레이어 중 한쪽으로 나누면 된다. 도 3의 예에서는, 제2 스트라이프 레이어로 나눈 경우를 나타내고 있다. 따라서, 도 3의 예에서는, 제2 스트라이프 레이어를 구성하는 2개의 스트라이프 영역(20)에 대해, 서로 다른 묘화 그룹의 칩끼리가 혼재하게 된다.
제1 실시 형태에서는, 서로 다른 묘화 그룹의 칩끼리를 혼재시키고 있으므로, 묘화 그룹마다 계층(스트라이프 레이어)을 구별하여 스트라이프 분할하는 경우에 비해, 스트라이프 영역수를 저감시킬 수 있다. 도 3의 예에서는, 제1 스트라이프 레이어를 구성하는 3개의 스트라이프 영역(30)과 제2 스트라이프 레이어를 구성하는 2개의 스트라이프 영역(20)의 합계 5개의 스트라이프 영역으로 할 수 있다. 가령, 묘화 그룹마다 더욱 계층(스트라이프 레이어)을 구별하여 스트라이프 분할하는 경우, 묘화 그룹 P에 대해 제1 스트라이프 레이어로서 2개의 스트라이프 영역이 설정되고, 묘화 그룹 Q에 대해, 제1 스트라이프 레이어를 구성하는 3개의 스트라이프 영역과 제2 스트라이프 레이어를 구성하는 2개의 스트라이프 영역이 필요해진다. 그로 인해, 합계 7개의 스트라이프수가 되어, 제1 실시 형태에 비해 많아져 버린다. 스트라이프 영역수를 줄임으로써, 스트라이프 사이에서의 스테이지 이동 횟수를 저감시킬 수 있으므로, 그만큼의 스테이지 이동 시간을 단축할 수 있다.
이상과 같이, 도 3의 예는 서로 다른 묘화 그룹의 칩끼리를 혼재시킨 상태에서, 2개의 스트라이프 레이어에 의해 구성되게 된다. 종래는, 묘화 그룹 P와, 묘화 그룹 Q는, 각각의 묘화 처리로서 묘화를 행하고 있었지만, 제1 실시 형태에서는, 이들을 혼재시킨 상태에서 스트라이프 영역을 설정함으로써, 1회의 묘화 처리로서 묘화를 행한다.
스트라이프 순서 설정 공정(S108)으로서, 순서 설정부(116)는, 모든 복수의 스트라이프 영역을 사용하여, 각 스트라이프 영역의 기준 위치가 소정의 방향(여기서는 Y방향)을 향해 차례로 위치하도록 각 스트라이프 영역의 순서를 설정한다.
도 3에 도시한 2개의 스트라이프 영역(20)과 3개의 스트라이프 영역(30)에 대해, 예를 들어 좌측 하방의 코너부의 위치를 기준 위치로 하여, 기준 위치의 Y좌표에서 오름차순 정렬한다. 그 결과, 도 3에 도시하는 바와 같이, 제1 스트라이프 레이어의 스트라이프 영역 Q1S1을 선두로, 제2 스트라이프 레이어의 스트라이프 영역 Q2S1, 제1 스트라이프 레이어의 스트라이프 영역 Q1S2, 제2 스트라이프 레이어의 스트라이프 영역 Q2S2, 마지막으로 제1 스트라이프 레이어의 스트라이프 영역 Q1S3의 순으로 정렬된다. 순서 설정부(116)는, 이러한 순서로 각 스트라이프 영역의 순서를 설정한다.
다음에, SF 분할 공정(S110)으로서, SF 분할부(132)는 복수의 스트라이프 영역을 복수의 SF(작은 영역)로 분할한다. 특히, 복수의 스트라이프 영역 중, 서로 다른 묘화 그룹의 칩끼리가 혼재하는 스트라이프 영역을, 묘화 그룹마다, 복수의 SF(작은 영역)로 분할한다. 그리고 SF 분할부(132)는, SF마다 해당되는 레이아웃 데이터를 기억 장치(140)로부터 판독하여, 데이터를 할당한다.
도 4는, 도 3의 각 스트라이프 영역과 분할된 서브 필드(SF)를 도시하는 개념도이다. 도 4에서는, 묘화 그룹 Q의 제1 스트라이프 레이어를 구성하는 각 스트라이프 영역(30)을 메쉬 형상으로 분할한 복수의 SF 40의 SF 레이어와, 묘화 그룹 Q의 제2 스트라이프 레이어를 구성하는 각 스트라이프 영역(20)을 메쉬 형상으로 분할한 복수의 SF 42의 SF 레이어와, 묘화 그룹 P의 제2 스트라이프 레이어를 구성하는 각 스트라이프 영역(20)을 메쉬 형상으로 분할한 복수의 SF 44의 SF 레이어를 나타내고 있다. 각 SF 사이즈는, 당해 묘화 그룹의 묘화 파라미터로 설정된 값을 사용하면 된다. 제2 스트라이프 레이어에서는, 묘화 그룹 P, Q가 혼재하고 있으므로, 각 스트라이프 영역(20)에 대해, 묘화 그룹 P용의 SF 44와 묘화 그룹 Q용의 SF 42가 설정된다.
그리고 SF 순서 설정 공정(S112)으로서, SF 순서 설정부(134)는, 스트라이프 영역 내의 모든 SF의 기준 위치가 소정의 방향(여기서는 Y방향)을 향해 차례로 위치하도록 각 SF의 순서를 설정한다. SF는 메쉬 형상으로 형성되므로, Y방향뿐만 아니라 X방향으로도 존재하지만, 순서로서는 X방향의 제1 열에 대해, 우선 Y좌표에서 미리 정해진 순서로 정렬하여, X방향의 제1 열의 순서를 설정한다. 예를 들어, 오름차순 정렬하여, X방향의 제1 열의 순서를 설정한다. 계속해서, X방향의 제2 열에 대해, Y좌표에서 미리 정해진 순서로 정렬하여, X방향의 제2 열의 순서를 설정한다. 예를 들어, 오름차순 정렬하여, X방향의 제2 열의 순서를 설정한다. 이와 같이, X방향의 각 열이 동일 방향의 순서로 정렬되어도 좋고, 혹은 제1 열째는 아래로부터 위로 제2 열째는 위로부터 아래로라고 하는 것과 같은 교대로 정렬되는 방향을 바꾼 지그재그 순서로 설정해도 좋다. 이와 같이, 동일한 X좌표의 복수의 SF가 존재한 경우에는, Y좌표에서 미리 정해진 순서로 정렬하여 순서가 설정된다. 묘화 그룹 P, Q가 혼재하고 있지 않은 스트라이프 영역(30)에서는, SF가 겹치는 일은 통상 없지만, 묘화 그룹 P, Q가 혼재하는 스트라이프 영역(20)에서는, SF가 겹치는 경우가 있다. 그 경우에는, 스트라이프 영역(20) 내의 모든 SF 42, 44의 기준 위치가 Y방향을 향해 차례로 위치하도록 각 SF 42, 44의 순서를 설정한다.
그리고 SF 데이터 변환 처리 공정(S114)으로서, SF 데이터 변환 처리부(136)는, SF마다 할당된 데이터에 대해 복수단의 변환 처리를 행하여, 스트라이프 영역마다 숏 데이터를 작성하고, 기억 장치(148)에 저장한다. SF 데이터 변환 처리부(136)는, 상술한 스트라이프 순서로 각 스트라이프 영역의 숏 데이터가 일시적으로 저장되도록 데이터 변환 처리를 행하면 적합하다. SF 데이터 변환 처리부(136)는 SF마다, 혹은 SF보다 큰 영역에서 각 스트라이프 영역보다 작은 복수의 소영역마다, 병렬로 데이터 변환 처리를 행해도 적합하다. 그때, 복수의 스트라이프 영역용의 데이터가 같은 시기에 데이터 변환 처리되어 있어도 상관없다.
그리고 묘화 공정(S116)으로서, 제어 회로(120)는 설정된 순서로 각 스트라이프 영역 내의 숏 데이터를 기억 장치(148)로부터 판독하고, 묘화부(150)를 제어하여, 전자 빔(200)을 사용하여, 설정된 스트라이프 순서로 각 스트라이프 영역 내의 패턴을 시료(101)에 묘화한다. 또한, 각 스트라이프 영역 내에서는, 설정된 SF 순서로 SF 내의 패턴을 시료(101)에 묘화한다. 각 스트라이프 영역을 묘화할 때에는, 스트라이프 분할, 스테이지 속도 및 스테이지 이동 경로 등에 해당되는 조건은 전반적인 조건으로 하여 묘화 그룹에 관계없이 통일하고, 그 밖의 묘화 조건, 예를 들어 조사량(도즈량) 등은, 묘화 그룹마다 묘화 파라미터로 설정된 묘화 조건으로 각각 묘화를 행한다. 개별의 묘화 조건에 대해서는, 각 SF의 데이터에 속성 데이터로서 정의해 두면 좋다. 묘화부(150)는, 구체적으로는 이하와 같이 동작한다.
전자총(201)(방출부)으로부터 방출된 전자 빔(200)은, 조명 렌즈(202)에 의해 직사각형, 예를 들어 장방형의 구멍을 갖는 제1 애퍼쳐(203) 전체를 조명한다. 여기서, 전자 빔(200)을 우선 직사각형, 예를 들어 장방형으로 성형한다. 그리고 제1 애퍼쳐(203)를 통과한 제1 애퍼쳐 이미지의 전자 빔(200)은, 투영 렌즈(204)에 의해 제2 애퍼쳐(206) 상에 투영된다. 편향기(205)에 의해, 이러한 제2 애퍼쳐(206) 상에서의 제1 애퍼쳐 이미지는 편향 제어되어, 빔 형상과 치수를 변화시킬 수 있다. 그리고 제2 애퍼쳐(206)를 통과한 제2 애퍼쳐 이미지의 전자 빔(200)은, 대물 렌즈(207)에 의해 초점을 맞추고, 주 편향기(208) 및 부 편향기(209)에 의해 편향되어, 연속적으로 이동하는 XY 스테이지(105)에 배치된 시료(101)의 원하는 위치에 조사된다. 도 1에서는, 위치 편향에, 주부 2단의 다단 편향을 사용한 경우를 도시하고 있다. 이러한 경우에는, 주 편향기(208)에 의해 해당되는 SF의 기준 위치에 스테이지 이동에 추종하면서 전자 빔(200)을 편향하고, 부 편향기(209)에 의해 SF 내의 각 조사 위치에 관한 빔을 편향하면 된다.
도 5는, 제1 실시 형태에 있어서의 복수의 칩과 묘화 그룹과 각 묘화 그룹의 묘화 조건의 일례를 나타낸 도면이다. 여기서는, 칩 A, B, C가 배치되고, 칩 A, B로 묘화 그룹 I를 구성한다. 그리고 칩 C로 묘화 그룹 II를 구성한다. 묘화 그룹 I는, 묘화 조건으로서, 스트라이프 높이가 150㎛로 분할되고, XY 스테이지(105)의 스테이지 이동 경로가 포워드(FWD)/백워드(BWD)의 순으로 진행되고, 다중도 N＝1로 묘화되고, XY 스테이지(105)는 등속으로 이동한다. 묘화 그룹 II는, 묘화 조건으로서, 스트라이프 높이가 180㎛로 분할되고, XY 스테이지(105)의 스테이지 이동 경로가 포워드(FWD)/포워드(FWD)의 순으로 진행되고, 다중도 N＝2로 묘화되고, XY 스테이지(105)는 가변속으로 이동한다. 여기서는, 전반적인 묘화 조건으로서, 스트라이프 높이가 200㎛로 분할되고, XY 스테이지(105)의 스테이지 이동 경로가 포워드(FWD)/백워드(BWD)의 순으로 진행되고, 다중도 N＝2로 묘화되고, XY 스테이지(105)는 가변속으로 이동하는 것으로 한다.
도 6은, 도 5의 복수의 칩과 복수의 스트라이프 영역을 도시하는 개념도이다. 도 6에 도시하는 바와 같이, 칩 A, B로 구성되는 묘화 그룹 I와 칩 C로 구성되는 묘화 그룹 II를 혼재시킨 상태에서, 머지하여, 제1 스트라이프 레이어의 4개의 스트라이프 영역(51, 52, 53, 54)과 제2 스트라이프 레이어의 4개의 스트라이프 영역(61, 62, 63, 64)으로 분할된다. 또한, 묘화 그룹 I는 다중도 N＝1이므로, 여기서는 제1 스트라이프 레이어의 4개의 스트라이프 영역(51, 52, 53, 54)에만 할당된다.
도 7은, 도 6의 복수의 칩의 묘화 순서를 도시하는 개념도이다. 제1 실시 형태에서는, 모든 스트라이프 영역(51, 52, 53, 54, 61, 62, 63, 64)이, 예를 들어 좌측 하방의 코너부를 기준 위치로 하여, Y좌표에서 오름차순 정렬되므로, 도 7에 도시하는 순서로 묘화가 진행되게 된다. 도 7에 있어서, 우선 제1 스트라이프 레이어의 스트라이프 영역(51)이 X방향(FWD)으로 묘화된다. 다음에, 제2 스트라이프 레이어의 스트라이프 영역(61)에 대해 -X방향(BWD)으로 진행된다. 단, 스트라이프 영역(61)은, 묘화 대상이 존재하지 않으므로 아무것도 묘화되지 않는다. 다음에, 제1 스트라이프 레이어의 스트라이프 영역(52)이 X방향(FWD)으로 묘화된다. 다음에, 제2 스트라이프 레이어의 스트라이프 영역(62)이 -X방향(BWD)으로 묘화된다. 다음에, 제1 스트라이프 레이어의 스트라이프 영역(53)이 X방향(FWD)으로 묘화된다. 다음에, 제2 스트라이프 레이어의 스트라이프 영역(63)이 -X방향(BWD)으로 묘화된다. 다음에, 제1 스트라이프 레이어의 스트라이프 영역(54)이 X방향(FWD)으로 묘화된다. 그리고 마지막으로 제2 스트라이프 레이어의 스트라이프 영역(64)이 -X방향(BWD)으로 묘화된다. 이상과 같이, 도 5에 나타내는 전반적인 묘화 조건에 따라서 FWD→BWD→FWD→BWD …의 순으로 묘화된다. 묘화 대상이 존재하지 않는 스트라이프 영역(61)에 대해서는 삭제해도 된다.
이상과 같이, 제1 실시 형태에 따르면, 묘화 조건에 관계없이, 복수의 묘화 그룹의 모든 스트라이프 레이어의 스트라이프 영역을 예를 들어 Y방향으로 오름차순 정렬하여, 그 순서로 묘화한다. 이에 의해, 1회의 묘화 처리로 묘화를 행할 수 있다. 따라서, 종래와 같은 묘화 그룹 사이에서의 묘화 처리의 정보 작성에 필요한 고정적인 시간이나 각 묘화 처리 사이에 필요한 초기화 등의 처리 시간을 생략하여, 1회의 묘화 처리분의 시간으로 단축할 수 있다. 또한, 어느 묘화 그룹의 최종 위치로부터 다음 묘화 그룹의 개시 위치로 이행할 때의 시료(101)를 탑재한 XY 스테이지(105)의 이동 시간을 단축할 수 있다. 따라서, 묘화 조건이 다른 복수의 묘화 그룹을 묘화하는 경우의 묘화 시간의 저감을 도모할 수 있다. 또한, 묘화 조건이 다른 복수의 묘화 그룹을 혼재시킨 상태에서 스트라이프 분할을 행하므로 스트라이프 수를 저감시킬 수 있다.
(제2 실시 형태)
제1 실시 형태에서는, SF는 묘화 그룹마다 설정되어 있었지만, 이것에 한정되는 것은 아니다. 제2 실시 형태에서는, 다른 방법으로 SF를 설정하는 경우에 대해 설명한다. 제2 실시 형태에 있어서, 장치 구성은 도 1과 동일하다. 또한, 묘화 방법의 각 공정은 도 2와 동일하다. 또한, 각 공정의 내용은, 이하에 설명하는 점을 제외하고, 제1 실시 형태와 동일하다.
도 8은 제2 실시 형태에 있어서의 각 스트라이프 영역과 분할된 서브 필드(SF)를 도시하는 개념도이다. 도 8에서는, 도 3에 도시한 각 스트라이프 영역과 분할된 서브 필드(SF)를 도시한다.
SF 분할 공정(S110)으로서, SF 분할부(132)는 복수의 스트라이프 영역을 복수의 SF(작은 영역)로 분할한다. 제2 실시 형태에서는, 서로 다른 묘화 그룹의 칩끼리가 혼재하는 스트라이프 영역에 대해서도, 하나의 SF 레이어로서, 복수의 SF(작은 영역)로 분할한다. 그리고 SF 분할부(132)는, SF마다 해당되는 레이아웃 데이터를 기억 장치(140)로부터 판독하여, 데이터를 할당한다.
도 8에서는, 묘화 그룹 Q의 제1 스트라이프 레이어를 구성하는 각 스트라이프 영역(30)을 메쉬 형상으로 분할한 복수의 SF 40의 SF 레이어와, 묘화 그룹 P, Q의 제2 스트라이프 레이어를 구성하는 각 스트라이프 영역(20)을 메쉬 형상으로 분할한 복수의 SF 46의 SF 레이어를 나타내고 있다. 각 SF 사이즈는, 묘화 그룹 P, Q가 혼재하는 개소에서는, 전반적인 묘화 조건 혹은 묘화 그룹 P, Q 중 한쪽의 묘화 조건을 사용하면 된다. 이에 의해, SF 수를 줄일 수 있다. 그 결과, 묘화 동작을 행할 때, 주 편향기(208)에 의해 편향시키는 횟수를 저감시킬 수 있다. 따라서, 주 편향기(208)에서 필요한 세틀링 시간 등을 단축할 수 있다.
그리고 SF 순서 설정 공정(S112)으로서, SF 순서 설정부(134)는, 스트라이프 영역 내의 모든 SF의 기준 위치가 소정의 방향(여기서는 Y방향)을 향해 차례로 위치하도록 각 SF의 순서를 설정한다. SF는 메쉬 형상으로 형성되므로, Y방향뿐만 아니라 X방향으로도 존재하지만, 순서로서는 X방향의 제1 열에 대해, 우선 Y좌표에서 미리 정해진 순서로 정렬하여 X방향의 제1 열의 순서를 설정한다. 예를 들어, 오름차순 정렬하여, X방향의 제1 열의 순서를 설정한다. 계속해서, X방향의 제2 열에 대해, Y좌표에서 미리 정해진 순서로 정렬하여, X방향의 제2 열의 순서를 설정한다. 예를 들어, 오름차순 정렬하여, X방향의 제2 열의 순서를 설정한다. 이와 같이, X방향의 각 열이 동일 방향의 순서로 정렬되어도 좋고, 혹은 제1 열째는 아래로부터 위로 제2 열째는 위로부터 아래로라고 하는 것과 같은 교대로 정렬되는 방향을 바꾼 지그재그 순서로 설정해도 좋다. 이와 같이, 동일한 X좌표의 복수의 SF가 존재한 경우에는, Y좌표에서 미리 정해진 순서로 정렬하여 순서가 설정된다. 제2 실시 형태에서는, 묘화 그룹 P, Q가 혼재한 개소에서도 SF 레이어는 1개이므로 SF가 겹치는 일은 통상 없다.
이하, 제1 실시 형태와 동일한 공정을 실시함으로써 묘화 처리가 행해진다.
이상과 같이, 제2 실시 형태에서는, 제1 실시 형태에서의 효과 외에, SF 수를 줄일 수 있다. 따라서, 주 편향 세틀링 시간을 단축할 수 있다.
이상, 구체예를 참조하면서 실시 형태에 대해 설명하였다. 그러나 본 발명은, 이들 구체예에 한정되는 것은 아니다.
또한, 장치 구성이나 제어 방법 등, 본 발명의 설명에 직접 필요로 하지 않는 부분 등에 대해서는 기재를 생략하였지만, 필요한 장치 구성이나 제어 방법을 적절하게 선택하여 사용할 수 있다. 예를 들어, 묘화 장치(100)를 제어하는 제어부 구성에 대해서는 기재를 생략하였지만, 필요한 제어부 구성을 적절하게 선택하여 사용하는 것은 물론이다.
그 밖에, 본 발명의 요소를 구비하고, 당업자가 적절하게 설계 변경할 수 있는 모든 하전 입자 빔 묘화 장치 및 방법은, 본 발명의 범위에 포함된다.
10 : 외접 프레임
20, 30 : 스트라이프 영역
40, 42, 44, 46 : SF
51, 52, 53, 54, 61, 62, 63, 64 : 스트라이프 영역
100 : 묘화 장치
101, 340 : 시료
102 : 전자 경통
103 : 묘화실
105 : XY 스테이지
108 : 묘화 그룹 설정부
110 : 제어 계산기 유닛
111 : 메모리
112 : 프레임 설정부
114 : 스트라이프 분할부
116 : 순서 설정부
120 : 제어 회로
130 : 데이터 변환 처리부
132 : SF 분할부
134 : SF 순서 설정부
136 : SF 데이터 변환 처리부
140, 142, 144, 146, 148 : 기억 장치
150 : 묘화부
160 : 제어부
200 : 전자 빔
201 : 전자총
202 : 조명 렌즈
203, 410 : 제1 애퍼쳐
204 : 투영 렌즈
205 : 편향기
206, 420 : 제2 애퍼쳐
207 : 대물 렌즈
208 : 주 편향기
209 : 부 편향기
330 : 전자선
411 : 개구
421 : 가변 성형 개구
430 : 하전 입자 소스

Claims (5)

  1. 패턴 형성되는 복수의 칩의 레이아웃 정보 및 상기 각 칩의 묘화 조건을 입력하고, 상기 레이아웃 정보를 사용하여, 복수의 칩으로 구성되고, 다른 것과는 상기 묘화 조건이 다른 복수의 묘화 그룹을 설정하는 공정과,
    모든 묘화 그룹 내의 모든 칩 영역 전체를 둘러싸는 프레임을 설정하는 공정과,
    서로 다른 묘화 그룹의 칩끼리를 혼재시킨 상태에서, 소정의 방향을 향해 상기 프레임을 복수의 영역으로 가상 분할하는 공정과,
    각 영역의 기준 위치가 상기 소정의 방향을 향해 차례로 위치하도록 각 영역의 순서를 설정하는 공정과,
    하전 입자 빔을 사용하여, 설정된 순서로 각 영역 내의 패턴을 시료에 묘화하는 공정을 구비하고,
    상기 묘화 조건에는, 다중도와, 상기 시료를 적재하는 스테이지의 스테이지 이동 경로와, 상기 스테이지의 속도와, 상기 복수의 영역의 분할 높이와, 상기 하전 입자 빔의 조사량과, 상기 복수의 영역을 더욱 분할한 서브 필드의 사이즈 중, 적어도 하나가 포함되는 것을 특징으로 하는, 하전 입자 빔 묘화 방법.
  2. 삭제
  3. 제1항에 있어서, 상기 각 영역의 순서를 설정하는 공정에서 순서가 설정된 복수의 영역 중, 서로 다른 묘화 그룹의 칩끼리가 혼재하는 영역을, 묘화 그룹마다, 복수의 소영역으로 분할하는 공정과,
    상기 묘화 그룹에 관계없이, 당해 영역 내의 모든 소영역의 기준 위치가 상기 소정의 방향을 향해 차례로 위치하도록 각 소영역의 순서를 설정하는 공정을 더 구비하고,
    묘화할 때, 각 영역 내의 패턴을 설정된 소영역의 순서로 묘화되는 것을 특징으로 하는, 하전 입자 빔 묘화 방법.
  4. 제1항에 있어서, 상기 각 영역의 순서를 설정하는 공정에서 순서가 설정된 복수의 영역 중, 서로 다른 묘화 그룹의 칩끼리가 혼재하는 영역을, 묘화 그룹에 관계없이 복수의 소영역으로 분할하는 공정과,
    당해 영역 내의 모든 소영역의 기준 위치가 상기 소정의 방향을 향해 차례로 위치하도록 각 소영역의 순서를 설정하는 공정을 더 구비하고,
    묘화할 때, 각 영역 내의 패턴을 설정된 소영역의 순서로 묘화되는 것을 특징으로 하는, 하전 입자 빔 묘화 방법.
  5. 패턴 형성되는 복수의 칩의 레이아웃 정보 및 상기 각 칩의 묘화 조건을 입력하고, 기억하는 기억 장치와,
    상기 레이아웃 정보를 사용하여, 복수의 칩으로 구성되고, 다른 것과는 상기 묘화 조건이 다른 복수의 묘화 그룹을 설정하는 묘화 그룹 설정부와,
    모든 묘화 그룹 내의 모든 칩 영역 전체를 둘러싸는 프레임을 설정하는 프레임 설정부와,
    서로 다른 묘화 그룹의 칩끼리를 혼재시킨 상태에서, 소정의 방향을 향해 상기 프레임을 복수의 영역으로 가상 분할하는 영역 분할부와,
    각 영역의 기준 위치가 상기 소정의 방향을 향해 차례로 위치하도록 각 영역의 순서를 설정하는 순서 설정부와,
    하전 입자 빔을 사용하여, 설정된 순서로 각 영역 내의 패턴을 시료에 묘화하는 묘화부를 구비하고,
    상기 묘화 조건에는, 다중도와, 상기 시료를 적재하는 스테이지의 스테이지 이동 경로와, 상기 스테이지의 속도와, 상기 복수의 영역의 분할 높이와, 상기 하전 입자 빔의 조사량과, 상기 복수의 영역을 더욱 분할한 서브 필드의 사이즈 중, 적어도 하나가 포함되는 것을 특징으로 하는, 하전 입자 빔 묘화 장치.
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