KR101172777B1

KR101172777B1 - 최대전압 검출회로 및 최소전압 검출회로

Info

Publication number: KR101172777B1
Application number: KR1020060006156A
Authority: KR
Inventors: 쇼유헤이 야마모토
Original assignee: 오끼 덴끼 고오교 가부시끼가이샤
Priority date: 2005-06-09
Filing date: 2006-01-20
Publication date: 2012-08-10
Also published as: CN1877992A; JP2006345230A; US7135849B1; KR20060128615A; JP4658699B2; CN1877992B

Abstract

입력 전류를 필요로 하지 않는 최대전압 검출회로와 최소전압 검출회로를 제공한다. 전원전위와 노드N1 사이에 특성이 동일한 NMOS1₁～1_n를 접속하고, 각 게이트에 입력 전압IN1～INn을 부여하며, 노드N1는 정전류 회로(2)를 통해 접지한다. 전원전위와 노드N2사이에 동일 특성의 NMOS(4)를 접속하고, 노드N2를 정전류 회로를 통해 접지한다. 노드N1, N2를 연산 증폭기(3)의 입력측에 접속하고, 그 출력 전압OUT를 NMOS(4)의 게이트에 부여한다. 입력 전압IN1이 가장 높으면 NMOS1₁가 온이 되고, 노드N1는, 입력 전압IN1-임계값 전압VT이 된다. 또한 노드N2는, 출력 전압OUT-임계값 전압VT가 된다. NMOS(1, 4)의 임계값 전압VT는 동일하므로, 출력 전압OUT=입력 전압IN1이 되고, 가장 높은 입력 전압이 출력 전압OUT로서 출력된다. 입력 전압IN은 NMOS의 게이트에 인가되므로, 입력 전류는 흐르지 않는다.

최대전압 검출회로, 최소전압 검출회로, 전위 전위, 노드

Description

최대전압 검출회로 및 최소전압 검출회로{MAXIMUM VOLTAGE DETECTION CIRCUIT AND MINIMUM VOLTAGE DETECTION CIRCUIT}

도 1은 본 발명의 실시예 1을 나타내는 최대전압 검출회로의 구성도,

도 2는 종래의 최대값 검출 회로의 구성도,

도 3은 본 발명의 실시예 2를 나타내는 최대전압 검출회로의 구성도이다.

[도면의 주요부분에 대한 부호의 설명]

1, 4, 11, 14 : NMOS

2, 5 : 정전류 회로 3 : 연산 증폭기

10 : 검출부 12, 13 : PMOS

본 발명은, 복수의 입력 전압 중에서 가장 높은 전압을 검출하는 최대전압 검출회로와, 가장 낮은 전압을 검출하는 최소전압 검출회로에 관한 것이다.

[특허문헌 1] 일본국 공개특허공보 특개2005-5808호 공보

도 2는, 상기 특허문헌 1에 기재된 종래의 최대값 검출 회로의 구성도이다.

이 최대값 검출 회로는, 주어진 복수의 입력 전압x1～x3 중에서 가장 큰 입력 전압과 같은 출력 전압z을 생성하는 것으로, 입력 전압x1～x3이 각각 베이스에 인가되는 NPN트랜지스터Q11～Q13, 트랜지스터Q11～Q13 중 온 상태에 있는 트랜지스터의 베이스 이미터간 전압을 보상하기 위한 NPN트랜지스터Q1r, 트랜지스터Q11～Q13, Q1r를 구동하는 전류원Jt 및 트랜지스터Q11～Q13 중에서 온 상태에 있는 트랜지스터와 트랜지스터Q1r에 같은 크기의 전류를 공급하기 위한 PNP트랜지스터Q21～Q23와 Q2r를 가지고 있다.

또한 이 최대값 검출 회로는, 트랜지스터Q21～Q23로부터 베이스 전류를 흡인하는 지 여부를 제어하기 위한 NPN트랜지스터Q31～Q33, 트랜지스터Q31～Q33를 구동하는 전류원J1～J3, 트랜지스터Q21～Q23로부터 베이스 전류를 흡인하기 위한 PNP트랜지스터Q41～Q43 및 출력임피던스를 변환하는 임피던스 변환 회로F를 구비하고 있다. 임피던스 변환 회로F는, NPN트랜지스터Qa, 이 트랜지스터Qa를 구동하는 전류원Ja, PNP트랜지스터Qb 및 이 트랜지스터Qb를 구동하는 전류원Jb으로 구성되어 있다.

트랜지스터Q11～Q13, Q1r의 이미터는 전류원Jt에 공통 접속되고, 콜렉터는, 각각 트랜지스터Q21～Q23, Q2r를 거쳐 전원VCC에 접속되어 있다. 트랜지스터Q1r의 베이스 전압은 출력 전압z으로서 출력됨과 동시에, 이 베이스는 임피던스 변환 회로F내의 트랜지스터Qb의 이미터에 접속되어 있다.

트랜지스터Q31～Q33의 콜렉터는 전원VCC에 접속되고, 베이스는 각각 트랜지스터Q21～Q23의 콜렉터에 접속되며, 이미터는 각각 전류원J1～J3에 접속되어 있다. 트랜지스터Q41～Q43의 베이스는 각각 트랜지스터Q31～33의 이미터에 접속되고, 이미터는 각각 트랜지스터Q21～23의 베이스에 접속되며, 콜렉터는 접지전위GND에 접속되어 있다.

트랜지스터Q21～Q23의 베이스는, 트랜지스터Q2r의 공통 접속되고, 이들의 트랜지스터Q21～Q23가 커런트 미러 회로의 입력측을 구성하고, 트랜지스터Q2r가 커런트 미러 회로의 출력측을 구성하고 있다.

다음에 동작을 설명한다.

이러한 최대값 검출 회로에 있어서 입력 전압x1～x3이 인가되고, 이 중, 입력 전압x1이 가장 높게 한다.

이에 따라 가장 높은 입력 전압x1이 인가된 트랜지스터Q11가 온 상태가 되고, 다른 트랜지스터Q12, Q13는 오프 상태가 된다. 이에 따라, 트랜지스터Q32, Q33의 베이스 전압이 상승하고, 이들의 트랜지스터Q32, Q33은 온 상태가 된다. 이 때문에, 트랜지스터Q42, Q43의 베이스 전압은 상승하고, 이들의 트랜지스터Q42, Q43는 오프 상태가 되므로, 트랜지스터Q22, Q23에 베이스 전류는 흐르지 않는다. 따라서, 트랜지스터Q22, Q23로부터 전류는 공급되지 않는다.

한편, 트랜지스터Q11가 온 상태가 되므로, 트랜지스터Q31의 베이스 전압이 저하하고, 이 트랜지스터Q31는 오프 상태가 된다. 이에 따라, 트랜지스터Q41의 베이스 전압은 저하하고, 이 트랜지스터Q41가 온 상태가 되므로, 트랜지스터Q21에 베이스 전류가 흐른다. 따라서, 트랜지스터Q21로부터 공급되는 전류I1가 트랜지스터Q11에 흐른다. 그리고, 온 상태가 된 트랜지스터Q11의 이미터에는, 입력 전압x1으 로부터 이 트랜지스터Q11의 베이스 이미터간 전압VBE1을 뺀 전압VO1(=x1-VBE1)이 나타난다.

또한 트랜지스터Q1r의 베이스에는, 전압VO1에 이 트랜지스터Q1r의 베이스 이미터간 전압VBE1을 가한 전압(=VO1+VBE2)이 나타나고, 이 전압이 출력 전압z이 된다. 따라서, 출력 전압z은 다음과 같다.

z = VO1 + VBE2 = x1-V8E1+VBE2

트랜지스터Q11～Q13와 트랜지스터Q1r는 커런트 미러 회로를 구성하고 있으므로, 트랜지스터Q11에 흐르는 전류와 트랜지스터Q1r에 흐르는 전류의 크기는 동일하다. 따라서, 트랜지스터Q11～Q13, Q1r를 동일한 VBE(베이스 이미터간 전압)-IE(이미터 전류)특성을 가지도록 형성하면, VBE1 = VBE2이 된다. 이에 따라 출력 전압z=x1이 되고, 입력 전압x1～x3 중 가장 높은 전압x1이, 출력 전압z으로서 출력된다.

그러나, 상기 최대값 검출 회로는 바이폴라 트랜지스터로 구성되어 있기 때문에, 예를 들면 입력 전압x1을 트랜지스터Q11의 베이스에 부여함으로써, 이 트랜지스터Q11에 전류가 흐른다. 이 때문에, 출력임피던스가 높은 전압원을 접속하면, 베이스 전류에 의해 입력 전압이 변화된다는 문제가 있었다.

예를 들면 출력임피던스가 100kΩ의 전압원을 트랜지스터Q11의 베이스에 접속했을 때 베이스 전류가 1μA 흐른다고 하면, 변화하는 전압△V은, △V=100kΩx 1μA=100mV가 된다.

따라서, 액정구동회로와 같이, 수 10nA의 전류가 인입된 경우에 오(誤)점등하는 것에는 적용할 수 없었다.

본 발명은, 입력 전류를 필요로 하지 않는 최대전압 검출회로 및 최소전압 검출회로를 제공하는 것을 목적으로 하고 있다.

본 발명의 최대전압 검출회로는, 전원전위와 제1의 노드 사이에 접속되고, 각각의 게이트에 부여하는 입력 전압에 의해 도통상태가 제어되는 동일한 전기적 특성을 가지는 복수의 제1의 N채널MOS트랜지스터(이하,「NMOS」라고 한다), 상기 제1의 NMOS와 같은 전기적 특성을 가지고, 전원전위와 제2의 노드 사이에 접속되어 게이트에 부여하는 출력 전압에 의해 도통상태가 제어되는 제2의 NMOS와, 상기 제1 및 제2의 노드와 접지전위의 사이에 각각 접속되어 같은 일정 전류를 흐르게 하는 제1 및 제2의 정전류 회로와, 상기 제1 및 제2의 노드에 비반전 입력 단자 및 반전 입력 단자가 각각 접속되고, 출력 단자로부터 상기 출력 전압을 출력하는 연산 증폭기를 구비한 것을 특징으로 한다.

최대전압 검출회로를, 전원전위와 제1 및 제2 노드의 사이에 접속되어, 각각 부여하는 입력 전압에 의해 상기 제1 및 제2의 노드에 흐르는 전류가 제어되는 동일한 전기적 특성을 가지는 복수의 검출 회로와, 상기 제1 및 제2의 노드와 접지전위의 사이에 각각 접속되어 같은 일정 전류를 흐르게 하는 제1 및 제2의 정전류 회로와, 상기 제1 및 제2의 노드에 비반전 입력 단자 및 반전 입력 단자가 각각 접속 되고, 출력 단자로부터 상기 출력 전압을 출력하는 연산 증폭기로 구성한다.

또한 각 검출 회로를, 제1의 내부 노드와 제1의 노드의 사이에 접속되어, 게이트에 부여하는 입력 전압에 의해 도통상태가 제어되는 제1의 NMOS와, 전원전위와 상기 제1의 내부 노드 사이에 접속되어, 상기 제1의 내부 노드의 전위에 의해 도통상태가 제어되는 제1의 P채널MOS트랜지스터(이하,「PMOS」라고 한다)와, 전원전위와 제2의 내부 노드 사이에 접속되어, 상기 제1의 PMOS와 커런트 미러 회로를 구성함으로써 상기 제1의 PMOS와 같은 도통상태로 제어되는 제2의 PMOS와, 상기 제2의 내부 노드와 상기 제2의 노드 사이에 접속되어, 상기 출력 전압에 의해 도통상태가 제어되는 제2의 NMOS로 구성한다.

[실시예 1]

도 1은, 본 발명의 실시예 1을 나타내는 최대전압 검출회로의 구성도이다.

이 최대전압 검출회로는, 예를 들면 액정표시장치 등에 있어서 휘도나 콘트라스트의 자동조정으로 인해, 표시 화소의 구동 전압의 최대값을 검출하는 것으로, 전기적 특성이 동일한 복수의 NMOS1₁,1₂, …, 1_n을 가지고 있다. 그리고, 이들의 NMOS1₁, 1₂, ‥?,1_n의 게이트에, 복수의 표시 화소에 대한 구동 전압이 입력 전압IN1, IN2, ‥?,INn으로서, 각각 부여되도록 되어 있다.

NMOS1₁～1_n의 드레인은 전원전위VDD에 접속되고, 소스는 노드N₁에 공통 접속되어 있다. 노드N1는 정전류 회로(2)를 거쳐 접지전위GND에 접속됨과 동시에, 이 노드N1에 연산 증폭기(OP)(3)의 비반전 입력 단자가 접속되어 있다.

연산 증폭기(3)의 반전 입력 단자는 노드N2에 접속되고, 이 노드N2에는 NMOS(4)의 소스가 접속되어 있다. NMOS(4)의 드레인은 전원전위VDD에 접속되고, 게이트는 출력 전압OUT이 출력되는 연산 증폭기(3)의 출력 단자에 접속되어 있다. 또한 노드N2와 접지전위GND 사이에는, NMOS(4)에 일정 전류를 흐르게 하기 위한 정전류 회로(5)가 접속되어 있다.

또, NMOS(11)～1_n, 4는, 전부 동일한 임계값 전압VT과 VGS(게이트 소스간 전압)-ID(드레인 전류)특성을 가지도록 형성되고, 정전류 회로(2, 5)에 흐르는 일정전류도 동일값이 되도록 설정되고 있다.

다음에 도 1의 동작을 설명한다.

여기에서는, 입력 전압IN1～INn 중에서, 입력 전압IN1이 가장 높은 전압으로 한다.

NMOS(11)의 소스 전압은, 입력 전압IN1으로부터 이 NMOS(11)의 임계값 전압VT만 낮은 전압이 되고, 그 밖의 입력 전압IN2～INn과 NMOS1₂～1_n의 소스 전압과의 차이는, 임계값 전압VT보다도 작아진다. 이에 따라 NMOS(11)가 온 상태가 되고, NMOS1₂ ～1_n는 오프 상태가 되며, 노드N1의 전위VN1는 입력 전압IN1으로부터 임계값 전압VT를 뺀 전위, 즉 VN1=IN1-VT가 된다.

한편, 연산 증폭기(3)의 출력 전압OUT은 NMOS(4)의 게이트에 부여되므로, 노드N2의 전위VN2는, 출력 전압OUT으로부터 NMOS(4)의 임계값 전압VT을 뺀 전위, 즉 VN2=OUT-VT가 된다.

노드N1, N2는, 연산 증폭기(3)의 비반전 입력 단자와 반전 입력 단자에 접속되어 있으므로, 이 연산 증폭기(3)의 출력 전압OUT은, 이들의 노드N1, N2의 전위VN1, VN2가 같아지는 전압이 된다. 즉 연산 증폭기(3)에 의해, 다음과 같은 관계가 성립하도록 피드백 동작이 행해진다.

IN1-VT=OUT-VT

따라서, OUT=IN1, 즉 입력 전압IN1～INn중에서 가장 높은 전압IN1이 출력 전압OUT로서 출력된다.

이상과 같이, 이 실시예 1의 최대전압 검출회로는, 입력 전압IN1～INn을 NMOS의 게이트에 인가하도록 구성하고 있으므로 입력 전류가 흐르지 않고, 입력원으로서 출력임피던스가 높은 회로를 접속해도 높은 정밀도로 최대전압을 검출할 수 있다는 이점이 있다.

또, 상기 실시예 1에서는 최대전압 검출회로를 설명했지만, NMOS(11) ～1_n, 4를 PMOS로 변경하고, 정전류 회로(2, 5)를 전원전위VDD측에 배치하면, 최소전압 검출회로를 얻을 수 있다.

[실시예 2]

도 3은, 본 발명의 실시예 2를 나타내는 최대전압 검출회로의 구성도이며, 도 1안의 요소와 공통 요소에는 공통 부호가 붙여지고 있다.

이 최대전압 검출회로는, 각각 입력 전압IN1, IN2, …, INn이 부여하는 복수의 검출부(10₁, 10₂, …, 10_n)를 가지고 있다. 검출부(101)～10_n는, 완전히 동일한 구성으로, NMOS(11, 14)와 PMOS(12, 13)로 구성되어 있다.

검출부(101)의 경우, 입력 전압IN1이 NMOS(11)의 게이트에 부여되고, 이 NMOS(11)의 소스는 노드N1에 접속되어 있다. NMOS(11)의 드레인은, 노드N3에 접속되고, 이 노드N3에, PMOS(12, 13)의 게이트와 이 PMOS(12)의 드레인에 접속되어 있다. 이들의 PMOS(12, 13)의 소스는 전원전위VDD에 접속되어 있다. 이와 같이, PMOS(12, 13)는 커런트 미러 회로를 구성하도록 되어 있다. 또한 PMOS(13)의 드레인은 노드N4에 접속되고, 이 노드N4에 NMOS(14)의 드레인에 접속되어 있다. NMOS(14)의 소스는 노드N2에 접속되고, 게이트에는 출력 전압OUT이 부여되도록 되어 있다.

입력 전압IN2～INn이 부여하는 검출부10₂～10_n도 마찬가지로, 이들의 검출부10₂～10_n의 NMOS(11,14)의 소스가 각각 노드N1, N2에 공통 접속되고, NMOS(14)의 게이트에는 출력 전압OUT이 부여되도록 되어 있다.

또한 노드N1, N2와 접지전위GND 사이에는, 각각 정전류 회로(2, 5)가 접속되고, 이 노드N1, N2에, 연산 증폭기(3)의 비반전 입력 단자와 반전 입력 단자가 각각 접속되어 있다. 그리고, 연산 증폭기(3)의 출력 단자로부터 출력 신호OUT가 출력되도록 되어 있다. 또, 각 검출부(101)～10_n의 PMOS(12, 13), NMOS(11, 14)의 각각의 게이트 길이 및 게이트 폭의 디멘션은 동일하고, 정전류 회로(2, 5)에 흐르는 전류의 크기는 같은 값이 되도록 설정되고 있다.

다음에 도 3의 동작을 설명한다.

여기에서는, 입력 전압IN1～INn중에서, 입력 전압IN1이 가장 높은 전압으로 한다.

검출부10₁의 NMOS(11)의 소스 전압은, 입력 전압IN1으로부터 이 NMOS(11)의 임계값 전압VT만 낮은 전압이 되고, 그 밖의 검출부10₂～10_n의 NMOS(11)의 소스 전압과 대응하는 입력 전압IN2～INn과의 차이는, 임계값 전압VT보다도 작아진다. 이에 따라 검출부10₁의 NMOS(11)가 온 상태가 되고, 그 밖의 검출부10₂～10_n의 NMOS(11)는 오프 상태가 된다.

노드N1의 전위VN1는, 입력 전압IN1으로부터 임계값 전압VT를 뺀 전위가 되지만, 실제로는 NMOS(11)의 온 저항R1이 있기 때문에, 이 NMOS(11)에 흐르는 전류 (즉 정전류 회로(2)의 전류)를 I라고 하면, VN1=IN1-VT-R1 x I가 된다.

NMOS(11)에 직렬로 접속된 PMOS(12)에도, 이 NMOS(11)와 같은 전류I가 흐르고, 또한 이 PMOS(12)에 대하여 커런트 미러 회로를 구성하는 PMOS(13)와 NMOS(14)에도 동일한 전류I가 흐른다. NMOS(14)의 게이트에는, 출력 전압OUT이 부여되고 있기 때문에, 노드N2의 전위VN2는, NMOS(14)의 온 저항을 R4로 하면, VN2=OUT-VT-R4 ×I가 된다.

노드N1, N2는, 연산 증폭기(3)의 비반전 입력 단자와 반전 입력 단자에 접속되고 있으므로, 이 연산 증폭기(3)의 출력 전압OUT은, 이들의 노드N1, N2의 전위VN1, VN2가 같아지는 전압이 된다. 즉 연산 증폭기(3)에 의해, 다음과 같은 관계가 성립하도록 피드백 동작이 행해진다.

IN1-VT-RI x I = OUT-VT-R4 ×I

NMOS(11, 14)는 동일한 디멘션으로 설정되고 있으므로, R1=R4이다. 따라서, 위의 식은, OUT=IN1이 된다. 이에 따라 입력 전압IN1～INn중에서 가장 높은 전압IN1이 출력 전압OUT으로서 출력된다.

다음에 입력 전압IN1～INn중에서, 입력 전압IN1과 IN2이 거의 같은 전압VMAX이며, 다른 입력 전압IN3～INn보다도 높은 전압으로 한다.

이 경우, 검출부10₁, 10₂의 NMOS(11)가 동시에 온 상태가 되고, 이들의 검출부10₁, 10₂의 NMOS(11)에는, 전류I가 2분 되어서 흐른다. 따라서, 노드N1의 전위VN1는, VN1=VMAX-VT-R1 x I/2가 된다.

한편, 검출부10₁,10₂의 NMOS(11)에 대하여 커런트 미러 회로를 구성하는 PMOS(13)와 NMOS(14)에도, 각각 2분된 전류 I/2가 흐른다. 따라서, 노드N2의 전위VN2는, VN2=VMAX - VT- R4 ×I/2가 된다.

VMAX-VT-R1 x I/2 = OUT-VT-R4 ×I/2

상기한 바와 같이, R1=R4이므로, 위의 식은, OUT=VMAX가 된다. 이에 따라 입력 전압IN1～INn중에서 가장 높은 전압VMAX이 복수 존재하고 있어도, 그 전압 VMAX이 정확하게 출력 전압OUT으로서 출력된다.

이상과 같이, 이 실시예 2의 최대전압 검출회로는, 입력 전압IN1～INn을 NMOS의 게이트에 인가하도록 구성하고 있으므로 입력 전류가 흐르지 않고, 실시예 1과 동일한 이점이 있다.

또한 이 실시예 2의 최대전압 검출회로는, 입력 전압IN1～INn가 부여되는 검출부10₁～10_n를, 입력 전압에 의해 도통상태가 제어되는 NMOS(11)와, 커런트 미러 회로에 의해 이 NMOS(11)와 같은 전류가 흐르도록 구성된 NMOS(14)를 가지고 있다. 그리고, 이들의 NMOS(11)의 소스가 접속되는 노드N1의 전위VN1와, NMOS(14)의 소스가 접속되는 노드N2의 전위VN2가 같아지도록 피드백 제어를 하도록 되어 있다. 이에 따라 거의 동레벨의 최대전압이 복수 존재했을 때에도, 각 검출부(10)내의 NMOS(11,14)가 같은 도통상태가 되므로, 높은 정밀도로 최대전압을 검출할 수 있다는 이점이 있다.(실시예 1의 경우, 거의 동레벨의 최대전압이 복수 존재하면, 입력측의 NMOS1₁～1_n에 정전류I가 분류하고, 출력측의 NMOS(4)에 흐르는 전류와 일치하지 않게 된다. 이 때문에, NMOS(1, 4)의 온 저항에 의한 전압강하가 달라, 정확한 최대전압을 검출할 수 없게 될 우려가 있다.)

또, 상기 실시예 2에서는 최대전압 검출회로를 설명했지만, NMOS와 PMOS를 교체하여, 전원전위VDD와 접지전위GND를 역으로 접속함으로써, 최소전압 검출회로를 얻을 수 있다.

본 발명에서는, NMOS의 게이트에 입력 전압을 부여하도록 하고 있으므로, 입력 전류가 흐르지 않고, 입력원으로서 출력임피던스가 높은 회로를 접속해도 높은 정밀도로 최대전압을 검출할 수 있다는 효과가 있다.

Claims

전원전위와 제1의 노드 사이에 접속되어, 각각의 게이트에 부여되는 입력 전압에 의해 도통상태가 제어되는 동일한 전기적 특성을 가지는 복수의 제1의 N채널 MOS 트랜지스터와,

상기 제1의 N채널 MOS 트랜지스터와 같은 전기적 특성을 가지고, 전원전위와 제2의 노드 사이에 접속되어 게이트에 부여되는 출력 전압에 의해 도통상태가 제어되는 제2의 N채널 MOS 트랜지스터와,

상기 제1 및 제2의 노드와 접지전위의 사이에 각각 접속되어 같은 일정전류를 흐르게 하는 제1 및 제2의 정전류 회로와,

상기 제1 및 제2의 노드에 비반전 입력 단자 및 반전 입력 단자가 각각 접속되어, 출력 단자로부터 상기 출력 전압을 출력하는 연산 증폭기를 구비한 것을 특징으로 하는 최대전압 검출회로.
전원전위와 제1 및 제2의 노드 사이에 접속되어, 각각 부여되는 입력 전압에 의해 상기 제1 및 제2 노드에 흐르는 전류가 제어되는 동일한 전기적 특성을 가지는 복수의 검출 회로와,

상기 제1 및 제2의 노드와 접지전위 사이에 각각 접속되어 동일한 일정전류를 흐르게 하는 제1 및 제2의 정전류 회로와,

상기 제1 및 제2의 노드에 비반전 입력 단자 및 반전 입력 단자가 각각 접속되어, 출력 단자로부터 상기 출력 전압을 출력하는 연산 증폭기를 가지고,

상기 검출 회로의 각각은,

제1의 내부 노드와 상기 제1 노드의 사이에 접속되어, 게이트에 부여되는 상기입력 전압에 의해 도통상태가 제어되는 제1의 N채널 MOS 트랜지스터와,

전원전위와 상기 제1의 내부 노드 사이에 접속되어, 상기 제1의 내부 노드의 전위에 의해 도통상태가 제어되는 제1의 P채널 MOS 트랜지스터와,

전원전위와 제2의 내부 노드의 사이에 접속되어, 상기 제1의 P채널 MOS 트랜지스터와 커런트 미러 회로를 구성함으로써 상기 제1의 P채널 MOS 트랜지스터와 같은 도통상태로 제어되는 제2의 P채널 MOS 트랜지스터와,

상기 제2의 내부 노드와 상기 제2의 노드의 사이에 접속되어, 상기 출력 전압에 의해 도통상태가 제어되는 제2의 N채널 MOS 트랜지스터를 구비한 것을 특징으로 하는 최대전압 검출회로.
접지전위와 제1의 노드의 사이에 접속되어, 각각의 게이트에 부여되는 입력 전압에 의해 도통상태가 제어되는 동일한 전기적 특성을 가지는 복수의 제1의 P채널 MOS 트랜지스터와,

상기 제1의 P채널 MOS 트랜지스터와 같은 전기적 특성을 가지고, 접지전위와 제2의 노드 사이에 접속되어서 게이트에 부여되는 출력 전압에 의해 도통상태가 제 어되는 제2의 P채널 MOS 트랜지스터와,

상기 제1 및 제2의 노드와 전원전위의 사이에 각각 접속되어 동일한 일정전류를 흐르게 하는 제1 및 제2의 정전류 회로와,

상기 제1 및 제2의 노드에 비반전 입력 단자 및 반전 입력 단자가 각각 접속되고, 출력 단자로부터 상기 출력 전압을 출력하는 연산 증폭기를 구비한 것을 특징으로 하는 최소전압 검출회로.
접지전위와 제1 및 제2의 노드 사이에 접속되어, 각각 부여되는 입력 전압에 의해 상기 제1 및 제2의 노드로부터 흘러들어 오는 전류가 제어되는 동일한 전기적 특성을 가지는 복수의 검출 회로와,

상기 제1 및 제2의 노드와 전원전위의 사이에 각각 접속되어 동일한 일정전류를 흐르게 하는 제1 및 제2의 정전류 회로와,

상기 제1 및 제2의 노드에 비반전 입력단자 및 반전 입력단자가 각각 접속되어, 출력단자로부터 상기 출력 전압을 출력하는 연산 증폭기를 가지며,

상기 검출 회로의 각각은,

제1의 내부 노드와 상기 제1의 노드 사이에 접속되어, 게이트에 부여되는 상기 입력 전압에 의해 도통상태가 제어되는 제1의 P채널 MOS 트랜지스터와,

접지전위와 제1의 내부 노드 사이에 접속되어, 상기 제1의 내부 노드의 전위에 의해 도통상태가 제어되는 제1의 N채널 MOS 트랜지스터와,

접지전위와 제2의 내부 노드 사이에 접속되어, 상기 제1의 N채널 MOS 트랜지스터와 커런트 미러회로를 구성함으로써 상기 제1의 N채널 MOS 트랜지스터와 동일한 도통상태로 제어되는 제2의 N채널 MOS 트랜지스터와,

상기 제2의 내부 노드와 상기 제2의 노드 사이에 접속되어, 상기 출력전압에 의해 도통상태가 제어되는 제2의 P채널 MOS 트랜지스터를 구비하는 것을 특징으로 하는 최소전압 검출회로.