JP2005005808A - 最大値検出回路及び最小値検出回路 - Google Patents
最大値検出回路及び最小値検出回路 Download PDFInfo
- Publication number
- JP2005005808A JP2005005808A JP2003164306A JP2003164306A JP2005005808A JP 2005005808 A JP2005005808 A JP 2005005808A JP 2003164306 A JP2003164306 A JP 2003164306A JP 2003164306 A JP2003164306 A JP 2003164306A JP 2005005808 A JP2005005808 A JP 2005005808A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- input
- transistors
- voltage
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Landscapes
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
【課題】与えられた複数の入力電圧のうち最大値及び最小値を精度よくそれぞれ出力する最大値検出回路及び最小値検出回路を実現する。
【解決手段】最大値検出回路は、トランジスタＱ１１〜Ｑ１３にそれぞれ直列に接続され、最大入力電圧が印加されたトランジスタに接続されたものが導通状態になる一方、残余のものが非導通状態になるトランジスタＱ２１〜Ｑ２３と、トランジスタＱ２１〜Ｑ２３とカレントミラー回路を構成するトランジスタＱ２ｒと、上記トランジスタＱ１１〜Ｑ１３と同じ電流−電圧特性を有し、上記トランジスタＱ２ｒに直列に接続され、最大入力電圧が印加された入力トランジスタにおける電圧降下分を補償したものを上記最大値として出力するトランジスタＱ１ｒとを備えている。
【選択図】 図１
【解決手段】最大値検出回路は、トランジスタＱ１１〜Ｑ１３にそれぞれ直列に接続され、最大入力電圧が印加されたトランジスタに接続されたものが導通状態になる一方、残余のものが非導通状態になるトランジスタＱ２１〜Ｑ２３と、トランジスタＱ２１〜Ｑ２３とカレントミラー回路を構成するトランジスタＱ２ｒと、上記トランジスタＱ１１〜Ｑ１３と同じ電流−電圧特性を有し、上記トランジスタＱ２ｒに直列に接続され、最大入力電圧が印加された入力トランジスタにおける電圧降下分を補償したものを上記最大値として出力するトランジスタＱ１ｒとを備えている。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、入力された複数の電圧の中で最大電圧と等しい電圧を出力電圧として出力する最大値検出回路、及び入力された複数の電圧の中で最小電圧と等しい電圧を出力電圧として出力する最小値検出回路に関する。
【０００２】
【従来の技術】
従来の最大値検出回路及び最小値検出回路は、例えば特許文献１に開示されている。図３は、上記従来の最大値検出回路の構成例を示す回路図である。
【０００３】
この最大値検出回路は、ｎ（ｎ：２以上の整数）個のＮＰＮ型バイポーラトランジスタＱＰ１〜ＱＰｎの各ベースに与えられる入力電圧ｘ１〜ｘｎのうち、最大値と等しい電圧を出力電圧ｚとして出力する。
【０００４】
例えば、入力電圧ｘ１が最大値（Ｖｍａｘとする）の場合、トランジスタＱＰ１のみがＯＮ状態となる一方、トランジスタＱＰ２〜ＱＰｎはＯＦＦ状態となる。トランジスタＱＰ１のエミッタには、上記ＶｍａｘからＶＢＥ（ベース−エミッタ間電圧）を差し引いた電圧（Ｖｍａｘ‐ＶＢＥ）が現れる。
【０００５】
図３において、電流源ＪＰ１及びＪＰ２は同じ大きさの電流Ｉ１を流すものであり、トランジスタＱＰ１及びトランジスタＱｒには同じ大きさの電流Ｉ１（エミッタ電流ＩＥ）が流れる。このとき、トランジスタＱｒのエミッタ電圧（出力電圧ｚに等しい）は、トランジスタＱＰ１のエミッタ電圧にトランジスタＱｒのベース−エミッタ間電圧を加えたものとなる。
【０００６】
これらのトランジスタＱＰ１及びＱｒが同じＶＢＥ（ベース−エミッタ間電圧）−ＩＥ（エミッタ電流）特性を持っていれば、両トランジスタのベース−エミッタ間電圧が等しくなる。したがって、トランジスタＱｒのエミッタ電圧は、［（Ｖｍａｘ−ＶＢＥ）＋ＶＢＥ］＝Ｖｍａｘで表される。
【０００７】
このように、トランジスタＱＰ１のエミッタ電圧に含まれるベース−エミッタ間電圧（ＶＢＥ）は、トランジスタＱｒのベース−エミッタ間電圧によって補償されるので、出力電圧ｚ＝Ｖｍａｘとなる。
【０００８】
ここで、上記の最小値検出回路について、図４を参照しながら、説明する。この最小値検出回路は、ｎ（ｎ：２以上の整数）個のＰＮＰ型バイポーラトランジスタＱＰ１〜ＱＰｎの各ベースに与えられる入力電圧ｘ１１〜ｘ１ｎのうち、最小値と等しい電圧を出力電圧ｚとして出力する。
【０００９】
例えば、入力電圧ｘ１１が最小値（Ｖｍｉｎとする）の場合、トランジスタＱＰ１１のみがＯＮ状態となる一方、トランジスタＱＰ１２〜ＱＰ１ｎはＯＦＦ状態となる。トランジスタＱＰ１１のエミッタには、上記ＶｍｉｎにＶＢＥ（ベース−エミッタ間電圧）を足した電圧（Ｖｍｉｎ＋ＶＢＥ）が現れる。
【００１０】
図４において、電流源ＪＰ１１及びＪＰ１２は同じ大きさの電流Ｉ１１を流すものであり、トランジスタＱＰ１１及びトランジスタＱｒ１には同じ大きさの電流Ｉ１１（エミッタ電流ＩＥ）が流れる。このとき、トランジスタＱｒ１のエミッタ電圧（出力電圧ｚに等しい）は、トランジスタＱＰ１１のエミッタ電圧からトランジスタＱｒ１のベース−エミッタ間電圧を差し引いたものとなる。
【００１１】
これらのトランジスタＱＰ１１及びＱｒ１が同じＶＢＥ（ベース−エミッタ間電圧）−ＩＥ（エミッタ電流）特性を持っていれば、両トランジスタのベース−エミッタ間電圧が等しくなる。したがって、トランジスタＱｒ１のエミッタ電圧は、［（Ｖｍｉｎ＋ＶＢＥ）−ＶＢＥ］＝Ｖｍｉｎで表される。
【００１２】
このように、トランジスタＱＰ１１のエミッタ電圧に含まれるベース−エミッタ間電圧（ＶＢＥ）は、トランジスタＱｒ１のベース−エミッタ間電圧によって補償されるので、出力電圧ｚ＝Ｖｍｉｎとなる。
【００１３】
【特許文献１】
特開昭６３−１２３２２１号公報（公開日：昭和６３年５月２７日）
【００１４】
【発明が解決しようとする課題】
しかしながら、上記従来の技術では、次のような問題点を有している。
【００１５】
すなわち、最大値検出回路において、トランジスタＱＰ１〜ＱＰｎのうち、２つ以上のトランジスタに最大電圧Ｖｍａｘが印加された場合、最大電圧Ｖｍａｘが印加された２つ以上のトランジスタが共にＯＮ状態となる。
【００１６】
例えば、入力電圧ｘ１＝ｘ２＝Ｖｍａｘとすると、トランジスタＱＰ１及びＱＰ２が共にＯＮ状態となって、電流源Ｊｐ１からの電流Ｉ１は、これらの２つのトランジスタに（Ｉ１）／２ずつ流れることになる。同様に、トランジスタＱＰ１〜ＱＰ３のうち３つのトランジスタが共にＯＮ状態となると、これらのトランジスタのそれぞれに流れる電流は（Ｉ１）／３になる。
【００１７】
このように、トランジスタＱＰ１〜ＱＰｎのうちＯＮ状態にあるトランジスタに流れる各電流と、トランジスタＱｒに流れる電流（＝Ｉ１）とが異なると、トランジスタＱＰ１〜ＱＰｎ及びＱｒが同じＶＢＥ‐ＩＥ特性を持っていたとしても、トランジスタＱＰ１〜ＱＰｎのベース−エミッタ間電圧とトランジスタＱｒのベース−エミッタ間電圧とが異なることとなる。
【００１８】
従って、トランジスタＱＰ１〜ＱＰｎのうちＯＮ状態にあるトランジスタのベース−エミッタ間電圧は、トランジスタＱｒのベース−エミッタ間電圧によって正しく補償されなくなる。その結果、出力電圧ｚは、Ｖｍａｘと等しくなくなるという不都合が生じる。
【００１９】
また、上記従来技術においては、出力のインピーダンスが高いため、出力負荷に対しても、入力電圧と出力電圧との間の誤差が大きくなるという不具合も招来する。
【００２０】
なお、図４の最小値検出回路においても上記と同様の不具合を招来する。
【００２１】
本発明は、上記問題点に鑑みなされたものであり、複数の入力電圧が最大値又は最小値である場合や、複数の入力電圧が最小値である場合や、出力に負荷が付属された場合に、入力電圧に対する出力電圧の誤差を小さくすることが可能な最大値検出回路及び最小値検出回路を提供することにある。
【００２２】
【課題を解決するための手段】
本発明の最大値検出回路は、上記課題を解決するために、複数の入力電圧から最大値を検出するものであって、複数の上記入力電圧をそれぞれ入力する入力トランジスタと、上記複数の入力トランジスタにそれぞれ直列に接続され、最大入力電圧が印加された入力トランジスタに接続されたものが導通状態になる一方、残余のものが非導通状態になる第１トランジスタと、上記第１トランジスタとカレントミラー回路を構成する第２トランジスタと、上記入力トランジスタと同じ電流−電圧特性を有し、上記第２トランジスタに直列に接続され、最大入力電圧が印加された入力トランジスタにおける電圧降下分を補償したものを上記最大値として出力する出力トランジスタとを備えたことを特徴としている。
【００２３】
上記の発明によれば、複数の入力電圧が複数の入力トランジスタにそれぞれ入力され、これら複数の入力電圧のうち、最大値が出力トランジスタから出力される。
【００２４】
第１トランジスタは入力トランジスタと同数設けられ、対応する入力トランジスタ及び第１トランジスタは互いに直列に接続されている。第１トランジスタと第２トランジスタとはカレントミラー回路を構成する。
【００２５】
これら複数の第１トランジスタは、最大入力電圧が印加された入力トランジスタに接続されたもののみ導通状態となる一方、最大入力電圧よりも小さい電圧が印加された残余の入力トランジスタに接続されたものは非導通状態となる。
【００２６】
導通した第１トランジスタには電流が流れ、この電流は直列に接続された入力トランジスタに流れる。これに対して、非導通の第１トランジスタには電流が流れない。このとき、導通した第１トランジスタとカレントミラー回路を構成する第２トランジスタには、第１トランジスタに流れるのと同じ電流が流れる。
【００２７】
同じ電流−電圧特性を有する入力トランジスタ及び出力トランジスタにおいて同じ電流がそれぞれに流れると、同じ電圧降下が生じる。これにより、第２トランジスタに直列に接続された出力トランジスタにおいて、最大入力電圧が印加された入力トランジスタにおける電圧降下分が補償され、補償後の電圧が最大値として出力される。
【００２８】
以上のように、上記発明によれば、複数の入力トランジスタに入力されたもののうち複数が最大入力電圧であっても、これら入力トランジスタにそれぞれ接続された第１トランジスタ及び第２トランジスタに流れる電流はカレントミラー回路構成により全て等しくなるので、最大入力電圧が印加された入力トランジスタにおける電圧降下分が第２トランジスタによって確実且つ正確に補償できる。
【００２９】
上記の最大値検出回路において、出力インピーダンスを変換するインピーダンス変換回路が更に備えられていることが好ましい。この場合、出力負荷に対しても、入力電圧と出力電圧の誤差を低減することができる。
【００３０】
つまり、最大値検出回路の出力に負荷が接続されて出力電圧が降下しても、出力インピーダンスの変換により電圧降下が補償される。また、同様に、出力電圧が上昇しても、電圧上昇が補償される。
【００３１】
上記最大値検出回路において、前記の第１及び第２トランジスタはＰＮＰトランジスタであり、前記の入力及び出力トランジスタはＮＰＮトランジスタであり、前記入力トランジスタの各エミッタと前記出力トランジスタのエミッタとは互いに接続され、直列に接続された前記の第１トランジスタ及び前記の入力トランジスタは、この順に電源とグランドとの間に接続されており、前記の入力トランジスタと前記の第１トランジスタとの接続点の電圧に応じて前記の第１トランジスタを導通状態又は非導通状態に制御する第１トランジスタ制御回路を更に備え、上記の第１トランジスタ制御回路は、上記接続点の電圧が降下したときにのみ前記第１トランジスタのベースから電流を吸引することが好ましい。
【００３２】
この場合、直列に接続された第１トランジスタ及び入力トランジスタの接続点の電圧は、入力トランジスタが導通状態にあるか又は非導通状態にあるかに応じて変化する。
【００３３】
具体的には、入力トランジスタに最大入力電圧が印加されると、入力トランジスタが導通状態になる。入力トランジスタはグランド側に設けられているので、上記接続点の電圧は降下する。これに伴って、第１トランジスタ制御回路によって、第１トランジスタのベースから電流が吸引される。これにより、この入力トランジスタに直列に接続された第１トランジスタは導通状態になる。
【００３４】
これに対して、入力トランジスタに最大入力電圧よりも低い電圧が印加されると、入力トランジスタが非導通状態になるので、上記接続点の電圧は電源に近い電圧になる。このとき、第１トランジスタ制御回路によって、第１トランジスタのベースから電流が吸引されることはない。これにより、この入力トランジスタに直列に接続された第１トランジスタは非導通状態になる。
【００３５】
上記のような第１トランジスタ制御回路は、簡単な構成により実現でき、最大入力電圧が印加されない入力トランジスタに接続された第１トランジスタを確実に非導通状態にできる。
【００３６】
上記最大値検出回路において、前記の第１及び第２トランジスタはＰチャンネルのＭＯＳトランジスタであり、前記の入力及び出力トランジスタはＮチャンネルのＭＯＳトランジスタであり、前記入力トランジスタの各ソースと前記出力トランジスタのソースとは互いに接続され、直列に接続された前記の第１トランジスタ及び前記の入力トランジスタは、この順に電源とグランドとの間に接続されており、前記の入力トランジスタと前記の第１トランジスタとの接続点の電圧に応じて前記の第１トランジスタを導通状態又は非導通状態に制御する第１トランジスタ制御回路を更に備え、上記の第１トランジスタ制御回路は、最大入力電圧が前記入力トランジスタに印加されたときにのみ前記第１トランジスタのゲートにしきい電圧を印加する構成でもよい。
【００３７】
この場合も、直列に接続された第１トランジスタ及び入力トランジスタの接続点の電圧は、入力トランジスタが導通状態にあるか又は非導通状態にあるかに応じて変化する。
【００３８】
具体的には、入力トランジスタに最大入力電圧が印加されると、入力トランジスタが導通状態になる。入力トランジスタはグランド側に設けられているので、上記接続点の電圧は降下する。これに伴って、第１トランジスタ制御回路によって、第１トランジスタのゲートへしきい電圧が供給される。これにより、この入力トランジスタに直列に接続された第１トランジスタは導通状態になる。
【００３９】
これに対して、入力トランジスタに最大入力電圧よりも低い電圧が印加されると、入力トランジスタが非導通状態になるので、上記接続点の電圧は電源に近い電圧になる。このとき、第１トランジスタ制御回路によって、第１トランジスタのゲートへしきい電圧が供給されることはない。これにより、この入力トランジスタに直列に接続された第１トランジスタは非導通状態になる。
【００４０】
上記のような第１トランジスタ制御回路は、簡単な構成により実現でき、最大入力電圧が印加されない入力トランジスタに接続された第１トランジスタを確実に非導通状態にできる。
【００４１】
本発明に係る最小値検出回路は、上記の課題を解決するために、複数の入力電圧から最小値を検出する最小値検出回路であって、複数の上記入力電圧をそれぞれ入力する入力トランジスタと、上記の複数の入力トランジスタにそれぞれ直列に接続され、最小入力電圧が印加された入力トランジスタに接続されたものが導通状態になる一方、残余のものが非導通状態になる第１トランジスタと、上記第１トランジスタとカレントミラー回路を構成する第２トランジスタと、上記入力トランジスタと同じ電流−電圧特性を有し、上記第２トランジスタに直列に接続され、最小入力電圧が印加された入力トランジスタにおける電圧降下分を補償したものを上記最小値として出力する出力トランジスタとを備えたことを特徴としている。
【００４２】
上記の発明によれば、複数の入力電圧が複数の入力トランジスタにそれぞれ入力され、これら複数の入力電圧のうち、最小値が出力トランジスタから出力される。
【００４３】
第１トランジスタは入力トランジスタと同数設けられ、対応する入力トランジスタ及び第１トランジスタは互いに直列に接続されている。第１トランジスタと第２トランジスタとはカレントミラー回路を構成する。
【００４４】
これら複数の第１トランジスタは、最小入力電圧が印加された入力トランジスタに接続されたもののみ導通状態となる一方、最小入力電圧よりも大きい電圧が印加された残余の入力トランジスタに接続されたものは非導通状態となる。
【００４５】
導通した第１トランジスタには電流が流れ、この電流は直列に接続された入力トランジスタにも流れる。これに対して、非導通の第１トランジスタには電流が流れない。このとき、導通した第１トランジスタとカレントミラー回路を構成する第２トランジスタには、第１トランジスタに流れるのと同じ電流が流れる。
【００４６】
同じ電流−電圧特性を有する入力トランジスタ及び出力トランジスタにおいて同じ電流がそれぞれに流れると、同じ電圧降下が生じる。これにより、第２トランジスタに直列に接続された出力トランジスタにおいて、最小入力電圧が印加された入力トランジスタにおける電圧降下分が補償され、補償後の電圧が最小値として出力される。
【００４７】
以上のように、上記発明によれば、複数の入力トランジスタに入力されたもののうち複数が最小入力電圧であっても、これら入力トランジスタにそれぞれ接続された第１トランジスタ及び第２トランジスタに流れる電流はカレントミラー回路構成により全て等しくなるので、最小入力電圧が印加された入力トランジスタにおける電圧降下分が第２トランジスタによって確実且つ正確に補償できる。
【００４８】
上記の最小値検出回路において、出力インピーダンスを変換するインピーダンス変換回路を更に備えていることが好ましい。この場合、出力負荷に対しても、入力電圧と出力電圧の誤差を低減することができる。
【００４９】
つまり、最大値検出回路の出力に負荷が接続されて出力電圧が降下しても、出力インピーダンスの変換により電圧降下が補償される。また、同様に、出力電圧が上昇しても、電圧上昇が補償される。
【００５０】
上記の最小値検出回路において、前記の第１及び第２トランジスタはＮＰＮトランジスタであり、前記の入力及び出力トランジスタはＰＮＰトランジスタであり、前記入力トランジスタの各エミッタと前記出力トランジスタのエミッタとは互いに接続され、直列に接続された前記の第１トランジスタ及び前記の入力トランジスタは、この順にグランドと電源との間に接続されており、前記の入力トランジスタと前記の第１トランジスタとの接続点の電圧に応じて前記の第１トランジスタを導通状態又は非導通状態に制御する第１トランジスタ制御回路を更に備え、上記の第１トランジスタ制御回路は、最小入力電圧が前記入力トランジスタに印加されたときにのみ前記第１トランジスタのベースへ電流を供給することが好ましい。
【００５１】
この場合、直列に接続された第１トランジスタ及び入力トランジスタの接続点の電圧は、入力トランジスタが導通状態にあるか又は非導通状態にあるかに応じて変化する。
【００５２】
具体的には、入力トランジスタに最小入力電圧が印加されると、入力トランジスタが導通状態になる。入力トランジスタは電源側に設けられているので、上記接続点の電圧は上昇する。これに伴って、第１トランジスタ制御回路によって、第１トランジスタのベースへ電流が供給される。これにより、この入力トランジスタに直列に接続された第１トランジスタは導通状態になる。
【００５３】
これに対して、入力トランジスタに最小入力電圧よりも大きい電圧が印加されると、入力トランジスタが非導通状態になるので、上記接続点の電圧はグランドに近い電圧になる。このとき、第１トランジスタ制御回路によって、第１トランジスタのベースへ電流が供給されることはない。これにより、この入力トランジスタに直列に接続された第１トランジスタは非導通状態になる。
【００５４】
上記のような第１トランジスタ制御回路は、簡単な構成により実現でき、最大入力電圧が印加されない入力トランジスタに接続された第１トランジスタを確実に非導通状態にできる。
【００５５】
上記の最小値検出回路において、前記の第１及び第２トランジスタはＮチャンネルのＭＯＳトランジスタであり、前記の入力及び出力トランジスタはＰチャンネルのＭＯＳトランジスタであり、前記入力トランジスタの各ソースと前記出力トランジスタのソースとは互いに接続され、直列に接続された前記の第１トランジスタ及び前記の入力トランジスタは、この順にグランドと電源との間に接続されており、前記の入力トランジスタと前記の第１トランジスタとの接続点の電圧に応じて前記の第１トランジスタを導通状態又は非導通状態に制御する第１トランジスタ制御回路を更に備え、上記の第１トランジスタ制御回路は、最小入力電圧が前記入力トランジスタに印加されたときにのみ前記第１トランジスタのゲートにしきい電圧を印加する構成でもよい。
【００５６】
この場合も、直列に接続された第１トランジスタ及び入力トランジスタの接続点の電圧は、入力トランジスタが導通状態にあるか又は非導通状態にあるかに応じて変化する。
【００５７】
具体的には、入力トランジスタに最小入力電圧が印加されると、入力トランジスタが導通状態になる。入力トランジスタは電源側に設けられているので、上記接続点の電圧は上昇する。これに伴って、第１トランジスタ制御回路によって、第１トランジスタのゲートへしきい電圧が供給される。これにより、この入力トランジスタに直列に接続された第１トランジスタは導通状態になる。
【００５８】
これに対して、入力トランジスタに最小入力電圧よりも大きい電圧が印加されると、入力トランジスタが非導通状態になるので、上記接続点の電圧はグランドに近い電圧になる。このとき、第１トランジスタ制御回路によって、第１トランジスタのゲートへしきい電圧が供給されることはない。これにより、この入力トランジスタに直列に接続された第１トランジスタは非導通状態になる。
【００５９】
上記のような第１トランジスタ制御回路は、簡単な構成により実現でき、最大入力電圧が印加されない入力トランジスタに接続された第１トランジスタを確実に非導通状態にできる。
【００６０】
【発明の実施の形態】
本発明の実施の一形態について図１及び図２に基づいて説明すれば、以下のとおりである。
【００６１】
まず、本発明に係る最大値検出回路について、図１を参照しながら、以下に詳細に説明する。
【００６２】
図１は、バイポーラトランジスタを使用して構成した３入力１出力の最大値検出回路の構成例を示す回路図である。入力電圧をｘ１、ｘ２、及びｘ３とし、出力電圧をｚとすると、この回路は、入力電圧をｘ１〜ｘ３のうちで最も大きい入力電圧に等しい出力電圧ｚを生成する。
【００６３】
この最大値検出回路は、入力電圧ｘ１〜ｘ３がそれぞれのベースに印加されるトランジスタＱ１１〜Ｑ１３（ＮＰＮトランジスタ）、トランジスタＱ１１〜Ｑ１３のうちＯＮ状態にあるトランジスタのエミッタ電圧に含まれるベース−エミッタ間電圧（ＶＢＥ）を補償するためのトランジスタＱ１ｒ（ＮＰＮトランジスタ）、トランジスタＱ１１〜Ｑ１３及びＱ１ｒを電流駆動するための電流源Ｊｔ、ならびにトランジスタＱ１１〜Ｑ１３のうちでＯＮ状態にあるトランジスタ及びトランジスタＱ１ｒに同じ大きさの電流を供給するためのトランジスタＱ２１〜Ｑ２３及びＱ２ｒ（ＰＮＰトランジスタ）、トランジスタＱ２１〜Ｑ２３からベース電流を吸引するか否かを制御するためのトランジスタＱ３１〜Ｑ３３（ＮＰＮトランジスタ）、トランジスタＱ３１〜Ｑ３３を電流駆動するための電流源Ｊ１〜Ｊ３、トランジスタＱ２１〜Ｑ２３からベース電流を吸引するためのトランジスタＱ４１〜Ｑ４３（ＰＮＰトランジスタ）、及び出力インピーダンスを変換するためのインピーダンス変換回路（図１中のＦ参照）から構成されている。
【００６４】
上記のインピーダンス変換回路は、トランジスタＱａ（ＮＰＮトランジスタ）、トランジスタＱａを駆動するための電流源Ｊａ、トランジスタＱｂ（ＰＮＰトランジスタ）、及びトランジスタＱｂを駆動するための電流源Ｊｂから構成されている。
【００６５】
トランジスタＱ１１〜Ｑ１３及びＱ１ｒはエミッタが相互に結合され、これらのエミッタは電流源Ｊｔに接続されている。このトランジスタＱ１ｒのベース電圧が出力電圧ｚとなる。トランジスタＱ１ｒのベースは、インピーダンス変換回路内のトランジスタＱｂのエミッタとも接続されている。
【００６６】
トランジスタＱ２１〜Ｑ２３及びＱ２ｒのエミッタは相互に結合され、これらのエミッタは電源ＶＣＣに接続されている。トランジスタＱ３１〜Ｑ３３において、各ベースはトランジスタＱ２１〜Ｑ２３の各コレクタ（すなわち、トランジスタＱ１１〜Ｑ１３の各コレクタ）へ接続され、各コレクタはＶＣＣに接続され、各エミッタは電流源Ｊ１〜Ｊ３にそれぞれ接続されている。
【００６７】
トランジスタＱ２１〜Ｑ２３からベース電流をそれぞれ吸引するトランジスタＱ４１〜Ｑ４３において、各ベースは、トランジスタＱ３１〜Ｑ３３の各エミッタに接続され、各エミッタはトランジスタＱ２１〜Ｑ２３の各ベースに接続され、各コレクタはＧＮＤへ接続されている。
【００６８】
トランジスタＱ２１〜Ｑ２３及びＱ２ｒはカレントミラー回路を構成している。トランジスタＱ２１〜Ｑ２３はこのカレントミラー回路の入力側を構成し、トランジスタＱ２ｒはこのカレントミラーの出力側を構成している。
【００６９】
ここで、上記の最大値検出回路の動作を説明する。トランジスタＱ１１〜Ｑ１３の各ベースに入力電圧ｘ１〜ｘ３が印加されると、入力電圧ｘ１〜ｘ３のうちで最大値（Ｖｍａｘとする）が印加されたトランジスタがＯＮ状態となる。
【００７０】
説明の便宜上、入力電圧ｘ１としてＶｍａｘが印加されているとする。Ｖｍａｘより小さい入力電圧ｘ２及びｘ３がそれぞれ印加されたトランジスタＱ１２及びＱ１３はいずれもＯＦＦ状態となる。これに伴って、トランジスタＱ３２及びＱ３３のベース電圧が上昇し、トランジスタＱ３２及びＱ３３はＯＮ状態となる。これにより、トランジスタＱ４２及びＱ４３のベース電圧はそれぞれ上昇し、トランジスタＱ４２及びＱ４３はＯＦＦ状態となるので、トランジスタＱ２２及びＱ２３のベースから電流は吸引されない。従って、トランジスタＱ２２及びＱ２３からは電流は供給されない。
【００７１】
一方、入力電圧ｘ１としてＶｍａｘが印加されているので、トランジスタＱ１１がＯＮ状態（導通状態）となり、トランジスタＱ３１のベース電圧が低下し、トランジスタＱ３１はＯＦＦ状態（非導通状態）となる。
【００７２】
これに伴って、トランジスタＱ４１のベース電圧は低下し、トランジスタＱ４１はＯＮ状態となるので、トランジスタＱ２１のベースから電流が吸引される。従って、トランジスタＱ２１から電流（Ｉ１とする）が供給されてトランジスタＱ１１に流れる。
【００７３】
ＯＮ状態となったトランジスタＱ１１のエミッタには、この入力電圧値Ｖｍａｘからベース−エミッタ間電圧（ＶＢＥ１とする）を差し引いた電圧Ｖ０１＝（Ｖｍａｘ−ＶＢＥ１）が現れる。トランジスタＱ１１〜Ｑ１３の各エミッタとトランジスタＱ１ｒのエミッタの電圧は、それぞれ電圧Ｖ０１となる。
【００７４】
トランジスタＱ１ｒのベースには、電圧Ｖ０１にトランジスタＱ１ｒのベース−エミッタ間電圧（ＶＢＥ２とする）を加えた電圧（Ｖ０１＋ＶＢＥ２）が現れ、この電圧が出力電圧ｚとなる。すなわち、出力電圧ｚ＝Ｖ０１＋ＶＢＥ２で表される。
【００７５】
トランジスタＱ１１〜Ｑ１３およびＱ１ｒが全く同一のＶＢＥ（ベース−エミッタ間電圧）−ＩＥ（エミッタ電流）特性を持っているとすれば，エミッタ電流（Ｉ１とする）と、トランジスタＱ１ｒのエミッタ電流（Ｉ２とする）とが等しいときに、ＶＢＥ１とＶＢＥ２とは等しくなる。従って、このとき、出力電圧ｚは次のようになる。
【００７６】
ｚ＝Ｖ０１＋ＶＢＥ２＝Ｖｍａｘ−ＶＢＥ１＋ＶＢＥ２＝Ｖｍａｘ ・・・・ （１）
すなわち、出力電圧ｚは、入力電圧ｘ１〜ｘ３のうち最も大きな電圧値Ｖｍａｘと等しくなる。このようにトランジスタＱ１ｒは、入力電圧ｘ１〜ｘ３が与えられるトランジスタＱ１１〜Ｑ１３のベース−エミッタ間電圧ＶＢＥ１の誤差を補償する回路として働く。
【００７７】
トランジスタＱ１１〜Ｑ１３のベース−エミッタ間電圧ＶＢＥ１が完全に補償されるのは、ＶＢＥ１＝ＶＢＥ２のときである。上述したようにトランジスタＱ１１〜Ｑ１３及びＱ１ｒが全く同一のＶＢＥ−ＩＥ特性を持っていたとしても、Ｉ１≠Ｉ２のときには、従来技術欄で述べたようにＶＢＥ１≠ＶＢＥ２となり、電圧ＶＢＥ１の誤差は完全に補償されない。このようなエミッタ電流の相違が生じないようにする回路がトランジスタＱ２１〜Ｑ２３及びＱ２ｒによって構成されるカレントミラー回路である。
【００７８】
上記カレントミラー回路を設けることによって、トランジスタＱ１１に流れる電流Ｉ１とトランジスタＱ１ｒに流れる電流Ｉ２とは等しくなる。従って、トランジスタＱ１１のベース−エミッタ間電圧ＶＢＥ１とトランジスタＱ１ｒのベース−エミッタ間電圧ＶＢＥ２とは等しくなり、電圧ＶＢＥ１の誤差はトランジスタＱ１ｒの電圧ＶＢＥ２によって補償される。なお、入力電圧ｘ２及びｘ３が最大の場合も同様であるので、説明を省略する。
【００７９】
ところで、出力ｚに液晶等の負荷が接続され、この負荷により出力電圧が降下した場合、トランジスタＱ１ｒのベース−エミッタ間電圧は低下する。これに伴って、トランジスタＱ２ｒから供給される電流はトランジスタＱａに流れるので、トランジスタＱａがＯＮ状態となる。トランジスタＱａのエミッタ電圧が上昇するのに伴って、トランジスタＱｂはＯＦＦ状態となり、トランジスタＱｂのエミッタ電圧が上昇する。このようにして、出力電圧ｚの電圧降下が補償される。
【００８０】
これに対して、出力電圧ｚの電圧が上昇した場合、トランジスタＱ１ｒのベース−エミッタ間電圧は上昇する。これに伴って、トランジスタＱａのベース電圧が降下し、トランジスタＱａがＯＦＦ状態となる。これにより、トランジスタＱａのエミッタ電圧が降下するので、トランジスタＱｂはＯＮ状態となり、トランジスタＱｂのエミッタ電圧が降下する。このようにして、出力電圧ｚの電圧上昇が補償される。
【００８１】
ここで、入力電圧ｘ１〜ｘ３のうち２つがＶｍａｘに等しい電圧値の場合について説明する。
【００８２】
たとえば、入力電圧ｘ１及びｘ２がいずれもｘ３よりも大きく（ｘ１，ｘ２＞ｘ３）、かつｘ１及びｘ２としてＶｍａｘが印加された場合（ｘ１≒ｘ２）、トランジスタＱ１１及びＱ１２が共にＯＮ状態となる。Ｖｍａｘより小さい電圧が印加されたトランジスタＱ１３はＯＦＦ状態となり、トランジスタＱ３３のベース電圧が上昇するのに伴って、トランジスタＱ３３はＯＮ状態となる。このため、トランジスタＱ４３のベース電圧は上昇し、トランジスタＱ４３はＯＦＦ状態となり、トランジスタＱ２３のベースから電流は吸引されることはない。
【００８３】
従って、トランジスタＱ２３からは電流は供給されない。入力電圧ｘ１及びｘ２としてＶｍａｘが印加されているので、トランジスタＱ１１及びＱ１２がＯＮ状態となる。これに伴って、トランジスタＱ３１及びＱ３２のベース電圧がそれぞれ低下し、トランジスタＱ３１及びＱ３２は共にＯＦＦ状態となる。
【００８４】
このため、トランジスタＱ４１及びＱ４２のベース電圧はそれぞれ低下し、トランジスタＱ４１及びＱ４２は共にＯＮ状態となり、トランジスタＱ２１及びＱ２２のベースから電流が吸引される。その結果、トランジスタＱ２１及びＱ２２から電流が供給され、トランジスタＱ１１及びＱ１２をそれぞれ流れる。また、入力電圧ｘ１とｘ２がほぼ等しいので、トランジスタＱ２１及びＱ２２から供給される電流もほぼ等しくなる。
【００８５】
トランジスタＱ２１、Ｑ２２、及びＱ２ｒがカレントミラー回路を構成するので、トランジスタＱ２ｒからもほぼ同じ電流が供給されることになる。従って、トランジスタＱ１１及びＱ１２のベース−エミッタ間電圧はトランジスタＱ１ｒのベース−エミッタ間電圧によって補償される。
【００８６】
このように、トランジスタＱ１１、Ｑ１２、及びＱ１ｒにはほぼ同じ電流が流れるため、ベース−エミッタ間電圧が同じとなり、適切な上記補償が行われる。入力電圧ｘ１〜ｘ３がｘ２≒ｘ３＞ｘ１またはｘ３≒ｘ１＞ｘ２の場合においても同様の結果になるので、詳細な説明を省略する。
【００８７】
ここで、入力電圧ｘ１〜ｘ３として全てＶｍａｘが印加された場合について説明する。この場合、トランジスタＱ１１〜Ｑ１３がＯＮ状態となる。これに伴って、トランジスタＱ３１〜Ｑ３３のベース電圧がそれぞれ低下し、トランジスタＱ３１〜Ｑ３３は共にＯＦＦ状態となる。
【００８８】
このため、トランジスタＱ４１〜Ｑ４３のベース電圧はそれぞれ低下し、トランジスタＱ４１〜Ｑ４３は共にＯＮ状態となり、トランジスタＱ２１〜Ｑ２３のベースから電流がそれぞれ吸引される。その結果、トランジスタＱ２１〜Ｑ２３から電流が供給され、トランジスタＱ１１〜Ｑ１３をそれぞれ流れる。
【００８９】
トランジスタＱ２１、Ｑ２２、Ｑ２３、及びＱ２ｒがカレントミラー回路を構成するので、トランジスタＱ２ｒからもほぼ同じ電流が供給されることになる。従って、トランジスタＱ１１〜Ｑ１３のベース−エミッタ間電圧はトランジスタＱ１ｒのベース−エミッタ間電圧によって補償される。
【００９０】
なお、以上の説明においては、３入力の場合（入力電圧ｘ１〜ｘ３）について説明したが、本発明はこれに限定されるものではなく、図１中Ｅ１〜Ｅ３で示すユニットを入力数に応じて設けることによって、任意の入力数に対応可能である。そして、任意の入力数にＶｍａｘが入力されても適切に動作する。
【００９１】
また、図１中Ｅ１、Ｅ２、及びＥ３で示すユニットは、図１に示す回路構成に限定されるものではなく、接続点（トランジスタＱ２１、Ｑ２２、及びＱ２３と、トランジスタＱ１１、Ｑ１２、及びＱ１３との各接続点）の電圧が降下したときにのみトランジスタＱ２１、Ｑ２２、及びＱ２３のベースからそれぞれ電流を吸引する構成であればよい。
【００９２】
ここで、本発明に係る最小値検出回路について、図２を参照しながら、以下に説明する。
【００９３】
図２は、バイポーラトランジスタを使用して構成した３入力１出力の最小値検出回路の構成例を示す回路図である。
【００９４】
入力電圧をｘ１、ｘ２、及びｘ３とし、出力電圧をｚとすると、この最小値検出回路は、入力電圧ｘ１〜ｘ３のうちで最も小さい入力電圧に等しい出力電圧ｚを生成する。
【００９５】
この最小値検出回路は、入力電圧ｘ１〜ｘ３がそれぞれのベースに印加されるトランジスタＱ５１〜Ｑ５３（ＰＮＰトランジスタ）、トランジスタＱ５１〜Ｑ５３のうちＯＮ状態にあるトランジスタのエミッタ電圧に含まれるベース−エミッタ間電圧ＶＢＥを補償するためのトランジスタＱ５ｒ（ＰＮＰトランジスタ）、トランジスタＱ５１〜Ｑ５３及びＱ５ｒを電流駆動するための電流源Ｊｔ、ならびにトランジスタＱ５１〜Ｑ５３のうちでＯＮ状態にあるトランジスタ及びＱ５ｒから同じ大きさの電流を吸引するためのトランジスタＱ６１〜Ｑ６３及びＱ６ｒ（ＮＰＮトランジスタ）、トランジスタＱ６１〜Ｑ６３へベース電流を供給するか否かを制御するためのトランジスタＱ７１〜Ｑ７３（ＰＮＰトランジスタ）、トランジスタＱ７１〜Ｑ７３を電流駆動するための電流源Ｊ４〜Ｊ６、トランジスタＱ６１〜Ｑ６３へベース電流を供給するためのトランジスタＱ８１〜Ｑ８３（ＮＰＮトランジスタ）、出力インピーダンスを変換するためのインピーダンス変換回路から構成されている。
【００９６】
上記のインピーダンス変換回路は、トランジスタＱｃ（ＰＮＰトランジスタ）、トランジスタＱｃを駆動する為の電流源Ｊｃ、トランジスタＱｄ（ＮＰＮトランジスタ）、及びトランジスタＱｄを駆動する為の電流源Ｊｄから構成されている。トランジスタＱ５１〜Ｑ５３及びＱ５ｒはエミッタが相互に結合され、これらのエミッタは電流源Ｊｔに接続されている。このトランジスタＱ５ｒのベース電圧が出力電圧ｚとなる。トランジスタＱ５ｒのベースは、インピーダンス変換回路内のトランジスタＱｄのエミッタとも接続されている。
【００９７】
トランジスタＱ６１〜Ｑ６３及びＱ６ｒのエミッタは相互に結合され、これらのエミッタはＧＮＤに接続されている。トランジスタＱ７１〜Ｑ７３において、ベースはトランジスタＱ６１〜Ｑ６３のコレクタ（すなわち、トランジスタＱ５１〜Ｑ５３のコレクタ）へ接続され、コレクタはＧＮＤに接続され、エミッタは電流源Ｊ４〜Ｊ６に接続されている。
【００９８】
トランジスタＱ６１〜Ｑ６３のベース電流を供給するトランジスタＱ８１〜Ｑ８３において、ベースはトランジスタＱ７１〜Ｑ７３のエミッタに接続され、エミッタはトランジスタＱ６１〜Ｑ６３のベースに接続され、コレクタは電源ＶＣＣへ接続されている。
【００９９】
トランジスタＱ６１〜Ｑ６３及びＱ６ｒは、カレントミラー回路を構成している。トランジスタＱ６１〜Ｑ６３はこのカレントミラー回路の入力側を構成し、トランジスタＱ６ｒはこのカレントミラーの出力側を構成している。
【０１００】
ここで、上記の最小値検出回路の動作について説明する。トランジスタＱ５１〜Ｑ５３の各ベースに入力電圧ｘ１〜ｘ３が与えられると、入力電圧ｘ１〜ｘ３のうちで最も小さい電圧（Ｖｍｉｎとする）が与えられたトランジスタがＯＮ状態となる。
【０１０１】
説明の便宜上、入力電圧ｘ１としてＶｍｉｎが印加されているとする。Ｖｍｉｎより大きい入力電圧ｘ２及びｘ３がそれぞれ印加されたトランジスタＱ５２及びＱ５３はいずれもＯＦＦ状態となる。トランジスタＱ７２及びＱ７３のベース電圧が降下することにより、トランジスタＱ７２及びＱ７３はＯＮ状態となる。
【０１０２】
これに伴って、トランジスタＱ８２及びＱ８３のベース電圧は降下し、トランジスタＱ８２及びＱ８３はＯＦＦ状態となり、トランジスタＱ６２及びＱ６３のベースへ電流は供給されない。従ってトランジスタＱ６２、Ｑ６３へ電流が供給されない。
【０１０３】
これに対して、入力電圧ｘ１としてＶｍｉｎが印加されているので、トランジスタＱ５１がＯＮ状態となり、トランジスタＱ７１のベース電圧が上昇し、トランジスタＱ７１はＯＦＦ状態となる。これに伴って、トランジスタＱ８１のベース電圧は上昇し、トランジスタＱ８１はＯＮ状態となるので、トランジスタＱ６１のベースへ電流が供給される。
【０１０４】
これにより、トランジスタＱ６１から電流（Ｉ３とする）が吸引され、トランジスタＱ５１に流れる。ＯＮ状態となったトランジスタＱ５１のエミッタには、この入力電圧Ｖｍｉｎにベース−エミッタ間電圧（ＶＢＥ３とする）を加えた電圧Ｖ０３＝（Ｖｍｉｎ＋ＶＢＥ３）が現れる。
【０１０５】
トランジスタＱ５１〜Ｑ５３のエミッタとトランジスタＱ５ｒのエミッタの電圧は、上記の電圧Ｖ０３となる。トランジスタＱ５ｒのベースには、電圧Ｖ０３からトランジスタＱ５ｒのベース−エミッタ間電圧（ＶＢＥ４とする）を差し引いた電圧（Ｖ０３−ＶＢＥ４）が現れ、これが出力電圧ｚとなる。すなわち、出力電圧ｚ＝Ｖ０３−ＶＢＥ４となる。
【０１０６】
トランジスタＱ５１〜Ｑ５３、及びＱ５ｒが全く同一のＶＢＥ−ＩＥ特性を持っているとすれば，エミッタ電流（Ｉ３とする）と、トランジスタＱ５ｒのエミッタ電流（Ｉ４とする）とが等しいときに、ＶＢＥ３とＶＢＥ４とは等しくなる。従って出力電圧ｚは次のようになる。
【０１０７】
ｚ＝Ｖ０３−ＶＢＥ４＝（Ｖｍｉｎ＋ＶＢＥ３）−ＶＢＥ４＝Ｖｍｉｎ ・・・・ （２）
すなわち、出力電圧ｚは、入力電圧ｘ１〜ｘ３のうち最も小さな入力電圧Ｖｍｉｎと等しくなる。このようにトランジスタＱ５ｒは、入力電圧が印加されるトランジスタＱ５１〜Ｑ５３のベース−エミッタ間電圧ＶＢＥ３の誤差を補償する回路として働く。なお、トランジスタＱ５１〜Ｑ５３のベース−エミッタ間電圧ＶＢＥ３が完全に補償されるのは、ＶＢＥ３＝ＶＢＥ４の時である。
【０１０８】
上述したようにトランジスタＱ５１〜Ｑ５３及びＱ５ｒが全く同一のＶＢＥ−ＩＥ特性を持っていたとしても、Ｉ３≠Ｉ４のときには、従来技術欄で述べたようにＶＢＥ３≠ＶＢＥ４となり、電圧ＶＢＥ３の誤差は完全に補償されない。
【０１０９】
このようなエミッタ電流の相違が生じないようにする回路がトランジスタＱ６１〜Ｑ６３及びＱ６ｒによって構成されるカレントミラー回路である。これにより、トランジスタＱ５１に流れる電流Ｉ３と、トランジスタＱ５ｒに流れる電流Ｉ４は等しくなる。従って、トランジスタＱ５１のベース−エミッタ間電圧ＶＢＥ３とトランジスタＱ５ｒのベース−エミッタ間電圧ＶＢＥ４とは等しくなり、電圧ＶＢＥ３の誤差はトランジスタＱ５ｒの電圧ＶＢＥ４によって補償される。入力電圧ｘ２及びｘ３が最小の場合も同様であるので、詳細な説明を省略する。
【０１１０】
ところで、出力ｚに負荷が接続され出力電圧が降下した場合、トランジスタＱ５ｒのベース−エミッタ間電圧は低下する。これによりトランジスタＱｃのベース電圧は上昇し、トランジスタＱｃがＯＦＦ状態となり、トランジスタＱｃのエミッタ電圧が上昇することにより、トランジスタＱｄはＯＮ状態となり、トランジスタＱｄのエミッタ電圧が上昇することによって、出力電圧ｚの電圧降下が補償される。
【０１１１】
これに対して、出力電圧ｚの電圧が上昇した場合、トランジスタＱ５ｒのベース−エミッタ間電圧は上昇する。これによりトランジスタＱｃのベース電圧が降下するため、トランジスタＱｃがＯＮ状態となる。これに伴って、トランジスタＱｃのエミッタ電圧が降下し、トランジスタＱｄはＯＦＦ状態となり、トランジスタＱｄのエミッタ電圧が降下する。このようにして、出力電圧ｚの電圧上昇が補償される。
【０１１２】
ここで、入力電圧ｘ１〜ｘ３のうち２つがＶｍｉｎに等しい電圧値の場合について説明する。
【０１１３】
たとえば、入力電圧ｘ１及びｘ２がｘ３よりも小さく（ｘ１，ｘ２＜ｘ３）、かつｘ１とｘ２がほぼ等しい（ｘ１≒ｘ２）場合には、トランジスタＱ５１及びＱ５２がＯＮ状態となる。Ｖｍｉｎより大きい入力電圧ｘ３が印加されたトランジスタＱ５３は、ＯＦＦ状態となる。トランジスタＱ７３のベース電圧が降下することにより、トランジスタＱ７３はＯＮ状態となる。
【０１１４】
これに伴って、トランジスタＱ８３のベース電圧は降下し、トランジスタＱ８３はＯＦＦ状態となり、トランジスタＱ６３のベースへ電流は供給されない。従って、トランジスタＱ６３からは電流が吸引されない。入力電圧ｘ１及びｘ２としてＶｍｉｎが印加されているので、トランジスタＱ５１及びＱ５２がＯＮ状態となり、トランジスタＱ７１及びＱ７２のベース電圧が上昇し、トランジスタＱ７１及びＱ７２は共にＯＦＦ状態となる。
【０１１５】
これにより、トランジスタＱ８１、Ｑ８２のベース電圧は上昇し、トランジスタＱ８１及びＱ８２は共にＯＮ状態となり、トランジスタＱ６１及びＱ６２のベースへ電流をそれぞれ供給する。従って、トランジスタＱ６１及びＱ６２から電流が吸引され、トランジスタＱ５１及びＱ５２に電流がそれぞれ流れる。また、入力電圧ｘ１とｘ２がほぼ等しいので、トランジスタＱ６１及びＱ６２から吸引される電流もほぼ等しくなる。
【０１１６】
トランジスタＱ６１、Ｑ６２及びＱ６ｒはカレントミラー回路を構成するので、トランジスタＱ６ｒからもほぼ同じ電流が吸引されることになる。従って、トランジスタＱ５１及びＱ５２のベース−エミッタ間電圧はトランジスタＱ５ｒのベース−エミッタ間電圧によって補償される。入力電圧がｘ２≒ｘ３＜ｘ１またはｘ３≒ｘ１＜ｘ２の場合においても同様であるので、詳細な説明を省略する。
【０１１７】
ここで、入力電圧ｘ１〜ｘ３として全てＶｍｉｎが印加された場合について説明する。この場合、トランジスタＱ５１〜Ｑ５３がＯＮ状態となる。これに伴って、トランジスタＱ７１〜Ｑ７３のベース電圧がそれぞれ上昇し、トランジスタＱ７１〜Ｑ７３は共にＯＦＦ状態となる。
【０１１８】
このため、トランジスタＱ８１〜Ｑ８３のベース電圧はそれぞれ上昇し、トランジスタＱ８１〜Ｑ８３は共にＯＮ状態となり、トランジスタＱ６１〜Ｑ６３のベースへ電流がそれぞれ供給される。その結果、トランジスタＱ６１〜Ｑ６３から電流が吸引され、トランジスタＱ５１〜Ｑ５３に電流が流れる。
【０１１９】
トランジスタＱ６１、Ｑ６２、Ｑ６３、及びＱ６ｒがカレントミラー回路を構成するので、トランジスタＱ６ｒにもほぼ同じ電流が流れることになる。従って、トランジスタＱ５１〜Ｑ５３のベース−エミッタ間電圧はトランジスタＱ５ｒのベース−エミッタ間電圧によって補償される。
【０１２０】
なお、以上の説明においては、３入力の場合（入力電圧ｘ１〜ｘ３）について説明したが、本発明はこれに限定されるものではなく、図１中Ｅ４〜Ｅ６で示すユニットを入力数に応じて設けることによって、任意の入力数に対応可能である。そして、任意の入力数にＶｍｉｎが入力されても適切に動作する。
【０１２１】
また、図２中Ｅ４、Ｅ５、及びＥ６で示すユニットは、図２に示す構成に限定されるものではなく、接続点（トランジスタＱ５１、Ｑ５２、及びＱ５３と、トランジスタＱ６１、Ｑ６２、及びＱ６３との各接続点）の電圧が上昇したときにのみトランジスタＱ６１、Ｑ６２、及びＱ６３のベースへそれぞれ電流が供給される構成であればよい。
【０１２２】
また、上記最大値検出回路及び最小値検出回路は全てバイポーラトランジスタによる回路構成で説明しているが、最大値検出回路及び最小値検出回路共、ＰＮＰトランジスタをＰチャンネルのＭＯＳトランジスタに置き換え、ＮＰＮトランジスタをＮチャンネルのＭＯＳトランジスタに置き換えても、同様な動作を行うものである。この場合、ベースから電流が吸引される代わりに、ゲートへしきい電圧が供給される。
【０１２３】
本発明の最大値検出回路は、以上のように、与えられた複数の入力電圧のなかで最も大きい入力が与えられたトランジスタがＯＮ状態となるように接続されてなる比較回路と、上記比較回路のトランジスタに生じる電圧降下を補償するトランジスタを含む補償回路と、上記比較回路のトランジスタに電流を供給する第１の電流源と、上記補償回路に電流を供給する第２の電流源とからなり、上記第１及び第２の電流源がカレントミラー回路を構成し、上記第１の電流源にはベース電流制御回路を具備し、出力段にフォロワタイプの増幅回路を具備している。
【０１２４】
上記ベース電流制御回路は、上記比較回路のトランジスタのなかでＯＮ状態となったトランジスタに電流を供給する第１の電流源からのみベース電流を吸引し、上記比較回路のトランジスタのなかでＯＦＦ状態となったトランジスタに電流を供給する第１の電流源からはベース電流を吸引せず、飽和させることを特徴としている。
【０１２５】
上記構成によれば、入力電圧のなかで最も大きい入力が与えられたトランジスタがＯＮ状態となり、そこに接続されたベース電流制御回路がＯＮ状態となることにより、ベース電流が吸引され、ＯＮ状態となったトランジスタへ電流を供給する第１の電流源から電流が供給される。
【０１２６】
これに対して、最大のものより小さい入力電圧を与えられたトランジスタはＯＦＦ状態となり、そこに接続されたベース電流制御回路もＯＦＦ状態となることにより、ベース電流は吸引されないため、ＯＮ状態でないトランジスタの第１の電流源はＯＦＦ状態となる。第１の電流源と上記補償回路に電流を供給する第２の電流源はカレントミラー回路を構成しているため、ＯＮ状態となったトランジスタへ電流を供給する第１の電流源から供給される電流と等しい電流が第２の電流源から供給される。
【０１２７】
従って、比較回路を構成するトランジスタと補償回路のトランジスタとの電流−電圧特性が等しいならば、補償回路は比較回路の電圧降下を完全に補償することができる。そして、トランジスタの電圧降下が補償された電圧、すなわち最大の入力電圧と等しい電圧が出力される。
【０１２８】
比較回路を構成する２つ以上のトランジスタに最大電圧が入力されると、最大電圧が入力された２つ以上のトランジスタがＯＮ状態となる。これらのトランジスタに接続されているベース電流制御回路はＯＮ状態となり、ベース電流が吸引され、第１の電流源より電流が供給される。
【０１２９】
また、補償回路に電流を供給している第２の電流源は、第１の電流源とカレントミラー回路を構成しているため、この場合もＯＮ状態にある各トランジスタと補償回路に供給される電流は等しくなる。
【０１３０】
従って、比較回路を構成するトランジスタ補償回路のトランジスタとの電流−電圧特性が等しいならば、補償回路はトランジスタの電圧降下を完全に補償することができる。
【０１３１】
また、本発明の最小値検出回路は、以上のように、与えられた複数の入力電圧のなかで最も小さい入力が与えられたトランジスタがＯＮ状態となるように接続されてなる比較回路と、上記比較回路のトランジスタに生じる電圧上昇を補償するトランジスタを含む補償回路と、上記比較回路のトランジスタから電流を吸引する第１の電流源と、上記補償回路から電流を吸引する第２の電流源とからなり、上記第１及び第２の電流源がカレントミラー回路を構成し、上記第１の電流源にはベース電流制御回路を具備している。
【０１３２】
上記ベース電流制御回路は、上記比較回路のトランジスタのなかでＯＮ状態となったトランジスタから電流を吸引する第１の電流源にのみベース電流を供給し、上記比較回路のトランジスタのなかでＯＦＦ状態となったトランジスタから電流を吸引する第１の電流源にはベース電流を供給せず、飽和させることを特徴とする。
【０１３３】
上記構成によれば、入力電圧のなかで最も小さい入力が与えられたトランジスタがＯＮ状態となり、そこに接続されたベース電流制御回路がＯＮ状態となることにより、ベース電流が供給され、ＯＮ状態となったトランジスタから電流を吸引する第１の電流源から電流が吸引される。
【０１３４】
これに対して、最小のものより大きい入力電圧が与えられたトランジスタはＯＦＦ状態となり、そこに接続されたベース電流制御回路もＯＦＦ状態となることにより、ベース電流は供給されず、ＯＮ状態でないトランジスタの第１の電流源はＯＦＦ状態となる。
【０１３５】
第１の電流源と上記補償回路に電流を供給する第２の電流源はカレントミラー回路を構成しているため、ＯＮ状態となったトランジスタから電流を吸引する第１の電流源から吸引される電流と等しい電流が第２の電流源から吸引される。
【０１３６】
従って、比較回路を構成するトランジスタと補償回路のトランジスタとの電流−電圧特性が等しければ、補償回路は比較回路の電圧上昇を完全に補償することができる。
【０１３７】
そして、トランジスタの電圧上昇が補償された電圧、すなわち最小の入力電圧と等しい電圧が出力される。比較回路を構成する２つ以上のトランジスタに最小電圧が入力されると、最小電圧が入力された２つ以上のトランジスタが共にＯＮ状態となる。これらのトランジスタに接続されているベース電流制御回路はＯＮ状態となり、第１の電流源より電流が吸引される。
【０１３８】
また、補償回路から電流を吸引している第２の電流源は、第１の電流源とカレントミラー回路を構成しているため、この場合もＯＮ状態にある各トランジスタと補償回路から吸引される電流は等しくなる。
【０１３９】
従って、比較回路を構成するトランジスタ補償回路のトランジスタとの電流−電圧特性が等しいならば、補償回路はトランジスタの電圧上昇を完全に補償することが出来る。
【０１４０】
また、本発明は、次のようにも規定できる。
【０１４１】
すなわち、本発明の最大値検出回路は、ベースに入力が与えられ、かつエミッタが共通に接続された複数の第１のトランジスタを有し、与えられた複数の入力電圧のなかで最も大きい電圧が与えられた第１のトランジスタがＯＮ状態となるように接続されてなる比較回路（図１中のＡを参照）と、上記比較回路の第１のトランジスタに生じる電圧降下を補償する第２のトランジスタを含む補償回路（図１中のＤを参照）と、上記比較回路の複数の第１のトランジスタのそれぞれに電流を供給する複数の第１の電流源トランジスタ（図１中のＢを参照）と、上記補償回路に電流を供給する第２の電流源トランジスタ（図１中のＣを参照）とからなり、上記第１及び第２の電流源トランジスタがカレントミラー回路を構成し、上記第１の電流源トランジスタにはベース電流制御回路（図１中のＥ１〜Ｅ３を参照）を備えている。
【０１４２】
上記最大値検出回路において、上記ベース電流制御回路は、上記比較回路の複数のトランジスタのなかでＯＮ状態となったトランジスタに電流を供給する第１の電流源トランジスタのベースからのみベース電流を吸引し、上記比較回路の複数のトランジスタのなかでＯＦＦ状態となったトランジスタに電流を供給する第１の電流源トランジスタのベースからはベース電流を吸引せず、飽和させる。
【０１４３】
また、本発明の最小値検出回路は、ベースに入力が与えられ、かつエミッタが共通に接続された複数の第３のトランジスタを有し、与えられた複数の入力電圧のなかで最も小さい電圧が与えられた第３のトランジスタがＯＮ状態となるように接続されてなる比較回路（図２中のＡを参照）と、上記比較回路の第３のトランジスタに生じる電圧上昇を補償する第４のトランジスタを含む補償回路（図２中のＤを参照）と、上記比較回路の複数の第３のトランジスタのそれぞれから電流を吸引する複数の第３の電流源トランジスタ（図２中のＢを参照）と、上記補償回路から電流を吸引する第４の電流源トランジスタ（図２中のＣを参照）とからなり、上記第３及び第４の電流源トランジスタがカレントミラー回路を構成し、上記第３の電流源トランジスタにはベース電流制御回路（図２中のＥ４〜Ｅ６を参照）を備えている。
【０１４４】
上記の最小値検出回路において、上記ベース電流制御回路は、上記比較回路の複数のトランジスタのなかでＯＮ状態となったトランジスタから電流を吸引する第３の電流源トランジスタのベースにのみベース電流を供給し、上記比較回路の複数のトランジスタのなかでＯＦＦ状態となったトランジスタから電流を吸引する第３の電流源トランジスタのベースにはベース電流を供給せず、飽和させる。
【０１４５】
上記最大値検出回路及び最小値検出回路において、ＰＮＰトランジスタをＰｃｈのＭＯＳトランジスタに置き換え、ＮＰＮトランジスタをＮｃｈのＭＯＳトランジスタに置き換えてもよい。
【０１４６】
上記最大値検出回路及び最小値検出回路において、さらに出力段にフォロワタイプの増幅回路を備えていることが好ましい。
【０１４７】
以上のように、本発明によれば、与えられた複数の入力電圧のうちで最大もしくは最小の電圧が複数存在し、かつほぼ等しい場合においても、高精度に、最大もしくは最小の電圧を出力する最大値検出回路及び最小値検出回路を実現することができる。
【０１４８】
また、本発明の最大値検出回路及び最小値検出回路は、インピーダンス変換回路によってインピーダンス変換を行っているので、出力負荷に対しても、入力電圧と出力電圧の誤差を低減することができる。
【０１４９】
本発明は、上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的手段に含まれる。
【０１５０】
【発明の効果】
本発明の最大値検出回路は、以上のように、複数の入力電圧をそれぞれ入力する入力トランジスタと、上記複数の入力トランジスタにそれぞれ直列に接続され、最大入力電圧が印加された入力トランジスタに接続されたものが導通状態になる一方、残余のものが非導通状態になる第１トランジスタと、上記第１トランジスタとカレントミラー回路を構成する第２トランジスタと、上記入力トランジスタと同じ電流−電圧特性を有し、上記第２トランジスタに直列に接続され、最大入力電圧が印加された入力トランジスタにおける電圧降下分を補償したものを上記最大値として出力する出力トランジスタとを備えている。
【０１５１】
上記の発明によれば、第１トランジスタは入力トランジスタと同数設けられ、対応する入力トランジスタ及び第１トランジスタは互いに直列に接続されている。第１トランジスタと第２トランジスタとはカレントミラー回路を構成する。
【０１５２】
これら複数の第１トランジスタは、最大入力電圧が印加された入力トランジスタに接続されたもののみ導通状態となる一方、最大入力電圧よりも小さい電圧が印加された残余の入力トランジスタに接続されたものは非導通状態となる。
【０１５３】
導通した第１トランジスタには電流が流れ、この電流は直列に接続された入力トランジスタに流れる。これに対して、非導通の第１トランジスタには電流が流れない。このとき、導通した第１トランジスタとカレントミラー回路を構成する第２トランジスタには、第１トランジスタに流れるのと同じ電流が流れる。
【０１５４】
同じ電流−電圧特性を有する入力トランジスタ及び出力トランジスタにおいて同じ電流がそれぞれに流れると、同じ電圧降下が生じる。これにより、第２トランジスタに直列に接続された出力トランジスタにおいて、最大入力電圧が印加された入力トランジスタにおける電圧降下分が補償され、補償後の電圧が最大値として出力される。
【０１５５】
以上のように、上記発明によれば、複数の入力トランジスタに入力されたもののうち複数が最大入力電圧であっても、これら入力トランジスタにそれぞれ接続された第１トランジスタ及び第２トランジスタに流れる電流はカレントミラー回路構成により全て等しくなるので、最大入力電圧が印加された入力トランジスタにおける電圧降下分が第２トランジスタによって確実且つ正確に補償できるという効果を奏する。
【０１５６】
上記の最大値検出回路において、出力インピーダンスを変換するインピーダンス変換回路が更に備えられていることが好ましい。この場合、出力負荷に対しても、入力電圧と出力電圧の誤差を低減することができる。
【０１５７】
つまり、最大値検出回路の出力に負荷が接続されて出力電圧が降下しても、出力インピーダンスの変換により電圧降下を補償することが可能となる。また、同様に、出力電圧が上昇しても、電圧上昇を補償することが可能となるという効果を併せて奏する。
【０１５８】
上記最大値検出回路において、前記の第１及び第２トランジスタはＰＮＰトランジスタであり、前記の入力及び出力トランジスタはＮＰＮトランジスタであり、前記入力トランジスタの各エミッタと前記出力トランジスタのエミッタとは互いに接続され、直列に接続された前記の第１トランジスタ及び前記の入力トランジスタは、この順に電源とグランドとの間に接続されており、前記の入力トランジスタと前記の第１トランジスタとの接続点の電圧に応じて前記の第１トランジスタを導通状態又は非導通状態に制御する第１トランジスタ制御回路を更に備え、上記の第１トランジスタ制御回路は、上記接続点の電圧が降下したときにのみ前記第１トランジスタのベースから電流を吸引することが好ましい。
【０１５９】
この場合、入力トランジスタに最大入力電圧が印加されると、入力トランジスタが導通状態になる。入力トランジスタはグランド側に設けられているので、上記接続点の電圧は降下する。これに伴って、第１トランジスタ制御回路によって、第１トランジスタのベースから電流が吸引される。これにより、この入力トランジスタに直列に接続された第１トランジスタは導通状態になる。
【０１６０】
これに対して、入力トランジスタに最大入力電圧よりも低い電圧が印加されると、入力トランジスタが非導通状態になるので、上記接続点の電圧は電源に近い電圧になる。このとき、第１トランジスタ制御回路によって、第１トランジスタのベースから電流が吸引されることはない。これにより、この入力トランジスタに直列に接続された第１トランジスタは非導通状態になる。
【０１６１】
上記のような第１トランジスタ制御回路は、簡単な構成により実現でき、最大入力電圧が印加されない入力トランジスタに接続された第１トランジスタを確実に非導通状態にできるという効果を併せて奏する。
【０１６２】
上記最大値検出回路において、前記の第１及び第２トランジスタはＰチャンネルのＭＯＳトランジスタであり、前記の入力及び出力トランジスタはＮチャンネルのＭＯＳトランジスタであり、前記入力トランジスタの各ソースと前記出力トランジスタのソースとは互いに接続され、直列に接続された前記の第１トランジスタ及び前記の入力トランジスタは、この順に電源とグランドとの間に接続されており、前記の入力トランジスタと前記の第１トランジスタとの接続点の電圧に応じて前記の第１トランジスタを導通状態又は非導通状態に制御する第１トランジスタ制御回路を更に備え、上記の第１トランジスタ制御回路は、最大入力電圧が前記入力トランジスタに印加されたときにのみ前記第１トランジスタのゲートにしきい電圧を印加する構成でもよい。
【０１６３】
この場合も、入力トランジスタに最大入力電圧が印加されると、入力トランジスタが導通状態になる。入力トランジスタはグランド側に設けられているので、上記接続点の電圧は降下する。これに伴って、第１トランジスタ制御回路によって、第１トランジスタのゲートへしきい電圧が供給される。これにより、この入力トランジスタに直列に接続された第１トランジスタは導通状態になる。
【０１６４】
これに対して、入力トランジスタに最大入力電圧よりも低い電圧が印加されると、入力トランジスタが非導通状態になるので、上記接続点の電圧は電源に近い電圧になる。このとき、第１トランジスタ制御回路によって、第１トランジスタのゲートへしきい電圧が供給されることはない。これにより、この入力トランジスタに直列に接続された第１トランジスタは非導通状態になる。
【０１６５】
上記のような第１トランジスタ制御回路は、簡単な構成により実現でき、最大入力電圧が印加されない入力トランジスタに接続された第１トランジスタを確実に非導通状態にできるという効果を併せて奏する。
【０１６６】
本発明に係る最小値検出回路は、以上のように、複数の入力電圧をそれぞれ入力する入力トランジスタと、上記の複数の入力トランジスタにそれぞれ直列に接続され、最小入力電圧が印加された入力トランジスタに接続されたものが導通状態になる一方、残余のものが非導通状態になる第１トランジスタと、上記第１トランジスタとカレントミラー回路を構成する第２トランジスタと、上記入力トランジスタと同じ電流−電圧特性を有し、上記第２トランジスタに直列に接続され、最小入力電圧が印加された入力トランジスタにおける電圧降下分を補償したものを上記最小値として出力する出力トランジスタとを備えたことを特徴としている。
【０１６７】
上記の発明によれば、第１トランジスタは入力トランジスタと同数設けられ、対応する入力トランジスタ及び第１トランジスタは互いに直列に接続されている。第１トランジスタと第２トランジスタとはカレントミラー回路を構成する。
【０１６８】
これら複数の第１トランジスタは、最小入力電圧が印加された入力トランジスタに接続されたもののみ導通状態となる一方、最小入力電圧よりも大きい電圧が印加された残余の入力トランジスタに接続されたものは非導通状態となる。
【０１６９】
導通した第１トランジスタには電流が流れ、この電流は直列に接続された入力トランジスタにも流れる。これに対して、非導通の第１トランジスタには電流が流れない。このとき、導通した第１トランジスタとカレントミラー回路を構成する第２トランジスタには、第１トランジスタに流れるのと同じ電流が流れる。
【０１７０】
同じ電流−電圧特性を有する入力トランジスタ及び出力トランジスタにおいて同じ電流がそれぞれに流れると、同じ電圧降下が生じる。これにより、第２トランジスタに直列に接続された出力トランジスタにおいて、最小入力電圧が印加された入力トランジスタにおける電圧降下分が補償され、補償後の電圧が最小値として出力される。
【０１７１】
以上のように、上記発明によれば、複数の入力トランジスタに入力されたもののうち複数が最小入力電圧であっても、これら入力トランジスタにそれぞれ接続された第１トランジスタ及び第２トランジスタに流れる電流はカレントミラー回路構成により全て等しくなるので、最小入力電圧が印加された入力トランジスタにおける電圧降下分が第２トランジスタによって確実且つ正確に補償できるという効果を奏する。
【０１７２】
上記の最小値検出回路において、出力インピーダンスを変換するインピーダンス変換回路を更に備えていることが好ましい。この場合、出力負荷に対しても、入力電圧と出力電圧の誤差を低減することができる。
【０１７３】
つまり、最大値検出回路の出力に負荷が接続されて出力電圧が降下しても、出力インピーダンスの変換により電圧降下を補償することが可能となる。また、同様に、出力電圧が上昇しても、電圧上昇を補償することが可能となるという効果を併せて奏する。
【０１７４】
上記の最小値検出回路において、前記の第１及び第２トランジスタはＮＰＮトランジスタであり、前記の入力及び出力トランジスタはＰＮＰトランジスタであり、前記入力トランジスタの各エミッタと前記出力トランジスタのエミッタとは互いに接続され、直列に接続された前記の第１トランジスタ及び前記の入力トランジスタは、この順にグランドと電源との間に接続されており、前記の入力トランジスタと前記の第１トランジスタとの接続点の電圧に応じて前記の第１トランジスタを導通状態又は非導通状態に制御する第１トランジスタ制御回路を更に備え、上記の第１トランジスタ制御回路は、最小入力電圧が前記入力トランジスタに印加されたときにのみ前記第１トランジスタのベースへ電流を供給することが好ましい。
【０１７５】
この場合、入力トランジスタに最小入力電圧が印加されると、入力トランジスタが導通状態になる。入力トランジスタは電源側に設けられているので、上記接続点の電圧は上昇する。これに伴って、第１トランジスタ制御回路によって、第１トランジスタのベースへ電流が供給される。これにより、この入力トランジスタに直列に接続された第１トランジスタは導通状態になる。
【０１７６】
これに対して、入力トランジスタに最小入力電圧よりも大きい電圧が印加されると、入力トランジスタが非導通状態になるので、上記接続点の電圧はグランドに近い電圧になる。このとき、第１トランジスタ制御回路によって、第１トランジスタのベースへ電流が供給されることはない。これにより、この入力トランジスタに直列に接続された第１トランジスタは非導通状態になる。
【０１７７】
上記のような第１トランジスタ制御回路は、簡単な構成により実現でき、最大入力電圧が印加されない入力トランジスタに接続された第１トランジスタを確実に非導通状態にできるという効果を併せて奏する。
【０１７８】
上記の最小値検出回路において、前記の第１及び第２トランジスタはＮチャンネルのＭＯＳトランジスタであり、前記の入力及び出力トランジスタはＰチャンネルのＭＯＳトランジスタであり、前記入力トランジスタの各ソースと前記出力トランジスタのソースとは互いに接続され、直列に接続された前記の第１トランジスタ及び前記の入力トランジスタは、この順にグランドと電源との間に接続されており、前記の入力トランジスタと前記の第１トランジスタとの接続点の電圧に応じて前記の第１トランジスタを導通状態又は非導通状態に制御する第１トランジスタ制御回路を更に備え、上記の第１トランジスタ制御回路は、最小入力電圧が前記入力トランジスタに印加されたときにのみ前記第１トランジスタのゲートにしきい電圧を印加する構成でもよい。
【０１７９】
この場合も、入力トランジスタに最小入力電圧が印加されると、入力トランジスタが導通状態になる。入力トランジスタは電源側に設けられているので、上記接続点の電圧は上昇する。これに伴って、第１トランジスタ制御回路によって、第１トランジスタのゲートへしきい電圧が供給される。これにより、この入力トランジスタに直列に接続された第１トランジスタは導通状態になる。
【０１８０】
これに対して、入力トランジスタに最小入力電圧よりも大きい電圧が印加されると、入力トランジスタが非導通状態になるので、上記接続点の電圧はグランドに近い電圧になる。このとき、第１トランジスタ制御回路によって、第１トランジスタのゲートへしきい電圧が供給されることはない。これにより、この入力トランジスタに直列に接続された第１トランジスタは非導通状態になる。
【０１８１】
上記のような第１トランジスタ制御回路は、簡単な構成により実現でき、最大入力電圧が印加されない入力トランジスタに接続された第１トランジスタを確実に非導通状態にできるという効果を併せて奏する。
【図面の簡単な説明】
【図１】本発明に係る最大値検出回路の構成例を示す回路図である。
【図２】本発明に係る最小値検出回路の構成例を示す回路図である。
【図３】従来の最大値検出回路の構成例を示す回路図である。
【図４】従来の最小値検出回路の構成例を示す回路図である。
【符号の説明】
Ｑ１１〜Ｑ１３ トランジスタ（入力トランジスタ）
Ｑ１ｒ トランジスタ（出力トランジスタ）
Ｑ２１〜Ｑ２３ トランジスタ（第１トランジスタ）
Ｑ２ｒ トランジスタ（第２トランジスタ）
Ｅ１〜Ｅ３ ユニット（第１トランジスタ制御回路）
Ｑ５１〜Ｑ５３ トランジスタ（入力トランジスタ）
Ｑ５ｒ トランジスタ（出力トランジスタ）
Ｑ６１〜Ｑ６３ トランジスタ（第１トランジスタ）
Ｑ６ｒ トランジスタ（第２トランジスタ）
Ｅ４〜Ｅ６ ユニット（第１トランジスタ制御回路）
【発明の属する技術分野】
本発明は、入力された複数の電圧の中で最大電圧と等しい電圧を出力電圧として出力する最大値検出回路、及び入力された複数の電圧の中で最小電圧と等しい電圧を出力電圧として出力する最小値検出回路に関する。
【０００２】
【従来の技術】
従来の最大値検出回路及び最小値検出回路は、例えば特許文献１に開示されている。図３は、上記従来の最大値検出回路の構成例を示す回路図である。
【０００３】
この最大値検出回路は、ｎ（ｎ：２以上の整数）個のＮＰＮ型バイポーラトランジスタＱＰ１〜ＱＰｎの各ベースに与えられる入力電圧ｘ１〜ｘｎのうち、最大値と等しい電圧を出力電圧ｚとして出力する。
【０００４】
例えば、入力電圧ｘ１が最大値（Ｖｍａｘとする）の場合、トランジスタＱＰ１のみがＯＮ状態となる一方、トランジスタＱＰ２〜ＱＰｎはＯＦＦ状態となる。トランジスタＱＰ１のエミッタには、上記ＶｍａｘからＶＢＥ（ベース−エミッタ間電圧）を差し引いた電圧（Ｖｍａｘ‐ＶＢＥ）が現れる。
【０００５】
図３において、電流源ＪＰ１及びＪＰ２は同じ大きさの電流Ｉ１を流すものであり、トランジスタＱＰ１及びトランジスタＱｒには同じ大きさの電流Ｉ１（エミッタ電流ＩＥ）が流れる。このとき、トランジスタＱｒのエミッタ電圧（出力電圧ｚに等しい）は、トランジスタＱＰ１のエミッタ電圧にトランジスタＱｒのベース−エミッタ間電圧を加えたものとなる。
【０００６】
これらのトランジスタＱＰ１及びＱｒが同じＶＢＥ（ベース−エミッタ間電圧）−ＩＥ（エミッタ電流）特性を持っていれば、両トランジスタのベース−エミッタ間電圧が等しくなる。したがって、トランジスタＱｒのエミッタ電圧は、［（Ｖｍａｘ−ＶＢＥ）＋ＶＢＥ］＝Ｖｍａｘで表される。
【０００７】
このように、トランジスタＱＰ１のエミッタ電圧に含まれるベース−エミッタ間電圧（ＶＢＥ）は、トランジスタＱｒのベース−エミッタ間電圧によって補償されるので、出力電圧ｚ＝Ｖｍａｘとなる。
【０００８】
ここで、上記の最小値検出回路について、図４を参照しながら、説明する。この最小値検出回路は、ｎ（ｎ：２以上の整数）個のＰＮＰ型バイポーラトランジスタＱＰ１〜ＱＰｎの各ベースに与えられる入力電圧ｘ１１〜ｘ１ｎのうち、最小値と等しい電圧を出力電圧ｚとして出力する。
【０００９】
例えば、入力電圧ｘ１１が最小値（Ｖｍｉｎとする）の場合、トランジスタＱＰ１１のみがＯＮ状態となる一方、トランジスタＱＰ１２〜ＱＰ１ｎはＯＦＦ状態となる。トランジスタＱＰ１１のエミッタには、上記ＶｍｉｎにＶＢＥ（ベース−エミッタ間電圧）を足した電圧（Ｖｍｉｎ＋ＶＢＥ）が現れる。
【００１０】
図４において、電流源ＪＰ１１及びＪＰ１２は同じ大きさの電流Ｉ１１を流すものであり、トランジスタＱＰ１１及びトランジスタＱｒ１には同じ大きさの電流Ｉ１１（エミッタ電流ＩＥ）が流れる。このとき、トランジスタＱｒ１のエミッタ電圧（出力電圧ｚに等しい）は、トランジスタＱＰ１１のエミッタ電圧からトランジスタＱｒ１のベース−エミッタ間電圧を差し引いたものとなる。
【００１１】
これらのトランジスタＱＰ１１及びＱｒ１が同じＶＢＥ（ベース−エミッタ間電圧）−ＩＥ（エミッタ電流）特性を持っていれば、両トランジスタのベース−エミッタ間電圧が等しくなる。したがって、トランジスタＱｒ１のエミッタ電圧は、［（Ｖｍｉｎ＋ＶＢＥ）−ＶＢＥ］＝Ｖｍｉｎで表される。
【００１２】
このように、トランジスタＱＰ１１のエミッタ電圧に含まれるベース−エミッタ間電圧（ＶＢＥ）は、トランジスタＱｒ１のベース−エミッタ間電圧によって補償されるので、出力電圧ｚ＝Ｖｍｉｎとなる。
【００１３】
【特許文献１】
特開昭６３−１２３２２１号公報（公開日：昭和６３年５月２７日）
【００１４】
【発明が解決しようとする課題】
しかしながら、上記従来の技術では、次のような問題点を有している。
【００１５】
すなわち、最大値検出回路において、トランジスタＱＰ１〜ＱＰｎのうち、２つ以上のトランジスタに最大電圧Ｖｍａｘが印加された場合、最大電圧Ｖｍａｘが印加された２つ以上のトランジスタが共にＯＮ状態となる。
【００１６】
例えば、入力電圧ｘ１＝ｘ２＝Ｖｍａｘとすると、トランジスタＱＰ１及びＱＰ２が共にＯＮ状態となって、電流源Ｊｐ１からの電流Ｉ１は、これらの２つのトランジスタに（Ｉ１）／２ずつ流れることになる。同様に、トランジスタＱＰ１〜ＱＰ３のうち３つのトランジスタが共にＯＮ状態となると、これらのトランジスタのそれぞれに流れる電流は（Ｉ１）／３になる。
【００１７】
このように、トランジスタＱＰ１〜ＱＰｎのうちＯＮ状態にあるトランジスタに流れる各電流と、トランジスタＱｒに流れる電流（＝Ｉ１）とが異なると、トランジスタＱＰ１〜ＱＰｎ及びＱｒが同じＶＢＥ‐ＩＥ特性を持っていたとしても、トランジスタＱＰ１〜ＱＰｎのベース−エミッタ間電圧とトランジスタＱｒのベース−エミッタ間電圧とが異なることとなる。
【００１８】
従って、トランジスタＱＰ１〜ＱＰｎのうちＯＮ状態にあるトランジスタのベース−エミッタ間電圧は、トランジスタＱｒのベース−エミッタ間電圧によって正しく補償されなくなる。その結果、出力電圧ｚは、Ｖｍａｘと等しくなくなるという不都合が生じる。
【００１９】
また、上記従来技術においては、出力のインピーダンスが高いため、出力負荷に対しても、入力電圧と出力電圧との間の誤差が大きくなるという不具合も招来する。
【００２０】
なお、図４の最小値検出回路においても上記と同様の不具合を招来する。
【００２１】
本発明は、上記問題点に鑑みなされたものであり、複数の入力電圧が最大値又は最小値である場合や、複数の入力電圧が最小値である場合や、出力に負荷が付属された場合に、入力電圧に対する出力電圧の誤差を小さくすることが可能な最大値検出回路及び最小値検出回路を提供することにある。
【００２２】
【課題を解決するための手段】
本発明の最大値検出回路は、上記課題を解決するために、複数の入力電圧から最大値を検出するものであって、複数の上記入力電圧をそれぞれ入力する入力トランジスタと、上記複数の入力トランジスタにそれぞれ直列に接続され、最大入力電圧が印加された入力トランジスタに接続されたものが導通状態になる一方、残余のものが非導通状態になる第１トランジスタと、上記第１トランジスタとカレントミラー回路を構成する第２トランジスタと、上記入力トランジスタと同じ電流−電圧特性を有し、上記第２トランジスタに直列に接続され、最大入力電圧が印加された入力トランジスタにおける電圧降下分を補償したものを上記最大値として出力する出力トランジスタとを備えたことを特徴としている。
【００２３】
上記の発明によれば、複数の入力電圧が複数の入力トランジスタにそれぞれ入力され、これら複数の入力電圧のうち、最大値が出力トランジスタから出力される。
【００２４】
第１トランジスタは入力トランジスタと同数設けられ、対応する入力トランジスタ及び第１トランジスタは互いに直列に接続されている。第１トランジスタと第２トランジスタとはカレントミラー回路を構成する。
【００２５】
これら複数の第１トランジスタは、最大入力電圧が印加された入力トランジスタに接続されたもののみ導通状態となる一方、最大入力電圧よりも小さい電圧が印加された残余の入力トランジスタに接続されたものは非導通状態となる。
【００２６】
導通した第１トランジスタには電流が流れ、この電流は直列に接続された入力トランジスタに流れる。これに対して、非導通の第１トランジスタには電流が流れない。このとき、導通した第１トランジスタとカレントミラー回路を構成する第２トランジスタには、第１トランジスタに流れるのと同じ電流が流れる。
【００２７】
同じ電流−電圧特性を有する入力トランジスタ及び出力トランジスタにおいて同じ電流がそれぞれに流れると、同じ電圧降下が生じる。これにより、第２トランジスタに直列に接続された出力トランジスタにおいて、最大入力電圧が印加された入力トランジスタにおける電圧降下分が補償され、補償後の電圧が最大値として出力される。
【００２８】
以上のように、上記発明によれば、複数の入力トランジスタに入力されたもののうち複数が最大入力電圧であっても、これら入力トランジスタにそれぞれ接続された第１トランジスタ及び第２トランジスタに流れる電流はカレントミラー回路構成により全て等しくなるので、最大入力電圧が印加された入力トランジスタにおける電圧降下分が第２トランジスタによって確実且つ正確に補償できる。
【００２９】
上記の最大値検出回路において、出力インピーダンスを変換するインピーダンス変換回路が更に備えられていることが好ましい。この場合、出力負荷に対しても、入力電圧と出力電圧の誤差を低減することができる。
【００３０】
つまり、最大値検出回路の出力に負荷が接続されて出力電圧が降下しても、出力インピーダンスの変換により電圧降下が補償される。また、同様に、出力電圧が上昇しても、電圧上昇が補償される。
【００３１】
上記最大値検出回路において、前記の第１及び第２トランジスタはＰＮＰトランジスタであり、前記の入力及び出力トランジスタはＮＰＮトランジスタであり、前記入力トランジスタの各エミッタと前記出力トランジスタのエミッタとは互いに接続され、直列に接続された前記の第１トランジスタ及び前記の入力トランジスタは、この順に電源とグランドとの間に接続されており、前記の入力トランジスタと前記の第１トランジスタとの接続点の電圧に応じて前記の第１トランジスタを導通状態又は非導通状態に制御する第１トランジスタ制御回路を更に備え、上記の第１トランジスタ制御回路は、上記接続点の電圧が降下したときにのみ前記第１トランジスタのベースから電流を吸引することが好ましい。
【００３２】
この場合、直列に接続された第１トランジスタ及び入力トランジスタの接続点の電圧は、入力トランジスタが導通状態にあるか又は非導通状態にあるかに応じて変化する。
【００３３】
具体的には、入力トランジスタに最大入力電圧が印加されると、入力トランジスタが導通状態になる。入力トランジスタはグランド側に設けられているので、上記接続点の電圧は降下する。これに伴って、第１トランジスタ制御回路によって、第１トランジスタのベースから電流が吸引される。これにより、この入力トランジスタに直列に接続された第１トランジスタは導通状態になる。
【００３４】
これに対して、入力トランジスタに最大入力電圧よりも低い電圧が印加されると、入力トランジスタが非導通状態になるので、上記接続点の電圧は電源に近い電圧になる。このとき、第１トランジスタ制御回路によって、第１トランジスタのベースから電流が吸引されることはない。これにより、この入力トランジスタに直列に接続された第１トランジスタは非導通状態になる。
【００３５】
上記のような第１トランジスタ制御回路は、簡単な構成により実現でき、最大入力電圧が印加されない入力トランジスタに接続された第１トランジスタを確実に非導通状態にできる。
【００３６】
上記最大値検出回路において、前記の第１及び第２トランジスタはＰチャンネルのＭＯＳトランジスタであり、前記の入力及び出力トランジスタはＮチャンネルのＭＯＳトランジスタであり、前記入力トランジスタの各ソースと前記出力トランジスタのソースとは互いに接続され、直列に接続された前記の第１トランジスタ及び前記の入力トランジスタは、この順に電源とグランドとの間に接続されており、前記の入力トランジスタと前記の第１トランジスタとの接続点の電圧に応じて前記の第１トランジスタを導通状態又は非導通状態に制御する第１トランジスタ制御回路を更に備え、上記の第１トランジスタ制御回路は、最大入力電圧が前記入力トランジスタに印加されたときにのみ前記第１トランジスタのゲートにしきい電圧を印加する構成でもよい。
【００３７】
この場合も、直列に接続された第１トランジスタ及び入力トランジスタの接続点の電圧は、入力トランジスタが導通状態にあるか又は非導通状態にあるかに応じて変化する。
【００３８】
具体的には、入力トランジスタに最大入力電圧が印加されると、入力トランジスタが導通状態になる。入力トランジスタはグランド側に設けられているので、上記接続点の電圧は降下する。これに伴って、第１トランジスタ制御回路によって、第１トランジスタのゲートへしきい電圧が供給される。これにより、この入力トランジスタに直列に接続された第１トランジスタは導通状態になる。
【００３９】
これに対して、入力トランジスタに最大入力電圧よりも低い電圧が印加されると、入力トランジスタが非導通状態になるので、上記接続点の電圧は電源に近い電圧になる。このとき、第１トランジスタ制御回路によって、第１トランジスタのゲートへしきい電圧が供給されることはない。これにより、この入力トランジスタに直列に接続された第１トランジスタは非導通状態になる。
【００４０】
上記のような第１トランジスタ制御回路は、簡単な構成により実現でき、最大入力電圧が印加されない入力トランジスタに接続された第１トランジスタを確実に非導通状態にできる。
【００４１】
本発明に係る最小値検出回路は、上記の課題を解決するために、複数の入力電圧から最小値を検出する最小値検出回路であって、複数の上記入力電圧をそれぞれ入力する入力トランジスタと、上記の複数の入力トランジスタにそれぞれ直列に接続され、最小入力電圧が印加された入力トランジスタに接続されたものが導通状態になる一方、残余のものが非導通状態になる第１トランジスタと、上記第１トランジスタとカレントミラー回路を構成する第２トランジスタと、上記入力トランジスタと同じ電流−電圧特性を有し、上記第２トランジスタに直列に接続され、最小入力電圧が印加された入力トランジスタにおける電圧降下分を補償したものを上記最小値として出力する出力トランジスタとを備えたことを特徴としている。
【００４２】
上記の発明によれば、複数の入力電圧が複数の入力トランジスタにそれぞれ入力され、これら複数の入力電圧のうち、最小値が出力トランジスタから出力される。
【００４３】
第１トランジスタは入力トランジスタと同数設けられ、対応する入力トランジスタ及び第１トランジスタは互いに直列に接続されている。第１トランジスタと第２トランジスタとはカレントミラー回路を構成する。
【００４４】
これら複数の第１トランジスタは、最小入力電圧が印加された入力トランジスタに接続されたもののみ導通状態となる一方、最小入力電圧よりも大きい電圧が印加された残余の入力トランジスタに接続されたものは非導通状態となる。
【００４５】
導通した第１トランジスタには電流が流れ、この電流は直列に接続された入力トランジスタにも流れる。これに対して、非導通の第１トランジスタには電流が流れない。このとき、導通した第１トランジスタとカレントミラー回路を構成する第２トランジスタには、第１トランジスタに流れるのと同じ電流が流れる。
【００４６】
同じ電流−電圧特性を有する入力トランジスタ及び出力トランジスタにおいて同じ電流がそれぞれに流れると、同じ電圧降下が生じる。これにより、第２トランジスタに直列に接続された出力トランジスタにおいて、最小入力電圧が印加された入力トランジスタにおける電圧降下分が補償され、補償後の電圧が最小値として出力される。
【００４７】
以上のように、上記発明によれば、複数の入力トランジスタに入力されたもののうち複数が最小入力電圧であっても、これら入力トランジスタにそれぞれ接続された第１トランジスタ及び第２トランジスタに流れる電流はカレントミラー回路構成により全て等しくなるので、最小入力電圧が印加された入力トランジスタにおける電圧降下分が第２トランジスタによって確実且つ正確に補償できる。
【００４８】
上記の最小値検出回路において、出力インピーダンスを変換するインピーダンス変換回路を更に備えていることが好ましい。この場合、出力負荷に対しても、入力電圧と出力電圧の誤差を低減することができる。
【００４９】
つまり、最大値検出回路の出力に負荷が接続されて出力電圧が降下しても、出力インピーダンスの変換により電圧降下が補償される。また、同様に、出力電圧が上昇しても、電圧上昇が補償される。
【００５０】
上記の最小値検出回路において、前記の第１及び第２トランジスタはＮＰＮトランジスタであり、前記の入力及び出力トランジスタはＰＮＰトランジスタであり、前記入力トランジスタの各エミッタと前記出力トランジスタのエミッタとは互いに接続され、直列に接続された前記の第１トランジスタ及び前記の入力トランジスタは、この順にグランドと電源との間に接続されており、前記の入力トランジスタと前記の第１トランジスタとの接続点の電圧に応じて前記の第１トランジスタを導通状態又は非導通状態に制御する第１トランジスタ制御回路を更に備え、上記の第１トランジスタ制御回路は、最小入力電圧が前記入力トランジスタに印加されたときにのみ前記第１トランジスタのベースへ電流を供給することが好ましい。
【００５１】
この場合、直列に接続された第１トランジスタ及び入力トランジスタの接続点の電圧は、入力トランジスタが導通状態にあるか又は非導通状態にあるかに応じて変化する。
【００５２】
具体的には、入力トランジスタに最小入力電圧が印加されると、入力トランジスタが導通状態になる。入力トランジスタは電源側に設けられているので、上記接続点の電圧は上昇する。これに伴って、第１トランジスタ制御回路によって、第１トランジスタのベースへ電流が供給される。これにより、この入力トランジスタに直列に接続された第１トランジスタは導通状態になる。
【００５３】
これに対して、入力トランジスタに最小入力電圧よりも大きい電圧が印加されると、入力トランジスタが非導通状態になるので、上記接続点の電圧はグランドに近い電圧になる。このとき、第１トランジスタ制御回路によって、第１トランジスタのベースへ電流が供給されることはない。これにより、この入力トランジスタに直列に接続された第１トランジスタは非導通状態になる。
【００５４】
上記のような第１トランジスタ制御回路は、簡単な構成により実現でき、最大入力電圧が印加されない入力トランジスタに接続された第１トランジスタを確実に非導通状態にできる。
【００５５】
上記の最小値検出回路において、前記の第１及び第２トランジスタはＮチャンネルのＭＯＳトランジスタであり、前記の入力及び出力トランジスタはＰチャンネルのＭＯＳトランジスタであり、前記入力トランジスタの各ソースと前記出力トランジスタのソースとは互いに接続され、直列に接続された前記の第１トランジスタ及び前記の入力トランジスタは、この順にグランドと電源との間に接続されており、前記の入力トランジスタと前記の第１トランジスタとの接続点の電圧に応じて前記の第１トランジスタを導通状態又は非導通状態に制御する第１トランジスタ制御回路を更に備え、上記の第１トランジスタ制御回路は、最小入力電圧が前記入力トランジスタに印加されたときにのみ前記第１トランジスタのゲートにしきい電圧を印加する構成でもよい。
【００５６】
この場合も、直列に接続された第１トランジスタ及び入力トランジスタの接続点の電圧は、入力トランジスタが導通状態にあるか又は非導通状態にあるかに応じて変化する。
【００５７】
具体的には、入力トランジスタに最小入力電圧が印加されると、入力トランジスタが導通状態になる。入力トランジスタは電源側に設けられているので、上記接続点の電圧は上昇する。これに伴って、第１トランジスタ制御回路によって、第１トランジスタのゲートへしきい電圧が供給される。これにより、この入力トランジスタに直列に接続された第１トランジスタは導通状態になる。
【００５８】
これに対して、入力トランジスタに最小入力電圧よりも大きい電圧が印加されると、入力トランジスタが非導通状態になるので、上記接続点の電圧はグランドに近い電圧になる。このとき、第１トランジスタ制御回路によって、第１トランジスタのゲートへしきい電圧が供給されることはない。これにより、この入力トランジスタに直列に接続された第１トランジスタは非導通状態になる。
【００５９】
上記のような第１トランジスタ制御回路は、簡単な構成により実現でき、最大入力電圧が印加されない入力トランジスタに接続された第１トランジスタを確実に非導通状態にできる。
【００６０】
【発明の実施の形態】
本発明の実施の一形態について図１及び図２に基づいて説明すれば、以下のとおりである。
【００６１】
まず、本発明に係る最大値検出回路について、図１を参照しながら、以下に詳細に説明する。
【００６２】
図１は、バイポーラトランジスタを使用して構成した３入力１出力の最大値検出回路の構成例を示す回路図である。入力電圧をｘ１、ｘ２、及びｘ３とし、出力電圧をｚとすると、この回路は、入力電圧をｘ１〜ｘ３のうちで最も大きい入力電圧に等しい出力電圧ｚを生成する。
【００６３】
この最大値検出回路は、入力電圧ｘ１〜ｘ３がそれぞれのベースに印加されるトランジスタＱ１１〜Ｑ１３（ＮＰＮトランジスタ）、トランジスタＱ１１〜Ｑ１３のうちＯＮ状態にあるトランジスタのエミッタ電圧に含まれるベース−エミッタ間電圧（ＶＢＥ）を補償するためのトランジスタＱ１ｒ（ＮＰＮトランジスタ）、トランジスタＱ１１〜Ｑ１３及びＱ１ｒを電流駆動するための電流源Ｊｔ、ならびにトランジスタＱ１１〜Ｑ１３のうちでＯＮ状態にあるトランジスタ及びトランジスタＱ１ｒに同じ大きさの電流を供給するためのトランジスタＱ２１〜Ｑ２３及びＱ２ｒ（ＰＮＰトランジスタ）、トランジスタＱ２１〜Ｑ２３からベース電流を吸引するか否かを制御するためのトランジスタＱ３１〜Ｑ３３（ＮＰＮトランジスタ）、トランジスタＱ３１〜Ｑ３３を電流駆動するための電流源Ｊ１〜Ｊ３、トランジスタＱ２１〜Ｑ２３からベース電流を吸引するためのトランジスタＱ４１〜Ｑ４３（ＰＮＰトランジスタ）、及び出力インピーダンスを変換するためのインピーダンス変換回路（図１中のＦ参照）から構成されている。
【００６４】
上記のインピーダンス変換回路は、トランジスタＱａ（ＮＰＮトランジスタ）、トランジスタＱａを駆動するための電流源Ｊａ、トランジスタＱｂ（ＰＮＰトランジスタ）、及びトランジスタＱｂを駆動するための電流源Ｊｂから構成されている。
【００６５】
トランジスタＱ１１〜Ｑ１３及びＱ１ｒはエミッタが相互に結合され、これらのエミッタは電流源Ｊｔに接続されている。このトランジスタＱ１ｒのベース電圧が出力電圧ｚとなる。トランジスタＱ１ｒのベースは、インピーダンス変換回路内のトランジスタＱｂのエミッタとも接続されている。
【００６６】
トランジスタＱ２１〜Ｑ２３及びＱ２ｒのエミッタは相互に結合され、これらのエミッタは電源ＶＣＣに接続されている。トランジスタＱ３１〜Ｑ３３において、各ベースはトランジスタＱ２１〜Ｑ２３の各コレクタ（すなわち、トランジスタＱ１１〜Ｑ１３の各コレクタ）へ接続され、各コレクタはＶＣＣに接続され、各エミッタは電流源Ｊ１〜Ｊ３にそれぞれ接続されている。
【００６７】
トランジスタＱ２１〜Ｑ２３からベース電流をそれぞれ吸引するトランジスタＱ４１〜Ｑ４３において、各ベースは、トランジスタＱ３１〜Ｑ３３の各エミッタに接続され、各エミッタはトランジスタＱ２１〜Ｑ２３の各ベースに接続され、各コレクタはＧＮＤへ接続されている。
【００６８】
トランジスタＱ２１〜Ｑ２３及びＱ２ｒはカレントミラー回路を構成している。トランジスタＱ２１〜Ｑ２３はこのカレントミラー回路の入力側を構成し、トランジスタＱ２ｒはこのカレントミラーの出力側を構成している。
【００６９】
ここで、上記の最大値検出回路の動作を説明する。トランジスタＱ１１〜Ｑ１３の各ベースに入力電圧ｘ１〜ｘ３が印加されると、入力電圧ｘ１〜ｘ３のうちで最大値（Ｖｍａｘとする）が印加されたトランジスタがＯＮ状態となる。
【００７０】
説明の便宜上、入力電圧ｘ１としてＶｍａｘが印加されているとする。Ｖｍａｘより小さい入力電圧ｘ２及びｘ３がそれぞれ印加されたトランジスタＱ１２及びＱ１３はいずれもＯＦＦ状態となる。これに伴って、トランジスタＱ３２及びＱ３３のベース電圧が上昇し、トランジスタＱ３２及びＱ３３はＯＮ状態となる。これにより、トランジスタＱ４２及びＱ４３のベース電圧はそれぞれ上昇し、トランジスタＱ４２及びＱ４３はＯＦＦ状態となるので、トランジスタＱ２２及びＱ２３のベースから電流は吸引されない。従って、トランジスタＱ２２及びＱ２３からは電流は供給されない。
【００７１】
一方、入力電圧ｘ１としてＶｍａｘが印加されているので、トランジスタＱ１１がＯＮ状態（導通状態）となり、トランジスタＱ３１のベース電圧が低下し、トランジスタＱ３１はＯＦＦ状態（非導通状態）となる。
【００７２】
これに伴って、トランジスタＱ４１のベース電圧は低下し、トランジスタＱ４１はＯＮ状態となるので、トランジスタＱ２１のベースから電流が吸引される。従って、トランジスタＱ２１から電流（Ｉ１とする）が供給されてトランジスタＱ１１に流れる。
【００７３】
ＯＮ状態となったトランジスタＱ１１のエミッタには、この入力電圧値Ｖｍａｘからベース−エミッタ間電圧（ＶＢＥ１とする）を差し引いた電圧Ｖ０１＝（Ｖｍａｘ−ＶＢＥ１）が現れる。トランジスタＱ１１〜Ｑ１３の各エミッタとトランジスタＱ１ｒのエミッタの電圧は、それぞれ電圧Ｖ０１となる。
【００７４】
トランジスタＱ１ｒのベースには、電圧Ｖ０１にトランジスタＱ１ｒのベース−エミッタ間電圧（ＶＢＥ２とする）を加えた電圧（Ｖ０１＋ＶＢＥ２）が現れ、この電圧が出力電圧ｚとなる。すなわち、出力電圧ｚ＝Ｖ０１＋ＶＢＥ２で表される。
【００７５】
トランジスタＱ１１〜Ｑ１３およびＱ１ｒが全く同一のＶＢＥ（ベース−エミッタ間電圧）−ＩＥ（エミッタ電流）特性を持っているとすれば，エミッタ電流（Ｉ１とする）と、トランジスタＱ１ｒのエミッタ電流（Ｉ２とする）とが等しいときに、ＶＢＥ１とＶＢＥ２とは等しくなる。従って、このとき、出力電圧ｚは次のようになる。
【００７６】
ｚ＝Ｖ０１＋ＶＢＥ２＝Ｖｍａｘ−ＶＢＥ１＋ＶＢＥ２＝Ｖｍａｘ ・・・・ （１）
すなわち、出力電圧ｚは、入力電圧ｘ１〜ｘ３のうち最も大きな電圧値Ｖｍａｘと等しくなる。このようにトランジスタＱ１ｒは、入力電圧ｘ１〜ｘ３が与えられるトランジスタＱ１１〜Ｑ１３のベース−エミッタ間電圧ＶＢＥ１の誤差を補償する回路として働く。
【００７７】
トランジスタＱ１１〜Ｑ１３のベース−エミッタ間電圧ＶＢＥ１が完全に補償されるのは、ＶＢＥ１＝ＶＢＥ２のときである。上述したようにトランジスタＱ１１〜Ｑ１３及びＱ１ｒが全く同一のＶＢＥ−ＩＥ特性を持っていたとしても、Ｉ１≠Ｉ２のときには、従来技術欄で述べたようにＶＢＥ１≠ＶＢＥ２となり、電圧ＶＢＥ１の誤差は完全に補償されない。このようなエミッタ電流の相違が生じないようにする回路がトランジスタＱ２１〜Ｑ２３及びＱ２ｒによって構成されるカレントミラー回路である。
【００７８】
上記カレントミラー回路を設けることによって、トランジスタＱ１１に流れる電流Ｉ１とトランジスタＱ１ｒに流れる電流Ｉ２とは等しくなる。従って、トランジスタＱ１１のベース−エミッタ間電圧ＶＢＥ１とトランジスタＱ１ｒのベース−エミッタ間電圧ＶＢＥ２とは等しくなり、電圧ＶＢＥ１の誤差はトランジスタＱ１ｒの電圧ＶＢＥ２によって補償される。なお、入力電圧ｘ２及びｘ３が最大の場合も同様であるので、説明を省略する。
【００７９】
ところで、出力ｚに液晶等の負荷が接続され、この負荷により出力電圧が降下した場合、トランジスタＱ１ｒのベース−エミッタ間電圧は低下する。これに伴って、トランジスタＱ２ｒから供給される電流はトランジスタＱａに流れるので、トランジスタＱａがＯＮ状態となる。トランジスタＱａのエミッタ電圧が上昇するのに伴って、トランジスタＱｂはＯＦＦ状態となり、トランジスタＱｂのエミッタ電圧が上昇する。このようにして、出力電圧ｚの電圧降下が補償される。
【００８０】
これに対して、出力電圧ｚの電圧が上昇した場合、トランジスタＱ１ｒのベース−エミッタ間電圧は上昇する。これに伴って、トランジスタＱａのベース電圧が降下し、トランジスタＱａがＯＦＦ状態となる。これにより、トランジスタＱａのエミッタ電圧が降下するので、トランジスタＱｂはＯＮ状態となり、トランジスタＱｂのエミッタ電圧が降下する。このようにして、出力電圧ｚの電圧上昇が補償される。
【００８１】
ここで、入力電圧ｘ１〜ｘ３のうち２つがＶｍａｘに等しい電圧値の場合について説明する。
【００８２】
たとえば、入力電圧ｘ１及びｘ２がいずれもｘ３よりも大きく（ｘ１，ｘ２＞ｘ３）、かつｘ１及びｘ２としてＶｍａｘが印加された場合（ｘ１≒ｘ２）、トランジスタＱ１１及びＱ１２が共にＯＮ状態となる。Ｖｍａｘより小さい電圧が印加されたトランジスタＱ１３はＯＦＦ状態となり、トランジスタＱ３３のベース電圧が上昇するのに伴って、トランジスタＱ３３はＯＮ状態となる。このため、トランジスタＱ４３のベース電圧は上昇し、トランジスタＱ４３はＯＦＦ状態となり、トランジスタＱ２３のベースから電流は吸引されることはない。
【００８３】
従って、トランジスタＱ２３からは電流は供給されない。入力電圧ｘ１及びｘ２としてＶｍａｘが印加されているので、トランジスタＱ１１及びＱ１２がＯＮ状態となる。これに伴って、トランジスタＱ３１及びＱ３２のベース電圧がそれぞれ低下し、トランジスタＱ３１及びＱ３２は共にＯＦＦ状態となる。
【００８４】
このため、トランジスタＱ４１及びＱ４２のベース電圧はそれぞれ低下し、トランジスタＱ４１及びＱ４２は共にＯＮ状態となり、トランジスタＱ２１及びＱ２２のベースから電流が吸引される。その結果、トランジスタＱ２１及びＱ２２から電流が供給され、トランジスタＱ１１及びＱ１２をそれぞれ流れる。また、入力電圧ｘ１とｘ２がほぼ等しいので、トランジスタＱ２１及びＱ２２から供給される電流もほぼ等しくなる。
【００８５】
トランジスタＱ２１、Ｑ２２、及びＱ２ｒがカレントミラー回路を構成するので、トランジスタＱ２ｒからもほぼ同じ電流が供給されることになる。従って、トランジスタＱ１１及びＱ１２のベース−エミッタ間電圧はトランジスタＱ１ｒのベース−エミッタ間電圧によって補償される。
【００８６】
このように、トランジスタＱ１１、Ｑ１２、及びＱ１ｒにはほぼ同じ電流が流れるため、ベース−エミッタ間電圧が同じとなり、適切な上記補償が行われる。入力電圧ｘ１〜ｘ３がｘ２≒ｘ３＞ｘ１またはｘ３≒ｘ１＞ｘ２の場合においても同様の結果になるので、詳細な説明を省略する。
【００８７】
ここで、入力電圧ｘ１〜ｘ３として全てＶｍａｘが印加された場合について説明する。この場合、トランジスタＱ１１〜Ｑ１３がＯＮ状態となる。これに伴って、トランジスタＱ３１〜Ｑ３３のベース電圧がそれぞれ低下し、トランジスタＱ３１〜Ｑ３３は共にＯＦＦ状態となる。
【００８８】
このため、トランジスタＱ４１〜Ｑ４３のベース電圧はそれぞれ低下し、トランジスタＱ４１〜Ｑ４３は共にＯＮ状態となり、トランジスタＱ２１〜Ｑ２３のベースから電流がそれぞれ吸引される。その結果、トランジスタＱ２１〜Ｑ２３から電流が供給され、トランジスタＱ１１〜Ｑ１３をそれぞれ流れる。
【００８９】
トランジスタＱ２１、Ｑ２２、Ｑ２３、及びＱ２ｒがカレントミラー回路を構成するので、トランジスタＱ２ｒからもほぼ同じ電流が供給されることになる。従って、トランジスタＱ１１〜Ｑ１３のベース−エミッタ間電圧はトランジスタＱ１ｒのベース−エミッタ間電圧によって補償される。
【００９０】
なお、以上の説明においては、３入力の場合（入力電圧ｘ１〜ｘ３）について説明したが、本発明はこれに限定されるものではなく、図１中Ｅ１〜Ｅ３で示すユニットを入力数に応じて設けることによって、任意の入力数に対応可能である。そして、任意の入力数にＶｍａｘが入力されても適切に動作する。
【００９１】
また、図１中Ｅ１、Ｅ２、及びＥ３で示すユニットは、図１に示す回路構成に限定されるものではなく、接続点（トランジスタＱ２１、Ｑ２２、及びＱ２３と、トランジスタＱ１１、Ｑ１２、及びＱ１３との各接続点）の電圧が降下したときにのみトランジスタＱ２１、Ｑ２２、及びＱ２３のベースからそれぞれ電流を吸引する構成であればよい。
【００９２】
ここで、本発明に係る最小値検出回路について、図２を参照しながら、以下に説明する。
【００９３】
図２は、バイポーラトランジスタを使用して構成した３入力１出力の最小値検出回路の構成例を示す回路図である。
【００９４】
入力電圧をｘ１、ｘ２、及びｘ３とし、出力電圧をｚとすると、この最小値検出回路は、入力電圧ｘ１〜ｘ３のうちで最も小さい入力電圧に等しい出力電圧ｚを生成する。
【００９５】
この最小値検出回路は、入力電圧ｘ１〜ｘ３がそれぞれのベースに印加されるトランジスタＱ５１〜Ｑ５３（ＰＮＰトランジスタ）、トランジスタＱ５１〜Ｑ５３のうちＯＮ状態にあるトランジスタのエミッタ電圧に含まれるベース−エミッタ間電圧ＶＢＥを補償するためのトランジスタＱ５ｒ（ＰＮＰトランジスタ）、トランジスタＱ５１〜Ｑ５３及びＱ５ｒを電流駆動するための電流源Ｊｔ、ならびにトランジスタＱ５１〜Ｑ５３のうちでＯＮ状態にあるトランジスタ及びＱ５ｒから同じ大きさの電流を吸引するためのトランジスタＱ６１〜Ｑ６３及びＱ６ｒ（ＮＰＮトランジスタ）、トランジスタＱ６１〜Ｑ６３へベース電流を供給するか否かを制御するためのトランジスタＱ７１〜Ｑ７３（ＰＮＰトランジスタ）、トランジスタＱ７１〜Ｑ７３を電流駆動するための電流源Ｊ４〜Ｊ６、トランジスタＱ６１〜Ｑ６３へベース電流を供給するためのトランジスタＱ８１〜Ｑ８３（ＮＰＮトランジスタ）、出力インピーダンスを変換するためのインピーダンス変換回路から構成されている。
【００９６】
上記のインピーダンス変換回路は、トランジスタＱｃ（ＰＮＰトランジスタ）、トランジスタＱｃを駆動する為の電流源Ｊｃ、トランジスタＱｄ（ＮＰＮトランジスタ）、及びトランジスタＱｄを駆動する為の電流源Ｊｄから構成されている。トランジスタＱ５１〜Ｑ５３及びＱ５ｒはエミッタが相互に結合され、これらのエミッタは電流源Ｊｔに接続されている。このトランジスタＱ５ｒのベース電圧が出力電圧ｚとなる。トランジスタＱ５ｒのベースは、インピーダンス変換回路内のトランジスタＱｄのエミッタとも接続されている。
【００９７】
トランジスタＱ６１〜Ｑ６３及びＱ６ｒのエミッタは相互に結合され、これらのエミッタはＧＮＤに接続されている。トランジスタＱ７１〜Ｑ７３において、ベースはトランジスタＱ６１〜Ｑ６３のコレクタ（すなわち、トランジスタＱ５１〜Ｑ５３のコレクタ）へ接続され、コレクタはＧＮＤに接続され、エミッタは電流源Ｊ４〜Ｊ６に接続されている。
【００９８】
トランジスタＱ６１〜Ｑ６３のベース電流を供給するトランジスタＱ８１〜Ｑ８３において、ベースはトランジスタＱ７１〜Ｑ７３のエミッタに接続され、エミッタはトランジスタＱ６１〜Ｑ６３のベースに接続され、コレクタは電源ＶＣＣへ接続されている。
【００９９】
トランジスタＱ６１〜Ｑ６３及びＱ６ｒは、カレントミラー回路を構成している。トランジスタＱ６１〜Ｑ６３はこのカレントミラー回路の入力側を構成し、トランジスタＱ６ｒはこのカレントミラーの出力側を構成している。
【０１００】
ここで、上記の最小値検出回路の動作について説明する。トランジスタＱ５１〜Ｑ５３の各ベースに入力電圧ｘ１〜ｘ３が与えられると、入力電圧ｘ１〜ｘ３のうちで最も小さい電圧（Ｖｍｉｎとする）が与えられたトランジスタがＯＮ状態となる。
【０１０１】
説明の便宜上、入力電圧ｘ１としてＶｍｉｎが印加されているとする。Ｖｍｉｎより大きい入力電圧ｘ２及びｘ３がそれぞれ印加されたトランジスタＱ５２及びＱ５３はいずれもＯＦＦ状態となる。トランジスタＱ７２及びＱ７３のベース電圧が降下することにより、トランジスタＱ７２及びＱ７３はＯＮ状態となる。
【０１０２】
これに伴って、トランジスタＱ８２及びＱ８３のベース電圧は降下し、トランジスタＱ８２及びＱ８３はＯＦＦ状態となり、トランジスタＱ６２及びＱ６３のベースへ電流は供給されない。従ってトランジスタＱ６２、Ｑ６３へ電流が供給されない。
【０１０３】
これに対して、入力電圧ｘ１としてＶｍｉｎが印加されているので、トランジスタＱ５１がＯＮ状態となり、トランジスタＱ７１のベース電圧が上昇し、トランジスタＱ７１はＯＦＦ状態となる。これに伴って、トランジスタＱ８１のベース電圧は上昇し、トランジスタＱ８１はＯＮ状態となるので、トランジスタＱ６１のベースへ電流が供給される。
【０１０４】
これにより、トランジスタＱ６１から電流（Ｉ３とする）が吸引され、トランジスタＱ５１に流れる。ＯＮ状態となったトランジスタＱ５１のエミッタには、この入力電圧Ｖｍｉｎにベース−エミッタ間電圧（ＶＢＥ３とする）を加えた電圧Ｖ０３＝（Ｖｍｉｎ＋ＶＢＥ３）が現れる。
【０１０５】
トランジスタＱ５１〜Ｑ５３のエミッタとトランジスタＱ５ｒのエミッタの電圧は、上記の電圧Ｖ０３となる。トランジスタＱ５ｒのベースには、電圧Ｖ０３からトランジスタＱ５ｒのベース−エミッタ間電圧（ＶＢＥ４とする）を差し引いた電圧（Ｖ０３−ＶＢＥ４）が現れ、これが出力電圧ｚとなる。すなわち、出力電圧ｚ＝Ｖ０３−ＶＢＥ４となる。
【０１０６】
トランジスタＱ５１〜Ｑ５３、及びＱ５ｒが全く同一のＶＢＥ−ＩＥ特性を持っているとすれば，エミッタ電流（Ｉ３とする）と、トランジスタＱ５ｒのエミッタ電流（Ｉ４とする）とが等しいときに、ＶＢＥ３とＶＢＥ４とは等しくなる。従って出力電圧ｚは次のようになる。
【０１０７】
ｚ＝Ｖ０３−ＶＢＥ４＝（Ｖｍｉｎ＋ＶＢＥ３）−ＶＢＥ４＝Ｖｍｉｎ ・・・・ （２）
すなわち、出力電圧ｚは、入力電圧ｘ１〜ｘ３のうち最も小さな入力電圧Ｖｍｉｎと等しくなる。このようにトランジスタＱ５ｒは、入力電圧が印加されるトランジスタＱ５１〜Ｑ５３のベース−エミッタ間電圧ＶＢＥ３の誤差を補償する回路として働く。なお、トランジスタＱ５１〜Ｑ５３のベース−エミッタ間電圧ＶＢＥ３が完全に補償されるのは、ＶＢＥ３＝ＶＢＥ４の時である。
【０１０８】
上述したようにトランジスタＱ５１〜Ｑ５３及びＱ５ｒが全く同一のＶＢＥ−ＩＥ特性を持っていたとしても、Ｉ３≠Ｉ４のときには、従来技術欄で述べたようにＶＢＥ３≠ＶＢＥ４となり、電圧ＶＢＥ３の誤差は完全に補償されない。
【０１０９】
このようなエミッタ電流の相違が生じないようにする回路がトランジスタＱ６１〜Ｑ６３及びＱ６ｒによって構成されるカレントミラー回路である。これにより、トランジスタＱ５１に流れる電流Ｉ３と、トランジスタＱ５ｒに流れる電流Ｉ４は等しくなる。従って、トランジスタＱ５１のベース−エミッタ間電圧ＶＢＥ３とトランジスタＱ５ｒのベース−エミッタ間電圧ＶＢＥ４とは等しくなり、電圧ＶＢＥ３の誤差はトランジスタＱ５ｒの電圧ＶＢＥ４によって補償される。入力電圧ｘ２及びｘ３が最小の場合も同様であるので、詳細な説明を省略する。
【０１１０】
ところで、出力ｚに負荷が接続され出力電圧が降下した場合、トランジスタＱ５ｒのベース−エミッタ間電圧は低下する。これによりトランジスタＱｃのベース電圧は上昇し、トランジスタＱｃがＯＦＦ状態となり、トランジスタＱｃのエミッタ電圧が上昇することにより、トランジスタＱｄはＯＮ状態となり、トランジスタＱｄのエミッタ電圧が上昇することによって、出力電圧ｚの電圧降下が補償される。
【０１１１】
これに対して、出力電圧ｚの電圧が上昇した場合、トランジスタＱ５ｒのベース−エミッタ間電圧は上昇する。これによりトランジスタＱｃのベース電圧が降下するため、トランジスタＱｃがＯＮ状態となる。これに伴って、トランジスタＱｃのエミッタ電圧が降下し、トランジスタＱｄはＯＦＦ状態となり、トランジスタＱｄのエミッタ電圧が降下する。このようにして、出力電圧ｚの電圧上昇が補償される。
【０１１２】
ここで、入力電圧ｘ１〜ｘ３のうち２つがＶｍｉｎに等しい電圧値の場合について説明する。
【０１１３】
たとえば、入力電圧ｘ１及びｘ２がｘ３よりも小さく（ｘ１，ｘ２＜ｘ３）、かつｘ１とｘ２がほぼ等しい（ｘ１≒ｘ２）場合には、トランジスタＱ５１及びＱ５２がＯＮ状態となる。Ｖｍｉｎより大きい入力電圧ｘ３が印加されたトランジスタＱ５３は、ＯＦＦ状態となる。トランジスタＱ７３のベース電圧が降下することにより、トランジスタＱ７３はＯＮ状態となる。
【０１１４】
これに伴って、トランジスタＱ８３のベース電圧は降下し、トランジスタＱ８３はＯＦＦ状態となり、トランジスタＱ６３のベースへ電流は供給されない。従って、トランジスタＱ６３からは電流が吸引されない。入力電圧ｘ１及びｘ２としてＶｍｉｎが印加されているので、トランジスタＱ５１及びＱ５２がＯＮ状態となり、トランジスタＱ７１及びＱ７２のベース電圧が上昇し、トランジスタＱ７１及びＱ７２は共にＯＦＦ状態となる。
【０１１５】
これにより、トランジスタＱ８１、Ｑ８２のベース電圧は上昇し、トランジスタＱ８１及びＱ８２は共にＯＮ状態となり、トランジスタＱ６１及びＱ６２のベースへ電流をそれぞれ供給する。従って、トランジスタＱ６１及びＱ６２から電流が吸引され、トランジスタＱ５１及びＱ５２に電流がそれぞれ流れる。また、入力電圧ｘ１とｘ２がほぼ等しいので、トランジスタＱ６１及びＱ６２から吸引される電流もほぼ等しくなる。
【０１１６】
トランジスタＱ６１、Ｑ６２及びＱ６ｒはカレントミラー回路を構成するので、トランジスタＱ６ｒからもほぼ同じ電流が吸引されることになる。従って、トランジスタＱ５１及びＱ５２のベース−エミッタ間電圧はトランジスタＱ５ｒのベース−エミッタ間電圧によって補償される。入力電圧がｘ２≒ｘ３＜ｘ１またはｘ３≒ｘ１＜ｘ２の場合においても同様であるので、詳細な説明を省略する。
【０１１７】
ここで、入力電圧ｘ１〜ｘ３として全てＶｍｉｎが印加された場合について説明する。この場合、トランジスタＱ５１〜Ｑ５３がＯＮ状態となる。これに伴って、トランジスタＱ７１〜Ｑ７３のベース電圧がそれぞれ上昇し、トランジスタＱ７１〜Ｑ７３は共にＯＦＦ状態となる。
【０１１８】
このため、トランジスタＱ８１〜Ｑ８３のベース電圧はそれぞれ上昇し、トランジスタＱ８１〜Ｑ８３は共にＯＮ状態となり、トランジスタＱ６１〜Ｑ６３のベースへ電流がそれぞれ供給される。その結果、トランジスタＱ６１〜Ｑ６３から電流が吸引され、トランジスタＱ５１〜Ｑ５３に電流が流れる。
【０１１９】
トランジスタＱ６１、Ｑ６２、Ｑ６３、及びＱ６ｒがカレントミラー回路を構成するので、トランジスタＱ６ｒにもほぼ同じ電流が流れることになる。従って、トランジスタＱ５１〜Ｑ５３のベース−エミッタ間電圧はトランジスタＱ５ｒのベース−エミッタ間電圧によって補償される。
【０１２０】
なお、以上の説明においては、３入力の場合（入力電圧ｘ１〜ｘ３）について説明したが、本発明はこれに限定されるものではなく、図１中Ｅ４〜Ｅ６で示すユニットを入力数に応じて設けることによって、任意の入力数に対応可能である。そして、任意の入力数にＶｍｉｎが入力されても適切に動作する。
【０１２１】
また、図２中Ｅ４、Ｅ５、及びＥ６で示すユニットは、図２に示す構成に限定されるものではなく、接続点（トランジスタＱ５１、Ｑ５２、及びＱ５３と、トランジスタＱ６１、Ｑ６２、及びＱ６３との各接続点）の電圧が上昇したときにのみトランジスタＱ６１、Ｑ６２、及びＱ６３のベースへそれぞれ電流が供給される構成であればよい。
【０１２２】
また、上記最大値検出回路及び最小値検出回路は全てバイポーラトランジスタによる回路構成で説明しているが、最大値検出回路及び最小値検出回路共、ＰＮＰトランジスタをＰチャンネルのＭＯＳトランジスタに置き換え、ＮＰＮトランジスタをＮチャンネルのＭＯＳトランジスタに置き換えても、同様な動作を行うものである。この場合、ベースから電流が吸引される代わりに、ゲートへしきい電圧が供給される。
【０１２３】
本発明の最大値検出回路は、以上のように、与えられた複数の入力電圧のなかで最も大きい入力が与えられたトランジスタがＯＮ状態となるように接続されてなる比較回路と、上記比較回路のトランジスタに生じる電圧降下を補償するトランジスタを含む補償回路と、上記比較回路のトランジスタに電流を供給する第１の電流源と、上記補償回路に電流を供給する第２の電流源とからなり、上記第１及び第２の電流源がカレントミラー回路を構成し、上記第１の電流源にはベース電流制御回路を具備し、出力段にフォロワタイプの増幅回路を具備している。
【０１２４】
上記ベース電流制御回路は、上記比較回路のトランジスタのなかでＯＮ状態となったトランジスタに電流を供給する第１の電流源からのみベース電流を吸引し、上記比較回路のトランジスタのなかでＯＦＦ状態となったトランジスタに電流を供給する第１の電流源からはベース電流を吸引せず、飽和させることを特徴としている。
【０１２５】
上記構成によれば、入力電圧のなかで最も大きい入力が与えられたトランジスタがＯＮ状態となり、そこに接続されたベース電流制御回路がＯＮ状態となることにより、ベース電流が吸引され、ＯＮ状態となったトランジスタへ電流を供給する第１の電流源から電流が供給される。
【０１２６】
これに対して、最大のものより小さい入力電圧を与えられたトランジスタはＯＦＦ状態となり、そこに接続されたベース電流制御回路もＯＦＦ状態となることにより、ベース電流は吸引されないため、ＯＮ状態でないトランジスタの第１の電流源はＯＦＦ状態となる。第１の電流源と上記補償回路に電流を供給する第２の電流源はカレントミラー回路を構成しているため、ＯＮ状態となったトランジスタへ電流を供給する第１の電流源から供給される電流と等しい電流が第２の電流源から供給される。
【０１２７】
従って、比較回路を構成するトランジスタと補償回路のトランジスタとの電流−電圧特性が等しいならば、補償回路は比較回路の電圧降下を完全に補償することができる。そして、トランジスタの電圧降下が補償された電圧、すなわち最大の入力電圧と等しい電圧が出力される。
【０１２８】
比較回路を構成する２つ以上のトランジスタに最大電圧が入力されると、最大電圧が入力された２つ以上のトランジスタがＯＮ状態となる。これらのトランジスタに接続されているベース電流制御回路はＯＮ状態となり、ベース電流が吸引され、第１の電流源より電流が供給される。
【０１２９】
また、補償回路に電流を供給している第２の電流源は、第１の電流源とカレントミラー回路を構成しているため、この場合もＯＮ状態にある各トランジスタと補償回路に供給される電流は等しくなる。
【０１３０】
従って、比較回路を構成するトランジスタ補償回路のトランジスタとの電流−電圧特性が等しいならば、補償回路はトランジスタの電圧降下を完全に補償することができる。
【０１３１】
また、本発明の最小値検出回路は、以上のように、与えられた複数の入力電圧のなかで最も小さい入力が与えられたトランジスタがＯＮ状態となるように接続されてなる比較回路と、上記比較回路のトランジスタに生じる電圧上昇を補償するトランジスタを含む補償回路と、上記比較回路のトランジスタから電流を吸引する第１の電流源と、上記補償回路から電流を吸引する第２の電流源とからなり、上記第１及び第２の電流源がカレントミラー回路を構成し、上記第１の電流源にはベース電流制御回路を具備している。
【０１３２】
上記ベース電流制御回路は、上記比較回路のトランジスタのなかでＯＮ状態となったトランジスタから電流を吸引する第１の電流源にのみベース電流を供給し、上記比較回路のトランジスタのなかでＯＦＦ状態となったトランジスタから電流を吸引する第１の電流源にはベース電流を供給せず、飽和させることを特徴とする。
【０１３３】
上記構成によれば、入力電圧のなかで最も小さい入力が与えられたトランジスタがＯＮ状態となり、そこに接続されたベース電流制御回路がＯＮ状態となることにより、ベース電流が供給され、ＯＮ状態となったトランジスタから電流を吸引する第１の電流源から電流が吸引される。
【０１３４】
これに対して、最小のものより大きい入力電圧が与えられたトランジスタはＯＦＦ状態となり、そこに接続されたベース電流制御回路もＯＦＦ状態となることにより、ベース電流は供給されず、ＯＮ状態でないトランジスタの第１の電流源はＯＦＦ状態となる。
【０１３５】
第１の電流源と上記補償回路に電流を供給する第２の電流源はカレントミラー回路を構成しているため、ＯＮ状態となったトランジスタから電流を吸引する第１の電流源から吸引される電流と等しい電流が第２の電流源から吸引される。
【０１３６】
従って、比較回路を構成するトランジスタと補償回路のトランジスタとの電流−電圧特性が等しければ、補償回路は比較回路の電圧上昇を完全に補償することができる。
【０１３７】
そして、トランジスタの電圧上昇が補償された電圧、すなわち最小の入力電圧と等しい電圧が出力される。比較回路を構成する２つ以上のトランジスタに最小電圧が入力されると、最小電圧が入力された２つ以上のトランジスタが共にＯＮ状態となる。これらのトランジスタに接続されているベース電流制御回路はＯＮ状態となり、第１の電流源より電流が吸引される。
【０１３８】
また、補償回路から電流を吸引している第２の電流源は、第１の電流源とカレントミラー回路を構成しているため、この場合もＯＮ状態にある各トランジスタと補償回路から吸引される電流は等しくなる。
【０１３９】
従って、比較回路を構成するトランジスタ補償回路のトランジスタとの電流−電圧特性が等しいならば、補償回路はトランジスタの電圧上昇を完全に補償することが出来る。
【０１４０】
また、本発明は、次のようにも規定できる。
【０１４１】
すなわち、本発明の最大値検出回路は、ベースに入力が与えられ、かつエミッタが共通に接続された複数の第１のトランジスタを有し、与えられた複数の入力電圧のなかで最も大きい電圧が与えられた第１のトランジスタがＯＮ状態となるように接続されてなる比較回路（図１中のＡを参照）と、上記比較回路の第１のトランジスタに生じる電圧降下を補償する第２のトランジスタを含む補償回路（図１中のＤを参照）と、上記比較回路の複数の第１のトランジスタのそれぞれに電流を供給する複数の第１の電流源トランジスタ（図１中のＢを参照）と、上記補償回路に電流を供給する第２の電流源トランジスタ（図１中のＣを参照）とからなり、上記第１及び第２の電流源トランジスタがカレントミラー回路を構成し、上記第１の電流源トランジスタにはベース電流制御回路（図１中のＥ１〜Ｅ３を参照）を備えている。
【０１４２】
上記最大値検出回路において、上記ベース電流制御回路は、上記比較回路の複数のトランジスタのなかでＯＮ状態となったトランジスタに電流を供給する第１の電流源トランジスタのベースからのみベース電流を吸引し、上記比較回路の複数のトランジスタのなかでＯＦＦ状態となったトランジスタに電流を供給する第１の電流源トランジスタのベースからはベース電流を吸引せず、飽和させる。
【０１４３】
また、本発明の最小値検出回路は、ベースに入力が与えられ、かつエミッタが共通に接続された複数の第３のトランジスタを有し、与えられた複数の入力電圧のなかで最も小さい電圧が与えられた第３のトランジスタがＯＮ状態となるように接続されてなる比較回路（図２中のＡを参照）と、上記比較回路の第３のトランジスタに生じる電圧上昇を補償する第４のトランジスタを含む補償回路（図２中のＤを参照）と、上記比較回路の複数の第３のトランジスタのそれぞれから電流を吸引する複数の第３の電流源トランジスタ（図２中のＢを参照）と、上記補償回路から電流を吸引する第４の電流源トランジスタ（図２中のＣを参照）とからなり、上記第３及び第４の電流源トランジスタがカレントミラー回路を構成し、上記第３の電流源トランジスタにはベース電流制御回路（図２中のＥ４〜Ｅ６を参照）を備えている。
【０１４４】
上記の最小値検出回路において、上記ベース電流制御回路は、上記比較回路の複数のトランジスタのなかでＯＮ状態となったトランジスタから電流を吸引する第３の電流源トランジスタのベースにのみベース電流を供給し、上記比較回路の複数のトランジスタのなかでＯＦＦ状態となったトランジスタから電流を吸引する第３の電流源トランジスタのベースにはベース電流を供給せず、飽和させる。
【０１４５】
上記最大値検出回路及び最小値検出回路において、ＰＮＰトランジスタをＰｃｈのＭＯＳトランジスタに置き換え、ＮＰＮトランジスタをＮｃｈのＭＯＳトランジスタに置き換えてもよい。
【０１４６】
上記最大値検出回路及び最小値検出回路において、さらに出力段にフォロワタイプの増幅回路を備えていることが好ましい。
【０１４７】
以上のように、本発明によれば、与えられた複数の入力電圧のうちで最大もしくは最小の電圧が複数存在し、かつほぼ等しい場合においても、高精度に、最大もしくは最小の電圧を出力する最大値検出回路及び最小値検出回路を実現することができる。
【０１４８】
また、本発明の最大値検出回路及び最小値検出回路は、インピーダンス変換回路によってインピーダンス変換を行っているので、出力負荷に対しても、入力電圧と出力電圧の誤差を低減することができる。
【０１４９】
本発明は、上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的手段に含まれる。
【０１５０】
【発明の効果】
本発明の最大値検出回路は、以上のように、複数の入力電圧をそれぞれ入力する入力トランジスタと、上記複数の入力トランジスタにそれぞれ直列に接続され、最大入力電圧が印加された入力トランジスタに接続されたものが導通状態になる一方、残余のものが非導通状態になる第１トランジスタと、上記第１トランジスタとカレントミラー回路を構成する第２トランジスタと、上記入力トランジスタと同じ電流−電圧特性を有し、上記第２トランジスタに直列に接続され、最大入力電圧が印加された入力トランジスタにおける電圧降下分を補償したものを上記最大値として出力する出力トランジスタとを備えている。
【０１５１】
上記の発明によれば、第１トランジスタは入力トランジスタと同数設けられ、対応する入力トランジスタ及び第１トランジスタは互いに直列に接続されている。第１トランジスタと第２トランジスタとはカレントミラー回路を構成する。
【０１５２】
これら複数の第１トランジスタは、最大入力電圧が印加された入力トランジスタに接続されたもののみ導通状態となる一方、最大入力電圧よりも小さい電圧が印加された残余の入力トランジスタに接続されたものは非導通状態となる。
【０１５３】
導通した第１トランジスタには電流が流れ、この電流は直列に接続された入力トランジスタに流れる。これに対して、非導通の第１トランジスタには電流が流れない。このとき、導通した第１トランジスタとカレントミラー回路を構成する第２トランジスタには、第１トランジスタに流れるのと同じ電流が流れる。
【０１５４】
同じ電流−電圧特性を有する入力トランジスタ及び出力トランジスタにおいて同じ電流がそれぞれに流れると、同じ電圧降下が生じる。これにより、第２トランジスタに直列に接続された出力トランジスタにおいて、最大入力電圧が印加された入力トランジスタにおける電圧降下分が補償され、補償後の電圧が最大値として出力される。
【０１５５】
以上のように、上記発明によれば、複数の入力トランジスタに入力されたもののうち複数が最大入力電圧であっても、これら入力トランジスタにそれぞれ接続された第１トランジスタ及び第２トランジスタに流れる電流はカレントミラー回路構成により全て等しくなるので、最大入力電圧が印加された入力トランジスタにおける電圧降下分が第２トランジスタによって確実且つ正確に補償できるという効果を奏する。
【０１５６】
上記の最大値検出回路において、出力インピーダンスを変換するインピーダンス変換回路が更に備えられていることが好ましい。この場合、出力負荷に対しても、入力電圧と出力電圧の誤差を低減することができる。
【０１５７】
つまり、最大値検出回路の出力に負荷が接続されて出力電圧が降下しても、出力インピーダンスの変換により電圧降下を補償することが可能となる。また、同様に、出力電圧が上昇しても、電圧上昇を補償することが可能となるという効果を併せて奏する。
【０１５８】
上記最大値検出回路において、前記の第１及び第２トランジスタはＰＮＰトランジスタであり、前記の入力及び出力トランジスタはＮＰＮトランジスタであり、前記入力トランジスタの各エミッタと前記出力トランジスタのエミッタとは互いに接続され、直列に接続された前記の第１トランジスタ及び前記の入力トランジスタは、この順に電源とグランドとの間に接続されており、前記の入力トランジスタと前記の第１トランジスタとの接続点の電圧に応じて前記の第１トランジスタを導通状態又は非導通状態に制御する第１トランジスタ制御回路を更に備え、上記の第１トランジスタ制御回路は、上記接続点の電圧が降下したときにのみ前記第１トランジスタのベースから電流を吸引することが好ましい。
【０１５９】
この場合、入力トランジスタに最大入力電圧が印加されると、入力トランジスタが導通状態になる。入力トランジスタはグランド側に設けられているので、上記接続点の電圧は降下する。これに伴って、第１トランジスタ制御回路によって、第１トランジスタのベースから電流が吸引される。これにより、この入力トランジスタに直列に接続された第１トランジスタは導通状態になる。
【０１６０】
これに対して、入力トランジスタに最大入力電圧よりも低い電圧が印加されると、入力トランジスタが非導通状態になるので、上記接続点の電圧は電源に近い電圧になる。このとき、第１トランジスタ制御回路によって、第１トランジスタのベースから電流が吸引されることはない。これにより、この入力トランジスタに直列に接続された第１トランジスタは非導通状態になる。
【０１６１】
上記のような第１トランジスタ制御回路は、簡単な構成により実現でき、最大入力電圧が印加されない入力トランジスタに接続された第１トランジスタを確実に非導通状態にできるという効果を併せて奏する。
【０１６２】
上記最大値検出回路において、前記の第１及び第２トランジスタはＰチャンネルのＭＯＳトランジスタであり、前記の入力及び出力トランジスタはＮチャンネルのＭＯＳトランジスタであり、前記入力トランジスタの各ソースと前記出力トランジスタのソースとは互いに接続され、直列に接続された前記の第１トランジスタ及び前記の入力トランジスタは、この順に電源とグランドとの間に接続されており、前記の入力トランジスタと前記の第１トランジスタとの接続点の電圧に応じて前記の第１トランジスタを導通状態又は非導通状態に制御する第１トランジスタ制御回路を更に備え、上記の第１トランジスタ制御回路は、最大入力電圧が前記入力トランジスタに印加されたときにのみ前記第１トランジスタのゲートにしきい電圧を印加する構成でもよい。
【０１６３】
この場合も、入力トランジスタに最大入力電圧が印加されると、入力トランジスタが導通状態になる。入力トランジスタはグランド側に設けられているので、上記接続点の電圧は降下する。これに伴って、第１トランジスタ制御回路によって、第１トランジスタのゲートへしきい電圧が供給される。これにより、この入力トランジスタに直列に接続された第１トランジスタは導通状態になる。
【０１６４】
これに対して、入力トランジスタに最大入力電圧よりも低い電圧が印加されると、入力トランジスタが非導通状態になるので、上記接続点の電圧は電源に近い電圧になる。このとき、第１トランジスタ制御回路によって、第１トランジスタのゲートへしきい電圧が供給されることはない。これにより、この入力トランジスタに直列に接続された第１トランジスタは非導通状態になる。
【０１６５】
上記のような第１トランジスタ制御回路は、簡単な構成により実現でき、最大入力電圧が印加されない入力トランジスタに接続された第１トランジスタを確実に非導通状態にできるという効果を併せて奏する。
【０１６６】
本発明に係る最小値検出回路は、以上のように、複数の入力電圧をそれぞれ入力する入力トランジスタと、上記の複数の入力トランジスタにそれぞれ直列に接続され、最小入力電圧が印加された入力トランジスタに接続されたものが導通状態になる一方、残余のものが非導通状態になる第１トランジスタと、上記第１トランジスタとカレントミラー回路を構成する第２トランジスタと、上記入力トランジスタと同じ電流−電圧特性を有し、上記第２トランジスタに直列に接続され、最小入力電圧が印加された入力トランジスタにおける電圧降下分を補償したものを上記最小値として出力する出力トランジスタとを備えたことを特徴としている。
【０１６７】
上記の発明によれば、第１トランジスタは入力トランジスタと同数設けられ、対応する入力トランジスタ及び第１トランジスタは互いに直列に接続されている。第１トランジスタと第２トランジスタとはカレントミラー回路を構成する。
【０１６８】
これら複数の第１トランジスタは、最小入力電圧が印加された入力トランジスタに接続されたもののみ導通状態となる一方、最小入力電圧よりも大きい電圧が印加された残余の入力トランジスタに接続されたものは非導通状態となる。
【０１６９】
導通した第１トランジスタには電流が流れ、この電流は直列に接続された入力トランジスタにも流れる。これに対して、非導通の第１トランジスタには電流が流れない。このとき、導通した第１トランジスタとカレントミラー回路を構成する第２トランジスタには、第１トランジスタに流れるのと同じ電流が流れる。
【０１７０】
同じ電流−電圧特性を有する入力トランジスタ及び出力トランジスタにおいて同じ電流がそれぞれに流れると、同じ電圧降下が生じる。これにより、第２トランジスタに直列に接続された出力トランジスタにおいて、最小入力電圧が印加された入力トランジスタにおける電圧降下分が補償され、補償後の電圧が最小値として出力される。
【０１７１】
以上のように、上記発明によれば、複数の入力トランジスタに入力されたもののうち複数が最小入力電圧であっても、これら入力トランジスタにそれぞれ接続された第１トランジスタ及び第２トランジスタに流れる電流はカレントミラー回路構成により全て等しくなるので、最小入力電圧が印加された入力トランジスタにおける電圧降下分が第２トランジスタによって確実且つ正確に補償できるという効果を奏する。
【０１７２】
上記の最小値検出回路において、出力インピーダンスを変換するインピーダンス変換回路を更に備えていることが好ましい。この場合、出力負荷に対しても、入力電圧と出力電圧の誤差を低減することができる。
【０１７３】
つまり、最大値検出回路の出力に負荷が接続されて出力電圧が降下しても、出力インピーダンスの変換により電圧降下を補償することが可能となる。また、同様に、出力電圧が上昇しても、電圧上昇を補償することが可能となるという効果を併せて奏する。
【０１７４】
上記の最小値検出回路において、前記の第１及び第２トランジスタはＮＰＮトランジスタであり、前記の入力及び出力トランジスタはＰＮＰトランジスタであり、前記入力トランジスタの各エミッタと前記出力トランジスタのエミッタとは互いに接続され、直列に接続された前記の第１トランジスタ及び前記の入力トランジスタは、この順にグランドと電源との間に接続されており、前記の入力トランジスタと前記の第１トランジスタとの接続点の電圧に応じて前記の第１トランジスタを導通状態又は非導通状態に制御する第１トランジスタ制御回路を更に備え、上記の第１トランジスタ制御回路は、最小入力電圧が前記入力トランジスタに印加されたときにのみ前記第１トランジスタのベースへ電流を供給することが好ましい。
【０１７５】
この場合、入力トランジスタに最小入力電圧が印加されると、入力トランジスタが導通状態になる。入力トランジスタは電源側に設けられているので、上記接続点の電圧は上昇する。これに伴って、第１トランジスタ制御回路によって、第１トランジスタのベースへ電流が供給される。これにより、この入力トランジスタに直列に接続された第１トランジスタは導通状態になる。
【０１７６】
これに対して、入力トランジスタに最小入力電圧よりも大きい電圧が印加されると、入力トランジスタが非導通状態になるので、上記接続点の電圧はグランドに近い電圧になる。このとき、第１トランジスタ制御回路によって、第１トランジスタのベースへ電流が供給されることはない。これにより、この入力トランジスタに直列に接続された第１トランジスタは非導通状態になる。
【０１７７】
上記のような第１トランジスタ制御回路は、簡単な構成により実現でき、最大入力電圧が印加されない入力トランジスタに接続された第１トランジスタを確実に非導通状態にできるという効果を併せて奏する。
【０１７８】
上記の最小値検出回路において、前記の第１及び第２トランジスタはＮチャンネルのＭＯＳトランジスタであり、前記の入力及び出力トランジスタはＰチャンネルのＭＯＳトランジスタであり、前記入力トランジスタの各ソースと前記出力トランジスタのソースとは互いに接続され、直列に接続された前記の第１トランジスタ及び前記の入力トランジスタは、この順にグランドと電源との間に接続されており、前記の入力トランジスタと前記の第１トランジスタとの接続点の電圧に応じて前記の第１トランジスタを導通状態又は非導通状態に制御する第１トランジスタ制御回路を更に備え、上記の第１トランジスタ制御回路は、最小入力電圧が前記入力トランジスタに印加されたときにのみ前記第１トランジスタのゲートにしきい電圧を印加する構成でもよい。
【０１７９】
この場合も、入力トランジスタに最小入力電圧が印加されると、入力トランジスタが導通状態になる。入力トランジスタは電源側に設けられているので、上記接続点の電圧は上昇する。これに伴って、第１トランジスタ制御回路によって、第１トランジスタのゲートへしきい電圧が供給される。これにより、この入力トランジスタに直列に接続された第１トランジスタは導通状態になる。
【０１８０】
これに対して、入力トランジスタに最小入力電圧よりも大きい電圧が印加されると、入力トランジスタが非導通状態になるので、上記接続点の電圧はグランドに近い電圧になる。このとき、第１トランジスタ制御回路によって、第１トランジスタのゲートへしきい電圧が供給されることはない。これにより、この入力トランジスタに直列に接続された第１トランジスタは非導通状態になる。
【０１８１】
上記のような第１トランジスタ制御回路は、簡単な構成により実現でき、最大入力電圧が印加されない入力トランジスタに接続された第１トランジスタを確実に非導通状態にできるという効果を併せて奏する。
【図面の簡単な説明】
【図１】本発明に係る最大値検出回路の構成例を示す回路図である。
【図２】本発明に係る最小値検出回路の構成例を示す回路図である。
【図３】従来の最大値検出回路の構成例を示す回路図である。
【図４】従来の最小値検出回路の構成例を示す回路図である。
【符号の説明】
Ｑ１１〜Ｑ１３ トランジスタ（入力トランジスタ）
Ｑ１ｒ トランジスタ（出力トランジスタ）
Ｑ２１〜Ｑ２３ トランジスタ（第１トランジスタ）
Ｑ２ｒ トランジスタ（第２トランジスタ）
Ｅ１〜Ｅ３ ユニット（第１トランジスタ制御回路）
Ｑ５１〜Ｑ５３ トランジスタ（入力トランジスタ）
Ｑ５ｒ トランジスタ（出力トランジスタ）
Ｑ６１〜Ｑ６３ トランジスタ（第１トランジスタ）
Ｑ６ｒ トランジスタ（第２トランジスタ）
Ｅ４〜Ｅ６ ユニット（第１トランジスタ制御回路）
Claims (8)
- 複数の入力電圧から最大値を検出する最大値検出回路であって、
複数の上記入力電圧をそれぞれ入力する入力トランジスタと、
上記の複数の入力トランジスタにそれぞれ直列に接続され、最大入力電圧が印加された入力トランジスタに接続されたものが導通状態になる一方、残余のものが非導通状態になる第１トランジスタと、
上記第１トランジスタとカレントミラー回路を構成する第２トランジスタと、
上記入力トランジスタと同じ電流−電圧特性を有し、上記第２トランジスタに直列に接続され、最大入力電圧が印加された入力トランジスタにおける電圧降下分を補償したものを上記最大値として出力する出力トランジスタとを備えたことを特徴とする最大値検出回路。 - 出力インピーダンスを変換するインピーダンス変換回路を更に備えたことを特徴とする請求項１に記載の最大値検出回路。
- 前記の第１及び第２トランジスタはＰＮＰトランジスタであり、前記の入力及び出力トランジスタはＮＰＮトランジスタであり、前記入力トランジスタの各エミッタと前記出力トランジスタのエミッタとは互いに接続され、直列に接続された前記の第１トランジスタ及び前記の入力トランジスタは、この順に電源とグランドとの間に接続されており、
前記の入力トランジスタと前記の第１トランジスタとの接続点の電圧に応じて前記の第１トランジスタを導通状態又は非導通状態に制御する第１トランジスタ制御回路を更に備え、
上記の第１トランジスタ制御回路は、最大入力電圧が前記入力トランジスタに印加されたときにのみ前記第１トランジスタのベースから電流を吸引することを特徴とする請求項１又は２記載の最大値検出回路。 - 前記の第１及び第２トランジスタはＰチャンネルのＭＯＳトランジスタであり、前記の入力及び出力トランジスタはＮチャンネルのＭＯＳトランジスタであり、前記入力トランジスタの各ソースと前記出力トランジスタのソースとは互いに接続され、直列に接続された前記の第１トランジスタ及び前記の入力トランジスタは、この順に電源とグランドとの間に接続されており、
前記の入力トランジスタと前記の第１トランジスタとの接続点の電圧に応じて前記の第１トランジスタを導通状態又は非導通状態に制御する第１トランジスタ制御回路を更に備え、
上記の第１トランジスタ制御回路は、最大入力電圧が前記入力トランジスタに印加されたときにのみ前記第１トランジスタのゲートにしきい電圧を印加することを特徴とする請求項１又は２記載の最大値検出回路。 - 複数の入力電圧から最小値を検出する最小値検出回路であって、
複数の上記入力電圧をそれぞれ入力する入力トランジスタと、
上記の複数の入力トランジスタにそれぞれ直列に接続され、最小入力電圧が印加された入力トランジスタに接続されたものが導通状態になる一方、残余のものが非導通状態になる第１トランジスタと、
上記第１トランジスタとカレントミラー回路を構成する第２トランジスタと、
上記入力トランジスタと同じ電流−電圧特性を有し、上記第２トランジスタに直列に接続され、最小入力電圧が印加された入力トランジスタにおける電圧降下分を補償したものを上記最小値として出力する出力トランジスタとを備えたことを特徴とする最小値検出回路。 - 出力インピーダンスを変換するインピーダンス変換回路を更に備えたことを特徴とする請求項５に記載の最小値検出回路。
- 前記の第１及び第２トランジスタはＮＰＮトランジスタであり、前記の入力及び出力トランジスタはＰＮＰトランジスタであり、前記入力トランジスタの各エミッタと前記出力トランジスタのエミッタとは互いに接続され、直列に接続された前記の第１トランジスタ及び前記の入力トランジスタは、この順にグランドと電源との間に接続されており、
前記の入力トランジスタと前記の第１トランジスタとの接続点の電圧に応じて前記の第１トランジスタを導通状態又は非導通状態に制御する第１トランジスタ制御回路を更に備え、
上記の第１トランジスタ制御回路は、最小入力電圧が前記入力トランジスタに印加されたときにのみ前記第１トランジスタのベースへ電流を供給することを特徴とする請求項５又は６記載の最小値検出回路。 - 前記の第１及び第２トランジスタはＮチャンネルのＭＯＳトランジスタであり、前記の入力及び出力トランジスタはＰチャンネルのＭＯＳトランジスタであり、前記入力トランジスタの各ソースと前記出力トランジスタのソースとは互いに接続され、直列に接続された前記の第１トランジスタ及び前記の入力トランジスタは、この順にグランドと電源との間に接続されており、
前記の入力トランジスタと前記の第１トランジスタとの接続点の電圧に応じて前記の第１トランジスタを導通状態又は非導通状態に制御する第１トランジスタ制御回路を更に備え、
上記の第１トランジスタ制御回路は、最小入力電圧が前記入力トランジスタに印加されたときにのみ前記第１トランジスタのゲートにしきい電圧を印加することを特徴とする請求項５又は６記載の最小値検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003164306A JP2005005808A (ja) | 2003-06-09 | 2003-06-09 | 最大値検出回路及び最小値検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003164306A JP2005005808A (ja) | 2003-06-09 | 2003-06-09 | 最大値検出回路及び最小値検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2005005808A true JP2005005808A (ja) | 2005-01-06 |
Family
ID=34091137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003164306A Withdrawn JP2005005808A (ja) | 2003-06-09 | 2003-06-09 | 最大値検出回路及び最小値検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2005005808A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7135849B1 (en) | 2005-06-09 | 2006-11-14 | Oki Electric Industry Co., Ltd. | Extremal voltage detector with high input impedance |
-
2003
- 2003-06-09 JP JP2003164306A patent/JP2005005808A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7135849B1 (en) | 2005-06-09 | 2006-11-14 | Oki Electric Industry Co., Ltd. | Extremal voltage detector with high input impedance |
| KR101172777B1 (ko) | 2005-06-09 | 2012-08-10 | 오끼 덴끼 고오교 가부시끼가이샤 | 최대전압 검출회로 및 최소전압 검출회로 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN109164861A (zh) | 一种快速瞬态响应的低压差线性稳压器 | |
| KR102085724B1 (ko) | 밴드갭 기준전압 발생회로 | |
| TWI489242B (zh) | 快速響應的低壓差穩壓系統和低壓差穩壓系統的操作方法 | |
| JP6545692B2 (ja) | バッファ回路および方法 | |
| JP2011160256A (ja) | エミッタフォロワ型バイアス回路 | |
| US20080018174A1 (en) | Power control apparatus and method thereof | |
| US8786324B1 (en) | Mixed voltage driving circuit | |
| US7997794B2 (en) | Temperature sensor circuit | |
| CN106020317B (zh) | 一种低压差线性稳压器的过流保护电路 | |
| JP2010160682A (ja) | 基準電圧生成回路 | |
| US9198240B2 (en) | Constant current control circuit | |
| KR910001293B1 (ko) | 전원전압검출회로 | |
| US8278995B1 (en) | Bandgap in CMOS DGO process | |
| US9568933B2 (en) | Circuit and method for generating a bandgap reference voltage | |
| JP4658699B2 (ja) | 最大電圧検出回路及び最小電圧検出回路 | |
| JP2005005808A (ja) | 最大値検出回路及び最小値検出回路 | |
| CN112583399B (zh) | 一种高精度的模拟乘除法器 | |
| JP6600207B2 (ja) | 基準電流源回路 | |
| CN108879605B (zh) | 过温保护电路 | |
| US20230095590A1 (en) | Bias current generation circuit and flash memory | |
| Yang et al. | Design of high-side current sense amplifier with ultra-wide ICMR | |
| Yang et al. | A low-quiescent current low-dropout regulator with wide input range | |
| JP7199325B2 (ja) | スイッチ回路 | |
| JP2011015017A (ja) | 差動増幅回路 | |
| JP2011191992A (ja) | 電源装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060905 |