KR101172678B1 - 낮은 열팽창 계수를 갖는 인터포저의 연결구조 및 이를 채용한 패키지 부품 - Google Patents

낮은 열팽창 계수를 갖는 인터포저의 연결구조 및 이를 채용한 패키지 부품 Download PDF

Info

Publication number
KR101172678B1
KR101172678B1 KR1020100081685A KR20100081685A KR101172678B1 KR 101172678 B1 KR101172678 B1 KR 101172678B1 KR 1020100081685 A KR1020100081685 A KR 1020100081685A KR 20100081685 A KR20100081685 A KR 20100081685A KR 101172678 B1 KR101172678 B1 KR 101172678B1
Authority
KR
South Korea
Prior art keywords
interposer
printed circuit
circuit board
connection structure
delete delete
Prior art date
Application number
KR1020100081685A
Other languages
English (en)
Other versions
KR20120056916A (ko
Inventor
김현태
박태상
문영준
홍순민
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020100081685A priority Critical patent/KR101172678B1/ko
Priority to US13/211,596 priority patent/US20120043116A1/en
Priority to CN2011102512301A priority patent/CN102376688A/zh
Publication of KR20120056916A publication Critical patent/KR20120056916A/ko
Application granted granted Critical
Publication of KR101172678B1 publication Critical patent/KR101172678B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • H01L23/14Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/147Semiconductor insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • H01L23/14Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15Ceramic or glass substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/4985Flexible insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701Low temperature co-fired ceramic [LTCC]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191Disposition
    • H01L2924/19101Disposition of discrete passive components
    • H01L2924/19107Disposition of discrete passive components off-chip wires

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Combinations Of Printed Boards (AREA)

Abstract

본 발명의 일측면은 실리콘, 유리 또는 세라믹의 취성 재질로 형성되고, 외부연결부재와의 전기적 연결을 위한 커넥터가 실장된 인쇄회로기판 조립체에 있어서, 인쇄회로기판 조립체에 강성을 부여하도록 폴리머 소재의 수지를 도포하여 인쇄회로기판 조립체 전체를 몰딩함과 동시에 외부연결부재와 연결할 수 있는 전극단자를 외부로 안전하게 노출시키는 인쇄회로기판 조립체의 몰딩방법에 관한 것이다.
이를 위하여 본 발명의 일측면에 따른 인터포저의 연결구조는 솔더 조인트(Solder Joint)를 통하여 메인 인쇄회로기판(Main PCB)과 전기적으로 연결되는 인터포저(Interposer)의 연결구조에 있어서, 상기 인터포저와 상기 메인 인쇄회로기판의 열팽창률의 차이에 의한 상기 솔더 조인트의 응력집중을 방지하도록 상기 인터포저와 상기 솔더 조인트 사이에 연결구조물이 삽입되는 것을 특징으로 한다.

Description

낮은 열팽창 계수를 갖는 인터포저의 연결구조 및 이를 채용한 패키지 부품{Interconnection Structure Of Interposer With Low CTE And The Packaging Component Having The Same}
본 발명은 낮은 열팽창 계수를 갖는 인터포저를 사용하는 패키지 부품에 있어서 인터포저를 메인 인쇄회로기판에 연결시키기 위한 인터포저의 연결구조 및 이를 채용한 패키지 부품에 관한 것이다.
실리콘(Si), 유리(Glass) 또는 세라믹(Ceramic) 등 낮은 열팽창 계수를 갖는 인터포저(Interposer)를 사용하는 패키지 부품을 유기(Organic) 재질의 메인 인쇄회로기판(Main PCB)에 실장하여 사용하는 경우가 있다.
패키지 부품을 메인 인쇄회로기판에 실장하기 위해 SMT(Surface Mount Technology)의 방법이 사용된다. SMT 방법의 경우, 패키지 부품에 형성된 솔더 볼(Solder Ball)과 메인 인쇄회로기판에 인쇄된 솔더 페이스트(Solder Paste)가 리플로우(Reflow) 공정을 거치면서 패키지 부품과 메인 인쇄회로기판을 연결하는 솔더 조인트(Solder Joint)를 형성하게 된다.
이렇게 형성된 솔더 조인트가 열충격 환경에 놓일 경우, 인터포저와 유기 재질인 메인 인쇄회로기판 간의 열팽창률의 차이로 인해 솔더 조인트에 응력집중이 발생하게 되고, 지속적인 열충격으로 솔더 조인트에 응력 집중이 반복되는 경우 피로파손이 발생할 수 있다.
본 발명의 일측면은 낮은 열팽창 계수를 갖는 인터포저를 사용하는 패키지 부품을 유기 재질의 메인 인쇄회로기판 위에 실장하여 사용하는 경우 인터포저와 유기 재질의 메인 인쇄회로기판 간의 열팽창률의 차이로 인하여 발생하는 응력 집중을 완화하거나 이를 피할 수 있는 인터포저의 연결구조 및 이를 채용한 패키지 부품을 제공한다.
본 발명의 사상에 따른 인터포저의 연결구조는 솔더 조인트(Solder Joint)를 통하여 메인 인쇄회로기판(Main PCB)과 전기적으로 연결되는 인터포저(Interposer)의 연결구조에 있어서, 상기 인터포저는 실리콘(Si), 유리(Glass) 또는 세라믹(Ceramic) 재질로 형성되고, 상기 인터포저와 상기 메인 인쇄회로기판의 열팽창률의 차이에 의하여 상기 솔더 조인트에 가해지는 응력집중을 방지하도록 상기 인터포저와 상기 솔더 조인트 사이에 연결구조물이 삽입되는 것을 특징으로 한다.
여기서, 상기 연결구조물은 리지드 인쇄회로기판(Rigid PCB)을 포함한다.
한편, 상기 인터포저와 상기 리지드 인쇄회로기판 간의 전기적 연결을 위해 상기 인터포저와 상기 리지드 인쇄회로기판이 와이어 본딩(Wire Bonding)된다.
대안적으로, 상기 인터포저와 상기 리지드 인쇄회로기판 간의 전기적 연결을 위해 상기 인터포저에 관통실리콘비아(TSV : Through Silicon Via)가 형성될 수 있다.
대안적으로, 상기 연결구조물은 상기 인터포저와 상기 리지드 인쇄회로기판 간의 전기적 연결을 위해 플렉시블 인쇄회로기판(Flexible PCB)을 더 포함할 수 있다.
다른 측면에서 본 발명의 사상에 따른 인터포저의 연결구조는 메인 인쇄회로기판과 전기적으로 연결되는 인터포저의 연결구조에 있어서, 상기 인터포저는 실리콘, 유리 또는 세라믹 재질로 형성되고, 상기 인터포저와 메인 인쇄회로기판 사이에 상기 인터포저와 상기 메인 인쇄회로기판을 전기적으로 연결시키는 커넥터가 삽입되는 것을 특징으로 한다.
여기서, 상기 인터포저와 상기 커넥터 간의 전기적 연결을 위해 상기 인터포저와 상기 커넥터 사이에 플렉시블 인쇄회로기판이 삽입된다.
대안적으로, 상기 인터포저와 상기 커넥터 간의 전기적 연결을 위해 상기 인터포저와 상기 커넥터 사이에 리드 프레임이 삽입될 수 있다.
대안적으로, 상기 인터포저와 상기 커넥터 간의 전기적 연결을 위해 상기 인터포저와 상기 커넥터가 와이어 본딩될 수 있다.
본 발명의 사상에 따른 패키지 부품은 메인 인쇄회로기판과 솔더 조인트를 통해 전기적으로 연결되는 인터포저와 상기 인터포저에 실장된 전자부품을 수지를 도포하여 몰딩한 패키지 부품에 있어서, 상기 인터포저는 실리콘, 유리 또는 세라믹 재질로 형성되고, 상기 인터포저와 상기 메인 인쇄회로기판의 열팽창률의 차이에 의한 상기 솔더 조인트의 응력집중을 방지하도록 연결구조물을 포함하는 것을 특징으로 한다.
여기서, 상기 연결구조물은 리지드 인쇄회로기판을 포함한다.
한편, 상기 인터포저와 상기 리지드 인쇄회로기판 간의 전기적 연결을 위해 상기 인터포저와 상기 리지드 인쇄회로기판이 와이어 본딩된다.
대안적으로, 상기 인터포저와 상기 리지드 인쇄회로기판 간의 전기적 연결을 위해 상기 인터포저에 관통실리콘비아가 형성될 수 있다.
대안적으로, 상기 연결구조물은 상기 인터포저와 상기 리지드 인쇄회로기판 간의 전기적 연결을 위해 플렉시블 인쇄회로기판을 더 포함할 수 있다.
다른 측면에서 본 발명의 사상에 따른 패키지 부품은 메인 인쇄회로기판과 전기적으로 연결되는 인터포저와 상기 인터포저에 실장된 전자부품을 수지를 도포하여 몰딩한 패키지 부품에 있어서, 상기 인터포저는 실리콘, 유리 또는 세라믹 재질로 형성되고, 상기 인터포저와 상기 메인 인쇄회로기판을 전기적으로 연결시키는 커넥터를 포함하고, 상기 커넥터의 상기 메인 인쇄회로기판 접속용 전극단자는 상기 수지 외부로 노출되는 것을 특징으로 한다.
여기서, 상기 인터포저와 상기 커넥터 간의 전기적 연결을 위해 상기 인터포저와 상기 커넥터 사이에 플렉시블 인쇄회로기판이 삽입된다.
대안적으로, 상기 인터포저와 상기 커넥터 간의 전기적 연결을 위해 상기 인터포저와 상기 커넥터 사이에 리드 프레임이 삽입될 수 있다.
대안적으로, 상기 인터포저와 상기 커넥터 간의 전기적 연결을 위해 상기 인터포저와 상기 커넥터가 와이어 본딩될 수 있다.
본 발명의 사상에 따른 인터포저의 연결구조에 의하면 인터포저와 솔더 조인트 사이에 별도의 연결 구조물이 삽입 되어서 열충격 환경에서 솔더 조인트에 가해지는 응력을 감소시켜 주므로, 반복되는 열충격으로 인한 솔더 조인트의 피로파손을 예방할 수 있고, 또는 솔더 조인트 대신에 커넥터를 이용하여 인터포저와 메인 인쇄회로기판을 연결함으로써 열충격 환경을 미연에 방지할 수 있다.
도 1은 본 발명의 첫번째 실시예에 따른 인터포저의 연결구조를 도시한 도면이다.
도 2는 본 발명의 두번째 실시예에 따른 인터포저의 연결구조를 도시한 도면이다.
도 3은 본 발명의 세번째 실시예에 따른 인터포저의 연결구조를 도시한 도면이다.
도 4는 본 발명의 네번째 실시예에 따른 인터포저의 연결구조를 도시한 도면이다.
이하 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명한다.
도 1은 본 발명의 첫번째 실시예에 따른 인터포저의 연결구조를 도시한 도면이다.
도 1을 참조하면 본 발명의 첫번째 실시예에 따른 인터포저(10)의 연결구조를 채용한 패키지 부품(60)은 전자부품(1)과, 인터포저(10)와, 리지드 인쇄회로기판(40, Rigid PCB) 및 에폭시 몰드 수지(2)를 포함하여 구성되고, 패키지 부품(60)은 솔더 조인트(30)를 통하여 다시 메인 인쇄회로기판(20)에 실장된다.
전자부품(1)은 와이어 본딩(Wire Bonding), TAB Bonding 또는 SMT 등의 방법으로 인터포저(10)에 실장된다.
리지드 인쇄회로기판(40)은 열충격 환경에서 실리콘, 유리 또는 세라믹 등 낮은 열팽창 계수(4~12ppm)를 갖는 인터포저(10)와 메인 인쇄회로기판(20) 간의 열팽창률의 차이로 인한 솔더 조인트(30)에 가해지는 응력을 완화시키기 위한 연결구조물이다. 리지드 인쇄회로기판(40)은 메인 인쇄회로기판(20)과의 열팽창률의 차이로 인한 응력 집중이 발생하지 않도록 메인 인쇄회로기판(20)과 비슷한 수준의 열팽창률을 가지는 재질로 이루어지며, 인터포저(10)와 솔더 조인트(10) 사이에 즉, 인터포저(10)의 외곽부 하단에 배치될 수 있다.
리지드 인쇄회로기판(40)과 인터포저(10)는 리지드 인쇄회로기판(40)과 인터포저(10)를 와이어 본딩(50)하거나, 인터포저(10)에 관통실리콘비아(51, TSV : Through Silicon Via)를 형성하여 전기적으로 연결시킬 수 있다.
상기와 같이 리지드 인쇄회로기판(40)과 인터포저(10)를 전기적으로 연결시키고, 전자부품(1)이 실장된 인터포저(10)와 리지드 인쇄회로기판(40)을 에폭시 몰드 수지(2)로 도포하여 몰딩하면 패키지 부품(60)이 완성된다.
완성된 패키지 부품(60)은 상술한 바와 같이 다시 솔더 조인트(30)를 이용한 SMT 방법으로 유기 재질의 메인 인쇄회로기판(20)에 실장될 수 있으며, 솔더 조인트(30)와 연결되는 리지드 인쇄회로기판(40)과 메인 인쇄회로기판(20)은 열팽창률이 비슷하므로 솔더 조인트(30)에 응력집중이 발생하지 않게 된다.
도 2는 본 발명의 두번째 실시예에 따른 인터포저의 연결구조를 도시한 도면이다.
도 2를 참조하면, 본 발명의 두번째 실시예에 따른 인터포저(10)의 연결구조를 채용한 패키지 부품(60)은 첫번째 실시예에 따른 구성 이외에 인터포저(10)와 리지드 인쇄회로기판(40) 간의 전기적 연결을 위한 연결구조물로서 플렉시블 인쇄회로기판(41, Flexible PCB)을 더 포함하여 구성된다.
즉, 인터포저(10)와 인터포저(10)의 외곽부 하단에 배치되는 리지드 인쇄회로기판(40) 사이에 플렉시블 인쇄회로기판(41)을 접합하여 인터포저(10)와 리지드 인쇄회로기판(40)을 전기적으로 연결시킨다.
이후 전자부품(10)이 실장된 인터포저(10)와, 리지드 인쇄회로기판(40)과, 플렉시블 인쇄회로기판(41)을 에폭시 몰드 수지(2)를 도포하여 몰딩하여 패키지 부품(60)을 만들고, 패키지 부품(60)을 다시 솔더 조인트(30)를 이용하여 메인 인쇄회로기판(20)에 실장시키는 것은 앞서 살펴본 바와 같다.
도 3은 본 발명의 세번째 실시예에 따른 인터포저의 연결구조를 도시한 도면이다.
도 3을 참조하면, 본 발명의 세번째 실시예에 따른 인터포저(10)의 연결구조를 채용한 패키지 부품(60)은 전자부품(1)과, 인터포저(10)와, 리지드 인쇄회로기판(40), 플렉시블 인쇄회로기판(41) 및 에폭시 몰드 수지(2)를 포함하여 구성되고, 리지드 인쇄회로기판(40) 및 플렉시블 인쇄회로기판(41)은 인터포저(10)의 외곽부 하단과 중앙부 하단에 배치된다.
또한, 인터포저(10)와 인터포저(10)의 중앙부 하단에 배치된 플렉시블 인쇄회로기판(41)을 전기적으로 연결시키기 위해 인터포저(10)에 관통실리콘비아(51)가 형성된다.
전자부품(10)이 실장된 인터포저(10)와, 리지드 인쇄회로기판(40)과, 플렉시블 인쇄회로기판(41)을 에폭시 몰드 수지(2)를 도포하여 몰딩하여 패키지 부품(60)을 만들고, 패키지 부품(60)을 다시 솔더 조인트(30)를 이용하여 메인 인쇄회로기판(20)에 실장시키는 것은 앞서 살펴본 바와 같다.
도 4는 본 발명의 네번째 실시예에 따른 인터포저의 연결구조를 도시한 도면이다.
도 4에는 전자부품(1)과, 인터포저(10)와, 플렉시블 인쇄회로기판(41) 및 커넥터(42)가 포함된 패키지 부품(60)이 솔더 조인트를 사용하지 않고 메인 인쇄회로기판(20)에 연결된 상태가 도시되어 있다.
도 4와 같이 패키지 부품(60)은 커넥터(42)를 통하여 메인 인쇄회로기판(20)에 연결될 수 있다.
본 실시예에 따른 인터포저(10)의 연결구조 또는 이를 채용한 패키지 부품(60)은 인터포저(10)와 메인 인쇄회로기판(20) 사이에 솔더 조인트 자체가 형성되지 않으므로, 인터포저(10)와 메인 인쇄회로기판(20) 간의 열팽창률 차이에 의한 솔더 조인트에 가해지는 응력집중 및 피로파손의 위험이 제거된다.
커넥터(42)는 두 개의 전극단자를 구비하고, 하나의 전극단자(미도시)는 플렉시블 인쇄회로기판(41)을 통하여 인터포저(10)에 접속되고, 나머지 하나의 전극단자(43)는 메인 인쇄회로기판(20)에 접속될 수 있도록 패키지 부품(60) 외부로 노출된다.
한편, 본 실시예에서 커넥터(42)와 인터포저(10) 간의 전기적 연결을 위해 플렉시블 인쇄회로기판(41)을 사용하였으나, 따로 도시하지는 않겠지만, 본 발명의 첫번째 실시예에서 보는 것과 마찬가지로 커넥터(42)와 인터포저(10)를 와이어 본딩하거나(도 1 참조), 커넥터(42)와 인터포저(10) 사이에 리드프레임(Lead Frame)을 삽입하여 연결하는 방법도 있을 수 있을 것이다.
상기와 같이 커넥터(42)를 포함하여 패키지 부품(60)의 인터포저(10)와 메인 인쇄회로기판(20)을 연결하는 구조로써, 패키지 부품(60)은 핸드폰과 같은 장치의 메인 인쇄회로기판(20)에 자유롭게 삽입,분리되어서 기능을 수행할 수 있을 것이다.
이상에서 본 발명을 특정 실시예에 의하여 설명하였으나 본 발명은 이러한 실시예에 한정되는 것이 아니고, 특허청구범위에 명시된 상기 본 발명의 기술적 사상으로서의 요지를 일탈하지 아니하는 범위 안에서 당분야에서 통상의 지식을 가진 자에 의하여 여러 가지 다양한 수정 및 변형이 가능할 것임은 당연하다.
1 : 전자부품 2 : 수지
10 : 인터포저 20 : 메인 인쇄회로기판
30 : 솔더 조인트 40 : 리지드 인쇄회로기판
41 : 플렉시블 인쇄회로기판 42 : 커넥터
43 : 인쇄회로기판 접속용 전극단자 50 : 와이어 본딩
51 : 관통실리콘비아 60 : 패키지 부품

Claims (18)

  1. 전자부품과 인터포저를 포함하는 패키지 부품이 메인 인쇄회로기판에 설치되는 인쇄회로기판 어셈블리의 제조방법에 있어서,
    상기 전자부품을 상기 실리콘 인터포저에 실장하고,
    상기 실리콘 인터포저의 하단에 연결구조물을 배치하고,
    상기 실리콘 인터포저와 상기 연결구조물을 전기적으로 연결시키고,
    상기 실리콘 인터포저와 상기 연결구조물을 에폭시 몰드 컴파운드로 몰딩하여 상기 패키지 부품을 완성하고,
    상기 패키지 부품 하단의 상기 연결구조물과 상기 메인 인쇄회로기판의 사이에 솔더 조인트를 형성하고,
    상기 솔더 조인트를 통해 상기 패키지 부품을 상기 메인 인쇄회로기판에 실장하는 것을 포함하고,
    상기 메인 인쇄회로기판은 유기(Organic) 재질로 형성되며,
    상기 실리콘 인터포저는 상기 메인 인쇄회로기판 보다 열팽창률이 낮은 실리콘과, 유리와, 세라믹 중 적어도 어느 하나의 재질로 형성되고,
    상기 연결구조물과 상기 메인 인쇄회로기판 간의 열팽창률의 차이는 상기 실리콘 인터포저와 상기 메인 인쇄회로기판 간의 열팽창률의 차이에 비해 작은 것을 특징으로 하는 인쇄회로기판 어셈블리의 제조방법.
  2. 제1항에 있어서,
    상기 실리콘 인터포저와 상기 연결구조물은 플렉서블 인쇄회로기판을 통해 전기적으로 연결되는 것을 특징으로 하는 인쇄회로기판 어셈블리의 제조방법.
  3. 제1항에 있어서,
    상기 실리콘 인터포저와 상기 연결구조물은 와이어 본딩을 통해 전기적으로 연결되는 것을 특징으로 하는 인쇄회로기판 어셈블리의 제조방법.
  4. 제1항에 있어서,
    상기 실리콘 인터포저와 상기 연결구조물은 상기 실리콘 인터포저에 형성되는 관통실리콘비아(TSV : Through Silicon Via)를 통해 전기적으로 연결되는 것을 특징으로 하는 인쇄회로기판 어셈블리의 제조방법.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
KR1020100081685A 2010-08-23 2010-08-23 낮은 열팽창 계수를 갖는 인터포저의 연결구조 및 이를 채용한 패키지 부품 KR101172678B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020100081685A KR101172678B1 (ko) 2010-08-23 2010-08-23 낮은 열팽창 계수를 갖는 인터포저의 연결구조 및 이를 채용한 패키지 부품
US13/211,596 US20120043116A1 (en) 2010-08-23 2011-08-17 Interconnection Structure Of Interposer With Low CTE And Packaging Component Having The Same
CN2011102512301A CN102376688A (zh) 2010-08-23 2011-08-23 用于插件的互连结构和具有该互连结构的封装组件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100081685A KR101172678B1 (ko) 2010-08-23 2010-08-23 낮은 열팽창 계수를 갖는 인터포저의 연결구조 및 이를 채용한 패키지 부품

Publications (2)

Publication Number Publication Date
KR20120056916A KR20120056916A (ko) 2012-06-05
KR101172678B1 true KR101172678B1 (ko) 2012-08-09

Family

ID=45593173

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100081685A KR101172678B1 (ko) 2010-08-23 2010-08-23 낮은 열팽창 계수를 갖는 인터포저의 연결구조 및 이를 채용한 패키지 부품

Country Status (3)

Country Link
US (1) US20120043116A1 (ko)
KR (1) KR101172678B1 (ko)
CN (1) CN102376688A (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103681557B (zh) * 2012-09-11 2017-12-22 恩智浦美国有限公司 半导体器件及其组装方法
US10045437B2 (en) * 2016-11-08 2018-08-07 International Business Machines Corporation Mitigation of warping of electronic components
US20210223563A1 (en) * 2016-12-16 2021-07-22 Hutchinson Technology Incorporated Sensor Shift Structures In Optical Image Stabilization Suspensions
JP2020515881A (ja) 2016-12-16 2020-05-28 ハッチンソン テクノロジー インコーポレイテッドHutchinson Technology Incorporated 光学画像安定化サスペンションにおけるセンサシフト構造
FR3075558B1 (fr) * 2017-12-19 2019-11-15 Safran Electronics & Defense Suppression des zones de forte contrainte dans les assemblages electroniques

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001250909A (ja) * 2000-02-03 2001-09-14 Fujitsu Ltd 電気部品搭載基板のための応力低減インターポーザ

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6787916B2 (en) * 2001-09-13 2004-09-07 Tru-Si Technologies, Inc. Structures having a substrate with a cavity and having an integrated circuit bonded to a contact pad located in the cavity
US6627990B1 (en) * 2003-02-06 2003-09-30 St. Assembly Test Service Ltd. Thermally enhanced stacked die package
JP4606783B2 (ja) * 2003-07-25 2011-01-05 新光電気工業株式会社 半導体装置
US7279786B2 (en) * 2005-02-04 2007-10-09 Stats Chippac Ltd. Nested integrated circuit package on package system
KR20090078543A (ko) * 2008-01-15 2009-07-20 삼성전자주식회사 인쇄회로기판 및 이를 이용한 반도체 패키지

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001250909A (ja) * 2000-02-03 2001-09-14 Fujitsu Ltd 電気部品搭載基板のための応力低減インターポーザ

Also Published As

Publication number Publication date
CN102376688A (zh) 2012-03-14
KR20120056916A (ko) 2012-06-05
US20120043116A1 (en) 2012-02-23

Similar Documents

Publication Publication Date Title
KR101341273B1 (ko) 반도체 패키지 및 당해 반도체 패키지의 실장구조
JP4828164B2 (ja) インタポーザおよび半導体装置
US20060281230A1 (en) Technique for manufacturing an overmolded electronic assembly
US20120155055A1 (en) Semiconductor chip assembly and method for making same
US7450395B2 (en) Circuit module and circuit device including circuit module
KR101172678B1 (ko) 낮은 열팽창 계수를 갖는 인터포저의 연결구조 및 이를 채용한 패키지 부품
KR20010070229A (ko) 얇은 프로파일의 상호 연결 구조
JP2008288489A (ja) チップ内蔵基板の製造方法
KR101772490B1 (ko) 인쇄회로기판 어셈블리
KR102152041B1 (ko) 높은 신뢰성을 갖는 전자 패키지 구조체, 회로 보드 및 디바이스
KR101374144B1 (ko) 워피지 방지 구조를 갖는 반도체 장치
US10154597B2 (en) Component mount board
JP4952365B2 (ja) 両面実装回路基板に対する電子部品の実装構造、半導体装置、及び両面実装半導体装置の製造方法
KR100617071B1 (ko) 적층형 반도체 패키지 및 그 제조방법
US20050196907A1 (en) Underfill system for die-over-die arrangements
JP2017050261A (ja) 光モジュールコネクタ及びプリント基板アセンブリ
KR100656476B1 (ko) 접속 강도를 높인 시스템 인 패키지 및 그 제조방법
KR100809254B1 (ko) 칩 스케일의 sip 모듈.
JP2009277940A (ja) 半導体パッケージ、実装用回路基板および実装構造体
JP2004158700A (ja) 電子制御装置およびその製造方法
KR100665288B1 (ko) 플립칩 패키지 제조방법
JP2010153491A5 (ja) 電子装置及びその製造方法、並びに半導体装置
KR101580355B1 (ko) 반도체 패키지 및 그 제조 방법
KR20160051424A (ko) 적층 패키지
KR100818095B1 (ko) 플립 칩 패키지 및 그의 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150730

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160728

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170728

Year of fee payment: 6