KR101167815B1 - 반도체 패키지 구조 및 이의 제조 방법 - Google Patents

반도체 패키지 구조 및 이의 제조 방법 Download PDF

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Abstract

본 발명은 반도체 패키지 및 이의 제조 방법에 관한 것으로, 실리콘 기판의 상부면에 형성되되 는 알루미늄 패드, 알루미늄 패드 위에 형성되는 복수의 범프, 범프의 일부를 포함하는 알루미늄 패드 상에 형성되는 니켈 박막층, 니켈 박막층 위에 형성되는 팔라듐 박막층 및 팔라듐 박막층 위에 형성되는 금도금층을 포함하여 구성된다.

Description

반도체 패키지 구조 및 이의 제조 방법{Manufacturing Method and Structure of Semiconductor Package}
본 발명은 반도체 패키지 구조 및 이의 제조 방법에 관한 것으로서, 보다 구체적으로 실리콘 기판의 상부면부터 순차적으로 알루미늄 패드, 범프, 니켈 박막, 팔라듐 박막, 금도금층을 형성하고, 금도금층 상부에 솔더볼을 접속시킨 반도체 패키지 구조 및 이의 제조 방법에 관한 것이다.
근래에 들면서 전자제품 시장은 휴대용 정보통신기기의 수요가 급격히 늘고 있다. 따라서, 이들 제품에 내장되는 각종 반도체 및 전기전자 부품들도 보다 작고, 보다 가볍고, 보다 얇게 제조되는 추세에 있다.
상기와 같은 전자제품에 적용되는 반도체 패키지를 제조하기 위해서는 일반적으로 반도체 칩들과 연결단자를 와이어 본딩에 의해 연결하고, 수지 패키징하여 반도체 패키지를 제조하는 방법을 사용한다.
이 경우에는 패키징을 하기 위해서 패키지 주변부에 단자를 일정 간격으로 배치해야 하므로, 반도체 칩의 단자 수 증가에 따라 기판이 대형화되고, 이에 따라 반도체 패키지가 대형화되는 문제점이 있다.
언급한 문제점을 해결하기 위한 방안으로 Ball Grid Array(BGA)라 불리는 반도체 패키지 제조 방법이 보급되고 있다. BGA는 솔더볼을 격자상으로 패키지 표면에 배치함으로써, 동일 투영 면적으로 충분한 전극간의 공간을 확보하여 복수의 전극을 2차원적으로 배치할 수 있다.
또한, BGA 기술과 함께, Chip Scale Package(CSP)라 불리는 반도체 패키지 제조 방법이 보급되고 있다. CSP는 반도체 칩 상의 전극으로부터 패키지 표면에 격자상으로 배치된 솔더볼까지 재배선을 형성하기 때문에 반도체 칩 상에 작은 피치(pitch)로 배치된 소자 전극 배치에 제약을 받지 않아, 소형 반도체 패키지를 제조할 수 있는 효과가 있다.
또한, 반도체 제조 공정에서 반도체 칩을 절단할 필요 없이 웨이퍼 상태인 채로 패키징을 실행하는 wafer level CSP process라 불리는 방법도 보급되고 있다. Wafer level CSP에서는 솔더볼에 따른 단자 형성을 포함해, 웨이퍼 앞면에 기존의 패키징에 필요한 모든 구조를 일괄적으로 형성하는 것도 가능하며, 솔더볼이 앞면에 형성된 웨이퍼를 절단함으로써, 소형 반도체 패키지를 제조할 수 있는 효과가 있다.
아울러, 상기에서 언급한 wafer level CSP process 방법을 이용할 경우에는 칩이나 웨이퍼 전극부터 주석도금으로 형성된 솔더볼까지 전기 동도금으로 재배선이 이루어진다. 이 솔더볼은 솔더링을 위해 표면처리가 필요하고, 표면처리를 위해 솔더볼은 열 이력에 강하고, 접속신뢰성이 우수해야 한다. 그러나, 일반적으로 종래에는 주석도금으로 솔더볼을 형성하여 사용하였으나, 주석도금은 내열성이 낮아, 반도체 패키지 제조 시에 각종 열에 대한 신뢰성이 저하되는 문제점이 있다.
따라서, 본 발명의 목적은 반도체 패키지 제조 시 실리콘 기판의 상부면부터 순차적으로 알루미늄 패드, 범프, 니켈 박막층, 팔라듐 박막층, 금도금층을 형성하여 솔더링 시 접속신뢰성을 획득함과 동시에 내열신뢰성을 증가시킬 수 있는 반도체 패키지 구조 및 이의 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 반도체 패키지 구조 및 이의 제조 방법은 실리콘 기판의 상부면에 형성되는 알루미늄 패드, 상기 알루미늄 패드 위에 형성되는 복수의 범프, 상기 범프의 일부를 포함하는 알루미늄 패드 상에 형성되는 니켈 박막층, 상기 니켈 박막층 위에 형성되는 팔라듐 박막층 및 상기 팔라듐 박막층 위에 형성되는 금도금층을 포함한다.
또한, 상기 금도금층 위에 접속된 솔더볼을 포함한다.
또한, 상기 팔라듐 박막층의 두께는 최대 0.3㎛이다.
또한, 상기 금도금층의 두께는 최대 0.05㎛이다.
또한, 상기 범프는, 동, 은, 금, 텅스텐, 알루미늄 중 적어도 어느 하나의 도체로 형성된다.
또한, 상기 범프는, 습식 도금법에 의해 형성된다.
또한, 상기 팔라듐 박막층 및 상기 금도금층은 무전해 도금을 사용한다.
또한, 상기 팔라듐 박막층 및 상기 금도금층은 침지법에 의해 형성된다.
아울러, 본 발명에 따른 반도체 패키지의 제조 방법은 실리콘 기판의 상부면에 알루미늄 패드를 형성하는 단계, 상기 알루미늄 패드 위에 복수의 범프를 형성하는 단계, 상기 범프의 일부를 포함하는 알루미늄 패드 상에 니켈 박막층을 형성하는 단계, 상기 니켈 박막층 위에 팔라듐 박막층을 형성하는 단계 및 상기 팔라듐 박막층 위에 금도금층을 형성하는 단계를 포함한다.
또한, 상기 금도금층 위에 솔더볼을 형성하는 단계를 포함한다.
또한, 상기 팔라듐 박막층을 형성하는 단계는, 최대 0.3㎛의 두께를 가지는 팔라듐 박막층을 형성하는 단계이다.
또한, 상기 금도금층을 형성하는 단계는, 최대 0.05㎛의 두께를 가지는 금도금층을 형성하는 단계이다.
또한, 상기 복수의 범프를 형성하는 단계는, 동, 은, 금, 텅스텐, 알루미늄 중 적어도 어느 하나의 도체로 형성되는 단계이다.
또한, 상기 복수의 범프를 형성하는 단계는, 상기 복수의 범프를 습식 도금법에 의해 형성하는 단계이다.
또한, 상기 팔라듐 박막층 및 상기 금도금층은 무전해 도금을 사용하여 형성한다.
또한, 상기 팔라듐 박막층 및 상기 금도금층은 침지법을 사용하여 형성한다.
따라서, 본 발명의 구조를 따르면 본 발명은 반도체 패키지 제조 시 실리콘 기판의 상부면부터 순차적으로 알루미늄 패드, 범프, 니켈 박막층, 팔라듐 박막층, 금도금층을 형성하고, 금도금층 위에 솔더볼을 접속시킴으로써, 솔더링 접속신뢰성을 획득함과 동시에 내열신뢰성을 증가시킬 수 있는 효과가 있다.
도 1은 본 발명의 실시예에 따른 반도체 패키지의 범프 부분을 확대하여 개략적으로 나타낸 단면도
도 2는 본 발명의 실시예에 따른 반도체 패키지의 제조 방법을 나타낸 순서도
도 3a 내지 도 3f는 도 2의 각 단계를 나타낸 단면도
이하, 첨부된 도면을 참조하면서 본 발명에 따른 바람직한 실시예를 상세히 설명하기로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니 되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여, 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다.
따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
도 1은 본 발명의 실시예에 따른 반도체 패키지의 범프 부분을 확대하여 개략적으로 나타낸 단면도이다.
도 1을 참조하면, 패키지(10)는 실리콘 기판(20)과, 알루미늄 패드(40), 범프(50), 팔라듐 박막층(70), 금도금층(80), 솔더볼(90)을 구비한다.
실리콘 기판(20)의 적어도 일표면에는 알루미늄 패드(40)가 형성되고, 알루미늄 패드(40)에 복수의 범프(50)가 형성되고, 범프(30)의 일부를 포함하는 알루미늄 패드(40) 상에는 니켈 박막층(60)이 형성된다. 니켈 박막층(60)의 위에는 팔라듐 박막층(70)이 형성되고, 팔라듐 박막층(70)의 위에는 금도금층(80)이 형성된다.
실리콘 기판(20)의 적어도 일표면에는 알루미늄 패드(40)가 형성된다. 이때, 알루미늄 패드(40)는 무전해 니켈/금 도금으로 보호되도록 형성되고, 패시베이션층(30)이 형성된 실리콘 기판(20) 상에 절연 수지층으로서 감광성 수지를 도포하고 노광, 형상 공정 등에 의해, 형성된 알루미늄 패드(40)를 노출한다.
범프(50)는 배선 도체로서 동, 은, 금, 텅스텐, 알루미늄, 이들 각각의 합금 등으로 생성되는 도체 중 적어도 어느 하나의 도체를 사용할 수 있다. 특히, 범프(50)는 알루미늄 패드(40) 위에 습식 도금법에 의해 형성된다.
니켈 박막층(60)은 범프(50) 상에 형성된다.
팔라듐 박막층(70)은 니켈 박막층(60) 위에 형성되며 무전해 팔라듐 도금된다. 팔라듐 도금은 도금액 중의 팔라듐 이온을 환원제 작용에 따라 구리 표면에 팔라듐을 석출시킨 것으로, 환원제에 프로믹 산(fromic acid) 화합물을 사용하면 무전해 팔라듐 도금 피막의 순도가 100%에 가까워지므로 접속 신뢰성을 높일 수 있다. 아울러, 팔라듐 박막층(70)은 침지법에 의해 형성된다.
또한, 환원제에 인 함유화합물, 붕소함유화합물을 사용하면 팔라듐 도금 피막이 팔라듐-p, 팔라듐-borone와 합금되고, 팔라듐 도금 피막은 순도가 90% 이상이 되며 솔더볼 접속 신뢰성 역시 높일 수 있다.
팔라듐 박막층(70)의 두께는 0.3㎛이하인 것이 바람직하고, 0.05~0.2㎛일 경우 접속 신뢰성이 더욱 향상된다. 이때, 팔라듐 박막층(70)의 두께가 0.3㎛을 초과하면 솔더볼(90) 접속 시 주석-팔라듐(tin-palladium) 합급층이 형성되어 솔더볼(90)의 접속강도가 저하된다.
금도금층(80)은 팔라듐 박막층(70)의 위에 형성되며 무전해 금도금되고, 본 발명의 실시예에서는 치환형 무전해금도금을 수행한다.
치환형 무전해금도금은 니켈과 용액 중의 금이온과의 치환 반응에 의해 니켈 표면에 금 피막을 형성하는 것이며, 도금액에는 청산가리(cyanide) 화합물을 포함하는 것과 포함하지 않는 것 모두를 사용할 수 있다. 특히, 필요에 따라 환원성을 갖는 무전해 금도금피막을 형성해도 무관하다.
금도금 피막은 순도가 99% 이상인 것이 바람직하고, 금도금층(80)의 두께는 0.001㎛ ~ 0.05㎛인 것이 바람직하다. 특히, 금도금층(80)의 두께는 0.001㎛ ~ 0.03㎛일 경우 접속 신뢰성이 더욱 향상된다. 이때, 금도금층(80)의 두께가 0.05㎛를 초과할 경우, 팔라듐 박막층(70) 확산에 방해요소가 되어 주석-팔라듐(tin-palladium) 합급층이 형성되는 문제점이 발생한다.
솔더볼(90)은 금도금층(80)의 위에 형성된다.
솔더볼(90)은 동, 은, 금, 텅스텐, 몰리브덴, 이들 각각의 합금 등으로 생성되는 도체 중 적어도 어느 하나의 도체를 사용할 수 있다.
도 2는 본 발명의 실시예에 따른 반도체 패키지의 제조 방법을 나타낸 순서도이다. 도 3a 내지 도 3f는 도 2의 각 단계를 나타낸 단면도이다.
도 2 내지 도 3f를 참조하면, 본 발명에 따른 반도체 패키지(10)의 제조 방법은 실리콘 기판(20)의 일표면에 알루미늄 패드(40)를 형성하는 단계(S11), 알루미늄 패드(40)에 복수의 범프(50)를 형성하는 단계(S12), 범프(50)의 일부를 포함하는 알루미늄 패드(40)상에 니켈 박막층(60)을 형성하는 단계(S13), 니켈 박막층(60) 위에 팔라듐 박막층(70)을 형성하는 단계(S14), 팔라듐 박막층(70) 위에 금도금층(80)을 형성하는 단계(S15), 금도금층(80) 위에 솔더볼(90)을 형성하는 단계(S16)를 포함한다.
이를 도 3a 내지 도 3f를 참조하여 상세히 설명한다.
먼저, 도 3a에 도시된 바와 같이, S11단계에서는 실리콘 기판(20)의 적어도 일표면에 무전해 니켈/금 도금으로 보호되는 알루미늄 패드(40)를 형성하고, 패시베이션층(30)이 형성된 실리콘 기판(20) 상에 절연 수지층으로서 감광성 수지를 도포하고 노광, 형상 공정 등에 의해, 형성된 알루미늄 패드(40)를 노출한다.
이후, 도 3b에 도시된 바와 같이, S12단계에서 복수의 범프(50)를 형성하는 단계를 거친다. S11단계와 S12단계에서는 도시되지 않았으나 실리콘 기판(20)의 일측면을 세정하는 전처리 단계를 더 거칠 수 있다.
보다 구체적으로, 실리콘 기판(20)을 탈지액에 30℃에서 5분간 침지, 2분간 수세, 100g/L이고 30℃인 sodium perphosphate 용액에 2분간 침지시킨 후 에칭을 수행한다. 이후, 10%의 황산에 1분간 침지하여 산활성을 실행한뒤 2분간 수세한다. 그리고 도금 활성화 처리액에 30℃에서 4분간 침지처리하고 2분간 수세한다.
그리고 도 3c에 도시된 바와 같이, S13단계에서는 범프(50)의 일부를 포함하는 알루미늄 패드(40)의 표면 상에 니켈 박막층(60)을 형성하는 단계를 거친다.
이후, 도 3d에 도시된 바와 같이, S14단계에서는 니켈 박막층(60) 위에 팔라듐 박막층(70)을 형성하는 단계를 거친다. S14단계에서는 범프(50)가 형성된 실리콘 기판(20)을 57℃인 무전해 팔라듐 도금액에 3분간 침지, 2분간 세정을 수행한다. 팔라듐 박막층(70)의 두께는 0.3㎛이하인 것이 바람직하고, 0.05~0.2㎛일 경우 접속 신뢰성이 더욱 향상된다.
이후, 도 3e에 도시된 바와 같이, S15단계에서는 팔라듐 박막층(70) 위에 금도금층(80)을 형성하는 단계를 거친다. S15단계에서는 팔라듐 박막층(70)이 형성된 실리콘 기판(20)을 85℃인 무전해 금도금액에 10분간 침지하고 2분간 세정한 후 150℃의 송풍건조기로 5분간 건조시킨다. 금도금층(80)의 두께는 0.001㎛ ~ 0.05㎛인 것이 바람직하다. 특히, 금도금층(80)의 두께는 0.001㎛ ~ 0.03㎛일 경우 접속 신뢰성이 더욱 향상된다.
이어서, 도 3f에 도시된 바와 같이, S16단계에서는 금도금층(80) 위에 솔더볼(90)을 접속시킨다. S16단계에서 금도금층(80) 위에 리플로우(reflow) 방식을 이용하여 솔더볼(90)을 금도금층(80) 위에 형성한다.
보다 구체적으로, S11단계 내지 S15단계를 거친 실리콘 기판(20)을 160℃에서 16시간 동안의 열처리를 가한 후, 솔더볼 접속용단자에 무연솔더를 인쇄하고 리플로우 방식을 이용하여 솔더볼(90)을 형성한다.
이후, 솔더볼(90) 상태를 현미경으로 관찰하여 솔더의 젖음상태(즉, 알루미늄 패드(40)가 확인되는 상태)를 확인한 실험결과는 하기의 표 1과 같다.
팔라듐(㎛) 금(㎛) 주석(Sn) 솔더 젖음성(%)
본 발명 0.3 0.05 없음 100
종래방식1 없음 없음 0.10 80
종래방식2 없음 없음 없음 35
이와 같이, 본 발명은 실리콘 기판의 상부면부터 순차적으로 알루미늄 패드, 범프, 니켈 박막층, 팔라듐 박막층, 금도금층을 형성하고 팔라듐 박막층(70)과 금도금층(80)의 두께를 각각 최대 0.3㎛, 0.05㎛로 유지하기 때문에 실험결과 알루미늄 패드(40)가 확인되는 경우가 없다. 그러나 종래방식 1(팔라듐 박막층과 금도금층이 없고 주석도금층만 있는 경우)과 종래방식 2(팔라듐 박막층, 금도금층, 주석도금층 모두 사용하지 않은 경우)는 알루미늄 패드(40)를 확인할 수 있었다. 이와 같이, 본 발명은 솔더링 시 접속 신뢰성 및 내열신뢰성을 향상시킬 수 있는 효과가 있다.
이상과 같이, 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술 사상과 아래에 기재될 청구범위의 균등 범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.
10: 반도체 패키지 20: 실리콘 기판
30: 패시베이션층 40: 알루미늄 패드
50: 범프 60: 니켈 박막층
70: 팔라듐 박막층 80: 금도금층
90: 솔더볼

Claims (16)

  1. 실리콘 기판의 상부면에 형성되는 알루미늄 패드;
    상기 알루미늄 패드 위에 형성되는 복수의 범프;
    상기 범프의 일부를 포함하는 알루미늄 패드 상에 형성되는 니켈 박막층;
    상기 니켈 박막층 위에 형성되는 팔라듐 박막층; 및
    상기 팔라듐 박막층 위에 형성되는 금도금층;
    을 포함하는 반도체 패키지 구조.
  2. 제1항에 있어서,
    상기 금도금층 위에 접속된 솔더볼;
    을 포함하는 반도체 패키지 구조.
  3. 제1항에 있어서,
    상기 팔라듐 박막층의 두께는 최대 0.3㎛인 반도체 패키지 구조.
  4. 제1항에 있어서,
    상기 금도금층의 두께는 최대 0.05㎛인 반도체 패키지 구조.
  5. 제1항에 있어서,
    상기 범프는,
    동, 은, 금, 텅스텐, 알루미늄 중 적어도 어느 하나의 도체로 형성되는 반도체 패키지 구조.
  6. 제5항에 있어서,
    상기 범프는,
    습식 도금법에 의해 형성되는 반도체 패키지 구조.
  7. 제1항에 있어서,
    상기 팔라듐 박막층 및 상기 금도금층은 무전해 도금을 사용하는 반도체 패키지 구조.
  8. 제7항에 있어서,
    상기 팔라듐 박막층 및 상기 금도금층은 침지법에 의해 형성되는 반도체 패키지 구조.
  9. 실리콘 기판의 상부면에 알루미늄 패드를 형성하는 단계;
    상기 알루미늄 패드 위에 복수의 범프를 형성하는 단계;
    상기 범프의 일부를 포함하는 알루미늄 패드 상에 니켈 박막층을 형성하는 단계;
    상기 니켈 박막층 위에 팔라듐 박막층을 형성하는 단계; 및
    상기 팔라듐 박막층 위에 금도금층을 형성하는 단계;
    를 포함하는 반도체 패키지의 제조 방법.
  10. 제9항에 있어서,
    상기 금도금층 위에 솔더볼을 형성하는 단계;
    를 포함하는 반도체 패키지의 제조 방법.
  11. 제9항에 있어서,
    상기 팔라듐 박막층을 형성하는 단계는,
    최대 0.3㎛의 두께를 가지는 팔라듐 박막층을 형성하는 단계인 반도체 패키지의 제조 방법.
  12. 제9항에 있어서,
    상기 금도금층을 형성하는 단계는,
    최대 0.05㎛의 두께를 가지는 금도금층을 형성하는 단계인 반도체 패키지의 제조 방법.
  13. 제9항에 있어서,
    상기 복수의 범프를 형성하는 단계는,
    동, 은, 금, 텅스텐, 알루미늄 중 적어도 어느 하나의 도체로 형성되는 단계인 반도체 패키지의 제조 방법.
  14. 제13항에 있어서,
    상기 복수의 범프를 형성하는 단계는,
    상기 복수의 범프를 습식 도금법에 의해 형성하는 단계인 반도체 패키지의 제조 방법.
  15. 제9항에 있어서,
    상기 팔라듐 박막층 및 상기 금도금층은 무전해 도금을 사용하여 형성하는 반도체 패키지의 제조 방법.
  16. 제15항에 있어서,
    상기 팔라듐 박막층 및 상기 금도금층은 침지법을 사용하여 형성하는 반도체 패키지의 제조 방법.
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