JP2018204066A - 電極形成方法及び半導体素子電極構造 - Google Patents

電極形成方法及び半導体素子電極構造 Download PDF

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Abstract

【課題】無電解めっきを利用した少ない工程数でプリント基板の内蔵用に適した電極構造を形成する電極形成方法及び半導体素子電極構造を提供する。【解決手段】プリント基板に内蔵する半導体素子の電極を形成する電極形成方法であって、半導体素子、又は回路形成後のウエハの表面電極であるAl電極又はAl合金電極に積層されるバッファ層に対して、当該バッファ層を被覆して積層されるCu(銅)層を無電解めっきで形成する。また、このバッファ層は無電解Niめっき処理で形成されてもよいし、Ni層をさらにAu層で被覆するように置換Au処理を行ってもよい。【選択図】図1

Description

本発明は、半導体素子の表面電極の金属をCu(銅)とする電極形成方法等に関する。
電子機器の小型化、高密度化、高性能化に伴い半導体パッケージやプリント基板の小型化、複合化が要求されている。これらの要求では、より高い電気的性能や熱制御が求められている。
現在、ウエハーレベルで部品を理め込むパッケージ技術(WLP:Wafer−Level−Packaging)は、パッケージの薄型化や高集積化能力の向上、技術的な性能改善といった二一ズに対応する技術として注目されている。特に、半導体素子のチップ面積を超える広い領域に再配線層を形成するファァンアウト型WLP(FOWLP:Fan Out Wafer−Level−Packaging)は、半導体素子と同じ層又は他の層に、半導体素子や受動部品を理め込むことが実現できるため、低コスト且つ高信頼性を得ることができる手法として研究開発が盛んに行われている。
部品を埋め込む手法としてモールド化合物を使つて再構成ウェハに部品を理め込むWLPに対して、プリント基板のビルドアップ材料を用いてプリント基板内部に部品を内蔵することで、部品実装の表面積を減少させて小型化する部品内蔵基板技術を用いて半導体素子を内蔵する技術の研究開発も同様に盛んに行われている(例えば、特許文献1を参照)。
図14は、プリント基板に部品を内蔵する場合の一般的な製造工程を示す図である。半導体素子を内蔵した部品内蔵基板は、上記ファンアウト型WLPと共通の構造をプリント基板工程で実現することができ、低コスト化に大きなメリットがある。そのため、近年ではWLP工程とプリント基板工程を融合させて、プリント基板サイズでパッケージを製造する技術が注目されている。ファンアウト型WLPや部品内蔵基板は、共に埋め込んだ半導体素子(能動部品)、受動部品から直接電解Cuめっきによって配線を行う構造となる。そのため、理め込まれる部品は、電解銅めっきが可能となる適切な電極にする必要がある。受動部品においては、メーカー各社が内蔵用受動部品として従来のSn(すず)めっき端子品では無く、Cuめっき端子品が提供されている。一方、半導体素子などの能動部品では、大多数がAl(アルミニウム)又はAl合金電極であり、部品内蔵用に用いるためには、電極をCuに追加工する必要がある。一般的に、AlおよびAl合金電極のCu電極化には、半導体プロセス用の装置が必要であるため、その工程数が格段に多くなり低コスト化の阻害要因となっている。
そこで、半導体素子の電極構造、及びAl電極をCu電極化する技術がいくつか知られている。図15は、Al又はAl合金を電極とする電極構造、及び半導体素子電極をCu電極化する場合の従来技術を示す図である。図15(A)は、一般的に支給される半導体素子の構造であり、この半導体素子に対して追加工を行わない場合の断面図であり、図15(B)は、無電解UBM(Under Bump Metal)を用いた電極構造の断面図であり、図15(C)及び(D)は、半導体プロセスでAl電極にCu電極を形成した場合の断面図である。
特開2010−226069号公報
しかしながら、図15(A)の構造の場合、Al電極及びAl合金電極が、部品内蔵時のプロセス中に浸食されてしまうため、使用することができない。同様の理由で、図15(C)のCuポスト_1に示すCu電極構造の場合も、Al電極が一部表面に露出しているために部品内蔵時のプロセス中に浸食されてしまい、内蔵用電極として利用することは困難である。
また、図15(B)の無電解UBM構造の場合、Al電極の表面露出を防ぐことができるものの、最表面の金属がAu(金)、Pd(パラジウム)又はNi(ニッケル)となるために埋め込み材料との密着性、Cuめっき接続信頼性、耐薬品性の問題から信頼性を確保することができない。
図15(D)に示す構造は、表面にAl電極の露出がなく、パッシベーション層までCu電極で被覆される構造となっているため、内蔵用電極として推奨されるが、図16に示すように、工程数が非常に多くなってしまうと共に、半導体プロセス用の製造装置が必要であるため、Cu電極化の作業の手間やコストが大きな問題となる。なお、図15(C)の構造においても同様に、工程数が非常に多くなってしまうと共に、半導体プロセス用の製造装置が必要となり、Cu電極化の作業の手間やコストの点で大きな問題を有している。
本発明は、無電解めっきを利用した少ない工程数でプリント基板の内蔵用に適した電極構造を形成する電極形成方法及び半導体素子電極構造を提供する。
本発明に係る電極形成方法は、プリント基板に内蔵する半導体素子の電極を形成する電極形成方法であって、半導体素子、又は回路形成後のウエハの表面電極であるAl電極又はAl合金電極に積層されるバッファ層に対して、当該バッファ層を被覆して積層されるCu(銅)層を無電解めっきで形成するCuめっき工程を含むものである。
このように、本発明に係る電極形成方法においては、半導体素子、又は回路形成後のウエハの表面電極であるAl電極又はAl合金電極に積層されるバッファ層に対して、当該バッファ層を被覆して積層されるCu層を無電解めっきで形成するため、プリント基板の埋め込み材料との密着性を向上させ、基板内蔵に適した半導体素子の電極をCu電極で形成することができると共に、無電解めっきにより極めて少ないプロセスで作業の手間やコストを低減してCu電極を形成することができるという効果を奏する。
本発明に係る電極形成方法は、前記半導体素子、又は回路形成後のウエハの表面電極に対して、当該表面電極を被覆して積層するようにNiで無電解めっき処理をして前記バッファ層を形成するものである。
このように、本発明に係る電極形成方法においては、半導体素子、又は回路形成後のウエハの表面電極に対して、当該表面電極を被覆して積層するようにNiで無電解めっき処理をして前記バッファ層を形成するため、Cu層だけでは電極を厚くすることが困難であるが、Ni層により電極の厚みを補いつつ、Al電極への浸食等を確実に防止することができると共に、無電解めっきにより極めて少ないプロセスで作業の手間やコストを低減してバッファ層を形成することができるという効果を奏する。
特に、バッファ層をNi層で形成することで、内蔵部品の電極に接続するための貫通孔を形成する際に利用するレーザの応力や熱を緩和して、内蔵部品を保護することができるという効果を奏する。
本発明に係る電極形成方法は、前記バッファ層形成工程が、前記Niの層に対して、当該Niの層を被覆して積層するようにAuで置換処理するものである。
このように、本発明に係る電極形成方法においては、バッファ層形成工程が、前記Niの層に対して、当該Niの層を被覆して積層するようにAuで置換処理するため、無電解Cuめっきを行う前に表面にAu層を形成することで、無電解Cuめっきを反応しやすいAu上で行うことが可能となり、特に未析出が発生しやすい微細な電極(例えば、50μm以下の電極サイズ)において、未析出の発生を抑えて、高品質な電極形成を実現することができるという効果を奏する。
本発明に係る半導体素子電極構造は、プリント基板に内蔵する半導体素子の電極構造であって、半導体素子の表面電極であるAl電極又はAl合金電極を被覆して積層されるバッファ層と、前記バッファ層を被覆して積層されるCu層とを有するものである。
このように、本発明に係る半導体素子電極構造においては、半導体素子の表面電極であるAl電極又はAl合金電極を被覆して積層されるバッファ層と、前記バッファ層を被覆して積層されるCu層とを有するため、プリント基板の埋め込み材料との密着性を向上させ、基板内蔵に適した半導体素子の電極をCu電極で形成することができるという効果を奏する。
本発明に係る半導体素子電極構造は、前記バッファ層が、前記半導体素子の表面電極を被覆して積層されるNi層を有するものである。
このように、本発明に係る半導体素子電極構造においては、バッファ層が、前記半導体素子の表面電極を被覆して積層されるNi層を有するため、Cu層だけでは電極を厚くすることが困難であるが、Ni層により電極の厚みを補いつつ、Al電極への浸食等を確実に防止することができるという効果を奏する。
本発明に係る半導体素子電極構造は、前記バッファ層のNi層にAu層が積層されて形成されているものである。
このように、本発明に係る半導体素子電極構造においては、バッファ層のNi層にAu層が積層されて形成されているため、無電解Cuめっきを反応しやすいAu上で行うことが可能となり、特に未析出が発生しやすい微細な電極(例えば、50μm以下の電極サイズ)において、未析出の発生を抑えて、高品質な電極形成を実現することができるという効果を奏する。
本発明に係る半導体素子電極構造は、少なくとも前記Cu(銅)層の表面側の電極端部が、上層側から下層側に向かって円弧状に拡張しながら形成されているものである。
このように、本発明に係る半導体素子電極構造においては、少なくとも前記Cu(銅)層の表面側の電極端部が、上層側から下層側に向かって円弧状に拡張しながら形成されるため、電極の表面積を大きくして、プリント基板の埋め込み材料との密着性を高めることができるという効果を奏する。
第1の実施形態に係る半導体素子電極構造を示す第1の図である。 第1の実施形態に係る半導体素子電極構造を示す第2の図である。 第1の実施形態に係る半導体素子電極構造を示す第3の図である。 パワーデバイスの部品内蔵基板の断面図である。 裏面側電極がある半導体素子に対して表面及び裏面を同時に形成した場合の構造及び処理の一例を示す図である。 裏面側電極がある半導体素子に対して表面及び裏面を同時に形成しない場合の構造及び処理の一例を示す図である。 半導体素子のAl電極上にバッファ層としてのNiを無電解めっきで形成する処理フロー図である。 半導体素子のAl電極上にバッファ層としてのNiを無電解めっきで形成する各処理工程を示すイメージ図である。 図1の構造を形成する場合の形成方法を示す図である。 図2の構造を形成する場合の形成方法を示す図である。 図3の構造を形成する場合の形成方法を示す図である。 エポキシ系絶縁材料と本発明に係る半導体素子電極との密着性を測定した結果を示す図である。 デイジーチェーン構造の基板を作成して本発明に係る半導体素子電極の信頼性を評価した結果を示す図である。 プリント基板に部品を内蔵する場合の一般的な製造工程を示す図である。 Al又はAl合金を電極とする電極構造、及び半導体素子電極をCu電極化する場合の従来技術を示す図である。 半導体プロセスでAl電極にCu電極を形成する場合の処理を示す図である。
以下、本発明の実施の形態を説明する。また、本実施形態の全体を通して同じ要素には同じ符号を付けている。
(本発明の第1の実施形態)
本実施形態に係る半導体素子電極構造及び電極形成方法について、図1ないし図11を用いて説明する。本実施形態に係る半導体素子電極構造及び電極形成方法は、プリント基板に部品を内蔵する所謂部品内蔵基板の内蔵部品として半導体素子を用いる場合に、当該半導体素子の電極を内蔵部品として適した電極構造に形成するものである。
すなわち、上述したように、一般的に製造される半導体素子の電極はAlが大多数であり、このような半導体素子をプリント基板のプロセスにそのまま用いると、Al電極がプリント基板の製造過程で使用される薬液等で浸食されてしまい、そのまま利用することができない。そこで、本実施形態においては、半導体素子の電極構造を表面がCu電極となる構造に形成する。電極表面をCu電極とすることで、上記のような浸食の問題を解消すると共に、プリント基板の埋め込み材料との密着性も上げることができ、高品質な部品内蔵基板を実現することができる。また、電極表面をCu電極とする際に、半導体プロセスを利用するのではなく、回路形成後の半導体素子を無電解めっき処理することで、作業工程を格段に少なくし、手間とコストを削減することができる。
なお、本実施形態に係る電極形成方法は、回路形成後のウエハ形状及びチップ形状のいずれの形状であっても適用できるものである。以下の実施形態においては、チップ形状となっている半導体素子の電極形成方法及び電極構造について説明する。
図1ないし図3は、本実施形態に係る半導体素子電極構造を示す第1〜第3の図である。本実施形態に係る半導体素子電極構造は、支給される半導体素子の電極構造や仕様によって複数パターンの電極構造を採用することができる。図1は、一般的に支給されるAl電極を表面電極とする半導体素子を元に、バッファ層とCu層を形成したものである。図1(A)が支給された半導体素子の電極構造を示し、図1(B)が本実施形態に係る半導体素子電極構造を示している。図1(A)において、支給前はAl電極11が露出した状態の半導体素子10であり、このままではプリント基板に内蔵することができない。そこで、図1(B)に示すように、Al電極11を被覆するようにNiのバッファ層12を無電解めっきで形成し、さらにそのバッファ層12を被覆するようにCu電極13を無電解めっきで形成している。
半導体素子10の表面電極をCu電極12とすることで、プリント基板の埋め込み材料との密着性が向上し、プリント基板への内蔵を高品質に行えると共に、Cu電極12とAl電極11との間にNiのバッファ層12を積層することで、プリント基板の製造工程で使用する薬液等によるAl電極11の浸食を防止することができる。
また、半導体素子10の電極に厚みを出したい場合には、最表面のCu電極12だけだと無電解めっきの析出速度等の観点で非常に難しいものであるが、間に析出速度が速いNiのバッファ層12を介することで、電極構造を厚くすることができる。
図2は、一般的に支給されるAl電極を表面電極とする半導体素子を元にする場合や、パワーデバイスなどに採用されているUBM構造の半導体素子を元にする場合の半導体素子電極構造を示している。図2(A)がAl電極を表面電極とする半導体素子の電極構造を示し、図2(B)がUBM構造の半導体素子の電極構造を示し、図2(C)が本実施形態に係る半導体素子電極構造を示している。
図2(A)に示す電極構造は、図1(A)に示す電極構造と同じである。図2(B)に示す電極構造は、Al電極11にNi層12a及びAu層12bが形成されたUBM構造の電極であり、このままでは、上述したように、埋め込み材料との密着性、Cuめっき接続信頼性、耐薬品性の問題から内蔵部品としての信頼性を確保することができない。そこで、図2(C)に示すように、図2(A)の半導体素子を元にする場合は、表面のAl電極11を被覆するようにNi層12a及びAu層12bをバッファ層12として無電解めっきで形成し、さらにそのバッファ層12を被覆するようにCu電極13を無電解めっきで形成する。一方、図2(B)のUBM構造の半導体素子を元にする場合は、既にNi層12a及びAu層12bが形成された状態であるため、これらをバッファ層12として、当該バッファ層12を被覆するようにCu電極13を無電解めっきで形成する。
図2(C)の電極構造とすることで、既存のUBM構造の半導体素子10をそのまま利用することが可能となる。また、無電解CuめっきはAu上で反応しやすいため、Ni層12a及びAu層12bがバッファ層12として形成されることで、例えば50μ以下程度の微細な電極に対しても未析出を防止して高品質な部品内蔵基板を実現することが可能となる。
図3は、パワーデバイスなどに採用されているUBM構造の半導体素子を元にする場合の半導体素子電極構造を示している。図3(A)に示す電極構造は、図2(B)に示す電極構造と同じであるため、上述したような同様の問題を有する。そこで、図3(B)に示すように、電極の最表面は無電解めっきによりCu電極13とするが、Au層12bとCu電極13との間に、更にNi層12cを無電解めっきで積層し、Ni層12a/Au層12b/Ni層12cをバッファ層12として形成している。
図3(C)の電極構造とすることで、既存のUBM構造の半導体素子10をそのまま利用することが可能となり、且つ、高耐熱性が要求されるような場合には、Au層12bにNi層12cが積層されることで保護することが可能になる。
なお、図2及び図3の電極構造において、Ni層12aとAu層12bとの間にPd(パラジウム)層を挟んで積層する構造としてもよい。
また、図1ないし図3に示すように、本実施形態に係る電極構造においては、無電解めっき処理や置換処理が利用されるため、最表面となるCu電極13の表面側の電極端部が、上層側から下層側に向かって円弧状に拡張しながら形成されてることとなる。すなわち、Cu電極13の表面にアールが形成される構造となる。このアールが形成されることで、電極の表面積を大きくして(プリント基板の埋め込み材料との接触面積を大きくして)、プリント基板の埋め込み材料との密着性を高めることができる。
本実施形態に係る半導体素子電極構造は、無電解めっきにより半導体素子の裏面側にも形成することが可能である。パワーデバイス、ディスクリートデバイスなどの部品内蔵基板や、CSP(Chip Scale Package)は、半導体素子の両面に電極を有する構造(例えば、図4にパワーデバイスの部品内蔵基板の断面図を示す)となっていることから、裏面側もCu電極13で形成されることが望ましい。
裏面側の電極形成については、表面及び裏面を同時に形成する方法と、表面を形成後に裏面を形成する方法とがある。図5は、裏面側電極がある半導体素子に対して表面及び裏面を同時に形成した場合の構造及び処理の一例を示す図である。なお、図5では、裏面側電極の一例としてTi/Ni/Auを示しているが(図5(A))、他にTi/Ni/Ag、Ti/Niのような場合もある。いずれの場合であっても、この半導体素子10に対して表面側にNi層51a、裏面側にNi層51bを無電解めっきで形成し、さらにその表面側にCu電極52a、裏面側にCu電極52bを無電解めっきで形成する(図5(B))。図5の場合は、表面側及び裏面側を同時に無電解めっきするため、製造工程が少なく非常に効率的である。
また、図6は、裏面側電極がある半導体素子に対して表面及び裏面を同時に形成しない場合の構造及び処理の一例を示す図である。なお、図6(A)では、裏面側電極の一例としてTi/Ni/Auを示しているが、他にTi/Ni/Ag、Ti/Niのような場合もある。表面及び裏面を同時に形成しない場合は、図6に示すように、まず裏面側に保護テープ60を貼着して保護する(図6(B))。その状態で表面側にNi層61(図6の場合はさらにAu層62)を形成する(図6(C))。そして、裏面側の保護テープ60を剥がし(図6(D))、表面側にCu電極63a、裏面側にCu電極63bを無電解めっきで同時に形成する(図6(E))。このように、本実施形態に係る半導体素子電極構造においては、裏面側にも部品内蔵基板として適切なCu電極を形成することで、パワーデバイス、ディスクリートデバイスなどの部品内蔵基板や、CSP等に対応することが可能となる。
次に、本実施形態に係る半導体素子電極構造の電極形成方法について説明する。図7は、半導体素子のAl電極上にバッファ層としてのNiを無電解めっきで形成する処理フロー図、図8は、半導体素子のAl電極上にバッファ層としてのNiを無電解めっきで形成する各処理工程を示すイメージ図である。
図7において、まず、表面がAl電極である半導体素子(ダイシング後のチップの状態でもよいし、ダイシング前のウエハの状態でもよい)の表面に付着している油分等を除去するためにクリーナーを行う(ステップS1、図8(A))。ここでは、酸性〜弱アルカリ性のクリーナーを使用する。続いて、表面をエッチングする(ステップS2、図8(B))。Al電極は、Al−Si、Al−Si−Cu、純Al等の種類があり、アルミニウムの強固な酸化膜やSi等を除去する。続いて、第1ジンケート(1st.Zinc)処理を行う(ステップS3、図8(C))。ここでは、アルミの溶解(アノード反応)と亜鉛の析出(カソード反応)が行われる。続いて、亜鉛の剥離を行う(ステップS4、図8(D))。ここでは、20〜50%程度の硝酸溶液により表面の亜鉛を溶解して剥離する。続いて、第2ジンケート(2st.Zinc)処理を行う(ステップS5、図8(E))。ここでは、1st.Zinc処理によって亜鉛が含有されて脆弱となった酸化被膜に対して、表面全体に反応させることでZn皮膜が形成される。続いて、無電解Niめっき処理を行う(ステップS6、図8(F))。ここでは、弱酸性の無電解Niめっき液を用い、用途に応じて、例えば1〜5μ程度の厚みで無電解めっき処理が行われる。なお、上記の各工程の間には純水洗の工程が含まれるものである。
ここまでが、バッファ層としての無電解Niめっきの方法である。バッファ層がNi層のみで、その上に直接Cu電極を形成された図1の構造を形成する場合は、上記図7及び図8に示した工程からの連続工程で無電解Cuめっき処理を行う。図9は、図1の構造を形成する場合の形成方法を示す図である。図9において、Ni層が形成された上に、弱アルカリ性から強アルカリ性の溶液を使って、所定の厚み(例えば1〜5μm程度)に応じて必要な時間(例えば30〜60分程度)無電解Cuめっき処理を行う(ステップS1)。
図10は、図2の構造を形成する場合の形成方法を示す図である。図10において、Ni層が形成された上に、弱酸性〜中性の置換Auめっき液を使って、所定の厚み(例えば0.05μm前後)に応じて必要な時間(例えば1〜10分程度)置換Au処理を行う(ステップS1)。続いて、弱アルカリ性から強アルカリ性の溶液を使って、所定の厚み(例えば1〜5μm程度)に応じて必要な時間(例えば30〜60分程度)無電解Cuめっき処理を行う(ステップS2)。
なお、図10の処理においては、図8及び図9に示した無電解Niめっきからの連続工程でステップS1の置換Au、ステップS2の無電解Cuめっきを行うようにしてもよいし、無電解Niめっきからの連続工程でステップS1の置換Auまでを行って、一旦処理完了して乾燥させ、その後無電解Cuめっきを行うようにしてもよい。
図11は、図3の構造を形成する場合の形成方法を示す図である。図11において、Ni層が形成された上に、弱酸性〜中性の置換Auめっき液を使って、所定の厚み(例えば0.05μm前後)に応じて必要な時間(例えば1〜10分程度)置換Au処理を行う(ステップS1)。ここで、一旦処理を完了して乾燥させる(S2)。続いて、形成されたAu層の上に、弱酸性の無電解Niめっき液を使って、所定の厚み(例えば1〜5μm程度)に応じて必要な時間(例えば5〜25分程度)無電解Niめっき処理を行う(ステップS3)。続いて、弱アルカリ性から強アルカリ性の溶液を使って、所定の厚み(例えば1〜5μm程度)に応じて必要な時間(例えば30〜60分程度)無電解Cuめっき処理を行う(ステップS4)。
以上のように、本実施形態に係る半導体素子電極構造の電極形成方法においては、半導体プロセスのような複雑で手間の掛かる工程を行うことなく、プリント基板への部品内蔵基板に適した電極構造を簡単に効率よく形成することができる。
本発明に係る電極形成方法で形成した半導体素子電極構造を用いて実験を行った。まず、プリント基板で一般的に埋め込み材料として用いられるエポキシ系絶縁材料と電極との密着性を測定した。図12は、その結果を示す図である。図12の結果に示されるように、表面がCu電極の場合が全体的にエポキシ系絶縁材料との密着性が高く、その中では電解Cuめっきを行った場合のCu電極が最も密着性が高かったものの、この手法は上述したように、半導体プロセスと同様の工程が必要となり、作業が極めて煩雑となる。
これに対して、本願の電極構造の場合は、製造工程が極めて簡素化されつつ、必要な未着強度(0.6kgf/cm)を実現しており、安定した製品として実現可能であることが明らかとなった。
次に、デイジーチェーン構造の基板を作成して本発明の電極構造の信頼性を評価した。図13は、その結果を示す図である。ここでは、JEDEC規格MSL level 2aの信頼性試験を行っている。図13に示すように、JEDEC規格MSL level 2aの信頼性試験の結果、接続不良や抵抗の増減などはなく、本発明の電極構造が電解Cuめっき配線と良好な接続をすることが確認できた。
10 半導体素子
11 Al電極
12 バッファ層
12a Ni層
12b Au層
12c Ni層
13 Cu電極
51a,51b Ni層
52a,52b Cu電極
60 保護テープ
61 Ni層
62 Au層
63a,63b Cu電極

Claims (7)

  1. プリント基板に内蔵する半導体素子の電極を形成する電極形成方法であって、
    半導体素子、又は回路形成後のウエハの表面電極であるAl電極又はAl合金電極に積層されるバッファ層に対して、当該バッファ層を被覆して積層されるCu(銅)層を無電解めっきで形成するCuめっき工程を含むことを特徴とする電極形成方法。
  2. 請求項1に記載の電極形成方法において、
    前記半導体素子、又は回路形成後のウエハの表面電極に対して、当該表面電極を被覆して積層するようにNi(ニッケル)で無電解めっき処理をして前記バッファ層を形成するバッファ層形成工程を含むことを特徴とする電極形成方法。
  3. 請求項2に記載の電極形成方法において、
    前記バッファ層形成工程が、前記Ni(ニッケル)の層に対して、当該Ni(ニッケル)の層を被覆して積層するようにAu(金)で置換処理することを特徴とする電極形成方法。
  4. プリント基板に内蔵する半導体素子の電極構造であって、
    半導体素子の表面電極であるAl電極又はAl合金電極を被覆して積層されるバッファ層と、
    前記バッファ層を被覆して積層されるCu(銅)層とを有することを特徴とする半導体素子電極構造。
  5. 請求項4に記載の半導体素子電極構造において、
    前記バッファ層が、前記半導体素子の表面電極を被覆して積層されるNi(ニッケル)層を有することを特徴とする半導体素子電極構造。
  6. 請求項5に記載の半導体素子電極構造において、
    前記バッファ層のNi(ニッケル)層にAu(金)層が積層されて形成されていることを特徴とする半導体素子電極構造。
  7. 請求項4ないし6のいずれかに記載の半導体素子電極構造において、
    少なくとも前記Cu(銅)層の表面側の電極端部が、上層側から下層側に向かって円弧状に拡張しながら形成されていることを特徴とする半導体電極構造。
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