JP2018204066A - 電極形成方法及び半導体素子電極構造 - Google Patents
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Abstract
Description
本実施形態に係る半導体素子電極構造及び電極形成方法について、図1ないし図11を用いて説明する。本実施形態に係る半導体素子電極構造及び電極形成方法は、プリント基板に部品を内蔵する所謂部品内蔵基板の内蔵部品として半導体素子を用いる場合に、当該半導体素子の電極を内蔵部品として適した電極構造に形成するものである。
11 Al電極
12 バッファ層
12a Ni層
12b Au層
12c Ni層
13 Cu電極
51a,51b Ni層
52a,52b Cu電極
60 保護テープ
61 Ni層
62 Au層
63a,63b Cu電極
Claims (7)
- プリント基板に内蔵する半導体素子の電極を形成する電極形成方法であって、
半導体素子、又は回路形成後のウエハの表面電極であるAl電極又はAl合金電極に積層されるバッファ層に対して、当該バッファ層を被覆して積層されるCu(銅)層を無電解めっきで形成するCuめっき工程を含むことを特徴とする電極形成方法。 - 請求項1に記載の電極形成方法において、
前記半導体素子、又は回路形成後のウエハの表面電極に対して、当該表面電極を被覆して積層するようにNi(ニッケル)で無電解めっき処理をして前記バッファ層を形成するバッファ層形成工程を含むことを特徴とする電極形成方法。 - 請求項2に記載の電極形成方法において、
前記バッファ層形成工程が、前記Ni(ニッケル)の層に対して、当該Ni(ニッケル)の層を被覆して積層するようにAu(金)で置換処理することを特徴とする電極形成方法。 - プリント基板に内蔵する半導体素子の電極構造であって、
半導体素子の表面電極であるAl電極又はAl合金電極を被覆して積層されるバッファ層と、
前記バッファ層を被覆して積層されるCu(銅)層とを有することを特徴とする半導体素子電極構造。 - 請求項4に記載の半導体素子電極構造において、
前記バッファ層が、前記半導体素子の表面電極を被覆して積層されるNi(ニッケル)層を有することを特徴とする半導体素子電極構造。 - 請求項5に記載の半導体素子電極構造において、
前記バッファ層のNi(ニッケル)層にAu(金)層が積層されて形成されていることを特徴とする半導体素子電極構造。 - 請求項4ないし6のいずれかに記載の半導体素子電極構造において、
少なくとも前記Cu(銅)層の表面側の電極端部が、上層側から下層側に向かって円弧状に拡張しながら形成されていることを特徴とする半導体電極構造。
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