WO2023243470A1 - ウエハ構造および半導体装置の製造方法 - Google Patents

ウエハ構造および半導体装置の製造方法 Download PDF

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貴晶 山中
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    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes

Definitions

  • Patent Document 1 discloses a step of forming a first electrode on a first main surface of a semiconductor wafer, a step of forming a second electrode covering the entire second main surface of the semiconductor wafer, and a step of forming a second electrode covering the entire second main surface of the semiconductor wafer.
  • a method for manufacturing a semiconductor device is disclosed, which includes a step of forming a plating layer on a first electrode in a state where the first electrode is in a state where the plating layer is formed on the first electrode.
  • One embodiment provides a wafer structure and a method for manufacturing a semiconductor device that contribute to manufacturing a highly reliable semiconductor device.
  • One embodiment includes a wafer having a first surface on one side and a second surface on the other side, a first electrode that covers the first surface, and a second electrode that covers the second surface so as to expose a peripheral portion of the second surface. a second electrode covering an inner part of the surface; and a second electrode having a property that the adhesion force to the peripheral edge part of the second surface is higher than the adhesive force to the second electrode; a protective tape attached to a second electrode.
  • One embodiment includes providing a wafer structure including a wafer having a first surface on one side and a second surface on the other side, a first electrode covering the first surface, and a peripheral edge of the second surface. forming a second electrode covering an inner part of the second surface so as to expose an inner part of the second surface;
  • a method of manufacturing a semiconductor device comprising: adhering a protective tape having a protective tape to the peripheral portion of the second surface and the second electrode.
  • FIG. 1 is a plan view of the wafer structure according to the first embodiment, viewed from the first main surface side.
  • FIG. 2 is a sectional view taken along the line II-II shown in FIG.
  • FIG. 3 is a schematic cross-sectional view of the wafer structure shown in FIG.
  • FIG. 4 is a plan view of the wafer structure shown in FIG. 1 viewed from the second principal surface side.
  • FIG. 5 is a plan view showing an example of the layout of the second electrode shown in FIG. 3.
  • FIG. FIG. 6 is an enlarged sectional view showing the peripheral portion of the wafer structure shown in FIG. 1 together with the second electrode according to the first embodiment.
  • FIG. 7A is an enlarged sectional view showing a peripheral portion of the wafer structure shown in FIG.
  • FIG. 8A is a cross-sectional view showing a method for manufacturing a semiconductor device according to the wafer structure shown in FIG. 1.
  • FIG. 8B is a cross-sectional view showing a step after FIG. 8A.
  • FIG. 8C is a cross-sectional view showing a step after FIG. 8B.
  • FIG. 8D is a cross-sectional view showing a step after FIG. 8C.
  • FIG. 8E is a cross-sectional view showing a step after FIG. 8D.
  • FIG. 8F is a cross-sectional view showing a step after FIG. 8E.
  • FIG. 8G is a cross-sectional view showing a step after FIG. 8F.
  • FIG. 9A is a cross-sectional view showing the process of forming the second electrode.
  • FIG. 9B is a cross-sectional view showing a step after FIG. 9A.
  • FIG. 9C is a cross-sectional view showing a step after FIG. 9B.
  • FIG. 10 is a plan view of the wafer structure according to the second embodiment, viewed from the first main surface side.
  • FIG. 11 is a sectional view taken along the line XI-XI shown in FIG. 10.
  • FIG. 12 is an enlarged sectional view showing a main part of the functional device shown in FIG. 11.
  • FIG. 11 is a sectional view taken along the line XI-XI shown in FIG. 10.
  • FIG. 14A is a cross-sectional view showing a method for manufacturing a semiconductor device having the wafer structure shown in FIG.
  • FIG. 14B is a cross-sectional view showing a step after FIG. 14A.
  • FIG. 14C is a cross-sectional view showing a step after FIG. 14B.
  • FIG. 14D is a cross-sectional view showing a step after FIG. 14C.
  • FIG. 14E is a cross-sectional view showing a step after FIG. 14D.
  • FIG. 14F is a cross-sectional view showing a step after FIG. 14E.
  • FIG. 14G is a cross-sectional view showing a step after FIG. 14F.
  • FIG. 14A is a cross-sectional view showing a method for manufacturing a semiconductor device having the wafer structure shown in FIG.
  • FIG. 14B is a cross-sectional view showing a step after FIG. 14A.
  • FIG. 14C is a cross-sectional view showing a step after FIG. 14
  • FIG. 15 is a plan view showing a wafer according to a modified example.
  • FIG. 16 is a schematic cross-sectional view showing the process of forming the second electrode according to the first modification.
  • FIG. 17 is a schematic cross-sectional view showing the process of forming the second electrode according to the second modification.
  • FIG. 18 is a schematic cross-sectional view showing the process of forming the second electrode according to the third modification.
  • FIG. 1 is a plan view of a wafer structure 1A according to the first embodiment, viewed from the first principal surface 3 side.
  • FIG. 2 is a sectional view taken along the line II-II shown in FIG.
  • FIG. 3 is a schematic cross-sectional view of the wafer structure 1A shown in FIG.
  • FIG. 4 is a plan view of the wafer structure 1A shown in FIG. 1 viewed from the second main surface 4 side.
  • FIG. 5 is a plan view showing an example of the layout of the second electrode 24 shown in FIG.
  • FIG. 6 is an enlarged sectional view showing the peripheral portion of the wafer structure 1A shown in FIG. 1 together with the second electrode 24 according to the first embodiment.
  • FIG. 7A is an enlarged cross-sectional view showing the peripheral portion of the wafer structure 1A shown in FIG. 1 together with the second electrode 24 according to the second embodiment.
  • FIG. 7B is an enlarged cross-sectional view showing the peripheral portion of the wafer structure 1A shown in FIG. 1 together with the second electrode 24 according to the third embodiment.
  • a wafer structure 1A includes a wafer 2.
  • the wafer 2 is formed into a flat disk shape.
  • the wafer 2 may be formed into a flat rectangular parallelepiped shape.
  • the wafer 2 is made of a semiconductor single crystal having a plating reaction rate slower than that of a Si (silicon) single crystal.
  • the wafer 2 is made of a semiconductor single crystal whose redox reaction rate is slower than that of a Si single crystal. It is particularly preferable that the wafer 2 is made of a semiconductor single crystal having a Ni plating reaction rate slower than that of a Si single crystal.
  • the wafer 2 is most preferably made of a high-hardness semiconductor single crystal that has a hardness higher than that of a Si single crystal.
  • the wafer 2 is a wide bandgap semiconductor wafer containing a wide bandgap semiconductor single crystal. That is, the wafer structure 1A is preferably a wide bandgap semiconductor wafer structure.
  • a wide bandgap semiconductor is a semiconductor that has a higher bandgap than Si.
  • the wafer 2 is an SiC wafer containing a hexagonal SiC (silicon carbide) single crystal, which is an example of a wide bandgap semiconductor. That is, the wafer structure 1A is a SiC wafer structure.
  • the hexagonal SiC single crystal has multiple types of polytypes including 2H (Hexagonal)-SiC single crystal, 4H-SiC single crystal, 6H-SiC single crystal, and the like.
  • the wafer 2 includes a 4H-SiC single crystal, but the wafer 2 may include a SiC single crystal of other polytypes.
  • the wafer 2 has a first main surface 3 on one side, a second main surface 4 on the other side, and a side surface 5 connecting the first main surface 3 and the second main surface 4.
  • a first direction X one direction along the first main surface 3
  • a direction perpendicular to the first direction X along the first main surface 3 will be referred to as a second direction Y
  • the direction perpendicular to is called the vertical direction Z.
  • the first direction X may be the m-axis direction of the SiC single crystal
  • the second direction Y may be the a-axis direction of the SiC single crystal.
  • the first direction X may be the a-axis direction of the SiC single crystal
  • the second direction Y may be the m-axis direction of the SiC single crystal.
  • the first main surface 3 and the second main surface 4 face the c-plane of the SiC single crystal. It is preferable that the first principal surface 3 faces the silicon surface of the SiC single crystal, and the second principal surface 4 faces the carbon surface of the SiC single crystal.
  • the first main surface 3 is a device forming surface, and the second main surface 4 is a non-device forming surface.
  • the second main surface 4 is a flat surface extending horizontally from the inner part to the peripheral edge, and has no step at the peripheral edge.
  • the second main surface 4 is a ground surface having a plurality of grinding marks recessed toward the first main surface 3.
  • the depth of the grinding marks is preferably 0.5 ⁇ m or less. It is particularly preferable that the depth of the grinding marks is 0.1 ⁇ m or less.
  • the first main surface 3 and the second main surface 4 may have an off angle that is inclined at a predetermined angle in a predetermined off direction with respect to the c-plane. That is, the c-axis of the SiC single crystal may be inclined with respect to the vertical direction Z by an off-angle.
  • the off direction is preferably the a-axis direction ([11-20] direction) of the SiC single crystal.
  • the off angle may be greater than 0° and less than or equal to 10°.
  • the off angle is preferably 5° or less. It is particularly preferable that the off-angle is 2° or more and 4.5° or less.
  • the wafer 2 has a mark 6 on the side surface 5 that indicates the crystal orientation of the SiC single crystal.
  • the mark 6 includes an orientation flat cut out in a straight line in a plan view viewed from the vertical direction Z (hereinafter simply referred to as "plan view").
  • the orientation flat extends in the second direction Y in this form.
  • the orientation flat does not necessarily need to extend in the second direction Y, and may extend in the first direction X.
  • the landmark 6 may include a first orientation flat extending in the first direction X and a first orientation flat extending in the second direction Y.
  • the wafer 2 may have a diameter of 50 mm or more and 300 mm or less (that is, 2 inches or more and 12 inches or less) in plan view.
  • the diameter of the wafer 2 is defined by the length of the chord passing through the center of the wafer 2 outside the landmark 6.
  • the wafer 2 is preferably a thin wafer having a thickness of 30 ⁇ m or more and less than 200 ⁇ m.
  • the wafer 2 may be 30 ⁇ m to 50 ⁇ m, 50 ⁇ m to 75 ⁇ m, 75 ⁇ m to 100 ⁇ m, 100 ⁇ m to 125 ⁇ m, 125 ⁇ m to 150 ⁇ m, 150 ⁇ m to 175 ⁇ m, or 175 ⁇ m to 200 ⁇ m.
  • the thickness of the wafer 2 is preferably 160 ⁇ m or less.
  • the wafer structure 1A includes an n-type first region 7 (first semiconductor region) formed in a region (surface layer portion) on the first main surface 3 side in the wafer 2.
  • the first region 7 is formed in a layer shape extending along the first main surface 3 and is exposed from the first main surface 3 and the side surface 5.
  • the first region 7 is made of an epitaxial layer (SiC epitaxial layer).
  • the first region 7 may have a thickness of 1 ⁇ m or more and 50 ⁇ m or less.
  • the thickness of the first region 7 is preferably 5 ⁇ m or more and 30 ⁇ m or less. It is particularly preferable that the thickness of the first region 7 is 25 ⁇ m or less.
  • the wafer structure 1A includes an n-type second region 8 (second semiconductor region) formed in a region (surface layer portion) on the second main surface 4 side in the wafer 2.
  • the second region 8 has a higher n-type impurity concentration than the first region 7 and is electrically connected to the first region 7 within the wafer 2 .
  • the second region 8 is formed in a layer shape extending along the second main surface 4 and is exposed from the second main surface 4 and the side surface 5.
  • the second region 8 is made of a semiconductor substrate (SiC substrate). That is, the wafer 2 has a laminated structure including a substrate and an epitaxial layer.
  • the second region 8 may have a thickness of 1 ⁇ m or more and less than 200 ⁇ m.
  • the thickness of the second region 8 is preferably less than 160 ⁇ m.
  • the thickness of the second region 8 is preferably 10 ⁇ m or more.
  • the thickness of the second region 8 may exceed the thickness of the first region 7.
  • the thickness of the second region 8 may be less than the thickness of the first region 7.
  • the wafer structure 1A includes a plurality of device regions 10 provided on the first main surface 3.
  • Each device region 10 is a region corresponding to a semiconductor device (wide bandgap semiconductor device/SiC semiconductor device).
  • the plurality of device regions 10 are each set to have a rectangular shape in plan view.
  • the plurality of device regions 10 are arranged in a matrix along the first direction X and the second direction Y in plan view.
  • the plurality of device regions 10 are arranged at intervals inwardly from the periphery of the first main surface 3 in a plan view, and a space 11 in which the plurality of device regions 10 do not exist is provided at the periphery of the first main surface 3. It is divided. That is, the wafer 2 has an inner portion having a plurality of device regions 10 and a peripheral portion having no device regions 10.
  • the space 11 is formed in an annular shape surrounding the plurality of device regions 10 in a plan view.
  • the space 11 has a portion extending in an arc shape in a region outside the mark 6 in a plan view, and a portion extending linearly in a region along the mark 6.
  • the length of one side of each device region 10 may be 0.5 mm or more and 20 mm or less.
  • the length of one side of each device region 10 is preferably 1 mm or more. It is particularly preferable that the length of one side of each device region 10 is 2 mm or more. In this embodiment, the length of one side of each device region 10 is set in a range of 4 mm or more and 6 mm or less.
  • the wafer structure 1A includes a plurality of scheduled cutting lines 12 provided on the first main surface 3.
  • the plurality of scheduled cutting lines 12 are set in a lattice shape extending along the first direction X and the second direction Y so as to partition the plurality of device regions 10.
  • the wafer structure 1A further includes functional devices 13 formed in each device region 10 on the first main surface 3. Each functional device 13 is formed spaced inward from the periphery of each device region 10 . Each functional device 13 may include at least one of a switching device, a rectifying device, and a passive device.
  • the switching device may include at least one of MISFET (Metal Insulator Semiconductor Field Effect Transistor), BJT (Bipolar Junction Transistor), IGBT (Insulated Gate Bipolar Junction Transistor), and JFET (Junction Field Effect Transistor).
  • the rectifier device may include at least one of a pn junction diode, a pin junction diode, a Zener diode, an SBD (Schottky Barrier Diode), and an FRD (Fast Recovery Diode).
  • the passive device may include at least one of a resistor, a capacitor, and a coil.
  • Each functional device 13 may include a circuit network (for example, an integrated circuit such as an LSI) in which at least two of a switching device, a rectifying device, and a passive device are combined.
  • Each functional device 13 includes an SBD in this form. Since the configurations of the plurality of device areas 10 (functional devices 13) are similar, the configuration of one device area 10 (functional device 13) will be explained below.
  • wafer structure 1A includes an n-type diode region 14 formed in the surface layer of first main surface 3 in device region 10.
  • the diode region 14 is formed using the first region 7.
  • Diode region 14 is formed spaced inward from the periphery of device region 10 .
  • the diode region 14 is formed into a polygonal shape (quadrangular in this embodiment) in plan view.
  • the wafer structure 1A includes a p-type (second conductivity type) guard region 15 formed in the surface layer portion of the first main surface 3 in the device region 10.
  • the guard region 15 is formed in the surface layer of the first region 7 at a distance inward from the periphery of the device region 10 .
  • Guard region 15 is formed in a polygonal ring shape (quadrangular ring shape in this embodiment) surrounding diode region 14 in plan view.
  • Guard region 15 has an inner edge on the inner side of device region 10 and an outer edge on the peripheral side of device region 10 .
  • the wafer structure 1A includes a main surface insulating film 16 that selectively covers the first main surface 3 in the device region 10.
  • Main surface insulating film 16 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
  • the main surface insulating film 16 has a single layer structure including a silicon oxide film.
  • Main surface insulating film 16 has a contact opening 17 that exposes the inner edges of diode region 14 and guard region 15 .
  • the main surface insulating film 16 covers the inner part of the device region 10 at an inward distance from the periphery of the device region 10 and covers the first main surface 3 (first region 7 ) from the periphery of the device region 10 . It's exposed. That is, the main surface insulating film 16 exposes the boundaries (the plurality of planned cutting lines 12) between the plurality of device regions 10. Of course, the main surface insulating film 16 may cover the boundaries between the plurality of device regions 10 (the plurality of planned cutting lines 12).
  • the wafer structure 1A includes a first electrode 18 that covers the first main surface 3 in the device region 10.
  • the first electrode 18 is formed as an anode electrode.
  • the first electrode 18 is spaced inward from the periphery of the device region 10 .
  • the first electrode 18 is formed in a polygonal shape (quadrangular in this form) along the periphery of the device region 10 in plan view.
  • the first electrode 18 enters the contact opening 17 from above the main surface insulating film 16 and is electrically connected to the inner edges of the diode region 14 and the guard region 15 .
  • the first electrode 18 forms a Schottky junction with the diode region 14 .
  • the first electrode 18 may have a stacked structure including a Ti-based metal film and an Al-based metal film stacked in this order from the first main surface 3 side.
  • the Ti-based metal film may include at least one of a Ti film and a Ti alloy film.
  • the Al-based metal film is preferably thicker than the Ti-based metal film.
  • the Al-based metal film includes at least one of an Al film and an Al alloy film.
  • the Al-based metal film may include at least one of an AlCu alloy film, an AlSi alloy film, and an AlSiCu alloy film.
  • the wafer structure 1A includes an insulating film 19 that covers the first electrode 18 in the device region 10.
  • the insulating film 19 covers the periphery of the first electrode 18 at a distance inward from the periphery of the device region 10 .
  • the insulating film 19 defines a pad opening 20 in the inner part of the device region 10 and a street opening 21 in the peripheral part of the device region 10 .
  • the pad opening 20 exposes the inner part of the first electrode 18.
  • the pad opening 20 is formed in a polygonal shape (quadrangular in this form) along the periphery of the first electrode 18 in plan view.
  • the street opening 21 extends along the periphery of the device region 10 and exposes the first main surface 3. Specifically, the street openings 21 are divided into a lattice shape extending in the first direction X and the second direction Y by a plurality of insulating films 19 adjacent to each other in the first direction The boundary portion (a plurality of scheduled cutting lines 12) is exposed. Of course, when the main surface insulating film 16 covering the first main surface 3 is formed at the boundary between the plurality of device regions 10, the street opening 21 covers the main surface insulating film 16 at the border between the plurality of device regions 10. It may be left exposed.
  • the insulating film 19 is thicker than the first electrode 18.
  • the thickness of the insulating film 19 is preferably less than the thickness of the wafer 2.
  • the thickness of the insulating film 19 may be 3 ⁇ m or more and 35 ⁇ m or less.
  • the thickness of the insulating film 19 is preferably 25 ⁇ m or less.
  • the insulating film 19 has a stacked structure including an inorganic insulating film 22 (inorganic film) and an organic insulating film 23 (organic film) stacked in this order from the first electrode 18 side.
  • the inorganic insulating film 22 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
  • the inorganic insulating film 22 includes an insulating material different from that of the main surface insulating film 16.
  • the inorganic insulating film 22 has a single layer structure including a silicon nitride film.
  • the thickness of the inorganic insulating film 22 may be 0.1 ⁇ m or more and 5 ⁇ m or less.
  • the organic insulating film 23 is thicker than the inorganic insulating film 22 and covers the inorganic insulating film 22.
  • the organic insulating film 23 is preferably made of a photosensitive resin film.
  • the organic insulating film 23 may include at least one of a polyimide film, a polyamide film, and a polybenzoxazole film.
  • the thickness of the organic insulating film 23 may be 3 ⁇ m or more and 30 ⁇ m or less.
  • the thickness of the organic insulating film 23 is preferably 20 ⁇ m or less.
  • the organic insulating film 23 may expose either or both of the inner edge and outer edge of the inorganic insulating film 22. In this form, the organic insulating film 23 exposes both the inner and outer edges of the inorganic insulating film 22 and partitions the inorganic insulating film 22 into the pad opening 20 and the street opening 21 . Of course, the organic insulating film 23 may cover the entire area of the inorganic insulating film 22.
  • the wafer structure 1A includes a second electrode 24 that covers the second main surface 4.
  • the second electrode 24 is formed as a cathode electrode and is electrically connected to the second region 8 exposed from the second main surface 4 .
  • the second electrode 24 has a plating reaction rate faster than that of the wafer 2 .
  • the second electrode 24 includes an electrode material whose redox reaction rate is faster than that of the wafer 2 .
  • the second electrode 24 exposes at least a portion of the peripheral edge of the wafer 2 as a plating reaction inhibiting portion 25.
  • the plating reaction inhibiting portion 25 is an exposed portion of the second main surface 4 that is exposed from the second electrode 24 .
  • the second electrode 24 exposes the entire circumference of the wafer 2 as a plating reaction inhibiting portion 25 .
  • the plating reaction inhibiting portion 25 exposes the SiC single crystal (in this form, the carbon surface of the SiC single crystal) exposed from the peripheral edge of the second main surface 4. Further, the plating reaction inhibiting portion 25 exposes grinding marks formed on the peripheral edge of the second main surface 4. The portion of the second main surface 4 that forms the plating reaction inhibiting portion 25 is formed flush with the portion of the second main surface 4 that is hidden by the second electrode 24 . In other words, the plating reaction inhibiting portion 25 extends in the horizontal direction and does not form a stepped portion recessed toward the first main surface 3 on the second main surface 4 .
  • the plating reaction inhibiting portion 25 has a portion extending in an arc shape in a region outside the mark 6 in plan view, and a portion extending linearly in a region along the mark 6.
  • the plating reaction inhibiting portion 25 is formed in a region outside the plurality of device regions 10 in a plan view, and faces the space 11 in the thickness direction of the wafer 2. That is, the plating reaction inhibiting portion 25 is formed in an annular shape that collectively surrounds the plurality of device regions 10 in a plan view.
  • the exposed width W of the plating reaction inhibiting portion 25 is preferably larger than the thickness of the second electrode 24. It is preferable that the exposed width W is larger than the thickness of the first electrode 18.
  • the exposed width W is preferably larger than the thickness of the insulating film 19. It is particularly preferable that the exposure width W is larger than the thickness of the wafer 2.
  • the exposure width W may be 0.5 mm or more and 5 mm or less.
  • the exposure width W is preferably 1 mm or more and 2 mm or less. It is particularly preferable that the exposed width W is less than the length of one side of the device region 10. According to this configuration, it is possible to suppress a decrease in the number of the plurality of device regions 10 (that is, the number of semiconductor devices) due to the introduction of the plating reaction inhibiting portion 25.
  • the second electrode 24 may include at least one of an Al-based metal film, a Ti-based metal film, a Ni-based metal film, a Pd-based metal film, an Au-based metal film, and an Ag-based metal film.
  • the Al-based metal film may include at least one of an Al film and an Al alloy film.
  • the Al-based metal film may include at least one of an AlCu alloy film, an AlSi alloy film, and an AlSiCu alloy film.
  • the Ti-based metal film may include at least one of a Ti film and a Ti alloy film.
  • the Ni-based metal film may include at least one of a Ni film and a Ni alloy film.
  • the Pd-based metal film may include at least one of a Pd film and a Pd alloy film.
  • the Au-based metal film may include at least one of an Au film and an Au alloy film.
  • the Ag-based metal film may include at least one of an Ag film and an Ag alloy film.
  • the second electrode 24 has a stacked structure including a Ti film 31, a Ni film 32, and an Au film 33 stacked in this order from the second main surface 4 side.
  • the Ti film 31 directly covers the second main surface 4.
  • the Ti film 31 does not have a silicide (TiSi) layer formed on the surface layer of the second main surface 4.
  • the Ti film 31 may form a silicide layer in the surface layer portion of the second main surface 4.
  • the Ti film 31 may have a thickness of 500 ⁇ or more and 1000 ⁇ or less.
  • the Ni film 32 is thicker than the Ti film 31 and covers the Ti film 31.
  • the thickness of the Ni film 32 may be 5000 ⁇ or more and 20000 ⁇ or more.
  • the Au film 33 is thinner than the Ni film 32 and covers the Ni film 32.
  • the thickness of the Au film 33 may be greater than or equal to 500 ⁇ and less than or equal to 1000 ⁇ .
  • the second electrode 24 has a stacked structure including an AlSi alloy film 34, a Ti film 35, a Ni film 36, and an Au film 37 stacked in this order from the second main surface 4 side.
  • the AlSi alloy film 34 directly covers the second main surface 4.
  • the AlSi alloy film 34 does not form a silicide (AlSi) layer in the surface layer portion of the second main surface 4.
  • the AlSi alloy film 34 may form a silicide layer in the surface layer portion of the second main surface 4.
  • the AlSi alloy film 34 may have a thickness of 500 ⁇ or more and 2000 ⁇ or less.
  • the Ti film 35 is thinner than the AlSi alloy film 34 and covers the AlSi alloy film 34.
  • the thickness of the Ti film 35 may be greater than or equal to 500 ⁇ and less than or equal to 1000 ⁇ .
  • the Ni film 36 is thicker than the Ti film 35 and covers the Ti film 35.
  • the Ni film 36 may have a thickness of 5000 ⁇ or more and 20000 ⁇ or more.
  • the Au film 37 is thinner than the Ni film 36 and covers the Ni film 36.
  • the Au film 37 may have a thickness of 500 ⁇ or more and 1000 ⁇ or less.
  • the second electrode 24 may have a stacked structure including a Ti film 38, a Ni film 39, an Au film 40, and an Ag film 41 stacked in this order from the second main surface 4 side. good.
  • the Ti film 38 directly covers the second main surface 4. In this form, the Ti film 38 does not form a silicide (TiSi) layer in the surface layer portion of the second main surface 4. Of course, the Ti film 38 may form a silicide layer in the surface layer portion of the second main surface 4.
  • the Ti film 38 may have a thickness of 500 ⁇ or more and 1000 ⁇ or less.
  • the Ni film 39 is thicker than the Ti film 38 and covers the Ti film 38.
  • the thickness of the Ni film 39 may be 5000 ⁇ or more and 20000 ⁇ or more.
  • the Au film 40 is thinner than the Ni film 39 and covers the Ni film 39.
  • the thickness of the Au film 33 may be greater than or equal to 500 ⁇ and less than or equal to 1000 ⁇ .
  • the Ag film 41 is thicker than the Au film 40 and covers the Au film 40.
  • the thickness of the Ag film 41 may be greater than or equal to 1000 ⁇ and less than or equal to 3000 ⁇ .
  • the wafer structure 1A includes a protective tape 45 attached to the second electrode 24 of the wafer 2.
  • the protective tape 45 may be referred to as a "protective film,” “support tape,” “support film,” or the like. It is preferable that the protective tape 45 is thicker than the second electrode 24.
  • the thickness of the protective tape 45 is preferably greater than the thickness of the first electrode 18.
  • the thickness of the protective tape 45 is preferably greater than the thickness of the insulating film 19.
  • the thickness of the protective tape 45 is preferably less than the thickness of the wafer 2. Of course, the thickness of the protective tape 45 may be greater than the thickness of the wafer 2.
  • the protective tape 45 includes a base film 46 and an adhesive layer 47.
  • the base film 46 is made of an optically transparent organic film. It is preferable that the base film 46 has a planar shape corresponding to the planar shape of the wafer 2. In this embodiment, the base film 46 is formed into a circular shape in plan view. When a rectangular parallelepiped-shaped wafer 2 is employed, the base film 46 is preferably formed into a rectangular shape in plan view.
  • the base film 46 is preferably thicker than the second electrode 24.
  • the thickness of the base film 46 is preferably greater than the thickness of the first electrode 18.
  • the thickness of the base film 46 is preferably greater than the thickness of the insulating film 19.
  • the thickness of the base film 46 is preferably less than the thickness of the wafer 2.
  • the thickness of the base film 46 may be two or more wafers.
  • the thickness of the base film 46 may be 10 ⁇ m or more and 100 ⁇ m or less.
  • the thickness of the base film 46 is preferably 20 ⁇ m or more and 50 ⁇ m or less.
  • the adhesive layer 47 is provided on one side of the base film 46. It is preferable that the adhesive layer 47 is provided over the entire area on one side of the base film 46. It is preferable that the adhesive layer 47 is thicker than the second electrode 24. The thickness of the adhesive layer 47 is preferably greater than the thickness of the first electrode 18.
  • the thickness of the adhesive layer 47 is preferably greater than the thickness of the insulating film 19.
  • the thickness of the adhesive layer 47 is preferably less than the thickness of the wafer 2.
  • the thickness of the adhesive layer 47 may be two or more wafers.
  • the thickness of the adhesive layer 47 may be 10 ⁇ m or more and 100 ⁇ m or less.
  • the thickness of the adhesive layer 47 is preferably 20 ⁇ m or more and 50 ⁇ m or less.
  • the adhesive layer 47 may include, for example, a photocurable adhesive whose adhesive strength is reduced by irradiation with ultraviolet rays.
  • the adhesive layer 47 has a property that the adhesive force (adhesive strength) to the wafer 2 is higher than the adhesive force (adhesive strength) to the second electrode 24 .
  • the protective tape 45 has a property that the adhesion force to the plating reaction inhibiting portion 25 (periphery of the second main surface 4) is higher than the adhesion force to the second electrode 24.
  • the adhesive strength of the protective tape 45 (adhesive layer 47) to the wafer 2 is preferably greater than 14.1 N/25 mm.
  • the adhesive strength of the protective tape 45 to the SiC wafer is preferably greater than 14.4 N/25 mm.
  • the adhesive strength of the protective tape 45 to the second electrode 24 is 8 N/25 mm or more and less than 14 N/25 mm.
  • the adhesive strength of the protective tape 45 to the Au film 33 is about 8.9 N/25 mm.
  • the adhesive strength of the protective tape 45 to the Ag film 41 is about 10 N/25 mm.
  • the protective tape 45 is attached to the second main surface 4 side of the wafer 2 by adhering the adhesive layer 47 to the second electrode 24 and the plating reaction inhibiting portion 25 (periphery of the second main surface 4). ing.
  • the protective tape 45 covers the entire area of the second electrode 24 and extends in the form of a film from above the second electrode 24 to above the plating reaction inhibiting portion 25 .
  • the protective tape 45 covers the plating reaction inhibiting portion 25 all around the peripheral edge of the wafer 2 .
  • the protective tape 45 covers the SiC single crystal (in this embodiment, the carbon surface of the SiC single crystal) exposed as the plating reaction inhibiting portion 25. Further, the protective tape 45 covers the grinding marks formed on the plating reaction inhibiting portion 25. In this case, it is preferable that the adhesive layer 47 fills in the grinding marks.
  • the adhesive area of the protective tape 45 (adhesive layer 47) to the plating reaction inhibiting portion 25 (periphery of the second main surface 4) increases due to the grinding marks. Therefore, the adhesive force of the protective tape 45 to the plating reaction inhibiting portion 25 (periphery of the second main surface 4) increases. In other words, the grinding marks also function as anchor holes for the protective tape 45.
  • the adhesive portion of the protective tape 45 to the plating reaction inhibiting portion 25 has a portion extending in an arc shape in a region outside the mark 6 in a plan view, and a portion extending linearly in a region along the mark 6.
  • the adhesive portion of the protective tape 45 is formed in a region outside the plurality of device regions 10 in plan view, and faces the space 11 with the wafer 2 in between.
  • the adhesive portion of the protective tape 45 is formed in a ring shape that collectively surrounds the plurality of device regions 10 in plan view.
  • the protective tape 45 may form a gap 48 between the second main surface 4 and the edge of the second electrode 24. That is, the protective tape 45 may be attached to the second electrode 24 and the plating reaction inhibiting portion 25 so as to expose the edge of the second electrode 24.
  • the gap 48 may be formed on a part of the edge of the second electrode 24 or on the entire circumference.
  • the protective tape 45 may cover a portion of the edge of the second electrode 24 or the entire circumference of the second electrode 24 so that the gap 48 is not formed.
  • the edge of the protective tape 45 has a portion extending in an arc shape in a region outside the mark 6 in plan view, and a portion extending linearly in a region along the mark 6. It is preferable that the protective tape 45 extends from a region on the second main surface 4 to a region outside the second main surface 4 along the horizontal direction. According to this configuration, the entire second main surface 4 can be covered with the protective tape 45. In this case, a portion of the adhesive layer 47 that covers the peripheral edge of the base film 46 may be exposed from the wafer 2.
  • the protective tape 45 exposes the side surface 5 of the wafer 2. It is particularly preferable that the protective tape 45 exposes the entire side surface 5.
  • the fact that the protective tape 45 exposes the entire side surface 5 means that the base film 46 is not attached to the side surface 5 of the wafer 2 via the adhesive layer 47. Therefore, when the base film 46 does not face the side surface 5 with the adhesive layer 47 interposed in a configuration in which a part of the adhesive layer 47 overlaps the lower end of the side surface 5, the protective tape 45 This means that the entire side surface 5 is exposed.
  • the protrusion width Wo of the protective tape 45 may be larger than the thickness of the wafer 2.
  • the protrusion width Wo may be larger than the thickness of the second electrode 24.
  • the protrusion width Wo may be larger than the thickness of the first electrode 18.
  • the protrusion width Wo may be larger than the thickness of the insulating film 19.
  • the protrusion width Wo is preferably less than the exposed width W of the plating reaction inhibiting portion 25.
  • the protrusion width Wo may be 0.1 mm or more and 2 mm or less.
  • the protrusion width Wo is preferably 0.5 mm or more and 1 mm or less.
  • FIGS. 8A to 8F are cross-sectional views showing a method for manufacturing the semiconductor device SD1.
  • 9A to 9C are cross-sectional views showing the process of forming the second electrode 24.
  • 8A to 8F (FIGS. 9F to 9C) are also part of the manufacturing process of the wafer structure 1A.
  • a wafer structure 1A before the step of forming the second electrode 24 is prepared.
  • the wafer structure 1A includes a diode region 14, a guard region 15, a main surface insulating film 16, a first electrode 18, and an insulating film 19 in each device region 10.
  • the wafer structure 1A before the step of forming the second electrode 24 includes the wafer 2 having a thickness of 200 ⁇ m or more.
  • the wafer 2 may have a thickness of 200 ⁇ m or more and 1000 ⁇ m or less.
  • the wafer 2 preferably has a thickness of 250 ⁇ m or more and 500 ⁇ m or less.
  • the wafer 2 may be thinned from the second main surface 4 side by at least one of a grinding method and an etching method.
  • the wafer 2 is thinned by a grinding method on the second main surface 4.
  • the wafer 2 is ground in this configuration to a thickness of less than 200 ⁇ m. As a result, the wafer 2 is thinned, and at the same time, grinding marks are formed on the second main surface 4.
  • a step of forming the second electrode 24 is performed.
  • a mask jig 50 as a mask for the peripheral portion of the second main surface 4 is prepared.
  • the mask jig 50 may be made of an inorganic material such as metal (for example, stainless steel), glass, or ceramic, or may be made of an organic material such as a resin.
  • the mask jig 50 is configured to cover at least a portion of the peripheral edge of the second main surface 4 and expose the inner part of the second main surface 4.
  • the mask jig 50 is configured to cover the region of the peripheral edge of the second main surface 4 that is to be formed as the plating reaction inhibiting portion 25.
  • the mask jig 50 has an annular shape (specifically, an annular shape) in a plan view so as to cover the entire circumference of the peripheral edge of the second main surface 4 and expose the inner part of the second main surface 4. ) is configured.
  • the mask jig 50 may have a portion extending in an arc shape in a region outside the mark 6 in a plan view, and a portion extending linearly in a region along the mark 6. It is preferable that the mask jig 50 is thicker than the second electrode 24 to be formed.
  • the mask jig 50 is brought into contact with the peripheral edge of the second main surface 4.
  • the mask jig 50 is brought into contact with the SiC single crystal (in this embodiment, the carbon surface of the SiC single crystal) exposed from the peripheral edge of the second main surface 4 .
  • the mask jig 50 is arranged in a region outside the plurality of device regions 10 in plan view, and faces the space 11 with the wafer 2 in between. That is, the plating reaction inhibiting portion 25 is arranged so as to collectively surround the plurality of device regions 10 in a plan view.
  • the coverage width (width of contact) of the mask jig 50 with respect to the peripheral edge of the second main surface 4 corresponds to the exposed width W of the plating reaction inhibiting portion 25 .
  • the second electrode 24 is deposited on the second main surface 4 and the mask jig 50 by sputtering.
  • the thickness of the second electrode 24 is less than the thickness of the mask jig 50.
  • the second electrode 24 may include at least one of an Al-based metal film, a Ti-based metal film, a Ni-based metal film, a Pd-based metal film, an Au-based metal film, and an Ag-based metal film.
  • the Al-based metal film, Ti-based metal film, Ni-based metal film, Pd-based metal film, Au-based metal film, and Ag-based metal film can all be formed by a sputtering method.
  • the second electrode 24 (see FIGS. 6, 7A, and 7B) according to the first to third embodiments is formed by appropriately adjusting the order in which these metal films are formed.
  • the mask jig 50 is removed from the second main surface 4.
  • the portion of the second electrode 24 that covers the mask jig 50 is also removed, and the plating reaction inhibiting portion 25 having a layout corresponding to the layout of the mask jig 50 is formed on the peripheral edge of the second main surface 4. It is formed.
  • a protective tape 45 is attached to the second electrode 24 and the plating reaction inhibiting portion 25 (periphery of the second main surface 4). As a result, the wafer structure 1A shown in FIGS. 1 to 6 is manufactured. The wafer structure 1A is handled with the protective tape 45 attached.
  • a plating film 51 is formed on the first electrode 18 by a plating method.
  • the plating film 51 may be regarded as one component of the wafer structure 1A.
  • the entire wafer structure 1A is immersed in a plating solution, and a plating film 51 is formed on the first electrode 18.
  • This step may include a step of shaking the wafer structure 1A in the plating solution.
  • the rocking step includes a stirring step in which bubbles generated during the plating reaction are diffused into the liquid. According to this step, defects in the formation of the plating film 51 due to air bubbles are suppressed.
  • the protective tape 45 protects the second electrode 24 from the plating solution and at the same time suppresses deformation of the wafer 2 in the plating solution. Thereby, abnormal deposition of the plating film 51 on the second electrode 24 is suppressed, and at the same time, cracks in the wafer 2 are suppressed.
  • the second electrode 24 exposes the peripheral edge of the second main surface 4, and the protective tape 45 covers the peripheral edge of the second main surface 4.
  • the protective tape 45 has a property that the adhesion force to the peripheral edge of the second main surface 4 is higher than the adhesion force to the second electrode 24. According to this configuration, peeling of the protective tape 45 at the peripheral edge of the second main surface 4 is suppressed.
  • the peripheral edge portion of the second main surface 4 is exposed as a plating reaction inhibiting portion 25 that has a slow reaction rate to the plating solution.
  • the formation of the plating film 51 is inhibited. Therefore, even if the plating solution enters the region between the second main surface 4 and the protective tape 45, the plating reaction inhibiting portion 25 suppresses abnormal plating film formation.
  • the step of forming the plating film 51 includes the step of forming a Ni plating film 52, a Pd plating film 53, and an Au plating film 54 in this order from the first electrode 18 side.
  • the step of forming the Ni plating film 52 includes a step of forming the Ni plating film 52 on the first electrode 18 by electroless plating.
  • the step of forming the Ni plating film 52 includes the step of immersing the wafer structure 1A in a Ni plating solution. Further, the step of forming the Ni plating film 52 includes a step of shaking the wafer structure 1A in the Ni plating solution.
  • the peripheral edge of the second main surface 4 be exposed as a plating reaction inhibiting part 25 that has a slow reaction rate to at least the Ni plating solution.
  • the Ni plating film 52 is preferably thicker than the inorganic insulating film 22.
  • the Ni plating film 52 is preferably formed on the first electrode 18 so as to ride on the edge of the inorganic insulating film 22 within the pad opening 20 . It is preferable that the Ni plating film 52 is formed at intervals from the open end of the pad opening 20 toward the first electrode 18 in the vertical direction Z.
  • the Ni plating film 52 covers the first electrode 18 and the inorganic insulating film 22 within the pad opening 20 and is in contact with the organic insulating film 23.
  • the Ni plating film 52 may be formed within the pad opening 20 at a distance from the organic insulating film 23 and may cover the first electrode 18 and the edges of the inorganic insulating film 22 .
  • the Ni plating film 52 may have a thickness of 0.1 ⁇ m or more and 15 ⁇ m or less.
  • the thickness of the Ni plating film 52 may be 0.1 ⁇ m or more and 1 ⁇ m or less, 1 ⁇ m or more and 3 ⁇ m or less, 3 ⁇ m or more and 6 ⁇ m or less, 6 ⁇ m or more and 9 ⁇ m or less, 9 ⁇ m or more and 12 ⁇ m or less, or 12 ⁇ m or more and 15 ⁇ m or less.
  • the thickness of the Ni plating film 52 is preferably 2 ⁇ m or more and 8 ⁇ m or less.
  • the step of forming the Pd plating film 53 includes the step of forming the Pd plating film 53 on the Ni plating film 52 by electroless plating.
  • the step of forming the Pd plating film 53 includes the step of immersing the wafer structure 1A in a Pd plating solution. Further, the step of forming the Pd plating film 53 includes a step of shaking the wafer structure 1A in the Pd plating solution.
  • the peripheral edge of the second main surface 4 is preferably exposed as a plating reaction inhibiting portion 25 that has a slow reaction rate to the Pd plating solution.
  • the Pd plating film 53 is formed in a film shape along the outer surface of the Ni plating film 52. It is preferable that the Pd plating film 53 is formed at a distance from the open end of the pad opening 20 toward the Ni plating film 52 side. The Pd plating film 53 is in contact with the organic insulating film 23 within the pad opening 20 in the vertical direction Z. Of course, if the Ni plating film 52 is spaced apart from the organic insulating film 23, the Pd plating film 53 may cover the Ni plating film 52 at a distance from the organic insulating film 23. In this case, the Pd plating film 53 may cover the edge of the inorganic insulating film 22.
  • the Pd plating film 53 has a thickness less than the thickness of the Ni plating film 52.
  • the thickness of the Pd plating film 53 may be 0.01 ⁇ m or more and 1 ⁇ m or less.
  • the thickness of the Pd plating film 53 is 0.01 ⁇ m or more and 0.1 ⁇ m or less, 0.1 ⁇ m or more and 0.2 ⁇ m or less, 0.2 ⁇ m or more and 0.4 ⁇ m or less, 0.4 ⁇ m or more and 0.6 ⁇ m or less, and 0.6 ⁇ m or more and 0.6 ⁇ m or less. .8 ⁇ m or less, or 0.8 ⁇ m or more and 1 ⁇ m or less.
  • the step of forming the Au plating film 54 includes the step of forming the Au plating film 54 on the Pd plating film 53 by electroless plating.
  • the step of forming the Au plating film 54 includes the step of immersing the wafer structure 1A in an Au plating solution. Further, the step of forming the Au plating film 54 includes a step of shaking the wafer structure 1A in the Au plating solution.
  • the peripheral edge of the second main surface 4 is preferably exposed as a plating reaction inhibiting portion 25 that has a slow reaction rate to the Au plating solution.
  • the Au plating film 54 is formed in a film shape along the outer surface of the Pd plating film 53. It is preferable that the Au plating film 54 is formed at intervals from the open end of the pad opening 20 toward the Pd plating film 53 in the vertical direction Z. The Au plating film 54 is in contact with the organic insulating film 23 within the pad opening 20 . Of course, if the Ni plating film 52 and the Pd plating film 53 are spaced apart from the organic insulating film 23, the Au plating film 54 may cover the Pd plating film 53 at a distance from the organic insulating film 23. In this case, the Au plating film 54 may cover the edge of the inorganic insulating film 22.
  • the Au plating film 54 has a thickness less than the thickness of the Ni plating film 52.
  • the thickness of the Au plating film 54 may be 0.01 ⁇ m or more and 1 ⁇ m or less.
  • the thickness of the Au plating film 54 is 0.01 ⁇ m or more and 0.1 ⁇ m or less, 0.1 ⁇ m or more and 0.2 ⁇ m or less, 0.2 ⁇ m or more and 0.4 ⁇ m or less, 0.4 ⁇ m or more and 0.6 ⁇ m or less, and 0.6 ⁇ m or more and 0.6 ⁇ m or less. .8 ⁇ m or less, or 0.8 ⁇ m or more and 1 ⁇ m or less.
  • the plating film 51 includes a Ni plating film 52, a Pd plating film 53, and an Au plating film 54.
  • the plating film 51 may have a laminated structure including only the Ni plating film 52 and the Au plating film 54, which are laminated in this order from the first electrode 18 side.
  • the plating film 51 may have a single layer structure consisting of the Ni plating film 52, the Pd plating film 53, or the Au plating film 54.
  • the protective tape 45 is peeled off from the second main surface 4 and the second electrode 24.
  • This step includes a step of irradiating the adhesive layer 47 of the protective tape 45 with ultraviolet rays to reduce the adhesive strength of the adhesive layer 47. Further, this step includes a step of peeling the base film 46 together with the adhesive layer 47 from the second electrode 24 .
  • the wafer 2 is cut along a plurality of scheduled cutting lines 12.
  • the wafer 2 may be cut (cut) in the vertical direction Z by a dicing blade, or may be cut (cleaved) in the vertical direction Z by a cleavage method using a laser beam irradiation process.
  • a cleavage method a modified layer in which a part of the crystal structure is modified is formed inside the wafer 2 by laser beam irradiation, and the wafer 2 is cleaved in the vertical direction Z starting from the modified layer.
  • the semiconductor device SD1 SiC semiconductor device in this embodiment
  • the wafer structure 1A includes the wafer 2, the first electrode 18, the second electrode 24, and the protective tape 45.
  • the wafer 2 has a first main surface 3 on one side and a second main surface 4 on the other side.
  • the first electrode 18 covers the first main surface 3.
  • the second electrode 24 covers the inner part of the second main surface 4 so that the peripheral edge of the second main surface 4 is exposed.
  • the protective tape 45 is attached to the peripheral edge of the second main surface 4 and the second electrode 24 .
  • the protective tape 45 has a property that the adhesion force to the peripheral edge of the second main surface 4 is higher than the adhesion force to the second electrode 24.
  • peeling of the protective tape 45 from the second main surface 4 and the second electrode 24 can be suppressed.
  • the wafer structure 1A is subjected to the manufacturing method of the semiconductor device SD1
  • manufacturing defects due to peeling of the protective tape 45 can be suppressed. Therefore, it is possible to provide a wafer structure 1A that contributes to the manufacture of a highly reliable semiconductor device SD1.
  • the plating solution can be prevented from entering the area between the second main surface 4 and the protective tape 45. Thereby, abnormal plating film formation on the second electrode 24 is suppressed.
  • the second electrode 24 has a plating reaction rate higher than that of the wafer 2, it is preferable that the second electrode 24 exposes the peripheral edge of the wafer 2 as a plating reaction inhibiting part 25.
  • the peripheral portion of the wafer 2 is preferably made of a material that inhibits plating film formation.
  • the protective tape 45 is preferably attached to the plating reaction inhibiting portion 25. According to this configuration, it is possible to suppress the plating solution from entering the area between the plating reaction inhibiting portion 25 and the protective tape 45. Further, even if the plating solution invades the region between the second main surface 4 and the protective tape 45, the plating reaction inhibiting portion 25 can suppress abnormal plating film formation.
  • the wafer 2 includes SiC single crystal.
  • the second electrode 24 exposes the SiC single crystal from the periphery of the second main surface 4.
  • the protective tape 45 is preferably attached to the SiC single crystal at the peripheral edge of the second main surface 4. SiC single crystal has physical properties that make it difficult for metal to be deposited by plating. Therefore, even if the plating solution invades the region between the second principal surface 4 and the protective tape 45, abnormal plating film formation can be suppressed by the SiC single crystal.
  • the wafer 2 preferably has a thickness of less than 200 ⁇ m. According to this configuration, the on-resistance caused by the thickness of the wafer 2 can be reduced. Moreover, according to the protective tape 45, the wafer 2 can be handled while suppressing deformation of the relatively thin wafer 2.
  • the second electrode 24 exposes the entire periphery of the second main surface 4.
  • the protective tape 45 is preferably attached to the entire circumference of the second main surface 4. According to this configuration, peeling of the protective tape 45 from the second main surface 4 can be suppressed over the entire circumference of the peripheral edge of the second main surface 4. Further, it is possible to suppress the plating solution from entering the area between the second main surface 4 and the protective tape 45 around the entire circumference of the second main surface 4 .
  • the exposed width W of the plating reaction inhibiting portion 25 is larger than the thickness of the second electrode 24. It is preferable that the exposure width W is larger than the thickness of the wafer 2. According to these configurations, the risk of contact of the plating solution with the second electrode 24 can be appropriately reduced.
  • the second main surface 4 has grinding marks.
  • the second electrode 24 preferably has grinding marks exposed at the peripheral edge of the second main surface 4.
  • the protective tape 45 is attached to the peripheral edge portion having the grinding marks. According to this configuration, the adhesion of the protective tape 45 to the peripheral edge of the second main surface 4 can be increased by the grinding marks.
  • the second main surface 4 is preferably a flat surface. That is, it is preferable that the second main surface 4 does not have a stepped portion recessed toward the first main surface 3 side. According to this configuration, formation of a fragile portion of the wafer 2 on the second main surface 4 can be appropriately suppressed. In particular, such a configuration is preferably applied to wafers 2 of less than 200 ⁇ m.
  • the wafer structure 1A may include a plating film 51 that covers the first electrode 18.
  • the second electrode 24 exposes the peripheral edge of the wafer 2 as a plating reaction inhibiting portion 25 that inhibits the formation of the plating film 51.
  • the plating film 51 may include at least one of a Ni plating film 52, a Pd plating film 53, and an Au plating film 54.
  • the wafer structure 1A may include a plurality of device regions 10 set in the inner part of the first main surface 3.
  • the second electrode 24 exposes a region outside the plurality of device regions 10 in plan view. According to this configuration, the semiconductor device SD1 having the second electrode 24 can be appropriately manufactured.
  • the method for manufacturing the semiconductor device SD1 includes a step of preparing the wafer structure 1A, a step of forming the second electrode 24, and a step of attaching the protective tape 45.
  • the wafer structure 1A is prepared, which includes a wafer 2 having a first surface on one side and a second main surface 4 on the other side, and a first electrode 18 covering the first surface.
  • the second electrode 24 is formed to cover the inner part of the second main surface 4 so as to expose the peripheral edge of the second main surface 4.
  • the protective tape 45 which has a property that the adhesive force to the peripheral edge of the second main surface 4 is higher than the adhesive force to the second electrode 24, is attached to the peripheral edge of the second main surface 4 and the second electrode. It is attached to 24.
  • this manufacturing method peeling of the protective tape 45 from the second main surface 4 and the second electrode 24 can be suppressed. Thereby, manufacturing defects caused by peeling of the protective tape 45 can be suppressed. Therefore, it is possible to provide a manufacturing method that contributes to manufacturing the semiconductor device SD1 with high reliability. For example, when the wafer 2 is immersed in a plating solution with the protective tape 45 attached, the plating solution can be prevented from entering the area between the second main surface 4 and the protective tape 45. Thereby, abnormal plating film formation on the second electrode 24 is suppressed.
  • the second electrode 24 has a plating reaction rate higher than that of the wafer 2, it is preferable that the second electrode 24 exposes the peripheral edge of the wafer 2 as a plating reaction inhibiting part 25.
  • the peripheral portion of the wafer 2 is preferably made of a material that inhibits plating film formation.
  • the protective tape 45 is preferably attached to the plating reaction inhibiting portion 25. According to this manufacturing method, it is possible to suppress the plating solution from entering the area between the plating reaction inhibiting portion 25 and the protective tape 45. Further, even if the plating solution invades the region between the second main surface 4 and the protective tape 45, the plating reaction inhibiting portion 25 can suppress abnormal plating film formation.
  • the method for manufacturing the semiconductor device SD1 preferably further includes the step of immersing the wafer structure 1A in a plating solution with the protective tape 45 attached to form a plating film 51 on the first electrode 18. According to this manufacturing method, it is possible to suppress the plating solution from entering the area between the second main surface 4 and the protective tape 45. Thereby, abnormal plating film formation on the second electrode 24 can be suppressed.
  • the step of forming the plating film 51 includes a step of shaking the wafer structure 1A in the plating solution.
  • this manufacturing method bubbles generated during the plating reaction can be diffused into the liquid. Thereby, defects in film formation of the plating film 51 due to air bubbles can be suppressed.
  • the second electrode 24 can be protected from the plating solution by the protective tape 45, and at the same time, the deformation of the wafer 2 in the plating solution can be suppressed by the protective tape 45.
  • the step of forming the plating film 51 includes a step of immersing the wafer structure 1A in a Ni plating solution to form a Ni plating film 52, a step of immersing the wafer structure 1A in a Pd plating solution to form a Pd plating film 53, and , may include at least one step of immersing the wafer structure 1A in an Au plating solution to form the Au plating film 54.
  • the protective tape 45 removes at least one of the abnormal formation of the Ni plating film 52, the abnormal formation of the Pd plating film 53, and the abnormal film formation of the Au plating film 54 on the second main surface 4 side. can be suppressed by
  • the wafer 2 includes SiC single crystal.
  • the second electrode 24 is preferably formed so as to expose the SiC single crystal from the peripheral edge of the second main surface 4.
  • the protective tape 45 is preferably attached to the SiC single crystal at the peripheral edge of the second main surface 4.
  • SiC single crystal has physical properties that make it difficult for metal to be deposited by plating. Therefore, even if the plating solution invades the region between the second principal surface 4 and the protective tape 45, abnormal plating film formation can be suppressed by the SiC single crystal.
  • the wafer structure 1A including the wafer 2 having a thickness of 200 ⁇ m or more is prepared.
  • the method for manufacturing the semiconductor device SD1 preferably includes a step of thinning the wafer 2 to a thickness of less than 200 ⁇ m prior to the step of forming the second electrode 24.
  • the wafer 2 can be handled while suppressing deformation of the wafer 2 due to the relatively thick wafer 2 up to the thinning process of the wafer 2. Then, in the process of thinning the wafer 2, the on-resistance caused by the thickness of the wafer 2 can be reduced. After the step of attaching the protective tape 45, the wafer 2 can be handled while suppressing deformation of the relatively thin wafer 2 with the protective tape 45.
  • the process of thinning the wafer 2 may include a process of grinding the entire second main surface 4 by a grinding method.
  • the second electrode 24 is preferably formed so as to expose grinding marks at the peripheral edge of the second main surface 4.
  • the protective tape 45 be attached to the peripheral edge portion having the grinding marks. According to this manufacturing method, the adhesion of the protective tape 45 to the peripheral edge of the second main surface 4 can be increased by the grinding marks.
  • FIG. 10 is a plan view of the wafer structure 1B according to the second embodiment, viewed from the first main surface 3 side.
  • FIG. 11 is a sectional view taken along the line XI-XI shown in FIG. 10.
  • FIG. 12 is an enlarged sectional view showing a main part of the functional device 13 shown in FIG. 11.
  • FIG. 13 is a schematic cross-sectional view of the wafer structure 1B shown in FIG.
  • wafer structure 1B has a different configuration from wafer structure 1A described above in that functional device 13 includes a MISFET instead of an SBD.
  • the functional device 13 is shown in a simplified manner by broken lines.
  • the MISFET is a trench gate type.
  • the other configurations of the wafer structure 1B are substantially the same as those of the wafer structure 1A. Below, the differences between the wafer structure 1B and the wafer structure 1A will be explained. Further, below, the configuration of one device area 10 will be explained.
  • the wafer structure 1B includes a p-type body region 60 formed in the surface layer portion of the first main surface 3 in the device region 10.
  • the body region 60 is formed at intervals from the bottom of the first region 7 toward the first main surface 3 and extends in a layered manner on the surface layer of the first main surface 3.
  • the body region 60 may be formed over the entire first main surface 3.
  • the wafer structure 1B includes an n-type source region 61 formed in the surface layer of the body region 60 in the device region 10.
  • the source region 61 may be formed inside the device region 10 at a distance from the periphery of the device region 10 .
  • Source region 61 has a higher n-type impurity concentration than first region 7 .
  • the source region 61 is formed at intervals from the bottom of the body region 60 toward the first main surface 3 and extends in a layered manner on the surface layer of the first main surface 3 .
  • Source region 61 forms a channel with first region 7 within body region 60 .
  • the wafer structure 1B includes a plurality of first trench structures 62 formed on the first main surface 3 in the device region 10.
  • First trench structure 62 may be referred to as a "trench gate structure.”
  • the plurality of first trench structures 62 control channel inversion and non-inversion.
  • the plurality of first trench structures 62 penetrate the body region 60 and the source region 61 and reach the first region 7 .
  • the plurality of first trench structures 62 may be arranged at intervals in the first direction X in a plan view, and each may be formed in a band shape extending in the second direction Y.
  • the plurality of first trench structures 62 are formed at intervals from the bottom of the first region 7 toward the first main surface 3 side.
  • Each first trench structure 62 includes a first trench 63, a first insulating film 64, and a first buried electrode 65.
  • the first trench 63 is formed on the first main surface 3 and partitions a wall surface of the first trench 63.
  • the first insulating film 64 covers the wall surface of the first trench 63.
  • the first buried electrode 65 is buried in the first trench 63 with the first insulating film 64 interposed therebetween.
  • the first buried electrode 65 faces the channel with the first insulating film 64 in between.
  • the wafer structure 1B includes a plurality of second trench structures 66 formed on the first main surface 3 in the device region 10.
  • Second trench structure 66 may be referred to as a "trench source structure.”
  • the plurality of second trench structures 66 are each formed in a region between two adjacent first trench structures 62.
  • the plurality of second trench structures 66 may each be formed in a band shape extending in the second direction Y in plan view.
  • the plurality of second trench structures 66 penetrate the body region 60 and the source region 61 and reach the first region 7 .
  • the plurality of second trench structures 66 are formed at intervals from the bottom of the first region 7 toward the first main surface 3 side, and are formed deeper than the first trench structures 62 .
  • Each second trench structure 66 includes a second trench 67, a second insulating film 68, and a second buried electrode 69.
  • the second trench 67 is formed on the first main surface 3 and defines a wall surface of the second trench 67.
  • the second insulating film 68 covers the wall surface of the second trench 67.
  • the second buried electrode 69 is buried in the second trench 67 with the second insulating film 68 interposed therebetween.
  • the wafer structure 1B includes a plurality of p-type contact regions 70 formed in regions along the plurality of second trench structures 66 within the wafer 2 in the device region 10.
  • the plurality of contact regions 70 have a higher p-type impurity concentration than the body region 60.
  • Each contact region 70 covers the sidewalls and bottom wall of each second trench structure 66 and is electrically connected to body region 60 .
  • the wafer structure 1B includes a plurality of p-type well regions 71 formed in regions along the plurality of second trench structures 66 within the wafer 2 in the device region 10.
  • Each well region 71 has a p-type impurity concentration higher than that of body region 60 and lower than that of contact region 70.
  • Each well region 71 covers a corresponding second trench structure 66 with a corresponding contact region 70 in between.
  • Each well region 71 covers the side and bottom walls of the corresponding second trench structure 66 and is electrically connected to the body region 60 .
  • the wafer structure 1B includes a main surface insulating film 16 that covers the first main surface 3 in the device region 10.
  • the main surface insulating film 16 is continuous with the first insulating film 64 and the second insulating film 68, and exposes the first buried electrode 65 and the second buried electrode 69.
  • the main surface insulating film 16 covers the peripheral edge of the device region 10 (the boundary between the plurality of device regions 10). That is, the main surface insulating film 16 covers the entire first main surface 3.
  • the main surface insulating film 16 may expose the peripheral portion of the device region 10 (the boundary portion between the plurality of device regions 10).
  • the wafer structure 1B includes an interlayer insulating film 72 that covers the main surface insulating film 16 in the device region 10.
  • Interlayer insulating film 72 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
  • the interlayer insulating film 72 covers the plurality of first trench structures 62 and the plurality of second trench structures 66.
  • the interlayer insulating film 72 covers the peripheral edge of the device region 10 (the boundary between the plurality of device regions 10) with the main surface insulating film 16 in between.
  • the interlayer insulating film 72 may cover the entire first main surface 3.
  • the interlayer insulating film 72 may expose the first main surface 3 at the periphery of the device region 10. .
  • the wafer structure 1B includes a first buried electrode 65 disposed on the interlayer insulating film 72 in the device region 10, as in the first embodiment.
  • the first electrode 18 may have a stacked structure including a Ti-based metal film and an Al-based metal film stacked in this order from the first main surface 3 side.
  • the first electrode 18 includes a gate electrode 73 and a source electrode 74.
  • the gate electrode 73 is arranged in a region close to the center of one side of the device region 10 in plan view.
  • the gate electrode 73 may be arranged at a corner of the device region 10 in a plan view.
  • the gate electrode 73 is formed into a rectangular shape in plan view.
  • the source electrode 74 is arranged on the interlayer insulating film 72 at a distance from the gate electrode 73.
  • the source electrode 74 is formed into a polygonal shape having a concave portion recessed along the gate electrode 73 in plan view.
  • the source electrode 74 may be formed into a rectangular shape in plan view.
  • the source electrode 74 penetrates the interlayer insulating film 72 and the main surface insulating film 16 and is electrically connected to the body region 60, the source region 61, and the plurality of second trench structures 66.
  • the wafer structure 1B includes a gate wiring electrode 75 drawn out from the gate electrode 73 onto the interlayer insulating film 72 in the device region 10.
  • the gate wiring electrode 75 may have a stacked structure including a Ti-based metal film and an Al-based metal film stacked in this order from the first main surface 3 side.
  • the gate wiring electrode 75 is formed in a band shape extending along the periphery of the device region 10 so as to intersect (specifically, perpendicularly intersect) with the ends of the plurality of first trench structures 62 in a plan view.
  • the gate wiring electrode 75 penetrates the interlayer insulating film 72 and is electrically connected to the plurality of first trench structures 62 .
  • the wafer structure 1B includes an insulating film 19 that covers the first electrode 18 in the device region 10.
  • the insulating film 19 has a laminated structure including an inorganic insulating film 22 and an organic insulating film 23 laminated in this order from the first electrode 18 side, as in the first embodiment.
  • the insulating film 19 covers the periphery of the gate electrode 73 and the source electrode 74 at a distance inward from the periphery of the device region 10 .
  • the insulating film 19 covers the entire gate wiring electrode 75.
  • the insulating film 19 defines a plurality of pad openings 20 that expose the inner part of the gate electrode 73 and the inner part of the source electrode 74, and defines street openings 21 that expose the interlayer insulating film 72 at the peripheral edge of the device region 10. It is divided.
  • the plurality of pad openings 20 include a gate pad opening 76 that exposes the inner part of the gate electrode 73 and a source pad opening 77 that exposes the inner part of the source electrode 74.
  • the gate pad opening 76 is divided into a rectangular shape along the periphery of the gate electrode 73 in plan view.
  • the source pad opening 77 is formed in a polygonal shape along the periphery of the source electrode 74 in plan view.
  • the street opening 21 is formed in the same manner as in the first embodiment.
  • the organic insulating film 23 may expose the edge of the inorganic insulating film 22 in the gate pad opening 76.
  • the organic insulating film 23 may expose the edge of the inorganic insulating film 22 in the source pad opening 77.
  • the organic insulating film 23 may expose the edge of the inorganic insulating film 22 in the street opening 21.
  • the organic insulating film 23 may cover the entire area of the inorganic insulating film 22.
  • the wafer structure 1B includes a second electrode 24 covering the second main surface 4.
  • the second electrode 24 is formed as a drain electrode and is electrically connected to the second region 8 exposed from the second main surface 4 .
  • the second electrode 24 is formed in the same manner as in the first embodiment. For other explanations of the second electrode 24, the explanations of the first embodiment apply.
  • 14A to 14G are cross-sectional views showing a method for manufacturing the semiconductor device SD2 according to the wafer structure 1B shown in FIG. 10. 14A to 14G are also part of the manufacturing process of wafer structure 1B.
  • the wafer structure 1B before the process of forming the second electrode 24 is prepared.
  • the wafer structure 1B includes, in each device region 10, a body region 60, a source region 61, a first trench structure 62, a second trench structure 66, a contact region 70, a well region 71, a main surface insulating film 16, an interlayer insulating film 72, It includes a gate electrode 73 (first electrode 18), a source electrode 74 (first electrode 18), a gate wiring electrode 75, and an insulating film 19.
  • the wafer structure 1A before the step of forming the second electrode 24 includes the wafer 2 having a thickness of 200 ⁇ m or more.
  • the wafer 2 may have a thickness of 200 ⁇ m or more and 1000 ⁇ m or less.
  • the wafer 2 preferably has a thickness of 250 ⁇ m or more and 500 ⁇ m or less.
  • the wafer 2 may be thinned from the second main surface 4 side by at least one of a grinding method and an etching method.
  • the wafer 2 is thinned by a grinding method on the second main surface 4.
  • the wafer 2 is ground in this configuration to a thickness of less than 200 ⁇ m. As a result, grinding marks are formed on the second main surface 4.
  • a step of forming the second electrode 24 is performed.
  • the second electrode 24 is formed through steps similar to those shown in FIGS. 9A to 9C described above.
  • the plating reaction inhibiting portion 25 having a layout corresponding to the layout of the mask jig 50 is formed at the peripheral portion of the second main surface 4.
  • a protective tape 45 is attached to the second electrode 24 and the plating reaction inhibiting portion 25 (periphery of the second main surface 4).
  • the wafer structure 1B shown in FIGS. 10 to 13 is manufactured.
  • the wafer structure 1B is handled with the protective tape 45 attached.
  • a plating film 51 is formed on the first electrode 18 by a plating method.
  • the step of forming plating film 51 includes the step of forming gate plating film 78 on gate electrode 73 and the step of forming source plating film 79.
  • the plating film 51 (gate plating film 78 and source plating film 79) may be regarded as one component of the wafer structure 1B.
  • the step of forming the plating film 51 includes the step of forming a Ni plating film 52, a Pd plating film 53, and an Au plating film 54 in this order from the first electrode 18 side, as in the first embodiment.
  • Ni plating film 52, Pd plating film 53, and Au plating film 54 are formed in pad opening 20 (gate pad opening 76 and source pad opening 77) in the same form as in the first embodiment.
  • the plating film 51 may have a laminated structure including only the Ni plating film 52 and the Au plating film 54, which are laminated in this order from the first electrode 18 side. Further, the plating film 51 may have a single layer structure consisting of a Ni plating film 52, a Pd plating film 53, or an Au plating film 54.
  • the protective tape 45 is peeled off from the second main surface 4 and the second electrode 24.
  • This step includes a step of irradiating the adhesive layer 47 of the protective tape 45 with ultraviolet rays to reduce the adhesive strength of the adhesive layer 47. Further, this step includes a step of peeling the base film 46 together with the adhesive layer 47 from the second electrode 24 .
  • the wafer 2 is cut along a plurality of scheduled cutting lines 12.
  • the wafer 2 may be cut (cut) with a dicing blade, or may be cut (cleaved) by a cleavage method using a laser beam irradiation process.
  • the semiconductor device SD2 SiC semiconductor device in this embodiment
  • the wafer structure 1B also provides the same effects as those described for the wafer structure 1A. Furthermore, the method for manufacturing the semiconductor device SD2 according to the wafer structure 1B also provides the same effects as those described for the method for manufacturing the semiconductor device SD2 according to the wafer structure 1A.
  • FIG. 15 is a plan view showing a wafer 2 according to a modification applied to each of the above-described embodiments.
  • the mark 6 on the wafer 2 according to each of the embodiments described above includes an orientation flat.
  • the mark 6 of the wafer 2 according to the modified example has an orientation concave in a tapered shape (tapered shape or triangular shape) toward the center of the first main surface 3 on the side surface 5. Including notch.
  • the orientation notch may be recessed in the first direction X or the second direction Y (a-axis direction or m-axis direction) in plan view.
  • the mark 6 may include a first orientation notch recessed in the first direction X and a first orientation notch recessed in the second direction Y.
  • the landmark 6 may also include at least one orientation flat and at least one orientation notch.
  • the second electrode 24 does not need to have a linearly extending portion along the orientation notch.
  • the second electrode 24 covers the second major surface 4 and is spaced inwardly from the orientation notch to expose the orientation notch.
  • the second electrode 24 may have a peripheral portion of the second main surface 4 exposed in an annular shape. That is, the plating reaction inhibiting portion 25 may expose the peripheral edge of the second main surface 4 in an annular shape in a region along the mark 6 and a region outside the mark 6.
  • the edge of the protective tape 45 does not need to have a linearly extending portion along the orientation notch.
  • the edge of the protective tape 45 may be formed in a circular shape over the entire circumference of the second main surface 4 in plan view.
  • FIG. 16 is a schematic cross-sectional view showing the formation process of the second electrode 24 according to the first modification applied to each of the above-described embodiments.
  • FIG. 17 is a schematic cross-sectional view showing a process of forming the second electrode 24 according to a second modification applied to each of the above-described embodiments.
  • FIG. 18 is a schematic cross-sectional view showing a process of forming the second electrode 24 according to a third modification applied to each of the above-described embodiments.
  • the process of forming the second electrode 24 using the mask jig 50 has been described.
  • the second electrode 24 may be formed on the second main surface 4 by a lift-off method.
  • a resist mask 81 may be formed on the second main surface 4 instead of the mask jig 50, and the resist mask 81 may be removed after the second electrode 24 is formed.
  • a process using the mask jig 50 is preferable.
  • the second electrode 24 may be formed into a predetermined layout by an etching method.
  • a resist mask 82 with a predetermined layout is formed on the second electrode 24, and the second electrode is etched by an etching method through the resist mask 82. 24 are formed into a predetermined layout. After the unnecessary portion of the second electrode 24 is removed, the resist mask 82 is removed. Considering the number of man-hours and the load on the wafer 2, a process using the mask jig 50 is preferable.
  • the second electrode 24 may be formed into a predetermined layout by a grinding method.
  • unnecessary portions of the second electrode 24 may be removed by a bevel grinding method for the peripheral edge of the second electrode 24 (the peripheral edge of the second main surface 4).
  • a portion of the wafer 2 may be removed along with a portion of the second electrode 24.
  • the plating reaction inhibiting portion 25 may have a stepped portion 83 that is sunken toward the first main surface 3 at the peripheral edge of the second main surface 4 .
  • a process using the mask jig 50 is preferable.
  • each embodiment may be implemented in other forms.
  • the second region 8 may be removed until the thickness becomes less than the thickness of the first region 7.
  • the entire second region 8 may be removed in the process of thinning the wafer 2 according to each of the embodiments described above. That is, the wafer 2 having a single layer structure including the first region 7 (SiC epitaxial layer) may be formed.
  • the protective tape 45 having a thickness greater than the thickness of the wafer 2 may be attached to the second main surface 4 side.
  • a protective tape 45 having a thickness smaller than the thickness of the wafer 2 may be attached to the second main surface 4 side.
  • the functional device 13 included either an SBD or a MISFET.
  • the functional device 13 may include both an SBD and a MISFET. That is, both the SBD and MISFET may be formed within the same device region 10.
  • the functional device 13 including the SBD and the functional device 13 including the MISFET may be formed in different device regions 10 on the same wafer 2.
  • the functional device 13 may include a planar gate type MISFET instead of a trench gate type MISFET.
  • a p-type second region 8 may be employed instead of the n-type second region 8.
  • the functional device 13 includes an IGBT (Insulated Gate Bipolar Transistor) instead of the MISFET.
  • IGBT Insulated Gate Bipolar Transistor
  • a wafer (2) having a first surface (3) on one side and a second surface (4) on the other side; a first electrode (18) covering the first surface (3); A second electrode (24) that covers the inner part of the second surface (4) so as to expose the peripheral edge of the second surface (4), and an adhesive force of the second surface (4) to the peripheral edge of the second surface (4).
  • a protective tape (45) having a property higher in adhesion to the second electrode (24) and attached to the peripheral edge of the second surface (4) and the second electrode (24); wafer structure (1A, 1B).
  • the second electrode (24) has a plating reaction rate higher than that of the wafer (2), and exposes the peripheral portion of the wafer (2) as a plating reaction inhibiting portion (25).
  • the wafer (2) includes a SiC single crystal
  • the second electrode (24) exposes the SiC single crystal from the peripheral edge of the second surface (4)
  • the protective tape (45) ) is the wafer structure (1A, 1B) according to A1 or A2, wherein the wafer structure (1A, 1B) is attached to the SiC single crystal at the peripheral edge of the second surface (4).
  • the second electrode (24) exposes the entire circumference of the peripheral edge, and the protective tape (45) is attached to the entire circumference of the peripheral edge.
  • the wafer (2) has the second surface (4) having grinding marks, and the second electrode (24) exposes the peripheral portion having the grinding marks, and the protective tape ( 45) is the wafer structure (1A, 1B) according to any one of A1 to A7, which is attached to the peripheral edge portion having the grinding marks.
  • A12 It further includes a plurality of device regions (10) set in the inner part of the first surface (3), and the second electrode (24) is arranged outside the plurality of device regions (10) in a plan view.
  • the wafer structure (1A, 1B) according to any one of A1 to A11, exposing a region of.
  • a wafer (2) having a first surface (3) on one side and a second surface (4) on the other side, and a wafer including a first electrode (18) covering the first surface (3).
  • a method for manufacturing a semiconductor device (SD1, SD2) the method comprising: adhering the second electrode (SD1, SD2) to the second electrode (24).
  • the second electrode (24) has a plating reaction rate higher than that of the wafer (2), and exposes the peripheral portion of the wafer (2) as a plating reaction inhibiting portion (25).
  • the step of forming the plating film (51) includes immersing the wafer structure (1A, 1B) in a Ni plating solution to form a Ni plating film (52), and immersing the wafer structure (1A, 1B) in a Pd plating solution. , 1B) to form a Pd plating film (53), and a step of immersing the wafer structure (1A, 1B) in an Au plating solution to form an Au plating film (54).
  • the wafer (2) includes a SiC single crystal
  • the second electrode (24) exposes the SiC single crystal from the peripheral edge of the second surface (4)
  • the protective tape (45) ) is a method for manufacturing a semiconductor device (SD1, SD2) according to any one of A13 to A17, wherein the semiconductor device (SD1, SD2) is attached to the SiC single crystal at the peripheral edge of the second surface (4).
  • A20 The method for manufacturing a semiconductor device (SD1, SD2) according to A19, wherein the step of thinning the wafer (2) includes a step of grinding the second surface (4) by a grinding method.

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Abstract

ウエハ構造は、一方側の第１面および他方側の第２面を有するウエハと、前記第１面を被覆する第１電極と、前記第２面の周縁部を露出させるように前記第２面の内方部を被覆する第２電極と、前記第２面の前記周縁部に対する密着力が前記第２電極に対する密着力よりも高い特性を有し、前記第２面の前記周縁部および前記第２電極に貼着された保護テープと、を含む。

Description

ウエハ構造および半導体装置の製造方法
　この出願は、２０２２年６月１４日に日本国特許庁に提出された特許出願２０２２－０９５６６４号に基づく優先権を主張しており、この出願の全内容はここに引用により組み込まれる。本開示は、ウエハ構造および半導体装置の製造方法に関する。
　特許文献１は、半導体ウエハの第１主面に第１電極を形成する工程、半導体ウエハの第２主面の全体を覆う第２電極を形成する工程、第２電極の全体を覆うように第２主面の全体に第１テープを貼着する工程、第１テープに重なるように半導体ウエハの端部全体に第２テープを貼着する工程、ならびに、第１テープおよび第２テープが貼着された状態で第１電極の上にめっき層を形成する工程を含む、半導体装置の製造方法を開示している。
米国特許出願公開第２０２２－００２０６２８号明細書
　一実施形態は、高い信頼性を有する半導体装置の製造に寄与するウエハ構造および半導体装置の製造方法を提供する。
　一実施形態は、一方側の第１面および他方側の第２面を有するウエハと、前記第１面を被覆する第１電極と、前記第２面の周縁部を露出させるように前記第２面の内方部を被覆する第２電極と、前記第２面の前記周縁部に対する密着力が前記第２電極に対する密着力よりも高い特性を有し、前記第２面の前記周縁部および前記第２電極に貼着された保護テープと、を含む、ウエハ構造を提供する。
　一実施形態は、一方側の第１面および他方側の第２面を有するウエハ、および、前記第１面を被覆する第１電極を含むウエハ構造を用意する工程と、前記第２面の周縁部を露出させるように前記第２面の内方部を被覆する第２電極を形成する工程と、前記第２面の前記周縁部に対する密着力が前記第２電極に対する密着力よりも高い特性を有する保護テープを前記第２面の前記周縁部および前記第２電極に貼着する工程と、を含む、半導体装置の製造方法を提供する。
　上述のまたはさらに他の目的、特徴および効果は、添付図面の参照によって説明される実施形態により明らかにされる。
図１は、第１実施形態に係るウエハ構造を第１主面側から見た平面図である。 図２は、図１に示すII-II線に沿う断面図である。 図３は、図１に示すウエハ構造の概略断面図である。 図４は、図１に示すウエハ構造を第２主面側から見た平面図である。 図５は、図３に示す第２電極のレイアウト例を示す平面図である。 図６は、図１に示すウエハ構造の周縁部を第１形態例に係る第２電極と共に示す拡大断面図である。 図７Ａは、図１に示すウエハ構造の周縁部を第２形態例に係る第２電極と共に示す拡大断面図である。 図７Ｂは、図１に示すウエハ構造の周縁部を第３形態例に係る第２電極と共に示す拡大断面図である。 図８Ａは、図１に示すウエハ構造に係る半導体装置の製造方法を示す断面図である。 図８Ｂは、図８Ａの後の工程を示す断面図である。 図８Ｃは、図８Ｂの後の工程を示す断面図である。 図８Ｄは、図８Ｃの後の工程を示す断面図である。 図８Ｅは、図８Ｄの後の工程を示す断面図である。 図８Ｆは、図８Ｅの後の工程を示す断面図である。 図８Ｇは、図８Ｆの後の工程を示す断面図である。 図９Ａは、第２電極の形成工程を示す断面図である。 図９Ｂは、図９Ａの後の工程を示す断面図である。 図９Ｃは、図９Ｂの後の工程を示す断面図である。 図１０は、第２実施形態に係るウエハ構造を第１主面側から見た平面図である。 図１１は、図１０に示すXI-XI線に沿う断面図である。 図１２は、図１１に示す機能デバイスの要部を示す拡大断面図である。 図１３は、図１０に示すウエハ構造の概略断面図である。 図１４Ａは、図１０に示すウエハ構造に係る半導体装置の製造方法を示す断面図である。 図１４Ｂは、図１４Ａの後の工程を示す断面図である。 図１４Ｃは、図１４Ｂの後の工程を示す断面図である。 図１４Ｄは、図１４Ｃの後の工程を示す断面図である。 図１４Ｅは、図１４Ｄの後の工程を示す断面図である。 図１４Ｆは、図１４Ｅの後の工程を示す断面図である。 図１４Ｇは、図１４Ｆの後の工程を示す断面図である。 図１５は、変形例に係るウエハを示す平面図である。 図１６は、第１変形例に係る第２電極の形成工程を示す概略断面図である。 図１７は、第２変形例に係る第２電極の形成工程を示す概略断面図である。 図１８は、第３変形例に係る第２電極の形成工程を示す概略断面図である。
　以下、添付図面を参照して、実施形態が詳細に説明される。添付図面は、模式図であり、厳密に図示されたものではなく、縮尺等は必ずしも一致しない。また、添付図面の間で対応する構造には同一の参照符号が付され、重複する説明は省略または簡略化される。説明が省略または簡略化された構造については、省略または簡略化される前になされた説明が適用される。実施形態では「第１」、「第２」、「第３」等の文言が使用されるが、これらは説明順序を明確にするために各構造の名称に付された記号であり、各構造の名称を限定する趣旨で付されていない。
　図１は、第１実施形態に係るウエハ構造１Ａを第１主面３側から見た平面図である。図２は、図１に示すII-II線に沿う断面図である。図３は、図１に示すウエハ構造１Ａの概略断面図である。図４は、図１に示すウエハ構造１Ａを第２主面４側から見た平面図である。図５は、図３に示す第２電極２４のレイアウト例を示す平面図である。
　図６は、図１に示すウエハ構造１Ａの周縁部を第１形態例に係る第２電極２４と共に示す拡大断面図である。図７Ａは、図１に示すウエハ構造１Ａの周縁部を第２形態例に係る第２電極２４と共に示す拡大断面図である。図７Ｂは、図１に示すウエハ構造１Ａの周縁部を第３形態例に係る第２電極２４と共に示す拡大断面図である。
　図１～図６を参照して、ウエハ構造１Ａは、ウエハ２を含む。ウエハ２は、この形態では、扁平な円盤状に形成されている。むろん、ウエハ２は、扁平な直方体形状に形成されていてもよい。ウエハ２は、この形態では、Ｓｉ（シリコン）単結晶のめっき反応速度よりも遅いめっき反応速度を有する半導体単結晶からなる。つまり、ウエハ２は、Ｓｉ単結晶よりも酸化還元反応の速度が遅い半導体単結晶からなる。ウエハ２は、Ｓｉ単結晶のＮｉめっき反応速度よりも遅いＮｉめっき反応速度を有する半導体単結晶からなることが特に好ましい。
　ウエハ２は、Ｓｉ単結晶の硬度よりも高い硬度を有する高硬度半導体単結晶からなることが最も好ましい。ウエハ２は、ワイドバンドギャップ半導体単結晶を含むワイドバンドギャップ半導体ウエハからなることが好ましい。つまり、ウエハ構造１Ａは、ワイドバンドギャップ半導体ウエハ構造であることが好ましい。ワイドバンドギャップ半導体は、Ｓｉよりも高いバンドギャップを有する半導体である。
　ウエハ２は、この形態では、ワイドバンドギャップ半導体の一例としての六方晶のＳｉＣ（炭化シリコン）単結晶を含むＳｉＣウエハからなる。つまり、ウエハ構造１Ａは、ＳｉＣウエハ構造である。六方晶のＳｉＣ単結晶は、２Ｈ（Hexagonal）－ＳｉＣ単結晶、４Ｈ－ＳｉＣ単結晶、６Ｈ－ＳｉＣ単結晶等を含む複数種のポリタイプを有している。この形態では、ウエハ２が４Ｈ－ＳｉＣ単結晶を含む例が示されるが、ウエハ２は他のポリタイプからなるＳｉＣ単結晶を含んでいてもよい。
　ウエハ２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する側面５を有している。以下、第１主面３に沿う一方方向が第１方向Ｘと称され、第１主面３に沿って第１方向Ｘに直交する方向が第２方向Ｙと称され、第１主面３に垂直に直交する方向が鉛直方向Ｚと称される。第１方向ＸがＳｉＣ単結晶のｍ軸方向であり、第２方向ＹがＳｉＣ単結晶のａ軸方向であってもよい。第１方向ＸがＳｉＣ単結晶のａ軸方向であり、第２方向ＹがＳｉＣ単結晶のｍ軸方向であってもよい。
　第１主面３および第２主面４は、ＳｉＣ単結晶のｃ面に面している。第１主面３はＳｉＣ単結晶のシリコン面に面し、第２主面４はＳｉＣ単結晶のカーボン面に面していることが好ましい。第１主面３はデバイス形成面であり、第２主面４は非デバイス形成面である。第２主面４は、内方部から周縁部に亘って水平に延びる平坦面からなり、周縁部において段差を有さない。第２主面４は、この形態では、第１主面３に向かって窪んだ複数の研削痕を有する研削面からなる。研削痕の深さは、０．５μｍ以下であることが好ましい。研削痕の深さは、０．１μｍ以下であることが特に好ましい。
　第１主面３および第２主面４は、ｃ面に対して所定のオフ方向に所定の角度で傾斜したオフ角を有していてもよい。つまり、ＳｉＣ単結晶のｃ軸は、鉛直方向Ｚに対してオフ角分だけ傾斜していてもよい。オフ方向は、ＳｉＣ単結晶のａ軸方向（［１１－２０］方向）であることが好ましい。オフ角は、０°を超えて１０°以下であってもよい。オフ角は、５°以下であることが好ましい。オフ角は、２°以上４．５°以下であることが特に好ましい。
　ウエハ２は、側面５においてＳｉＣ単結晶の結晶方位を示す目印６を有している。目印６は、この形態では、鉛直方向Ｚから見た平面視（以下、単に「平面視」という。）において直線状に切り欠かれたオリエンテーションフラットを含む。オリエンテーションフラットは、この形態では、第２方向Ｙに延びている。
　オリエンテーションフラットは、必ずしも第２方向Ｙに延びている必要はなく、第１方向Ｘに延びていてもよい。むろん、目印６は、第１方向Ｘに延びる第１オリエンテーションフラット、および、第２方向Ｙに延びる第１オリエンテーションフラットを含んでいてもよい。
　ウエハ２は、平面視において５０ｍｍ以上３００ｍｍ以下（つまり２インチ以上１２インチ以下）の直径を有していてもよい。ウエハ２の直径は、目印６外においてウエハ２の中心を通る弦の長さによって定義される。
　ウエハ２は、３０μｍ以上２００μｍ未満の厚さを有する薄ウエハからなることが好ましい。ウエハ２は、３０μｍ以上５０μｍ以下、５０μｍ以上７５μｍ以下、７５μｍ以上１００μｍ以下、１００μｍ以上１２５μｍ以下、１２５μｍ以上１５０μｍ以下、１５０μｍ以上１７５μｍ以下、または、１７５μｍ以上２００μｍ以下であってもよい。ウエハ２の厚さは、１６０μｍ以下であることが好ましい。
　ウエハ構造１Ａは、この形態では、ウエハ２内において第１主面３側の領域（表層部）に形成されたｎ型の第１領域７（第１半導体領域）を含む。第１領域７は、第１主面３に沿って延びる層状に形成され、第１主面３および側面５から露出している。第１領域７は、この形態では、エピタキシャル層（ＳｉＣエピタキシャル層）からなる。第１領域７は、１μｍ以上５０μｍ以下の厚さを有していてもよい。第１領域７の厚さは、５μｍ以上３０μｍ以下であることが好ましい。第１領域７の厚さは、２５μｍ以下であることが特に好ましい。
　ウエハ構造１Ａは、この形態では、ウエハ２内において第２主面４側の領域（表層部）に形成されたｎ型の第２領域８（第２半導体領域）を含む。第２領域８は、第１領域７よりも高いｎ型不純物濃度を有し、ウエハ２内において第１領域７に電気的に接続されている。第２領域８は、第２主面４に沿って延びる層状に形成され、第２主面４および側面５から露出している。第２領域８は、この形態では、半導体基板（ＳｉＣ基板）からなる。つまり、ウエハ２は、基板およびエピタキシャル層を含む積層構造を有している。
　第２領域８は、１μｍ以上２００μｍ未満の厚さを有していてもよい。第２領域８の厚さは、１６０μｍ未満であることが好ましい。第２領域８の厚さは、１０μｍ以上であることが好ましい。第２領域８の厚さは、第１領域７の厚さを超えていてもよい。第２領域８の厚さは、第１領域７の厚さ未満であってもよい。
　ウエハ構造１Ａは、第１主面３に設けられた複数のデバイス領域１０を含む。各デバイス領域１０は、半導体装置（ワイドバンドギャップ半導体装置／ＳｉＣ半導体装置）に対応する領域である。複数のデバイス領域１０は、平面視において四角形状にそれぞれ設定されている。複数のデバイス領域１０は、この形態では、平面視において第１方向Ｘおよび第２方向Ｙに沿って行列状に配列されている。
　複数のデバイス領域１０は、平面視において第１主面３の周縁部から内方に間隔を空けてそれぞれ配列され、第１主面３の周縁部において複数のデバイス領域１０が存在しないスペース１１を区画している。つまり、ウエハ２は、複数のデバイス領域１０を有する内方部、および、デバイス領域１０を有さない周縁部を有している。スペース１１は、平面視において複数のデバイス領域１０を取り囲む環状に形成されている。スペース１１は、平面視において目印６外の領域において円弧状に延びる部分を有し、目印６に沿う領域において直線状に延びる部分を有している。
　各デバイス領域１０の一辺の長さは、０．５ｍｍ以上２０ｍｍ以下であってもよい。各デバイス領域１０の一辺の長さは、１ｍｍ以上であることが好ましい。各デバイス領域１０の一辺の長さは、２ｍｍ以上であることが特に好ましい。この形態では、各デバイス領域１０の一辺の長さが、４ｍｍ以上６ｍｍ以下の範囲に設定されている。
　ウエハ構造１Ａは、第１主面３に設けられた複数の切断予定ライン１２を含む。複数の切断予定ライン１２は、複数のデバイス領域１０を区画するように第１方向Ｘおよび第２方向Ｙに沿って延びる格子状に設定されている。
　ウエハ構造１Ａは、第１主面３において各デバイス領域１０に形成された機能デバイス１３をさらに含む。各機能デバイス１３は、各デバイス領域１０の周縁から内方に間隔を空けて形成されている。各機能デバイス１３は、スイッチングデバイス、整流デバイスおよび受動デバイスのうちの少なくとも１つを含んでいてもよい。
　スイッチングデバイスは、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）、ＢＪＴ（Bipolar Junction Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Junction Transistor）およびＪＦＥＴ（Junction Field Effect Transistor）のうちの少なくとも１つを含んでいてもよい。整流デバイスは、ｐｎ接合ダイオード、ｐｉｎ接合ダイオード、ツェナーダイオード、ＳＢＤ（Schottky Barrier Diode）およびＦＲＤ（Fast Recovery Diode）のうちの少なくとも１つを含んでいてもよい。受動デバイスは、抵抗、コンデンサおよびコイルのうちの少なくとも１つを含んでいてもよい。
　各機能デバイス１３は、スイッチングデバイス、整流デバイスおよび受動デバイスのうちの少なくとも２つが組み合わされた回路網（たとえばＬＳＩ等の集積回路）を含んでいてもよい。各機能デバイス１３は、この形態では、ＳＢＤを含む。複数のデバイス領域１０（機能デバイス１３）の構成は同様であるので、以下では１つのデバイス領域１０（機能デバイス１３）の構成が説明される。
　図５を参照して、ウエハ構造１Ａは、デバイス領域１０において第１主面３の表層部に形成されたｎ型のダイオード領域１４を含む。ダイオード領域１４は、この形態では、第１領域７を利用して形成されている。ダイオード領域１４は、デバイス領域１０の周縁から内方に間隔を空けて形成されている。ダイオード領域１４は、平面視において多角形状（この形態では四角形状）に形成されている。
　ウエハ構造１Ａは、デバイス領域１０において第１主面３の表層部に形成されたｐ型（第２導電型）のガード領域１５を含む。ガード領域１５は、デバイス領域１０の周縁から内方に間隔を空けて第１領域７の表層部に形成されている。ガード領域１５は、平面視においてダイオード領域１４を取り囲む多角環状（この形態では四角環状）に形成されている。ガード領域１５は、デバイス領域１０の内方部側の内縁部、および、デバイス領域１０の周縁側の外縁部を有している。
　ウエハ構造１Ａは、デバイス領域１０において第１主面３を選択的に被覆する主面絶縁膜１６を含む。主面絶縁膜１６は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。主面絶縁膜１６は、この形態では、酸化シリコン膜を含む単層構造を有している。主面絶縁膜１６は、ダイオード領域１４およびガード領域１５の内縁部を露出させるコンタクト開口１７を有している。
　主面絶縁膜１６は、デバイス領域１０の周縁から内方に間隔を空けてデバイス領域１０の内方部を被覆し、デバイス領域１０の周縁部から第１主面３（第１領域７）を露出させている。つまり、主面絶縁膜１６は、複数のデバイス領域１０の境界部（複数の切断予定ライン１２）を露出させている。むろん、主面絶縁膜１６は、複数のデバイス領域１０の境界部（複数の切断予定ライン１２）を被覆していてもよい。
　ウエハ構造１Ａは、デバイス領域１０において第１主面３を被覆する第１電極１８を含む。第１電極１８は、この形態では、アノード電極として形成されている。第１電極１８は、デバイス領域１０の周縁から内方に間隔を空けて配置されている。第１電極１８は、平面視においてデバイス領域１０の周縁に沿う多角形状（この形態では四角形状）に形成されている。第１電極１８は、主面絶縁膜１６の上からコンタクト開口１７に入り込み、ダイオード領域１４およびガード領域１５の内縁部に電気的に接続されている。具体的には、第１電極１８は、ダイオード領域１４とショットキー接合を形成している。
　第１電極１８は、第１主面３側からこの順に積層されたＴｉ系金属膜およびＡｌ系金属膜を含む積層構造を有していてもよい。Ｔｉ系金属膜は、Ｔｉ膜およびＴｉ合金膜のうちの少なくとも１つを含んでいてもよい。Ａｌ系金属膜は、Ｔｉ系金属膜よりも厚いことが好ましい。Ａｌ系金属膜は、Ａｌ膜およびＡｌ合金膜のうちの少なくとも１つを含む。たとえば、Ａｌ系金属膜は、ＡｌＣｕ合金膜、ＡｌＳｉ合金膜およびＡｌＳｉＣｕ合金膜のうちの少なくとも１つを含んでいてもよい。
　ウエハ構造１Ａは、デバイス領域１０において第１電極１８を被覆する絶縁膜１９を含む。絶縁膜１９は、デバイス領域１０の周縁から内方に間隔を空けて第１電極１８の周縁部を被覆している。絶縁膜１９は、デバイス領域１０の内方部においてパッド開口２０を区画し、デバイス領域１０の周縁部においてストリート開口２１を区画している。パッド開口２０は、第１電極１８の内方部を露出させている。パッド開口２０は、平面視において第１電極１８の周縁に沿う多角形状（この形態では四角形状）に形成されている。
　ストリート開口２１は、デバイス領域１０の周縁に沿って延び、第１主面３を露出させている。ストリート開口２１は、具体的には、第１方向Ｘおよび第２方向Ｙに隣り合う複数の絶縁膜１９によって第１方向Ｘおよび第２方向Ｙに延びる格子状に区画され、複数のデバイス領域１０の境界部（複数の切断予定ライン１２）を露出させている。むろん、複数のデバイス領域１０の境界部において第１主面３を被覆する主面絶縁膜１６が形成されている場合、ストリート開口２１は複数のデバイス領域１０の境界部において主面絶縁膜１６を露出させていてもよい。
　絶縁膜１９は、第１電極１８よりも厚いことが好ましい。絶縁膜１９の厚さは、ウエハ２の厚さ未満であることが好ましい。絶縁膜１９の厚さは、３μｍ以上３５μｍ以下であってもよい。絶縁膜１９の厚さは、２５μｍ以下であることが好ましい。
　絶縁膜１９は、この形態では、第１電極１８側からこの順に積層された無機絶縁膜２２（無機膜）および有機絶縁膜２３（有機膜）を含む積層構造を有している。無機絶縁膜２２は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。無機絶縁膜２２は、主面絶縁膜１６とは異なる絶縁材料を含むことが好ましい。無機絶縁膜２２は、この形態では、窒化シリコン膜を含む単層構造を有している。無機絶縁膜２２の厚さは、０．１μｍ以上５μｍ以下であってもよい。
　有機絶縁膜２３は、無機絶縁膜２２よりも厚く、無機絶縁膜２２を被覆している。有機絶縁膜２３は、感光性樹脂膜からなることが好ましい。有機絶縁膜２３は、ポリイミド膜、ポリアミド膜およびポリベンゾオキサゾール膜のうちの少なくとも１つを含んでいてもよい。有機絶縁膜２３の厚さは、３μｍ以上３０μｍ以下であってもよい。有機絶縁膜２３の厚さは、２０μｍ以下であることが好ましい。
　有機絶縁膜２３は、無機絶縁膜２２の内縁部および外縁部のいずれか一方または双方を露出させていてもよい。有機絶縁膜２３は、この形態では、無機絶縁膜２２の内縁部および外縁部の双方を露出させ、無機絶縁膜２２とパッド開口２０およびストリート開口２１を区画している。むろん、有機絶縁膜２３は、無機絶縁膜２２の全域を被覆していてもよい。
　ウエハ構造１Ａは、第２主面４を被覆する第２電極２４を含む。第２電極２４は、この形態では、カソード電極として形成され、第２主面４から露出する第２領域８に電気的に接続されている。第２電極２４は、ウエハ２のめっき反応速度よりも速いめっき反応速度を有している。つまり、第２電極２４は、ウエハ２よりも酸化還元反の速度が速い電極材料を含む。
　第２電極２４は、ウエハ２の周縁部の少なくとも一部をめっき反応阻害部２５として露出させている。換言すると、めっき反応阻害部２５は、第２主面４のうち第２電極２４から露出した露出部である。第２電極２４は、この形態では、ウエハ２の周縁部の全周をめっき反応阻害部２５として露出させている。
　つまり、めっき反応阻害部２５は、第２主面４の周縁部から露出したＳｉＣ単結晶（この形態では、ＳｉＣ単結晶のカーボン面）を露出させている。また、めっき反応阻害部２５は、第２主面４の周縁部に形成された研削痕を露出させている。第２主面４のうちめっき反応阻害部２５を形成する部分は、第２主面４のうち第２電極２４によって隠蔽された部分に対して面一に形成されている。つまり、めっき反応阻害部２５は、水平方向に延び、第２主面４において第１主面３に向けて窪んだ段部を形成していない。
　めっき反応阻害部２５は、平面視において目印６外の領域において円弧状に延びる部分を有し、目印６に沿う領域において直線状に延びる部分を有している。めっき反応阻害部２５は、平面視において複数のデバイス領域１０外の領域に形成され、ウエハ２の厚さ方向にスペース１１に対向している。つまり、めっき反応阻害部２５は、平面視において複数のデバイス領域１０を一括して取り囲む環状に形成されている。
　めっき反応阻害部２５の露出幅Ｗは、第２電極２４の厚さよりも大きいことが好ましい。露出幅Ｗは、第１電極１８の厚さよりも大きいことが好ましい。露出幅Ｗは、絶縁膜１９の厚さよりも大きいことが好ましい。露出幅Ｗは、ウエハ２の厚さよりも大きいことが特に好ましい。
　露出幅Ｗは、０．５ｍｍ以上５ｍｍ以下であってもよい。露出幅Ｗは、１ｍｍ以上２ｍｍ以下であることが好ましい。露出幅Ｗは、デバイス領域１０の一辺の長さ未満であることが特に好ましい。この構成によれば、めっき反応阻害部２５の導入に起因して複数のデバイス領域１０の個数（つまり、半導体装置の個数）が減少することを抑制できる。
　第２電極２４は、Ａｌ系金属膜、Ｔｉ系金属膜、Ｎｉ系金属膜、Ｐｄ系金属膜、Ａｕ系金属膜およびＡｇ系金属膜のうちの少なくとも１つを含んでいてもよい。Ａｌ系金属膜は、Ａｌ膜およびＡｌ合金膜のうちの少なくとも１つを含んでいてもよい。たとえば、Ａｌ系金属膜は、ＡｌＣｕ合金膜、ＡｌＳｉ合金膜およびＡｌＳｉＣｕ合金膜のうちの少なくとも一つを含んでいてもよい。
　Ｔｉ系金属膜は、Ｔｉ膜およびＴｉ合金膜のうちの少なくとも１つを含んでいてもよい。Ｎｉ系金属膜は、Ｎｉ膜およびＮｉ合金膜のうちの少なくとも１つを含んでいてもよい。Ｐｄ系金属膜は、Ｐｄ膜およびＰｄ合金膜のうちの少なくとも１つを含んでいてもよい。Ａｕ系金属膜は、Ａｕ膜およびＡｕ合金膜のうちの少なくとも１つを含んでいてもよい。Ａｇ系金属膜は、Ａｇ膜およびＡｇ合金膜のうちの少なくとも１つを含んでいてもよい。
　図６を参照して、第２電極２４は、この形態では、第２主面４側からこの順に積層されたＴｉ膜３１、Ｎｉ膜３２およびＡｕ膜３３を含む積層構造を有している。Ｔｉ膜３１は、第２主面４を直接被覆している。Ｔｉ膜３１は、この形態では、第２主面４の表層部においてシリサイド（ＴｉＳｉ）層を形成していない。むろん、Ｔｉ膜３１は、第２主面４の表層部においてシリサイド層を形成していてもよい。Ｔｉ膜３１は、５００Å以上１０００Å以下の厚さを有していてもよい。
　Ｎｉ膜３２は、Ｔｉ膜３１よりも厚く、Ｔｉ膜３１を被覆している。Ｎｉ膜３２の厚さは、５０００Å以上２００００Å以上であってもよい。Ａｕ膜３３は、Ｎｉ膜３２よりも薄く、Ｎｉ膜３２を被覆している。Ａｕ膜３３の厚さは、５００Å以上１０００Å以下であってもよい。
　図７Ａを参照して、第２電極２４は、第２主面４側からこの順に積層されたＡｌＳｉ合金膜３４、Ｔｉ膜３５、Ｎｉ膜３６およびＡｕ膜３７を含む積層構造を有していてもよい。ＡｌＳｉ合金膜３４は、第２主面４を直接被覆している。ＡｌＳｉ合金膜３４は、この形態では、第２主面４の表層部においてシリサイド（ＡｌＳｉ）層を形成していない。むろん、ＡｌＳｉ合金膜３４は、第２主面４の表層部においてシリサイド層を形成していてもよい。ＡｌＳｉ合金膜３４は、５００Å以上２０００Å以下の厚さを有していてもよい。
　Ｔｉ膜３５は、ＡｌＳｉ合金膜３４よりも薄く、ＡｌＳｉ合金膜３４を被覆している。Ｔｉ膜３５の厚さは、５００Å以上１０００Å以下であってもよい。Ｎｉ膜３６は、Ｔｉ膜３５よりも厚く、Ｔｉ膜３５を被覆している。Ｎｉ膜３６は、５０００Å以上２００００Å以上の厚さを有していてもよい。Ａｕ膜３７は、Ｎｉ膜３６よりも薄く、Ｎｉ膜３６を被覆している。Ａｕ膜３７は、５００Å以上１０００Å以下の厚さを有していてもよい。
　図７Ｂを参照して、第２電極２４は、第２主面４側からこの順に積層されたＴｉ膜３８、Ｎｉ膜３９、Ａｕ膜４０およびＡｇ膜４１を含む積層構造を有していてもよい。Ｔｉ膜３８は、第２主面４を直接被覆している。Ｔｉ膜３８は、この形態では、第２主面４の表層部においてシリサイド（ＴｉＳｉ）層を形成していない。むろん、Ｔｉ膜３８は、第２主面４の表層部においてシリサイド層を形成していてもよい。Ｔｉ膜３８は、５００Å以上１０００Å以下の厚さを有していてもよい。
　Ｎｉ膜３９は、Ｔｉ膜３８よりも厚く、Ｔｉ膜３８を被覆している。Ｎｉ膜３９の厚さは、５０００Å以上２００００Å以上であってもよい。Ａｕ膜４０は、Ｎｉ膜３９よりも薄く、Ｎｉ膜３９を被覆している。Ａｕ膜３３の厚さは、５００Å以上１０００Å以下であってもよい。Ａｇ膜４１は、Ａｕ膜４０よりも厚く、Ａｕ膜４０を被覆している。Ａｇ膜４１の厚さは、１０００Å以上３０００Å以下であってもよい。
　ウエハ構造１Ａは、ウエハ２の第２電極２４に貼着された保護テープ４５を含む。保護テープ４５は、「保護フィルム」、「支持テープ」、「支持フィルム」等と称されてもよい。保護テープ４５は、第２電極２４よりも厚いことが好ましい。保護テープ４５の厚さは、第１電極１８の厚さよりも大きいことが好ましい。保護テープ４５の厚さは、絶縁膜１９の厚さよりも大きいことが好ましい。保護テープ４５の厚さは、ウエハ２の厚さ未満であることが好ましい。むろん、保護テープ４５の厚さはウエハ２の厚さ以上であってもよい。
　保護テープ４５は、基材フィルム４６および粘着剤層４７を含む。基材フィルム４６は、光学的に透明な有機フィルムからなる。基材フィルム４６は、ウエハ２の平面形状に対応した平面形状を有していていることが好ましい。基材フィルム４６は、この形態では、平面視において円形状に形成されている。直方体形状のウエハ２が採用される場合、基材フィルム４６は、平面視において四角形状に形成されていることが好ましい。
　基材フィルム４６は、第２電極２４よりも厚いことが好ましい。基材フィルム４６の厚さは、第１電極１８の厚さよりも大きいことが好ましい。基材フィルム４６の厚さは、絶縁膜１９の厚さよりも大きいことが好ましい。基材フィルム４６の厚さは、ウエハ２の厚さ未満であることが好ましい。むろん、基材フィルム４６の厚さはウエハ２以上であってもよい。基材フィルム４６の厚さは、１０μｍ以上１００μｍ以下であってもよい。基材フィルム４６の厚さは、２０μｍ以上５０μｍ以下であることが好ましい。
　粘着剤層４７は、基材フィルム４６の一方面側に設けられている。粘着剤層４７は、基材フィルム４６の一方面側の全域に設けられていることが好ましい。粘着剤層４７は、第２電極２４よりも厚いことが好ましい。粘着剤層４７の厚さは、第１電極１８の厚さよりも大きいことが好ましい。
　粘着剤層４７の厚さは、絶縁膜１９の厚さよりも大きいことが好ましい。粘着剤層４７の厚さは、ウエハ２の厚さ未満であることが好ましい。むろん、粘着剤層４７の厚さはウエハ２以上であってもよい。粘着剤層４７の厚さは、１０μｍ以上１００μｍ以下であってもよい。粘着剤層４７の厚さは、２０μｍ以上５０μｍ以下であることが好ましい。
　粘着剤層４７は、たとえば、紫外線の照射によって粘着力が低下する光硬化型粘着剤を含んでいてもよい。粘着剤層４７は、ウエハ２に対する密着力（粘着強度）が第２電極２４に対する密着力（粘着強度）よりも高い特性を有している。つまり、保護テープ４５は、めっき反応阻害部２５（第２主面４の周縁部）に対する密着力が第２電極２４に対する密着力よりも高い特性を有している。
　ウエハ２に対する保護テープ４５（粘着剤層４７）の粘着強度は、１４．１Ｎ／２５ｍｍよりも大きいことが好ましい。たとえば、ＳｉＣウエハに対する保護テープ４５の粘着強度は、１４．４Ｎ／２５ｍｍよりも大きいことが好ましい。第２電極２４に対する保護テープ４５の粘着強度は、８Ｎ／２５ｍｍ以上１４Ｎ／２５ｍｍ未満である。たとえば、Ａｕ膜３３に対する保護テープ４５の粘着強度は、８．９Ｎ／２５ｍｍ程度である。たとえば、Ａｇ膜４１に対する保護テープ４５の粘着強度は、１０Ｎ／２５ｍｍ程度である。
　保護テープ４５は、粘着剤層４７が第２電極２４およびめっき反応阻害部２５（第２主面４の周縁部）に接着されることによって、ウエハ２の第２主面４側に貼着されている。保護テープ４５は、第２電極２４の全域を被覆し、第２電極２４の上からめっき反応阻害部２５の上に膜状に延びている。保護テープ４５は、この形態では、ウエハ２の周縁部の全周に亘ってめっき反応阻害部２５を被覆している。
　つまり、保護テープ４５は、めっき反応阻害部２５として露出したＳｉＣ単結晶（この形態では、ＳｉＣ単結晶のカーボン面）を被覆している。また、保護テープ４５は、めっき反応阻害部２５に形成された研削痕を被覆している。この場合、粘着剤層４７は、研削痕を埋めていることが好ましい。
　この構成によれば、めっき反応阻害部２５（第２主面４の周縁部）に対する保護テープ４５（粘着剤層４７）の接着面積が研削痕によって増加する。したがって、めっき反応阻害部２５（第２主面４の周縁部）に対する保護テープ４５の密着力が増加する。つまり、研削痕が保護テープ４５に対するアンカー孔としても機能する。
　めっき反応阻害部２５に対する保護テープ４５の接着部は、平面視において目印６外の領域において円弧状に延びる部分を有し、目印６に沿う領域において直線状に延びる部分を有している。具体的には、保護テープ４５の接着部は、平面視において複数のデバイス領域１０外の領域に形成され、ウエハ２を挟んでスペース１１に対向している。つまり、保護テープ４５の接着部は、平面視において複数のデバイス領域１０を一括して取り囲む環状に形成されている。
　保護テープ４５は、第２主面４および第２電極２４の縁部の間に間隙４８を形成していてもよい。つまり、保護テープ４５は、第２電極２４の縁部を露出させるように第２電極２４およびめっき反応阻害部２５に貼着されていてもよい。間隙４８は、第２電極２４の縁部の一部または全周に形成されていてもよい。むろん、保護テープ４５は、第２電極２４の縁部の一部または全周において、間隙４８が形成されないように第２電極２４の縁部を被覆していてもよい。
　保護テープ４５の縁部は、平面視において目印６外の領域において円弧状に延びる部分を有し、目印６に沿う領域において直線状に延びる部分を有している。保護テープ４５は、第２主面４上の領域から水平方向に沿って第２主面４外の領域に張り出していることが好ましい。この構成によれば、第２主面４の全域を保護テープ４５によって隠蔽できる。この場合、粘着剤層４７のうち基材フィルム４６の周縁部を被覆する部分がウエハ２から露出していてもよい。
　保護テープ４５は、ウエハ２の側面５を露出させていることが好ましい。保護テープ４５は、側面５の全域を露出させていることが特に好ましい。保護テープ４５が側面５の全域を露出させていることは、基材フィルム４６が粘着剤層４７を介してウエハ２の側面５に貼着されていないことを意味する。したがって、粘着剤層４７の一部が側面５の下端部にオーバラップしている構成において基材フィルム４６が粘着剤層４７を介して側面５に対向していない場合には、保護テープ４５が側面５の全域を露出させていることになる。
　保護テープ４５のはみ出し幅Ｗｏは、ウエハ２の厚さよりも大きくてもよい。はみ出し幅Ｗｏは、第２電極２４の厚さよりも大きくてもよい。はみ出し幅Ｗｏは、第１電極１８の厚さよりも大きくてもよい。はみ出し幅Ｗｏは、絶縁膜１９の厚さよりも大きくてもよい。はみ出し幅Ｗｏは、めっき反応阻害部２５の露出幅Ｗ未満であることが好ましい。はみ出し幅Ｗｏは、０．１ｍｍ以上２ｍｍ以下であってもよい。はみ出し幅Ｗｏは、０．５ｍｍ以上１ｍｍ以下であることが好ましい。
　図８Ａ～図８Ｆは、半導体装置ＳＤ１の製造方法を示す断面図である。図９Ａ～図９Ｃは、第２電極２４の形成工程を示す断面図である。図８Ａ～図８Ｆ（図９Ｆ～図９Ｃ）は、ウエハ構造１Ａの製造工程の一部でもある。
　図８Ａを参照して、まず、第２電極２４の形成工程前のウエハ構造１Ａが用意される。ウエハ構造１Ａは、各デバイス領域１０において、ダイオード領域１４、ガード領域１５、主面絶縁膜１６、第１電極１８および絶縁膜１９を含む。第２電極２４の形成工程前のウエハ構造１Ａは、２００μｍ以上の厚さを有するウエハ２を含む。ウエハ２は、２００μｍ以上１０００μｍ以下の厚さを有していてもよい。ウエハ２は、２５０μｍ以上５００μｍ以下の厚さを有していることが好ましい。
　次に、図８Ｂを参照して、ウエハ２の薄化工程が実施される。ウエハ２は、第２主面４側から研削法およびエッチング法のうちの少なくとも１つによって薄化されてもよい。ウエハ２は、この形態では、第２主面４に対する研削法によって薄化される。ウエハ２は、この形態では、２００μｍ未満の厚さになるまで研削される。これにより、ウエハ２が薄化されると同時に、研削痕が第２主面４に形成される。
　次に、図８Ｃを参照して、第２電極２４の形成工程が実施される。図９Ａを参照して、この工程では、第２主面４の周縁部に対するマスクとしてのマスク治具５０が用意される。マスク治具５０は、金属（たとえばステンレス等）、ガラス、セラミック等の無機物によって構成されていてもよいし、樹脂等の有機物によって構成されていてもよい。マスク治具５０は、第２主面４の周縁部の少なくとも一部を被覆し、第２主面４の内方部を露出させるように構成されている。
　つまり、マスク治具５０は、第２主面４の周縁部のうちめっき反応阻害部２５として形成すべき領域を被覆するように構成されている。マスク治具５０は、この形態では、第２主面４の周縁部の全周を被覆し、第２主面４の内方部を露出させるように平面視において環状（具体的には円環状）に構成されている。
　マスク治具５０は、平面視において目印６外の領域において円弧状に延びる部分を有し、目印６に沿う領域において直線状に延びる部分を有していてもよい。マスク治具５０は、成膜すべき第２電極２４よりも厚いことが好ましい。
　次に、図９Ｂを参照して、マスク治具５０が、第２主面４の周縁部に当接される。マスク治具５０は、第２主面４の周縁部から露出したＳｉＣ単結晶（この形態では、ＳｉＣ単結晶のカーボン面）に当接される。マスク治具５０は、平面視において複数のデバイス領域１０外の領域に配置され、ウエハ２を挟んでスペース１１に対向する。つまり、めっき反応阻害部２５は、平面視において複数のデバイス領域１０を一括して取り囲むように配置される。第２主面４の周縁部に対するマスク治具５０の被覆幅（当接幅）は、めっき反応阻害部２５の露出幅Ｗに相当する。
　次に、マスク治具５０が第２主面４に当接された状態で、スパッタ法によって第２電極２４が第２主面４およびマスク治具５０の上に堆積される。第２電極２４の厚さは、マスク治具５０の厚さ未満である。第２電極２４は、Ａｌ系金属膜、Ｔｉ系金属膜、Ｎｉ系金属膜、Ｐｄ系金属膜、Ａｕ系金属膜およびＡｇ系金属膜のうちの少なくとも１つを含んでいてもよい。
　Ａｌ系金属膜、Ｔｉ系金属膜、Ｎｉ系金属膜、Ｐｄ系金属膜、Ａｕ系金属膜およびＡｇ系金属膜は、いずれも、スパッタ法によって成膜され得る。第１～第３形態例に係る第２電極２４（図６、図７Ａおよび図７Ｂ参照）は、これらの金属膜の成膜順序を適宜調節することによって形成される。
　次に、図９Ｃを参照して、マスク治具５０が第２主面４から取り除かれる。これにより、第２電極２４のうちマスク治具５０を被覆する部分も同時に取り除かれ、マスク治具５０のレイアウトに対応したレイアウトを有するめっき反応阻害部２５が、第２主面４の周縁部に形成される。
　次に、図８Ｄを参照して、保護テープ４５が、第２電極２４およびめっき反応阻害部２５（第２主面４の周縁部）に貼着される。これにより、図１～図６に示されたウエハ構造１Ａが製造される。ウエハ構造１Ａは、保護テープ４５が貼着された状態でハンドリングされる。
　次に、図８Ｅを参照して、めっき法によって第１電極１８の上にめっき膜５１が形成される。めっき膜５１は、ウエハ構造１Ａの一構成要素とみなされてもよい。この工程では、ウエハ構造１Ａの全体がめっき液に浸漬され、第１電極１８の上にめっき膜５１が形成される。この工程は、ウエハ構造１Ａをめっき液中で揺動させる工程を含んでいてもよい。揺動工程は、めっき反応に伴って生成される気泡を液中に拡散させる撹拌工程を含む。この工程によれば、気泡に起因するめっき膜５１の成膜不良が抑制される。
　２００μｍ未満の厚さを有するウエハ２の場合、揺動工程においてめっき液からの応力を受けて変形する。保護テープ４５は、めっき液から第２電極２４を保護すると同時に、めっき液中におけるウエハ２の変形を抑制する。これにより、第２電極２４に対するめっき膜５１の異常成膜が抑制されると同時に、ウエハ２のクラックが抑制される。
　さらに、第２電極２４は第２主面４の周縁部を露出させ、保護テープ４５が第２主面４の周縁部を被覆している。このような構成において、保護テープ４５は、第２主面４の周縁部に対する密着力が第２電極２４に対する密着力よりも高い特性を有している。この構成によれば、第２主面４の周縁部における保護テープ４５の剥離が抑制される。
　これにより、保護テープ４５の剥離に起因する第２電極２４へのめっき異常成膜が抑制される。また、第２主面４の周縁部に対する保護テープ４５の密着性が向上するため、第２主面４および保護テープ４５の間の領域へのめっき液の侵入が抑制される。これにより、第２電極２４に対するめっき異常成膜が抑制される。
　さらに、第２主面４の周縁部は、めっき液に対する反応速度が遅いめっき反応阻害部２５として露出されている。めっき反応阻害部２５では、めっき膜５１の成膜が阻害される。したがって、仮に、第２主面４および保護テープ４５の間の領域にめっき液が侵入したとしても、めっき反応阻害部２５によってめっき異常成膜が抑制される。
　めっき膜５１の形成工程は、この形態では、第１電極１８側からＮｉめっき膜５２、Ｐｄめっき膜５３およびＡｕめっき膜５４をこの順に形成する工程を含む。Ｎｉめっき膜５２の形成工程は、無電解めっき法によって第１電極１８の上にＮｉめっき膜５２を形成する工程を含む。Ｎｉめっき膜５２の形成工程は、ウエハ構造１ＡをＮｉめっき液に浸漬する工程を含む。また、Ｎｉめっき膜５２の形成工程は、ウエハ構造１ＡをＮｉめっき液中で揺動させる工程を含む。
　第２主面４の周縁部は、少なくともＮｉめっき液に対する反応速度が遅いめっき反応阻害部２５として露出されていることが好ましい。第２主面４側におけるＮｉめっき膜５２の異常成膜を抑制することによって、その後の工程において、第２主面４側におけるＰｄめっき膜５３およびＡｕめっき膜５４の異常成膜も抑制できる。
　Ｎｉめっき膜５２は、無機絶縁膜２２よりも厚いことが好ましい。この場合、Ｎｉめっき膜５２は、パッド開口２０内において無機絶縁膜２２の縁部に乗り上げるように第１電極１８の上に形成されることが好ましい。Ｎｉめっき膜５２は、鉛直方向Ｚに関して、パッド開口２０の開口端から第１電極１８側に間隔を空けて形成されることが好ましい。
　Ｎｉめっき膜５２は、この形態では、パッド開口２０内において第１電極１８および無機絶縁膜２２を被覆し、有機絶縁膜２３に接している。むろん、Ｎｉめっき膜５２は、有機絶縁膜２３から間隔を空けてパッド開口２０内に形成され、第１電極１８および無機絶縁膜２２の縁部を被覆していてもよい。
　Ｎｉめっき膜５２は、０．１μｍ以上１５μｍ以下の厚さを有していてもよい。Ｎｉめっき膜５２の厚さは、０．１μｍ以上１μｍ以下、１μｍ以上３μｍ以下、３μｍ以上６μｍ以下、６μｍ以上９μｍ以下、９μｍ以上１２μｍ以下、または、１２μｍ以上１５μｍ以下であってもよい。Ｎｉめっき膜５２の厚さは、２μｍ以上８μｍ以下であることが好ましい。
　Ｐｄめっき膜５３の形成工程は、無電解めっき法によってＮｉめっき膜５２の上にＰｄめっき膜５３を形成する工程を含む。Ｐｄめっき膜５３の形成工程は、ウエハ構造１ＡをＰｄめっき液に浸漬する工程を含む。また、Ｐｄめっき膜５３の形成工程は、ウエハ構造１ＡをＰｄめっき液中で揺動させる工程を含む。
　第２主面４の周縁部は、Ｐｄめっき液に対する反応速度が遅いめっき反応阻害部２５として露出されていることが好ましい。第２主面４側におけるＰｄめっき膜５３の異常成膜を抑制することによって、その後の工程において、第２主面４側におけるＡｕめっき膜５４の異常成膜も抑制できる。
　Ｐｄめっき膜５３は、Ｎｉめっき膜５２の外面に沿って膜状に形成される。Ｐｄめっき膜５３は、パッド開口２０の開口端からＮｉめっき膜５２側に間隔を空けて形成されることが好ましい。Ｐｄめっき膜５３は、鉛直方向Ｚに関して、パッド開口２０内において有機絶縁膜２３に接している。むろん、Ｎｉめっき膜５２が有機絶縁膜２３から離間している場合、Ｐｄめっき膜５３は有機絶縁膜２３から間隔を空けてＮｉめっき膜５２を被覆していてもよい。この場合、Ｐｄめっき膜５３は、無機絶縁膜２２の縁部を被覆していてもよい。
　Ｐｄめっき膜５３は、Ｎｉめっき膜５２の厚さ未満の厚さを有していることが好ましい。Ｐｄめっき膜５３の厚さは、０．０１μｍ以上１μｍ以下であってもよい。Ｐｄめっき膜５３の厚さは、０．０１μｍ以上０．１μｍ以下、０．１μｍ以上０．２μｍ以下、０．２μｍ以上０．４μｍ以下、０．４μｍ以上０．６μｍ以下、０．６μｍ以上０．８μｍ以下、または、０．８μｍ以上１μｍ以下であってもよい。
　Ａｕめっき膜５４の形成工程は、無電解めっき法によってＰｄめっき膜５３の上にＡｕめっき膜５４を形成する工程を含む。Ａｕめっき膜５４の形成工程は、ウエハ構造１ＡをＡｕめっき液に浸漬する工程を含む。また、Ａｕめっき膜５４の形成工程は、ウエハ構造１ＡをＡｕめっき液中で揺動させる工程を含む。第２主面４の周縁部は、Ａｕめっき液に対する反応速度が遅いめっき反応阻害部２５として露出されていることが好ましい。
　Ａｕめっき膜５４は、Ｐｄめっき膜５３の外面に沿って膜状に形成される。Ａｕめっき膜５４は、鉛直方向Ｚに関して、パッド開口２０の開口端からＰｄめっき膜５３側に間隔を空けて形成されることが好ましい。Ａｕめっき膜５４は、パッド開口２０内において有機絶縁膜２３に接している。むろん、Ｎｉめっき膜５２およびＰｄめっき膜５３が有機絶縁膜２３から離間している場合、Ａｕめっき膜５４は、有機絶縁膜２３から間隔を空けてＰｄめっき膜５３を被覆していてもよい。この場合、Ａｕめっき膜５４は、無機絶縁膜２２の縁部を被覆していてもよい。
　Ａｕめっき膜５４は、Ｎｉめっき膜５２の厚さ未満の厚さを有していることが好ましい。Ａｕめっき膜５４の厚さは、０．０１μｍ以上１μｍ以下であってもよい。Ａｕめっき膜５４の厚さは、０．０１μｍ以上０．１μｍ以下、０．１μｍ以上０．２μｍ以下、０．２μｍ以上０．４μｍ以下、０．４μｍ以上０．６μｍ以下、０．６μｍ以上０．８μｍ以下、または、０．８μｍ以上１μｍ以下であってもよい。
　この形態では、めっき膜５１が、Ｎｉめっき膜５２、Ｐｄめっき膜５３およびＡｕめっき膜５４を含む例が示された。しかし、めっき膜５１は、第１電極１８側からこの順に積層されたＮｉめっき膜５２およびＡｕめっき膜５４のみを含む積層構造を有していてもよい。むろん、めっき膜５１は、Ｎｉめっき膜５２、Ｐｄめっき膜５３またはＡｕめっき膜５４からなる単層構造を有していてもよい。
　次に、図８Ｆを参照して、保護テープ４５が第２主面４および第２電極２４から剥離される。この工程は、保護テープ４５の粘着剤層４７に対して紫外線を照射し、粘着剤層４７の粘着力を低下させる工程を含む。また、この工程は、粘着剤層４７と共に基材フィルム４６を第２電極２４から剥離する工程を含む。
　次に、図８Ｇを参照して、ウエハ２が複数の切断予定ライン１２に沿って切断される。ウエハ２は、ダイシングブレードによって鉛直方向Ｚに切断（切削）されてもよいし、レーザ光照射工程を利用した劈開法によって鉛直方向Ｚに切断（劈開）されてもよい。劈開法では、レーザ光照射によってウエハ２内部に結晶構造の一部が改質した改質層が形成され、当該改質層を起点にウエハ２が鉛直方向Ｚに劈開される。以上を含む工程を経て、半導体装置ＳＤ１（この形態ではＳｉＣ半導体装置）が製造される。
　以上、ウエハ構造１Ａは、ウエハ２、第１電極１８、第２電極２４および保護テープ４５を含む。ウエハ２は、一方側の第１主面３および他方側の第２主面４を有している。第１電極１８は、第１主面３を被覆している。第２電極２４は、第２主面４の周縁部を露出させるように第２主面４の内方部を被覆している。保護テープ４５は、第２主面４の周縁部および第２電極２４に貼着されている。保護テープ４５は、第２主面４の周縁部に対する密着力が第２電極２４に対する密着力よりも高い特性を有している。
　この構成によれば、第２主面４および第２電極２４からの保護テープ４５の剥離を抑制できる。これにより、ウエハ構造１Ａが半導体装置ＳＤ１の製造方法に付される場合において、保護テープ４５の剥離に起因する製造不良を抑制できる。よって、高い信頼性を有する半導体装置ＳＤ１の製造に寄与するウエハ構造１Ａを提供できる。たとえば、ウエハ構造１Ａがめっき液に浸漬される場合、第２主面４および保護テープ４５の間の領域へのめっき液の侵入を抑制できる。これにより、第２電極２４に対するめっき異常成膜が抑制される。
　第２電極２４がウエハ２のめっき反応速度よりも高いめっき反応速度を有している場合、第２電極２４はウエハ２の周縁部をめっき反応阻害部２５として露出させていることが好ましい。つまり、ウエハ２の周縁部は、めっき成膜を阻害する材質からなることが好ましい。
　この場合、保護テープ４５は、めっき反応阻害部２５に貼着されていることが好ましい。この構成によれば、めっき反応阻害部２５および保護テープ４５の間の領域へのめっき液の侵入を抑制できる。また、仮に、第２主面４および保護テープ４５の間の領域にめっき液が侵入したとしても、めっき反応阻害部２５によってめっき異常成膜を抑制できる。
　ウエハ２は、ＳｉＣ単結晶を含むことが好ましい。この場合、第２電極２４は、第２主面４の周縁部からＳｉＣ単結晶を露出させていることが好ましい。また、保護テープ４５は、第２主面４の周縁部においてＳｉＣ単結晶に貼着されていることが好ましい。ＳｉＣ単結晶は、めっき法によって金属が析出し難い物性を有している。したがって、仮に、第２主面４および保護テープ４５の間の領域にめっき液が侵入したとしても、ＳｉＣ単結晶によってめっき異常成膜を抑制できる。
　ウエハ２は、２００μｍ未満の厚さを有していることが好ましい。この構成によれば、ウエハ２の厚さに起因するオン抵抗を低下させることができる。また、保護テープ４５によれば、比較的薄いウエハ２の変形を抑制しながらウエハ２をハンドリングできる。
　第２電極２４は、第２主面４の周縁部の全周を露出させていることが好ましい。この場合、保護テープ４５は、第２主面４の周縁部の全周に貼着されていることが好ましい。この構成によれば、第２主面４の周縁部の全周において第２主面４からの保護テープ４５の剥離を抑制できる。また、第２主面４の周縁部の全周において第２主面４および保護テープ４５の間の領域へのめっき液の侵入を抑制できる。
　めっき反応阻害部２５（第２主面４の周縁部）の露出幅Ｗは、第２電極２４の厚さよりも大きいことが好ましい。露出幅Ｗは、ウエハ２の厚さよりも大きいことが好ましい。これらの構成によれば、第２電極２４に対するめっき液の接触リスクを適切に削減できる。
　第２主面４は、研削痕を有していることが好ましい。この場合、第２電極２４は、第２主面４の周縁部において研削痕を露出させていることが好ましい。また、保護テープ４５は、研削痕を有する周縁部に貼着されていることが好ましい。この構成によれば、第２主面４の周縁部に対する保護テープ４５の密着力を研削痕によって高めることができる。
　第２主面４は、平坦面からなることが好ましい。つまり、第２主面４は、第１主面３側に向けて窪んだ段部を有していないことが好ましい。この構成によれば、第２主面４においてウエハ２の脆弱部が形成されることを適切に抑制できる。特に、このような構成は、２００μｍ未満のウエハ２に適用されることが好ましい。
　ウエハ構造１Ａは、第１電極１８を被覆するめっき膜５１を含んでいてもよい。この場合、第２電極２４はウエハ２の周縁部をめっき膜５１の成膜を阻害するめっき反応阻害部２５として露出させていることが好ましい。めっき膜５１は、Ｎｉめっき膜５２、Ｐｄめっき膜５３およびＡｕめっき膜５４のうちの少なくとも１つを含んでいてもよい。
　ウエハ構造１Ａは、第１主面３の内方部に設定された複数のデバイス領域１０を含んでいてもよい。この場合、第２電極２４は、平面視において複数のデバイス領域１０外の領域を露出させていることが好ましい。この構成によれば、第２電極２４を有する半導体装置ＳＤ１を適切に製造できる。
　別視点において、半導体装置ＳＤ１の製造方法は、ウエハ構造１Ａの用意工程、第２電極２４の形成工程、および、保護テープ４５の貼着工程を含む。ウエハ構造１Ａの用意工程では、一方側の第１面および他方側の第２主面４を有するウエハ２、および、第１面を被覆する第１電極１８を含むウエハ構造１Ａが用意される。
　第２電極２４の形成工程では、第２主面４の周縁部を露出させるように第２主面４の内方部を被覆する第２電極２４が形成される。保護テープ４５の貼着工程では、第２主面４の周縁部に対する密着力が第２電極２４に対する密着力よりも高い特性を有する保護テープ４５が第２主面４の周縁部および第２電極２４に貼着される。
　この製造方法によれば、第２主面４および第２電極２４からの保護テープ４５の剥離を抑制できる。これにより、保護テープ４５の剥離に起因する製造不良を抑制できる。よって、高い信頼性を有する半導体装置ＳＤ１の製造に寄与する製造方法を提供できる。たとえば、保護テープ４５が貼着された状態でウエハ２がめっき液に浸漬される場合、第２主面４および保護テープ４５の間の領域へのめっき液の侵入を抑制できる。これにより、第２電極２４に対するめっき異常成膜が抑制される。
　第２電極２４がウエハ２のめっき反応速度よりも高いめっき反応速度を有している場合、第２電極２４はウエハ２の周縁部をめっき反応阻害部２５として露出させていることが好ましい。つまり、ウエハ２の周縁部は、めっき成膜を阻害する材質からなることが好ましい。
　この場合、保護テープ４５は、めっき反応阻害部２５に貼着されていることが好ましい。この製造方法によれば、めっき反応阻害部２５および保護テープ４５の間の領域へのめっき液の侵入を抑制できる。また、仮に、第２主面４および保護テープ４５の間の領域にめっき液が侵入したとしても、めっき反応阻害部２５によってめっき異常成膜を抑制できる。
　半導体装置ＳＤ１の製造方法は、保護テープ４５が貼着された状態でウエハ構造１Ａをめっき液に浸漬し、第１電極１８の上にめっき膜５１を形成する工程をさらに含む事が好ましい。この製造方法によれば、第２主面４および保護テープ４５の間の領域へのめっき液の侵入を抑制できる。これにより、第２電極２４に対するめっき異常成膜を抑制できる。
　めっき膜５１の形成工程は、めっき液中でウエハ構造１Ａを揺動させる工程を含む事が好ましい。この製造方法によれば、めっき反応に伴って生成される気泡を液中に拡散させることができる。これにより、気泡に起因するめっき膜５１の成膜不良を抑制できる。また、この製造方法によれば、めっき液から第２電極２４を保護テープ４５によって保護できると同時に、めっき液中におけるウエハ２の変形を保護テープ４５によって抑制できる。
　これにより、第２電極２４に対するめっき膜５１の異常成膜が抑制されると同時に、ウエハ２のクラックが抑制される。特に、２００μｍ未満の比較的薄いウエハ２は揺動工程においてめっき液からの応力を受けて変形し易いが、保護テープ４５によれば比較的薄いウエハ２の変形を適切に抑制できる。
　めっき膜５１の形成工程は、Ｎｉめっき液にウエハ構造１Ａを浸漬してＮｉめっき膜５２を形成する工程を、Ｐｄめっき液にウエハ構造１Ａを浸漬してＰｄめっき膜５３を形成する工程、および、Ａｕめっき液にウエハ構造１Ａを浸漬してＡｕめっき膜５４を形成する工程のうちの少なくとも１つの工程を含んでいてもよい。この製造方法によれば、第２主面４側におけるＮｉめっき膜５２の異常成膜、Ｐｄめっき膜５３の異常成膜およびＡｕめっき膜５４の異常成膜のうちの少なくとも１つを保護テープ４５によって抑制できる。
　ウエハ２は、ＳｉＣ単結晶を含むことが好ましい。この場合、第２電極２４は、第２主面４の周縁部からＳｉＣ単結晶を露出させるように形成されることが好ましい。また、保護テープ４５は、第２主面４の周縁部においてＳｉＣ単結晶に貼着されることが好ましい。ＳｉＣ単結晶は、めっき法によって金属が析出し難い物性を有している。したがって、仮に、第２主面４および保護テープ４５の間の領域にめっき液が侵入したとしても、ＳｉＣ単結晶によってめっき異常成膜を抑制できる。
　ウエハ構造１Ａの用意工程では、２００μｍ以上の厚さを有するウエハ２を含むウエハ構造１Ａが用意されることが好ましい。この場合、半導体装置ＳＤ１の製造方法は、第２電極２４の形成工程に先立って、ウエハ２を２００μｍ未満の厚さになるまで薄化する工程を含むことが好ましい。
　この製造方法によれば、ウエハ２の薄化工程までは、比較的厚いウエハ２によってウエハ２の変形を抑制しながらウエハ２をハンドリングできる。そして、ウエハ２の薄化工程において、ウエハ２の厚さに起因するオン抵抗を低下させることができる。そして、保護テープ４５の貼着工程後は、比較的薄いウエハ２の変形を保護テープ４５によって抑制しながらウエハ２をハンドリングできる。
　ウエハ２の薄化工程は、研削法によって第２主面４の全面を研削する工程を含んでいてもよい。この場合、第２電極２４は、第２主面４の周縁部において研削痕を露出させるように形成されることが好ましい。また、保護テープ４５は、研削痕を有する周縁部に貼着されることが好ましい。この製造方法によれば、第２主面４の周縁部に対する保護テープ４５の密着力を研削痕によって高めることができる。
　図１０は、第２実施形態に係るウエハ構造１Ｂを第１主面３側から見た平面図である。図１１は、図１０に示すXI-XI線に沿う断面図である。図１２は、図１１に示す機能デバイス１３の要部を示す拡大断面図である。図１３は、図１０に示すウエハ構造１Ｂの概略断面図である。
　図１０～図１２を参照して、ウエハ構造１Ｂは、機能デバイス１３がＳＢＤに代えてＭＩＳＦＥＴを含む点において、前述のウエハ構造１Ａとは異なる構成を有している。図１１では、機能デバイス１３が破線によって簡略化して示されている。
　ＭＩＳＦＥＴは、この形態では、トレンチゲート型である。ウエハ構造１Ｂにおける他の構成は、ウエハ構造１Ａとほぼ同様である。以下では、ウエハ構造１Ｂにおいてウエハ構造１Ａとは異なる点が説明される。また、以下では、１つのデバイス領域１０の構成が説明される。
　ウエハ構造１Ｂは、デバイス領域１０において第１主面３の表層部に形成されたｐ型のボディ領域６０を含む。ボディ領域６０は、第１領域７の底部から第１主面３側に間隔を空けて形成され、第１主面３の表層部を層状に延びている。ボディ領域６０は、第１主面３の全域に形成されていてもよい。
　ウエハ構造１Ｂは、デバイス領域１０においてボディ領域６０の表層部に形成されたｎ型のソース領域６１を含む。ソース領域６１は、デバイス領域１０の周縁から間隔を空けてデバイス領域１０の内方部に形成されていてもよい。ソース領域６１は、第１領域７よりも高いｎ型不純物濃度を有している。ソース領域６１は、ボディ領域６０の底部から第１主面３側に間隔を空けて形成され、第１主面３の表層部を層状に延びている。ソース領域６１は、ボディ領域６０内において第１領域７とチャネルを形成する。
　ウエハ構造１Ｂは、デバイス領域１０において第１主面３に形成された複数の第１トレンチ構造６２を含む。第１トレンチ構造６２は「トレンチゲート構造」と称されてもよい。複数の第１トレンチ構造６２は、チャネルの反転および非反転を制御する。複数の第１トレンチ構造６２は、ボディ領域６０およびソース領域６１を貫通して第１領域７に至っている。複数の第１トレンチ構造６２は、平面視において第１方向Ｘに間隔を空けて配列され、第２方向Ｙに延びる帯状にそれぞれ形成されていてもよい。複数の第１トレンチ構造６２は、第１領域７の底部から第１主面３側に間隔を空けて形成されている。
　各第１トレンチ構造６２は、第１トレンチ６３、第１絶縁膜６４および第１埋設電極６５を含む。第１トレンチ６３は、第１主面３に形成され、第１トレンチ６３の壁面を区画している。第１絶縁膜６４は、第１トレンチ６３の壁面を被覆している。第１埋設電極６５は、第１絶縁膜６４を挟んで第１トレンチ６３に埋設されている。第１埋設電極６５は、第１絶縁膜６４を挟んでチャネルに対向している。
　ウエハ構造１Ｂは、デバイス領域１０において第１主面３に形成された複数の第２トレンチ構造６６を含む。第２トレンチ構造６６は、「トレンチソース構造」と称されてもよい。複数の第２トレンチ構造６６は、隣り合う２つの第１トレンチ構造６２の間の領域にそれぞれ形成されている。
　複数の第２トレンチ構造６６は、平面視において第２方向Ｙに延びる帯状にそれぞれ形成されていてもよい。複数の第２トレンチ構造６６は、ボディ領域６０およびソース領域６１を貫通して第１領域７に至っている。複数の第２トレンチ構造６６は、第１領域７の底部から第１主面３側に間隔を空けて形成され、第１トレンチ構造６２よりも深く形成されている。
　各第２トレンチ構造６６は、第２トレンチ６７、第２絶縁膜６８および第２埋設電極６９を含む。第２トレンチ６７は、第１主面３に形成され、第２トレンチ６７の壁面を区画している。第２絶縁膜６８は、第２トレンチ６７の壁面を被覆している。第２埋設電極６９は、第２絶縁膜６８を挟んで第２トレンチ６７に埋設されている。
　ウエハ構造１Ｂは、デバイス領域１０においてウエハ２内において複数の第２トレンチ構造６６に沿う領域にそれぞれ形成された複数のｐ型のコンタクト領域７０を含む。複数のコンタクト領域７０は、ボディ領域６０よりも高いｐ型不純物濃度を有している。各コンタクト領域７０は、各第２トレンチ構造６６の側壁および底壁を被覆し、ボディ領域６０に電気的に接続されている。
　ウエハ構造１Ｂは、デバイス領域１０においてウエハ２内において複数の第２トレンチ構造６６に沿う領域にそれぞれ形成された複数のｐ型のウェル領域７１を含む。各ウェル領域７１は、ボディ領域６０よりも高く、コンタクト領域７０よりも低いｐ型不純物濃度を有している。各ウェル領域７１は、対応するコンタクト領域７０を挟んで対応する第２トレンチ構造６６を被覆している。各ウェル領域７１は、対応する第２トレンチ構造６６の側壁および底壁を被覆し、ボディ領域６０に電気的に接続されている。
　ウエハ構造１Ｂは、デバイス領域１０において第１主面３を被覆する主面絶縁膜１６を含む。主面絶縁膜１６は、第１絶縁膜６４および第２絶縁膜６８に連なり、第１埋設電極６５および第２埋設電極６９を露出させている。主面絶縁膜１６は、この形態では、デバイス領域１０の周縁部（複数のデバイス領域１０の境界部）を被覆している。つまり、主面絶縁膜１６は、第１主面３の全域を被覆している。むろん、主面絶縁膜１６は、デバイス領域１０の周縁部（複数のデバイス領域１０の境界部）を露出させていてもよい。
　ウエハ構造１Ｂは、デバイス領域１０において主面絶縁膜１６を被覆する層間絶縁膜７２を含む。層間絶縁膜７２は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。層間絶縁膜７２は、複数の第１トレンチ構造６２および複数の第２トレンチ構造６６を被覆している。
　層間絶縁膜７２は、この形態では、主面絶縁膜１６を挟んでデバイス領域１０の周縁部（複数のデバイス領域１０の境界部）を被覆している。層間絶縁膜７２は、第１主面３の全域を被覆していてもよい。むろん、主面絶縁膜１６がデバイス領域１０の周縁部において第１主面３を露出させている場合、層間絶縁膜７２はデバイス領域１０の周縁部において第１主面３を露出させてもよい。
　ウエハ構造１Ｂは、第１実施形態の場合と同様、デバイス領域１０において層間絶縁膜７２の上に配置された第１埋設電極６５を含む。第１電極１８は、第１主面３側からこの順に積層されたＴｉ系金属膜およびＡｌ系金属膜を含む積層構造を有していてもよい。
　第１電極１８は、この形態では、ゲート電極７３およびソース電極７４を含む。ゲート電極７３は、この形態では、平面視においてデバイス領域１０の一辺の中央部に近接する領域に配置されている。ゲート電極７３は、平面視においてデバイス領域１０の角部に配置されていてもよい。ゲート電極７３は、この形態では、平面視において四角形状に形成されている。
　ソース電極７４は、ゲート電極７３から間隔を空けて層間絶縁膜７２の上に配置されている。ソース電極７４は、この形態では、平面視においてゲート電極７３に沿って窪んだ凹部を有する多角形状に形成されている。むろん、ソース電極７４は、平面視において四角形状に形成されていてもよい。ソース電極７４は、層間絶縁膜７２および主面絶縁膜１６を貫通し、ボディ領域６０、ソース領域６１および複数の第２トレンチ構造６６に電気的に接続されている。
　ウエハ構造１Ｂは、デバイス領域１０においてゲート電極７３から層間絶縁膜７２の上に引き出されたゲート配線電極７５を含む。ゲート配線電極７５は、ゲート電極７３（第１電極１８）と同様、第１主面３側からこの順に積層されたＴｉ系金属膜およびＡｌ系金属膜を含む積層構造を有していてもよい。ゲート配線電極７５は、平面視において複数の第１トレンチ構造６２の端部に交差（具体的には直交）するようにデバイス領域１０の周縁に沿って延びる帯状に形成されている。ゲート配線電極７５は、層間絶縁膜７２を貫通し、複数の第１トレンチ構造６２に電気的に接続されている。
　ウエハ構造１Ｂは、デバイス領域１０において第１電極１８を被覆する絶縁膜１９を含む。絶縁膜１９は、第１実施形態の場合と同様、第１電極１８側からこの順に積層された無機絶縁膜２２および有機絶縁膜２３を含む積層構造を有している。絶縁膜１９は、この形態では、デバイス領域１０の周縁から内方に間隔を空けてゲート電極７３の周縁部およびソース電極７４の周縁部を被覆している。絶縁膜１９は、ゲート配線電極７５の全域を被覆している。
　絶縁膜１９は、ゲート電極７３の内方部およびソース電極７４の内方部を露出させる複数のパッド開口２０を区画し、デバイス領域１０の周縁部において層間絶縁膜７２を露出させるストリート開口２１を区画している。複数のパッド開口２０は、この形態では、ゲート電極７３の内方部を露出させるゲートパッド開口７６、および、ソース電極７４の内方部を露出させるソースパッド開口７７を含む。
　ゲートパッド開口７６は、この形態では、平面視においてゲート電極７３の周縁に沿う四角形状に区画されている。ソースパッド開口７７は、この形態では、平面視においてソース電極７４の周縁に沿う多角形状に形成されている。ストリート開口２１は、第１実施形態と同様の態様で形成されている。
　有機絶縁膜２３は、ゲートパッド開口７６において無機絶縁膜２２の縁部を露出させていてもよい。有機絶縁膜２３は、ソースパッド開口７７において無機絶縁膜２２の縁部を露出させていてもよい。有機絶縁膜２３は、ストリート開口２１において無機絶縁膜２２の縁部を露出させていてもよい。むろん、有機絶縁膜２３は、無機絶縁膜２２の全域を被覆していてもよい。
　ウエハ構造１Ｂは、第２主面４を被覆する第２電極２４を含む。第２電極２４は、この形態では、ドレイン電極として形成され、第２主面４から露出する第２領域８に電気的に接続されている。第２電極２４は、第１実施形態の場合と同様の態様で形成されている。第２電極２４の他の説明については、第１実施形態の説明が適用される。
　図１４Ａ～図１４Ｇは、図１０に示すウエハ構造１Ｂに係る半導体装置ＳＤ２の製造方法を示す断面図である。図１４Ａ～図１４Ｇは、ウエハ構造１Ｂの製造工程の一部でもある。
　図１４Ａを参照して、まず、第２電極２４の形成工程前のウエハ構造１Ｂが用意される。ウエハ構造１Ｂは、各デバイス領域１０において、ボディ領域６０、ソース領域６１、第１トレンチ構造６２、第２トレンチ構造６６、コンタクト領域７０、ウェル領域７１、主面絶縁膜１６、層間絶縁膜７２、ゲート電極７３（第１電極１８）、ソース電極７４（第１電極１８）、ゲート配線電極７５および絶縁膜１９を含む。第２電極２４の形成工程前のウエハ構造１Ａは、２００μｍ以上の厚さを有するウエハ２を含む。ウエハ２は、２００μｍ以上１０００μｍ以下の厚さを有していてもよい。ウエハ２は、２５０μｍ以上５００μｍ以下の厚さを有していることが好ましい。
　次に、図１４Ｂを参照して、ウエハ２の薄化工程が実施される。ウエハ２は、第２主面４側から研削法およびエッチング法のうちの少なくとも１つによって薄化されてもよい。ウエハ２は、この形態では、第２主面４に対する研削法によって薄化される。ウエハ２は、この形態では、２００μｍ未満の厚さになるまで研削される。これにより、研削痕が第２主面４に形成される。
　次に、図１４Ｃを参照して、第２電極２４の形成工程が実施される。第２電極２４の形成工程は、前述の図９Ａ～図９Ｃに示された工程と同様の工程を経て形成される。これにより、マスク治具５０のレイアウトに対応したレイアウトを有するめっき反応阻害部２５が、第２主面４の周縁部に形成される。
　次に、図１４Ｄを参照して、保護テープ４５が、第２電極２４およびめっき反応阻害部２５（第２主面４の周縁部）に貼着される。これにより、図１０～図１３に示されたウエハ構造１Ｂが製造される。ウエハ構造１Ｂは、保護テープ４５が貼着された状態でハンドリングされる。
　次に、図１４Ｅを参照して、めっき法によって第１電極１８の上にめっき膜５１が形成される。めっき膜５１の形成工程は、この形態では、ゲート電極７３の上にゲートめっき膜７８を形成する工程、および、ソースめっき膜７９を形成する工程を含む。めっき膜５１（ゲートめっき膜７８およびソースめっき膜７９）は、ウエハ構造１Ｂの一構成要素とみなされてもよい。
　めっき膜５１の形成工程は、第１実施形態の場合と同様、第１電極１８側からＮｉめっき膜５２、Ｐｄめっき膜５３およびＡｕめっき膜５４をこの順に形成する工程を含む。Ｎｉめっき膜５２、Ｐｄめっき膜５３およびＡｕめっき膜５４は、第１実施形態の場合と同様の形態でパッド開口２０（ゲートパッド開口７６およびソースパッド開口７７）内に形成される。
　むろん、めっき膜５１は、第１電極１８側からこの順に積層されたＮｉめっき膜５２およびＡｕめっき膜５４のみを含む積層構造を有していてもよい。また、めっき膜５１は、Ｎｉめっき膜５２、Ｐｄめっき膜５３またはＡｕめっき膜５４からなる単層構造を有していてもよい。
　次に、図１４Ｆを参照して、保護テープ４５が第２主面４および第２電極２４から剥離される。この工程は、保護テープ４５の粘着剤層４７に対して紫外線を照射し、粘着剤層４７の粘着力を低下させる工程を含む。また、この工程は、粘着剤層４７と共に基材フィルム４６を第２電極２４から剥離する工程を含む。
　次に、図１４Ｇを参照して、ウエハ２が複数の切断予定ライン１２に沿って切断される。ウエハ２は、ダイシングブレードによって切断（切削）されてもよいし、レーザ光照射工程を利用した劈開法によって切断（劈開）されてもよい。以上を含む工程を経て、半導体装置ＳＤ２（この形態ではＳｉＣ半導体装置）が製造される。
　以上、ウエハ構造１Ｂによってもウエハ構造１Ａに対して述べられた効果と同様の効果が奏される。また、ウエハ構造１Ｂに係る半導体装置ＳＤ２の製造方法によってもウエハ構造１Ａに係る半導体装置ＳＤ２の製造方法に対して述べられた効果と同様の効果が奏される。
　図１５は、前述の各実施形態に適用される変形例に係るウエハ２を示す平面図である。前述の各実施形態に係るウエハ２の目印６は、オリエンテーションフラットを含む。これに対して、図１５を参照して、変形例に係るウエハ２の目印６は、側面５において第１主面３の中央部に向けて先細り形状（テーパ形状または三角形状）に窪んだオリエンテーションノッチを含む。
　オリエンテーションノッチは、平面視において第１方向Ｘまたは第２方向Ｙ（ａ軸方向またはｍ軸方向）に窪んでいてもよい。むろん、目印６は、第１方向Ｘに窪んだ第１オリエンテーションノッチ、および、第２方向Ｙに窪んだ第１オリエンテーションノッチを含んでいてもよい。また、目印６は、少なくとも１つのオリエンテーションフラットおよび少なくとも１つのオリエンテーションノッチを含んでいてもよい。
　第２電極２４は、オリエンテーションノッチに沿う部分において直線状に延びる部分を有している必要はない。第２電極２４は、オリエンテーションノッチを露出させるようにオリエンテーションノッチから内方に間隔を空けて第２主面４を被覆している。第２電極２４は、第２主面４の周縁部を円環状に露出させていてもよい。つまり、めっき反応阻害部２５は、目印６に沿う領域および目印６外の領域において第２主面４の周縁部を円環状に露出させていてもよい。
　保護テープ４５の縁部は、オリエンテーションノッチに沿う部分において直線状に延びる部分を有している必要はない。保護テープ４５の縁部は、平面視において第２主面４の周縁の全周に亘って円形状に形成されていてもよい。
　図１６は、前述の各実施形態に適用される第１変形例に係る第２電極２４の形成工程を示す概略断面図である。図１７は、前述の各実施形態に適用される第２変形例に係る第２電極２４の形成工程を示す概略断面図である。図１８は、前述の各実施形態に適用される第３変形例に係る第２電極２４の形成工程を示す概略断面図である。前述の各実施形態では、マスク治具５０を用いて第２電極２４が形成される工程が説明された。
　しかし、図１６を参照して、第２電極２４は、リフトオフ法によって第２主面４の上に形成されてもよい。この場合、マスク治具５０に代えてレジストマスク８１を第２主面４の上に形成し、第２電極２４の成膜後にレジストマスク８１を除去すればよい。工数やウエハ２に対する負荷を考慮すると、マスク治具５０を用いた工程が好ましい。
　むろん、図１７を参照して、第２電極２４は、エッチング法によって所定レイアウトに成形されてもよい。この場合、第２電極２４を第２主面４の上に成膜した後、所定レイアウトのレジストマスク８２が第２電極２４の上に形成され、当該レジストマスク８２を介するエッチング法によって第２電極２４が所定レイアウトに成形される。第２電極２４の不要な部分が除去された後、レジストマスク８２は除去される。工数やウエハ２に対する負荷を考慮すると、マスク治具５０を用いた工程が好ましい。
　また、図１８を参照して、第２電極２４は、研削法によって所定レイアウトに成形されてもよい。この場合、第２電極２４の周縁部（第２主面４の周縁部）に対するベベル研削法によって、第２電極２４の不要な部分が除去されてもよい。この場合、第２電極２４の一部と共にウエハ２の一部が除去されてもよい。つまり、めっき反応阻害部２５は、第２主面４の周縁部において第１主面３に向けて掘り下がった段部８３を有していてもよい。工数やウエハ２に対する負荷を考慮すると、マスク治具５０を用いた工程が好ましい。
　以上、実施形態について説明したが、各実施形態はさらに他の形態で実施され得る。たとえば、前述の各実施形態に係るウエハ２の薄化工程おいて、第１領域７の厚さ未満の厚さになるまで第２領域８が除去されてもよい。むろん、前述の各実施形態に係るウエハ２の薄化工程おいて、第２領域８の全部が除去されてもよい。つまり、第１領域７（ＳｉＣエピタキシャル層）からなる単層構造を有するウエハ２が形成されてもよい。
　これらの場合、保護テープ４５の貼着工程において、ウエハ２の厚さよりも大きい厚さを有する保護テープ４５が第２主面４側に貼着されてもよい。ウエハ２を補強または支持する部材が第１主面３側に設けられている場合、ウエハ２の厚さよりも小さい厚さを有する保護テープ４５が第２主面４側に貼着されてもよい。
　前述の各実施形態では、機能デバイス１３がＳＢＤおよびＭＩＳＦＥＴのいずれか一方を含む例が示された。しかし、機能デバイス１３は、ＳＢＤおよびＭＩＳＦＥＴの双方を含んでいてもよい。つまり、ＳＢＤおよびＭＩＳＦＥＴの双方が、同一のデバイス領域１０内に形成されていてもよい。むろん、前述の各実施形態において、ＳＢＤを含む機能デバイス１３およびＭＩＳＦＥＴを含む機能デバイス１３が、同一のウエハ２において異なるデバイス領域１０に形成されていてもよい。
　前述の第２実施形態では、機能デバイス１３の一例としてのトレンチゲート型のＭＩＳＦＥＴが形成された例について説明した。しかし、機能デバイス１３は、トレンチゲート型に代えてプレーナゲート型のＭＩＳＦＥＴを含んでいてもよい。
　前述の第２実施形態において、ｎ型の第２領域８に代えてｐ型の第２領域８が採用されてもよい。この場合、機能デバイス１３は、ＭＩＳＦＥＴに代えてＩＧＢＴ（Insulated Gate Bipolar Transistor）を含む。この場合の具体的な構成は、前述の説明において、ＭＩＳＦＥＴの「ソース」をＩＧＢＴの「エミッタ」に置き換え、ＭＩＳＦＥＴの「ドレイン」をＩＧＢＴの「コレクタ」に置き換えることによって得られる。
　前述の各実施形態では、第１導電型がｎ型であり、第２導電型がｐ型である構成が説明された。しかし、前述の各実施形態において、第１導電型がｐ型であり、第２導電型がｎ型である構成が採用されてもよい。この場合の具体的な構成は、前述の説明および添付図面において、ｎ型領域をｐ型領域に置き換え、ｐ型領域をｎ型領域に置き換えることによって得られる。
　以下、この明細書および図面から抽出される特徴例が示される。以下、括弧内の英数字等は前述の各実施形態における対応構成要素等を表すが、各項目（Clause）の範囲を実施形態に限定する趣旨ではない。以下の項目に係る「ウエハ構造」は、必要に応じて「ワイドバンドギャップ半導体ウエハ構造」、「ＳｉＣウエハ構造」等に置き換えられてもよい。また、以下の項目に係る「半導体装置」は、必要に応じて「ワイドバンドギャップ半導体装置」、「ＳｉＣ半導体装置」等に置き換えられてもよい。
　［Ａ１］一方側の第１面（３）および他方側の第２面（４）を有するウエハ（２）と、前記第１面（３）を被覆する第１電極（１８）と、前記第２面（４）の周縁部を露出させるように前記第２面（４）の内方部を被覆する第２電極（２４）と、前記第２面（４）の前記周縁部に対する密着力が前記第２電極（２４）に対する密着力よりも高い特性を有し、前記第２面（４）の前記周縁部および前記第２電極（２４）に貼着された保護テープ（４５）と、を含む、ウエハ構造（１Ａ、１Ｂ）。
　［Ａ２］前記第２電極（２４）は、前記ウエハ（２）のめっき反応速度よりも高いめっき反応速度を有し、前記ウエハ（２）の前記周縁部をめっき反応阻害部（２５）として露出させ、前記保護テープ（４５）は、前記めっき反応阻害部（２５）に貼着されている、Ａ１に記載のウエハ構造（１Ａ、１Ｂ）。
　［Ａ３］前記ウエハ（２）は、ＳｉＣ単結晶を含み、前記第２電極（２４）は、前記第２面（４）の前記周縁部から前記ＳｉＣ単結晶を露出させ、前記保護テープ（４５）は、前記第２面（４）の前記周縁部において前記ＳｉＣ単結晶に貼着されている、Ａ１またはＡ２に記載のウエハ構造（１Ａ、１Ｂ）。
　［Ａ４］前記ウエハ（２）は、２００μｍ未満の厚さを有している、Ａ１～Ａ３のいずれか一つに記載のウエハ構造（１Ａ、１Ｂ）。
　［Ａ５］前記第２電極（２４）は、前記周縁部の全周を露出させており、前記保護テープ（４５）は、前記周縁部の全周に貼着されている、Ａ１～Ａ４のいずれか一つに記載のウエハ構造（１Ａ、１Ｂ）。
　［Ａ６］前記周縁部の露出幅（Ｗ）は、前記第２電極（２４）の厚さよりも大きい、Ａ１～Ａ５のいずれか一つに記載のウエハ構造（１Ａ、１Ｂ）。
　［Ａ７］前記露出幅（Ｗ）は、前記ウエハ（２）の厚さよりも大きい、Ａ６に記載のウエハ構造（１Ａ、１Ｂ）。
　［Ａ８］前記ウエハ（２）は、研削痕を有する前記第２面（４）を有し、前記第２電極（２４）は、前記研削痕を有する前記周縁部を露出させ、前記保護テープ（４５）は、前記研削痕を有する前記周縁部に貼着されている、Ａ１～Ａ７のいずれか一つに記載のウエハ構造（１Ａ、１Ｂ）。
　［Ａ９］前記第２面（４）は、平坦面からなる、Ａ１～Ａ８のいずれか一つに記載のウエハ構造（１Ａ、１Ｂ）。
　［Ａ１０］前記第１電極（１８）を被覆するめっき膜（５１）をさらに含む、Ａ１～Ａ９のいずれか一つに記載のウエハ構造（１Ａ、１Ｂ）。
　［Ａ１１］前記めっき膜（５１）は、Ｎｉめっき膜（５２）、Ｐｄめっき膜（５３）およびＡｕめっき膜（５４）のうちの少なくとも１つを含む、Ａ１０に記載のウエハ構造（１Ａ、１Ｂ）。
　［Ａ１２］前記第１面（３）の内方部に設定された複数のデバイス領域（１０）をさらに含み、前記第２電極（２４）は、平面視において複数の前記デバイス領域（１０）外の領域を露出させている、Ａ１～Ａ１１のいずれか一つに記載のウエハ構造（１Ａ、１Ｂ）。
　［Ａ１３］一方側の第１面（３）および他方側の第２面（４）を有するウエハ（２）、および、前記第１面（３）を被覆する第１電極（１８）を含むウエハ構造（１Ａ、１Ｂ）を用意する工程と、前記第２面（４）の周縁部を露出させるように前記第２面（４）の内方部を被覆する第２電極（２４）を形成する工程と、前記第２面（４）の前記周縁部に対する密着力が前記第２電極（２４）に対する密着力よりも高い特性を有する保護テープ（４５）を前記第２面（４）の前記周縁部および前記第２電極（２４）に貼着する工程と、を含む、半導体装置（ＳＤ１、ＳＤ２）の製造方法。
　［Ａ１４］前記第２電極（２４）は、前記ウエハ（２）のめっき反応速度よりも高いめっき反応速度を有し、前記ウエハ（２）の前記周縁部をめっき反応阻害部（２５）として露出させる、Ａ１３に記載の半導体装置（ＳＤ１、ＳＤ２）の製造方法。
　［Ａ１５］前記保護テープ（４５）が貼着された状態で前記ウエハ構造（１Ａ、１Ｂ）をめっき液に浸漬し、前記第１電極（１８）の上にめっき膜（５１）を形成する工程をさらに含む、Ａ１３またはＡ１４に記載の半導体装置（ＳＤ１、ＳＤ２）の製造方法。
　［Ａ１６］前記めっき膜（５１）の形成工程は、前記めっき液中で前記ウエハ構造（１Ａ、１Ｂ）を揺動させる工程を含む、Ａ１５に記載の半導体装置（ＳＤ１、ＳＤ２）の製造方法。
　［Ａ１７］前記めっき膜（５１）の形成工程は、Ｎｉめっき液に前記ウエハ構造（１Ａ、１Ｂ）を浸漬してＮｉめっき膜（５２）を形成する工程、Ｐｄめっき液に前記ウエハ構造（１Ａ、１Ｂ）を浸漬してＰｄめっき膜（５３）を形成する工程、および、Ａｕめっき液に前記ウエハ構造（１Ａ、１Ｂ）を浸漬してＡｕめっき膜（５４）を形成する工程のうちの少なくとも１つの工程を含む、Ａ１５またはＡ１６に記載の半導体装置（ＳＤ１、ＳＤ２）の製造方法。
　［Ａ１８］前記ウエハ（２）は、ＳｉＣ単結晶を含み、前記第２電極（２４）は、前記第２面（４）の前記周縁部から前記ＳｉＣ単結晶を露出させ、前記保護テープ（４５）は、前記第２面（４）の前記周縁部において前記ＳｉＣ単結晶に貼着される、Ａ１３～Ａ１７のいずれか一つに記載の半導体装置（ＳＤ１、ＳＤ２）の製造方法。
　［Ａ１９］２００μｍ以上の厚さを有する前記ウエハ（２）を含む前記ウエハ構造（１Ａ、１Ｂ）を用意する工程と、前記第２電極（２４）の形成工程に先立って、前記ウエハ（２）を２００μｍ未満の厚さになるまで薄化する工程と、をさらに含む、Ａ１３～Ａ１８のいずれか一つに記載の半導体装置（ＳＤ１、ＳＤ２）の製造方法。
　［Ａ２０］前記ウエハ（２）の薄化工程は、研削法によって前記第２面（４）を研削する工程を含む、Ａ１９に記載の半導体装置（ＳＤ１、ＳＤ２）の製造方法。
　以上、実施形態が詳細に説明されたが、これらは技術的内容を明示する具体例に過ぎない。この明細書から抽出される種々の技術的思想は、明細書内の説明順序や実施形態の順序等に制限されずにそれらの間で適宜組み合わせ可能である。
１Ａ　　ウエハ構造
１Ｂ　　ウエハ構造
２　　　ウエハ
３　　　第１主面
４　　　第２主面
１０　　デバイス領域
１８　　第１電極
２４　　第２電極
２５　　めっき反応阻害部
４５　　保護テープ
５１　　めっき膜
５２　　Ｎｉめっき膜
５３　　Ｐｄめっき膜
５４　　Ａｕめっき膜
Ｗ　　　露出幅
ＳＤ１　半導体装置
ＳＤ２　半導体装置

Claims (20)

  1. 　一方側の第１面および他方側の第２面を有するウエハと、
    　前記第１面を被覆する第１電極と、
    　前記第２面の周縁部を露出させるように前記第２面の内方部を被覆する第２電極と、
    　前記第２面の前記周縁部に対する密着力が前記第２電極に対する密着力よりも高い特性を有し、前記第２面の前記周縁部および前記第２電極に貼着された保護テープと、を含む、ウエハ構造。
  2. 　前記第２電極は、前記ウエハのめっき反応速度よりも高いめっき反応速度を有し、前記ウエハの前記周縁部をめっき反応阻害部として露出させ、
    　前記保護テープは、前記めっき反応阻害部に貼着されている、請求項１に記載のウエハ構造。
  3. 　前記ウエハは、ＳｉＣ単結晶を含み、
    　前記第２電極は、前記第２面の前記周縁部から前記ＳｉＣ単結晶を露出させ、
    　前記保護テープは、前記第２面の前記周縁部において前記ＳｉＣ単結晶に貼着されている、請求項１または２に記載のウエハ構造。
  4. 　前記ウエハは、２００μｍ未満の厚さを有している、請求項１～３のいずれか一項に記載のウエハ構造。
  5. 　前記第２電極は、前記周縁部の全周を露出させており、
    　前記保護テープは、前記周縁部の全周に貼着されている、請求項１～４のいずれか一項に記載のウエハ構造。
  6. 　前記周縁部の露出幅は、前記第２電極の厚さよりも大きい、請求項１～５のいずれか一項に記載のウエハ構造。
  7. 　前記露出幅は、前記ウエハの厚さよりも大きい、請求項６に記載のウエハ構造。
  8. 　前記ウエハは、研削痕を有する前記第２面を有し、
    　前記第２電極は、前記研削痕を有する前記周縁部を露出させ、
    　前記保護テープは、前記研削痕を有する前記周縁部に貼着されている、請求項１～７のいずれか一項に記載のウエハ構造。
  9. 　前記第２面は、平坦面からなる、請求項１～８のいずれか一項に記載のウエハ構造。
  10. 　前記第１電極を被覆するめっき膜をさらに含む、請求項１～９のいずれか一項に記載のウエハ構造。
  11. 　前記めっき膜は、Ｎｉめっき膜、Ｐｄめっき膜およびＡｕめっき膜のうちの少なくとも１つを含む、請求項１０に記載のウエハ構造。
  12. 　前記第１面の内方部に設定された複数のデバイス領域をさらに含み、
    　前記第２電極は、平面視において複数の前記デバイス領域外の領域を露出させている、請求項１～１１のいずれか一項に記載のウエハ構造。
  13. 　一方側の第１面および他方側の第２面を有するウエハ、および、前記第１面を被覆する第１電極を含むウエハ構造を用意する工程と、
    　前記第２面の周縁部を露出させるように前記第２面の内方部を被覆する第２電極を形成する工程と、
    　前記第２面の前記周縁部に対する密着力が前記第２電極に対する密着力よりも高い特性を有する保護テープを前記第２面の前記周縁部および前記第２電極に貼着する工程と、を含む、半導体装置の製造方法。
  14. 　前記第２電極は、前記ウエハのめっき反応速度よりも高いめっき反応速度を有し、前記ウエハの前記周縁部をめっき反応阻害部として露出させる、請求項１３に記載の半導体装置の製造方法。
  15. 　前記保護テープが貼着された状態で前記ウエハ構造をめっき液に浸漬し、前記第１電極の上にめっき膜を形成する工程をさらに含む、請求項１３または１４に記載の半導体装置の製造方法。
  16. 　前記めっき膜の形成工程は、前記めっき液中で前記ウエハ構造を揺動させる工程を含む、請求項１５に記載の半導体装置の製造方法。
  17. 　前記めっき膜の形成工程は、Ｎｉめっき液に前記ウエハ構造を浸漬してＮｉめっき膜を形成する工程、Ｐｄめっき液に前記ウエハ構造を浸漬してＰｄめっき膜を形成する工程、および、Ａｕめっき液に前記ウエハ構造を浸漬してＡｕめっき膜を形成する工程のうちの少なくとも１つの工程を含む、請求項１５または１６に記載の半導体装置の製造方法。
  18. 　前記ウエハは、ＳｉＣ単結晶を含み、
    　前記第２電極は、前記第２面の前記周縁部から前記ＳｉＣ単結晶を露出させ、
    　前記保護テープは、前記第２面の前記周縁部において前記ＳｉＣ単結晶に貼着される、請求項１３～１７のいずれか一項に記載の半導体装置の製造方法。
  19. 　２００μｍ以上の厚さを有する前記ウエハを含む前記ウエハ構造を用意する工程と、
    　前記第２電極の形成工程に先立って、前記ウエハを２００μｍ未満の厚さになるまで薄化する工程と、をさらに含む、請求項１３～１８のいずれか一項に記載の半導体装置の製造方法。
  20. 　前記ウエハの薄化工程は、研削法によって前記第２面を研削する工程を含む、請求項１９に記載の半導体装置の製造方法。
     
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