KR101163624B1

KR101163624B1 - 고체 촬상 장치 및 고체 촬상 장치의 구동 방법

Info

Publication number: KR101163624B1
Application number: KR1020120031904A
Authority: KR
Inventors: 게이지 마부치; 노부히로 가라사와
Original assignee: 소니 주식회사
Priority date: 2005-02-21
Filing date: 2012-03-28
Publication date: 2012-07-06
Also published as: US20130044245A1; US7564079B2; TWI303102B; KR20120039602A; TW200633201A; KR101198984B1; JP2006261638A; US8786742B2; US8319867B2; US20090190012A1; KR20060093285A; US20060187327A1

Abstract

실리콘 경계면으로부터의 암전류(dark current)의 발생을 방지하기 위해서, 기판 이면 측에 p＋층을 형성하는 구조가 채용될 경우에, 여러 가지의 문제가 발생한다. 본 발명에 의하면, 실리콘 기판(31)의 이면상에 절연막(39)이 설치되고, 그 위에 투명 전극(40)이 제공되며, 전압원(41)으로부터 투명 전극(40)을 통해 절연막(39)으로, 실리콘 기판(31)의 전위에 대해서 부의 전압을 인가하여, 기판 이면측 실리콘 경계면에 포지티브 정공이 축적되며, 상술한 실리콘 경계면에 포지티브 정공 축적층이 존재하는 상태와 등가인 구조가 만들어진다. 따라서, 종래 기술에 있어서의 여러 가지 문제를 피할 수 있다.

Description

고체 촬상 장치 및 고체 촬상 장치의 구동 방법{Solid-state imager device, drive method of solid-state imager device and camera apparatus}

본 발명은, 2005년 2월 21일 일본 특허청에 제출된 일본특허출원 JP 2005-043357호와, 2005년 12월 20일 일본 특허청에 제출된 일본특허출원 JP 2005-366916호에 관련된 주제류와, 참조하여 여기에 반영되어 있는 모든 내용을 포함한다.

본 발명은, 고체 촬상 장치 및 고체 촬상 장치의 구동 방법에 관한 것이며, 특히 기판의 이면측(배선 형성측의 반대측)으로부터 입사광을 수신하는 이면 입사형 고체 촬상 장치 및 고체 촬상 장치의 구동 방법에 관한 것이다.

고체 촬상 장치, 예를 들면 CMOS 이미지 센서로 대표되는 X－Y주소형(address type) 고체 촬상 장치에 있어서, 화소의 미세화 및 고개구율(high aperture ratio)을 실현하기 위해서, 반도체 기판의 한쪽의 면(표면)에 배선층을 형성하고, 배선층과 반대측의 면(이면)측으로부터 입사광을 수신하는 이면 수광형의 화소 구조가 채용되고 있다(예를 들면, 특허 문헌 1, 2 참조).

특허 문헌 1의 종래 기술과 관련되는 화소 구조는, 도 1에 도시한 바와 같이, 포토 다이오드(102)가 형성되는 실리콘층(기판)(101)의 한쪽의 면(이하, 단지 「기판 표면」이라고 적는 경우도 있다)측에, 층간 절연막을 통해 다층의 배선(106)이 배치된 배선층(103)을 형성하고, 실리콘층(101)의 다른 면, 즉 배선층(103)의 반대측의 면(이하, 단지 「기판 이면」이라고 적는 경우도 있다)으로부터 가시광선을 수신하는 구성을 가지고 있다.

포토 다이오드(102)의 주위에는 기판 이면에 이르는 p형 웰 영역(107)이 형성되어 있다.

이면 입사형 CMOS 이미지 센서에 대해서는, 실리콘 경계면으로부터 암전류(dark current)의 발생을 방지하기 위해서, 기판 이면 측에 p＋층(104)이 형성되어 있다. p＋층(104)을 만드는 방법으로는, 다음의 두 가지 방법이 있다.

제 1의 방법은, 기판 표면측에 트랜지스터와 배선을 포함하는 배선층(103)을 형성하고, 그 후 기판을 뒤집어 기판 이면 측에 대해 연마등을 실시한 후에 실리콘 산화막(SiO2) 등의 전자 주입 방지층(105)을 형성하고, 이온 주입에 의해서 p＋층(104)을 형성하는 방법이다.

제 2의 방법은, 기판 표면 측에 트랜지스터를 만드는 공정 도중에, 기판 표면측으로부터 고에너지 이온 주입에 의해서 기판의 깊은 부위에 p+층(104)을 형성하고, 그 다음에 배선(106)을 만들어 배선층(103)을 형성하고, 그 후 기판을 뒤집어 p＋층(104)의 위치까지 연마 등을 실시하여 기판 이면 측에 수광면을 형성하는 방법이다.

특허 문헌 2의 종래 기술과 관련되는 화소 구조는, 도 2에 도시한 바와 같이, 포토 다이오드(202)가 형성되어 있는 실리콘부(고저항 기판)(201)의 한쪽의 면(표면)측에, 층간 절연막을 통해 다층의 배선(207)이 배치된 배선층(203)을 형성하고, 한쪽의 면(이면)측으로부터 빛을 수신하는 이면 입사형 CMOS 이미지 센서내에서, 포토 다이오드(202) 및 그 주위의 p형 웰 영역(204)이 기판 이면에 도달하지 않고 층 구조로 배치되어 있으며, 기판 이면상에 전자 주입 방지막(205)을 통해 형성된 투명 전극(206)에 부전압을 인가하는 구성을 가지고 있다.

[특허 문헌 1] 특개 2003－031785호 공보

[특허 문헌 2] 특개 2003－338615호 공보

상술한 특허 문헌 1의 종래 기술에서는, 실리콘 경계면으로부터 암전류의 발생을 방지하기 위하여 기판 이면 측에 p＋층(104)이 형성되어 있기 때문에, 해당 p＋층(104)의 형성에 상기 제 1의 방법이 채용될 경우나 또는, 상기 제 2의 방법이 채용될 경우에도, 이하에 설명되는 바와 같은 문제가 있다.

(제 1의 방법을 채용할 경우)

이온 주입한 p＋층(104)에는, 활성화를 위한 열처리를 실행하지 않으면, 암전류의 저감 효과를 최대한으로 발휘할 수 없지만, 이온 주입이 배선 형성 후의 공정으로 행해지기 위해서, 일반적인 확산노(diffusion furnace)등에 의한 열처리를 실시한다면 배선이 녹아 버리기 때문에 채용할 수 없다.

이 때문에, 활성화를 위한 열처리 없이 큰 암전류가 허용되거나, 또는 레이저 어닐등에 의해 기판 이면측의 얕은 영역만을 열처리하게 된다. 그러나, 레이저 어닐 장치는 고가이고, 또 웨이퍼를 순서대로 스캔하므로, 몇 십매의 웨이퍼를 한 번에 처리할 수 있는 확산노와 비교하면 스루풋(throughput)이 나쁘고, 게다가 촬상 화상내의 스캔의 라인들에서 얼룩짐이 나타나는 일이 있다.

(제 2의 방법을 채용할 경우)

이온 주입이 배선층(103)의 이전에 행해지므로, 활성화의 열처리는 가능하지만, 고에너지로 깊은 부위에 이온이 주입되기 때문에, p＋층(104)의 분포가 확산된다. p＋층(104)의 분포가 확산되면, 기판 이면측의 얕은 부위에서 광전 변환되는, 청색의 빛에 대해서 광전자의 포착 확률이 저하한다. 즉 청색의 감도가 저하한다.

이 청색의 감도의 저하는, 이면 수광형의 화소 구조의 특징인 배선(106)의 비뉴에팅(vignetting)에 의한 감도 저하가 없다는 효과를 상쇄해 버리게 된다. 이에 대해, 깊은 부위까지 진입하는 적색의 빛의 감도는, 이면 입사에 의해 배선(106)의 비뉴에팅 만큼 직접적으로 증가한다. 이 적색의 감도 향상에 따라, 청색의 감도가 상대적으로 나빠지므로, 분광의 밸런스가 무너지게 된다.

한편, 특허 문헌 2의 종래 기술에서는, p형 웰 영역(204)을 기판 이면에 도달하지 않는 층 구조로 했을 경우에서도, 기판 이면으로부터 입사한 광전자를 포토 다이오드(202)에 적정하게 유도하기 위해서, 투명 전극(206)에 부전압을 인가하고, 기판중에 깊이 방향의 전기장을 발생시키는 구성을 채택하고 있으므로, 기판 이면측의 실리콘 경계면으로부터 암전류를 줄이는 것에 대해서는 고려되어 있지 않았다.

본 발명은, 상기 과제를 고려한 것이며, 그 목적은 기판 이면 측에 이온을 주입하거나 농도를 진하게 하거나, 혹은 활성화를 위한 열처리를 수행하지 않고, 기판 이면측 경계면으로부터 암전류의 발생을 줄일 수 있는 고체 촬상 장치 및 고체 촬상 장치의 구동 방법을 제공하는 것에 있다.

본 발명과 관련되는 고체 촬상 장치는, 광전 변환 소자를 포함하는 화소가 형성된 반도체 기판의 제 1면(기판 전면)측에 배선층을 가지며, 상기 배선층과 반대측이 되는 제 2면(기판 이면)측으로부터 입사광을 수신하는 구조를 가지며, 상기 반도체 기판의 제 2면에 형성된 절연막과, 상기 반도체 기판의 전위에 대해서 역극성의 전압을 상기 절연막에 인가하는 전압 인가 수단이 제공된다.

본 발명의 고체 촬상 장치와 카메라 장치에 따르면, 기판 이면측으로부터 입사광을 수신하는 이면 입사형의 고체 촬상 장치에서, 반도체 기판의 전위에 대해서 역극성의 전압(반도체 기판이 n형일 때는 부의 전압, p형일때는 정의 전압)을 절연막에 인가하면, 기판 이면측의 반도체 경계면(절연막과의 경계면)에, 예를 들면 반도체 기판이 n형일 때는 정공(p형일 때는 전자)이 축적되어, 기판 이면측 경계면에 정공 축적층(또는, 전자 축적층)이 존재하는 상태가 된다. 그리고, 이 정공(또는, 전자)이 축적된 부분의 작용에 의해, 암전류의 지배적인 발생 원인이 되는, 기판 이면측 경계면으로부터의 전자(또는, 정공)의 발생이 감소한다.

본 발명과 관련되는 고체 촬상 장치와 카메라 장치는, 반도체 기판에 광전 변환 소자를 포함한 화소가 형성되며, 반도체 기판의 이면 측에 절연막이 형성되며, 반도체 기판의 이면측으로부터 입사광을 수신하고 화소 어레이부에서는 절연막을 통해 이면 전극이 형성되며, 이면 전극의 패드부 아래에, 패드부와 반도체 기판과의 사이의 누설 전류를 저지하는 누설 전류 저지 영역이 설치되어 있는 것을 특징으로 한다.

본 발명의 고체 촬상 장치와 카메라 장치에서는, 이면 전극에, 상기와 같이 반도체 기판의 전위에 대해서 역극성의 전압을 인가하여, 기판 이면측 경계면으로부터의 암전류의 발생이 감소한다. 게다가 패드부 아래에 누설 전류 저지 영역이 설치되므로, 패드부에 검사용의 바늘이 몇 번이나 접촉이 되더라도, 이면 전극 아래의 절연막 파괴를 방지할 수 있으며 혹은 절연막이 파괴되더라도, 패드부와 반도체 기판간의 누설 전류를 저지할 수 있다.

본 발명과 관련되는 고체 촬상 장치에 의하면, 반도체 기판의 이면상에 절연막을 형성함으로써, 그리고 반도체 기판의 전위에 대해서 역극성의 전압을 절연막에 인가함으로써, 기판 이면측 경계면에 정공 축적층(또는, 전자 축적층)과 동일한 구조를 만들 수 있는 것이 가능하며, 기판 이면 측에 이온을 주입하거나 농도를 진하게 하거나 혹은 활성화를 위한 열처리를 수행하지 않아도, 기판 이면측 경계면으로부터 암전류의 발생을 줄일 수 있다.

본 발명과 관련되는 고체 촬상 장치에 의하면, 반도체 기판 이면측 경계면으로부터의 암전류의 발생을 줄일 수 있고, 패드부 아래의 누설 전류 저지 영역에 의해 패드부와 반도체 기판간의 누설 전류의 발생을 저지할 수 있으므로, 이면 전극아래의 절연막의 두께를 얇게 할 수 있다.

본 발명과 관련되는 고체 촬상 장치와 카메라 장치는, 비디오 카메라나 디지털 카메라 등의 촬상 장치의 촬상 디바이스로서 이용할 수 있으며, 카메라 부착 휴대전화 등의 휴대기기의 촬상 디바이스로도 이용할 수 있다.

도 1은, 종래의 이면 입사형의 고체 촬상 장치의 화소의 일례를 나타내는 단면도이다.
도 2는, 종래의 이면 입사형의 고체 촬상 장치의 화소의 다른 예를 나타내는 단면도이다.
도 3은, 본 발명이 적용되는 CMOS 이미지 센서의 전체의 구성을 나타내는 블럭도이다.
도 4는, 화소의 회로 구성의 일례를 나타내는 회로도이다.
도 5는, 본 발명의 제 1실시의 형태와 관련되는 고체 촬상 장치, 특히 이면 수광형 화소 구조의 주요부를 나타내는 단면도이다.
도 6은, 본 발명의 제 3실시의 형태와 관련되는 고체 촬상 장치, 특히 이면 수광형 화소 구조의 주요부를 나타내는 단면도이다.
도 7은, p웰 영역의 바람직한 모양을 나타내는 주요부의 확대도이다.
도 8은, 본 발명의 제 4실시의 형태와 관련되는 고체 촬상 장치의 주요부를 나타내는 단면도이다.
도 9는, 본 발명과 관련되는 고체 촬상 장치에 있어서 패드부를 꺼내는 방법의 일례를 나타내는 기판 이면측에서 본 평면도이다.
도 10은, 본 발명과 관련되는 고체 촬상 장치에 있어서 패드부를 꺼내는 방법의 다른 예를 나타내는 기판 이면측에서 본 평면도이다.
도 11은, 본 발명의 제 5실시의 형태와 관련되는 고체 촬상 장치의 주요부를 나타내는 단면도이다.
도 12는, 본 발명에 적용되는 2층 구조의 이면 전극에 있어서의 접촉부의 일례를 나타내는 단면도이다.
도 13은, 본 발명에 적용되는 2층 구조의 이면 전극에 있어서의 접촉부의 다른 예를 나타내는 단면도이다.
도 14는, 본 발명의 제 6실시의 형태와 관련되는 고체 촬상 장치의 주요부를 나타내는 단면도이다.
도 15는, 본 발명의 제 7실시의 형태와 관련되는 고체 촬상 장치의 주요부를 나타내는 단면도이다.
도 16은, 본 발명의 제 8실시의 형태와 관련되는 고체 촬상 장치의 주요부를 나타내는 단면도이다.
도 17은, 본 발명의 대표작인 실시예와 관련된 카메라 장치의 단면도이다.

이하, 본 발명의 실시의 형태에 대해 도면을 참조해 상세하게 설명한다.

도 3은, 본 발명이 적용되는 고체 촬상 장치, 예를 들면 CMOS 이미지 센서의 전체의 구성을 나타내는 블럭도이다. 여기에서는, CMOS형의 고체 촬상 장치에 적용하는 경우를 예로 들어 설명하지만, 본 발명은 이 적용예에 한정되는 것이 아니고, MOS형 고체 촬상 장치 등의 X－Y주소 방식(address system) 고체 촬상 장치의 모든 특징들에 대해서도 마찬가지로 적용 가능하다.

도 3에 도시한 바와 같이, 본 적용예와 관련되는 CMOS 이미지 센서(10)는, 광전 변환 소자를 포함한 화소(11)가 행렬 형태(매트릭스 형태)로 2차원적으로 배치되어 구성된 다수의 화소 어레이부(12), 수직 구동 회로(13), 컬럼 신호 처리 회로(14), 수평 구동 회로(15), 수평 신호선(16), 출력 회로(17) 및 제어 회로(18)를 가지는 시스템 구성을 가지고 있다.

이 시스템 구성에서, 제어 회로(18)는, 본 CMOS 이미지 센서(10)의 동작 모드 등을 지령하는 데이터를 외부로부터 수신하고, 또 본 CMOS 이미지 센서(10)의 정보를 포함한 데이터를 외부에 출력하는 것과 동시에, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync) 및 마스터 클럭(MCK)에 근거하여, 수직 구동 회로(13), 컬럼 신호 처리 회로(14) 및 수평 구동 회로(15)등의 동작의 기준이 되는 클럭 신호나 제어 신호 등을 생성하며, 수직 구동 회로 (13), 컬럼 신호 처리 회로(14) 및 수평 구동 회로(15) 등에 인가한다.

화소 어레이부(12)에는, 화소(11)가 2차원적으로 배치되는 것과 동시에, 이 화소 배치에 대해서 화소행마다 행 제어선이 도면의 횡방향(좌우 방향)으로 배선되며, 화소열 마다 수직 신호선(19)이 도면의 세로 방향(상하 방향)으로 배선되어 있다. 수직 구동 회로(13)는, 스피트 레지스터 등에 의해서 구성되며, 화소 어레이부(12)의 각 화소(11)를 행 단위로 차례차례 선택 주사하며, 그 선택행의 각 화소에 대해서 상기 행 제어선을 통해 필요한 제어 펄스를 공급한다.

선택행의 각 화소로부터 출력되는 신호는, 수직 신호선(19)을 통해 컬럼 신호 처리 회로(14)에 공급된다. 컬럼 신호 처리 회로(14)는, 예를 들면, 화소 어레이부(12)의 화소열 마다 배치되어 있으며, 1행분의 화소(11)로부터 출력되는 신호를 화소열 마다 수신하고, 그 신호에 대해서 화소(11) 고유의 고정 패턴 노이즈를 제거하기 위한 CDS(Correlated Double S ampling; 상관 이중 샘플링)나 신호 증폭 등의 신호 처리를 행한다.

컬럼 신호 처리 회로(14)의 입력단에는, 도 4에 도시한 바와 같이, 정전류원으로서의 부하 트랜지스터(141)가 설치되어 있다. 이 부하 트랜지스터(141)는, 수직 신호선(19)과 기준 전위, 예를 들면 접지와의 사이에 접속되며, 게이트가 부하 배선(25)에 접속되며, 선택행의 화소의 증폭 트랜지스터(114)와 함께 소스 팔로워 회로를 구성함으로써, 선택행의 화소로부터 수직 신호선(19)에 신호를 출력시킨다.

컬럼 신호 처리 회로(14)의 출력단에는, 수평 선택 스윗치(도시하지 않음)가 수평 신호선(16)과의 사이에 접속되어 설치되어 있다. 컬럼 신호 처리 회로(14)에 의해, A／D(아날로그／디지털)변환 기능을 구비한 구성을 사용하는 것도 가능하다.

수평 구동 회로(15)는, 스피트 레지스터 등에 의해서 구성되며, 수평 주사 펄스(φH1~ φHn)를 차례차례 출력하여 컬럼 신호 처리 회로(14)의 각각을 차례로 선택하고, 컬럼 신호 처리 회로(14)의 각각으로부터 화소 신호를 수평 신호선(16)에 출력시킨다.

출력 회로(17)는, 컬럼 신호 처리 회로(14)의 각각으로부터 수평 신호선(16)을 통해 순서대로 공급되는 신호에 대해서 여러 가지의 신호 처리를 실행한다. 이 출력 회로(17)의 구체적인 신호 처리에 대해서는, 예를 들면, 버퍼링만 하는 경우도 있고, 혹은 버퍼링 이전에 흑레벨 조정, 열 마다의 격차의 보정, 신호 증폭, 색관계 처리 등을 행하기도 한다.

도 4는, 화소(11)의 회로 구성의 일례를 나타내는 회로도이다. 도 4에 도시한 바와 같이, 본 회로예와 관련되는 화소(11)는, 광전 변환 소자, 예를 들면 포토 다이오드(111)뿐만 아니라, 예를 들면 전송 트랜지스터(112), 리셋트 트랜지스터(113), 증폭 트랜지스터(114) 및 선택 트랜지스터(115)의 4개의 트랜지스터를 가지는 화소 회로로 구성된다. 여기에서는, 이 트랜지스터(112~115)로서 예를 들면 N채널의 MOS 트랜지스터를 이용하고 있다.

포토 다이오드(111)는, 수광한 빛을 그 광량에 대응하는 전하량을 가지는 광전하(여기에서는, 전자)로 광전 변환한다. 포토 다이오드(111)의 음극(n형 영역)은, 전송 트랜지스터(112)를 통해 증폭 트랜지스터(114)의 게이트와 접속되어 있다. 이 증폭 트랜지스터(114)의 게이트와 전기적으로 연결된 노드(116)를 FD(플로팅 디퓨전)부라고 부른다.

전송 트랜지스터(112)는, 포토 다이오드(111)의 음극과 FD부(116)의 사이에 접속되며, 게이트에 전송선(21)을 통해 전송 펄스(φTRG)를 인가함으로써 온 상태가 되어, 포토 다이오드(111)에 의해 광전 변환된 광전하를 FD부(116)에 전송한다.

리셋트 트랜지스터(113)는, 드레인이 화소 전원(Vdd)에, 소스가 FD부(116)에 각각 접속되며, 게이트에 리셋트선(22)을 통해 리셋트 펄스(φRST)가 인가됨으로써 온 상태가 되며, 포토 다이오드(111)로부터 FD부(116)로 신호 전하를 전송하기에 앞서, FD부(116)의 전하를 화소 전원(Vdd)으로 소모함으로써 해당 FD부(1160를 리셋트 한다.

증폭 트랜지스터(114)는, 게이트가 FD부(116)에, 드레인이 화소 전원(Vdd)에 각각 접속되어 리셋트 트랜지스터(113)에 의해 리셋트된 후에 FD부(116)의 전위를 리셋트 레벨로서 출력하고, 전송 트랜지스터(112)에 의해 신호 전하를 전송한 후에 FD부(116)의 전위를 신호 레벨로서 출력한다.

선택 트랜지스터(115)는, 예를 들면, 드레인이 증폭 트랜지스터(114)의 소스에, 소스가 수직 신호선(19)에 각각 접속되며, 게이트에 선택선(23)을 통해 선택 펄스(φSEL)가 인가되어 온 상태가 되며, 화소(11)를 선택 상태로 만들며, 증폭 트랜지스터(114)로부터 출력되는 신호를 수직 신호선(19)으로 중계한다.

횡방향의 배선, 즉 전송선(21), 리셋트선(22) 및 선택선(23)은, 동일행의 화소에 대해서 공통이 되며, 수직 구동 회로(13)에 의해 제어된다. 그러나, 화소(11)의 p웰 전위를 고정하기 위한 p웰 배선(24)은, 접지 전위에 고정되어 있다.

이 선택 트랜지스터(115)에 대해서는, 화소 전원(Vdd)과 증폭 트랜지스터(114)의 드레인과의 사이에 접속된 회로 구성을 이용하는 것도 가능하다.

또한, 화소(11)에 대해서는, 상기한 4개의 트랜지스터 구성에 한정되는 것이 아니고, 증폭 트랜지스터(114)와 선택 트랜지스터(115)를 겸용한 3 개의 트랜지스터를 사용하는 것도 가능하다.

상기 구성의 화소(11)에서는, 화소의 미세화(miniaturization) 및 고개구율화(high aperture ratio)를 도모할 목적으로, 반도체 기판의 제 1면(기판 표면)에 배선층을 형성하고, 해당 배선층과 반대측의 제 2면(기판 이면)측으로부터 입사광을 수신하는 이면 수광형(이면 입사형)의 화소 구조가 사용되고 있다. 이면 수광형의 화소 구조의 구체적인 구성이 본 발명의 특징이 된다. 게다가 이면 수광형의 화소 구조뿐만 아니라, 기판 이면 측에 형성된 결합용 패드부에서의 구조도 본 발명의 특징이다. 본 발명의 구체적인 실시의 형태에 대해 이하에 설명한다.

[제 1실시의 형태］

도 5는, 본 발명의 제 1실시의 형태와 관련되는 이면 입사형의 CMOS 이미지 센서, 특히 그 이면 수광형 화소 구조의 주요부를 나타내는 단면도이다. 본 실시의 형태와 관련되는 이면 수광형 화소 구조에서는, 반도체 기판으로서 제 1도전형, 예를 들면 n형(n－)의 실리콘 기판이 이용되고 있다.

도 5에서는, 웨이퍼를 CMP(Chemical Mechanical Polishing; 화확적 기계 연마)로 연마하여, 소정의 두께의 실리콘부(이하, 「실리콘 기판」이라고 적는다)(31)가 형성되며, 이 실리콘 기판(31)중에 해당 기판(n－형 영역 : 32)을 이용하여 포토 다이오드(33)(도 4의 포토 다이오드(111)에 해당)가 형성된다. 실리콘 기판(31)의 두께로서는, 가시광선에 대해서는 5μm~10μm정도가 바람직하다. 이 두께 설정에 의해, 가시광선을 포토 다이오드(32)에 의해 양호하게 광전 변환할 수 있다.

포토 다이오드(33)는, n－형 영역(32)이 광전 변환 영역이 되며, 이 n－형 영역(32)에 의해 광전 변환한 광전하(본 예에서는, 전자)를 축적하는 n형 영역(34)을 가지며, 그 다이오드(35)는 기판 표면(제 1면)측 실리콘 경계면에 캐리어, 본예에서는 정공을 축적하는 p＋층(35)을 가지는 매립 다이오드(HAD;Hole Accumulated Diode)로서, 그 주위의 p형 반도체 웰 영역(이하, p형 웰 영역이라고 한다)(36)과 함께 실리콘 기판(31)의 이면(제 2면)에 도달하도록 형성되어 있다.

실리콘 기판(31)의 표면 측에는, 화소(11)의 각종의 배선, 구체적으로는 상술한 전송선(21), 리셋트선(22), 선택선(23), p웰 배선(24)등이 배선되는 배선층, 즉 층간 절연막을 통해 다층의 배선(45)을 가지는 배선층 (37)이 형성되어 있다. 배선층(37)에는, 전송 트랜지스터(112)의 게이트 전극(38)으로부터 시작하여, 다른 트랜지스터의 게이트 전극(도시하지 않음)도 형성되게 된다.

p웰 영역(36)은, 상술한 것처럼, 실리콘 기판(31)의 이면에 도달하도록 형성되어 있는 것과 동시에, 배선층(37), 구체적으로는 p웰 배선(24)을 통해 기준 전위, 예를 들면 접지(GND)전위가 인가된다. 도 5에서는, MOS 트랜지스터로서 전송 트랜지스터만이 나타나고 있다. 전송 트랜지스터는, 소스가 되는 포토 다이오드(33)를, 특히 n형 영역(34)과, FD부가 되는 n형 소스-드레인 영역(46) 및 게이트 절연막을 통해 형성된 게이트 전극(38)을 포함하도록 형성된다.

이와 같이, 포토 다이오드(33)의 주위를, 기판 이면에 도달하도록 형성하고 기준 전위가 주어진 p웰 영역(36)에 의해서 둘러싸이도록 함으로써, 기판 이면에 가까운 부위에서 광전 변환된 광전하를 n형 영역(34)으로 적정하게 유도할 수 있다.

실리콘 기판(31)의 이면상에는 절연막(39)이 형성되어 있다. 이 절연막(39)은, 예를 들면 실리콘 산화막(SiO2)의 1층 구조이다. 단, 절연막(39)으로서는, 실리콘 산화막의 1층 구조에 한정되는 것이 아니고, 예를 들면 실리콘 산화막과 실리콘 질화막의 2층 구조가 되어도 좋다. 이러한 2층 구조를 사용함으로써, 실리콘 질화막에 의한 반사 방지 효과를 얻을 수 있으며, 입사광을 보다 많이 수신할 수 있으므로, 감도를 향상할 수 있다는 장점이 있다.

절연막(39)위에는, 전압원(41)으로부터의, 예를 들면 부의 전압(예를 들면,－3V정도)을 절연막(39)에 인가하기 위한 전극, 이른바, 이면 전극이 형성되어 있다. 도면의 예에서는, ITO(인듐과 주석의 산화물)로 구성되는 투명 전극(40)이 형성되어 있다. 이 투명 전극(40)과 전압원(41)은, 실리콘 기판(31)의 전위(본 예에서는, 정의 전위)에 대해서 역극성의 전압, 즉 부의 전압을 절연막(39)에 인가하는 전압 인가 수단을 포함하고 있다.

본 예에서는, 절연막(39)에 전압을 인가하기 위한 전극으로서 투명 전극(40)을 이용한다고 했지만, 반드시 전체 면에 대해서 투명한 전극을 사용할 필요는 없고, 적어도 광전 변환을 하는 n－형 영역(32)에 대응하는 영역에 1개의 관통공, 혹은 해당 영역내에 복수의 관통공을 가지는 전극과 같은 n－형 영역(32)내에 입사광을 수신할 수 있는 전극을 사용해도 좋다.

상술한 것처럼, 실리콘 기판(31)의 이면상에 절연막(39)을 설치하고 동시에, 해당 절연막(39)에 실리콘 기판(31)의 전위에 대해서 역극성의 전압, 예를 들면 -3V정도의 전압을 인가함으로써, 기판 이면측 실리콘 경계면에 정공이 축적되어, 해당 실리콘 경계면에 정공 축적층이 존재하는 상태가 된다. 이 때, 실리콘 기판(31)과 투명 전극(40)은 절연막(39)에 의해 전기적으로 절연되고 있기 때문에, 공핍화 되지않는(not depleted) p웰 영역(36)내에 기본적으로 전기장이 형성되지 않는다. 그리고, 이 정공이 축적된 실리콘 경계면의 작용에 의해, 암전류의 지배적인 발생원인, 즉 기판 이면측 실리콘 경계면으로부터의 전자의 발생이 감소한다.

이 정공이 축적된 경계면 부분(정공 축적층)의 작용은, 매립 다이오드 구성의 포토 다이오드(33)에 있어서의 p＋층(35)의 작용과 같다. 이 p＋층(35)의 작용은 다음과 같다. 즉, 포토 다이오드(33)의 표면의 p＋층(35)에 존재하는 자유로운 전하는 단지 정공이며, 전자는 고갈 상태가 된다. 이 결과, 실리콘 경계면은 정공으로 채워지며, 암전류의 지배적인 발생원인, 즉 실리콘 경계면으로부터의 전자의 발생이 현저하게 감소한다. 이 p＋층(35)의 작용에 의해, 암전류가 적은 포토 다이오드를 실현할 수 있다. 이것은, 기판 이면 측에 대해서도 마찬가지이다.

이와 같이, 제 1실시의 형태에 의하면, 이러한 이면 전극을 가지는 구성을 사용함으로써, 기판 이면측의 실리콘 경계면에 정공 축적층과 등가인 구조를 만들 수 있으므로, 기판 이면측 경계면으로부터 암전류의 발생을 줄일 수 있다. 특히, 종래 기술과 같이, 기판 이면 측에 이온을 주입하거나 농도를 진하게 하거나 혹은 활성화를 위한 열처리를 실행하는 공정이 불필요해지기 때문에, 제조 공정도 매우 간단하며, 형성되는 정공 축적층의 기판 깊이 방향의 분포가 매우 얕기 때문에, 청색의 감도(blue sensibility)를 최대한으로 만들 수 있다.

그런데, 이면 입사형에서는, 기판 이면측에서 발생한 광전자가 표면에 도달하기까지, 정공과 재결합하지 않는 것이 중요하다. 특히, 본 예와 같이, 포토 다이오드(33)의 표면에서 이면까지 실리콘의 밴드 갭 이상의 전위차이를 발생하지 않는 경우에는, 전자를 표면에 수집하는 힘에 한계가 있으므로, 광전 변환에 의해서 생긴 정공을 신속하게 외부로 유도하는 것이 중요하게 된다.

따라서, 화소(11)의 주위뿐만이 아니라, 화소(11) 내부를 통과하는 배선, 구체적으로는 p웰 배선(24)(도 4 참조)를 통해 1화소마다, 또는 몇 개의 화소에 대한 한 개의 위치에서, p웰 영역(36)의 전위를 고정하는 접촉을 제공하는 것이 바람직하다. 이에 의해, p웰 영역(36)에 정공이 과잉이 되었을 때에, 재빠르게 외부로 유도할 수 있으므로, 감도를 향상할 수 있다.

(제조 방법)

이어서, 상기 구성의 이면 수광형 화소 구조(이면 입사형)의 CMOS 이미지 센서를 작성하는 프로세스에 대해 설명한다.

(1) 실리콘 기판(31)의 표면측으로부터 포토 다이오드(33) 및 p웰 영역(36)을 형성하는 것과 동시에, 실리콘 기판(31)의 표면 측에 화소(11)의 트랜지스터(전송 트랜지스터(112), 리셋트 트랜지스터(113), 증폭 트랜지스터(114), 선택 트랜지스터(115))를 형성하고, 그 다음에 트랜지스터의 게이트 전극이나 각종의 배선(전송선(21), 리셋트선(22), 선택선(23), p웰 배선(24) 등)을 포함한 배선층(37)을 형성한다.

(2) 지지 기판을 접착하고, 웨이퍼를 뒤집어 연마하여, 5μm~10μm정도의 실리콘 기판(31)의 두께가 되도록 이면측을 형성한다.

(3) LPCVD(low pressure chemical vapor deposition)에 의해, 320℃정도의 저온 레시피(recipe)에서 절연막(39), 구체적으로 실리콘 산화막인 TEOS막을 20 nm~40 nm정도 형성한다.

(4) 스퍼터링법(sputtering method)에 의해, 투명 전극(40)인 ITO막을 50 nm~100 nm정도 형성한다.

상술한 프로세스에 의해, 이면 수광형의 화소 구조를 제작할 수 있다. 그 후, 차광을 위한 다른 전극이나, 색필터나 온-칩(on-chip) 렌즈를 투명 전극(40)위에, 필요에 따라 형성해도 좋다.

그러나, 이면 수광형 화소 구조의 CMOS 이미지 센서의 제조 방법이, 상기의 제조방법으로 한정되는 것은 아니다. 예를 들면, SOI 기판(실리콘-산화막-실리콘의 구조의 기판)을 이용할 때에, 상기 공정(2)으로 이면측을 형성하는 방법으로서 산화막과 기판측 실리콘을 제거하는 방법을 사용하여도 좋다.

혹은, 배선(45)이 녹지 않는 300℃정도의 저온으로 실리콘을 얇게 산화하는 방법이 있다면, 상기 공정(3)에서 그 방법에 따라 산화되는 단계를 통해 형성해도 좋다. 또한, (3)의 공정에서는, 반사 방지를 위해서, 실리콘 산화막을 접착한 직후에 실리콘 질화막을 접착하여, 절연막(39)을 2층 구조로 해도 좋다.

[제 2실시의 형태］

제 1실시의 형태에서는, 투명 전극(40)으로 전압원(41)을 이용하여 -3V정도의 전압을 절연막(39)에 인가한다고 했지만, 제 2실시의 형태에서는, 절연막(39)상에, 실리콘에 대해서 실질적으로 부의 전압을 인가하는 일 함수 차이를 가지는 물질을 이용하여 투명 전극을 형성하며, 이 투명 전극의 일 함수 차분의 부전압과 전압원(41)에 의한 부전압을 이용하여 절연막(39)에 인가하도록 한다.

부의 전압을 인가하는 일 함수 차이를 가지는 물질로 구성되는 투명 전극으로서는, 제 1실시의 형태의 경우와 같이, 반드시 전제 면에 투명한 전극이 될 필요는 없고, 적어도 광전 변환을 하는 n－형 영역(32)에 대응하는 영역에 1개의 관통공, 혹은 해당 영역내에 복수의 관통공을 가지는 구성의 전극, 즉 입사광을 n－형 영역 32내에 수신할 수 있는 구성의 전극이면 좋다.

이와 같이, 투명 전극으로서 일 함수 차이를 이용하고, 0V 상태에서 실질적으로 일 함수 차분의 부 전압을 인가하는 물질을 이용하여, 해당 부전압의 값만큼 전압원(41)의 부전압치를 저감할 수 있다.

일례로서, 절연막(39), 본 예에서는 실리콘 산화막의 막 두께를 20 nm이상으로 하고, 부의 전압을 인가하는 일 함수 차이를 가지는 물질로서 실리콘 기판(31)과 다른 도전형의 반도체, 예를 들면 30 nm정도의 박막의 p형 폴리 실리콘을 이용하여, 투명 전극을 형성함으로써, 해당 투명 전극에 의해서 일 함수 차분의 부전압으로서 -0.5V정도를 얻을 수 있고, 그로 인해 전압원(41)의 부전압치를 -2.5V로 저감할 수 있다.

또한, 절연막(39), 즉 실리콘 산화막의 막 두께를 수 nm정도로 박막화하면,－0.5V정도의 전압으로 실리콘 경계면에 정공을 모을 수 있으므로, 전압원(41)의 부전압치를 0V로 저감하는 것도 가능하다. 이것은, 전압원(41)을 이용하지 않아도 되는 것을 의미한다.

폴리 실리콘은 청색 감도를 저하시키므로, 그 영향을 최소한으로 하기 위해서, 상술한 것처럼 폴리 실리콘(투명 전극)을 박막화하는 것이 바람직하다.

［제 3실시의 형태］

도 6은, 본 발명의 제 3실시의 형태와 관련되는 이면 입사형의 CMOS 이미지 센서, 특히 그 이면 수광형 화소 구조의 주요부를 나타내는 단면도이며, 도면에서, 도 5에 대응하는 부분에는 동일 부호를 표시하고 있다.

제 3실시의 형태와 관련되는 이면 수광형 화소 구조에서는, 실리콘 기판(31)의 이면상에 절연막(39)을 형성하는 것과 동시에, 해당 절연막(39)에 실리콘 기판(31)의 전위에 대해서 역극성의 전압, 예를 들면 -3V정도의 전압을 인가함으로써, 기판 이면측 실리콘 경계면에 정공을 축적하는 구조를 사용한다는 점에 대해서는 제 1, 제 2실시의 형태의 경우와 같다.

제 1, 제 2실시의 형태의 경우와 다른 점은, 반도체 기판으로서 진성 반도체(intrinsic semiconductor)에 가까운 고저항 기판(42)을 이용하고 있는 것이며, p웰 영역(43)이 기판 이면에 도달하고 있지 않는 것이다. 또한, 도 1에 도시한 종래 기술이란, 전자 주입 방지막(205)이 정공을 통과하도록 허용하는 막인데 비해, 절연막(39)은 정공을 통과시키지 않는 막이라는 점에서 다르다.

포토 다이오드(33)는, p＋층(35)과 n형 영역(34)과 그 하부의 고저항 기판 영역(42)으로 구성된다. 이러한 구성을 가지는 이면 수광형 화소 구조에서, 고저항 기판(42)의 두께가 얇은 경우는, 포토 다이오드(33)의 n형 영역(34)으로부터 이면에 걸쳐 공핍층이 확산되어 있으므로, 바로 옆의 포토 다이오드에 대다수의 전자를 수집할 수 있다. 혹은, 혼합색의 스펙(specification)이 완화된 경우는, 고저항 기판(42)의 두께를 두껍게 할 수 있다.

실리콘 기판(31)의 이면상에 절연막(39)을 형성하며, 해당 절연막(39)에 실리콘 기판(31)의 전위에 대해서 부의 전압을 인가함으로써, 기판 이면측 실리콘 경계면에 정공이 축적되는 작용에 따르는 작용 효과는, 제 1, 제 2실시의 형태의 경우와 같다.

다음에, 제 3실시의 형태와 관련되는 이면 수광형 화소 구조에 있어서의 p웰 영역(43)의 바람직한 형태에 대해 설명한다.

p웰 영역(43´)의 바람직한 형태로서는, 도 7에 도시한 바와 같이, 기판 표면측의 통로보다 기판 이면측의 통로를 크게 한다. 이와 같이, p웰 영역(43´)이 기판 이면에 도달하고 있지 않는 화소 구조에서는, p웰 영역 (43´)의 기판 이면측의 통로를 크게 함으로써, 고저항 기판(42)에 의해 광전 변환된 광전자를 n형 영역(34)내에 수집하기 쉬워진다는 장점이 있다.

이와 같은 형상의 p웰 영역(43´)의 제작 방법으로서는, 예를 들면, 여러 차례의 이온 주입으로 다른 깊이로 이온을 별도로 충돌시킴으로써 형성할 때에, 깊은 부분에서의 이온 주입시에 다른 마스크를 이용하는 다른 공정으로 형성하는 방법도 이용할 수 있다.

［제 4실시의 형태］

도 8은, 본 발명의 제 4실시의 형태와 관련되는 이면 입사형의 CMOS 이미지 센서의 주요부, 보다 상세하게는 화소 어레이부, 주변 회로부 및 결합용의 패드부를 나타내는 단면도이다.

본 실시의 형태의 CMOS형 이미지 센서(50)는, 도 8에 도시한 바와 같이, 제 1도전형의 반도체 기판, 예를 들면 n형의 실리콘 기판(54)의 화소 어레이부(51)내에, 광전 변환 소자가 되는 포토 다이오드(55)(도 4의 포토 다이오드(111)에 해당)와 p형 웰 영역(56)내에 제공된 복수의 MOS 트랜지스터에 의해 구성되는 화소(60)(도 3의 화소(11)에 해당)가 복수(다수)의 매트릭스 형태로 2차원적인 배열에 따라 형성되어 있다. MOS 트랜지스터는 실리콘 기판(54)의 표면측에 형성되며, 도 8에서는 MOS 트랜지스터로서 전송 트랜지스터(57)(도 4의 전송 트랜지스터(112)에 해당)만이 도시되어 있다. 전송 트랜지스터(57)는, 소스가 되는 포토 다이오드(55), FD부가 되는 n형 소스-드레인 영역(58) 및 게이트 절연막을 통해 형성된 게이트 전극(59)을 가지고 있다.

또한, 실리콘 기판(54)의 주변 회로(52)에서는, CMOS 트랜지스터가 형성되어 있다. 즉, p형 웰 영역(56)에, n형의 소스-드레인 영역(61, 62)과, 게이트 절연막을 통해 형성된 게이트 전극(63)으로 구성되는 n채널 MOS 트랜지스터(Trn)가 형성되며, p형 웰 영역(56)내의 n형 웰 영역(65)에, p형의 소스-드레인 영역(66, 67)과 게이트 절연막을 통해 형성된 게이트 전극(68)으로 구성되는 p채널 MOS 트랜지스터(Trp)가 형성된다.

포토 다이오드(55)를 포함한 화소(60)에 의해 형성된 실리콘 기판(54)의 표면측에, 층간 절연막(71)을 통해 다층의 배선(72)에 의해 형성된 배선층(73)이 형성되어 있다.

한편, 실리콘 기판(54)의 이면측에, 화소 어레이부(51)로부터 주변 회로부(52) 및 패드부(53)를 형성하는 주변을 포함한 거의 전면에 걸쳐서, 절연막(75)을 통해 투명 전극(예를 들면 ITO막：인듐과 주석의 산화물)(76)이 형성되며, 이 투명 전극(76)상에 포토 다이오드(55)에 대응하는 부분을 제외한 차광막(차광 전극)이 되는 금속막, 예를 들면 AlSi막(77)이 형성된다. 이 투명 전극(76)과 차광막이 되는 AlSi막(77)에 의해 2층 구조의 이면 전극(78)이 형성된다. 게다가, 이면 표면에 보호용의 패시베이션막(passivation film)(79)이 형성되어 있다. 실리콘 기판(54)의 이면측의 주변부에 부분적으로 패시베이션막(79)이 선택적으로 제거되며, 패시베이션막(79)의 통로(80)로부터 AlSi막(77)이 노출된 패드부(이른바 결합패드부 : bonding pad prtion)(53)가 형성된다. 이 패드부(53)에는, 상술한 것처럼 포토 다이오드(55)의 신호 전하가 전자가 되는 경우에는, 필요한 부전압이 인가된다.

이면 전극(78)의 목적은, 포토 다이오드의 신호 전하가 전자가 되는 경우에는, 화소 어레이부(51)의 이면 전극에 부전압을 인가하여 기판 이면의 경계면에 암전류의 발생을 억제하기 위한 캐리어(정공)를 야기시키고, 불필요한 부분을 차광하는 것이다. 화소 어레이 부분에서는, 투명 전극(76)은 전면에 존재하지만, 금속막(77)은 광전 변환 소자(포토 다이오드)(55)의 부분만 통로가 형성되도록 격자모양으로 형성되어 있다. 화소부의 차광부나 주변 회로는, 금속막을 포함한 이면 전극으로 덮여 있으므로 빛이 입사되지 않게 되어 있다.

패드부(53)는, 외부와의 물리적인 인터페이스를 얻기 위한 부분이며, 검사시에는, 이 패드부(53)에 검사 장치의 바늘을 접촉하고 전압을 인가하거나, 실장시에는 이 패드부에 와이어 결합이 실행된다.

실리콘 기판(54)은, 예를 들면 CMP(Chemical Mechanical Polishing：화학적 기계 연마)에 의해 연마되어 필요한 두께로 형성된다. 실리콘 기판(54)의 두께로서는, 가시광선에 대해서는 5μm~10μm정도가 바람직하다. 이 두께로 설정하여, 가시광선을 포토 다이오드(55)로 양호하게 광전 변환할 수 있다.

포토 다이오드(55)는, 실리콘 기판(54)에 의한 저농도의 n- 영역이 광전 변환 영역이 되며, 이 광전 변환한 광전하(본 예에서는 전자)를 축적하기 위한 높은 농도의 n영역을 가지며, 기판 표면측의 실리콘 경계면에 캐리어(본 예에서는 정공)를 축적하는 p+ 영역(이른바 p+축적층)을 가지는 매립 다이오드(HAD：Hole Accumulated Diode)이다.

p형 웰 영역(56)은, 배선(72), 구체적으로는 p웰 배선(24)(도 4 참조)을 통해 기준 전위, 예를 들면 접지(GND)전위가 인가된다. 화소(60)에 대한 리셋트 트랜지스터(113), 증폭 트랜지스터(114), 선택 트랜지스터(115)(도 4 참조)는, p형 웰 영역(56)상에 형성되어 있다.

기판 이면상의 절연막(75)은, 예를 들면 실리콘 산화막(SiO2)의 1층 구조이다. 단, 절연막(75)으로서는, 실리콘 산화막의 1층 구조에 한정되는 것이 아니고, 예를 들면 실리콘 산화막과 실리콘 질화막의 복수층 구조여도 괜찮다. 이 복수층 구조를 사용할 때는, 각 층의 두께를 적절히 선택함으로써, 실리콘 질화막에 의한 반사 방지 효과가 얻어지며, 입사광을 보다 많이 수신할 수 있으므로, 감도를 향상할 수 있다.

패드부(53)를 통해 AlSi로 구성된 차광막(77) 및 투명 전극(76)에 인가되는 부전압을, 예를 들면 -3V정도로 설정할 수 있다.

상술한 것처럼, 실리콘 기판(54)의 이면상에 절연막(75)을 설치함과 동시에, 절연막(75)상에 포토 다이오드(45)의 신호 전하와 동극성의 전압, 예를 들면 -3V정도의 부전압을 인가함으로써, 기판 이면측의 실리콘 경계면에 정공이 야기되어, 이 실리콘 경계면에 정공 축적층(이른바 p＋축적층)이 존재하게 된다. 이 때, 실리콘 기판(54)과 투명 전극(76)은 절연막(75)에 의해서 전기적으로 절연되고 있기 때문에, 공핍되지 않은 p형 웰 영역(56)내에 기본적으로 전기장은 형성되지 않는다. 그리고, 상술한 것처럼, 이 정공으로 축적된 실리콘 경계면의 작용에 의해, 암전류의 지배적인 발생원인, 즉 기판 이면측 실리콘 경계면으로부터의 전자의 발생이 감소한다.

이면 입사형이 사용되므로, 화소 어레이부(51)를 포함해 주요부의 회로는, 실리콘 기판(54)의 표면측에 형성되어 있다. 이면 측에는 투명 전극(76)으로 차광막이 되는 AlSi막(77)과, 투명 전극(76)으로 구성되는 2층 구조의 이면 전극(78)이 형성되어 있으며, 그 개략 평면도가 도 9이다. 적어도 이면 전극(78)내의 차광막이 되는 AlSi막(77)의 통로(77a)를 통해 화소의 포토 다이오드에 대응하는 부분을 빛이 투과하고, 그 이외의 부분은 덮혀져 있고 차광되도록 구성되어 있다. 그러나, 어두울 때를 레벨 검출하는 차광 화소내에서는 AlSi막(77)에 통로가 형성되지 않는다. AlSi막(77)에 전압을 인가하는 패드부(53)는, 상술한 바와 같이 AlSi막(77)상에서 패시베이션막(79)을 제거함으로써 형성된다. 도 9의 예에서는, 표면측의 배선(72)의 패드부는 표면측에 형성된다. 패드부의 형성에 대해서는, 도 10에 도시한 바와 같이, 이면 전극(78)의 패드부(53)를 이면 측에 형성함과 동시에, 표면측에 배선용의 패드부(89)를 형성하여, 실리콘 기판(54)을 관통해 이면측으로 도출하도록 형성할 수도 있다.

이와 같이, 도 8의 이면 입사형의 CMOS 이미지 센서(50)는, 기판 이면측의 실리콘 경계면에 정공 축적층과 등가인 구조를 만들 수 있으므로, 기판 이면측 경계면으로부터의 암전류의 발생을 줄일 수 있다. 특히, 종래 기술에서와 같이, 기판 이면 측에 이온을 주입하거나 농도를 진하게 하거나 혹은 활성화를 위한 열처리를 행하는 공정이 불필요하므로, 제조 공정이 매우 간단하게 된다. 그리고, 형성되는 정공 축적층의 기판의 깊이 방향의 분포가 매우 얕기 때문에, 청색 감도를 최대한으로 만들 수 있다.

상술한 제 4실시의 형태와 관련되는 이면 입사형의 CMOS 이미지 센서(50)는, 기본형이지만, 패드부(53)에 대해서, 검사하기 위해서 검사 장치의 바늘을 접촉하거나, 와이어 결합했을 경우에도, 절연막(75)이 파손된 후에 이면 전극(투명 전극(76)과 차광막이 되는 AlSi막(77))과 실리콘 기판(54)이 쇼트되는 형상에 의해 누설 전류가 발생하는 것을 확실히 저지할 필요가 있다.

이면 전극(78)은 단지 전압을 인가하며, 정상 전류는 흐르지 않는다고 가정하며, 누설 전류가 흐르는 우려가 있는 경우에는, 이것을 확실히 저지할 필요가 있다. 누설 전류가 흐르면, 기판 전압이 불안정하게 되거나, 혹은 대기상태에서도 전력을 소비해 버리는 문제가 생기므로, 일드(yield)를 떨어뜨리게 된다.

이 누설 전류의 발생 원인에 대해서는, 기판 이면상의 절연막(75)의 두께가 100 nm정도나 그 이하이기 때문에, 패드부(53)에 몇 번이나 검사용의 바늘을 접촉하거나 결합 및 그 후의 공정을 수행하는 방법에 따라서, 절연막(75)이 파괴되어, 이면 전극(78)과 실리콘 기판(54)이 전기적으로 쇼트 해 버린다는 것이 원인으로 생각된다. 그러나, 절연막(75)을 두껍게 하면, 이면 전극(78)에 인가하는 전압을 증가시키지 않으면 안된다.

다음에, 이 점을 개선하여, 이면 전극(78)에 인가하는 전압을 저레벨로 억제하여 패드부에서의 누설 전류를 저지할 수 있는 실시 형태를 도시한다.

[제 5실시의 형태］

도 11은, 상기 개선과 관련되는 제 5실시의 형태의 이면 입사형의 CMOS 이미지 센서의 주요부(제 4실시의 형태와 같은 부분)를 나타내는 단면도이다. 도 11에서는, 도 8의 대응하는 부분에 동일한 부호를 표시하였으며 중복 설명은 생략된다. 본 실시의 형태의 CMOS 이미지 센서(81)는, 상술한 바와 같이, 제 1도전형의 반도체 기판, 예를 들면 n형의 실리콘 기판(54)의 화소 어레이부(51)의 영역에, 광전 변환 소자가 되는 포토 다이오드(55)와, 기판 표면측에서 매트릭스 형태로 된 복수의 MOS 트랜지스터로 구성되는 다수의 화소(60)의 2차원적 배열에 따라 형성된다. 기판 표면상에 다층 배선층(73)이 형성되며, 기판 이면상에 절연막(75)을 통해 투명 전극(예를 들면 ITO막)(76)과 차광막이 되는 금속막, 예를 들면 AlSi막(77)으로 구성되는 2층 구조의 이면 전극(78)이 형성되어 완성된다.

그리고, 본 실시의 형태에서는, 특히, 투명 전극(76)을 화소 어레이부(51)의 영역에 한정하여 형성하며, 투명 전극(76)을 포함한 기판 이면측의 전면에 층간 절연막(91)을 형성하고, 이 층간 절연막(91)상에 차광막이 되는 AlSi막(77)을 형성한다. AlSi막(77)은, 화소 어레이부(51)에서는, 포토 다이오드(55)에 대응하는 영역을 제외하고 격자모양으로 형성되어 있다. 그리고, 화소 어레이부(51)에서는, 층간 절연막(91)의 복수의 부분, 즉 바람직하게는 AlSi막의 각 통로를 사이에 두는 4개의 부분들에 제공된 접촉부(92)를 통해 AlSi막(77)과 투명 전극(76)을 전기적으로 접속하고 있다. 게다가 기판 이면의 화소 어레이부(51), 주변 회로부(52)를 포함하며, 패드부(53)를 제외한 전체 면에 패시베이션막(79)이 형성되어 있다. 여기서, 층간 절연막(91)은, 예를 들면 실리콘 산화막, 실리콘 질화막 등에 의해 형성할 수 있다. 패드부(53) 아래의 층간 절연막(91)이, 누설 전류 저지 영역이 된다. 절연막(75)의 막 두께(t1)는, 실리콘 기판(54)과 투명 전극(76)간의 전기적인 절연성을 유지할 수 있으면, 가능한한 얇게 하는 것이 바람직하고, 예를 들면 60nm이하로 할 수 있다. 또한, 패드부(53) 아래의 층간 절연막(91)의 막 두께(t2)는, 패드부(53)에 검사바늘을 접촉하더라도 실리콘 기판(54)에 대한 절연 파괴가 방지되고 누설 전류가 발생하지 않을 정도의 막 두께로 만들면 충분하다. 예를 들면, 패드부(53)의 AlSi막(77)으로부터 실리콘 기판(54)까지의 절연막(75)과 층간 절연막(91)의 총 두께(t3)는, 예를 들면 100nm이상, 바람직하게는 150nm~800nm 정도로 할 수 있다. t3이 두꺼운 쪽은, 제조 공정이 용이하고, 경사진 입사광의 집광이 용이한 범위내에서 결정된다. 예를 들면, t3은 수백nm로 할 수 있다. 그 이외의 구성은, 도 8과 같다.

다음에, 도 11의 제 5실시의 형태와 관련되는 CMOS 이미지 센서(81)의 제조 방법을 설명한다. 여기에서는, 제조 공정 가운데, 본 실시의 형태와 관련하는 기판 이면상의 각 막(75, 76, 77, 91, 79)의 부분의 공정을 설명한다.

먼저, 실리콘 기판(54)의 이면상의 전체 면에 이면측의 절연막(75), 예를 들면 실리콘 산화막(SiO2)을, CVD 방법이나 저온 산화법에 의해 형성한다.

다음에, 절연막(75)상의 전체 면에 투명 전극(76), 예를 들면 ITO막을 스퍼터링법에 의해 형성한다.

다음에, 투명 전극(76)을, 습식 에칭에 의해 선택적으로 제거하고, 화소 어레이부(51)에만 남긴다.

다음에, 투명 전극(76)의 특성을 조정하기 위하여 어닐링(annealing)이 실행된다.

다음에, 층간 절연막(91)을 전체 면에 형성한다. 예를 들면 유기 시란(TEOS)을 이용하여 저압 CVD법으로 형성한 CVD 산화막에 의해 층간 절연막(91)을 형성한다.

다음에, 화소 어레이부(51)의 층간 절연막(91)에 접촉구멍을 형성한다.

다음에, 접촉구멍내에 도전체로 된 접촉부를 매립한다.

다음에, 전체 면에 차광막이 되는 금속막, 예를 들면 AlSi막(77)을 스퍼터링법에 의해 형성한다.

다음에, AlSi막(77)을 선택 에칭하고, 화소 어레이부(55)내에 그 포토 다이오드(45)에 대응하는 부분에 통로를 형성한다.

다음에, 전체 면에 패시베이션막(79), 예를 들면 실리콘 질화막(SiN)을 형성한다.

*다음에, 패시베이션막(79)을 선택 에칭하고, 패드부(53)에 대응하는 부분에 통로(79a)를 형성하고, AlSi막(77)을 노출하며, 패드부(53)를 형성한다.

접촉 매립에 대해서는, 예를 들면 도 12에 도시한 바와 같이, 층간 절연막(91)의 접촉구멍(91a)내에 통상의 텅스텐(W)층(94)을 매립하는 방법을 이용할 수 있다. 이 경우, 밀착성과 접촉 저항을 내리기 위한, 배리어 메탈(barrier metal)로서 Ti／TiN막(95)을 텅스텐층(94)과 투명 전극(76), AlSi층(77) 및 층간 절연막(91) 사이에 삽입하는 것이 바람직하다. 접촉구멍(91a)의 어스펙트비(aspect ratio)가 작을 때는, 접촉 매립의 공정을 생략하고, 도 13에 도시한 바와 같이, AlSi막(77)을 스퍼터링법에 의해 접촉구멍(91a)내에 직접 매립하여 형성하는 것이 바람직하다. 이 경우에도, 밀착성과 접촉 저항을 내리기 위해서, 배리어 메탈이 되는 Ti／TiN막(95)을 사이에 두는 것이 바람직하다.

투명 전극(예를 들면 ITO막)(76)은, 상술한 도 8과 같이, 거의 전체 면에 남겨두어도 괜찮지만, 본 예에서는 화소 어레이부(51) 근방에만 남기는 구성으로 하고 있다. 투명 전극(76)이 거의 전체 면에 있고, 부 전압을 인가하는 경우에, 화소 어레이부(51) 이외의 부분에서 기생 MOS 트랜지스터가 동작하고, 예를 들면 다른 전위들을 가지는 P웰간에 누설이 발생한다는 불편이 발생한다. Si기판에 가까운 쪽인 투명 전극(76)을 단지 화소 어레이부(51)와 그 근방에만 남기고, 주변 회로 부분은 층간막(91)을 통해 Si기판에서 멀리 있는 AlSi층(77)으로 차광하여, 기생 MOS 트랜지스터의 도통을 방지할 수 있다. 이 경우, 아래층에 투명 전극(76)이 존재하는 위치와, 존재하지 않는 위치의 경계에서 층간 절연막(91)상에도 수십 nm정도의 단차(step)가 생기게 되어, AlSi층(77)의 에칭이 어려워진다고 생각된다. 그러나, 단차가 작고 AlSi막(77)의 에칭이 두꺼운 층간 절연막(91)상에서 실행되므로, 오버 에칭을 하여 가공하는 것이 가능하게 된다. 물론, 층간 절연막(91)의 평탄화 공정(glamorization)을 넣어도 괜찮다.

상술한 도 8에서는, 투명 전극(76)보다 더 먼 곳의 외주에는 절연막(75)이 없지만, 도 11의 제 5실시의 형태에서는, 투명 전극(76)의 외주까지 절연막(75)이 존재한다. 도 8의 제 4실시의 형태에서, AlSi막(77)을 에칭할 경우에, 오버 에칭에 의해 주변의 절연막(75)도 없어지지만, 도 11의 제 5실시의 형태에서는 두꺼운 층간 절연막이 존재하므로, 주변의 절연막(75)을 실리콘 기판(54)까지 에칭하지 않게 된다. 게다가, 투명 전극(76)의 에칭은, 습식 에칭에 의해 절연막(75)을 거의 깎지않고 선택 에칭이 가능하게 된다.

이면 전극(78)의 윗쪽에 색필터나 온 칩 렌즈를 형성해도 좋다. 도 11의 제 5실시의 형태에서는, AlSi막(77)의 통로를 각 화소 마다 형성하고, 접촉이 화소 어레이부(51)의 1화소마다 이루어지도록 구성하였지만, 예를 들면 화소 어레이부(51)의 전체를 AlSi막의 통로로 만들고, 화소 어레이부(51)의 주위에서 접촉이 이루어지도록 구성해도 좋다.

제 5실시의 형태에 의하면, 화소 어레이부(51)의 절연막(75)은 얇게 형성할 수 있으므로, 화소(55)에 대해서 저전압으로 이면 전극(78)에 이면 전압을 인가할 수 있다. 즉, 기판 이면의 실리콘 경계면에 암전류의 발생을 저지할 수 있는 정도의 정공을 저전압으로 야기할 수 있다. 게다가, 패드부(53)아래에는 두꺼운 층간 절연막(91)이 존재하므로, 절연 파괴로부터 보호할 수 있다. 도 11에서는 도시되지 않았지만, 패드부(53)아래의 표면 측에 회로를 만들 수도 있다.

［제 6실시의 형태］

제 5실시의 형태에서는, AlSi막(77)이 실리콘 기판(54)으로부터 멀어진 위치에 형성되어 있다. 이 경우, 1화소 마다 AlSi막(77)에 통로(77a)를 형성하면, 층간 절연막(91)의 두께만큼 실리콘 기판(54)으로부터 멀어지므로, 통로(77a)에서 경사진 빛의 비뉴에팅은 영향을 받으며, 집광에 불리하게 된다. 다음에, 이 점을 개선한 제 6실시의 형태에 대해 설명한다.

도 14는, 제 6실시의 형태와 관련되는 이면 입사형의 CMOS 이미지 센서의 주요부(제 4실시의 형태와 같은 부분)를 나타내는 단면도이다. 도 12에서는, 도 8에서 대응하는 부분에는 동일 부호로 표시하고 중복 설명을 생략한다. 본 실시의 형태의 CMOS 이미지 센서(82)는, 상술한 바와 같이, 제 1도전형의 반도체 기판, 예를 들면 n형의 실리콘 기판(54)의 화소 어레이부(51)의 영역에, 광전 변환 소자가 되는 포토 다이오드(55)와 기판 표면측의 복수의 MOS트랜지스터(도면에서는 전송 트랜지스터(57)만을 나타낸다)로 구성되는 매트릭스 형태의 다수의 화소(60)의 2차원적 배열 형태에 따라 형성되며, 기판 표면상에 다층 배선층(73)이 형성되고 기판 이면상에 절연막(75)을 통해 투명 전극(예를 들면 ITO막)(75)과 차광막이 되는 금속막, 예를 들면 AlSi막(77)으로 구성되는 2층 구조의 이면 전극(78)이 형성되어서 완성된다.

그리고, 본 실시의 형태에 대해서는, 특히, 투명 전극(76)을 기판 이면의 거의 전체 면에 걸쳐서 형성함과 동시에, 차광막이 되는 AlSi막(77)을 화소 어레이부(51)에 대응하는 영역에만 형성하며, 게다가 투명 전극(76)에 의해 직접적으로 중첩되게 형성한다. 이 AlSi막(77)에 1화소마다의 통로(77a)를 형성한다. 그 다음에 전체 면에 층간 절연막(91)을 형성하고, 층간 절연막(91)상의 주변 회로부(52) 및 패드부(53)의 영역에만 2층 구조의 차광막이 되는 예를 들면 AlSi막(96)을 형성한다. 이 2층의 AlSi막 (96)과 1층의 AlSi막(77)을, 화소 어레이부(51)의 주위에서 접촉부(97)를 통해 접속된다. 층간 절연막(91)은, 절연막(75) 및 투명 전극(76)을 둘러싸는 외주에서 기판 이면과 접촉하도록 형성되어 있다. 게다가 전체 면에 패시베이션막(79)을 형성하고, 패시베이션막(79)을 선택 에칭하여 패드부(53)에 대응하는 부분에서 통로(79a)를 형성하고, AlSi막(96)을 노출하여, 패드부(53)를 형성한다. 패드부(53) 아래의 층간 절연막(91)이, 누설 전류 저지 영역이 된다. 그 외의 구성은, 도 11과 같다.

제 6실시의 형태에 의하면, 화소 어레이부(51)에서는 차광막이 되는 AlSi막(77)과 실리콘 기판(54)의 간격이 도 11의 경우보다 작아지므로, 포토 다이오드(55)로 집광하는 것이 유리하게 된다. 그 외, 도 11에서 설명한 바와 같이, 이면 전극(78)에 인가하는 이면 전압을 저레벨로 억제하면서, 패드부(53)에 있어서의 절연 파괴를 방지하고, 누설 전류의 발생을 저지할 수 있다.

［제 7실시의 형태］

도 15는, 제 7실시의 형태와 관련되는 이면 입사형의 CMO 이미지 센서의 주요부(제 4실시의 형태와 같은 부분)를 나타내는 단면도이다. 도 15에서는, 도 8과 대응하는 부분에는 동일 부호로 표시하고 중복 설명을 생략한다. 본 실시의 형태의 이면 입사형의 CMOS 이미지 센서(83)는, 상술한 바와 같이, 제 1도전형의 반도체 기판, 예를 들면 n형의 실리콘 기판(54)의 화소 어레이부(51)의 영역에, 광전 변환 소자가 되는 포토 다이오드(55)와 기판 표면측의 복수의 MOS트랜지스터(도면에서는 전송 트랜지스터(57)만을 나타낸다)로 구성되는 매트릭스 형태의 다수의 화소(60)의 2차원적 배열 형태에 따라 형성되며, 기판 표면상에 다층 배선층(73)이 형성되고 기판 이면상에 절연막(75)을 통해 투명 전극(예를 들면 ITO막)(75)과 차광막이 되는 금속막, 예를 들면 AlSi막(77)으로 구성되는 2층 구조의 이면 전극(78)이 형성되어서 완성된다.

그리고, 본 실시의 형태에 대해서는, 투명 전극(76)을 기판 이면의 거의 전면에 걸쳐서 형성함과 동시에, 투명 전극(76)상의 패드부(53)에 대응하는 위치에 한해서, 층간 절연막, 즉 쿠션이 되는 층간 절연막(91A)을 형성한다. 이 층간 절연막(91A)상에 배치되도록 화소 어레이부(51) 및 주변 회로부(52)를 포함한 거의 전체 면상에 차광막이 되는 금속막, 예를 들면 AlSi막(77)을 형성한다. 게다가 전면에 패시베이션막(79)을 형성하고, 패시베이션막(79)을 선택 에칭하여 패드부(53)에 대응하는 부분에 통로(79a)를 형성하고, AlSi막(77)을 노출하여, 패드부(53)를 형성한다. 패드부(53) 아래의 층간 절연막(91A)이, 누설 전류 저지 영역이 된다. 쿠션이 되는 층간 절연막(91A)은, 투명 전극(76)과 절연막(75)의 사이에 형성하는 것도 고려된다. 그러나, 층간 절연막(91A)은, 상술과 같이 100nm이상의 두께를 가지므로, 층간 절연막(91A)의 선택 에칭시에 에칭 스토퍼의 역할을 담당하는 투명 전극(76)에 설치하는 것이 바람직하다. 그 외의 구성은, 도 8과 같다.

*제 7실시의 형태에 의하면, 패드부(53)의 아래에서만, 쿠션이 되는 층간 절연막(91A)을 형성하므로, 패드부(53)는 실리콘 기판(54)과의 거리가 멀어진다. 한편, 화소 어레이부(51)에서는 투명 전극(76)상에 직접적으로 차광막인 AlSi막(77)이 형성되므로, 포토 다이오드(55)로 집광하는 것이 유리하게 된다. 따라서, 제 6실시의 형태와 같이, 포토 다이오드에 대한 집광효율을 향상함과 동시에, 이면 전극(78)에 인가하는 이면 전압을 저레벨로 억제하면서, 패드부(53)에 있어서의 절연 파괴를 방지하고, 누설 전류의 발생을 저지할 수 있다.

여기에서는, 쿠션이 되는 층간 절연막(91A)의 주위에 100nm이상의 단차가 생기므로, AlSi막(77)의 선택 에칭시에 단차부에 에칭 나머지가 생기기 쉽지만, 쿠션의 층간 절연막(91A)을 패드부(53)에만 형성해 두면, 에칭 나머지가 생겨도, 다른 배선과 쇼트되는 일이 없다. 또는, AlSi막(77)이 층간 절연막(91A)을 덮도록 만들어지면, 원래 단차부의 에칭 나머지가 발생하지 않는다.

［제 8실시의 형태］

도 16은, 제 8실시의 형태와 관련되는 이면 입사형의 CMOS 이미지 센서의 주요부(제 4실시의 형태와 같은 부분)를 나타내는 단면도이다. 도 16에서는, 도 8과 대응하는 부분에는 동일 부호로 표시하고 중복 설명을 생략한다. 본 실시의 형태의 CMOS 이미지 센서(84)는, 기판 이면상의 2층 구조의 이면 전극(78)이 상술한 도 8과 마찬가지로 구성된다. 즉, 기판 이면상에 절연막(75)을 통해 투명 전극(예를 들면 ITO막)(66), 차광막이 되는, 예를 들면 AlSi막(77)이 적층되며, 화소 어레이부(51)의 포토 다이오드(55)에 대응하는 부분에 통로가 형성된다. 그리고, 패드부(53)를 제외한 전체 면에 패시베이션막(79)이 형성된다.

본 실시의 형태에 대해서는, 특히, 패드부(53) 아래에 실리콘 기판(54) 내에, 실리콘 기판(54)의 적어도 기판 이면에 접하도록, 전기적으로 플로팅 또는 이면 전극(78)과 동일한 전위를 가지는 반도체 웰 영역(98)을 형성하고, 이 반도체 웰 영역(98)을 이면 전극(78)의 전위에 대해서 역바이어스가 되도록 역도전형의 반도체 영역에 의해 둘러싸이도록 구성한다. 도면에서는, n형의 실리콘 기판(54)에 대해서 역도전형인 p형 웰 영역에 의해 반도체 웰 영역(98)으로서, 형성된다. 이 p형 웰 영역(98)은, 실리콘 기판(54)의 이면으로부터 표면에 걸쳐서 형성되어 있지만, 기판 표면에 이르는 일 없이, 기판 이면으로부터 기판 두께 방향의 중간까지 형성된 구성이 되어도 좋다. 반도체 웰 영역(98)이 누설 전류 저지 영역이 된다. 그 외의 구성은, 도 8과 마찬가지이다.

제 8실시의 형태에서는, n형의 실리콘 기판(54)에는 전원 전압이 인가되고, 이면 전극(78)에는 부전압이 인가된다. 따라서, 패드부(53) 아래의 절연막(75)이 파괴되어, 패드부(53)와 p형 웰 영역(98)이 쇼트되더라도, p형 웰 영역(98)에 이면 전압의 부전압이 인가되므로, n형 실리콘 기판(54)과 p형 웰 영역(98)에 의해 형성된 pn접합이 역바이어스 되어 누설 전류는 거의 흐르지 않는다. 본질적으로는, 절연막(75)이 파괴되어도 패드부(53)에 쇼트된 실리콘 기판(54)측의 영역이 주위에 대해 역바이어스 되어 누설 전류를 방지할 수 있도록 구성되어 있다. 그러므로, 도 16이외의 다른 기판 도전형이나 반도체 웰 구조가 될 수 있다.

제 8실시의 형태에 의하면, 전기적으로 플로팅 또는 역바이어스 된 반도체 웰 영역(98)을, 패드부(53) 아래의 실리콘 기판(54)에 제공함으로써, 절연막(75)이 파괴되어도 누설 전류를 저지할 수 있다. 동시에, 절연막(75)의 두께를 얇게 할 수 있으므로, 이면 전극(78)에 인가하는 전압의 저전압화를 도모할 수 있다.

상술한 제 5 ~ 제 8실시의 형태에 의하면, 이면 입사형의 CMOS 이미지 센서에서, 이면 전극에 인가하는 전압을 낮은 레벨로 억제하면서, 패드부에 있어서의 절연 파괴를 방지할 수 있고 또는 절연 파괴의 경우에도 누설 전류를 저지할 수 있다.

상기 예에서는, 이면 전극(78)에 대한 실리콘 기판(54)의 이면 거의 전체 면에 투명 전극(76)과 차광막(차광 전극)(77)의 2층 구조가 사용되었지만, 그 이외의 이면 전극 구조의 경우에도 상술한 패드 부하의 구조를 응용할 수 있다. 예를 들면 주변 회로부(52)가 모두 디지털 회로로 형성되어 차광이 필요 없는 경우에는, 화소 어레이부(51)에만 차광막(77)을 형성하면 된다.

상술의 각 실시예에서는, 반도체 기판으로서 n형의 기판을 이용한다고 했지만, p형의 기판을 이용해 구성하는 것도 가능하다. 이 경우, 당연히, 각 실시예에서, n형과 p형, 전자와 정공, 전압의 극성에 대해서 모두 반대의 구조를 사용하는 것이 가능하다.

도 17은, 본 발명과 관련되는 실시예의 카메라나 장치의 단면도를 나타내고 있다. 본 실시예와 관련되는 카메라 장치는 동영상을 촬상할 수 있는 비디오 카메라 장치의 일례이다. 본 실시예와 관련되는 카메라 장치는, 이미지 센서(10), 광학 시스템(310), 셔터장치(311), 구동회로(312)와 신호처리회로(313)로 구성된다.

광학 시스템(310)은 이미지 센서(10)의 촬상면위의 물체로부터 이미지광(입사광)을 촬상한다. 그러므로, 전하들은 어느 기간 동안에 이미지 센서(10)내에 축적된다.

셔터장치(311)는 이미지 센서(10)에 대한 광조사 기간과 광차단 기간을 제어한다.

구동회로(312)는 이미지 센서(10)의 전송동작과 셔터장치(311)의 셔터동작을 제어하는 구동신호를 공급한다. 이미지 센서(10)의 전하 전송은 구동회로(312)에서 공급된 구동신호(타이밍 신호)에 따라 수행된다. 신호 처리 회로(313)는 여러 가지 신호처리들을 수행한다. 신호처리에 의해 인가되는 영상신호는 메모리와 같은 기록매체에 저장되거나 모니터로 출력된다.

당업자에 의해 여러 가지 수정, 조합, 변경 및 소결합들이, 첨부된 청구항들과 또는 그와 동등한 것의 범위내에 있는 한, 설계조건과 다른 인자들에 의해 일어날 수 있음은 물론이다.

Claims

고체 촬상 장치에 있어서,
광전 변환 소자를 포함하며 제 1면과 상기 제 1면의 맞은편에 제 2면을 가지는 반도체 기판과, 상기 제 2면으로부터 입사되는 입사광과,
상기 반도체 기판의 상기 제 1면측 상의 배선층과,
상기 반도체 기판의 상기 제 2면에 형성된 절연막과,
상기 반도체 기판의 전위에 대하여 역극성의 전압을 상기 절연막에 인가함으로써 상기 반도체 기판의 상기 제 2면에 형성된 전하 축적층으로 이루어져 있는 것을 특징으로 하는 고체 촬상 장치.
제 1항에 있어서,
상기 반도체 기판은 실리콘 기판이며, 상기 절연막은 실리콘 산화막의 1층 구조, 또는 실리콘 산화막과 실리콘 질화막의 2층 구조가 되는 것을 특징으로 하는 고체 촬상 장치.
제 1항에 있어서,
상기 광전 변환 소자는, 상기 배선층측의 반도체 경계면에 캐리어를 축적하는 층을 가지는 매립 다이오드가 되는 것을 특징으로 하는 고체 촬상 장치.
광전 변환 소자를 포함하며 제 1면과 상기 제 1면의 맞은편에 제 2면을 가지는 반도체 기판과, 상기 제 2면으로부터 입사되는 입사광과, 상기 반도체 기판의 상기 제 1면측 상의 배선층과, 상기 반도체 기판의 상기 제 2면에 형성된 절연막과, 상기 반도체 기판의 전위에 대하여 역극성의 전압을 상기 절연막에 인가함으로써 상기 반도체 기판의 상기 제 2면에 형성된 전하 축적층으로 이루어져 있는 고체 촬상 장치의 구동방법에 있어서,
상기 반도체 기판의 전위에 대해서 역극성의 전압이, 상기 반도체 기판의 제 2면상에 형성된 절연막에 인가되는 구동방법.
광학 시스템과,
상기 광학 시스템으로부터 빛이 들어가는 고체 촬상 장치로 이루어져 있으며,
상기 고체 촬상 장치는,
광전 변환 소자를 포함하며 제 1면과 상기 제 1면의 맞은편에 제 2면을 가지는 반도체 기판과, 상기 제 2면으로부터 입사되는 입사광과,
상기 반도체 기판의 상기 제 1면측 상의 배선층과,
상기 반도체 기판의 상기 제 2면에 형성된 절연막과,
상기 반도체 기판의 전위에 대하여 역극성의 전압을 상기 절연막에 인가함으로써 상기 반도체 기판의 상기 제 2면에 형성된 전하 축적층을 포함하는 것을 특징으로 하는 카메라 장치.