KR101163319B1 - 반도체 발광 소자 및 그 제조 방법 - Google Patents

Abstract

일 실시 형태에 따르면, 반도체 발광 소자는, n형 반도체층과, p형 반도체층과, 장벽층들과, 웰층을 포함한다. n형 및 p형 반도체층들과 장벽층들은 질화물 반도체를 포함한다. 장벽층들은 n형 반도체층과 p형 반도체층 사이에 배치된다. 웰층은 장벽층들 사이에 배치되고, 장벽층들보다 작은 밴드갭 에너지를 갖고, InGaN을 포함한다. 장벽층들 중 적어도 하나는 제1 층, 제2 층 및 제3 층을 포함한다. 제2 층은 p형 반도체층에 제1 층보다 가깝게 배치된다. 제3 층은 p형 반도체층에 제2 층보다 가깝게 배치된다. 제2 층은 Al_xGa_{1 -x}N(0<x≤0.05)을 포함한다. 제2 층의 밴드갭 에너지는 제1 층과 제3 층보다 크다. 제1 층과 제2 층의 총 두께는 제3 층의 두께 이하이다.

Description

반도체 발광 소자 및 그 제조 방법{SEMICONDUCTOR LIGHT EMITTING DEVICE AND METHOD OF MANUFACTURING THE SAME}

본 출원은 2010년 2월 25일자로 출원된 일본 특허 출원 제2010-040969호를 기초로 하며 그 우선권을 주장하고, 그 전체 내용은 본 명세서에서 참고로 원용된다.

본 발명에서 설명하는 실시 형태들은 일반적으로 반도체 발광 소자 및 그 제조 방법에 관한 것이다.

질화물 반도체를 포함하는 발광 소자의 발광 효율을 높이기 위해, InGaN 웰층을 이 웰층보다 밴드갭 에너지가 큰 장벽층들 사이에 개재한 양자 웰 구조가 이용되고 있다.

이러한 발광 소자에서는, 웰층 형성시 In의 도입을 촉진하기 위해 가능한 최저 온도에서의 결정 성장이 필요하다. 그러나, 결정 성장이 저온화되면, 결정 품질이 더욱 열화된다. 이에 따라, 반도체 발광 소자의 효율을 향상시키기 위해, In의 도입을 확보하면서 고품질의 결정을 형성하는 것이 중요하다.

일본 특허공개 제2004-297098호 공보에는, 양자 웰 구조의 활성층의 웰층들과 장벽층들 사이에 Al_dGa_{1 - d}N(0.30≤d≤1)으로 이루어진 중간층들을 형성하는 질화물 반도체 발광 소자가 기재되어 있다. 이 중간층들은 모든 웰층들 상에 각각 형성되고 장벽층의 밴드갭 에너지보다 큰 밴드갭 에너지를 갖는다. 그러나, 이러한 기술을 이용하더라도, 발광 효율의 향상에는 개선의 여지가 있다.

일본 특허공개공보 제2004-297098호

일반적으로, 일 실시 형태에 따르면, 반도체 발광 소자는 n형 반도체층, p형 반도체층 및 발광층을 포함한다. n형 반도체층은 질화물 반도체를 포함한다. p형 반도체층은 질화물 반도체를 포함한다. 발광층은 웰층과 복수의 장벽층을 포함한다. 복수의 장벽층은 n형 반도체층과 p형 반도체층 사이에 배치된다. 장벽층들은 질화물 반도체를 포함한다. 웰층은 복수의 장벽층들 사이에 배치된다. 웰층은 장벽층들의 밴드갭 에너지보다 작은 밴드갭 에너지를 갖는다. 웰층은 InGaN을 포함한다. 복수의 장벽층 중 적어도 하나는 제1 층, 제2 층 및 제3 층을 포함한다. 제2 층은 p형 반도체층에 제1 층보다 가깝에 배치된다. 제3 층은 p형 반도체층에 제2 층보다 가깝게 배치된다. 제2 층은 Al_xGa_{1 -x}N(0<x≤0.05)을 포함하고, 여기서 x는 III족 원소들 중 Al의 원자비이다. 제2 층의 밴드갭 에너지는 제1 층의 밴드갭 에너지 및 제3 층의 밴드갭 에너지보다 크다. 제1 층과 제2 층의 총 두께는 제3 층의 두께 이하이다.

다른 일 실시 형태에 따르면, 반도체 발광 소자는 기판, n형 반도체층, p형 반도체층 및 발광층을 포함한다. n형 반도체층은 질화물 반도체를 포함한다. p형 반도체층은 질화물 반도체를 포함한다. 발광층은 웰층과 복수의 장벽층을 포함한다. 복수의 장벽층은 n형 반도체층과 p형 반도체층 사이에 배치된다. 장벽층들은 질화물 반도체를 포함한다. 웰층은 복수의 장벽층 사이에 배치된다. 웰층은 장벽층들의 밴드갭 에너지보다 작은 밴드갭 에너지를 갖는다. 웰층은 InGaN을 포함한다. 복수의 장벽층 중 적어도 하나는 제1 층, 제2 층 및 제3 층을 포함한다. 제2 층은 p형 반도체층에 제1 층보다 가깝게 배치된다. 제3 층은 p형 반도체층에 제2 층보다 가깝게 배치된다. 제2 층은 Al_xGa_{1 -x}N(0<x≤0.05)을 포함하고, 여기서 x는 III족 원소들 중 Al의 원자비이다. 제2 층의 밴드갭 에너지는 제1 층의 밴드갭 에너지 및 제3 층의 밴드갭 에너지보다 크다. 제1 층과 제2 층의 총 두께는 제3 층의 두께 이하이다.

또 다른 일 실시 형태에 따르면, 반도체 발광 소자의 제조 방법이 개시된다. 이 반도체 발광 소자는 n형 반도체층, p형 반도체층, 복수의 장벽층 및 웰층을 포함한다. n형 반도체층은 질화물 반도체를 포함한다. p형 반도체층은 질화물 반도체를 포함한다. 복수의 장벽층은 n형 반도체층과 p형 반도체층 사이에 배치된다. 장벽층들 각각은 질화물 반도체를 포함한다. 웰층은 복수의 장벽층 사이에 배치되고, 장벽층들의 밴드갭 에너지보다 작은 밴드갭 에너지를 갖고, InGaN을 포함한다. 이 제조 방법은 웰층 상에 제1 층을 형성하고 제1 층 상에 제2 층을 형성할 수 있다. 제2 층은 Al_xGa_{1 -x}N(0<x≤0.05)을 포함하고, 여기서 x는 III족 원소들 중 Al의 원자비이며, 제1 층의 밴드갭 에너지보다 큰 밴드갭 에너지를 갖는다. 또한, 이 방법은 제1 층과 제2 층을 형성하기 위한 온도보다 높은 온도에서 제2 층 상에 제3 층을 형성할 수 있다. 제3 층은 제2 층의 밴드갭 에너지보다 작은 밴드갭 에너지를 갖고 제1 층과 제2 층의 총 두께 이상의 두께를 갖는다.

이하 본 발명의 예시적인 실시 형태들을 도면을 참조하여 설명한다.

도면은 개략적 또는 개념적인 것이며, 각 부분의 두께와 폭과의 관계, 부분간의 크기의 비례 계수 등은 반드시 실제 값과 같다고는 할 수 없다. 또한, 동일한 부분을 나타내는 경우에도 도면에 의해 서로의 치수나 비례 계수가 상이하게 도시될 수도 있다.

본원 명세서와 도면에 있어서, 전술한 것과 마찬가지의 요소에는 동일한 부호를 부여하고 상세한 설명은 적절히 생략한다.

도 1은 반도체 발광 소자의 일부를 도시하는 개략적 단면도.
도 2는 반도체 발광 소자를 도시하는 개략적 단면도.
도 3a와 도 3b는 장벽층의 표면 형태를 도시하는 도.
도 4a와 도 4b는 장벽층의 표면 형태를 도시하는 도.
도 5a와 도 5b는 장벽층의 표면 형태를 도시하는 도.
도 6a와 도 6b는 반도체 발광 소자의 일부를 도시하는 도.
도 7a 내지 도 7e는 반도체 발광 소자 및 비교예를 도시하는 개략도.
도 8은 반도체 발광 소자 및 비교예의 특성을 도시하는 그래프.
도 9는 반도체 발광 소자의 제조 방법을 도시하는 흐름도.

(제1 실시 형태)

도 1은 제1 실시 형태에 따른 반도체 발광 소자의 일부의 구성을 도시하는 개략적 단면도이다.

도 2는 제1 실시 형태에 따른 반도체 발광 소자의 구성을 도시하는 개략적 단면도이다.

도 2에 도시한 바와 같이, 본 실시 형태에 따른 반도체 발광 소자(110)는 n형 반도체층(20)과, p형 반도체층(50)과, n형 반도체층(20)과 p형 반도체층(50) 사이에 배치된 발광층(40)을 포함한다.

n형 반도체층(20)과 p형 반도체층(50)은 질화물 반도체를 포함한다.

도 1은 반도체 발광 소자의 일부인 발광층(40)의 상세한 구성을 개략적으로 도시한다.

도 1에 도시한 바와 같이, 발광층(40)은 다수의 장벽층(41)과, 장벽층들(41) 사이에 인접하여 배치된 웰층들(42)을 갖는다.

장벽층들(41)과 웰층들(42)은 질화물 반도체를 포함한다. 웰층(42)에는 인듐(In)을 포함하는 질화물 반도체가 사용된다.

웰층(42)의 두께(막 두께)는 예를 들어 1nm 이상 5nm 이하가 바람직하다.

웰층(42)에는 예를 들어 In_a1Ga_{1 -a1}N(0<a1≤0.4)이 사용된다. a1은 III족 원소들 중 In의 원자비이다.

장벽층(41)의 밴드갭 에너지는 웰층(42)의 밴드갭 에너지보다 크다. 구체적으로, 장벽층(41)이 In을 포함하는 경우, 장벽층(41)에서의 In의 조성비는 웰층(42)에서의 In의 조성비보다 작다. 이에 따라, 웰층(42)에서의 밴드갭 에너지는 장벽층(41)에서의 밴드갭 에너지보다 작다.

전술한 바와 같이, 장벽층(41)과 웰층(42)은 교대로 적층된다. 여기서, 웰층들(42)의 수를 "n"이라 가정하면, 웰층들(42)은 제1 웰층 W1 내지 제n 웰층 Wn을 포함한다. 반면에, 장벽층들(41)은 제1 장벽층 B1 내지 제(n+1) 장벽층 B(n+1)을 포함한다.

도 1에 도시한 바와 같이, 장벽층들(41) 중 적어도 하나는 제1 층 BL1과, p형 반도체층(50)에 제1 층 BL1보다 가깝게 배치된 제2 층 BL2와, p형 반도체층(50)에 제2 층 BL2보다 가깝게 배치된 제3 층 BL3을 포함한다. 제2 층 BL2는 Al_xGa_{1 -x}N(0<x≤0.05)을 포함하고, 제2 층 BL2의 밴드갭 에너지는 제1 층 BL1 및 제3 층 BL3의 밴드갭 에너지보다 크다. x는 III족 원소들 중 Al의 원자비이다. 또한, 제1 층 BL1 및 제2 층 BL2의 총 두께(막 두께)는 제3 층 BL3의 두께(막 두께)이하이다.

도 1에 도시한 바와 같이, 예를 들어, 장벽층들(41)의 각각은 전술한 제1 층 BL1, 제2 층 BL2 및 제3 층 BL3을 갖는다. 즉, 장벽층(41)의 각각은 웰층(42) 상에 배치된 제1 층 BL1과, 제1 층 BL1 상에 배치된 제2 층 BL2와, 제2 층 BL2 상에 배치된 제3 층 BL3을 포함한다. 제1 층 BL1은 예를 들어 웰층(42)에 접하며 배치된다.

본 실시 형태에 따른 반도체 발광 소자(110)에서는, 이와 같은 구성을 가짐으로써, 장벽층(41)의 결정 품질 및 평탄성이 개선되고, 발광 효율이 개선된다.

제1 층 BL1은 웰층(42)에 가해지는 왜곡을 억제하도록 기능한다. 이는 In 조성비로 인한 In 상 분리(phase separation)나 피트(pit) 등의 결함의 발생을 억제할 수 있다. 따라서, 청색 내지 적색 영역의 장파장 영역에서도, 고품질의 발광층(40)을 얻을 수 있다.

제2 층 BL2는 장벽층(41)의 형성시 결함 발생을 억제함과 함께 장벽층(41)의 평탄성을 개선하는 효과가 있다. 또한, 제2 층 BL2는 웰층(42)보다 고온에서 장벽층(41)을 형성할 때 가열로 인한 웰층(42)의 소실을 억제하는 효과가 있다.

또한, 제1 층 BL1과 제2 층 BL2는 가능한 얇은 것이 바람직하다. 제1 층 BL1과 제2 층 BL2의 두께는 예를 들어 하나의 단층(monolayer) 이상 5nm 이하가 바람직하다. 이러한 하나의 단층의 두께는 원자 하나의 크기이다. 제3 층 BL3의 두께는 제1 층 BL1과 제2 층 BL2의 총 두께(막 두께) 이상이면 좋지만, 1nm 이상 20nm 이하가 바람직하다. 제1 층 BL1과 제2 층 BL2의 총 두께(막 두께)를 제3 층 BL3의 두께(막 두께) 이하로 하는 이유는, 제3 층 BL3이 장벽층에서 결정 품질이 가장 양호한 영역이어서 장벽층으로서의 구속 효과를 주로 담당시켜, 효율을 향상시키기 때문이다.

또한, 제1 층 BL1에서는, 예를 들어 Al_y1In_z1Ga_{1 - y1 -z1}N(0≤y1≤1, 0≤z1≤1, 0≤y1+z1≤1)이 사용된다. y1은 III족 원소들 중 Al의 원자비이고 z1은 III족 원소들 중 In의 원자비이다. 제3 층 BL3에는 예를 들어 Al_y2In_z2Ga_{1 - y2 -z2}N(0≤y2≤1, 0≤z2≤1, 0≤y2+z2≤1)이 사용된다. y2는 III족 원소들 중 Al의 원자비이고 z2는 III족 원소들 중 In의 원자비이다. 제1 층 BL1과 제3 층 BL3의 조성은 동일해도 되고 상이해도 된다.

전술한 바와 같이, 반도체 발광 소자(110)에서는, 장벽층(41)이 제1 층 BL1, 제2 층 BL2, 제3 층 BL3을 포함함으로써, 장벽층(41)에서의 결함 형성을 억제함과 함께 표면이 매끄러운 장벽층(41)이 얻어진다. 그 결과, 장벽층(41)과 웰층(42) 사이의 계면 급준성(interface abruptness)이 개선된다. 또한, 웰층(42)보다 고온에서 장벽층(41)을 형성할 때 가열로 인한 웰층(42)의 소실을 억제할 수 있다. 또한, 막 두께가 균일한 웰층(42)을 형성할 수 있다. 따라서, 발광 효율이 높은 반도체 발광 소자(110)를 고 수율로 얻을 수 있다.

장벽층(41)이 4개 이상의 층을 포함하는 경우, 전술한 요건을 충족하는 이러한 층들 중 임의의 세 개의 층이 제1 층 BL1, 제2 층 BL2 및 제3 층 BL3에 각각 대응된다. 제1 층 BL1은 웰층(42)과 접한다.

이하, 반도체 발광 소자(110)의 구체적인 구성의 일례를 설명한다. 이러한 구체적인 예에서의 반도체 발광 소자(110)는 발광 다이오드(LED)이다.

도 2에 도시한 바와 같이, 반도체 발광 소자(110)에서는, 예를 들어 사파이어로 이루어지는 기판(10)의 주면에 버퍼층(11)이 배치되고, 그 위에 GaN 하지층(21)과 n형 GaN 콘택트층(22)이 배치된다. n형 GaN 콘택트층(22)은 n형 반도체층(20)에 포함된다. 편의상, GaN 하지층(21)도 n형 반도체층(20)에 포함되어도 된다.

이어서, n형 GaN 콘택트층(22) 상에 n형 초격자층(30)과 활성층(발광층(40))이 배치되고, 그 위에 p형 AlGaN층(51)(전자 오버플로우 방지층), p형 GaN층(52) 및 p형 GaN 콘택트층(53)이 순서대로 배치된다. p형 AlGaN층(51), p형 GaN층(52) 및 p형 GaN 콘택트층(53)은 p형 반도체층(50)에 포함된다.

이후, n형 반도체층(20)인 n형 GaN 콘택트층(22)의 일부, 및 이러한 일부에 대응하는, n형 초격자층(30), 발광층(40), p형 반도체층(50)이 제거된다. 이어서, n형 GaN 콘택트층 상에 n측 전극(70)이 배치된다. 한편, p형 GaN 콘택트층(53) 상에는 p측 전극(80)이 배치된다.

본 실시 형태에 따른 반도체 발광 소자(110)는 예를 들어 이하와 같이 제조된다.

우선, 예를 들어 사파이어로 이루어지는 기판(10)의 주면 상에 버퍼층(11)을 형성한 후, 그 위에 GaN 하지층(21)을 결정 성장시킨다. 결정 성장에는, 예를 들어 유기 금속 화학적 기상 성장법(MOCVD: Metal Organic Chemical Vapor Deposition)을 이용한다. 그밖에, 분자빔 에피택시법(MBE: Molecular Beam Epitaxy)에 의해 결정 성장을 행해도 된다. GaN 하지층(21)의 두께는 예를 들어 2μm이다. 또한, GaN 하지층(21)은 n형 불순물로 도핑되어도 된다.

기판(10)에는, 사파이어이 외에, GaN, SiC, Si 및 GaAs 등의 각종 재료를 이용할 수 있다.

이어서, GaN 하지층(21) 상에 n형 GaN 콘택트층(22)을 결정 성장시킨다. n형 GaN 콘택트층(22)에 도핑하는 n형 불순물로서 Si가 사용된다. 그러나, Si 외에, n형 불순물로서, Ge, Te, Sn 등 다양한 원소를 사용할 수 있다. n형 GaN 콘택트층(22)에서의 Si의 도핑량은, 예를 들어, 약 2×10¹⁸cm^-3이고, n측 GaN 콘택트층(22)의 두께는 예를 들어 4μm이다.

GaN 하지층(21)과 n형 GaN 콘택트층(22)을 성장시킬 때의 성장 온도는 모두 1000℃ 내지 1100℃이다.

n형 GaN 콘택트층(22)으로는, GaN층 대신에 두께가 약 4μm인 In_{0 .01}Ga_{0 .99}N을 이용해도 된다. In_{0 .01}Ga_{0 .99}N을 이용하는 경우의 성장 온도는 예를 들어 700℃ 내지 900℃이다.

이어서, n형 GaN 콘택트층(22) 상에 n형 초격자층(30)을 형성한다. n형 초격자층(30)으로서, 예를 들어, 도핑되지 않은(undoped) In_{0 .05}Ga_{0 .95}N층들과 도핑되지 않은 GaN층들이 교대로 적층된 초격자 구조를 이용할 수 있다. 예를 들어, In_0.05Ga_0.95N층들의 각각의 막 두께는 1nm이고 GaN층들의 각각의 막 두께는 2nm이다. 이러한 층들의 성장 온도는 예를 들어 700℃ 내지 900℃이다. n형 초격자층(30)은 Si등의 n형 불순물로 도핑되어도 된다.

이어서, n형 초격자층(30) 상에 발광층(40)을 형성한다. 캐리어 가스로는, 질소 및/또는 수소가 사용된다.

예를 들어, 먼저, 장벽층들 중 1층째의 제1 장벽층 B1을 형성한다. 이때, 우선, 예를 들어, 도핑되지 않은 GaN을 포함하는 제1 층 BL1을 형성한다. 제1 층 BL1의 두께는 예를 들어 1nm이다.

그 후, 제1 층 BL1 상에 도핑되지 않은 Al_xGa_{1 -x}N(0<x≤0.05)을 포함하는 제2 층 BL2를 형성한다. 제2 층 BL2의 두께는 예를 들어 2nm이다.

후속하여, 제2 층 BL2 상에 예를 들어 도핑되지 않은 GaN을 포함하는 제3 층 BL3을 형성한다. 제3 층 BL3의 두께는 예를 들어 9.5nm이다.

이에 따라, 이때 장벽층(41)의 두께는 예를 들어 12.5nm이다. 이러한 식으로, 제1 층 BL1 및 제2 층 BL2의 두께(이 예에서는 각각 1nm 및 2nm)는 제3 층 BL3의 두께(이 예에서는 9.5nm)보다 얇게 설정된다.

그 후, 제3 층 BL3 상에 제1 웰층 W1을 웰층들 중 제1 층으로서 형성한다. 이 웰층 W1에는, 예를 들어 도핑되지 않은 In_{0 .15}Ga_{0 .85}N이 사용되고, 그 두께는 예를 들어 1.5nm이다.

그 후, 전술한 바와 동일한 방식으로, 장벽층(41)(제2 장벽층 B2 내지 제n 장벽층 Bn)과 웰층(42)(제2 웰층 W2 내지 제n 웰층 Wn)을 교대로 반복해서 형성한다. 이어서, 최후의 제(n+1) 장벽층 B(n+1)을 형성한다. 따라서, 장벽층(41)과 웰층(42)이 교대로 적층된 다중 양자 웰(MQW: Multiple Quantum Well) 구조의 발광층(40)이 형성된다. 여기서, "n"은 예를 들어 8로 설정된다. 발광층(40)은 단일 양자 웰(SQW: Single Quantum Well) 구조를 가져도 된다.

장벽층(41)과 웰층(42)이 교대로 적층된 구조에서, 제2 층 BL2와 웰층(42) 사이에 제1 층 BL1이 배치된다. 따라서, 웰층(42)에 가해지는 왜곡이 제1 층 BL1에 의해 억제된다. 이에 따라, 발광층(40)에서의 발광 파장이 증가하고, 보다 높은 효율을 달성할 수 있다.

웰층(42)의 성장 온도는 예를 들어 600℃ 내지 800℃이다. 제3 층 BL3의 성장 온도는 웰층(42)보다 높고 예를 들어 700℃ 내지 1000℃이다. 제1 층 BL1 및 제2 층 BL2의 성장 온도는 웰층(42)의 성장 온도 이상이며, 제3 층 BL3의 성장 온도보다 낮고, 예를 들어 600℃ 내지 1000℃이다. 이러한 식으로, 제3 층 BL3은 제1 층 BL1 및 제2 층 BL2보다 높은 온도에서 형성된다. 따라서, 제3 층 BL3의 결정 품질이 개선되고, 발광층(40)에서의 발광 효율이 개선된다.

전술한 장벽층(41) 및 웰층(42)은 실온에서 발광층(40)의 광 발광(photoluminescence) 파장이 450nm로 되도록 설계되는 예들이다.

발광층(40)은 Si와 같은 n형 불순물이나 Mg와 같은 p형 불순물로 도핑되어도 된다. 다른 방안으로, 발광층(40)은 Al 또는 In과 같은 III족 원소로 등전자식으로(isoelectronically) 도핑되어도 된다. 웰층(42) 및 장벽층(41) 모두를 불순물로 도핑해도 되고, 또는 웰층(42) 및 장벽층(41) 중 적어도 하나를 불순물로 도핑해도 된다. 또한, 장벽층(41)에 대해서는, 제1 층 BL1, 제2 층 BL2 및 제3 층 BL3 모두를 불순물로 도핑해도 되고, 또는 제1 층 BL1, 제2 층 BL2 및 제3 층 BL3 중 적어도 하나를 불순물로 도핑해도 된다.

이어서, 발광층(40) 상에 p형 AlGaN층(51)을 형성한다. p형 AlGaN층(51)에는, p형 불순물로 도핑된 Al_{0 .2}Ga_{0 .8}N을 이용할 수 있다. p형 AlGaN층(51)의 두께는 예를 들어 약 10nm이다. p형 AlGaN층(51)은 전자 오버플로우 방지층으로서 기능한다. p형 불순물로는 예를 들어 Mg이 사용되고, Mg의 농도는 예를 들어 약 1×10¹⁹cm^-3이다. 그러나, p형 불순물로는, Mg 대신에 Zn, C와 같은 다양한 원소를 사용해도 된다. p형 AlGaN층(51)을 형성하는 Al_{0 .2}Ga_{0 .8}N의 성장 온도는 예를 들어 1000℃ 내지 1100℃이다.

이어서, p형 AlGaN층(51) 상에 p형 GaN층(52)을 형성한다. p형 GaN층(52)에는, Mg이 도핑된 p형 GaN층을 사용할 수 있다. p형 GaN층(52)의 두께는 예를 들어 약 100nm이다. p형 불순물로서 Mg을 사용할 수 있고, Mg의 농도는 예를 들어 약 1×10¹⁹cm^-3이다. p형 GaN층(52)을 형성하는 GaN의 성장 온도는 예를 들어 1000℃ 내지 1100℃이다.

그 후, p형 GaN층(52) 상에 p형 GaN 콘택트층(53)을 형성한다. p형 GaN 콘택트층(53)에서는, p형 불순물로서 예를 들어 Mg이 사용된다. Mg의 농도는 예를 들어 약 1×10²⁰cm^-3이고, p형 GaN 콘택트층(53)의 두께는 예를 들어 약 10nm이다.

전술한 바와 같이 각 층의 결정 성장을 행한 적층 구조체에 대하여, 이하의 디바이스 프로세스를 행한다.

구체적으로, p형 GaN 콘택트층(53) 상에 p측 전극(80)을 형성한다. p측 전극(80)으로는, 예를 들어 팔라듐-백금-금(Pd/Pt/Au)의 복합막이 사용된다. Pd막의 두께는 예를 들어 0.05μm이다. Pt막의 두께는 예를 들어 0.05μm이다. Au막의 두께는 예를 들어 0.05μm이다. 그러나, p측 전극(80)에는, 복합막 외에, 인듐 주석 산화물(ITO)과 같은 투명 전극이나 Ag과 같은 반사성이 높은 금속을 사용할 수 있다.

그 후, 전술한 적층 구조체의 일부에 건식 에칭을 실시하여 n형 GaN 콘택트층(22)을 노출시켜, n측 전극(70)을 형성한다. n측 전극(70)으로는, 예를 들어 티타늄-백금-금(Ti/Pt/Au)의 복합막이 사용된다. Ti막의 두께는 예를 들어 약 0.05μm이다. Pt막의 두께는 예를 들어 약 0.05μm이다. Au막의 두께는 예를 들어 약 1.0μm이다.

이에 따라 도 2에 예시한 반도체 발광 소자(110)가 제조된다.

도 3a 내지 도 5b는 장벽층의 표면의 상태를 예시하는 도이다.

구체적으로, 도 3a와 도 3b는 제2 층 BL2를 갖지 않는 장벽층(41a)의 표면을 예시하고 있다.

도 4a 및 도 4b는 Al 조성비가 0.5%인 제2 층 BL2를 갖는 장벽층(4lb)의 표면을 예시하고 있다.

도 5a 및 도 5b는 Al 조성비가 5%인 제2 층 BL2를 갖는 장벽층(41c)의 표면을 예시하고 있다.

도 3a, 도 4a 및 도 5a는 각각 장벽층들(41a, 41b, 41c)의 표면들에서의 원자력 현미경(AFM: Atomic Force Microscope) 상(image)이다. 이러한 상에서, 흰 부분은 표면의 높이가 높은 위치를 나타내고, 검은 부분은 표면의 높이가 낮은 위치를 나타낸다.

도 3b, 도 4b 및 도 5b는 형광 현미경에 의한 장벽층들(41a, 41b, 41c)의 표면들에서의 관찰 상이다. 이러한 상에서, 흰 부분은 결정 결함을 나타낸다.

도 4a에 도시한 장벽층(4lb)의 표면은 도 3a에 도시한 장벽층(41a) 및 도 5a에 도시한 장벽층(41c)의 표면보다 평탄하다. 또한, 도 3b에 도시한 장벽층(41a)에서는 도 4b에 도시한 장벽층(41b) 및 도 5b에 도시한 장벽층(41c)에 비하여 결정 결함들이 많이 나타나 있다. 또한, 도 5b에 도시한 장벽층(41c)에서는 도 4b에 도시한 장벽층(4lb)에 비하여 결정 결함들이 적다.

도 6a와 도 6b 각각은 반도체 발광 소자의 일부인 발광층(40)의 일부의 단면 투과 전자 현미경(TEM) 상을 도시한다.

구체적으로, 도 6a는 전술한 웰층(42)과 장벽층(41a)을 갖는 발광층(40)을 예시하고 있다. 도 6b는 전술한 웰층(42)과 장벽층(41c)을 갖는 발광층(40)을 예시하고 있다.

도 6a에 도시한 발광층(40)에서는, 도 6a에서 파선원 A로 표시한 부분과 같이 웰층(42)의 일부에 소실이 보인다. 한편, 도 6b에 도시한 발광층(40)에서는, 웰층(42)의 소실은 보이지 않는다.

전술한 바와 같이, 장벽층(41)이 제2 층 BL2를 갖는 반도체 발광 소자에서는, 장벽층(41)의 결정 결함이 억제된다. 이는 장벽층(41)을 성장시킬 때 가열로 인한 웰층(42)의 소실을 억제한다.

또한, 장벽층(41)의 제1 층 BL1은 웰층(42)과 제2 층 BL2 사이의 왜곡을 억제한다. 이는 장파장 영역에서의 발광 효율을 개선한다.

일반적으로, InGaN을 포함하는 웰층(42)을 형성하는 경우, 웰층(42) 내에서 In 조성비의 변동이 발생한다. 웰층(42) 상에 장벽층(41)을 형성하면, In 조성비가 높은 영역에서 장벽층(41)의 성장이 저해된다. 이는 장벽층(41)에 피트(결정 결함)가 형성될 가능성을 더욱 높인다. 이러한 피트는 장벽층(41)의 평탄성에 영향을 끼친다.

장벽층(41)의 막 두께에 분포가 발생하면, 충분한 양자효과를 얻을 수 없다. 또한, 장벽층(41)의 형성시, 웰층(42)이 부분적으로 분해 또는 소실될 수 있다. 또한, 웰층(42)과 장벽층(41)을 적층해 가는 과정에서, 피트 내에 In 조성비가 높은 영역에서 비정상적 성장이 발생한다. 이에 따라, 발광층(40)의 형성 후 발광층(40)보다 높은 온도에서 p형 반도체층(50)을 형성하는 경우, 비정상적 성장 부분을 기점으로 해서 발광층(40)의 열화가 발생한다. 이는 발광 효율에 영향을 준다.

본 실시 형태에 따른 반도체 발광 소자(110)에서는, Al_xGa_{1 -x}N(0<x≤0.05)을 포함하는 제2 층 BL2가 배치되어 있기 때문에, 장벽층(41)에 형성되는 피트들이 대폭 억제된다. 이에 따라, 표면 평탄성이 양호한 장벽층(41)을 얻을 수 있다. 즉, 장벽층(41)에 소량의 Al을 포함하는 제2 층 BL2를 배치함으로써, 장벽층의 성장 동안 가로 방향 성장이 촉진된다. 그 결과, 웰층(42)이 충분히 피복되고, 다음에 적층되는 장벽층(41)(예를 들어, 제3 층 BL3)의 평탄성이 개선된다. 또한, 장벽층(41)을 형성할 때 웰층(42)의 소실이 억제된다.

본 실시 형태에 따른 반도체 발광 소자를 비교예와 비교하면서 설명한다.

도 7a 내지 도 7e는 본 실시 형태에 따른 반도체 발광 소자 및 비교예의 반도체 발광 소자의 구성을 예시하는 개략도이다. 구체적으로, 도 7a 내지 도 7e의 각각은 반도체 발광 소자의 발광부에서의 전도대의 에너지 밴드를 모델적으로 도시한다. 도 7a는 제1 실시 형태에 따른 반도체 발광 소자(120)에 대응하고, 도 7b 내지 도 7e는 제1 내지 제4 비교예의 반도체 발광 소자(191) 내지(194)에 각각 대응한다.

제1 실시 형태에 따른 반도체 발광 소자(120)는 도 1에 예시한 반도체 발광 소자(110)의 구성과 동일한 구성을 갖는다. 이하, 이 도를 참조하여 제1 실시 형태를 설명한다. 반도체 발광 소자(120)는 이하와 같이 해서 제조된다.

우선, 유기 세정 및 산 세정에 의해 처리된 사파이어 기판을 MOCVD 장치의 반응실 내에 도입하고, 트리메틸 갈륨(TMG)과 암모니아(NH₃)를 이용함으로써 GaN로 이루어진 버퍼층(11)을 30nm의 두께로 형성한다.

이어서, 캐리어 가스로서 질소와 수소를 사용하고, 원료 가스로서 TMG와 암모니아를 사용하고, 불순물 원료 가스로서 실란(SiH₄)을 사용하여, 1120℃에서 도핑되지 않은 GaN 하지층(21)을 2μm 두께로 형성한다. 이어서, n형 GaN 콘택트층(22)을 4μm의 두께로 형성한다.

이어서, 질소 분위기에서, TMG 및 암모니아를 사용하여, 800℃에서 도핑되지 않은 GaN을 2nm의 두께로 형성하고, 후속하여 동 온도에서 트리메틸 인듐(TMI)을 추가하여 도핑되지 않은 In_{0 .07}Ga_{0 .93}N을 1nm의 두께로 형성한다. 이러한 단계들을 20번 반복한 후, 불순물 원료 가스로서 실란을 마지막으로 추가하여 n형 GaN을 2nm의 두께로 형성한다. 따라서, n형 초격자층(30)을 형성하게 된다.

후속하여, 질소 분위기에서, TMG 및 암모니아를 사용하여, 800℃에서 도핑되지 않은 GaN으로 이루어진 제1 층 BL1을 1nm의 두께로 형성한다. 또한, 트리메틸 알루미늄(TMA), TMG 및 암모니아를 사용하여, 800℃에서 도핑되지 않은 Al_0.005Ga_0.995N으로 이루어진 제2 층 BL2를 2nm의 두께로 형성한다.

그 후, 850℃의 기판 온도에서, TMG 및 암모니아를 사용하여 도핑되지 않은 GaN으로 이루어진 제3 층 BL3을 9.5nm의 두께로 형성한다. 따라서, 제1 내지 제3 층 BL1 내지 BL3을 포함하며 총 막 두께가 12.5nm인 제1 장벽층 B1을 형성한다.

후속하여, 730℃의 기판 온도에서, TMG, TMI 및 암모니아를 사용하여, 도핑되지 않은 In_{0 .25}Ga_{0 .75}N으로 이루어진 제1 웰층 W1을 1.5nm의 두께로 형성한다.

이어서, 동 온도에서, TMG 및 암모니아를 사용하여, 제2 장벽층 B2의 일부로 되는, 도핑되지 않은 GaN으로 이루어진 제1 층 BL1을 1nm의 두께로 형성한다. 또한, 트리메틸 알루미늄(TMA), TMG 및 암모니아를 사용하여, 도핑되지 않은 Al_0.005Ga_0.995N으로 이루어진 제2 층 BL2를 2nm의 두께로 형성한다.

그 후, 850℃의 기판 온도에서, TMG 및 암모니아를 사용하여, 도핑되지 않은 GaN으로 이루어진 제3 층 BL3을 9.5nm의 두께로 형성한다. 따라서, 제1 내지 제3 층 BL1 내지 BL3을 포함하며 총 막 두께가 12.5nm인 제2 장벽층 B2를 형성한다. 이 웰층(42), 제1 층 BL1, 제2 층 BL2 및 제3 층 BL3의 형성을 7번 더 반복하여 발광층(40)을 형성한다.

이어서, 질소 및 수소를 포함하는 분위기에서, TMA, TMG 및 암모니아를 사용하고 또한 불순물 원료로서 비스-시클로펜타디에닐 마그네슘(Cp₂Mg)을 사용하여, 1030℃에서, p형 AlGaN층(51)을 10nm의 두께로 형성한다. 또한, TMG 및 암모니아를 사용하여, p형 GaN층(52)을 80nm의 두께로 형성하고 p형 GaN 콘택트층(53)을 5nm의 두께로 형성한다.

성장 종료 후, 온도를 실온까지 내리고, 전술한 바와 같이 해서 얻어진 다층 구조의 일부를 n형 GaN 콘택트층(22)이 노출될 때까지 건식 에칭에 의해 제거한다. 이어서, 노출된 n형 GaN 콘택트층(22) 상에 Ti/Pt/Au를 포함하는 n측 전극(70)을 형성한다. 또한, p형 GaN 콘택트층(53) 상에 ITO를 포함하는 p측 전극(80)을 형성한다.

이하, 비교예들을 설명한다.

(비교예 1)

도 7b에 도시한 바와 같이, 제1 비교예의 반도체 발광 소자(191)는 이하와 같이 얻어진다. 730℃에서 웰층(42)을 형성한다. 후속하여, 장벽층(41)으로서, 도핑되지 않은 GaN으로 이루어진 제1 층을 2nm의 두께로 형성한 후, 850℃에서 도핑되지 않은 GaN으로 이루어진 제3 층 BL3을 10.5nm의 두께로 형성한다. 즉, 도핑되지 않은 Al_{0 .005}Ga_{0 .995}N으로 이루어진 제2 층 BL2가 배치되어 있지 않다.

(비교예 2)

도 7c에 도시한 바와 같이, 제2 비교예의 반도체 발광 소자(192)는 이하와 같이 얻어진다. 730℃에서 웰층(42)을 형성한다. 계속해서, 장벽층(41)으로서, 도핑되지 않은 Al_{0 .005}Ga_{0 .995}N으로 이루어진 제2 층 BL2를 2nm의 두께로 형성한 후, 850℃에서 도핑되지 않은 GaN으로 이루어진 제3 층 BL3을 10.5nm의 두께로 형성한다. 즉, 도핑되지 않은 GaN으로 이루어진 제1 층 BL1이 배치되어 있지 않다.

(비교예 3)

도 7d에 도시한 바와 같이, 제3 비교예의 반도체 발광 소자(193)는 이하와 같이 얻어진다. 730℃에서 웰층(42)을 형성한다. 계속해서, 장벽층(41)으로서, 도핑되지 않은 GaN으로 이루어진 제1 층 BL1을 7.5nm의 두께로 형성하고, 도핑되지 않은 Al_{0 .005}Ga_{0 .995}N으로 이루어진 제2 층 BL2를 2nm의 두께로 형성한 후, 850℃에서 도핑되지 않은 GaN으로 이루어진 제3 층 BL3을 3nm의 두께로 형성한다. 즉, 제1 층 BL1이 제3 층 BL3보다 두껍다.

(비교예 4)

도 7e에 도시한 바와 같이, 제4 비교예의 반도체 발광 소자(194)에서, 장벽층(41)은 제1 층 BL1, 제2 층 BL2 및 제3 층 BL3을 갖는다. 그러나, 반도체 발광 소자(194)에서는, 제2 층 BL2로서 도핑되지 않은 Al_{0 .15}Ga_{0 .85}N이 사용된다. 즉, Al_xGa_1-xN에서의 Al 조성비 x가 0.15이며, 0<x≤0.05를 만족하지 않는다.

도 8은 본 실시 형태에 따른 반도체 발광 소자의 특성 및 비교예들에 따른 반도체 발광 소자의 특성을 예시하는 그래프이다.

구체적으로, 도 8은 20mA의 구동 전류를 통전시킬 때의 발광 출력 전력을 도시한다. 도 8의 종축은 제1 비교예의 반도체 발광 소자(191)의 발광 출력을 1로 가정하는 경우 규격화된 발광 출력 Ir이다.

발광 파장은, 반도체 발광 소자(120) 및 제1 내지 제4 비교예의 반도체 발광 소자(191 내지194)의 모두에 있어서, 500nm의 청녹색 발광을 나타낸다.

도 8에 도시한 바와 같이, 본 실시 형태에 따른 반도체 발광 소자(120)에서의 발광 출력(규격화된 발광 출력 Ir)은 어느 비교예보다도 높다.

제1 실시 형태에 따른 반도체 발광 소자(120)에서는, 장벽층(41)이 전술한 제1 층 BL1, 제2 층 BL2 및 제3 층 BL3을 구비함으로써, 평탄성이 양호한 장벽층(41)이 형성된다.

즉, 반도체 발광 소자(120)에서는, Al_xGa_{1 -x}N(0<x≤0.05)을 포함하는 제2 층 BL2가 배치되어 있기 때문에 장벽층(41)에 형성되는 피트들(결함들)이 대폭 억제된다. 이에 따라, 장벽층의 결정 품질이 개선되므로, 표면 평탄성이 양호한 장벽층(41)을 얻을 수 있다. 또한, 장벽층(41)을 형성할 때 웰층(42)의 소실이 억제되어, 발광 효율이 개선된다. 또한, 소자 특성의 편차가 저감된다.

또한, 웰층(42)과 제2 층 BL2 사이에 제1 층 BL1이 배치됨으로써, 웰층(42)에서 발생할 수 있는 결함과 In 상 분리가 억제되어, 웰층의 결정 품질이 개선된다.

또한, 반도체 발광 소자(120)에서는 웰층(42) 내에서의 캐리어의 구속 효과가 향상된다.

그리고, 제3 층 BL3이 고온에서 형성됨으로써 결정 품질이 개선되며, 이는 표면 평탄성이 양호한 장벽층(41)을 얻을 수 있게 한다. 그 결과, 장벽층(41)과 웰층(42) 간의 계면 급준성이 개선되어, 발광 효율이 더욱 개선된다.

제1 비교예에서의 발광 출력이 제1 실시 형태보다 낮은 이유는 제3 층 BL3의 형성시 웰층(42)이 부분적으로 소실되기 때문인 것으로 파악된다. 또한, 장벽층(41)에 형성된 피트들에 의해 야기되는 비정상적 성장으로 인해 고온에서 p형 반도체층(50)을 형성할 때 활성층(발광층(40))이 열 열화된다. 이에 따라, 발광 피크가 넓어짐이 관찰된다. 이는 발광 출력이 저하되는 원인인 것으로 파악된다.

제2 비교예의 발광 출력은 제1 비교예보다 개선되어 있다. 이는, Al_0.005Ga_0.995N으로 이루어진 제2 층 BL2를 배치함으로써 웰층의 소실이 억제되어, 균일한 웰층을 얻을 수 있기 때문이다.

그러나, 제2 비교예의 발광 출력은 제1 실시 형태보다 낮다. 제2 비교예에서는, 제2 층 BL2와 웰층(42)이 서로 직접 접하므로, 제2 층 BL2와 웰층(42) 간의 격자 부정합이 크다. 그 결과, 제2 비교예에서는 웰층(42)에서의 왜곡과 결함이 증가하기 쉽다. 이는 제1 실시 형태에 비해 제2 비교예에서 결정 품질이 불량하고 발광 출력이 낮은 이유인 것으로 파악된다.

제3 비교예에서의 출력은 제1 비교예에 비해 낮다. 이는 두꺼운 제1 층 BL1로 인해 제2 층 BL2에서의 충분한 평탄화 효과를 얻기 힘들고 이에 따라 고온에서 p형 반도체층(50)을 형성할 때 발광층(40)이 열화되기 때문인 것으로 파악된다.

제4 비교예의 출력은 제1 비교예보다 낮다. 제2 층 BL2의 Al 조성비 x가 0.1보다 큰 경우, 과잉 공급된 Al에 의해 제2 층 BL2의 표면 평탄성이 열화되어, 효율이 저하된다. 제4 비교예에서는, Al 조성비가 과도하게 높음으로써, 제2 층 BL2의 표면 평탄성이 열화된다. 이는 장벽층(41)의 결정 품질이 열화되는 이유인 것으로 파악된다. 또한, 웰층(42)에서의 왜곡과 결함 증가가 출력 저하의 이유인 것으로 파악된다.

대조적으로, 제1 실시 형태에 따른 반도체 발광 소자(120)에서는, 막 두께가 균일한 웰층(42)이 형성되고, 장벽층(41)에서의 결함 형성이 억제된다. 이는 전술한 어느 비교예보다도 발광 출력(발광 효율)을 개선한다. 또한, 균일한 웰층(42)을 형성함으로써, 반도체 발광 소자(120)의 수율도 증가한다.

(제2 실시 형태)

본 발명의 제2 실시 형태는 반도체 발광 소자의 제조 방법이다.

본 제조 방법은 반도체 발광 소자를 제조하기 위한 방법으로서, 반도체 발광 소자는, 질화물 반도체를 포함하는 n형 반도체층(20)과, 질화물 반도체를 포함하는 p형 반도체층(50)과, n형 반도체층(20)과 p형 반도체층(50) 사이에 배치되고 질화물 반도체를 포함하는 복수의 장벽층(41)과, 복수의 장벽층(41) 중 인접하는 두 개 사이에 배치되고 장벽층(41)의 밴드갭 에너지보다 작은 밴드갭 에너지를 각각 갖는 웰층들(42)을 포함한다.

도 9는 제2 실시 형태에 따른 반도체 발광 소자의 제조 방법을 예시하는 흐름도이다.

도 9에 도시한 바와 같이, 이 제조 방법은 이하의 단계들을 포함하는 장벽층(41)의 형성 단계를 포함한다.

장벽층(41)의 형성 단계는, 웰층(42) 상에 제1 층 BL1을 형성하는 단계(스텝 S110)와, 제1 층 BL1 상에 Al_xGa_{1 -x}N(0<x≤0.05)을 포함하고 제1 층 BL1보다 밴드갭 에너지가 큰 제2 층 BL2를 형성하는 단계(스텝 S120)와, 승온하는 단계(스텝 S130)와, 제2 층 BL2 상에, 제2 층 BL2의 밴드갭 에너지보다 작은 밴드갭 에너지를 갖고 제1 층 BL1과 제2 층 BL2의 총 두께 이상의 두께를 갖는 제3 층 BL3을, 제1 층 BL1의 형성 온도 및 제2 층 BL2의 형성 온도보다 높은 온도에서 형성하는 단계(스텝 S140)를 포함한다.

여기서, 스텝 S110 및 스텝 S120에서, 제1 층 BL1 및 제2 층 BL2의 성장 온도는 예를 들어 600℃ 내지 1000℃이다.

스텝 S140에서, 제3 층 BL3의 성장 온도는 제1 층 BL1 및 제2 층 BL2의 성장 온도보다 높고, 예를 들어 700℃ 내지 1000℃이다.

제3 층 BL3 및 제1 층 BL1과 제2 층 BL2 간의 성장 온도와 원료 가스가 다른 경우에는, 스텝 S130에서 성장 조건들을 변경하는 것이 가능하다.

또한, 각 단계의 사이에는 성장 중단 수단을 배치하여도 된다. 즉, 예를 들어, V족 원료 가스만이 도입되는 기간을 도입해도 된다. 이 성장 중단 수단을 도입함으로써, 장벽층들 BL 간의 계면 급준성이 개선된다.

V족 원료 가스로는 예를 들어 NH₃ 가스를 이용할 수 있다.

한편, III족 원료 가스로는, 예를 들어, Ga(CH₃)₃과 Ga(C₂H₅)₃ 등의 유기 금속 Ga 화합물 가스 및 In(CH₃)₃과 In(C₂H₅)₃ 등의 유기 금속 In 화합물 가스를 이용할 수 있다. 또한, 장벽층 BL 및 웰층 WL이 Al을 포함하는 경우에는, III족 원료로서, 예를 들어, Al(CH₃)₃과 Al(C₂H₅)₃ 등의 유기 금속 Al 화합물 가스를 이용할 수 있다.

본 실시 형태에 따른 반도체 발광 소자의 제조 방법은 발광 효율을 개선한 반도체 발광 소자를 제조할 수 있다.

상기에서는 웰층들(42)을 개재한 다수 세트의 장벽층들(41)을 포함하는 MQW 구성을 발광층(40)이 갖는 일례를 설명하고 있지만, 발광층(40)은 웰층들(42)을 개재한 한 세트의 장벽층들(41)을 포함하는 SQW(Single Quantum Well) 구조를 가져도 된다.

또한, 본 실시 형태에 따른 반도체 발광 소자 및 그 제조 방법은, 자색, 청-자색, 청색 또는 녹색 LED 뿐만 아니라 자색, 청-자색, 청색 또는 녹색 레이저 다이오드(LD)에도 적용될 수 있다.

본 명세서에서, "질화물 반도체"는 조성비 x, y, z가 각각의 범위 내에서 변화되는 화학식 B_xIn_yAl_zGa_{1 -x-y- z}N(0≤x≤1, 0≤y≤1, 0≤z≤1, x+y+z≤1)의 모든 조성의 반도체를 포함하는 것이다. 또한, "질화물 반도체"는 위 화학식에서 N(질소) 이외의 V족 원소들, 도전형 등의 각종 물성을 제어하기 위해 첨가되는 각종 원소들 및 의도하지 않고 포함되는 각종 원소들을 더 포함한다.

이상, 구체적인 예들을 참조하면서 본 발명의 실시 형태를 설명하였다. 그러나, 본 발명은 이러한 구체적인 예들로 한정되지 않는다. 예를 들어, 반도체 발광 소자에 포함되는 n형 반도체층, p형 반도체층, 발광층, 웰층, 장벽층, 전극, 기판, 버퍼층 각 요소가 구체적인 구성의, 형상, 크기, 재질, 배치 관계 등에 관하여 당업자가 각종 변경을 가한 것도 본 발명의 범위에 포함된다.

또한, 각 구체예 중 임의의 두 개 이상의 요소를 기술적으로 가능한 범위에서 조합한 것도, 본 발명의 요지를 포함하는 한 본 발명의 범위에 포함된다.

그 외, 본 발명의 실시 형태로서 상술한 반도체 발광 소자를 기초로 하고, 당업자가 적절히 설계 변경해서 실시할 수 있는 모든 반도체 발광 소자도, 본 발명의 요지를 포함하는 한, 본 발명의 범위에 속한다.

그 외, 본 발명의 사상의 범주에 있어서, 당업자라면 각종 변경예 및 수정 예에 상도할 수 있는 것이며, 그것들의 변경 예 및 수정 예에 대해서도 본 발명의 범위에 속하는 것이라고 이해된다.

소정의 실시 형태들을 설명하였지만, 이러한 실시 형태들은 예로서 제시되었을 뿐이며, 본 발명의 범위를 한정하려는 것은 아니다. 실제로, 본 명세서에서 설명하는 신규한 실시 형태들은 다양한 다른 형태로 구체화되어도 되고, 또한, 본 발명의 사상으로부터 벗어나지 않고 본 명세서에서 설명하는 실시 형태들의 형태에 있어서 다양한 생략, 대체 및 변경을 행해도 된다. 청구범위 및 그 등가물은 이러한 형태나 수정을 본 발명의 사상과 범위 내에 있도록 포함하려는 것이다.

30: 초격자층
40: 발광층
41: 장벽층
42: 웰층
50: 반도체층

Claims (20)

1. 질화물 반도체를 포함하는 n형 반도체층과,
   질화물 반도체를 포함하는 p형 반도체층과,
   상기 n형 반도체층과 상기 p형 반도체층 사이에 배치되고 질화물 반도체를 포함하는 복수의 장벽층과, 상기 복수의 장벽층 사이에 배치되고 상기 장벽층들의 밴드갭 에너지보다 작은 밴드갭 에너지를 갖고 InGaN을 포함하는 웰(well)층을 포함하는 발광층을 포함하고,
   상기 복수의 장벽층 중 적어도 하나는
   제1 층과,
   상기 p형 반도체층에 상기 제1 층보다 가깝게 배치된 제2 층과,
   상기 p형 반도체층에 상기 제2 층보다 가깝게 배치된 제3 층을 포함하고,
   상기 제2 층은 Al_xGa_1-xN(0<x≤0.05)을 포함하고, x는 III족 원소들 중 Al의 원자비이고,
   상기 제2 층의 밴드갭 에너지는 상기 제1 층의 밴드갭 에너지와 상기 제3 층의 밴드갭 에너지보다 크고,
   상기 제1 층과 상기 제2 층의 총 두께는 상기 제3 층의 두께 이하인, 반도체 발광 소자.
2. 제1항에 있어서,
   상기 제1 층은 상기 웰층과 접하는, 반도체 발광 소자.
3. 제1항에 있어서,
   상기 제1 층은 In을 포함하는, 반도체 발광 소자.
4. 제1항에 있어서,
   상기 제1 층은 Al_y1In_z1Ga_{1 - y1 - z1}N(0≤y1≤1, 0≤z1≤1, 0≤y1+z1≤1)을 포함하고, y1은 III족 원소들 중 Al의 원자비이고 z1은 III족 원소들 중 In의 원자비이며,
   상기 제3 층은 Al_y2In_z2Ga_{1 - y2 - z2}N(0≤y2≤1, 0≤z2≤1, 0≤y2+z2≤1)을 포함하고, y2는 III족 원소들 중 Al의 원자비이고 z2는 III족 원소들 중 In의 원자비인, 반도체 발광 소자.
5. 제1항에 있어서,
   상기 제1 층의 두께는 원자 하나 크기의 두께 이상 5nm 이하이고,
   상기 제2 층의 두께는 원자 하나 크기의 두께 이상 5nm 이하인, 반도체 발광 소자.
6. 제3항에 있어서,
   상기 제1 층의 조성은 상기 제3 층의 조성과 같은, 반도체 발광 소자.
7. 제3항에 있어서,
   상기 제1 층의 조성은 상기 제3 층의 조성과 다른, 반도체 발광 소자.
8. 제1항에 있어서,
   상기 발광층은 웰층들이 구비된 다중 양자 웰 구조(multiple quantum well structure)를 갖는, 반도체 발광 소자.
9. 제1항에 있어서,
   상기 발광층은 단일의 상기 웰층이 구비된 단일 양자 웰 구조를 갖는, 반도체 발광 소자.
10. 제1항에 있어서,
    상기 n형 반도체층과 상기 발광층 사이에 배치된 초격자층을 더 포함하는, 반도체 발광 소자.
11. 제10항에 있어서,
    상기 초격자층은 교대로 적층된 복수의 InGaN층과 복수의 GaN층을 포함하는, 반도체 발광 소자.
12. 기판과,
    질화물 반도체를 포함하는 n형 반도체층과,
    질화물 반도체를 포함하는 p형 반도체층과,
    상기 n형 반도체층과 상기 p형 반도체층 사이에 배치되고 질화물 반도체를 포함하는 복수의 장벽층과, 상기 복수의 장벽층 사이에 배치되고 상기 장벽층들의 밴드갭 에너지보다 작은 밴드갭 에너지를 갖고 InGaN을 포함하는 웰층을 포함하는 발광층을 포함하고,
    상기 복수의 장벽층 중 적어도 하나는
    제1 층과,
    상기 p형 반도체층에 상기 제1 층보다 가깝게 배치된 제2 층과,
    상기 p형 반도체층에 상기 제2 층보다 가깝게 배치된 제3 층을 포함하고,
    상기 제2 층은 Al_xGa_{1 -x}N(0<x≤0.05)을 포함하고, x는 III족 원소들 중 Al의 원자비이고,
    상기 제2 층의 밴드갭 에너지는 상기 제1 층의 밴드갭 에너지와 상기 제3 층의 밴드갭 에너지보다 크고,
    상기 제1 층과 상기 제2 층의 총 두께는 상기 제3 층의 두께 이하인, 반도체 발광 소자.
13. 제12항에 있어서,
    상기 제1 층은 상기 웰층과 접하는, 반도체 발광 소자.
14. 제12항에 있어서,
    상기 제1 층은 Al_y1In_z1Ga_{1 - y1 - z1}N(0≤y1≤1, 0≤z1≤1, 0≤y1+z1≤1)을 포함하고, y1은 III족 원소들 중 Al의 원자비이고 z1은 III족 원소들 중 In의 원자비이며,
    상기 제3 층은 Al_y2In_z2Ga_{1 - y2 - z2}N(0≤y2≤1, 0≤z2≤1, 0≤y2+z2≤1)을 포함하고, y2는 III족 원소들 중 Al의 원자비이고 z2는 III족 원소들 중 In의 원자비인, 반도체 발광 소자.
15. 제12항에 있어서,
    상기 제1 층의 두께는 원자 하나 크기의 두께 이상 5nm 이하이고,
    상기 제2 층의 두께는 원자 하나 크기의 두께 이상 5nm 이하인, 반도체 발광 소자.
16. 질화물 반도체를 포함하는 n형 반도체층과, 질화물 반도체를 포함하는 p형 반도체층과, 상기 n형 반도체층과 상기 p형 반도체층 사이에 배치되고 질화물 반도체를 포함하는 복수의 장벽층과, 상기 복수의 장벽층 사이에 배치되고 상기 장벽층들의 밴드갭 에너지보다 작은 밴드갭 에너지를 갖고 InGaN을 포함하는 웰층을 포함하는 반도체 발광 소자를 제조하는 방법으로서,
    상기 장벽층들 중 적어도 하나를 형성하는 단계를 포함하고,
    상기 장벽층들을 형성하는 단계는
    상기 웰층 상에 제1 층을 형성하는 단계와,
    Al_xGa_{1 -x}N(0<x≤0.05) - x는 III족 원소들 중 Al의 원자비임 - 을 포함하고 상기 제1 층의 밴드갭 에너지보다 큰 밴드갭 에너지를 갖는 제2 층을 상기 제1 층 상에 형성하는 단계와,
    상기 제2 층의 밴드갭 에너지보다 작은 밴드갭 에너지를 갖고 상기 제1 층과 상기 제2 층의 총 두께 이상의 두께를 갖는 제3 층을, 상기 제1 층과 상기 제2 층을 형성하기 위한 온도보다 높은 온도에서 상기 제2 층 상에 형성하는 단계
    를 포함하는, 반도체 발광 소자의 제조 방법.
17. 제16항에 있어서,
    상기 제1 층을 형성하는 단계는 상기 웰층에 접하는 상기 제1 층을 형성하는 단계를 포함하는, 반도체 발광 소자의 제조 방법.
18. 제16항에 있어서,
    상기 제1 층은 Al_y1In_z1Ga_{1 - y1 - z1}N(0≤y1≤1, 0≤z1≤1, 0≤y1+z1≤1)을 포함하고, y1은 III족 원소들 중 Al의 원자비이고 z1은 III족 원소들 중 In의 원자비이며,
    상기 제3 층은 Al_y2In_z2Ga_{1 - y2 - z2}N(0≤y2≤1, 0≤z2≤1, 0≤y2+z2≤1)을 포함하고, y2는 III족 원소들 중 Al의 원자비이고 z2는 III족 원소들 중 In의 원자비인, 반도체 발광 소자의 제조 방법.
19. 제16항에 있어서,
    상기 제1 층의 두께는 원자 하나 크기 이상 5nm 이하이고,
    상기 제2 층의 두께는 원자 하나 크기 이상 5nm 이하인, 반도체 발광 소자의 제조 방법.
20. 제16항에 있어서,
    상기 장벽층들 중 적어도 하나를 형성하는 단계는 상기 n형 반도체층 상에 배치된 초격자층 상에 형성된 상기 웰층 상에서 수행되는, 반도체 발광 소자의 제조 방법.

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