JP2015060978A - 半導体発光素子及びその製造方法 - Google Patents

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Abstract

【課題】高効率の半導体発光素子及びその製造方法を提供すること。【解決手段】実施形態に係る半導体発光素子は、窒化物半導体を含むｎ形の第１半導体層と、窒化物半導体を含むｐ形の第２半導体層と、発光部と、を含む。発光部は、第１半導体層と第２半導体層との間に設けられる。発光部は、交互に積層された複数の井戸層と複数の障壁層とを含む。複数の障壁層は、第１半導体層から第２半導体層に向かう第１方向に第１層目障壁層から第（ｊ＋１）層目（ｊは３以上の整数）障壁層を有する。複数の障壁層のうち第２層目障壁層から第（ｊ−１）層目障壁層までの少なくとも１層を特定障壁層として、特定障壁層と、特定障壁層の第２半導体層側の井戸層との界面と、に含まれるミスフィット転位の密度である第１密度は、第（ｊ）層目障壁層と、第（ｊ）層目障壁層の第２半導体層側の井戸層との界面と、に含まれるミスフィット転位の密度である第２密度よりも高い。【選択図】図１

Description

本発明の実施形態は、半導体発光素子及びその製造方法に関する。
窒化ガリウム（ＧａＮ）などの窒化物系III−Ｖ族化合物半導体は、発光ダイオード（ＬＥＤ：Light Emitting Diode）やレーザダイオード（ＬＤ：Laser Diode）などの半導体発光素子に応用されている。このような半導体発光素子において効率の向上が求められている。
特開２００１−３０８４６４号公報
本発明の実施形態は、高効率の半導体発光素子及びその製造方法を提供する。
実施形態に係る半導体発光素子は、第１半導体層と、第２半導体層と、発光部と、を含む。
前記第１半導体層は、窒化物半導体を含むｎ形の半導体層である。
前記第２半導体層は、窒化物半導体を含むｐ形の半導体層である。
前記発光部は、前記第１半導体層と前記第２半導体層との間に設けられる。前記発光部は、交互に積層された複数の井戸層と複数の障壁層とを含む。
前記複数の障壁層は、前記第１半導体層から前記第２半導体層に向かう第１方向に第１層目障壁層から第（ｊ＋１）層目（ｊは３以上の整数）障壁層を有する。
前記複数の障壁層のうち第２層目障壁層から第（ｊ−１）層目障壁層までの少なくとも１層を特定障壁層として、前記特定障壁層と、前記特定障壁層の前記第２半導体層側の井戸層との界面と、に含まれるミスフィット転位の密度である第１密度は、第（ｊ）層目障壁層と、前記第（ｊ）層目障壁層の前記第２半導体層側の井戸層との界面と、に含まれるミスフィット転位の密度である第２密度よりも高い。
図１（ａ）及び図１（ｂ）は、第１の実施形態に係る半導体発光素子を例示する模式的断面図である。 図２（ａ）及び（ｂ）は、ミスフィット転位について例示する図である。 図３は、線欠陥を例示する模式図である。 図４は、発光部のミスフィット転位の状態を例示する模式図である。 図５（ａ）〜図５（ｅ）は、発光部の状態について例示する模式図である。 図６は、第２の実施形態に係る半導体発光素子の製造方法を例示するフローチャートである。 図７（ａ）〜図７（ｆ）は、ミスフィット転位の密度を例示する図である。 図８（ａ）〜図８（ｄ）は、発光部を例示する模式図である。
以下、本発明の実施形態を図に基づき説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１の実施形態）
図１（ａ）及び図１（ｂ）は、第１の実施形態に係る半導体発光素子を例示する模式的断面図である。
図１（ｂ）は、図１（ａ）の一部を例示している。
図１（ａ）に表したように、本実施形態に係る半導体発光素子１１０は、第１半導体層１０と、第２半導体層２０と、発光部３０と、を含む。発光部３０は、第１半導体層１０と第２半導体層２０との間に設けられる。第１半導体層１０は、窒化物半導体を含む。第１半導体層１０の導電形は、ｎ形である。第２半導体層２０は、窒化物半導体を含む。第２半導体層２０の導電形は、ｐ形である。
この例では、基板５の上に、バッファ層６が設けられ、バッファ層６の上に、第１半導体層１０、多層構造体４０、発光部３０及び第２半導体層２０が設けられている。
基板５には、例えば、Ｓｉが用いられる。基板には、例えば、ＧａＮ、ＳｉＣまたはＺｎＯなどの基板を用いても良い。
バッファ層６には、例えば、ＡｌＮ層、ＡｌＧａＮ層及びＧａＮ層の少なくともいずれか、または、これらの層を含む積層膜が用いられる。
第１半導体層１０は、例えば、ｎ形不純物を含む。ｎ形不純物として、例えば、Ｓｉが用いられる。ｎ形不純物として、例えば、Ｇｅ、及びＳｎなどを用いても良い。
この例では、第１半導体層１０は、第１ｎ側層１１と、第２ｎ側層１２と、を含む。第１ｎ側層１１は、第２ｎ側層１２と発光部３０との間（この例では第２ｎ側層１２と多層構造体４０との間）に配置される。
第１ｎ側層１１は、例えば、ｎ側コンタクト層である。第１ｎ側層１１には、例えば、ｎ形ＧａＮが用いられる。第２ｎ側層１２には、ＧａＮが用いられる。第１ｎ側層１１における不純物濃度は、第２ｎ側層１２における不純物濃度よりも高い。
第２半導体層２０は、例えば、ｐ形不純物を含む。ｐ形不純物として、例えば、Ｍｇが用いられる。ｐ形不純物として、例えば、Ｚｎなどを用いても良い。
この例では、第２半導体層２０は、第１ｐ側層２１、第２ｐ側層２２、第３ｐ側層２３及び第４ｐ側層２４を含む。第１ｐ側層２１と発光部３０との間に、第２ｐ側層２２が設けられる。第２ｐ側層２２と発光部３０との間に第３ｐ側層２３が設けられる。第３ｐ側層２３と発光部３０との間に第４ｐ側層２４が設けられる。
第１ｐ側層２１は、例えば、ｐ側コンタクト層である。第１ｐ側層２１には、高不純物濃度のｐ形ＧａＮが用いられる。第２ｐ側層２２には、ｐ形ＧａＮが用いられる。第１ｐ側層２１における不純物濃度は、第２ｐ側層２２における不純物濃度よりも高い。第３ｐ側層２３には、例えば、ｐ形ＡｌＧａＮが用いられる。第３ｐ側層２３は、例えば、電子オーバーフロー抑制層として機能する。第４ｐ側層２４には、例えば、ＡｌＧａＮが用いられる。
第１半導体層１０から第２半導体層２０に向かう方向をＺ軸方向（積層方向）とする。
多層構造体４０は、互いに積層された複数の第１層（図示しない）及び複数の第２層（図示しない）が用いられる。第１層と第２層とは、Ｚ軸方向に沿って互いに積層される。第１層には、例えば、ＧａＮが用いられ、第２層には、例えばＩｎＧａＮが用いられる。多層構造体４０は、例えば超格子層である。多層構造体４０は、必要に応じて設けられ、省略しても良い。
この例では、第１電極７０と第２電極８０とがさらに設けられる。第１電極７０は、第１半導体層１０に電気的に接続される。第２電極８０は、第２半導体層２０に電気的に接続される。
この例では、第２半導体層２０、発光部３０及び多層構造体４０に溝が形成され、溝の底面において、第１ｎ側層１１に、第１電極７０が接続される。すなわち、第１半導体層１０（第１ｎ側層１１）は、第１部分１０ａと、第２部分１０ｂと、を含む。第２部分１０ｂは、Ｚ軸方向（積層方向）に対して交差する面内で、第１部分１０ａと並ぶ。第１電極７０は、第１部分１０ａと接続される。第２部分１０ｂと第２半導体層２０との間に、発光部３０が設けられる。
第１電極７０には、例えば、Ｔｉ膜／Ｐｔ膜／Ａｕ膜の積層膜が用いられる。Ｔｉ膜の厚さは、例えば、０．０５μｍである。Ｐｔ膜の厚さは、例えば０．０５μｍである。Ａｕ膜の厚さは、例えば１．０μｍである。
この例では、第２電極８０は、第１導電部８１と第２導電部８２とを含む。第２導電部８２は、第１導電部８１と第２半導体層２０との間に設けられる。第２導電部８２は、第２半導体層２０に接している。第２導電部８２には、例えば、光透過性の導電材料が用いられる。第２導電部８２には、例えば、Ｉｎ、Ｓｎ、Ｚｎ及びＴｉよりなる群から選択された少なくともいずれかの元素を含む酸化物が用いられる。第２導電部８２には、例えば、ＩＴＯ（Indium Tin Oxide）などが用いられる。第２導電部８２の厚さは、例えば０．２μｍである。
第１導電部８１は、第２導電部８２に電気的に接続される。第１導電部８１は、第２導電部８２の一部の上に設けられる。第１導電部８１には、例えば、Ｎｉ膜／Ａｕ膜の積層膜が用いられる。Ｎｉ膜の厚さは、例えば、０．０５μｍである。Ａｕ膜の厚さは、例えば１．０μｍである。
第１電極７０と第２電極８０との間に電圧を印加することで、第１半導体層１０及び第２半導体層２０を介して、発光部３０に電流が流れる。これにより、発光部３０から光が放出される。放出される光のピーク波長は、例えば、３７０ナノメートル（ｎｍ）以上６５０ｎｍ以下である。半導体発光素子１１０は、例えば、ＬＥＤである。半導体発光素子１１０の平面視のサイズ（Ｚ方向にみたサイズ）は、例えば縦３００μｍ以上２０００μｍ以下、横３００μｍ以上２０００μｍ以下である。
この例では、発光部３０から放出された光は、第２半導体層２０の側（第２電極８０の側）から主に外部に出射する。すなわち、第２半導体層２０の側が、光出射面となる。
例えば、発光部３０から放出された光は、第１半導体層１０の側から主に外部に出射しても良い。すなわち、第１半導体層１０の側が、光出射面となっても良い。
例えば、基板５の上に、バッファ層６、第１半導体層１０、多層構造体４０、発光部３０及び第２半導体層２０が、形成される。この形成は、エピタキシャル成長による。エピタキシャル成長には、例えば、有機金属気相成長法（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）、または、分子線エピタキシー法（ＭＢＥ：Molecular Beam Epitaxy）、または、ハライド気相成長(ＨＶＰＥ)法などが用いられる。これらの層の形成の後に、基板５が除去されても良い。
図１（ｂ）に表したように、発光部３０は、交互に積層された、複数の井戸層３２と、複数の障壁層３１と、を含む。複数の井戸層３２と、複数の障壁層３１と、はＺ軸方向（積層方向）に沿って、交互に配置される。発光部３０は、多重量子井戸（ＭＱＷ:Multi Quantum Well）構成を有する。
井戸層３２のバンドギャップエネルギーは、複数の障壁層３１のバンドギャップエネルギーよりも小さい。井戸層３２の厚さは、例えば、障壁層３１の厚さよりも厚い。井戸層３２の厚さは、例えば２ｎｍ以上６ｎｍ以下である。障壁層３１の厚さは、例えば、２ｎｍ以上１０以下である。
井戸層３２は、例えば、ＩｎｗＧａ１−ｗＮ（０＜ｗ＜１）を含む。障壁層３１は、例えば、ＩｎｂＧａ１−ｂＮ（０≦ｂ＜１、ｂ＜ｗ）を含む。井戸層３２は、例えば、ＩｎＧａＮを含む。障壁層３１は、例えば、ＧａＮを含む。例えば、障壁層３１はＩｎを実質的に含まない。障壁層３１がＩｎを含む場合は、障壁層３１におけるＩｎ組成比は、井戸層３２におけるＩｎ組成比よりも低い。
例えば、発光部３０は、（ｊ＋１）個の障壁層３１と、ｊ個の井戸層３２と、を含む（ｊは、３以上の整数）。第（ｉ＋１）障壁層ＢＬ（ｉ＋１）は、第ｉ障壁層ＢＬｉと第２半導体層２０との間に配置される（ｉは、１以上（ｊ−１）以下の整数）。第（ｉ＋１）井戸層ＷＬ（ｉ＋１）は、第ｉ井戸層ＷＬｉと第２半導体層２０との間に配置される。第１障壁層ＢＬ１は、第１半導体層１０と第１井戸層ＷＬ１との間に設けられる。第ｊ井戸層ＷＬｊは、第ｊ障壁層ＢＬｊと第（ｊ＋１）障壁層ＢＬ（ｊ＋１）との間に設けられる。第（ｊ＋１）障壁層ＢＬ（ｊ＋１）は、第ｊ井戸層ＷＬｊと第２半導体層２０との間に設けられる。
図１（ｂ）に表したように、複数の井戸層３２は、第１ｐ側井戸層３２ａと、第２ｐ側井戸層３２ｂと、を含む。第１ｐ側井戸層３２ａは、複数の井戸層３２のなかで、第２半導体層２０に最も近い。第２ｐ側井戸層３２ｂは、複数の井戸層３２の中で、第２半導体層２０に２番目に近い。複数の井戸層３２は、第３井戸層３２ｃをさらに含んでも良い。第３井戸層３２ｃは、複数の井戸層３２のなかで、第２半導体層２０に３番目に近い。
第１ｐ側井戸３２ａは、第ｊ井戸層ＷＬｊに対応する。第２ｐ側井戸層３２ｂは、第（ｊ−１）井戸層ＷＬ（ｊ−１）に対応する。第３ｐ側井戸層３２ｃは、第（ｊ−２）井戸層ＷＬ（ｊ−２）に対応する。第１井戸層ＷＬ１は、第２半導体層２０にｊ番目に近い。第１井戸層ＷＬ１は、複数の井戸層３２のうちで第１半導体層１０に最も近い。第１井戸層ＷＬ１は、例えば、ｎ側井戸層３２ｎに対応する。
図１（ｂ）に表したように、複数の障壁層３１は、第１ｐ側障壁層３１ａと、第２ｐ側障壁層３１ｂと、を含む。第１ｐ側障壁層３１ａは、複数の障壁層３１のなかで、第２半導体層２０に最も近い。第２ｐ側障壁層３１ｂは、複数の障壁層３１の中で、第２半導体層２０に２番目に近い。複数の障壁層３１は、第３障壁層３１ｃ及び第４障壁層３１ｄをさらに含む。第３障壁層３１ｃは、複数の障壁層３１のなかで、第２半導体層２０に３番目に近い。第４障壁層３１ｄは、複数の障壁層３１のなかで、第２半導体層２０に４番目に近い。
第１ｐ側障壁層３１ａは、第ｊ障壁層ＢＬ(ｊ＋１)に対応する。第２ｐ側障壁層３１ｂは、第（ｊ）障壁層ＢＬ（ｊ）に対応する。第３ｐ側障壁層３１ｃは、第（ｊ−１）障壁層ＢＬ（ｊ−１）に対応する。第４ｐ側障壁層３１ｄは、第（ｊ−２）障壁層ＢＬ（ｊ−２）に対応する。第１障壁層ＢＬ(ｊ＋１)は、第２半導体層２０に最も近い。第１障壁層ＢＬ１は、複数の障壁層３１のうちで第１半導体層１０に最も近い。第１障壁層ＢＬ１は、例えば、ｎ側障壁層３１ｎに対応する。
本実施形態においては、複数の障壁層３１のうち、第２障壁層ＢＬ２から第（ｊ−１）障壁層ＢＬ（ｊ−１）までの少なくとも１層を特定障壁層ＢＬ（ｋ）とする。ｋは、２≦ｋ≦（ｊ−１）を満たす整数である。そして、特定障壁層ＢＬ（ｋ）と、特定障壁層ＢＬ（ｋ）の第２半導体層２０側の井戸層との界面と、にミスフィット転位を集中的に存在させる。
本実施形態では、特定障壁層ＢＬ（ｋ）と、特定障壁層ＢＬ（ｋ）の第２半導体層２０側の井戸層との界面と、に含まれるミスフィット転位の密度を第１密度とする。また、第（ｊ）障壁層ＢＬ（ｊ）と、第（ｊ）障壁層ＢＬ（ｊ）の第２半導体層２０側の井戸層との界面と、に含まれるミスフィット転位の密度を第２密度とする。本実施形態では、第１密度を第２密度よりも高くする。第１密度は、第２密度の例えば１．５倍以上である。これにより、実際に発光する第２半導体層２０に最も近い第ｊ井戸層ＷＬｊとその近傍にかかる歪みを低減し、かつ結晶性も維持された発光効率の高い半導体発光素子１１０が提供される。
図２（ａ）及び（ｂ）は、ミスフィット転位について例示する図である。
図２（ａ）には、ミスフィット転位を実際に観測した透過型電子顕微鏡（ＴＥＭ：Transmission Electron Microscope）の像が表される。図２（ｂ）には、図２（ａ）に表したＴＥＭの格子像を高速フーリエ変換し、これを逆フーリエ変換して、（０−１−１０）格子面の並びのみを見た解析像が表される。
図２（ｂ）の○印で囲った部分は、格子面の並びに連続性が無く、バーガース回路内に格子の本数のずれが発生した領域のことを指している。図２（ｂ）に示す実線の○印は、Ｚ方向に格子の本数が増加する領域を示し、破線の○印は、Ｚ方向に格子の本数が減少する領域を示している。ここで、転位及び欠陥には、「ミスフィット転位」、「刃状転位」及び「積層欠陥」などが挙げられる。これらの転位・欠陥が発光部３０内の特定の領域に存在すると、その領域において結晶の並びのコヒーレント性が失われ、その領域での格子定数が緩和する。
ミスフィット転位については、例えば、前田康二、竹内伸著「結晶欠陥の物理」裳華房出版、２０１１年６月２０日、ｐ．１９５−ｐ．１９９に記載されている。
ミスフィット転位のサイズは、刃状転位や螺旋転位といった線欠陥のサイズとは異なる。
図３は、線欠陥を例示する模式図である。
図３に表したように、線欠陥ＬＤＦは、５０ｎｍを超える長さを有する。一方、ミスフィット転位のサイズは、例えば、障壁層３１や井戸層３２の各層内に収まるサイズである。
一例として、井戸層数がｊ＝８で、ｋ＝５の障壁層ＢＬ(５)を特定障壁層とした場合について説明する。
図４は、発光部のミスフィット転位の状態を例示する模式図である。
図４では、ミスフィット転位がＴ型及び逆Ｔ型の印で表される。図４に示すＴ型の印は、Ｚ方向に格子の本数が減少する領域を示し、逆Ｔ型の印は、Ｚ方向に格子の本数が増加する領域を示している。図４に表したように、この例においては、障壁層ＢＬ（５）にミスフィット転位が集中している。
図５（ａ）〜図５（ｅ）は、発光部の状態について例示する模式図である。
図５（ａ）には、発光部におけるＺ方向の歪の大きさが表される。図５（ａ）の縦軸は、歪の大きさを表す。歪の値において「正」は圧縮応力を表し、「負」は引っ張り応力を表す。図５（ａ）の横軸は、Ｚ方向の位置を表す。
図５（ｂ）には、発光部における伝導帯のエネルギーが表される。図５（ｃ）には、発光部における価電子帯のエネルギーが表される。図５（ｂ）及び図５（ｃ）の縦軸はエネルギー（ｅＶ）、横軸はＺ方向の位置を表す。
図５（ｄ）には、発光部における電子密度が表される。図５（ｅ）には、発光部における正孔密度が表される。図５（ｂ）及び図５（ｃ）の縦軸は密度（個／ｃｍ３）、横軸はＺ方向の位置を表す。図５（ｂ）〜図５（ｅ）には、発光部に３．２Ｖの外部電界を印加した場合のそれぞれの状態が表される。
図５（ａ）〜図５（ｅ）のいずれについても、障壁層ＢＬ（５）を特定障壁層とした場合の状態が実線Ｓ１で表され、特定障壁層を有しない場合（発光部３０が全てコヒーレントな場合）の状態が破線Ｓ２で表される。
図５（ａ）の実線Ｓ１に表したように、障壁層ＢＬ（５）にミスフィット転位が集中していることで、障壁層ＢＬ（５）から第２半導体層２０側の障壁層ＢＬ（５）〜ＢＬ（９）の歪が緩和する。
また、図５（ｅ）の破線Ｓ２に表したように、ｐ側に最も近い井戸層ＷＬ（８）（第１ｐ側井戸層３２ａ）の正孔密度が最も高く、井戸層ＷＬ３２（７）、ＷＬ３２（６）、…と、ｎ側に近づくにつれて正孔密度が指数関数的に減少していることがわかる。この正孔密度のｐ側井戸層における偏在が、半導体発光素子の効率を低下させる原因となっている。
これに対し、本実施形態のように障壁層ＢＬ（５）を特定障壁層とした場合、図５（ｂ）及び図５（ｃ）の実線Ｓ１に表したように、部分的に歪の緩和させた障壁層ＢＬ(５)を中心に、伝導帯と価電子帯とがともに、破線Ｓ２に対して上に凸の形状を示す。
これにより、電子のｐ側への移動が抑制され、正孔のｎ側への移動が促進される。したがって、図５（ｅ）の実線Ｓ１に表したように、正孔は井戸層ＷＬ（７）や井戸層ＷＬ（６）へも分散する。
すなわち、本実施形態のように障壁層ＢＬ（５）を特定障壁層とすることで、正孔密度のｐ側井戸層における偏在が抑えられ、発光効率向上の効果が得られる。なお、部分的に緩和させた障壁層ＢＬ（５）よりもｐ層側の障壁層ＢＬ（６）〜ＢＬ（９）や井戸層ＷＬ（６）〜ＷＬ（９）は、結晶格子の並びがコヒーレントであり、結晶性は損なわれていない。つまり、半導体発光素子が実際に発光するｐ層側の井戸層ＷＬ（６）〜ＷＬ（８）の欠陥は少なく、このため高い発光効率が維持できる。
図５（ａ）〜図５（ｅ）では、ｋ＝５の障壁層ＢＬ(５)が格子緩和した場合を例として説明したが、２≦ｋ≦（ｊ−１）を満たせば、他の障壁層を特定障壁層として格子緩和した場合でも同様の効果が得られる。また、緩和させる障壁層ＢＬは必ずしも１つである必要は無く、２≦ｋ≦（ｊ−１）を満たす複数の障壁層を特定障壁層として格子緩和していても良い。
格子定数を緩和させてキャリア密度分布を変化させるには、特定の障壁層ＢＬ（ｋ）に５×１０１２/ｃｍ２以上のミスフィット転位の密度が必要であり、より望ましくは７×１０１２/ｃｍ２以上のミスフィット転位の密度が必要である。一方、格子定数を緩和させない障壁層のミスフィット転位の密度は、２×１０/ｃｍ２未満であり、より好ましくは１×１０/ｃｍ２未満である。
また、特定の障壁層ＢＬ（ｋ）にミスフィット転位を生成させる手法としては、後述する層構造の最適化のほか、その特定の障壁層ＢＬ（ｋ）にＩｎやＭｇ、Ｓｉなどの不純物をドープし成長条件を調整することで得られる。
（第２の実施形態）
次に、第２の実施形態に係る半導体発光素子の製造方法について説明する。
図６は、第２の実施形態に係る半導体発光素子の製造方法を例示するフローチャートである。
図６に表したように、本実施形態に係る半導体発光素子の製造方法は、窒化物半導体を含むｎ形の第１半導体層１０を形成する工程（ステップＳ１１０）を含む。
本製造方法は、第１半導体層１０の上に、複数の井戸層３２と複数の障壁層３１とを交互に積層して、複数の井戸層３２と複数の障壁層３１とを含む発光部３０を形成する工程（ステップＳ１２０）をさらに含む。
本製造方法は、発光部３０の上に、窒化物半導体を含むｐ形の第２半導体層２０を形成する工程（ステップＳ１３０）をさらに含む。
本製造方法において、発光部３０を形成する工程（ステップＳ１２０）は、特定障壁層である障壁層ＢＬ（ｋ）と、障壁層ＢＬ（ｋ）の第２半導体層２０側の井戸層の界面と、に含まれるミスフィット転位の密度である第１密度を、第（ｊ）障壁層ＢＬ（ｊ）と、第（ｊ）障壁層ＢＬ（ｊ）の第２半導体層２０側の井戸層との界面と、に含まれるミスフィット転位の密度である第２密度よりも高くする。
次に、具体的な製造方法の一例について説明する。
先ず、例えば、Ｓｉ（１１１）の基板５をＭＯＣＶＤ装置の反応室に導入し、反応室のサセプタ上で約１０７０℃に加熱する。
次に、基板５の主面の上に、１．２μｍの厚さのＡｌを含んだバッファ層６を成長させる。さらに、バッファ層６の上に、第２ｎ側層１２となる、４μｍの厚さのアンドープのＧａＮ層を成長させる。さらに、第２ｎ側層１２の上に、第１ｎ側層１１となる、１μｍの厚さのＳｉドープのＧａＮ層を成長させる。
次に、第１ｎ側層１１の上に、第１層と、第２層と、を交互に積層して、多層構造体４０を形成する。第１層には、ＩｎｘＧａ１−ｘＮ（０≦ｘ＜１）が用いられ、第２層には、ＩｎｙＧａ１−ｙＮ（０＜ｙ＜１、ｘ＜ｙ）が用いられる。第１層と第２層との積層の数（周期）は、例えば３０である。
次に、多層構造体４０の上に、発光部３０を形成する。この例では、障壁層３１と井戸層３２とが交互に８周期積層される。障壁層３１として、厚さが３ｎｍのＧａＮ層が形成される。井戸層３２として、厚さが３．５ｎｍのＩｎＧａＮ層が形成される。井戸層３２におけるＩｎ組成比は、０．１３である。Ｉｎ組成比は、ＩｎｗＧａ１−ｗＮ（０＜ｗ＜１）におけるｗである。
次に、発光部３０の上に、第４ｐ側層２４、第３ｐ側層２３、第２ｐ側層２２及び第１ｐ側層２１を順次形成する。第４ｐ側層２４として、Ａｌの組成比が０．００３で５ｎｍの厚さのＡｌＧａＮ層が形成される。第３ｐ側層２３として、Ａｌの組成比が０．１で１０ｎｍの厚さのＭｇドープＡｌＧａＮ層が形成される。第２ｐ側層２２として、８０ｎｍの厚さのＭｇドープｐ形ＧａＮ層が形成される。第２ｐ側層２２におけるＭｇ濃度は、約２×１０１９／ｃｍ３である。第１ｐ側層２１として、１０ｎｍの厚さの高濃度ＭｇドープＧａＮ層が形成される。第１ｐ側層２１におけるＭｇ濃度は、約１×１０２１/ｃｍ３である。
この後、上記の半導体積層体が成長された基板５が、ＭＯＣＶＤ装置の反応室から取り出される。
次に、半導体積層体の一部をドライエッチングにより除去する。これにより、第１側層１１の一部が露出する。露出した第１ｎ側層１１の上に、Ｔｉ膜／Ｐｔ膜／Ａｕ膜の第１電極７０を形成する。一方、第１ｐ側層２１の上に、第２導電部８２となるＩＴＯ膜を形成する。第２導電部８２の一部の上に、Ｎｉ膜／Ａｕ膜の第１導電部８１を形成する。第１導電部８１の平面パターンは、例えば、直径８０μｍの円形である。
このようにして、半導体発光素子１１０が形成される。なお、前記半導体発光素子１１０は最も単純な構造について記載したが、例えば、半導体積層体が成長された基板５から基板５のみをリフトオフし、反対側の第1ｐ側層２１に金属電極と支持基板を貼り付けた、いわゆるＴｈｉｎ Ｆｉｌｍと呼ばれる構造の半導体発光素子とした方が前記ＩＴＯを用いた発光素子よりも光り取り出し効率が格段に高くなる。
半導体発光素子１１０から放出される光の主波長（ピーク波長）は約４５０ｎｍである。すなわち、これらの半導体発光素子は、青色発光のＬＥＤである。
図７（ａ）〜図７（ｆ）は、ミスフィット転位の密度を例示する図である。
図７（ａ）、図７（ｃ）及び図７（ｅ）の横軸は、障壁層の層番号（１〜ｊ＋１）、図７（ｂ）、図７（ｄ）及び図７（ｆ）の横軸は、井戸層の層番号（１〜ｊ）である。図７（ａ）〜図７（ｆ）の縦軸は、ミスフィット転位の密度（／ｃｍ２）である。図７（ａ）〜図７（ｆ）においては、ｊ＝８の場合を例としている。各障壁層ＢＬ（１）〜ＢＬ（９）及び各井戸層ＷＬ（１）〜ＷＬ（８）のミスフィット転位の密度は、ＴＥＭで観測した像を高速フーリエ変換及び逆フーリエ変換して得た（０−１−１０）格子面の解析像から求められる。
図７（ａ）には、本実施形態に係る半導体発光素子１１０の障壁層のミスフィット転位の密度が表される。図７（ｂ）には、本実施形態に係る半導体発光素子１１０の井戸層のミスフィット転位の密度が表される。半導体発光素子１１０は、上記説明した製造方法により製造される。障壁層３１の厚さは３．０ｎｍであり、井戸層３２の厚さは３．５ｎｍである。
この例では、図７（ａ）に表したように、ｎ層側から数えて３番目の障壁層ＢＬ（３）と、６番目の障壁層ＢＬ（６）にミスフィット転位が集中し、これらの層のみ７×１０１２／ｃｍ２以上の転位密度が存在している。この例では、障壁層ＢＬ（３）及びＢＬ（６）が特定障壁層である。一方で、その他の障壁層ＢＬ（１），ＢＬ（２），ＢＬ（４），ＢＬ（５），ＢＬ（８）及びＢＬ（７）の転位密度は１×１０１２／ｃｍ２未満と格段に少なくなっていることが確認できる。
また、図７（ｂ）に表したように、井戸層ＷＬ（１）〜ＷＬ（８）のミスフィット転位の密度は、図７（ａ）に表した特定障壁層（例えば、障壁層ＢＬ（３）及びＢＬ（６））のミスフィット転位の密度よりも低い。言い換えると、半導体発光素子１１０において、特定障壁層（例えば、障壁層ＢＬ（３）及びＢＬ（６））のミスフィット転位の密度は、井戸層ＷＬ（１）〜ＷＬ（８）のミスフィット転位の密度よりも高い。
図７（ｃ）〜図７（ｆ）には、第１参考例及び第２参考例に係る半導体発光素子１１１及び１１２のミスフィット転位の密度が表される。
図７（ｃ）には、第１参考例に係る半導体発光素子１１１の障壁層のミスフィット転位の密度が表される。図７（ｄ）には、第１参考例に係る半導体発光素子１１１の井戸層のミスフィット転位の密度が表される。第１参考例に係る半導体発光素子１１１において、障壁層３１の厚さは３．０ｎｍであり、井戸層３２の厚さは２．５ｎｍである。半導体発光素子１１１は、先に説明した製造方法において障壁層３１及び井戸層３２のそれぞれの膜厚を変更して製造される。その他の製造方法は、先に説明した製造方法と同様である。
図７（ｅ）には、第２参考例に係る半導体発光素子１１２の障壁層のミスフィット転位の密度が表される。図７（ｆ）には、第２参考例に係る半導体発光素子１１２の井戸層のミスフィット転位の密度が表される。第２参考例に係る半導体発光素子１１２において、障壁層３１の厚さは５．０ｎｍであり、井戸層３２の厚さは２．０ｎｍである。半導体発光素子１１２は、先に説明した製造方法において障壁層３１及び井戸層３２のそれぞれの膜厚を変更して製造される。その他の製造方法は、先に説明した製造方法と同様である。
図７（ｃ）及び図７（ｅ）に表したように、半導体発光素子１１１及び１１２のいずれについても、全ての障壁層ＢＬ（１）〜ＢＬ（９）でミスフィット転位は２×１０１２／ｃｍ２未満である。半導体発光素子１１１及び１１２では、半導体発光素子１１０のようにミスフィット転位が集中した特定障壁層は見当たらない。
半導体発光素子１１０の発光部３０の構成においては、井戸層３２の厚さが障壁層３１の厚さよりも厚い。このような発光部３０の構成により、Ｉｎ組成の高い井戸層３２の格子が、Ｉｎ組成の低い(もしくはＩｎの存在しない)障壁層３１の格子に引っ張り歪みを与え、臨界膜厚程度の間隔の特定の障壁層３１（特定障壁層：障壁層ＢＬ（ｋ））にミスフィット転位を集中的に発生させる。
ここで、積分球で測定した半導体発光素子１１０、１１１及び１１２の発光の積分強度について説明する。半導体発光素子１１０の発光の積分強度Ｐ１１０は、半導体発光素子１１１及び１１２の発光の積分強度Ｐ１１１及びＰ１１２よりも高い。積分強度Ｐ１１２を「１」とした積分強度Ｐ１１０の相対値は及びＰ１１１の相対値は、約１．２２である。積分強度Ｐ１１２を「１」とした積分強度Ｐ１１１の相対値は、約１．０１である。
図８（ａ）〜図８（ｄ）は、発光部を例示する模式図である。
図８（ａ）〜図８（ｄ）には、発光部のＴＥＭ像を模式的に表した図が示される。
図８（ａ）には、交互に積層された複数の障壁層３１と、複数の井戸層３２と、を有する発光部３０Ａが表される。発光部３０Ａは、Ｓｉ（図示せず）の上に形成される。発光部３０Ａにおいて、障壁層３１の厚さは３ｎｍ、井戸層３２の厚さは３．５ｎｍである。
図８（ｂ）には、交互に積層された複数の障壁層３１と、複数の井戸層３２と、を有する発光部３０Ｂが表される。発光部３０Ｂは、Ｓｉ（図示せず）の上に形成される。発光部３０Ｂにおいて、障壁層３１の厚さは５ｎｍ、井戸層３２の厚さは２．０ｎｍである。
図８（ｃ）には、交互に積層された複数の障壁層３１と、複数の井戸層３２と、を有する発光部３０Ｃが表される。発光部３０Ｃは、サファイア（図示せず）の上に形成される。発光部３０Ｃにおいて、障壁層３１の厚さは３ｎｍ、井戸層３２の厚さは３．５ｎｍである。
図８（ｄ）には、交互に積層された複数の障壁層３１と、複数の井戸層３２と、を有する発光部３０Ｄが表される。発光部３０Ｄは、サファイア（図示せず）の上に形成される。発光部３０Ｄにおいて、障壁層３１の厚さは５ｎｍ、井戸層３２の厚さは２．０ｎｍである。
井戸層３２の厚さが障壁層３１の厚さよりも厚い場合、図８（ａ）に表したように、Ｓｉの上に形成された発光部３０Ａでは、十分に結晶性が保たれている。一方、図８（ｃ）に表したように、サファイアの上に形成された発光部３０Ｃでは、十分に結晶性が保たれていない。
井戸層３２の厚さが障壁層３１の厚さよりも薄い場合、図８（ｂ）及び図８（ｄ）に表したように、Ｓｉの上に形成された発光部３０Ｂ及びサファイアの上に形成された発光部３０Ｄのいずれにおいても十分な結晶性が保たれている。
本実施形態に係る半導体発光素子１１０では、井戸層３２の厚さを障壁層３１の厚さよりも厚くすることで、発光部３０（３０Ａ）にミスフィット転位を集中させた特定障壁層を設けている。したがって、半導体発光素子１１０では、Ｓｉの上に発光部３０（３０Ａ）を形成することが望ましい。
Ｓｉの上に発光部３０（３０Ａ及び３０Ｂ）を形成した場合、障壁層３１は圧縮応力を有する。一方、サファイアの上に発光部３０（３０Ｃ及び３０Ｄ）を形成した場合、障壁層３１は引っ張り応力を有する。障壁層３１の応力は、ＸＲＤ（X-ray Diffraction）やラマン分光法などによって結晶の格子定数を測定することで求められる。
一例として、Ｓｉの上に形成された発光部３０のＧａＮ（障壁層３１）のａ軸の格子定数は、３．１９３オングストローム（Å）、ｃ軸の格子定数は、５１８２Åである。また、サファイアの上に形成された発光部３０のＧａＮ（障壁層３１）のａ軸の格子定数は、３．１８２Å、ｃ軸の格子定数は、５１８５Åである。
このように、Ｓｉの上に、井戸層３２の厚さが障壁層３１の厚さよりも厚い発光部３０を形成することで、発光部３０に特定障壁層を設ける。これにより、発光部３０に特定障壁層が設けられていない場合に比べて、半導体発光素子１１０の発光効率が高まる。
実施形態によれば、高効率の半導体発光素子及びその製造方法が提供できる。
なお、本明細書において「窒化物半導体」とは、ＢｘＩｎｙＡｌｚＧａ１−ｘ−ｙ−ｚＮ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１，ｘ＋ｙ＋ｚ≦１）なる化学式において組成比ｘ、ｙ及びｚをそれぞれの範囲内で変化させた全ての組成の半導体を含むものとする。またさらに、上記化学式において、Ｎ（窒素）以外のＶ族元素もさらに含むもの、導電形などの各種の物性を制御するために添加される各種の元素をさらに含むもの、及び、意図せずに含まれる各種の元素をさらに含むものも、「窒化物半導体」に含まれるものとする。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体発光素子に含まれる第１半導体層、第２半導体層、発光部、井戸層、障壁層、第１電極、及び、第２電極などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した半導体発光素子及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての半導体発光素子及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
５…基板、 ６…バッファ層、 １０…第１半導体層、 １０ａ…第１部分、 １０ｂ…第２部分、 １１…第１ｎ側層、 １２…第２ｎ側層、 ２０…第２半導体層、 ２１〜２４…第１〜第４ｐ側層、 ３０…発光部、 ３１…障壁層、 ３２…井戸層、 ３２ａ…第１ｐ側井戸層、 ３２ｂ…第２ｐ側井戸層、 ３２ｃ…第３ｐ側井戸層、 ３２ｎ…ｎ側井戸層、 ４０…多層構造体、 ７０…第１電極、 ８０…第２電極、 ８１…第１導電部、 ８２…第２導電部、 １１０、１１９ａ〜１１９ｃ…半導体発光素子、 ＢＬ、ＢＬｉ…障壁層、 ＷＬ、ＷＬｉ…井戸層

Claims (11)

  1. 窒化物半導体を含むｎ形の第１半導体層と、
    窒化物半導体を含むｐ形の第２半導体層と、
    前記第１半導体層と前記第２半導体層との間に設けられ、交互に積層された複数の井戸層と複数の障壁層とを含む発光部と、
    を備え、
    前記複数の障壁層は、前記第１半導体層から前記第２半導体層に向かう第１方向に第１層目障壁層から第（ｊ＋１）層目（ｊは３以上の整数）障壁層を有し、
    前記複数の障壁層のうち第２層目障壁層から第（ｊ−１）層目障壁層までの少なくとも１層を特定障壁層として、前記特定障壁層と、前記特定障壁層の前記第２半導体層側の井戸層との界面と、に含まれるミスフィット転位の密度である第１密度は、第（ｊ）層目障壁層と、前記第（ｊ）層目障壁層の前記第２半導体層側の井戸層との界面と、に含まれるミスフィット転位の密度である第２密度よりも高い半導体発光素子。
  2. 前記障壁層は圧縮応力を有する請求項１記載の半導体発光素子。
  3. 前記第１密度は、前記第２密度の１．５倍以上である請求項１または２に記載の半導体発光素子。
  4. 前記第１密度は、５×１０１２/ｃｍ２以上である請求項１〜３のいずれか１つに記載の半導体発光素子。
  5. 前記第１密度は、７×１０１２/ｃｍ２以上である請求項１〜３のいずれか１つに記載の半導体発光素子。
  6. 前記特定障壁層は、前記複数の障壁層のうちの１つである請求項１〜５のいずれか１つに記載の半導体発光素子。
  7. 前記特定障壁層は、前記複数の障壁層のうち複数である請求項１〜５のいずれか１つに記載の半導体発光素子。
  8. 前記複数の井戸層のそれぞれの厚さは、前記複数の障壁層のそれぞれの厚さよりも厚い請求項１〜７のいずれか１つに記載の半導体発光素子。
  9. 窒化物半導体を含むｎ形の第１半導体層を形成する工程と、
    前記第１半導体層の上に、複数の井戸層と複数の障壁層とを交互に積層して、前記複数の井戸層と複数の障壁層とを含む発光部を形成する工程と、
    前記発光部の上に窒化物半導体を含むｐ形の第２半導体層を形成する工程と、
    を備え、
    前記発光部を形成する工程は、
    前記複数の障壁層として、前記第１半導体層から前記第２半導体層に向かう第１方向に第１層目障壁層から第ｊ＋１層目（ｊは３以上の整数）障壁層を形成することを含み、
    前記複数の障壁層のうち第２層目障壁層から第（ｊ−１）層目障壁層までの少なくとも１層を特定障壁層として、前記特定障壁層と、前記特定障壁層の前記第２半導体層側の井戸層との界面と、に含まれるミスフィット転位の密度である第１密度を、第（ｊ）層目障壁層と、前記第（ｊ）層目障壁層の前記第２半導体層側の井戸層との界面と、に含まれるミスフィット転位の密度である第２密度よりも高くする半導体発光素子の製造方法。
  10. 前記発光部を形成する工程は、
    前記複数の井戸層のそれぞれの厚さを、前記複数の障壁層のそれぞれの厚さよりも厚く形成することを含む請求項９記載の半導体発光素子の製造方法。
  11. 前記第１半導体層を形成する工程は、シリコンを含む基板の上に前記第１半導体層を形成することを含む請求項９または１０に記載の半導体発光素子の製造方法。
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