KR101137756B1 - 로우-ｋ 막을 제조하는 방법, 반도체 소자 및 그 제조 방법 - Google Patents

로우-ｋ 막을 제조하는 방법, 반도체 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR101137756B1
KR101137756B1 KR1020100001656A KR20100001656A KR101137756B1 KR 101137756 B1 KR101137756 B1 KR 101137756B1 KR 1020100001656 A KR1020100001656 A KR 1020100001656A KR 20100001656 A KR20100001656 A KR 20100001656A KR 101137756 B1 KR101137756 B1 KR 101137756B1
Authority
KR
South Korea
Prior art keywords
porous silica
film
membrane
substrate
dielectric constant
Prior art date
Application number
KR1020100001656A
Other languages
English (en)
Other versions
KR20100122848A (ko
Inventor
요시노리 조
다카마로 깃카와
Original Assignee
엘피다 메모리 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘피다 메모리 가부시키가이샤 filed Critical 엘피다 메모리 가부시키가이샤
Publication of KR20100122848A publication Critical patent/KR20100122848A/ko
Application granted granted Critical
Publication of KR101137756B1 publication Critical patent/KR101137756B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02203—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being porous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31695—Deposition of porous oxides or porous glassy oxides or oxide based porous glass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen
    • H01L21/02216—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen the compound being a molecule comprising at least one silicon-oxygen bond and the compound having hydrogen or an organic group attached to the silicon or oxygen, e.g. a siloxane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1005—Formation and after-treatment of dielectrics
    • H01L2221/1042—Formation and after-treatment of dielectrics the dielectric comprising air gaps
    • H01L2221/1047—Formation and after-treatment of dielectrics the dielectric comprising air gaps the air gaps being formed by pores in the dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

다공성 실리카막을 포함한 저유전율막의 소수성 (Hydrophobicity) 은 기판 상에 다공성 실리카막을 형성하기 위한 원료를 도포하는 것과, 물이 첨가되지 않은 유기 아민 증기의 분위기에 기판을 노출하도록 증기 이송 처리를 수행함으로써 개선된다. 동시에, 미리 결정된 영역에서 구멍 직경을 제어함으로써 유전율의 감소, 누설 전류의 감소 및 기계적 강도의 개선이 달성된다.

Description

로우-ｋ 막을 제조하는 방법, 반도체 소자 및 그 제조 방법{METHOD FOR PRODUCING LOW-k FILM, SEMICONDUCTOR DEVICE, AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 저유전율 (로우-k) 막을 제조하는 방법에 관한 것이고, 특히, 다공성 실리카를 포함한 로우-k 막을 제조하는 방법에 관한 것이다. 또한, 본 발명은 그 방법에 의해 제조된 로우-k 막을 포함한 반도체 소자와 그 반도체 소자를 제조하는 방법에 관한 것이다.
초고속도를 갖는 고집적 반도체 회로는 다중레벨 상호접속 구조물에서의 신호 지연 시간과 전력 소비의 증가의 문제를 야기하였다. 신호 지연 시간은 상호접속 저항과 상호접속 캐패시턴스의 곱인 저항-캐패시턴스 (RC) 지연에 의해 결정된다. 상호접속 저항은 상호접속 폭이 감소되는 경우에 증가하고, 상호접속 캐패시턴스는 상호접속 피치가 감소되는 경우 증가한다. 따라서, 신호 지연 시간은 소형화에 따라 증가한다. 그러나, 전력 소비는 클록 주파수, 상호접속 캐패시턴스 및 공급 전압의 곱에 의해 결정된다. 공급 전압의 감소는 전력 소비의 감소에 효과적이다. 그러나, 90㎚ 의 최소 동작 치수를 갖는 LSI 세대는 이미 약 1V 의 공급 전압을 가진다. MOSFET 이 동작할 수 있는 임계 전압에 대한 제약 때문에, 공급 전압에서의 추가적인 상당한 감소는 더 이상 기대될 수 없다. 따라서, 동작 클록 주파수가 감소되지 않는다면 상호접속 캐패시턴스가 감소될 필요가 있다.
2 개의 방법이 신호 지연 시간 및 전력 소비의 감소에 대해 효과적이다: 하나는 상호접속 저항을 감소시키는 것이고, 다른 하나는 상호접속 캐패시턴스를 감소시키는 것이다. 상호접속 저항을 개선하기 위하여, 알루미늄 상호접속부의 저항율보다 낮은 저항율을 갖는 구리 상호접속부의 도입을 앞당겼다. 한편, 상호접속 캐패시턴스를 개선하기 위하여, 로우-k 재료로서 다공성 실리카 (다공성 SiO2) 막이 통상 상호접속부에서 층간절연막으로서 사용되었던 재료인 벌크 SiO2 에 대한 대안으로서 조사되었다.
보다 낮은 유전율을 갖는 재료를 달성하기 위하여 다공성화 (porosification) 가 본질적 기술이라고 생각되었고, 다공성 막을 형성하는 다양한 방법들이 제안되었다. 일본 공개특허공보 2005-210111호는 다공성 막으로 이루어진 로우-k 막의 기계적 강도를 개선하는 방법이 제안되었으며, 여기서 로우-k 막을 형성하는 재료는 유기 중합체 주위에 실리콘 원자와 산소 원자의 조합을 포함하고 구멍 (pore) 을 갖는 제 2 미립자들이 부착되는 제 1 미립자를 포함한다. 기계적 강도가 개선되나, 유전율은 벌크의 수지에 의존한다. 형성된 절연막 자체의 유전율은 전혀 평가되지 않았다. 일본 공개특허공보 2007-149954호는 플라즈마 CVD 장치를 이용한 플라즈마 중합 반응에 의해 기판 상에 실록산 올리고머가 증착되고, 증착된 실록산 올리고머에 유기 아민 (테트라프로필암모늄 수용액) 이 작용하게 행해져 다공성 막을 형성하는 방법을 개시하였다. 일본 공개특허공보 2004-311532호는 코팅 방법에 의해 기판 상에 형성된 전구체를 복수 회 열처리함으로써 다공성 막을 형성하는 방법을 개시하였다.
그러나, 다공성 막의 형성은 고형체로서의 기계적 강도의 감소와 흡수된 물의 증가와 같은 문제점을 야기한다. 다공성 막의 형성의 일례로서, 다공성 실리카막이 다공성 막으로서 사용되는 경우, 구멍 형성제 (pore generator) 를 포함한 실리카 전구체 재료 (TEOS 등) 는 기판 상에 박막을 형성하도록 사용된다. 다음으로, 기판은 구멍 형성제가 휘발하고 구멍들이 박막 내에 형성되도록 열처리된다. 그러나, 친수성 Si-OH 본딩은 열처리 후에 구멍면 상에 형성되고, 프로세스에서의 매우 짧은 시간 동안 일어나는 물 흡수는 유전율의 증가와 누설 전류의 열화를 야기한다. 또한, 구멍 직경의 제어가 곤란한 문제가 있어 기계적 강도가 감소된다.
상술한 종래 기술이 갖는 문제점을 고려하여, 본 발명의 목적은 다공성 실리카막을 포함한 저유전율막의 소수성이 개선되고, 미리 결정된 영역에서의 구멍 직경을 제어함으로써 유전율의 감소, 누설 전류의 감소 및 기계적 강도의 개선이 달성되는, 다공성 실리카막을 포함한 저유전율막을 제조하는 방법을 제공하는 것이다. 본 발명의 다른 목적은 이러한 방법에 의해 제조된 저유전율막을 포함한 반도체 소자와 그 반도체 소자를 제조하는 방법을 제공하는 것이다.
본 발명은 다공성 실리카막의 소수성을 개선하는 방법, 즉 다공성 실리카막의 표면 상의 Si-OH 본드를 감소시키는 방법에 대한 다음의 조사를 수행하였다.
미리 화합되고 합성된 실리카 전구체가 코팅 방법에 의해 기판 상에 박막을 형성하는데 사용되었고; 유기 아민이 유지되는 오토클레이브 (autoclave) 내에 기판이 배치되었고; 다음으로 유기 아민을 가열함으로써 발생된 증기에 실리카 전구체를 노출하는 기상 이송 처리 (vapor-phase transport treatment) 가 수행되어 실리카 전구체의 탈수 응축 반응을 촉진하였던 소수성화 방법이 연구되었고, 연구의 상세함은 JJAP (Japanese Journal of Applied Physics , Vol . 47, No . 11, 2008, pp. 8360-8363) 에 공개되어 있다. 그 단계의 연구에서, 실리카 전구체의 탈수 응축 반응이 촉진될 것이라는 예상으로, 유기 아민에 물 (H2O) 을 첨가함으로써 획득된 혼합 용액은 증기 소스로서 사용되었다.
본 방법에 의해 다공성 실리카막에서 소수성이 나타나고, 그 방법이 누설 전류와 유전율의 감소에 효과적임을 나타내는 결과가 획득되었다. 그러나, 한편, 구멍 직경의 평균이 크고, 직경의 분포가 넓었다. 환언하면, 구멍 직경 제어의 곤란함을 나타내는 결과가 또한 획득되었다. 반도체의 제조 프로세스에 사용되는 층간절연막은 열적 스트레스와 기계적 스트레스가 인가되는 환경에 노출된다. 이러한 관점에서, 보다 큰 구멍 직경의 존재는 기계적 강도의 저하를 야기하고, 바람직하지 않다.
위에서 언급한 연구 외에도, 다공성 실리카막의 소수성을 유지하면서 다공성 실리카막에서의 구멍 직경을 제어하기 위하여 본 발명에서 다양한 실험들이 수행되었다. 그 결과, 다공성 실리카막에서의 구멍 직경을 제어하는 가장 효과적인 방법이 실리카 전구체의 탈수 응축 반응이 촉진될 것이라는 기대로 유기 아민에 첨가되었던 물을 첨가하지 않는 것임을 발견하였다. 이와 같이, 본 발명이 행해졌다.
즉, 본 발명의 일 실시형태에 따르면, 다공성 실리카막을 포함한 저유전율막을 제조하는 방법이 제공되고, 그 방법은 다음을 포함한다:
다공성 실리카막을 형성하기 위한 원료를 기판에 도포함으로써 기판 상에 다공성 실리카 전구체 막을 형성하는 단계; 및
기판 상에 형성된 다공성 실리카 전구체 막을 물이 첨가되지 않은 유기 아민 증기의 분위기에 노출함으로써 다공성 실리카 전구체 막에 기상 이송 처리를 수행하는 단계.
본 발명의 일 실시형태에 따르면, 다공성 실리카막을 포함한 저유전율막이 제공되며, 여기서 저유전율막의 소수성은 개선될 수 있고, 구멍 직경은 미리 결정된 범위에서 제어될 수 있어, 유전율의 감소, 누설 전류의 감소 및 기계적 강도의 개선이 달성된다. 또한, 층간절연막으로서 본 발명의 일 실시형태에 따른 저유전율막을 포함한 반도체 소자에서는, 기생 캐패시턴스의 감소뿐만 아니라 누설 전류의 감소 및 기계적 강도의 개선이 달성되어 매우 신뢰할 수 있는 반도체 소자가 제공될 수 있다.
본 발명의 상기 특징 및 이점은 첨부된 도면을 참조하여 일부 바람직한 실시형태들의 다음의 상세한 설명으로부터 보다 명확하게 될 것이다.
도 1 은 본 발명의 일례에 따른 다공성 실리카막의 제조 프로세스를 나타내는 흐름도이다.
도 2 는 본 발명의 일례에 사용되는 기상 이송 처리에 대한 오토크레이브를 나타내는 개략도이다.
도 3 은 소수성 처리의 효과를 나타내는 FT-IR 을 갖는 계측을 기초로 한 흡수 스펙트럼도이다.
도 4 는 유전율의 기상 이송 시간 의존을 나타내는 그래프이다.
도 5 는 누설 전류의 기상 이송 시간 의존을 나타내는 그래프이다.
도 6 은 기상 이송 처리에서의 트라이에틸아민에 대한 에틸렌다이아민의 체적비에서 구멍 직경의 분포의 변화를 나타내는 그래프이다.
도 7a 내지 도 7d 는 본 발명에 따른 반도체 소자의 제조의 일례를 나타내는 프로세스 단면도들이다.
이하, 서술적인 실시형태들을 참조하여 본 명세서에서 본 발명은 기술될 것이다. 당업자는 본 발명의 교시를 이용하여 많은 다른 실시형태들이 달성될 수 있다는 것과 본 발명이 예시적인 목적으로 기술되는 실시형태들에 한정되지 않는다는 것을 인식할 것이다.
본 발명은 실리카 전구체, 촉매, 물, 용매 및 구멍 형성제를 교반함으로써 합성하여 다공성 실리카막을 형성하기 위한 원료를 제조하는 단계; 이렇게 준비된 원료를 기판 상에 도포하여 다공성 실리카 전구체 막을 형성하는 단계; 기판 상에 형성된 다공성 실리카 전구체 막에 기상 이송 처리를 수행하여 실리카 전구체의 중합을 촉진하고 동시에 실리카 전구체의 소수성화하는 단계; 및 치밀성을 위해 열 처리에 의해 다공성 실리카 전구체 막을 다공성 실리카막으로 변환시키는 단계를 포함한다. 이하에서는, 다공성 실리카막을 형성하기 위한 원료의 조성과 다공성 실리카막을 형성하는 각각의 프로세스에 대한 기재가 주어질 것이다.
(다공성 실리카막을 형성하기 위한 원료)
본 발명의 실리카 전구체로서 폴리실록산이 사용된다. 폴리실록산으로서는, 일반식 (1) 에 의해 나타내는 화합물의 가수분해 축합물이 사용될 수 있다.
RnSiX4 -n...(1)
(여기서 R 은 수소 원자 또는 1 내지 20 개의 탄소 원자를 갖는 유기기를 나타내고, X 는 가수분해성기 (hydrolyzable group) 를 단독으로 나타내며, n 은 0 내지 2 의 정수이다. n 이 2 인 경우, R 은 동일하거나 상이할 수도 있다.)
일반식 (1) 에서의 가수분해성기 X 는 예를 들어, 알콕시기, 할로겐 원자, 아세톡시기, 이소시아네이트기를 포함할 수 있다. 다공성 실리카막을 형성하기 위한 원료의 액상, 코팅성 등에서의 안정성의 관점으로부터, 알콕시기가 특히 바람직하다.
가수분해성기 X 가 알콕시기 (알콕시실란) 인 화합물은 테트라알콕시실란, 트라이알콕시실란 및 다이오가노 다이알콕시실란을 포함한다. 테트라알콕시실란은 테트라메톡시실란, 테트라에톡시실란, 테트라-n-프로폭시실란, 테트라-iso-프로폭시실란, 테트라-n-부톡시실란, 테트라-sec-부톡시실란, 테트라-tert-부톡시실란 및 테트라페녹시실란을 포함한다. 트라이알콕시실란은 트라이메톡시실란, 트라이에톡시실란, 트라이프로폭시실란, 플루오로 트라이메톡시실란, 플루오로 트라이에톡시실란, 메틸 트라이메톡시실란, 메틸 트라이에톡시실란, 메틸 트라이-n-프로폭시실란, 메틸 트라이-iso-프로폭시실란, 메틸 트라이-n-부톡시실란, 메틸 트라이-iso-부톡시실란, 메틸 트라이-tert-부톡시실란, 메틸 트라이페녹시실란, 에틸 트라이메톡시실란, 에틸 트라이에톡시실란, 에틸 트라이-n-프로폭시실란, 에틸 트라이-iso-프로폭시실란, 에틸 트라이-n-부톡시실란, 에틸 트라이-iso-부톡시실란, 에틸 트라이-tert-부톡시실란, 에틸 트라이페녹시실란, n-프로필 트라이메톡시실란, n-프로필 트라이에톡시실란, n-프로필 트라이-n-프로폭시실란, n-프로필 트라이-iso-프로폭시실란, n-프로필 트라이-n-부톡시실란, n-프로필 트라이-iso-부톡시실란, n-프로필 트라이-tert-부톡시실란, n-프로필 트라이페녹시실란, iso-프로필 트라이메톡시실란, iso-프로필 트라이에톡시실란, iso-프로필 트라이-n-프로폭시실란, iso-프로필 트라이-iso-프로폭시실란, iso-프로필 트라이-n-부톡시실란, iso-프로필 트라이-iso-부톡시실란, iso-프로필 트라이-tert-부톡시실란, iso-프로필 트라이페녹시실란, n-부틸 트라이메톡시실란, n-부틸 트라이에톡시실란, n-부틸 트라이-n-프로폭시실란, n-부틸 트라이-iso-프로폭시실란, n-부틸 트라이-n-부톡시실란, n-부틸 트라이-iso-부톡시실란, n-부틸 트라이-tert-부톡시실란, n-부틸 트라이페녹시실란, sec-부틸 트라이메톡시실란, sec-부틸 트라이에톡시실란, sec-부틸 트라이-n-프로폭시실란, sec-부틸 트라이-iso-프로폭시실란, sec-부틸 트라이-n-부톡시실란, sec-부틸 트라이-iso-부톡시실란, sec-부틸 트라이-tert-부톡시실란, sec-부틸 트라이페녹시실란, t-부틸 트라이메톡시실란, t-부틸 트라이에톡시실란, t-부틸 트라이-n-프로폭시실란, t-부틸 트라이-iso-프로폭시실란, t-부틸 트라이-n-부톡시실란, t-부틸 트라이-iso-부톡시실란, t-부틸 트라이-tert-부톡시실란, t-부틸 트라이페녹시실란, 페닐 트라이메톡시실란, 페닐 트라이에톡시실란, 페닐 트라이-n-프로폭시실란, 페닐 트라이-iso-프로폭시실란, 페닐 트라이-n-부톡시실란, 페닐 트라이-iso-부톡시실란, 페닐 트라이-tert-부톡시실란, 페닐 트라이페녹시실란, 트라이플루오로메틸 트라이메톡시실란, 펜타플루오로에틸 트라이메톡시실란, 3,3,3-트라이플루오로프로필 트라이메톡시실란, 및 3,3,3-트라이플루오로프로필 트라이에톡시실란을 포함한다. 다이오가노 다이알콕시실란은 다이메틸 다이메톡시실란, 다이메틸 다이에톡시실란, 다이메틸 다이-n-프로폭시실란, 다이메틸 다이-iso-프로폭시실란, 다이메틸 다이-n-부톡시실란, 다이메틸 다이-sec-부톡시실란, 다이메틸 다이-tert-부톡시실란, 다이메틸 다이페녹시실란, 다이에틸 다이메톡시실란, 다이에틸 다이에톡시실란, 다이에틸 다이-n-프로폭시실란, 다이에틸 다이-iso-프로폭시실란, 다이에틸 다이-n-부톡시실란, 다이에틸 다이-sec-부톡시실란, 다이에틸 다이-tert-부톡시실란, 다이에틸 다이페녹시실란, 다이-n-프로필 다이메톡시실란, 다이-n-프로필 다이에톡시실란, 다이-n-프로필 다이-n-프로폭시실란, 다이-n-프로필 다이-iso-프로폭시실란, 다이-n-프로필 다이-n-부톡시실란, 다이-n-프로필 다이-sec-부톡시실란, 다이-n-프로필 다이-tert-부톡시실란, 다이-n-프로필 다이페녹시실란, 다이-iso-프로필 다이메톡시실란, 다이-iso-프로필 다이에톡시실란, 다이-iso-프로필 다이-n-프로폭시실란, 다이-iso-프로필 다이-iso-프로폭시실란, 다이-iso-프로필 다이-n-부톡시실란, 다이-iso-프로필 다이-sec-부톡시실란, 다이-iso-프로필 다이-tert-부톡시실란, 다이-iso-프로필 다이페녹시실란, 다이-n-부틸 다이메톡시실란, 다이-n-부틸 다이에톡시실란, 다이-n-부틸 다이-n-프로폭시실란, 다이-n-부틸 다이-iso-프로폭시실란, 다이-n-부틸 다이-n-부톡시실란, 다이-n-부틸 다이-sec-부톡시실란, 다이-n-부틸 다이-tert-부톡시실란, 다이-n-부틸 다이페녹시실란, 다이-sec-부틸 다이메톡시실란, 다이-sec-부틸 다이에톡시실란, 다이-sec-부틸 다이-n-프로폭시실란, 다이-sec-부틸 다이-iso-프로폭시실란, 다이-sec-부틸 다이-n-부톡시실란, 다이-sec-부틸 다이-sec-부톡시실란, 다이-sec-부틸 다이-tert-부톡시실란, 다이-sec-부틸 다이페녹시실란, 다이-tert-부틸 다이메톡시실란, 다이-tert-부틸 다이에톡시실란, 다이-tert-부틸 다이-n-프로폭시실란, 다이-tert-부틸 다이-iso-프로폭시실란, 다이-tert-부틸 다이-n-부톡시실란, 다이-tert-부틸 다이-sec-부톡시실란, 다이-tert-부틸 다이-tert-부톡시실란, 다이-tert-부틸 다이페녹시실란, 다이페닐 다이메톡시실란, 다이페닐 다이에톡시실란, 다이페닐 다이-n-프로폭시실란, 다이페닐 다이-iso-프로폭시실란, 다이페닐 다이-n-부톡시실란, 다이페닐 다이-sec-부톡시실란, 다이페닐 다이-tert-부톡시실란, 다이페닐 다이페녹시실란, 비스(3,3,3-트라이플루오로프로필) 다이메톡시실란, 및 메틸(3,3,3-트라이플루오로프로필) 다이메톡시실란을 포함한다. 본 발명의 실리카 전구체의 경우, 일반식 (1) 에 의해 나타내는 화합물이 단독으로 사용될 수도 있거나, 2 종 이상의 화합물이 조합으로 사용될 수도 있다.
본 발명에 사용되는 다공성 실리카막을 형성하기 위한 원료의 제조에 대한 일반식 (1) 에 의해 나타내는 화합물의 가수분해 및 축합에서의 반응을 촉진하도록 촉매를 사용하는 것이 바람직하다. 예를 들어, 촉매에 대해서는, 염기성 촉매가 테트라메틸암모늄 수산화물, 테트라에틸암모늄 수산화물, 테트라프로필암모늄 수산화물 및 테트라부틸암모늄 수산화물과 같은 오늄염을 포함할 수 있다. 상술한 촉매가 단독으로 사용될 수도 있거나, 2 종 이상의 촉매들이 조합으로 사용될 수도 있다. 또한, 산성 촉매는 포름산, 말레산, 푸마르산, 아세트산, 프로피온산, 부탄산, 펜탄산, 헥산산, 헵탄산, 옥탄산, 노난산, 데칸산, 옥살산, 아디프산, 세바신산, 뷰티르산, 올레산, 스테아르산, 리놀레산, 리놀렌산, 살리실산, 벤조산, p-아미노벤조산, p-톨루엔술폰산, 프탈산, 술폰산, 주석산 및 트리플루오로메탄 술폰산과 같은 유기산; 및 염산, 인산, 질산, 붕산, 황산 및 불산과 같은 무기산을 포함할 수 있다.
바람직하게, 사용될 촉매량은 일반식 (1) 에 의해 나타낸 화합물의 0.0001 몰 내지 1 몰의 범위이다. 중합 반응은 사용될 촉매량이 매우 작은 경우 덜 촉진될 것이다. 한편, 겔화 (gellation) 는 사용될 촉매량이 매우 큰 경우 막 형성성이 감소하도록 촉진될 것이 있다.
가수분해 반응에서의 부산물로서 생성된 알코올은 경우에 따라 증발기 등을 이용하여 제거될 수도 있다.
본 발명에 사용되는 다공성 실리카막을 형성하기 위한 원료의 제조는 일반식 (1) 에 의해 나타낸 화합물의 가수분해 및 축합반응 시스템에 존재하는 물을 필요로 한다. 물의 양은 상대적으로 결정될 수 있다. 그러나, 물의 함유량이 매우 작은 경우, 코팅 성능이 감소하여 코팅된 막의 균일한 두께를 보장하는 것이 매우 어렵다. 또한, 물의 함유량이 매우 큰 경우, 불리하게 보존 안정성이 감소한다. 바람직하게, 본 발명에서, 물의 양은 일반식 (1) 에 의해 나타낸 화합물의 1 몰에 비례하여 0.5 몰 내지 20 몰의 범위 내에 있다.
바람직하게, 본 발명에 사용되는 다공성 실리카막을 형성하기 위한 원료의 제조는 일반식 (1) 에 의해 나타낸 화합물을 용해할 수 있는 용매를 포함한다. 용매는 에틸렌 글리콜 메틸 에테르 프로피오네이트, 에틸렌 글리콜 에틸 에테르 프로피온네이트, 아세테이트 에틸렌 글리콜 메틸 에테르 아세테이트, 에틸렌 글리콜 에틸 에테르 아세테이트, 다이에텔렌 글리콜 메틸 에테르 아세테이트, 다이에틸렌 글리콜 에틸 에테르 아세테이트, 다이에틸렌 글리콜 n-부틸 에테르 아세테이트, 프로필렌 글리콜 메틸 에테르 아세테이트, 프로필렌 글리콜 에틸 에테르 아세테이트, 프로필렌 글리콜 프로필 에테르 아세테이트, 다이프로필렌 글리콜 메틸 에테르 아세테이트 및 다이프로필렌 글리콜 에틸 에테르 아세테이트와 같은 에테르 아세테이트 용매를 포함한다. 또한, 용매는 에틸렌 글리콜 모노메틸 에테르, 에틸렌 글리콜 모노에틸 에테르, 에틸렌 글리콜 모노-n-헥실 에테르, 에틸렌 글리콜 모노페닐 에테르, 에틸렌 글리콜 모노-2-에틸부틸 에테르, 프로필렌 글리콜 모노메틸 에테르, 프로필렌 글리콜 모노에틸 에테르, 프로필렌 글리콜 모노프로필 에테르, 다이에틸렌 글리콜 모노에틸 에테르, 다이에틸렌-글리콜 모노-n-부틸 에테르, 다이에틸렌-글리콜 모노-n-헥실 에테르, 다이프로필렌 글리콜 모노메틸 에테르 및 다이프로필렌 글리콜 모노에틸 에테르와 같은 에테르 글리콜 용매를 포함한다. 게다가, 용매는 메탄올, 에탄올, n-프로판올, i-프로판올, n-부탄올, i-부탄올, sec-부탄올, t-부탄올, n-펜탄올, i-펜탄올, 2-메틸부탄올, sec-펜탄올, t-펜타올, 3-메톡시부탄올, n-헥산올, 2-메틸펜탄올, sec-헥산올, 2-에틸부탄올, sec-헵탄올, n-옥탄올, 2-에틸헥산올, sec-옥탄올, n-노닐 알코올, n-데칸올, sec-운데실 알코올, 트라이메틸 노닐 알코올, sec-테트라데실 알코올, sec-헵타데실 알코올, 페놀, 시클로헥산올, 메틸 시클로헥산올, 벤질 알코올, 에틸렌 글리콜, 1,2-프로필렌 글리콜, 1,3-부틸렌 글리콜, 다이에틸렌 글리콜, 다이프로필렌 글리콜, 트라이에틸렌 글리콜 및 트라이프로필렌 글리콜과 같은 알콜성 용매를 포함한다. 또한, 용매는 아세톤, 메틸 에틸 케톤, 메틸-n-프로필 케톤, 메틸-n-부틸 케톤, 메틸-i-부틸 케톤, 메틸-n-페틸 케톤, 메틸-n-헥실 케톤, 다이에틸 케톤, 다이-i-부틸 케톤, 트라이메틸 노나논, 시클로헥사논, 시클로페타논, 메틸시클로헥사논, 2,4-펜탄디온, 아세토닐아세톤, 다이아세톤 알코올, 아세토페논 및
Figure 112010001217017-pat00001
-부티로락톤과 같은 케톤 용매를 포함한다. 용매는 에틸 에테르, i-프로필 에테르, n-부틸 에테르, n-헥실 에테르, 2-에틸헥실 에테르, 에틸렌 산화물, 1,2-프로필렌 산화물, 다이옥솔란, 4-메틸 다이옥솔란, 다이옥산 및 다이메틸다이옥산과 같은 에테르 용매를 포함한다. 또한, 용매는 메틸 아세테이트, 에틸 아세테이트, n-프로필 아세테이트, i-프로필 아세테이트, n-부틸 아세테이트, i-부틸 아세테이트, sec-부틸 아세테이트, n-펜틸 아세테이트, sec-펜틸 아세테이트, 3-메톡시 부틸 아세테이트, 메틸펜틸 아세테이트, 2-에틸부틸 아세테이트, 2-에틸헥실 아세테이트, 벤질 아세테이트, 시클로헥실 아세테이트, 메틸시클로헥실 아세테이트, 노틸 아세테이트,
Figure 112010001217017-pat00002
-부티로락톤,
Figure 112010001217017-pat00003
-발레로락톤, 메틸 아세토아세테이트, 에틸 아세토아세테이트, 글리콜 다이아세테이트, 메톡시트라이글리콜 아세테이트, 에틸 프로피오네이트, n-부틸 프로피오네이트, i-아밀 프로피오네이트, 다이에틸 옥살레이트, 다이-n-부틸 옥살레이트, 메틸 락테이트, 에틸 락테이트, n-부틸 락테이트, 및 n-아밀 락테이트와 같은 에스테르 용매를 포함한다. 또한, 용매는 에틸렌 글리콜 다이메틸 에테르, 트라이에틸렌 글리콜 다이메틸 에테르, 에틸렌 글리콜 다이에틸에테르 및 에틸렌 글리콜 다이부틸 에테르와 같은 알킬렌 글리콜 다이알킬 에테르 용매; 다이에틸렌 글리콜 다이메틸 에테르 및 다이에틸렌 글리콜 다이에틸에테르와 같은 다이알킬렌 글리콜 다이알킬 에테르 용매; 아세토나이트릴, N,N-다이메틸렌포름아미드, N,N-다이메틸아세트아미드 및 N,N-다이메틸 술폭사이드 등을 포함한다. 이들 용매는 단독으로 사용될 수도 있거나, 2 종 이상의 용매들이 조합으로 사용될 수도 있다.
사용될 용매량은 실옥산 올리고머가 3 내지 25 질량% 의 농도 범위로 포함될 수도 있도록 결정되는 것이 바람직하다. 안정성, 막 형성성 등은 사용될 용매량이 매우 작은 경우 감소할 것이다. 한편, 사용될 용매량이 매우 큰 경우 원하는 막 두께를 획득하기 어려울 것이다.
또한, 본 발명에 사용되는 다공성 실리카막을 형성하기 위한 원료는 구멍 형성제 (포로젠) 를 포함할 필요가 있다. 구멍 형성제는 예를 들어, 비닐 에테르 화합물, 비닐피리딘 화합물, 스티렌 화합물, 알킬 에스테르 비닐 화합물, (메타)아크릴산 화합물 및 알킬렌 산화물 구조를 갖는 중합체를 포함할 수 있다. 중합체의 분해 특성과 막의 기계적 강도의 관점에서, 알킬렌 산화물 구조를 갖는 중합체가 바람직하고, 에틸렌 산화물 구조 또는 프로필렌 산화물 구조를 갖는 중합체가 특히 바람직하다.
촉매, 물, 용매 및 구멍 형성제는 상술한 실리카 전구체에 첨가된다. 혼합물은 다공성 실리카막을 형성하기 위한 원료를 제조되도록 교반되고 합성된다.
(적용 방법)
본 발명에 따른 다공성 실리카막을 형성하는 방법은 상술한 다공성 실리카막을 형성하기 위한 원료를 기판 상에 도포하는 애플리케이션 프로세스 및 도포된 다공성 실리카막을 형성하기 위한 원료로부터 용매를 증발시키는 프리베이킹 (prebaking) 프로세스를 더 포함한다. 그 때문에, 다공성 실리카 전구체 막은 기판 상에 형성된다.
애플리케이션 프로세스에서는, 스핀 코팅 방법, 스캔 코팅 방법 등에 의해 반도체 기판 상에 다공성 실리카막을 형성하기 위한 원료가 도포된다. 실리콘 기판은 예를 들어, 반도체 기판에 사용될 수 있다. 소자분리영역; 소스/드레인 확산층과 게이트 전극을 포함한 MOS 트랜지스터와 같은 능동 요소; 및 캐패시터와 배선과 같은 피동 요소는 반도체 기판 상에 형성될 수도 있다. 스핀 코팅 방법이 사용되는 경우, 도포된 막 두께는 회전 수를 조절함으로써 제어될 수 있다. 스캔 코팅 방법은 2 차원으로 연장된 노즐로부터의 방출 레이트를 조절함으로써 도포된 막 두께를 제어할 수 있다.
다음으로, 프리베이킹 프로세스는 다공성 실리카막을 형성하기 위한 원료로부터 용매를 증발시키도록 수행된다. 이 프로세스는 다공성 실리카막을 형성하기 위한 원료에 포함된 용매를 증발시키고 제거하기 위한 목적으로 수행된다. 프리베이킹에서의 가열 온도는 용매의 종류에 따라 상대적으로 설정될 수 있다. 그러나, 가열 온도는 구멍 형성제의 분해 온도보다 낮은 것이 바람직하다. 구체적으로, 100℃ 보다 낮은 가열 온도가 보다 바람직하고, 80℃ 보다 낮은 가열 온도가 바람직하다. 용매의 증발과 제거는 80℃ 이하의 가열 온도에서 불충분한 경향이 있다. 처리 시간은 10 내지 70 분이 바람직하고, 50 내지 60 분이 보다 바람직하다. 본 발명의 프리베이킹 프로세서에서, 복수의 기판은 배치식 핫 플레이트, 벨트 컨베이어형 핫 플레이트 또는 노 (전기로) 를 이용하여 동시에 처리될 수 있다.
(기상 이송 처리)
본 발명에 따른 다공성 실리카막을 형성하는 방법은 다공성 실리카 전구체 막에 포함된 실리카 전구체의 중합을 촉진하고 프리베이킹 프로세스 후의 실리콘 전구체를 동시에 소수화시키는 기상 이송 처리를 포함한다. 본 발명에서의 기상 이송 처리는 유기 아민의 증기 분위기에 기판 상에 형성된 다공성 실리카 전구체 막을 노출하는 프로세스를 의미한다. 이러한 기상 이송 처리를 통해, 유기 아민은 실리카 전구체가 소수화되면서 다공성 실리카 전구체 막 내에서 확산된다. 동시에, 구멍 형성제의 일부는 분해되고 휘발될 수 있다. 본 발명에 따른 방법은 기상 이송 처리에 사용되는 증기가 수증기를 포함하지 않도록 설계된다. 환언하면, 용액에 물이 첨가되지 않도록 설계되어 의도를 갖고 유기 아민의 증기를 발생시킨다. 용액에 물이 첨가되는 경우, 증기는 많은 수분을 포함한다. 그 결과, 다공성 전구체에 나타낸 소수화는 불충분한 경향이 있다. 또한, 구멍 직경의 제어는 후술하는 바와 같이 곤란하게 된다. 프리베이킹 프로세스 후의 다공성 실리카 전구체 막에 남은 물과 실리카 전구체의 가수분해 및 축합 프로세스에 발생된 물로부터 유도된 적은 양의 수증기가 허용된다. 또한, 유기 아민 내에 불순물로서 포함된 물은 물의 양이 작은 한 어느 쪽도 영향을 미치지 않는다.
유기 아민은 메틸아민, 에틸아민, 이소프로필아민, 노르말 부틸아민, 에틸렌다이아민 및 헥산다이아민과 같은 1 차 아민류; 다이메틸아민, 다이에틸아민, 다이이소프로필아민 및 다이노르말 부틸아민과 같은 2 차 아민류; 및 트라이메틸아민, 트라이에틸아민, 트라이노르말 부틸아민 및 테트라메틸에틸렌 다이아민과 같은 3 차 아민류를 포함한다. 테트라프로필암모늄 수용액 (테트라프로필암모늄 수산화물) 과 같은 암모늄염은 보통 유기 아민에 포함되지 않는다. 한편, 상술한 유기 아민들 중 일부는 자신들의 보다 낮은 끓은 점 때문에, 증발량을 제어하는 데 곤란하거나, 기상 이송 처리용 장치의 안전성을 보장하기 위하여 매우 복잡한 장비 구성을 요구한다. 그러므로, 생산성의 관점에서, 50℃ 이상 및 250℃ 이하의 끓는 점을 갖고 실온에서 액체인 유기 아민이 바람직하다. 또한, 단독으로 사용되는 경우 실온에서 고체이고, 실온에서 액체인 다르 유기 아민과 혼합되는 경우 액화되거나, 증기 처리가 개시되는 온도에서 액화되는 유기 아민도 사용될 수도 있다. 증기 처리에 사용되는 유기 아민에 대해서, 에틸렌다이아민 (끓는 점: 117℃), 헥산다이아민 (끓는 점: 204℃), 노르말 부틸아민 (끓는 점: 78℃), 다이이소프로필아민 (끓는 점: 84℃), 다이노르말 부틸아민 (끓는 점: 160℃), 트라이에틸아민 (끓는 점: 89℃), 트라이노르말 부틸아민 (끓는 점: 216℃) 및 테트라메틸에틸렌 다이아민 (끓는 점: 122℃) 으로 이루어진 군으로부터 선택된 조합의 유기 아민의 한 종 또는 복수 종을 사용하는 것이 바람직하다. 요구된 구멍 직경에 따르면, 단일 유기 아민이 사용될 수도 있거나, 복수의 유기 아민이 용액에 대해 조합으로서 사용될 수도 있다. 유기 아민은 구멍 직경을 작게 제어하기 위하여 1 차 다이아민을 포함하는 것이 바람직하고, 소수화의 보다 효과적 발현을 위해 3 차 아민을 포함한다. 상술한 유기 아민류 중에서, 구멍 직경 제어와 소수화의 발현을 위해 용액 상태에서의 100:0 내지 0:100 의 체적비로 에틸렌다이아민과 트라이에틸아민을 사용하는 것이 바람직하다.
기상 이송 처리의 방법으로서, 단일 기판 또는 복수의 기판들을 유기 아민 용액이 저부에 유지되는 오토크레이브에 삽입하고, 전체 오토그레이브를 베이킹 노에 넣어 오토그레이브를 가열하는 방법 또는 유기 아민 용액이 하부에 유지되는 베스터브 (bathtub) 를 포함한 벨트 컨베이어형 장치에 의해 가열하는 방법이 사용될 수 있다. 전자의 방법에서는 유기 아민 용액과 형성된 다공성 실리카 전구체 막을 갖는 기판이 동시에 동일 온도에서 가열되나, 후자의 방법에서는 유기 아민 용액과 기판이 상이한 가열원에 의해 가열되어 유기 아민 용액에 대한 가열 온도와 기판에 대한 가열 온도가 개별적으로 제어될 수 있다.
바람직하게, 기상 이송 처리를 수행하는 경우에서의 용액의 가열 온도는 250℃ 이하 및 사용될 각각의 유기 아민의 끓는 점 이상이다. 가열 온도가 끓는 점보다 낮은 경우, 증기의 발생 효율이 악화된다. 가열 온도가 250℃ 보다 높게 되는 경우, 가열 메커니즘과 증기 누설을 방지하는 메커니즘과 같은 장치의 구성이 복잡하게 된다.
기판의 가열 온도는 100℃ 이상 및 450℃ 이하가 바람직하고, 210℃ 이상 및 250℃ 이하가 보다 바람직하다. 450℃ 초과 가열 온도에서는, 다공성 실리카 전구체 막을 다공성 실리카막으로 변환하는 프로세스에서, 국소 버스트 (burst) 와 크랙이 막 내에 발생될 수도 있다. 그러한 이유로, 막이 절연막으로서 기능하는 것이 불가능할 수도 있다. 가열 메커니즘과 증기 누설을 방지하는 메커니즘의 복잡도를 감소시키기 위하여 가열 온도는 250℃ 이하가 보다 바람직하다. 가열 온도가 100℃ 미만 경우, 유기 아민의 증기는 다공성 실리카 전구체 막에 불충분하게 확산하여 다공성 실리카 전구체 막이 다공성 실리카막으로 불완전하게 변환된다. 증기는 100℃ 이상의 가열 온도에서 효율적으로 확산될 수 있고, 확산 반응은 210℃ 이상의 가열 온도에서 효과적으로 촉진될 수 있다.
기상 이송 처리를 수행하는 경우에서의 처리 시간에 대해서는, 0.5 내지 6 시간이 바람직하고, 1 내지 6 시간이 보다 바람직하다.
(소성)
본 발명에 따른 다공성 실리카막을 형성하는 방법에서, 바람직하게, 열 처리는 기상 이송 처리 후에 소성 프로세스로서 수행되어 구멍 형성제의 분해와 휘발을 완료한다. 심지어 앞선 기상 이송 처리 동안, 구멍 형성제의 분해와 휘발이 진행한다. 그러나, 구멍 형성제의 분해와 휘발은 210℃ 이상 및 250℃ 이하인 기상 이송 처리의 보다 바람직한 범위에서 불충분하다. 따라서, 구멍 형성제의 분해와 휘발을 완료하기 위하여, 소성 프로세스를 수행하는 것이 바람직하다. 가열 온도가 구멍 형성제의 종류에 따라 변하더라도, 그 온도는 350℃ 이상 및 450℃ 이하가 바람직하고, 390℃ 이상 및 410℃ 이하가 보다 바람직하다. 소성 프로세스의 분위기는 특별한 제한을 갖지 않을 수도 있고, 공기 중일 수도 있다. 소성 시간은 3 내지 5 시간이 바람직하고, 3.8 내지 4.2 시간이 더욱 바람직하다. 온도는 1 내지 20℃/분의 가열 속도로 미리 결정된 온도까지 상승되고, 소성 프로세스는 미리 결정된 시간 기간 동안 수행된다. 일반적으로 사용되는 베이킹 노가 소성 (calcining) 프로세스를 위해 사용될 수 있다.
기상 이송 처리 후 소성 프로세스 전의 시점에서 기판에 붙은 유기 아민을 제거하는 린스 프로세스를 수행하는 것이 바람직하다. 유기 아민은 아세톤과 같은 유기 용매에 기판을 침지하거나 샤워 분사를 수행함으로써 제거되고, 기판이 건조된다. 린스 프로세스가 수행되지 않으면, 외부 물질은 아민 용액을 건조하는 동안 다공성 실리카막의 표면에 남을 수도 있고, 이후, 기판은 반도체 소자의 제조 시에 사용하기 부적합게 될 수도 있다.
상술한 프로세스들에 따르면, 소수화와 원하는 저유전율을 갖는 다공성 실리카막은 반도체 기판 상에 형성될 수 있다. 저유전율의 실리콘 산화물을 갖는 반도체 소자는 층간절연막으로서 이러한 다공성 실리카막을 이용하고, 예를 들어, 이후 공지된 방법에 따라 콘택, 상호접속부 등을 형성함으로써 제조될 수 있다.
실시예
도 1 은 본 발명의 실험에 따른 제조의 흐름도를 나타낸다. 테트라에톡시 실란 (TEOS); TEOS 를 가수분해하는 물; 용매로서 사용되는 에탄올; 촉매로서 사용된 4 차 암모늄인 테트라부틸암모늄 수산화물 (TBAOH); 구멍 형성제 (Brij78: 상표명, 폴리옥시에틸렌 (20) 스테아릴 에테르) 인 계면활성제; 및 구멍 형성제용 용매로서 사용한 1-부탄올 (1-BtOH) 은 실리카 전구체 용액으로서 제조되었다 (S1). 금속 이온과 다른 불순물을 제거하기 위하여 이온 교환 수지가 사용되어 TBAOH 를 정제하였다 (S2). 에탄올과 물이 정제된 TBAOH 에 첨가되었고, 혼합물이 교반되었다. 또한, TEOS 가 혼합물에 적하되었고 (S3), 그 혼합물은 TEOS 를 가수분해하기 위하여 50℃ 에서 24 시간 동안 교반되었다 (S4). 1-부탄올 (1-BtOH) 에 용해된 계면활성제 (Brij78) 는 이온 교환 수지를 이용하여 정제되었고, 계속해서 교반되면서 TEOS 를 포함한 용액에 적하되었다 (S5). 교반은 다공성 실리카막을 형성하기 위한 원료를 제조하기 위하여 30℃ 에서 5 시간 동안 더 수행되었다 (S6).
다공성 실리카막을 형성하기 위한 최종 원료 용액의 몰 비는 TEOS:TBAOH:H2O:EtOH:1-BtOH:Brij78 = 1:0.32:7.8:19.5:7.4:0.09 였다.
다공성 실리카막을 형성하기 위한 원료가 제조된 후, 원료가 스핀 코팅 방법에 의해 2000 rpm 으로 반도체 기판 상에 도포되어 도포된 원료가 500nm 의 두께를 가질 수도 있다. 도포된 막의 두께는 회전 수에 의해 제어될 수 있다 (S7). 다음으로, 기판은 90℃ 의 공기 중에서 1 시간 동안 프리베이킹되어 수분과 알코올 함유량을 휘발시켰다. 이로써, 다공성 실리카 전구체 막이 형성되었다 (S8).
도 2 는 오토크레이브와 유기 아민이 사용되었던 증기 처리 (S9) 의 도면을 나타낸다. 코팅 및 프리베이킹를 겪는 반도체 기판 (11) 은 "테프론" (등록된 상표명) 으로 이루어진 컨테이너 (12) 와 스테인레스 스틸로 이루어진 오토크레이브 (13) 내에 설치되었다. 유기 아민 용액 (14) 은 컨테이너 (12) 의 저부에 유지되었다. 유기 아민 용액 (14) 및 반도체 기판 (11) 은 서로 직접 접촉되지 않을 수도 있도록 컨테이너 (12) 내부에 스테이지가 제공되었고, 반도체 기판 (11) 은 그 스테이지 상에 배치되었다. 스테이지는 유기 아민 용액의 증기가 지나는 복수의 관통홀들이 제공되었다. 반도체 기판 (11) 이 배치된 후에, 오토크레이브 (13) 는 베이킹 노 내부에 설치되었고, 증기 처리는 210℃ 에서 2 시간 동안 수행되었다. 본 실험에서는 에틸렌다이아민, 헥산다이아민, 노르말 부틸아민, 다이이소프로필아민, 다이노르말 부틸아민, 트라이에틸아민, 트라이노르말 부틸아민 및 테트라메틸에틸렌 다이아민과 같은 상술한 적당한 유기 아민류 중 에틸렌다이아민 (EDA) 과 트라이에틸아민 (Et3N) 이 선택되었다. 처리 조건으로서는, 용액 상태에서의 에틸렌다이아민과 트라이에틸아민의 체적비가 변하였다. 증기 처리가 수행된 후, 처리 장치로부터 꺼낸 반도체 기판은 반도체 기판에 붙은 유기 아민을 제거하기 위하여 아세톤을 이용하여 린싱되었고, 추가로 건조되었다. 다음으로, 반도체 기판은 베이킹 노 내에 배치되었고, 2℃/분의 가열 속도로 400℃ 까지 가열되었고, 공기 중에서 4 시간 동안 소성이 수행되었다 (S10).
도 3 은 푸리에 변환 적외선 흡수 측정 (FT-IR: Fourier transform infrared absorption measurement) 에 의해 계측되는, 증기 처리를 받은 샘플의 흡수 스펙트럼을 나타낸다. 이러한 측정은 흡수 스펙트럼의 피크값이 보다 커짐에 따라 막에 포함된 물에 기여된 본딩 (Si-OH) 이 증가한다는 것을 나타낸다. 계측된 샘플들은 증기 처리를 받지 않은 샘플 (a); 100Vol% 의 EDA 를 갖고 물이 첨가되지 않은 샘플 (b); 50Vol%/50Vol% 의 EDA/Et3N 을 갖고 물이 첨가되지 않은 샘플 (c); 100Vol% 의 Et3N 을 갖고 물이 첨가되지 않은 샘플 (d); 50Vol%/50Vol% 의 EDA/Et3N 을 갖고 추가로 물이 첨가된 샘플 (e) 이었다. 증기 처리를 받지 않은 샘플 (a) 와 비교하면, 체적비와 무관하게 증기 처리를 받고 물이 첨가되지 않은 샘플 (b), 샘플 (c) 및 샘플 (d) 에서는 Si-OH 기의 수가 감소하고 소수화가 발현된다. 한편, 50Vol%/50Vol% 의 EDA/Et3N 을 갖고 물이 첨가된 샘플 (e) 에서는 명백하게 Si-OH 기의 수의 감소가 제한되고, 소수화의 징후가 불충분하다.
도 4 는 증기 처리에 의한 유전율의 이송 시간 의존성을 나타낸다. 유전율은 다음과 같이 결정되었다. 다공성 실리카막은 실리콘 기판 상에 형성되었다. 알려진 면적을 갖는 금속 전극은 다공성 실리카막의 표면 상에 형성되어 캐패시터를 구성하였다. 캐패시터의 캐패시턴스는 전압-캐패시턴스 특성에 기초하여 계측되었다. 그 후, 유전율은 획득된 캐패시턴스 값에 기초하여 결정되었으나, 전극의 면적과 다공성 실리카막의 두께가 고려되었다. 샘플 (f) 는 증기 처리가 수행되지 않았을 때의 평가 결과를 나타낸다. 이것은 증기 처리가 유전율 (k 값) 을 감소시킴이 밝혀졌다. 또한, EDA 및 Et3N 에 물이 첨가되었던 샘플 (h) 와 비교하면, 물이 첨가되지 않은 샘플 (g) 는 보다 감소된 유전율을 갖는다. 샘플 (g) 가 기상 이송 시간의 진행에 따라 단조롭게 감소하는 경향을 나타내나, 이것은 또한 1 시간이 경과할 때 포화되는 경향을 나타낸다. 1 시간의 기상 이송 시간의 경우에서는 2.7 의 유전율이 획득되었고, 2 시간의 기상 이송 시간의 경우에서는 2.6 의 유전율이 획득되었다.
도 5 는 증기 처리에 의한 누설 전류의 시간 의존성을 나타낸다. 일반적으로, 반도체 소자를 제조하는 데 사용되는 절연막에서의 누설 전류가 1.0 × 10-8 A/cm2 보다 작아야 함이 요구된다. 샘플 (i) 는 증기 처리가 수행되지 않았을 경우의 결과를 나타낸다. 샘플 (k) 은 EDA/Et3N 이 50Vol%/50Vol% 이었고, 추가로 물이 첨가되었던 경우의 결과를 나타낸다. 샘플 (j) 은 EDA/Et3N 이 50Vol%/50Vol% 이었고, 물이 첨가되지 않았던 경우의 결과를 나타낸다. 각각의 경우에서는, 증기 처리가 누설 전류를 감소시킴이 밝혀졌다. 그러나, EDA 와 Et3N 에 물이 첨가되었던 샘플 (k) 는 누설 전류의 감소가 1 시간 내에 포화되는 경향을 나타낸다. 따라서, 이것은 1.0 × 10-8 A/cm2 보다 작은 누설 전류를 유지하기가 어렵다. 한편, 물이 첨가되지 않은 샘플 (j) 는 기상 이송 시간이 1 시간 보다 긴 경우에 9.5 × 10-9 A/cm2 이하의 누설 전류 값을 나타내고, 이것은 샘플 (j) 가 충분히 실용적임이 밝혀졌다.
도 6 은 EDA 와 Et3N 의 체적비에 따라 작은 각의 X 선 산란 방법에 의해 계측된 구멍 직경 분포의 의존성을 나타낸다. 이것은 구멍 크기 (평균 구멍 직경) 가 Et3N 의 비율이 증가함에 따라 증가함이 밝혀졌다. 평균 구멍 직경이 구멍 직경 분포의 피크 값과 대략 동일하기 때문에, 구멍 직경 분포의 피크 값은 본 명세서에서 평균 구멍 직경으로서 정의된다. EDA 와 Et3N 에 물이 첨가되는 경우, 구멍 직경의 크기는 증가한다. 계측된 샘플들은 증기 처리를 받지 않은 샘플 (l); 100Vol% 의 EDA 를 갖고 물이 첨가되지 않은 샘플 (m); 50Vol%/50Vol% 의 EDA/Et3N 을 갖고 물이 첨가되지 않은 샘플 (n); 100Vol% 의 Et3N 을 갖고 물이 첨가되지 않은 샘플 (o); 50Vol%/50Vol% 의 EDA/Et3N 을 갖고 물이 첨가된 샘플 (p) 이었다. 증기 처리를 받지 않은 샘플 (l) 의 구멍 직경의 평균은 결과들 중 가장 작은 3nm 였다. 그러나, 그 샘플은 상술한 바와 같이 발현된 어떤 소수화도 없고, 유전율과 누설 전류의 감소가 곤란하여, 실용성이 부족하다. 증기 처리를 받고 물이 첨가되지 않은 샘플 (m), 샘플 (n) 및 샘플 (o) 의 구멍 직경들은 각각 4nm, 6nm 및 8nm 였다. 보다 작은 평균 구멍 직경은 EDA 100Vol% 인 샘플 (m) 에서 획득되었다. Et3N 100Vol% 인 샘플 (o) 평균 구멍 직경은 8nm 였다. 50Vol%/50Vol% 의 EDA/Et3N 인 샘플 (n) 은 EDA 가 단독으로 사용되었던 경우의 값과 Et3N 가 단독으로 사용되었던 경우의 값 사이의 중간 값을 나타내었다. 따라서, 원하는 평균 구멍 직경은 EDA 와 Et3N 의 체적비를 조절함으로써 획득될 수 있다. 한편, 50Vol%/50Vol% 의 EDA/Et3N 을 갖고 물이 첨가된 샘플 (p) 는 약 20nm 의 평균 구멍 직경을 가졌고, 보다 넓은 구멍 직경 분포를 가졌다. 이것은 구멍 직경의 제어가 물이 첨가되는 경우의 증기 처리 시 어렵다는 것을 나타낸다. 반도체의 제조 프로세스에 사용되는 층간절연막은 열적 스트레스와 기계적 스트레스가 인가되는 환경에 노출된다. 이러한 관점에서, 보다 큰 구멍 직경의 존재는 기계적 강도의 감소를 야기하고, 바람직하지 않다.
본 실시예에 따르면, 물이 첨가됨 없이 EDA, Et3N 또는 이들의 조합과 같은 유기 아민을 사용한 증기 처리로, 평균 구멍 직경은 다공성 실리카막의 소수화가 유지되면서 4 내지 8nm 의 범위에서 제어될 수 있다. 따라서, 약 2.5 의 유전율과 1.0 × 10-8 A/cm2 보다 작은 누설 전류를 갖고 또한 우수한 기계적 강도를 갖는 다공성 실리카막으로 이루어진 저유전율막이 획득될 수 있다.
(적용)
도 7a 내지 도 7d 는 증기 처리를 이용한 다공성 실리카막이 사용되는 반도체 소자의 일례를 나타내는 프로세스 단면도들이다. 여기서, 다마신 방법에 의해 구리 상호접속부가 형성되는 일례에 대한 기재가 주어질 것이다. Si3N4 막과 같은 배리어막 (101) 은 반도체 기판 (Si 웨이퍼) (100) 상에 형성된다. 다음으로, 다공성 실리카막 (102) 은 형성된다 (코팅 → 증기 처리 → 소성) (프로세스 (a)). 하드 마스킹, 레지스트 도포, 노광과 현상, 및 에칭이 수행되고, 원하는 회로 패턴 (103) 은 다공성 실리카막 (102) 내에 형성된다 (프로세스 (b)). Cu 막 (104) 은 전체 표면 상에 도금법에 의해 형성되고, 이후 필요에 따라 어닐링이 수행된다 (프로세스 (c)). 마지막으로, Cu 상호접속부 (105) 는 화학적 기계적 연마 방법 (CMP) 을 이용하여 다공성 실리카막 (102) 상의 Cu 를 제거함으로써 형성된다 (프로세스 (d)).
또한, 금속 상호접속부는 또한 층간절연막 내에 형성된 그루브와 그 그루브의 저면의 일부에 형성된 콘택홀을 매립함으로써 형성될 수 있다.
본 발명이 상기 실시형태들에 한정되지 않으나, 본 발명의 범위 및 사상으로부터 벗어남 없이 변형되거나 변경될 수도 있음이 명백하다.
11: 반도체 기판
12: 컨테이너
13: 오토크레이브
14: 유기 아민 용액
100: 반도체 기판
101: 배리어막
102: 다공성 실리카막
103: 회로 패턴
104: Cu 막
105: Cu 상호접속부

Claims (23)

  1. 다공성 실리카막을 포함한 저유전율막을 제조하는 방법으로서,
    다공성 실리카막을 형성하기 위한 원료를 기판에 도포함으로써 상기 기판 상에 다공성 실리카 전구체 막을 형성하는 단계; 및
    상기 기판 상에 형성된 상기 다공성 실리카 전구체 막을 물이 첨가되지 않은 유기 아민의 증기 분위기에 노출함으로써 상기 다공성 실리카 전구체 막에 기상 이송 처리 (vapor-phase transport treatment) 를 수행하는 단계를 포함하는, 저유전율막을 제조하는 방법.
  2. 제 1 항에 있어서,
    상기 기상 이송 처리 후에 상기 다공성 실리카 전구체 막에 소성 열 처리 (calcination heat treatment) 를 수행하는 단계를 더 포함하는, 저유전율막을 제조하는 방법.
  3. 제 1 항에 있어서,
    상기 유기 아민은 적어도 1 차 다이아민을 함유하는, 저유전율막을 제조하는 방법.
  4. 제 3 항에 있어서,
    상기 1 차 다이아민은 에틸렌다이아민인, 저유전율막을 제조하는 방법.
  5. 제 1 항에 있어서,
    상기 유기 아민은 적어도 3 차 아민을 함유하는, 저유전율막을 제조하는 방법.
  6. 제 5 항에 있어서,
    상기 3 차 아민은 트라이에틸아민인, 저유전율막을 제조하는 방법.
  7. 제 1 항에 있어서,
    상기 다공성 실리카막은 평균 직경으로서 표시되는 4㎚ 내지 8㎚ 의 구멍 직경을 갖는 막인, 저유전율막을 제조하는 방법.
  8. 제 7 항에 있어서,
    에틸렌다이아민과 트라이에틸아민이 용액 상태로 100:0 내지 0:100 의 체적비로 상기 유기 아민에 사용되고,
    상기 구멍 직경은 상기 에틸렌다이아민과 트라이에틸아민의 체적 혼합비를 조정함으로써 제어되는, 저유전율막을 제조하는 방법.
  9. 제 1 항에 있어서,
    상기 기상 이송 처리는 상기 다공성 실리카막을 소수화하고, 이로써 상기 다공성 실리카막에 의한 수분 흡수를 방지하는 처리인, 저유전율막을 제조하는 방법.
  10. 제 1 항에 있어서,
    상기 기상 이송 처리에서의 상기 유기 아민의 증기는 상기 유기 아민의 끓는 점 이상 및 250℃ 이하의 온도 범위로 상기 유기 아민을 가열함으로써 발생되는, 저유전율막을 제조하는 방법.
  11. 제 1 항에 있어서,
    상기 기상 이송 처리에서의 상기 기판의 온도는 100℃ 내지 450℃ 로 설정되는, 저유전율막을 제조하는 방법.
  12. 제 1 항에 있어서,
    상기 기상 이송 처리는 1 시간 내지 6 시간 동안 수행되는, 저율전율막을 제조하는 방법.
  13. 제 2 항에 있어서,
    상기 기상 이송 처리 후 상기 소성 열 처리 전에,
    상기 기판의 표면에 부착한 상기 유기 아민을 제거하도록 린싱하는 단계; 및
    상기 린싱하는 단계의 다음에 오는 건조 단계를 더 포함하는, 저유전율막을 제조하는 방법.
  14. 제 2 항에 있어서,
    상기 다공성 실리카막을 형성하기 위한 원료는 실리카 전구체, 촉매, 물, 용매 및 구멍 형성체 (pore generator) 를 교반함으로써 합성에 의해 제조되고, 상기 소성 열 처리는 상기 기상 이송 처리 동안 분해되지 않은 상기 구멍 형성체를 분해하고 휘발시킴으로써 상기 다공성 실리카 전구체 막을 상기 다공성 실리카막으로 변환하는 것인, 저유전율막을 제조하는 방법.
  15. 제 2 항에 있어서,
    상기 소성 열 처리에서, 상기 기판의 온도는 1 ℃/분 내지 20 ℃/분의 속도로 실온에서 400℃ 까지 상승되고, 상기 기판은 1 시간 내지 6 시간 동안 가열되는, 저유전율막을 제조하는 방법.
  16. 다중레벨 상호접속 구조물을 갖는 반도체 소자를 제조하는 방법으로서,
    반도체 기판 상에 서로 층을 이룬 금속 상호접속부 및 층간절연막을 포함하고,
    상기 층간절연막은 저유전율막을 포함하고,
    상기 저유전율막은 제 1 항 내지 제 15 항 중 어느 한 항에 기재된 방법에 의해 제조되는, 반도체 소자를 제조하는 방법.
  17. 제 16 항에 있어서,
    상기 금속 상호접속부는 상기 층간절연막 내에 형성된 그루브 (groove) 를 매립함으로써 형성되는, 반도체 소자를 제조하는 방법.
  18. 제 16 항에 있어서,
    상기 금속 상호접속부는 상기 층간절연막 내에 형성된 그루브 및 상기 그루브의 저면의 일부에 형성된 콘택홀을 매립함으로써 형성되는, 반도체 소자를 제조하는 방법.
  19. 제 16 항에 있어서,
    상기 금속 상호접속부는 구리 상호접속부인, 반도체 소자를 제조하는 방법.
  20. 다중레벨 상호접속 구조물을 갖는 반도체 소자로서,
    반도체 기판 상에 서로 층을 이룬 금속 상호접속부 및 층간절연막을 구비하고,
    상기 층간절연막은 저유전율막을 포함하고,
    상기 저유전율막은 제 1 항 내지 제 15 항 중 어느 한 항에 기재된 방법에 의해 제조된 다공성 실리카막인, 반도체 소자.
  21. 제 20 항에 있어서,
    상기 금속 상호접속부는 상기 층간절연막 내에 형성된 그루브를 매립함으로써 형성되는, 반도체 소자.
  22. 제 20 항에 있어서,
    상기 금속 상호접속부는 상기 층간절연막 내에 형성된 그루브와 상기 그루브의 저면의 일부에 형성되는 콘택홀을 매립함으로써 형성되는, 반도체 소자.
  23. 제 20 항에 있어서,
    상기 금속 상호접속부는 구리 상호접속부인, 반도체 소자.
KR1020100001656A 2009-05-13 2010-01-08 로우-ｋ 막을 제조하는 방법, 반도체 소자 및 그 제조 방법 KR101137756B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2009116601A JP2010267716A (ja) 2009-05-13 2009-05-13 低誘電率絶縁膜の作製方法、半導体装置およびその製造方法
JPJP-P-2009-116601 2009-05-13

Publications (2)

Publication Number Publication Date
KR20100122848A KR20100122848A (ko) 2010-11-23
KR101137756B1 true KR101137756B1 (ko) 2012-04-24

Family

ID=43067840

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100001656A KR101137756B1 (ko) 2009-05-13 2010-01-08 로우-ｋ 막을 제조하는 방법, 반도체 소자 및 그 제조 방법

Country Status (4)

Country Link
US (2) US8030221B2 (ko)
JP (1) JP2010267716A (ko)
KR (1) KR101137756B1 (ko)
CN (1) CN101887853B (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010267716A (ja) * 2009-05-13 2010-11-25 Elpida Memory Inc 低誘電率絶縁膜の作製方法、半導体装置およびその製造方法
JP2012015379A (ja) * 2010-07-01 2012-01-19 Univ Of Miyazaki シリコン酸化膜からのｏｈ基除去法
US8927430B2 (en) * 2011-07-12 2015-01-06 International Business Machines Corporation Overburden removal for pore fill integration approach
KR101361454B1 (ko) * 2012-08-23 2014-02-21 이근수 반도체 소자의 실리콘 산화막 형성 방법
JP6060460B2 (ja) * 2012-11-22 2017-01-18 アーゼット・エレクトロニック・マテリアルズ（ルクセンブルグ）ソシエテ・ア・レスポンサビリテ・リミテ シリカ質膜の形成方法及び同方法で形成されたシリカ質膜
JP2017037505A (ja) 2015-08-11 2017-02-16 ルネサスエレクトロニクス株式会社 半導体装置
WO2019039909A1 (ko) * 2017-08-24 2019-02-28 주식회사 엘지화학 실리카막의 제조 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004079592A (ja) * 2002-08-12 2004-03-11 Asahi Kasei Corp 層間絶縁用薄膜
US20070158013A1 (en) 2005-11-28 2007-07-12 Yasuyoshi Hyodo Method for forming porous insulation film

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3859540B2 (ja) * 2002-05-14 2006-12-20 松下電器産業株式会社 低誘電率絶縁膜形成用材料
JP2004311532A (ja) 2003-04-02 2004-11-04 Semiconductor Leading Edge Technologies Inc 多孔質膜の形成方法
JP2007514519A (ja) * 2003-10-20 2007-06-07 ウィリアム・マーシュ・ライス・ユニバーシティ ポリマー及び帯電ナノ粒子からなるマイクロカプセルを製造する方法
JP4903373B2 (ja) * 2004-09-02 2012-03-28 ローム株式会社 半導体装置の製造方法
JP3978209B2 (ja) 2004-12-27 2007-09-19 松下電器産業株式会社 低誘電率絶縁膜形成用材料及び低誘電率絶縁膜の形成方法
KR20080022316A (ko) * 2006-09-06 2008-03-11 삼성전자주식회사 반도체 장치의 금속 배선 형성 방법
JP2010267716A (ja) * 2009-05-13 2010-11-25 Elpida Memory Inc 低誘電率絶縁膜の作製方法、半導体装置およびその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004079592A (ja) * 2002-08-12 2004-03-11 Asahi Kasei Corp 層間絶縁用薄膜
US20070158013A1 (en) 2005-11-28 2007-07-12 Yasuyoshi Hyodo Method for forming porous insulation film

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
간행물(2008) *
간행물(2008)*

Also Published As

Publication number Publication date
CN101887853B (zh) 2014-02-05
KR20100122848A (ko) 2010-11-23
US20100289143A1 (en) 2010-11-18
US8030221B2 (en) 2011-10-04
US8253251B2 (en) 2012-08-28
JP2010267716A (ja) 2010-11-25
US20110309511A1 (en) 2011-12-22
CN101887853A (zh) 2010-11-17

Similar Documents

Publication Publication Date Title
US7727907B2 (en) Manufacturing method of semiconductor device and semiconductor device produced therewith
US8288295B2 (en) Manufacturing method of semiconductor device and semiconductor device produced therewith
KR101137756B1 (ko) 로우-ｋ 막을 제조하는 방법, 반도체 소자 및 그 제조 방법
EP1292973B1 (en) Method to restore hydrophobicity in dielectric films and materials
JP5592327B2 (ja) 誘電体膜の材料特性を高めるための活性化学的方法
KR101105622B1 (ko) 다공질막의 전구체 조성물 및 그 조제 방법, 다공질막 및 그 제조 방법, 그리고 반도체 장치
KR100671850B1 (ko) 다공질 필름의 개질 방법 및 개질된 다공질 필름 및 그 용도
EP1035183A1 (en) Coating fluid for forming low-permittivity silica-based coating film and substrate with low-permittivity coating film
JP5161571B2 (ja) 処理剤物質
WO2005034194A2 (en) Repairing damage to low-k dielectric materials using silylating agents
JP4422643B2 (ja) 多孔質フィルムの製造方法ならびに層間絶縁膜、半導体材料および半導体装置
JP4261297B2 (ja) 多孔質フィルムの改質方法、改質された多孔質フィルム及びその用途
US20050136687A1 (en) Porous silica dielectric having improved etch selectivity towards inorganic anti-reflective coating materials for integrated circuit applications, and methods of manufacture
JP2005116830A (ja) 多孔質シリカの製造方法、多孔質シリカおよびその用途
KR101064336B1 (ko) 실릴화제를 이용한 저-ｋ 유전물질로의 손상 보수
JP2003253203A (ja) シリカ系被膜形成用組成物、シリカ系被膜の製造方法及び電子部品
JP2011040634A (ja) 多孔質膜の前駆体組成物、多孔質膜及びその作製方法、並びに半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee