KR101123442B1 - 반도체 장치의 제조 방법, 반도체 장치, 플라즈마 질화처리 방법, 제어 프로그램 및 컴퓨터 기억 매체 - Google Patents

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도쿄엘렉트론가부시키가이샤
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Abstract

복수의 슬롯을 갖는 평면 안테나에 의해 처리실 내에 마이크로파를 도입하여 처리 가스의 플라즈마를 발생시키는 질화 처리 공정에 의해, 폴리실리콘층(111)의 표면에 질화 영역(112)을 형성한다. 다음에, 질화 영역(112)의 위에 CVD 산화막(113) 등을 형성하고, 폴리실리콘층(111) 등을 소정 형상으로 패터닝 한 후, 질화 영역(112)을 산화 배리어층으로 해서, 노출된 폴리실리콘층(111)의 측벽부 등에 열산화에 의해 열산화막(114)을 형성한다. 따라서, 종래에 비해 더욱 저온의 공정에 의해 버즈피크의 발생을 억제할 수 있다.

Description

반도체 장치의 제조 방법, 반도체 장치, 플라즈마 질화 처리 방법, 제어 프로그램 및 컴퓨터 기억 매체{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE MANUFACTURING METHOD, SEMICONDUCTOR DEVICE, METHOD FOR PLASMA NITRIDING TREATMENT METHOD, CONTROL PROGRAM AND COMPUTER STORAGE MEDIUM}
실리콘층에 열산화막을 형성하는 공정을 갖는 반도체 장치의 제조 방법, 반도체 장치, 플라즈마 질화 처리 방법, 제어 프로그램 및 컴퓨터 기억 매체에 관한 것이다.
종래부터, 반도체 장치의 제조공정 등에 있어서는 실리콘층, 예를 들면 전극을 구성하는 폴리실리콘층의 위에 절연층(예를 들면 CVD 산화막 등) 등을 순차 적층 형성하고, 그 후, 포토리소그래피를 이용한 에칭공정 등에 의해, 폴리실리콘층 및 그 위의 CVD 산화막 등을 소정형상으로 패터닝하고, 그 후, 노출된 폴리실리콘층의 측벽부 등에, 열산화에 의해 산화막을 형성하는 것이 실행되고 있다.
그러나, 상기와 같은 반도체 장치의 제조공정에 있어서는 폴리실리콘층과 CVD 산화막 등의 계면 부분에 있어서, 폴리실리콘층의 양단부의 내부에까지 열산화 가 진행하는 소위 버즈 피크가 발생한다고 하는 문제가 있다. 이러한 버즈 피크는 제어된 산화가 아니라 국부적으로 산화막이 두껍게 되어 버리게 됨과 동시에, 그 양에도 편차가 있기 때문에, 반도체 장치의 성능의 열화나 성능의 편차가 생기는 등의 악영향이 발생한다.
또한, 상기의 문제를 해결하기 위해, 폴리실리콘층, CVD 산화막 등을 순차 형성하고, 암모니아 가스 분위기에 의한 열처리하는 것에 의해, 폴리실리콘층과 CVD 산화막의 계면 부분 및 산화막 표면에 질화층을 형성하는 것도 알려져 있다(특허문헌1 참조 )
그러나, 이러한 열처리에서는 예를 들면, 700℃ 등의 고온에서 처리가 실행되므로 폴리실리콘층과 산화막의 계면의 단부가 산화되어 두껍게 되어 버린다. 이 때문에, 차세대의 반도체 장치의 제조공정 전체에 열의 영향을 줄 가능성이 있어, 균일한 극박의 질화층을 정밀도좋게 제어할 수 없어, 반도체 장치의 성능의 향상과 안정화를 도모하기 위해 바람직하지 않다고 하는 문제가 있다.
상술한 바와 같이, 종래에 있어서는 폴리실리콘층과 CVD 산화막 등의 계면 부분 등에 버즈 피크가 발생한다고 하는 문제가 있고, 이러한 문제를 해결하기 위해서는 고온의 열처리가 필요로 되기 때문에, 더욱 저온의 공정에 의해 버즈 피크의 발생을 억제하여, 균일한 극박의 질화 영역을 형성할 수 있는 반도체 장치의 제조 방법 및 반도체 장치의 개발이 요구되고 있었다.
특허문헌 1: 일본국 특허공개 평성10-335500호 공보
본 발명은 상기와 같은 종래의 사정에 대처하여 이루어진 것으로서, 종래에 비해 플라즈마 처리에서 실행하므로, 더욱 저온의 공정에 의해 버즈 피크의 발생을 억제할 수 있는 반도체 장치의 제조 방법, 반도체 장치, 플라즈마 질화 처리 방법, 제어 프로그램 및 컴퓨터 기억 매체를 제공하고자 하는 것이다.
상기 목적을 달성하기 위해, 청구항 1 기재의 반도체 장치의 제조 방법은 복수의 슬롯을 갖는 평면 안테나에 의해 처리실내에 마이크로파를 도입하여 처리 가스의 플라즈마를 발생시키고, 이 플라즈마에 의해, 피처리 기판의 실리콘을 포함하는 층에 질화 영역을 형성하는 질화 영역 형성 공정과, 상기 질화 영역을 산화 배리어층으로 해서, 열처리에 의해 상기 피처리 기판의 상기 실리콘을 포함하는 층에 산화막을 형성하는 열산화막 형성 공정을 구비한 것을 특징으로 한다.
또한, 청구항 2 기재의 반도체 장치의 제조 방법은 청구항 1 기재의 반도체 장치의 제조 방법으로서, 상기 질화 영역을, 상기 실리콘을 포함하는 층의 표면에 형성하고, 에칭공정에 의해 노출된 상기 실리콘을 포함하는 층의 측벽부에 상기 산화막을 형성하는 것을 특징으로 한다.
또한, 청구항 3 기재의 반도체 장치의 제조 방법은 청구항 1 또는 2 기재의 반도체 장치의 제조 방법으로서, 상기 실리콘을 포함하는 층이 폴리실리콘으로 이루어지고, 상기 질화 영역 형성 공정을 10초 이상 실행하는 것을 특징으로 한다.
또, 청구항 4 기재의 반도체 장치의 제조 방법은 청구항 3 기재의 반도체 장치의 제조 방법으로서, 상기 질화 영역 형성 공정을 30초 이상 실행하는 것을 특징으로 한다.
또한, 청구항 5 기재의 반도체 장치의 제조 방법은 청구항 l 또는 2기재의 반도체 장치의 제조 방법으로서, 상기 실리콘을 포함하는 층이 산화 실리콘으로 이루어지고, 상기 질화 영역 형성 공정을 60초 이상 실행하는 것을 특징으로 한다.
또한, 청구항 6 기재의 반도체 장치의 제조 방법은 청구항 5 기재의 반도체 장치의 제조 방법으로서, 상기 질화 영역 형성 공정을 90초 이상 실행하는 것을 특징으로 한다.
또한, 청구항 7 기재의 반도체 장치의 제조 방법은 청구항 1 내지 6중의 어느 한항 기재의 반도체 장치의 제조 방법으로서, 상기 질화 영역 형성 공정을 100℃～600℃의 처리온도의 범위에서 실행하는 것을 특징으로 한다.
또한, 청구항 8 기재의 반도체 장치의 제조 방법은 청구항 1 내지 7중의 어느 한항 기재의 반도체 장치의 제조 방법으로서, 상기 처리 가스가 질소 가스와 희가스를 포함하는 것을 특징으로 한다.
또한, 청구항 9 기재의 반도체 장치의 제조 방법은 청구항 8 기재의 반도체 장치의 제조 방법으로서, 상기 희가스가 아르곤 가스, 크세논 가스, 크립톤 가스 중의 어느 하나인 것을 특징으로 한다.
또, 청구항 10 기재의 반도체 장치는 청구항 1 내지 9 중의 어느 한항 기재의 반도체 장치의 제조 방법을 이용하여 제조된 것을 특징으로 한다.
또, 청구항 11 기재의 플라즈마 질화 처리 방법은 복수의 슬롯을 갖는 평면 안테나에 의해 처리실내에 마이크로파를 도입하여 처리 가스의 플라즈마를 발생시키고, 이 플라즈마에 의해, 피처리 기판의 실리콘을 포함하는 층에, 후공정인 열처리공정에 있어서 산화 배리어층으로서 작용하는 질화 영역을 형성하는 것을 특징으로 한다.
또한, 청구항 12 기재의 플라즈마 질화 처리 방법은 청구항 11기재의 플라즈마 질화 처리 방법으로서, 상기 실리콘을 포함하는 층이 폴리실리콘으로 이루어지고, 상기 질화 영역을 형성하는 공정을 10초 이상 실행하는 것을 특징으로 한다.
또한, 청구항 13 기재의 플라즈마 질화 처리 방법은 청구항 12 기재의 플라즈마 질화 처리 방법으로서, 상기 질화 영역을 형성하는 공정을 30초 이상 실행하는 것을 특징으로 한다.
또한, 청구항 14 기재의 플라즈마 질화 처리 방법은 청구항 11 기재의 플라즈마 질화 처리 방법으로서, 상기 실리콘을 포함하는 층이 산화 실리콘으로 이루어지고, 상기 질화 영역을 형성하는 공정을 60초 이상 실행하는 것을 특징으로 한다.
또한, 청구항 15 기재의 플라즈마 질화 처리 방법은 청구항 14기재의 플라즈마 질화 처리 방법으로서, 상기 질화 영역을 형성하는 공정을 90초 이상 실행하는 것을 특징으로 한다.
또한, 청구항 16 기재의 플라즈마 질화 처리 방법은 청구항 11 내지 15중의 어느 한항 기재의 플라즈마 질화 처리 방법으로서, 상기 질화 영역 형성 공정을 100℃～600℃의 처리온도의 범위에서 실행하는 것을 특징으로 한다.
또한, 청구항 17 기재의 플라즈마 질화 처리 방법은 청구항 11 내지 16중의 어느 한항 기재의 플라즈마 질화 처리 방법으로서, 상기 처리 가스가 질소 가스와 희가스를 포함하는 것을 특징으로 한다.
또한, 청구항 18 기재의 플라즈마 질화 처리 방법은 청구항 17 기재의 플라즈마 질화 처리 방법으로서, 상기 희가스가 아르곤 가스, 크세논 가스, 크립톤 가스 중의 어느 하나인 것을 특징으로 한다.
또한, 청구항 19 기재의 제어 프로그램은 컴퓨터상에서 동작하고, 실행시에, 청구항 11 내지 청구항 18 중의 어느 한항 기재의 플라즈마 질화 처리 방법이 실행되도록 플라즈마 처리 장치를 제어하는 것을 특징으로 한다.
또한, 청구항 20 기재의 컴퓨터 기억 매체는 컴퓨터상에서 동작하는 제어 프로그램이 기억된 컴퓨터 기억 매체로서, 상기 프로그램은 실행시에, 청구항 11 내지 청구항 18 중의 어느 한항 기재의 플라즈마 질화 처리 방법이 실행되도록 플라즈마 처리 장치를 제어하는 것을 특징으로 한다.
[도 1] 본 발명의 1실시형태에 관한 반도체 웨이퍼의 요부 구성을 확대하여 나타내는 도면.
[도 2] 질화 처리에 의한 산화 배리어층으로서의 효과를 측정한 결과를 나타내는 도면.
[도 3] 본 발명의 실시형태에 사용하는 플라즈마 처리 장치의 개략 구성을 나타내는 도면.
[도 4] 도 3의 플라즈마 처리 장치의 요부 구성을 나타내는 도면.
[도 5] 도 3의 플라즈마 처리 장치에 있어서의 질화 처리의 공정을 나타내는 도면.
[도 6] 본 발명의 다른 실시형태에 관한 반도체 웨이퍼의 요부 구성을 확대하여 나타내는 도면.
[도 7] 도 3의 플라즈마 처리 장치에 있어서의 질화 처리 공정을 나타내는 도면.
[도 8] 질화 처리에 있어서의 산화 배리어층으로서의 효과를 측정한 결과를 나타내는 도면.
[도 9] 질화 처리에 있어서의 평균 질소 농도 및 그 편차를 나타내는 도면.
이하, 본 발명의 상세를 실시예에 대해 도면을 참조하여 설명한다.
도 1은 본 실시형태에 관한 반도체 장치를 제조하기 위한 피처리 기판인 웨이퍼 W의 단면 구성을 확대하여 나타내는 도면이다. 도 1(a)에 있어서, (111)은 실리콘층으로서, 예를 들면 전극을 구성하는 폴리실리콘으로 이루어진다. (110)은 그 하지층으로서, 절연막 예를 들면 게이트 산화막 또는 터널 산화막 등으로 구성되어 있다.
본 실시형태에 있어서는 이 폴리실리콘층(111)의 표면에, 도 1(b)에 나타내는 바와 같이, 매우 극박의 질화 영역(112)을 형성한다. 이 질화 영역(112)은 복수의 슬롯을 갖는 평면 안테나에 의해 처리실내에 마이크로파를 도입하여 처리 가 스의 플라즈마를 발생시키고, 이 플라즈마에 의해, 폴리실리콘층(111)의 표면을 질화 처리하여 균일하게 형성한다. 이 질화 처리 공정에 대해서는 후에 상세하게 설명한다.
다음에, 도 1(c)에 나타내는 바와 같이, 질화 영역(112)의 위에 예를 들면 CVD 산화막(SiO2)(113) 등을 형성한다. 그 후, 필요에 따라서, CVD 산화막(113)의 위에, 질화막(SiN), CVD 산화막, 폴리실리콘막, 절연막 등을 적절히 적층하여 형성한다. 예를 들면, 불휘발성 메모리 소자를 형성하는 경우에는 ONO 구조의 절연막과, 그 위의 콘트롤 게이트로 되는 폴리실리콘층 등이 차례로 형성된다. 폴리실리콘층에, P, B, As 등의 도펀트가 도프되어 있다.
그리고, 필요한 소자 구조를 형성하기 위한 층을 적층한 후, 도 1(d)에 나타내는 바와 같이 포토리소그래피를 이용한 에칭공정 등에 의해서, 폴리실리콘층(111), 질화 영역(112), CVD 산화막(113)(및 필요에 따라서 CVD 산화막(113)의 위에 형성된 각 층)을 소정 형상으로 패터닝하고, 그 후, 노출된 폴리실리콘층(111)의 측벽부 등에, 예를 들면 900℃ 정도의 열산화에 의해 열산화막(114)을 형성한다. 이 때, 폴리실리콘층(111)과 CVD 산화막(113)의 사이에는 질화 영역(112)이 균일하게 형성되어 있고, 이 질화 영역(112)이 산화 배리어층으로서 작용하므로, 이 폴리실리콘층의 단부에의 열산화의 작용이 억제되어, 버즈 피크가 발생하는 것을 억제할 수 있다.
다음에, 도 3을 참조하여, 상기 본 실시형태의 질화 영역(112)의 형성 공정 에 사용하는 플라즈마 처리 장치(100)의 구성에 대하여 설명한다. 플라즈마 처리 장치(100)는 소정의 패턴으로 복수의 슬롯이 형성된 평면 안테나(Radial Line Slot Antenna)를 이용하여 마이크로파 발생원으로부터 인도된 마이크로파를 챔버 내에 방사하고, 플라즈마를 형성하는 RLSA 마이크로파 플라즈마 처리 장치로서 구성된다. 이 플라즈마 처리 장치(100)는 기밀하게 구성되고, 접지된 대략 원통 형상의 챔버(1)를 갖고 있다. 챔버(1)의 바닥벽(1a)의 대략 중앙부에는 원형의 개구부(10)가 형성되어 있고, 바닥벽(1a)에는 이 개구부(10)와 연통하고, 아래쪽을 향해서 돌출된 배기실(11)이 마련되어 있다. 챔버(1)내에는 피처리 기판인 웨이퍼 W를 수평으로 지지하기 위한 AlN 등의 세라믹으로 이루어지는 서셉터(2)가 마련되어 있다. 이 서셉터(2)는 배기실(11)의 바닥부 중앙으로부터 위쪽으로 신장하는 원통형상의 AlN 등의 세라믹으로 이루어지는 지지부재(3)에 의해 지지되어 있다. 서셉터(2)의 외연부에는 웨이퍼 W를 가이드하기 위한 가이드링(4)이 마련되어 있다. 또한, 서셉터(2)에는 저항가열형의 히터(5)가 매립되어 있으며, 이 히터(5)는 히터 전원(6)으로부터 급전되게 것에 의해 서셉터(2)를 가열하고, 그 열로 피처리 기판인 웨이퍼 W를 가열한다. 이 때, 예를 들면 실온에서 800℃까지의 범위에서 온도 제어 가능하게 되어 있다. 또, 챔버(1)의 내주에는 유전체, 예를 들면 석영으로 이루어지는 원통형상의 라이너(7)가 마련되어 있다. 또한, 서셉터(2)의 하부의 주위를 둘러싸도록 배기용의 복수의 개구가 마련된 배플판(12)이 마련되어 있다.
서셉터(2)에는 웨이퍼 W를 지지하여 승강시키기 위한 웨이퍼 지지핀(도시하지 않음)이 서셉터(2)의 표면에 대해 돌출 함몰 가능하게 마련되어 있다.
챔버(1)의 측벽에는 환상을 이루는 가스도입부재(15)가 마련되어 있고, 이 가스도입부재(15)에는 가스 공급계(16)가 접속되어 있다. 가스도입부재(15)는 샤워형상으로 배치해도 좋다. 이 가스 공급계(16)는 Ar가스 공급원(17), N2가스 공급원(18)을 갖고 있고, 이들 가스가 각각 가스라인(20)을 거쳐서 가스도입부재(15)에 이르고, 가스도입부재(15)로부터 챔버(1)내에 도입된다. 또, 가스라인(20)의 각각에는 매스플로 컨트롤러(21) 및 그 전후의 개폐밸브(22)가 마련되어 있다.
상기 배기실(11)의 측면에는 배기관(23)이 접속되어 있고, 이 배기관(23)에는 고속진공 펌프를 포함하는 배기 장치(24)가 접속되어 있다. 그리고, 이 배기 장치(24)를 작동시키는 것에 의해, 챔버(1)내의 가스가 배기실(11)의 공간(11a)내로 배출되고, 배기관(23)을 거쳐서 배기된다. 이것에 의해, 챔버(1)내는 소정의 진공도, 예를 들면, 0.133Pa까지 고속으로 감압하는 것이 가능하게 되어 있다.
챔버(1)의 측벽에는 플라즈마 처리 장치(100)에 인접하는 반송실(도시하지 않음)과의 사이에서 웨이퍼 W의 반입출을 실행하기 위한 반입출구(25)와, 이 반입출구(25)를 개폐하는 게이트 밸브(26)가 마련되어 있다.
챔버(1)의 상부는 개구부로 되어 있으며, 이 개구부의 주연부를 따라 링형상의 지지부(27)가 마련되어 있고, 이 지지부(27)에 유전체, 예를 들면 석영이나 Al2O3 등의 세라믹으로 이루어지고, 마이크로파를 투과하는 마이크로파 투과판(28)이 시일 부재(29)를 거쳐서 기밀하게 마련되어 있다. 따라서, 챔버(1)내는 기밀하게 유지된다.
마이크로파 투과판(28)의 위쪽에는 서셉터(2)와 대향하도록, 원판형상의 평면 안테나부재(31)가 마련되어 있다. 이 평면 안테나부재(31)는 지지부(27)의 상단에 걸어 고정되어 있다. 평면 안테나부재(31)는 도체, 예를 들면 표면이 은 또는 금도금된 동판 또는 알루미늄판으로 이루어지고, 복수의 마이크로파 방사 구멍(슬롯)(32)이 소정의 패턴으로 관통하여 형성된 구성으로 되어 있다. 이 마이크로파 방사 구멍(32)은 예를 들면 도 4에 나타내는 바와 같이 긴홈형상을 이루며, 인접하는 마이크로파 방사 구멍(32)끼리가 교차하도록, 전형적으로는 도시한 바와 같이 직교하도록(「T」자 형상으로) 배치되고, 이들 복수의 마이크로파 방사 구멍(32)이 동심원형상으로 배치되어 있다. 즉, 평면 안테나부재(31)는 RLSA 안테나를 구성하고 있다. 마이크로파 방사 구멍(32)의 길이나 배열 간격은 마이크로파의 파장(λ)에 따라 결정되며, 예를 들면 마이크로파 방사 구멍(32)의 간격이 λ/4, λ/2 또는 λ로 되도록 배치되어 있다. 또한, 마이크로파 방사 구멍(32)은 원형형상, 원호형상 등의 다른 형상이어도 좋다. 또한, 마이크로파 방사 구멍(32)의 배치형상은 특히 한정되지 않으며, 동심형상 이외, 예를 들면, 나선형상, 방사상 등의 배치로 하는 것도 가능하다. 이 평면 안테나부재(31)의 상면에는 진공보다도 큰 유전율을 갖는 유전체, 예를 들면 석영 등으로 이루어지는 지파판(33)이 마련되어 있다.
챔버(1)의 상면에는 이들의 평면 안테나부재(31) 및 지파판(33)을 덮도록, 예를 들면 알루미늄이나 스테인리스강 등의 금속재로 이루어지는 실드덮개체(34)가 마련되어 있다. 챔버(1)의 상면과 실드덮개체(34)는 시일 부재(35)에 의해 시일 <밀봉>되어 있다. 실드덮개체(34)에는 냉각수 유로(34a)가 형성되어 있다. 또, 실드덮개체(34)는 접지되어 있다.
실드덮개체(34)의 상부벽의 중앙에는 개구부(36)가 형성되어 있고, 이 개구부(36)에는 도파관(37)이 접속되어 있다. 이 도파관(37)의 단부에는 매칭 회로(38)를 거쳐서 마이크로파 발생 장치(39)가 접속되어 있다. 이것에 의해, 마이크로파 발생 장치(39)에서 발생한 예를 들면 주파수 2.45㎓의 마이크로파가 도파관(37)을 거쳐서 상기 평면 안테나부재(31)에 전파되도록 되어 있다. 또, 마이크로파의 주파수로서는 8.35㎓, 1.98㎓ 등을 이용하는 것도 가능하다.
도파관(37)은 상기 실드덮개체(34)의 개구부(36)로부터 위쪽으로 연장하는 단면이 원형형상인 동축도파관(37a)과, 수평방향으로 연장하는 단면이 직사각형형상인 직사각형 도파관(37b)을 갖고 있다. 이들 사이에는 모드 변환기(40)가 마련되어 있다. 동축도파관(37a)의 중심에는 내부도체(41)가 연장되어 있고, 그 하단부는 평면 안테나부재(31)의 중심에 접속 고정되어 있다.
플라즈마 처리 장치(100)의 각 구성부는 프로세스 콘트롤러(50)에 접속되어 제어되는 구성으로 되어 있다. 프로세스 콘트롤러(50)에는 공정 관리자가 플라즈마 처리 장치(100)를 관리하기 위해 커맨드의 입력조작 등을 실행하는 키보드나, 플라즈마 처리 장치(100)의 가동상황을 가시화해서 표시하는 디스플레이 등으로 이루어지는 사용자 인터페이스(51)가 접속되어 있다.
또한, 프로세스 콘트롤러(50)에는 플라즈마 처리 장치(100)에서 실행되는 각종 처리를 프로세스 콘트롤러(50)의 제어로 실현하기 위한 제어 프로그램이나, 처 리 조건에 따라 플라즈마 처리 장치(100)의 각 구성부에 처리를 실행시키기 위한 제어 프로그램 즉 레시피가 저장된 기억부(52)가 접속되어 있다. 레시피는 하드디스크나 반도체 메모리 등의 컴퓨터 기억 매체에 기억되어 있어도 좋고, CDROM, DVD 등의 휴대가능한 컴퓨터 기억 매체에 기억된 상태로 기억부(52)의 소정 위치에 세트하도록 되어 있어도 좋다. 또한, 다른 장치로부터, 예를 들면 전용회선을 거쳐서 레시피를 적절히 전송시키도록 해도 좋다.
그리고, 필요에 따라서, 사용자 인터페이스(51)로부터의 지시 등으로 임의의 레시피를 기억부(52)로부터 호출하여 프로세스 콘트롤러(50)에 실행시킴 으로써, 프로세스 콘트롤러(50)의 제어하에서 플라즈마 처리 장치(100)에서의 원하는 처리가 실행된다.
다음에, 이와 같이 구성된 플라즈마 처리 장치(100)에 의한 플라즈마 질화 처리에 대하여, 도 5의 흐름도를 참조하여 설명한다.
우선, 게이트밸브(26)를 개방으로 해서, 반입출구(25)로부터, 전술한 폴리실리콘층(111)이 형성된 도 1(a)의 상태의 웨이퍼 W(기판)를 챔버(1)내에 반입하고, 서셉터(2)상에 탑재하며, 웨이퍼 W를 가열한다(공정 1).
다음에, 챔버(1)내의 산소를 배제하기 위해, 챔버(1)내를 진공배기한다(공정 2). 이 경우, Ar, N2 등의 산소를 포함하지 않은 불활성 가스를 공급하면서 진공배기해도 좋다. 가스 공급계(16)의 Ar 가스 공급원(17)으로부터, Ar 가스를 소정의 유량으로 가스도입부재(15)를 거쳐서 챔버(1)내에 도입한다(공정 3). 이 Ar 가스 의 유량에 의해, 챔버(1)내의 압력을 조정하고(공정 4), 플라즈마가 착화하기 쉬운 고압 상태로 한다. 이 때의 압력으로서는 바람직하게는 13.3～267Pa의 범위가 이용되며, 66.6Pa, 126Pa가 예시된다. 또, 이 때의 압력은 후술하는 플라즈마 질화 처리시의 압력보다도 높아지도록 한다.
다음에, 챔버(1)내에 마이크로파를 방사시켜 플라즈마 착화를 실행한다(공정 5). 이 때에는 우선, 마이크로파 발생 장치(39)로부터의 마이크로파를 매칭 회로(38)를 경유해서 도파관(37)에 인도한다. 마이크로파는 직사각형 도파관(37b), 모드 변환기(40), 및 동축 도파관(37a)을 차례로 통과하여 평면 안테나부재(31)에 방사상으로 균일하게 공급되고, 평면 안테나부재(31)의 슬롯(32)으로부터 마이크로파 투과판(28)을 경유해서 챔버(1)내에 있어서의 웨이퍼 W의 위쪽 공간으로 방사된다. 이렇게 해서, 챔버(1)내에 방사된 마이크로파에 의해, 챔버(1)내에서는 Ar 가스가 플라즈마화된다. 이 때의 마이크로파 파워는 1000～3000W가 바람직하고, 1600W가 예시된다. 플라즈마 착화후는 챔버(1)내가 예를 들면, 12.0Pa로 압력 조정된다.
플라즈마 착화된 후, 가스 공급계(16)의 N2가스 공급원(18)으로부터, N2가스를 소정 유량으로 가스도입부재(15)를 거쳐서 챔버(1)내에 도입하고, 챔버(1)내에 방사된 마이크로파에 의해 N2가스를 플라즈마화한다(공정 6).
이와 같이 형성된 Ar가스 및 N2가스의 플라즈마에 의해 웨이퍼 W에 형성된 폴리실리콘층에 질화 처리를 실시하고, 질화 영역을 형성한다(공정 7). 이 때의 압력으로서는 바람직하게는 1.33Pa～399Pa의 범위가 이용되며, 예를 들면 12Pa가 채용된다. 처리온도로서는 100～600℃가 바람직하고, 더욱 바람직하게는 300～500℃, 예를 들면 400℃가 채용된다. 또한, 가스유량으로서는 Ar가스가 200～3000sc㎝, N2가스가 1～200sc㎝의 범위가 바람직하고, 예를 들면 Ar 가스가 1000sc㎝, N2가스가 40sc㎝인 유량이 채용된다.
또한, Ar 가스와 N2 가스의 유량비는 Ar/N2=1.0～300의 범위가 바람직하고, 10～100의 범위가 더욱 바람직하다. 또한, 이 때의 처리 시간은 10초 이상으로 하는 것이 바람직하고, 더욱 바람직하게는 30초 이상, 예를 들면 60초로 한다. 폴리실리콘층의 표면의 질화는 0.1㎚ 치수(수 옹스트롬) 이상의 두께 질화되면 좋고, 바람직하게는 1㎚ 이상이 좋다.
이렇게 하여 소정 시간 질화 처리를 실행한 후, 마이크로파의 방사를 정지시켜 플라즈마를 소화하고(공정 8), 진공배기를 하면서 가스를 정지시키고(공정 9), 질화 처리의 시퀀스를 종료한다.
또, 이상의 공정에서는 Ar 가스를 먼저 도입하고, 플라즈마를 착화하고 나서 N2가스를 도입하는 시퀀스를 나타내었지만, 플라즈마 착화가 가능하면, Ar가스와 N2가스를 동시에 도입하고 나서 플라즈마를 착화해도 좋다.
이상과 같은 마이크로파 플라즈마는 대략 1×1010～5×1012/㎤ 이상의 플라즈마 밀도이고 또한 0.5～1.5eV의 저전자 온도 플라즈마이며, 상술한 바와 같은 저온(예를 들면 400℃)이고 또한 단시간의 처리에 의해 폴리실리콘층의 표면 부분, 구체적으로는 표면에서 5㎚ 이하 바람직하게는 3㎚까지의 극표면에 가까운 표면 부분에 고질소농도의 질화 영역이 형성되도록 제어할 수 있고, 또한 하지막에의 이온 등의 플라즈마 데미지가 작은 등의 장점이 있다. 또한, 이와 같이 고밀도 플라즈마에 의해 저온, 단시간에 질화막 처리를 실행하므로 질화 영역의 질소 프로파일을 고정밀도로 제어할 수 있어, 양질의 내산화성 배리어층을 형성할 수 있다.
도 2는 종축을 증가 막두께, 횡축을 질화 처리 시간으로 해서, 상기의 질화 영역 형성 공정(처리온도 400℃)에 의해 형성한 질화 영역의 산화 배리어층으로서의 효과를, 실제로 열산화를 실행해서 재산화 상태를 조사한 결과를 나타내는 도면이다. 증가막 두께는 질화 막두께와 산화 처리한 후의 막두께의 차이다. 막두께는 광학 막두께계(엘립소미터<ellipsometer>)로 계측하였다. 이 도 2에 나타나는 바와 같이, 질화 영역이 없는 실리콘 기판에 열산화막이 형성되는 조건(O2 가스 분위기에서 850℃의 온도로 10분간)에서 열산화 처리를 실행하여 9㎚의 산화막을 형성하였다. 다음에, 실리콘 기판 표면을 상기의 플라즈마 처리에 의해, 30초, 90초, 180초 질화 처리를 실행하여 질화 영역을 형성하고, 실리콘 기판을 마찬가지로 O2 가스 분위기에서 850℃의 온도로 10분간 열처리했을 때에는 막두께는 대략 0.3, 0.23, 0.21㎚로 거의 실리콘과 질화막의 계면에 산화막이 형성되지 않는 결과로 되었다. 계면의 증가막의 두께는 0.1㎚ 치수(수 옹스트롬) 이하의 레벨에서는 양호하다. 이와 같이, 본 실시형태에서는 플라즈마 질화 처리에 의해서, 산화 배리어층으로서 충분한 효과를 갖는 질화 영역을 형성할 수 있는 것을 확인할 수 있었다.
이상과 같이, 본 실시형태에서는 저온의 플라즈마 질화 처리 공정을 가하는 것에 의해, 산화 배리어층으로서 충분한 효과를 갖는 질화 영역을 형성할 수 있고, 이것에 의해서, 후공정인 열산화 공정에 있어서, 실리콘층의 단부에 열산화막이 들어간 버즈 피크가 발생하는 것을 억제할 수 있다. 따라서, 종래에 비해, 더욱 고성능인 반도체 장치를 안정적으로 제조하는 것이 가능해진다.
도 6은 본 발명의 다른 실시형태에 관한 비휘발성 메모리 소자를 형성하는 경우의 웨이퍼 W의 단면 구성을 확대하여 나타내는 도면이다. 도 6에 나타내는 바와 같이, 웨이퍼 W의 표면에는 하측부터 차례로 터널 산화막(210), 폴리실리콘층(211)이 형성되어 있고, 이 폴리실리콘층(211)의 표면에는 상기한 실시형태와 마찬가지로, 플라즈마 질화 처리에 의해 매우 극박의 질화 영역(212)이 형성되어 있다. 질화 영역(212)의 위에는 산화막(SiO2막)(213), 질화막(SiN막)(214), 산화막(SiO2막)(215)으로 이루어지는 ONO 구조의 절연막이 형성되어 있고, 산화막(215)의 표면에는 상기한 실시형태와 마찬가지의 플라즈마 질화 처리에 의해 매우 극박의 질화 영역(216)이 형성되어 있다. 이 질화 영역(216)의 위에 콘트롤 게이트로 되는 폴리실리콘층(217)이 형성되어 있다.
그리고, 이들 층의 측벽부 및 폴리실리콘층(217)의 표면 등에는 예를 들면 900℃ 정도의 열산화에 의해 열산화막(218)이 형성되어 있다. 이러한 구조의 실시형태에서는 폴리실리콘층(211)과 산화막(213)의 사이에는 질화 영역(212)이 균일하게 형성되어 있음과 동시에 산화막(215)과 폴리실리콘층(217)의 사이에는 질화 영 역(216)이 형성되어 있고, 이들 질화 영역(212, 216)이 산화 배리어층으로서 작용하므로, 폴리실리콘층(211, 217)의 단부에의 열산화의 작용이 억제되어, 버즈 피크가 발생하는 것을 억제할 수 있다. 이 경우, 열산화 방법 대신에 본 발명의 실시형태의 플라즈마 장치를 이용하여 N2가스 대신에 O2 가스의 플라즈마로 측벽부 및 폴리실리콘층의 표면에 산화막을 형성해도 좋다. 저온에서 형성 가능하므로 양호하고 막두께의 제어가 가능하다.
상기 구성의 실시형태에 있어서, 폴리실리콘층(211)에의 질화 영역(212)의 형성은 상기한 실시형태와 마찬가지로 해서 실행할 수 있다. 또한, 산화막(215)에의 질화 영역(216)의 형성에 대해서는 상기한 실시형태와 마찬가지로, 도 3, 4에 나타낸 플라즈마 처리 장치(100)를 이용할 수 있다. 즉, 질화 영역(216)은 복수의 슬롯을 갖는 평면 안테나에 의해 처리실내에 마이크로파를 도입하여 N2가스를 포함하는 처리 가스의 플라즈마를 발생시키고, 이 플라즈마에 의해, 산화막(215)의 표면을 질화 처리하여 균일하게 형성한다.
상기의 산화막(215)에의 질화 영역(216)의 형성은 플라즈마 처리 장치(100)를 이용하여, 예를 들면 도 7에 나타내는 공정에 의해서 실행할 수 있다. 즉, 이 공정에서는 우선, 기판의 예비가열공정을 실행한다(공정 101). 이 예비가열공정에서는 챔버(1)내에 아르곤 가스를 예를 들면 유량 2000sc㎝으로 공급하고, 챔버(1)내의 압력을 예를 들면 126.6Pa로 유지한 상태에서 서셉터 온도를 예를 들면 500℃로 하여 소정 시간(예를 들면 70초) 기판을 예비 가열한다. 이 때 높은 압력(제1 압력)쪽이 기판 온도가 빨리 가열된다.
다음에, 가스 및 압력 안정화 공정을 실행한다(공정 102). 이 공정에서는 챔버(1)내에 질소 가스의 공급(유량 예를 들면 200sc㎝)을 개시함과 동시에, 아르곤 가스의 유량을 서서히 소정 유량(예를 들면 1000sc㎝)까지 감소시키고, 챔버(1)내의 압력을 플라즈마의 점화에 적합한 압력(예를 들면 66.66Pa)까지 감소시킨다. 이 공정에 요하는 시간은 예를 들면 10초 정도이다. 플라즈마 착화하기 쉽도록 질화 처리 공정보다 높은 압력(제2 압력)으로 하는 것이 바람직하다.
다음에, 플라즈마 점화 공정을 실행한다(공정 103). 즉, 이 공정에서는 마이크로파 발생 장치(39)로부터 질화 처리시보다 높은(제1 파워) 착화하기 쉬운 소정 파워(예를 들면 2000W)의 마이크로파를 챔버(1)내에 방사하고, 플라즈마의 점화를 실행한다. 이 공정에 요하는 시간은 예를 들면 5초 정도이다.
다음에, 상기한 플라즈마를 산화막(215)에 작용시켜서 질화 영역(216)을 형성하는 플라즈마 질화 처리 공정을 실행한다(공정 104). 이 처리공정에서는 챔버(1)내의 압력을 플라즈마 점화시보다 낮은 소정 압력(제3 압력(예를 들면 20.00Pa))으로 하고, 마이크로파의 파워도, 점화시보다 낮은 소정 파워(제2 파워(예를 들면 1500W))로 한다. 이 공정에 요하는 시간은 예를 들면 90초 정도이다.
그리고, 상기의 처리공정이 종료하면, 플라즈마 소화 공정을 실행한다(공정105). 이 플라즈마 소화 공정에서는 가스의 공급을 유지하면서, 마이크로파의 공급을 정지시키는 것에 의해 플라즈마를 소화한다. 이 공정에 요하는 시간은 예를 들면 3초 정도이다.
그리고 상기 공정에 의해서 플라즈마를 소화한 후, 마지막으로, 챔버(1)내에의 가스의 공급을 정지하고, 진공배기하여 처리 종료 공정을 실행하고(공정 106), 일련의 처리공정을 종료한다.
도 8은 종축을 증가 막두께, 횡축을 질화 처리 시간으로 해서, 상기의 질화 영역(216) 형성 공정(처리온도 500℃)에 의해 형성한 질화 영역(216)의 산화 배리어층으로서의 효과를, 실제로 열산화를 실행해서 재산화 상태를 조사한 결과를 나타내는 것이다. 증가막두께는 질화막두께와 산화 처리한 후의 막두께의 차이다. 막두께는 광학막두께계(엘립소미터)로 계측하였다. 또한 도 9는 종축을 평균 질소 농도 및 질소 농도의 편차, 횡축을 질화 처리 시간으로 해서, 상기의 질화 영역(216) 형성 공정(처리온도 500℃)에 의해 형성한 질화 영역(216)의 질소원자의 평균 농도 및 그 편차를 조사한 결과를 나타내는 것이다. 또, 도 9에 있어서 상부에 나타나는 선이 평균 질소 농도, 하부에 나타나는 선이 질소 농도의 편차를 나타내고 있다.
상기 도 8에 나타나는 측정은 아래와 같이 실행하였다. 우선, 실리콘 기판에 O2가스 분위기에서 850℃의 온도로 10분간 열산화 처리를 실행하여 약 7㎚의 산화막을 형성하였다. 다음에, 실리콘 기판 표면을 상기의 플라즈마 처리에 의해, 30초, 90초, 180초 질화 처리를 하여 질화 영역을 형성하고, 실리콘 기판을 마찬가지로 O2가스 분위기에서 850℃의 온도에서 10분간 열처리하였다. 그리고, 이 때의 산화막의 증감을 측정하였다. 이 결과, 질화 처리 시간을 30초, 90초, 180초로 했 을 때의 각각의 증가막은 3.87, 1.47, 0.46㎚이었다. 이 결과로부터, 바람직한 산소 확산 배리어층을 형성하기 위해서는 질화 처리 시간을 60초 이상으로 하는 것이 바람직하고, 90초 이상으로 하는 것이 더욱 바람직하다. 또한, 상기의 결과는 도 9에 나타나는 처리 시간에 따라 증가하는 평균 질소 농도에 대략 대응하는 것이다. 또한, 도 9에 나타나는 바와 같이, 질소 농도의 편차도 처리 시간에 따라 감소한다. 이와 같이, 500℃로 저온의 질화 처리에 의해서, 산화 확산 배리어층으로서 충분한 효과를 갖는 질화 영역을 형성할 수 있는 것을 확인할 수 있었다. 또, 콘트롤 게이트로 되는 폴리실리콘층(217)이 산화되면 디바이스의 Vth 시프트가 변화해 버리기 때문에, 이러한 Vth 시프트가 변화하지 않는 범위로 하는 것이 바람직하다. 또한, 처리시의 압력은 이온 성분이 많게 생성되도록 저압으로 하는 것이 바람직하고, 133Pa 이하로 하는 것이 바람직하며, 더욱 바람직하게는 13.3Pa 이하가 좋다. 처리온도에 대해서는 200～600℃의 범위로 하는 것이 바람직하고, 아르곤 가스와 질소 가스의 유량비(아르곤 가스 유량/질소 가스 유량)는 1～50의 범위로 하는 것이 바람직하다. 또한, 질소의 평균농도는 2.3×1016atoms/㎠ 이상으로 하는 것이 바람직하며, 2.4×1016atoms/㎠ 이상으로 하는 것이 더욱 바람직하다.
본 발명의 반도체 장치의 제조 방법, 반도체 장치, 플라즈마 질화 처리 방법, 제어 프로그램 및 컴퓨터 기억 매체는 반도체 장치의 제조분야 등에서 이용할 수 있다. 따라서, 산업상의 이용 가능성을 갖는다.

Claims (34)

  1. 반도체 장치의 제조 방법으로서,
    피처리 기판이 적어도 실리콘층을 포함하고,
    챔버 내에서 상기 실리콘층의 표면에 대하여, 복수의 슬롯을 갖는 평면 안테나에 의해 상기 챔버 내에 마이크로파를 도입하여 Ar 가스와 N2 가스의 플라즈마를 발생시키고, 이 플라즈마에 의해, 상기 실리콘층의 표면을 플라즈마 질화 처리하여 산화 배리어층으로서의 질화 영역을 형성하는 질화 영역 형성 공정과,
    상기 질화 영역 상에 절연막을 형성하는 공정
    을 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 실리콘층이 폴리실리콘으로 이루어지고, 상기 질화 영역 형성 공정을 10초 이상 실행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 3 항에 있어서,
    상기 질화 영역 형성 공정을 30초 이상 실행하는 것을 특징으로 하는
    반도체 장치의 제조 방법.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 절연막에 질화막과 산화막을 순차적으로 형성하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  7. 제 6 항에 있어서,
    상기 산화막의 표면은 평면 안테나를 사용하여 N2를 포함하는 가스의 플라즈마에 의해서 질화하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  8. 삭제
  9. 삭제
  10. 청구항 1, 3, 4, 6, 7 중 어느 한 청구항에 기재된 반도체 장치 제조 방법에 의해 제조된 반도체 장치.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 제 1 항에 있어서,
    상기 질화 영역의 두께는 0.1nm 이상인 것을 특징으로 하는
    반도체 장치의 제조 방법.
  22. 제 1 항에 있어서,
    상기 질화 영역과 상기 절연막의 계면에 있어서의 증가막의 두께는 0.3nm 이하인 것을 특징으로 하는 반도체 장치의 제조 방법.
  23. 삭제
  24. 반도체 장치의 제조 방법으로서,
    피처리 기판 상에 터널 산화막을 형성하는 공정과,
    상기 터널 산화막 상에 제 1 폴리실리콘층을 형성하는 공정과,
    상기 폴리실리콘층 상에 CVD 산화막을 형성하는 공정과,
    상기 CVD 산화막에 질화막을 형성하는 공정과,
    상기 질화막 상에 산화막을 형성하는 공정과,
    상기 산화막 상에 제 2 폴리실리콘층을 형성하는 공정과,
    상기 제 2 폴리실리콘층 상에 절연막을 형성하는 공정
    을 구비하고,
    챔버 내에서 상기 피처리 기판 상의 상기 제 1 폴리실리콘층의 표면에 대하여, Ar 가스와 N2 가스의 플라즈마를 발생시키고, 이 플라즈마에 의해, 상기 제 1 폴리실리콘층의 표면을 플라즈마 질화 처리하여 산화 배리어층으로서의 제 1 질화 영역을 형성하는 공정을 더 포함하고,
    상기 제 1 질화 영역 상에 상기 CVD 산화막이 형성되는 것
    을 특징으로 하는 반도체 장치의 제조 방법.
  25. 청구항 24에 기재된 방법에 의해 제조된 비휘발성 메모리 소자.
  26. 반도체 장치의 제조 방법으로서,
    피처리 기판이 적어도 실리콘층을 포함하고,
    챔버 내에서 상기 실리콘층의 표면에 대하여, Ar 가스와 N2 가스의 플라즈마를 발생시키고, 이 플라즈마에 의해, 상기 실리콘층의 표면을 플라즈마 질화 처리하여 질화 영역을 형성하는 질화 영역 형성 공정과,
    상기 질화 영역 상에 절연막을 형성하는 공정
    을 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  27. 제 1, 24, 26 항 중 어느 한 항에 있어서,
    상기 질화 영역 형성 공정은, 상기 플라즈마 질화 처리의 압력을 1.33Pa~399Pa로, 처리 온도를 100℃~600℃로, Ar 가스와 N2 가스의 유량비를 Ar/N2=1.0~300으로 설정하여 행해지는 반도체 장치의 제조 방법.
  28. 제 1 항 또는 제 24 항에 있어서,
    상기 질화 영역 형성 공정은,
    상기 챔버 내에 상기 Ar 가스를 도입하여, 상기 챔버 내의 압력을 상기 플라즈마 질화 처리시의 압력보다 높게 하여 상기 플라즈마를 착화하는 공정과,
    상기 플라즈마 착화한 후, 상기 챔버 내에 N2 가스를 도입하여, N2 가스를 플라즈마화하는 공정
    을 갖는 반도체 장치의 제조 방법.
  29. 제 1 항 또는 제 24 항에 있어서,
    상기 플라즈마는, 복수의 슬롯을 갖는 평면 안테나에 의해 상기 챔버 내에 마이크로파를 도입하여 생성되는 반도체 장치의 제조 방법.
  30. 제 24 항에 있어서,
    상기 산화막 표면을 Ar 가스와 N2 가스의 플라즈마에 의해 질화 처리하여 제 2 질화 영역을 형성하는 공정을 더 갖는 반도체 장치의 제조 방법.
  31. 제 30 항에 있어서,
    상기 제 2 질화 영역 형성 공정은,
    상기 챔버 내에 상기 Ar 가스를 도입하여, 상기 피처리 기판을 예비 가열하는 공정과,
    상기 챔버 내에 N2 가스를 공급함과 아울러, 상기 Ar 가스의 유량을 서서히 소정의 유량으로 감소시키고, 또한, 상기 챔버 내의 압력을 상기 플라즈마 질화 처리보다 높은 압력으로 하는 가스 및 압력 안정화 공정과,
    상기 플라즈마 질화 처리보다 높은 파워로 상기 플라즈마를 점화하는 공정과,
    상기 플라즈마 점화시보다 낮은 소정 압력 및 파워로 하여, 상기 플라즈마 질화 처리하는 공정
    을 갖는 반도체 장치의 제조 방법.
  32. 제 30 항 또는 제 31 항에 있어서,
    상기 제 2 질화 영역 형성 공정의 상기 플라즈마는, 상기 질화 처리시의 압력을 133Pa 이하로, 처리 온도를 200℃~600℃로, Ar 가스와 N2 가스의 유량비를 Ar/N2=1~50으로 설정하여 생성되는 반도체 장치의 제조 방법.
  33. 제 30 항에 있어서,
    상기 질화 처리 시간은 60초 이상인 반도체 장치의 제조 방법.
  34. 제 24 항 또는 제 30 항에 있어서,
    에칭 공정에 의해 상기 제 1 및 제 2 폴리실리콘층의 측벽부를 노출시키는 공정과,
    상기 측벽부를 열처리에 의해서 산화막을 형성하는 열산화막 형성 공정
    을 더 갖는 반도체 장치의 제조 방법.
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