KR101032518B1 - 질소 농도의 측정 방법, 실리콘산질화막의 형성 방법 및 반도체 장치의 제조 방법 - Google Patents

질소 농도의 측정 방법, 실리콘산질화막의 형성 방법 및 반도체 장치의 제조 방법 Download PDF

Info

Publication number
KR101032518B1
KR101032518B1 KR1020087028017A KR20087028017A KR101032518B1 KR 101032518 B1 KR101032518 B1 KR 101032518B1 KR 1020087028017 A KR1020087028017 A KR 1020087028017A KR 20087028017 A KR20087028017 A KR 20087028017A KR 101032518 B1 KR101032518 B1 KR 101032518B1
Authority
KR
South Korea
Prior art keywords
film
silicon oxynitride
silicon oxide
oxide film
oxynitride film
Prior art date
Application number
KR1020087028017A
Other languages
English (en)
Other versions
KR20080111140A (ko
Inventor
지로 가츠키
데츠로 다카하시
슈우이치 이시즈카
Original Assignee
도쿄엘렉트론가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도쿄엘렉트론가부시키가이샤 filed Critical 도쿄엘렉트론가부시키가이샤
Publication of KR20080111140A publication Critical patent/KR20080111140A/ko
Application granted granted Critical
Publication of KR101032518B1 publication Critical patent/KR101032518B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/0214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being a silicon oxynitride, e.g. SiON or SiON:H
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02321—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer
    • H01L21/02329—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of nitrogen
    • H01L21/02332—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of nitrogen into an oxide layer, e.g. changing SiO to SiON
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32192—Microwave generated discharge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28202—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28211—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a gaseous ambient using an oxygen or a water vapour, e.g. RTO, possibly through a layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/3143—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers
    • H01L21/3144—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers on silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H01L21/0234—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Ceramic Engineering (AREA)
  • Analytical Chemistry (AREA)
  • Formation Of Insulating Films (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

실리콘산질화막 및 그 하층에 잔존하는 실리콘 산화막의 합계 막두께 T1N을 계측하고, 피측정 기판을 재산화 처리하며, 재산화 처리 후에, 상기 피측정 기판의 상기 실리콘산질화막, 상기 실리콘 산화막 및 재산화 처리에 의해 형성된 실리콘 산화막의 합계 막두께 T2N을 계측하고, 별도로 실리콘 산화막이 형성된 비교용 기판을 재산화 처리하고, 재산화 처리 후에 비교용 기판의 실리콘 산화막 및 재산화 처리에 의해 형성된 실리콘 산화막의 합계 막두께 T2를 계측하고, 각 합계 막두께 T1N, T2N 및 T2로부터, 하기의 식 (1)에 의거하여 피측정 기판의 재산화 레이트 감소율 RORR을 산출하고, 산출된 재산화 레이트 감소율 RORR에 의거하여 피측정 기판의 실리콘산질화막중의 질소 농도를 결정한다.
RORR(%)={(T2-T2N)/(T2-T1N)}×100…(1)

Description

질소 농도의 측정 방법, 실리콘산질화막의 형성 방법 및 반도체 장치의 제조 방법{METHOD OF MEASURING NITROGEN CONTENT, METHOD OF FORMING SILICON OXYNITRIDE FILM AND PROCESS FOR PRODUCING SEMICONDUCTOR DEVICE}
본 발명은 실리콘산질화막중의 질소 농도를 측정하는 질소 농도의 측정 방법 및 이 방법에 의해 질소 농도를 측정하는 공정을 포함하는 실리콘산질화막의 형성 방법 및 반도체 장치의 제조 방법에 관한 것이다.
근래, LSI의 고집적화, 고속화의 요청으로부터 LSI를 구성하는 반도체 소자의 디자인 룰이 미세화되어 있고, 예를 들면, 평면형 트랜지스터에 대해서도 그 미세화가 진행하고 있다. 그러나, 평면형 트랜지스터를 미세화해 가면, 리크 전류가 높아지고, 전력소비량의 증가나 구동 전압의 상승 등의 폐해가 일어나기 때문에, 32나노미터 노드 이후의 고집적화에는 한계가 있다고 고려되고 있다. 이 때문에 근래에는 예를 들면 핀(fin) 구조, 홈 게이트 구조, 더블 게이트 구조 등의 3차원 구조를 채용한 트랜지스터의 개발이 진행되고 있다.
그런데, 종래의 평면형 트랜지스터의 제조에 있어서는 게이트 절연막 등으로서 이용되는 실리콘 산화막(SiO2막)을 질화 처리하여 막중에 질소를 도입하고, 실리콘산질화막(SiON막)을 형성하는 것이 실행되어 왔다(예를 들면, 일본 특허공개공보 평성9-148543호, 일본 특허공개공보 평성10-32328호). 실리콘산질화막을 형성하는 것에 의해, 유전율의 상승에 의한 전기적 막두께(EOT)의 저감, 리크 전류의 저감 등의 효과가 얻어지는 것이 알려져 있다.
상기 3차원 구조의 트랜지스터에 있어서도, 예를 들면 게이트 절연막으로서, 실리콘 산화막 대신에 실리콘산질화막을 이용하는 것에 의해서, 종래의 평면형 트랜지스터의 경우와 마찬가지로 EOT나 리크 전류의 저감 등의 효과를 기대할 수 있다. 그러나, 3차원 구조의 트랜지스터에서는 게이트 절연막도 입체적으로 형성되기 때문에, 입체 부분의 벽면부와 평면부에서는 질화 처리에 의해서 도입된 질소의 농도가 다를 것이 예상된다. 게이트 절연막 중의 질소 농도는 디바이스의 전기적 특성에 영향을 주기 때문에, 입체적인 게이트 절연막의 벽면부와 평면부를 구별하여 각각의 질소 농도를 정확하게 파악하는 것이 필요하다. 그리고, 질화 처리를 실행할 때에는, 형성되는 실리콘산질화막 중의 질소 농도가 부위마다 원하는 농도로 되도록 프로세스 조건을 결정하는 것이 중요하다.
실리콘산질화막 중의 질소 농도의 측정에는 예를 들면 X선 광전자 분광법(XPS; X-Ray Photoelectron Spectroscopy Analysis)이나 2차 이온 질량분석법(SIMS; Secondary Ion Mass Spectrometry) 등의 분석 수법이 이용되고 있다. 이들 분석 수법은 평탄한 실리콘산질화막의 계측에 적합한 방법이지만, 3차원 구조 디바이스와 같이 입체적 형상을 갖는 실리콘산질화막에 있어서, 예를 들면 벽면부의 질소 농도를 측정한 경우에도 벽면부의 질소 농도와 평면부의 질소 농도의 합계가 측정 농도로서 얻어져 버리므로, 벽면부에 대해서만 정밀도 높게 질소 농도를 측정하는 것이 곤란하다.
본 발명의 목적은 입체적 형상을 갖는 실리콘산질화막 중의 질소 농도를 부위에 따라서 구별하여 파악하는 것이 가능한 질소 농도의 측정 방법을 제공하는 것에 있다.
또한, 다른 목적은 이 방법에 의해 질소 농도를 측정하는 공정을 포함하는 실리콘산질화막의 형성 방법 및 반도체 장치의 제조 방법을 제공하는 것에 있다.
본 발명의 제 1 관점에 의하면, 피측정 기판 표면에 형성된 실리콘 산화막을 질화 처리하여 얻어진 실리콘산질화막중의 질소 농도를 측정하는 질소 농도의 측정 방법으로써,
상기 실리콘산질화막 및 그 하층에 잔존하는 실리콘 산화막의 합계 막두께 T1N을 계측하는 것과,
상기 피측정 기판을 재산화 처리하는 것과,
재산화 처리 후에, 상기 피측정 기판의 상기 실리콘산질화막, 상기 실리콘 산화막 및 재산화 처리에 의해 형성된 실리콘 산화막의 합계 막두께 T2N을 계측하는 것과,
별도로 실리콘 산화막이 형성된 비교용 기판을 재산화 처리하는 것과,
재산화 처리 후에 상기 비교용 기판의 상기 실리콘 산화막 및 재산화 처리에 의해 형성된 실리콘 산화막의 합계 막두께 T2를 계측하는 것과,
상기 각 합계 막두께 T1N, T2N 및 T2로부터, 하기의 식 (1)에 의거하여 피측정 기판의 재산화 레이트 감소율 RORR을 산출하는 것과,
상기 식 (1)에 의해 얻어진 재산화 레이트 감소율 RORR에 의거하여 상기 피측정 기판의 상기 실리콘산질화막중의 질소 농도를 결정하는 것을 포함하는 질소 농도의 측정 방법이 제공된다.
RORR(%)={(T2-T2N)/(T2-T1N)}×100…(1)
본 발명의 제 2 관점에 의하면, 피처리 기판 표면에 형성된 실리콘 산화막을 질화 처리하여 실리콘산질화막을 형성하는 실리콘산질화막의 형성 방법으로써,
피측정 기판 표면에 형성된 실리콘 산화막을 질화 처리하여 실리콘산질화막을 형성하는 것과,
상기 피측정 기판 표면의 상기 실리콘산질화막 및 그 하층에 잔존하는 실리콘 산화막의 합계 막두께 T1N을 계측하는 것과,
상기 피측정 기판을 재산화 처리하는 것과,
재산화 처리 후의 상기 피측정 기판의 상기 실리콘산질화막, 상기 실리콘 산화막 및 재산화 처리에 의해 형성된 실리콘 산화막의 합계 막두께 T2N을 계측하는 것과,
별도로 실리콘 산화막이 형성된 비교용 기판을 재산화 처리하는 것과,
재산화 처리 후에 상기 비교용 기판의 상기 실리콘 산화막 및 재산화 처리에 의해 형성된 실리콘 산화막의 합계 막두께 T2를 계측하는 것과,
상기 각 합계 막두께 T1N, T2N 및 T2로부터, 하기의 식 (1)에 의거하여 상기 피측정 기판의 재산화 레이트 감소율 RORR을 산출하는 것과,
상기 식 (1)에 의해 얻어진 재산화 레이트 감소율 RORR에 의거하여, 상기 피측정 기판의 상기 실리콘산질화막중의 질소 농도를 결정하는 것과,
결정된 질소 농도에 의거하여, 피처리 기판의 상기 실리콘 산화막의 질화 처리 조건을 결정하는 것과,
결정된 상기 질화 처리 조건에 의거하여, 피처리 기판 표면에 형성된 상기 실리콘 산화막을 질화 처리하여 실리콘산질화막을 형성하는 것을 포함하는 실리콘산질화막의 형성 방법이 제공된다.
RORR(%)={(T2-T2N)/(T2-T1N)×100…(1)
본 발명의 제 3 관점에 의하면, 피처리 기판 표면에 형성된 실리콘 산화막을 질화 처리하여 실리콘산질화막을 형성하는 것을 포함하는 반도체 장치의 제조 방법으로써,
상기 실리콘산질화막의 형성은
피측정 기판 표면에 형성된 실리콘 산화막을 질화 처리하여 실리콘산질화막을 형성하는 것과,
상기 피측정 기판 표면의 상기 실리콘산질화막 및 그 하층에 잔존하는 실리콘 산화막의 합계 막두께 T1N을 계측하는 것과,
상기 피측정 기판을 재산화 처리하는 것과,
재산화 처리 후의 상기 피측정 기판의 상기 실리콘산질화막, 상기 실리콘 산화막 및 재산화 처리에 의해 형성된 실리콘 산화막의 합계 막두께 T2N을 계측하는 것과,
별도로 실리콘 산화막이 형성된 비교용 기판을 재산화 처리하는 것과,
재산화 처리 후에 상기 비교용 기판의 상기 실리콘 산화막 및 재산화 처리에 의해 형성된 실리콘 산화막의 합계 막두께 T2를 계측하는 것과,
상기 각 합계 막두께 T1N, T2N 및 T2로부터, 하기의 식 (1)에 의거하여 상기 피측정 기판의 재산화 레이트 감소율 RORR을 산출하는 것과,
상기 식 (1)에 의해 얻어진 재산화 레이트 감소율 RORR에 의거하여, 상기 피측정 기판의 상기 실리콘산질화막중의 질소 농도를 결정하는 것과,
결정된 질소 농도에 의거하여, 피처리 기판의 상기 실리콘 산화막의 질화 처리 조건을 결정하는 것과,
결정된 상기 질화 처리 조건에 의거하여, 피처리 기판 표면에 형성된 상기 실리콘 산화막을 질화 처리하여 실리콘산질화막을 형성하는 것을 포함하는 반도체 장치의 제조 방법이 제공된다.
RORR(%)={(T2-T2N)/(T2-T1N)}×100…(1)
상기 제 1∼제 3 관점에 있어서, 상기 실리콘산질화막은 입체적 구조를 갖는 실리콘층의 표면에 상기 실리콘 산화막을 거쳐서 형성되어 있어도 좋다. 이 경우, 상기 실리콘층에는 볼록부 또는 오목부가 형성되어 있어도 좋고, 혹은 상기 실리콘층은 피처리 기판상에 볼록 형상으로 형성되어 있는 것이어도 좋다. 또한, 상기 재산화 처리는 열산화에 의해 실행할 수 있다.
또한, 상기 실리콘산질화막중의 질소 농도를 결정할 때에, 미리 평면적으로 형성된 실리콘산질화막중의 질소 농도와 상기 재산화 레이트 감소율 RORR에 의거하여 작성된 검량선(檢量線)을 준비하고, 상기 식 (1)에 의해 얻어진 상기 재산화 레이트 감소율 RORR을 상기 검량선과 대조하도록 할 수 있다.
또한, 상기 피측정 기판의 상기 실리콘산질화막은 3차원 구조 디바이스에 있어서의 절연막인 것이 바람직하다. 또한, 복수의 슬롯을 갖는 평면 안테나에서 처리실 내에 마이크로파를 도입하여 플라즈마를 발생시키는 플라즈마 처리 장치를 이용하여 상기 질화 처리를 실행하는 것이 바람직하다.
상기 제 3 관점에 있어서, 상기 반도체 장치를 3차원 구조의 트랜지스터로 할 수 있다.
본 발명의 제 4 관점에 의하면, 컴퓨터상에서 동작하고, 플라즈마 처리 장치를 제어하는 프로그램이 기억된 기억 매체로써, 상기 프로그램은 실행시에, 피처리 기판 표면에 형성된 실리콘 산화막을 질화 처리하여 실리콘산질화막을 형성하는 실리콘산질화막의 형성 방법에 있어서,
피측정 기판 표면에 형성된 실리콘 산화막을 질화 처리하여 실리콘산질화막을 형성하는 것과,
상기 피측정 기판 표면의 상기 실리콘산질화막 및 그 하층에 잔존하는 실리콘 산화막의 합계 막두께 T1N을 계측하는 것과,
상기 피측정 기판을 재산화 처리하는 것과,
재산화 처리 후의 상기 피측정 기판의 상기 실리콘산질화막, 상기 실리콘 산화막 및 재산화 처리에 의해 형성된 실리콘 산화막의 합계 막두께 T2N을 계측하는 것과,
별도로 실리콘 산화막이 형성된 비교용 기판을 재산화 처리하는 것과,
재산화 처리 후에 상기 비교용 기판의 상기 실리콘 산화막 및 재산화 처리에 의해 형성된 실리콘 산화막의 합계 막두께 T2를 계측하는 것과,
상기 각 합계 막두께 T1N, T2N 및 T2로부터, 하기의 식 (1)에 의거하여 상기 피측정 기판의 재산화 레이트 감소율 RORR을 산출하는 것과,
상기 식 (1)에 의해 얻어진 재산화 레이트 감소율 RORR에 의거하여, 상기 피측정 기판의 상기 실리콘산질화막중의 질소 농도를 결정하는 것과,
결정된 질소 농도에 의거하여, 피처리 기판의 상기 실리콘 산화막의 질화 처리 조건을 결정하는 것과,
결정된 상기 질화 처리 조건에 의거하여, 피처리 기판 표면에 형성된 상기 실리콘 산화막을 질화 처리하여 실리콘산질화막을 형성하는 것을 포함하는 실리콘산질화막의 형성 방법이 실행되도록, 컴퓨터에 상기 성막 장치를 제어시키는 기억 매체가 제공된다.
RORR(%)={(T2-T2N)/(T2-T1N)}×100 …(1)
본 발명에 의하면, 실리콘산질화막이 형성된 피측정 기판을 재산화 처리하는 동시에, 동일 조건에서 비교용 기판의 실리콘 산화막을 재산화 처리한 경우의 재산화 레이트와 비교하는 것에 의해서 재산화 레이트 감소율 RORR을 산출하는 것에 의해, 피측정 기판 표면에 형성된 실리콘산질화막 중의 질소 농도를 부위에 따라 구별하여 정확하게 파악할 수 있다. 예를 들면, 3차원 구조 디바이스 등에 있어서 입체적으로 형성되고, 평면부와 벽면부를 포함하는 부위에 마련된 실리콘산질화막에 있어서도 평면부와 벽면부의 질소 농도를 각각 독립적으로 정밀도 좋게 측정할 수 있다.
또, 본 발명의 질소 농도의 측정 방법에 의해 측정된 실리콘산질화막의 질소 농도를 질화 처리 조건의 선정으로 피드백하는 것에 의해서, 질화 처리 조건의 최적화를 도모하는 것이 가능하게 된다.
도 1은 본 발명 방법의 실시에 적합한 플라즈마 처리 장치의 일례를 나타내는 개략 단면도이다.
도 2는 평면 안테나 부재의 구조를 나타내는 도면이다.
도 3a는 볼록 형상의 실리콘 벽이 형성된 3차원 구조를 갖는 측정 대상을 나타내는 사시도이다.
도 3b는 홈형상의 오목부가 형성된 3차원 구조를 갖는 측정 대상을 나타내는 사시도이다.
도 4a는 3차원 구조를 갖는 디바이스의 예로서의 핀 구조의 MOSFET를 나타내는 개략 사시도이다.
도 4b는 3차원 구조를 갖는 디바이스의 예로서의 홈형 게이트 구조의 트랜지스터의 개략 단면도이다.
도 5는 본 발명의 1실시형태에 관한 질소 농도 측정 방법의 수순의 일례를 나타내는 흐름도이다.
도 6a는 피측정 웨이퍼에 있어서의 재산화 처리 전후의 절연막의 상태를 나타내는 도면이다.
도 6b는 비교용 웨이퍼에 있어서의 재산화 처리 전후의 절연막의 상태를 나타내는 도면이다.
도 7은 질소 농도의 측정에 이용하는 검량선의 일례를 나타내는 도면이다.
도 8은 본 발명에 관한 질화 처리 방법의 수순의 일례를 나타내는 도면이다.
이하, 적절히 첨부 도면을 참조하여 본 발명의 실시형태에 대해 구체적으로 설명한다. 도 1은 본 발명 방법에 있어서의 실리콘산질화막의 형성에 이용 가능한 플라즈마 처리 장치의 일례를 모식적으로 나타내는 단면도이다. 이 플라즈마 처리 장치(100)는 복수의 슬롯을 갖는 평면 안테나, 특히 RLSA(Radial Line Slot Antenna; 래디얼 라인 슬롯 안테나)에 있어서 처리실 내에 마이크로파를 도입하여 플라즈마를 발생시키는 것에 의해, 고밀도이고 또한 저전자 온도의 마이크로파 여기 플라즈마를 발생시킬 수 있는 RLSA 마이크로파 플라즈마 처리 장치로서 구성되어 있고, 1×1010∼5×1012/㎤의 플라즈마 밀도이고 또한 0.7∼2eV의 저전자 온도인 플라즈마에 의한 처리가 가능하다. 따라서, 각종 반도체 장치의 제조 과정에 있어서 질화 처리 등의 목적으로 바람직하게 이용 가능한 것이다.
상기 플라즈마 처리 장치(100)는 기밀하게 구성되고, 접지된 대략 원통형상의 챔버(1)를 갖고 있다. 또, 챔버(1)는 각통(角筒)형상이어도 좋다. 챔버(1)의 저벽(1a)의 대략 중앙부에는 원형의 개구부(10)가 형성되어 있고, 저벽(1a)에는 이 개구부(10)와 연통하고, 아래쪽을 향해 돌출된 배기실(11)이 마련되어 있다. 이 배기실(11)은 배기관(23)을 거쳐서 배기 장치(24)에 접속되어 있다.
챔버(1)내에는 피처리 기판인 실리콘 웨이퍼(W: 이하, 단지 「웨이퍼」라 함)를 수평으로 지지하기 위해, 열전도성이 높은 AlN 등의 세라믹스로 이루어지는 탑재대(2)가 마련되어 있다. 이 탑재대(2)는 배기실(11)의 바닥부 중앙에서 위쪽으로 연장하는 원통형상의 AlN 등의 세라믹스로 이루어지는 지지 부재(3)에 의해 지지되어 있다. 탑재대(2)에는 그 외연부(外緣部)를 커버하고, 웨이퍼(W)를 가이드하기 위한 커버 링(4)이 마련되어 있다. 이 커버 링(4)은 예를 들면 석영, AlN, Al2O3, SiN 등의 재질로 구성된 부재이다.
탑재대(2)에는 저항 가열형의 히터(5)가 매립되어 있고, 이 히터(5)는 히터 전원(5a)으로부터 급전(給電)되는 것에 의해 탑재대(2)를 가열하고, 그 열로 피처리 기판인 웨이퍼(W)를 균일하게 가열한다. 또한, 탑재대(2)에는 열전쌍(6)이 배비되어 있고, 웨이퍼(W)의 가열 온도를 예를 들면 실온에서 900℃까지의 범위에서 온도 제어 가능하게 되어 있다. 탑재대(2)에는 웨이퍼(W)를 지지하여 승강시키기 위한 웨이퍼 지지핀(도시하지 않음)이 탑재대(2)의 표면에 대해 돌출 함몰 가능하게 마련되어 있다.
챔버(1)의 내주(內周)에는 석영으로 이루어지는 원통형상의 라이너(7)가 마련되며, 챔버 구성 재료에 의한 금속오염을 방지하고 있다. 또한, 탑재대(2)의 외주측에는 챔버(1)내를 균일하게 배기하기 위한 다수의 구멍을 구비한 배플 플레이트(8)가 환상으로 마련되고, 이 배플 플레이트(8)는 복수의 지주(9)에 의해 지지되어 있다.
챔버(1)의 측벽에는 환상을 이루는 가스 도입부(15)가 마련되어 있으며, 이 가스 도입부(15)에는 가스 공급계(16)가 접속되어 있다. 또, 가스 도입부는 노즐 형상 또는 샤워 형상으로 배치해도 좋다. 가스 공급계(16)는 예를 들면 Ar 가스 공급원(17) 및 N2 가스 공급원(18)을 갖고 있으며, Ar 가스 및 N2 가스가 각각 가스 라인(20)을 거쳐서 가스 도입부(15)에 이르고, 가스 도입부(15)로부터 챔버(1)내에 도입된다. 가스 라인(20)의 각각에는 매스플로우 컨트롤러(21) 및 그 전후의 개폐 밸브(22)가 마련되어 있다. 또, Ar 가스 대신에, 예를 들면 Kr 가스, Xe 가스, He 가스 등의 희(稀)가스를 이용할 수도 있다.
상기 배기실(11)의 측면에는 배기관(23)이 접속되어 있고, 이 배기관(23)에는 고속 진공 펌프를 포함하는 전술한 배기 장치(24)가 접속되어 있다. 그리고, 이 배기 장치(24)를 작동시키는 것에 의해 챔버(1) 내의 가스가 배플 플레이트(8)를 거쳐서 배기실(11)의 공간(11a)내에 균일하게 배출되고, 배기관(23)을 거쳐서 배기된다. 이것에 의해 챔버(1)내는 소정의 진공도, 예를 들면 0.133Pa까지 고속으로 감압하는 것이 가능하게 되어 있다.
챔버(1)의 측벽에는 플라즈마 처리 장치(100)에 인접하는 반송실(도시하지 않음)과의 사이에서 웨이퍼(W)의 반입출을 실행하기 위한 반입출구(25)와, 이 반입출구(25)를 개폐하는 게이트밸브(26)가 마련되어 있다.
챔버(1)의 상부는 개구부로 되어 있으며, 이 개구부에는 환상의 상부 플레이트(27)가 접합된다. 상부 플레이트(27)의 내주 하부는 내측의 챔버내 공간을 향해 돌출되고, 환상의 지지부(27a)를 형성하고 있다. 이 지지부(27a)상에, 유전체 예를 들면 석영이나 Al2O3, AlN 등의 세라믹스로 이루어지고, 마이크로파를 투과하는 마이크로파 투과판(28)이 시일(seal) 부재(29)를 거쳐서 기밀하게 마련되어 있다. 따라서, 챔버(1)내는 기밀하게 유지된다.
투과판(28)의 위쪽에는 탑재대(2)와 대향하도록, 원판형상의 평면 안테나 부 재(31)가 마련되어 있다. 또, 평면 안테나 부재의 형상은 원판형상에 한정되지 않고, 예를 들면 사각판 형상이어도 좋다. 이 평면 안테나 부재(31)는 챔버(11)의 측벽 상단에 걸림고정되어 있다. 평면 안테나 부재(31)는 예를 들면 표면이 금 또는 은 도금된 동판 또는 알루미늄판으로 이루어지고, 마이크로파를 방사하는 슬롯 형상의 마이크로파 방사 구멍(32)의 쌍이 다수 소정의 패턴으로 관통하여 형성된 구성으로 되어 있다.
긴 홈의 형상을 이루고, 전형적으로는 인접하는 마이크로파 방사 구멍(32)끼리가 「T」자 형상으로 배치되고, 이들 복수의 마이크로파 방사 구멍(32)이 동심원형상으로 배치되어 있다. 마이크로파 방사 구멍(32)의 길이나 배열 간격은 마이크로파의 파장(λg)에 따라 결정되고, 예를 들면 마이크로파 방사 구멍(32)의 간격은 λg/4, λg/2 또는 λg로 되도록 배치된다. 또, 도 2에 있어서, 동심원형상으로 형성된 인접하는 마이크로파 방사 구멍(32)끼리의 간격을 △r로 나타내고 있다. 또한, 마이크로파 방사 구멍(32)은 원형형상, 원호형상 등의 다른 형상이어도 좋다. 또한, 마이크로파 방사 구멍(32)의 배치 형태는 특히 한정되지 않으며, 동심원형상 이외에, 예를 들면 나선형상, 방사상으로 배치할 수도 있다.
이 평면 안테나 부재(31)의 상면에는 진공보다 큰 유전율을 갖는 지파재(33)가 마련되어 있다. 이 지파재(33)는 진공중에서는 마이크로파의 파장이 길어지기 때문에, 마이크로파의 파장을 짧게 하여 플라즈마를 조정하는 기능을 갖고 있다. 또, 평면 안테나 부재(31)와 투과판(28)의 사이, 또한 지파재(33)와 평면 안테나 부재(31)의 사이는 각각 밀착시켜도 이간시켜도 좋지만, 밀착시키는 것이 바람직하 다.
챔버(1)의 상면에는 이들 평면 안테나 부재(31) 및 지파재(33)를 덮도록, 예를 들면 알루미늄이나 스테인리스강 등의 금속재료로 이루어지는 실드 덮개(34)가 마련되어 있다. 챔버(1)의 상면과 실드 덮개(34)는 시일 부재(35)에 의해 시일되어 있다. 실드 덮개(34)에는 냉각수 유로(34a)가 형성되어 있으며, 그곳에 냉각수를 통류시키는 것에 의해, 실드 덮개(34), 지파재(33), 평면 안테나 부재(31), 투과판(28)을 냉각하도록 되어 있다. 또, 실드 덮개(34)는 접지되어 있다.
실드 덮개(34)의 상부벽의 중앙에는 개구부(36)가 형성되어 있고, 이 개구부에는 도파관(37)이 접속되어 있다. 이 도파관(37)의 단부에는 매칭 회로(38)를 거쳐서 마이크로파를 발생하는 마이크로파 발생 장치(39)가 접속되어 있다. 이것에 의해, 마이크로파 발생 장치(39)에서 발생한 예를 들면 주파수 2.45㎓의 마이크로파가 도파관(37)을 거쳐서 상기 평면 안테나 부재(31)에 전파되도록 되어 있다. 또, 마이크로파의 주파수로서는 8.35㎓, 1.98㎓ 등을 이용할 수도 있다.
도파관(37)은 상기 실드 덮개(34)의 개구부(36)에서 위쪽으로 연장하는 단면이 원형형상인 동축 도파관(37a)과, 이 동축 도파관(37a)의 상단부에 모드 변환기(40)를 거쳐서 접속된 수평 방향으로 연장하는 직사각형 도파관(37b)을 갖고 있다. 직사각형 도파관(37b)과 동축 도파관(37a)의 사이의 모드 변환기(40)는 직사각형 도파관(37b)내를 TE 모드로 전파하는 마이크로파를 TEM 모드로 변환하는 기능을 갖고 있다. 동축 도파관(37a)의 중심에는 내부 도체(41)가 연장되어 있고, 내부 도체(41)는 그 하단부에 있어서 평면 안테나 부재(31)의 중심에 접속 고정되어 있다. 이것에 의해, 마이크로파는 동축 도파관(37a)의 내부 도체(41)를 거쳐서 평면 안테나 부재(31)에 방사상으로 효율좋게 균일하게 전파된다.
플라즈마 처리 장치(100)의 각 구성부는 CPU를 구비한 프로세스 컨트롤러(50)에 접속되어 제어되는 구성으로 되어 있다. 프로세스 컨트롤러(50)에는 공정 관리자가 플라즈마 처리 장치(100)를 관리하기 위해 커맨드의 입력 조작 등을 실행하는 키보드나, 플라즈마 처리 장치(100)의 가동 상황을 가시화하여 표시하는 디스플레이 등으로 이루어지는 사용자 인터페이스(51)가 접속되어 있다.
또, 프로세스 컨트롤러(50)에는 플라즈마 처리 장치(100)에서 실행되는 각종 처리를 프로세스 컨트롤러(50)의 제어에 의해 실현하기 위한 제어 프로그램(소프트웨어)이나 처리 조건 데이터 등이 기록된 레시피가 저장된 기억부(52)가 접속되어 있다.
그리고, 필요에 따라, 사용자 인터페이스(51)로부터의 지시 등에 의해 임의의 레시피를 기억부(52)로부터 호출하여 프로세스 컨트롤러(50)에 실행시킴으로써, 프로세스 컨트롤러(50)의 제어 하에서 플라즈마 처리 장치(100)에서의 원하는 처리가 실행된다. 또한, 상기 제어 프로그램이나 처리 조건 데이터 등의 레시피는 컴퓨터 판독 가능한 기억 매체, 예를 들면 CD-ROM, 하드 디스크, 플렉시블 디스크, 플래시 메모리 등에 저장된 상태의 것을 이용하거나, 또는 다른 장치로부터 예를 들면 전용 회선을 거쳐서 수시로 전송시켜 온라인에서 이용하는 것도 가능하다.
이와 같이 구성된 플라즈마 처리 장치(100)는 800℃ 이하의 저온에서 하지막 등으로의 데미지가 없는 플라즈마 처리를 진행시킬 수 있는 동시에, 플라즈마 균일 성이 우수하며, 프로세스의 균일성을 실현할 수 있다.
이와 같이 구성된 RLSA 방식의 플라즈마 처리 장치(100)에 있어서는 이하와 같은 수순으로 웨이퍼(W)의 실리콘 산화막을 질화 처리하여 실리콘산질화막을 형성하는 처리를 실행할 수 있다.
우선, 게이트밸브(26)를 열림으로 하여 반입출구(25)로부터 실리콘 산화막이 형성된 웨이퍼(W)를 챔버(1)내에 반입하고, 탑재대(2)상에 탑재한다. 그리고, 가스 공급계(16)의 Ar 가스 공급원(17) 및 N2 가스 공급원(18)으로부터, Ar 가스 및 N2 가스를 소정의 유량으로 가스 도입 부재(15)를 거쳐서 챔버(1)내에 도입한다. 구체적으로는 예를 들면 Ar 등의 희가스를 유량 2000mL/min(sccm), N2 가스를 유량 150mL/min(sccm)으로 설정한다. 또한, 챔버내를 127Pa의 처리압력으로 조정하고, 탑재대(2)를 400℃의 설정 온도로 가열한다.
다음에, 마이크로파 발생 장치(39)로부터의 마이크로파를, 매칭 회로(38)를 경유해서 도파관(37)으로 보내고, 직사각형 도파관(37b), 모드 변환기(40), 및 동축 도파관(37a)을 순차 통과시켜 내부 도체(41)를 거쳐서 평면 안테나 부재(31)에 공급하고, 평면 안테나 부재(31)의 슬롯으로부터 투과판(28)을 거쳐서 챔버(1)내에 있어서의 웨이퍼(W)의 위쪽공간으로 방사시킨다. 마이크로파는 직사각형 도파관(37b)내에서는 TE 모드로 전파하고, 이 TE 모드의 마이크로파는 모드 변환기(40)에서 TEM 모드로 변환되어, 동축 도파관(37a)내를 평면 안테나 부재(31)를 향해 전파되어 간다. 이 때의 마이크로파 출력은 예를 들면 1.2㎾ 정도로 할 수 있다.
평면 안테나 부재(31)로부터 투과판(28)을 경유해서 챔버(1)에 방사된 마이크로파에 의해 챔버(1)내에서 전자기장이 형성되고, Ar 가스, N2 가스가 플라즈마화된다. 이 마이크로파 플라즈마는 마이크로파가 평면 안테나 부재(31)의 다수의 구멍(32)으로부터 방사되는 것에 의해, 대략 1×1010∼5×1012/㎤의 고밀도이고, 또한 웨이퍼(W) 근방에서는 대략 1.5eV 이하의 저전자 온도 플라즈마로 된다. 이와 같이 하여 형성되는 마이크로파 플라즈마는 하지막으로의 이온 등에 의한 플라즈마 데미지가 적은 것이다. 그리고, 플라즈마중의 활성종, 주로 질소 래디컬(N*) 등의 작용에 의해서, 실리콘 산화막(SiO2막) 중에 N이 도입되고, 실리콘산질화막(SiON막)이 형성된다.
이 플라즈마 처리 장치(100)에서는 상술한 바와 같이 웨이퍼(W)상에 형성된 실리콘 산화막을 질화 처리하고, 실리콘산질화막을 형성하는 질화 처리에 바람직하게 이용 가능한 것이다. 이러한 실리콘산질화막은 예를 들면 트랜지스터의 게이트 절연막으로서 이용 가능하며, 예를 들면, 핀(fin) 구조, 홈 게이트 구조, 더블 게이트 구조 등의 3차원 구조의 트랜지스터에 있어서의 게이트 절연막으로서도 바람직하다. 이러한 3차원 구조의 트랜지스터는 LSI의 고집적화, 고속화에 수반하는 디자인 룰의 미세화에 수반하여, 종래의 평면형의 MOS 트랜지스터에 대신하는 것으로서 주목받고 있다.
도 3a 및 도 3b는 3차원 구조 디바이스에 이용되는 입체적 구조를 갖는 게이트 절연막을 나타내고 있다.
3차원 구조 디바이스를 제조하기 위해서는 예를 들면 도 3a에 나타내는 바와 같이, SiO2막 등의 하지막(201)의 위에 볼록 형상의 실리콘 벽(202)을 형성하고, 그 표면을 예를 들면 산화 분위기중에서 열처리하거나, 혹은 O2 가스 플라즈마를 이용하여 플라즈마 처리하는 것에 의해 산화하여 실리콘 산화막을 형성하고, 또한 이 실리콘 산화막을 질화 처리하여 실리콘산질화막으로 이루어지는 게이트 절연막(206)을 형성한다. 이와 같이 볼록 형상으로 형성된 입체적 구조를 갖는 게이트 절연막(206)을 갖는 디바이스에 있어서는 실리콘 벽(202)의 표면에 형성된 게이트 절연막(206)의 정상부(206a)와, 양측의 벽면부(206b, 206c)의 각 부위에 있어서 각각 실리콘산질화막중에 질소가 균일하게 도입되어 있을 필요가 있고, 그를 위해서는 각 부위마다 실리콘산질화막 중의 질소 농도를 파악하는 것이 중요하다.
또한, 예를 들면 도 3b에 나타내는 바와 같이, 에칭에 의해서 Si 기판(211)에 홈 형상(구멍 형상이어도 좋음)의 오목부(212)를 형성하고, 그 표면을 예를 들면 산화 분위기중에서 열처리하거나, 혹은 O2 가스 플라즈마를 이용하여 플라즈마 처리하는 것에 의해 산화하여 실리콘 산화막을 형성하고, 또한 이 실리콘 산화막을 질화 처리하여 실리콘산질화막으로 이루어지는 게이트 절연막(214)을 형성한다. 이러한 홈형의 입체적 구조를 갖는 게이트 절연막(214)을 갖는 디바이스에 있어서도 그 특성을 평가할 때에는 오목부(212)의 측벽 부분에 형성된 게이트 절연막(214)의 벽면부(214a)와 바닥부(214b)의 각 부위에 있어서 실리콘산질화막 중에 질소가 균일하게 도입되어 있을 필요가 있고, 그를 위해서는 각 부위마다 실리콘산질화막 중의 질소 농도를 파악하는 것이 중요하다.
도 4a는 3차원 디바이스의 일례로서, 핀 구조의 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)의 개략 구성예를 모식적으로 나타낸 것이다. 이 핀 구조의 MOSFET(200)는 SiO2막 등의 하지막(201)의 위에 핀 형상 또는 볼록 형상의 실리콘 벽(202)이 마련되어 있다. 이 실리콘 벽(202)의 일부를 덮도록 게이트 절연막(206)이 형성되고, 또한 그 게이트 절연막(206)을 거쳐서 게이트 전극(203)이 형성된 3차원 구조를 갖고 있다. 실리콘 벽(202)의 표면에 형성된 게이트 절연막(206)은 정상부(206a)와 양측의 벽면부(206b, 206c)의 3면이 게이트 전극(203)으로 덮여 있는 것에 의해, 3게이트 구조의 트랜지스터를 형성하고 있다. 게이트 전극(203)을 사이에 두고 그 양측의 실리콘 벽(202)은 소스(204)와 드레인(205)을 형성하고 있고, 이들 소스·드레인간에 전류가 흐르는 것에 의해 트랜지스터가 구성된다. 3게이트 구조의 경우, 3개의 게이트로 MOSFET의 채널 영역을 제어할 수 있기 때문에, 하나의 게이트만으로 채널 영역을 제어하는 종래의 평면형 MOSFET에 비해, 단채널 효과를 억제하는 성능이 우수하고, 32나노미터 노드 이후의 미세화·고집적화에도 대응이 가능하다.
이러한 구조의 MOSFET(200)는 이하와 같이 하여 제조할 수 있다. 예를 들면, SiO2막 등의 하지막(201)의 위에 예를 들면 CVD 등에 의해 실리콘 막을 성막한 후, 포토리소그래피 기술에 의해서 패턴 형성된 마스크를 이용하여 에칭을 실행하 고, 실리콘 벽(202)을 형성한다. 다음에, 실리콘 벽(202)의 표면을 예를 들면 산화 분위기중에서 열처리하거나, 혹은 O2 가스 플라즈마를 이용하여 플라즈마 처리하는 것에 의해 산화하여 실리콘 산화막을 형성하고, 또한 이 실리콘 산화막을 예를 들면 도 1에 나타내는 플라즈마 처리 장치(100)를 이용하여 질화 처리하여 실리콘산질화막으로 이루어지는 게이트 절연막(206)을 형성한다. 다음에, 실리콘 벽(202)을 덮도록 예를 들면 CVD 등에 의해 폴리 실리콘막을 성막한 후, 포토리소그래피 기술에 의해서 패턴 형성된 마스크를 이용하여 에칭을 실행하고, 게이트 전극(203)을 형성하는 것에 의해 MOSFET(200)가 얻어진다.
다음에, 도 4b는 3차원 디바이스의 다른 예로서, 홈형 게이트 구조의 트랜지스터의 개략 구성예를 모식적으로 나타내고 있다. 이 홈형 게이트를 갖는 트랜지스터(210)는 Si 기판(211)에 형성된 홈형상의 오목부(212)내에 게이트 절연막(214)을 거쳐서 예를 들면 폴리 실리콘으로 이루어지는 게이트 전극(213)의 하부가 매립되어 있다. 오목부(212)의 양측부에는 적층형의 소스(216) 및 드레인(217)이 형성되고, 이들 소스·드레인간에 전류가 흐르는 것에 의해 트랜지스터가 구성된다. 또, 게이트 전극(213)의 상부는 표면 질화 처리되어 있고(도시 생략), 그 위에 예를 들면 CVD에 의해 SiO2 등의 절연막(215)이 피복되어 있다. 이러한 홈형 게이트를 갖는 트랜지스터(210)에서는 전류가 홈(오목부(212))을 따라 흐르기 때문에, 평면적인 게이트 전극 치수를 작게 하면서 실효적인 전류 경로를 길게 하는 것이 가능하게 된다. 따라서, 단채널 특성이 개선되며, 반도체 장치의 미세화·고집적화 에도 대응할 수 있다.
이러한 구조의 트랜지스터(210)는 예를 들면 이하와 같이 하여 제조할 수 있다. 우선, 포토리소그래피 기술에 의해 패턴 형성된 마스크를 이용하여 에칭하는 것에 의해서 Si 기판(211)에 홈형상의 오목부(212)를 형성한다. 다음에, 오목부(212)의 내표면을 예를 들면 산화 분위기중에서 열처리하거나, 혹은 O2 가스 플라즈마를 이용하여 플라즈마 처리하는 것에 의해 산화하여 실리콘 산화막을 형성하고, 또한 이 실리콘 산화막을 예를 들면 도 1의 플라즈마 처리 장치(100)를 이용하여 질화 처리하여 실리콘산질화막으로 이루어지는 게이트 절연막(214)을 형성한다. 그 후, 예를 들면 CVD에 의해 오목부(212)를 매립하도록 폴리 실리콘층을 퇴적시키고, 포토리소그래피 기술에 의해 패턴 형성된 마스크를 이용하여 에칭하는 것에 의해서, 하부가 게이트 절연막(214)을 거쳐서 오목부(212)내에 매립된 상태의 게이트 전극(213)을 형성한다. 그 후, 비소 등을 이온 주입하는 것에 의해 실리콘 기판(211)상에 적층형의 소스(216) 및 드레인(217)을 형성한다. 그리고, 게이트 전극(213)의 상부를 표면 질화 처리한 후, 그 위에 예를 들면 CVD에 의해 SiO2 등의 절연막(215)을 피복하는 것에 의해, 트랜지스터(210)를 얻을 수 있다.
종래의 XPS나 SIMS 등의 측정 수법에서는 도 4a에 나타내는 MOSFET(200)의 게이트 절연막(206)이나, 도 4b에 나타내는 홈형 트랜지스터(210)의 게이트 절연막(214) 등의 질소 농도를 측정할 때에, 벽면부(206b, 206c)나 벽면부(214a)의 질소 농도를 계측하려고 해도, 측정 결과에 평면부(게이트 절연막(206)의 정상부(206a)나, 게이트 절연막(214)의 바닥부(214b))의 정보가 반영되어 버리기 때문에, 정확한 질소 농도의 파악이 곤란하였다. 이 때문에 본 발명에서는 실리콘산질화막이 형성된 웨이퍼(W)를 재산화 처리하고, 그 때의 증막량(增膜量)으로부터 재산화 레이트 감소율 RORR을 산출하고, 미리 작성해 둔 실리콘 질화막중의 N농도와 재산화 레이트 감소율 RORR의 검량선으로부터, 웨이퍼(W) 표면에 형성된 3차원 구조를 갖는 실리콘산질화막중의 질소 농도를 측정하는 수법을 채용하였다. 이것에 의해, 예를 들면 볼록부나 오목부 등의 입체적 구조를 갖는 실리콘산질화막의 벽면부와 평면부에 있어서, 각각의 부위의 질소 농도를 정확하게 파악하는 것이 가능하게 되었다.
다음에, 도 5∼도 7을 참조하면서, 본 발명의 질소 농도의 측정 방법의 개요에 대해 구체적으로 설명한다. 도 5는 본 발명의 1실시형태에 관한 질소 농도 측정 방법의 수순의 일례를 나타내는 흐름도이고, 도 6a는 피측정 웨이퍼에 있어서의 재산화 처리 전후의 절연막의 상태, 도 6b는 비교용 웨이퍼에 있어서의 재산화 처리 전후의 절연막의 상태를 나타내는 도면으로써, 질소 농도 측정에 이용하는 재산화 레이트 감소율을 산출할 때의 처리내용을 모식적으로 나타내는 도면이고, 도 7은 질소 농도의 측정에 이용하는 검량선의 일례를 나타내는 도면이다.
우선, 준비 단계로서, 검량선의 작성을 실행한다. 여기서, 사용 가능한 검량선의 일례를 도 7에 나타낸다. 도 7은 막두께가 각각 0.8㎚, 1.05㎚ 및 1.3㎚인 실리콘 산화막(SiO2막)에 대해, 도 1의 플라즈마 처리 장치(100)를 이용하고, 이하의 질화 처리 조건에서 질화 처리를 실행하여, 실리콘산질화막(SiON막)을 형성했을 때의 데이터에 따라 작성한 검량선이다.
질화 처리는 도 1의 플라즈마 처리 장치(100)를 이용하고, Ar 유량은 2000mL/min(sccm), N2 유량은 150mL/min(sccm), 챔버(1)내 압력은 127Pa, 탑재대(2)의 가열 온도는 400℃, 마이크로파 파워는 1.2㎾로 설정하고, 질화 처리 시간은 4, 7, 10, 30초에서 실시하였다.
이러한 검량선은 평면적인 실리콘 표면을 갖는 피측정 웨이퍼(Wm) 및 비교 웨이퍼(Wr)에 대해, 후술하는 스텝 S1∼스텝 S6의 수순을 실시하여 하기 수학식 1에 의해 재산화 레이트 감소율 RORR을 구하는 동시에, 실리콘산질화막(SiON막)이 형성된 피측정 웨이퍼(Wm)에 대해, 별도로 XPS 분석에 의해 실리콘산질화막(SiON막)중의 질소 농도를 실측하는 것에 의해 작성할 수 있다. 이와 같이 하여 얻어진 실리콘산질화막(SiON막)중의 재산화 레이트 감소율 RORR과 실측된 질소 농도의 상관계수는 약 0.93(도 7의 경우)으로 높은 값을 나타내는 것이 확인되고 있다.
또한, 검량선의 작성시에는 3차원 구조 디바이스 자체를 이용할 필요는 없으며, 평면적 형상을 갖는 실리콘 산화막(SiO2막)을 질화 처리하여 실리콘산질화막(SiON막)을 형성한 경우의 질소 농도 데이터를 사용할 수 있다. 따라서, 검량선을 용이하게 작성할 수 있다고 하는 이점도 있다.
질소 농도의 계측시에는 도 5에 나타내는 바와 같이, 우선, 스텝 S1에서 피측정 웨이퍼(Wm)의 표면을 산화성 분위기하에서 열처리하여 실리콘 산화막을 형성한다. 이 실리콘 산화막의 막두께를 제 1 막두께로 한다. 제 1 막두께는 예를 들면 1.05㎚ 정도로 할 수 있지만, 측정 정밀도를 고려하면, 예를 들면 0.5∼15㎚, 바람직하게는 0.8∼13㎚로 할 수 있다. 이 실리콘 산화막의 형성은 임의의 방법으로 실행하는 것이 가능하다. 예를 들면 도 1에 나타내는 플라즈마 처리 장치(100)와 마찬가지의 구성의 플라즈마 처리 장치에 있어서, N2 가스 공급원(18) 대신에 O2 가스 공급원을 접속하고, 피측정 웨이퍼(Wm)를 배치한 챔버(1)내에 O2를 포함하는 처리 가스를 도입하여 플라즈마 산화 처리를 실행하는 방법이나, 저압 어닐 장치(LPA), 고속 어닐 처리 장치 등을 이용한 배치(batch)식 또는 낱장식에서의 열산화 처리 등의 방법으로 실리콘 산화막을 형성할 수 있다.
다음에, 스텝 S2에서는 스텝 S1에서 얻어진 실리콘 산화막(SiO2막)(102)에 대해 질화 처리를 실행하고, 도 6a에 나타내는 바와 같이, 실리콘산질화막(SiON막)(103)을 형성한다. 이 질화 처리는 바람직하게는 도 1에 나타내는 플라즈마 처리 장치(100)를 이용하여 실행할 수 있지만, 다른 방법 예를 들면 ICP(유도 결합형 플라즈마) 방식, 표면파 플라즈마 방식, ECR 플라즈마 방식, 마그네트론 방식, 리모트 플라즈마 방식 등으로 질화 처리를 실행하는 것도 가능하다.
도 1의 플라즈마 처리 장치(100)를 이용하여 질화 처리를 실행하는 경우의 조건으로서는 특히 제한은 없지만, 예를 들면 Ar 등의 희가스의 유량은 100∼5000mL/min(sccm), N2 가스의 유량은 5∼500mL/min(sccm) 정도로 하는 것이 바람직하다. 또한, 예를 들면 챔버(1)내의 압력은 1∼1333Pa, 탑재대(2)의 가열 온도는 실온에서 800℃ 사이로 설정하는 것이 바람직하다. 마이크로파 발생 장치(39)로부터의 마이크로파 파워는 예를 들면 1∼5 ㎾로 하는 것이 바람직하다.
플라즈마 질화 처리 후는 피측정 웨이퍼(Wm)에 형성된 실리콘산질화막(SiON막)(103) 및 그 하층에 잔존하는 실리콘 산화막(SiO2막)(102)의 합계 막두께 T1N을 계측한다(스텝 S3). 이 막두께의 측정은 임의의 수법에 의해 실행할 수 있지만, 예를 들면 피측정 웨이퍼(Wm)를 절단하고, 그 종단면에 노출된 각 막의 두께를 투과형 전자 현미경(TEM)에 의해 관찰하여 측정할 수 있다. 또, 막두께의 측정 수법은 특히 한정되는 것은 아니며, 예를 들면 레이저광 등을 이용한 광학적 막두께 측정기 등도 사용할 수 있다.
다음에, 피측정 웨이퍼(Wm)를 산화 분위기하에서 재산화 처리한다(스텝 S4). 이 재산화 처리는 피측정 웨이퍼(Wm)에 열산화 처리를 실시하는 것에 의해 실행된다. 이 열산화 처리에서는 산화막의 성장이 등방적으로 진행한다. 따라서, 예를 들면 측면부와 평면부를 갖고, 입체적으로 형성된 실리콘산질화막(SiON막)(103)에 대해서도 측면부와 평면부에서 대략 동등하게 재산화를 진행시킬 수 있다. 열처리는 예를 들면 기지(旣知)의 구성의 저압 어닐 장치(LPA 장치) 등에 있어서 실행할 수 있다. 열처리의 조건은 특히 한정되지 않지만, 예를 들면 저압 어닐 장치(LPA 장치)를 이용하는 경우에는 처리 가스로서 O2를 2L/min(slm)의 유량으로 도입하고, 처리압력 79980Pa(600 Torr), 처리온도 1100℃, 처리 시간 70초에서 실행할 수 있다. 이상과 같이 하여, 피측정 웨이퍼(Wm)에는 실리콘 기판(101)과 실리콘 산화막(SiO2막)(102)의 사이에 재산화에 의해서 산소가 확산하여 실리콘 산화막(재산화 SiO2막)(104)이 형성된다. 이 실리콘 산화막(104)의 막두께를 제 2 막두께로 한다.
계속해서, 스텝 S5에서는 재산화 처리 후의 피측정 웨이퍼(Wm)에 대해, 상기 합계 막두께 T2N을 예를 들면 TEM에 의한 관찰에 의해서 계측한다. 또, 전단의 스텝 S4의 재산화 처리에서는 실리콘산질화막(SiON막)(103), 실리콘 산화막(SiO2막)(102) 및 재산화에 의한 실리콘 산화막(재산화 SiO2막)(104)의 합계 막두께 T2N이, 원하는 막두께 범위에 들어가도록 제어하는 것이 바람직하다. 즉, 농도측정의 정밀도를 충분히 확보하는 관점에서, 재산화 처리 후의 합계 막두께 T2N이 예를 들면 5∼25㎚, 바람직하게는 10∼20㎚ 정도의 막두께로 되도록 재산화 처리 조건을 설정하는 것이 바람직하다. 또한, 실리콘 산화막(SiO2)(102)이나 실리콘산질화막(SiON막)(103)의 초기 막두께도, 재산화 처리 후에 합계 막두께 T2N이 상기 범위로 되도록 설정하는 것이 바람직하다.
여기서, 도 6b에 나타내는 바와 같이, 미리 스텝 S1과 마찬가지의 조건에서 산화 처리를 실행하여 실리콘 기판(111)의 표면에 예를 들면 1.05㎚의 실리콘 산화막(SiO2막)(112)이 형성된 비교 웨이퍼(Wr)를 별도로 준비한다. 이 비교용 웨이퍼(Wr)의 실리콘 기판(111)은 피측정 웨이퍼(Wm)와 마찬가지로 볼록 형상부나 오목부 등이 형성된 입체적 구조를 갖는 것이다. 이 비교 웨이퍼(Wr)는 피측정 웨이퍼(Wm)와 마찬가지의 조건에서, 스텝 S1의 산화 처리 및 스텝 S4의 재산화 처리를 실행하는 것에 의해 작성할 수 있다. 이 비교 웨이퍼(Wr)에 대해서는 스텝 S2의 질화 처리는 실행하지 않는다.
비교 웨이퍼(Wr)에 재산화 처리를 실시하는 것에 의해, 도 6b에 나타내는 바와 같이, 비교 웨이퍼(Wr)의 실리콘 기판(111)과 실리콘 산화막(SiO2막)(112)의 사이에, 실리콘 산화막(재산화 SiO2막)(113)이 형성된다. 그리고, 이 재산화 처리 후의 비교 웨이퍼(Wr)에 대해 예를 들면 TEM에 의한 관찰을 실행하는 것에 의해, 실리콘 산화막(112)과 재산화 SiO2막(113)의 합계 막두께 T2를 계측한다.
다음에, 스텝 S6에서는 상기 스텝 S1∼스텝 S5에 있어서 얻어진 각 합계 막두께 T1N, T2N 및 T2로부터, 피처리 기판의 재산화 레이트 감소율 RORR을 하기의 수학식 1에 의거하여 산출한다.
RORR(%)={(T2-T2N)/(T2-T1N)}×100
그리고, 얻어진 재산화 레이트 감소율 RORR을, 상기한 바와 같이 작성된 검량선과 대조하는 것에 의해, 피측정 웨이퍼(Wm)에 있어서의 실리콘산질화막(SiON막)(103)중의 질소 농도를 결정할 수 있다(스텝 S7). 이와 같이 본 실시형태에 있어서는 실리콘산질화막(SiON막)(103)이 형성되어 있는 피측정 웨이퍼(Wm)에서는 상기 막중의 질소 농도에 따라, 재산화 처리시에 실리콘산질화막(SiON막)(103)을 투과하는 산소의 비율에 차가 생기고, 재산화 처리에 의한 증막량이 변화하는 현상을 이용하고 있다. 그리고, 이 증막량을 실리콘산질화막이 형성되어 있지 않은 비교 웨이퍼(Wr)에 있어서의 증막량과 비교하는 것에 의해, 실리콘산질화막(103)중의 질소 농도가 측정된다.
이상과 같은 수순을 밟는 본 실시형태의 질소 농도의 측정 방법에서는 3차원 구조 디바이스와 같이 입체적 형상을 갖는 실리콘 산화막(SiO2막)을 질화 처리하여 얻어진 실리콘산질화막(SiON막)에 대해서도, 높은 정밀도로 막중의 질소 농도 측정을 실행하는 것이 가능하다. 구체적으로는 도 4a에 나타내는 바와 같은 핀 구조의 MOSFET(200)나, 도 4b에 나타내는 바와 같은 홈형 게이트를 갖는 트랜지스터(210)의 오목부(212)에 형성된 게이트 절연막(214)의 벽면부(214a)와 바닥부(214b)의 각각에 있어서의 실리콘산질화막(SiON막)중의 질소 농도 등을 개별적으로 측정할 수 있다.
따라서, 예를 들면 3차원 구조 디바이스에 있어서의 게이트 절연막 등으로서 실리콘산질화막(SiON막)을 형성하는 경우에, 질소 농도의 측정 결과를 질화 처리 조건으로 피드백하는 것에 의해, 그 목적 및 부위(평면부인지 벽면부인지 등)에 따라, 형성되는 실리콘산질화막중의 질소 농도를 원하는 값으로 제어할 수 있도록 질화 처리 조건을 최적화할 수 있다.
도 8은 상기 질소 농도의 측정 방법을 사용한 질화 처리 방법의 공정수순을 나타내는 흐름도이다. 우선, 스텝 S11에서는 이미 형성된 실리콘산질화막에 대해, 도 5의 스텝 S3∼스텝 S7에 나타내는 수순에 따라 질소 농도의 측정을 실행한다. 여기서, 질소 농도의 측정 대상으로 되는 웨이퍼(W)는 예를 들면, 이미 질화 처리 완료의 로트 등으로부터 임의로 추출한 웨이퍼(W)를 이용할 수 있다. 또, 질화 처리의 방법은 상기와 같이 특히 한정되는 것은 아니지만, 도 1에 나타내는 플라즈마 처리 장치(100)를 사용하는 것이 바람직하다.
다음에, 스텝 S12에서는 스텝 S11에서 얻어진 질소 농도의 측정 결과에 의거하여, 예를 들면 형성되는 실리콘산질화막의 용도나 디바이스의 종류 등의 질화 처리의 목적에 따라 충분한 막특성(예를 들면 유전율 등)이 얻어지도록 질화 처리 조건을 재검토하고, 최적의 질화 처리 조건을 결정한다. 질화 처리 조건으로서는 예를 들면 플라즈마 처리 장치(100)에 있어서의 마이크로파 주파수, 챔버(1)에 도입되는 가스종류, 가스 유량 및 가스 유량비, 처리 압력, 처리 온도, 마이크로파 투과판(28)과 웨이퍼(W) 표면의 간격(갭), 파워, 처리 시간 등을 들 수 있다.
다음에, 스텝 S13에서는 스텝 S12에서 결정된 질화 처리 조건에 의해, 미리 실리콘 산화막이 형성된 웨이퍼(W)에 대해 질화 처리를 실행하여 실리콘산질화막을 형성한다. 이 때, 질화 처리의 방법은 특히 한정되는 것은 아니지만, 스텝 S11에서 질소 농도의 측정 대상으로 된 웨이퍼(W)를 질화 처리했을 때에 이용한 방법으로 질화 처리를 하는 것이 필요하며, 예를 들면 도 1에 나타내는 플라즈마 처리 장치(100)를 사용하는 것이 바람직하다.
이와 같이, 스텝 S11 내지 스텝 S13의 처리를 실행하는 것에 의해, 최적화된 질화 처리 조건에서 실리콘 산화막을 질화 처리하여 원하는 질소 농도를 갖는 양질의 실리콘산질화막을 형성하는 것이 가능하게 된다. 그리고, 이러한 실리콘산질화막의 형성 공정을 반도체 장치의 제조공정의 일부로서 사용하는 것에 의해, 평면형 트랜지스터는 물론, 예를 들면 3차원 구조 트랜지스터로 대표되는 3차원 디바이스에 우수한 특성을 부여할 수 있다.
또, 이상의 설명에서는 실리콘산질화막중의 질소 농도의 측정에 대해 설명했지만, 본 발명의 질소 농도의 측정 방법은 예를 들면 Al2O3, HfO2, LaO2, ZrO2나, HfSiO, ZrSiO와 같은 실리케이트, AlHfO3과 같은 알루미네이트 등의 고유전율 금속 산화물의 질화막에도 응용할 수 있다. 또, 본 발명의 기술사상은 질소 농도에 한정되지 않고, 각종 도펀트의 농도 측정에도 적용할 수 있다.
이상, 본 발명의 실시형태를 설명했지만, 본 발명은 상기 실시형태에 제약되는 것은 아니고, 각종 변형이 가능하다.
예를 들면, 본 발명 방법은 트랜지스터의 게이트 절연막에 한정되지 않고, 박막화나 유전율을 높이는 등의 목적으로 실리콘 산화막을 질화 처리하여 얻어지는 실리콘산질화막을 구성요소로 하는 각종 반도체 장치의 제조에 적용 가능하다.

Claims (25)

  1. 피측정 기판 표면에 형성된 실리콘 산화막을 질화 처리하여 얻어진 실리콘산질화막중의 질소 농도를 측정하는 질소 농도의 측정 방법에 있어서,
    상기 실리콘산질화막 및 그 하층에 잔존하는 실리콘 산화막의 합계 막두께 T1N을 계측하는 것과,
    상기 피측정 기판을 재산화 처리하는 것과,
    재산화 처리 후에, 상기 피측정 기판의 상기 실리콘산질화막, 상기 실리콘 산화막 및 재산화 처리에 의해 형성된 실리콘 산화막의 합계 막두께 T2N을 계측하는 것과,
    별도로 실리콘 산화막이 형성된 비교용 기판을 재산화 처리하는 것과,
    재산화 처리 후에 상기 비교용 기판의 상기 실리콘 산화막 및 재산화 처리에 의해 형성된 실리콘 산화막의 합계 막두께 T2를 계측하는 것과,
    상기 각 합계 막두께 T1N, T2N 및 T2로부터, 하기의 식 (1)에 의거하여 피측정 기판의 재산화 레이트 감소율 RORR을 산출하는 것과,
    상기 식 (1)에 의해 얻어진 재산화 레이트 감소율 RORR에 의거하여 상기 피측정 기판의 상기 실리콘산질화막중의 질소 농도를 결정하는 것을 포함하는
    질소 농도의 측정 방법.
    RORR(%)={(T2-T2N)/(T2-T1N)}×100…(1)
  2. 제 1 항에 있어서,
    상기 실리콘산질화막은 입체적 구조를 갖는 실리콘층의 표면에 상기 실리콘 산화막을 거쳐서 형성되어 있는
    질소 농도의 측정 방법.
  3. 제 2 항에 있어서,
    상기 실리콘층에는 볼록부 및 오목부중 적어도 하나가 형성되어 있는
    질소 농도의 측정 방법.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 재산화 처리는 열산화에 의해 실행되는
    질소 농도의 측정 방법.
  6. 제 1 항에 있어서,
    상기 실리콘산질화막중의 질소 농도를 결정할 때에, 미리 평면적으로 형성된 실리콘산질화막중의 질소 농도와 상기 재산화 레이트 감소율 RORR에 의거하여 작성된 검량선을 준비하고, 상기 식 (1)에 의해 얻어진 상기 재산화 레이트 감소율 RORR을 상기 검량선과 대조하는
    질소 농도의 측정 방법.
  7. 제 1 항에 있어서,
    상기 피측정 기판의 상기 실리콘산질화막은 3차원 구조 디바이스에 있어서의 절연막인
    질소 농도의 측정 방법.
  8. 삭제
  9. 피처리 기판 표면에 형성된 실리콘 산화막을 질화 처리하여 실리콘산질화막을 형성하는 실리콘산질화막의 형성 방법에 있어서,
    피측정 기판 표면에 형성된 실리콘 산화막을 질화 처리하여 실리콘산질화막을 형성하는 것과,
    상기 피측정 기판 표면의 상기 실리콘산질화막 및 그 하층에 잔존하는 실리콘 산화막의 합계 막두께 T1N을 계측하는 것과,
    상기 피측정 기판을 재산화 처리하는 것과,
    재산화 처리 후의 상기 피측정 기판의 상기 실리콘산질화막, 상기 실리콘 산화막 및 재산화 처리에 의해 형성된 실리콘 산화막의 합계 막두께 T2N을 계측하는 것과,
    별도로 실리콘 산화막이 형성된 비교용 기판을 재산화 처리하는 것과,
    재산화 처리 후에 상기 비교용 기판의 상기 실리콘 산화막 및 재산화 처리에 의해 형성된 실리콘 산화막의 합계 막두께 T2를 계측하는 것과,
    상기 각 합계 막두께 T1N, T2N 및 T2로부터, 하기의 식 (1)에 의거하여 상기 피측정 기판의 재산화 레이트 감소율 RORR을 산출하는 것과,
    상기 식 (1)에 의해 얻어진 재산화 레이트 감소율 RORR에 의거하여, 상기 피측정 기판의 상기 실리콘산질화막중의 질소 농도를 결정하는 것과,
    결정된 질소 농도에 의거하여, 피처리 기판의 상기 실리콘 산화막의 질화 처리 조건을 결정하는 것과,
    결정된 상기 질화 처리 조건에 의거하여, 피처리 기판 표면에 형성된 상기 실리콘 산화막을 질화 처리하여 실리콘산질화막을 형성하는 것을 포함하는
    실리콘산질화막의 형성 방법.
    RORR(%)={(T2―T2N)/(T2-T1N)}×100…(1)
  10. 제 9 항에 있어서,
    상기 실리콘산질화막은 입체적 구조를 갖는 실리콘층의 표면에 상기 실리콘 산화막을 거쳐서 형성되어 있는
    실리콘산질화막의 형성 방법.
  11. 제 10 항에 있어서,
    상기 실리콘층에는 볼록부 및 오목부중 적어도 하나가 형성되어 있는
    실리콘산질화막의 형성 방법.
  12. 삭제
  13. 제 9 항에 있어서,
    상기 재산화 처리는 열산화에 의해 실행되는
    실리콘산질화막의 형성 방법.
  14. 제 9 항에 있어서,
    상기 실리콘산질화막중의 질소 농도를 결정할 때에, 미리 평면적으로 형성된 실리콘산질화막중의 질소 농도와 상기 재산화 레이트 감소율 RORR에 의거하여 작성된 검량선을 준비하고, 상기 식 (1)에 의해 얻어진 상기 재산화 레이트 감소율 RORR을 상기 검량선과 대조하는
    실리콘산질화막의 형성 방법.
  15. 제 9 항에 있어서,
    상기 실리콘산질화막은 3차원 구조 디바이스에 있어서의 절연막인
    실리콘산질화막의 형성 방법.
  16. 제 9 항에 있어서,
    복수의 슬롯을 갖는 평면 안테나에서 처리실 내에 마이크로파를 도입하고 플라즈마를 발생시키는 플라즈마 처리 장치를 이용하여 상기 질화 처리를 실행하는
    실리콘산질화막의 형성 방법.
  17. 피처리 기판 표면에 형성된 실리콘 산화막을 질화 처리하여 실리콘산질화막을 형성하는 것을 포함하는 반도체 장치의 제조 방법에 있어서,
    상기 실리콘산질화막의 형성은,
    피측정 기판 표면에 형성된 실리콘 산화막을 질화 처리하여 실리콘산질화막을 형성하는 것과,
    상기 피측정 기판 표면의 상기 실리콘산질화막 및 그 하층에 잔존하는 실리콘 산화막의 합계 막두께 T1N을 계측하는 것과,
    상기 피측정 기판을 재산화 처리하는 것과,
    재산화 처리 후의 상기 피측정 기판의 상기 실리콘산질화막, 상기 실리콘 산화막 및 재산화 처리에 의해 형성된 실리콘 산화막의 합계 막두께 T2N을 계측하는 것과,
    별도로 실리콘 산화막이 형성된 비교용 기판을 재산화 처리하는 것과,
    재산화 처리 후에 상기 비교용 기판의 상기 실리콘 산화막 및 재산화 처리에 의해 형성된 실리콘 산화막의 합계 막두께 T2를 계측하는 것과,
    상기 각 합계 막두께 T1N, T2N 및 T2로부터, 하기의 식 (1)에 의거하여 상기 피측정 기판의 재산화 레이트 감소율 RORR을 산출하는 것과,
    상기 식 (1)에 의해 얻어진 재산화 레이트 감소율 RORR에 의거하여, 상기 피측정 기판의 상기 실리콘산질화막중의 질소 농도를 결정하는 것과,
    결정된 질소 농도에 의거하여, 피처리 기판의 상기 실리콘 산화막의 질화 처리 조건을 결정하는 것과,
    결정된 상기 질화 처리 조건에 의거하여, 피처리 기판 표면에 형성된 상기 실리콘 산화막을 질화 처리하여 실리콘산질화막을 형성하는 것을 포함하는
    반도체 장치의 제조 방법.
    RORR(%)={(T2-T2N)/(T2-T1N)}×100…(1)
  18. 제 17 항에 있어서,
    상기 실리콘산질화막은 입체적 구조를 갖는 실리콘층의 표면에 상기 실리콘 산화막을 거쳐서 형성되어 있는
    반도체 장치의 제조 방법.
  19. 제 18 항에 있어서,
    상기 실리콘층에는 볼록부 및 오목부중 적어도 하나가 형성되어 있는
    반도체 장치의 제조 방법.
  20. 삭제
  21. 제 17 항에 있어서,
    상기 재산화 처리는 열산화에 의해 실행되는
    반도체 장치의 제조 방법.
  22. 제 17 항에 있어서,
    상기 실리콘산질화막중의 질소 농도를 결정할 때에, 미리 평면적으로 형성된 실리콘산질화막중의 질소 농도와 상기 재산화 레이트 감소율 RORR에 의거하여 작성된 검량선을 준비하고, 상기 식 (1)에 의해 얻어진 상기 재산화 레이트 감소율 RORR을 상기 검량선과 대조하는
    반도체 장치의 제조 방법.
  23. 제 17 항에 있어서,
    상기 실리콘산질화막은 3차원 구조 디바이스에 있어서의 절연막인
    반도체 장치의 제조 방법.
  24. 제 17 항에 있어서,
    상기 반도체 장치가 3차원 구조의 트랜지스터인
    반도체 장치의 제조 방법.
  25. 삭제
KR1020087028017A 2006-05-17 2007-05-17 질소 농도의 측정 방법, 실리콘산질화막의 형성 방법 및 반도체 장치의 제조 방법 KR101032518B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2006137708A JP4974585B2 (ja) 2006-05-17 2006-05-17 窒素濃度の測定方法、シリコン酸窒化膜の形成方法および半導体装置の製造方法
JPJP-P-2006-137708 2006-05-17

Publications (2)

Publication Number Publication Date
KR20080111140A KR20080111140A (ko) 2008-12-22
KR101032518B1 true KR101032518B1 (ko) 2011-05-04

Family

ID=38693999

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020087028017A KR101032518B1 (ko) 2006-05-17 2007-05-17 질소 농도의 측정 방법, 실리콘산질화막의 형성 방법 및 반도체 장치의 제조 방법

Country Status (5)

Country Link
US (1) US7842621B2 (ko)
JP (1) JP4974585B2 (ko)
KR (1) KR101032518B1 (ko)
TW (1) TW200807492A (ko)
WO (1) WO2007132913A1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120271612A1 (en) * 2011-04-20 2012-10-25 Barsoum Wael K Predictive modeling
CN103426784B (zh) * 2012-05-24 2017-02-08 上海华虹宏力半导体制造有限公司 超薄栅极氮氧化硅薄膜的氮含量测量方法
US20140023794A1 (en) * 2012-07-23 2014-01-23 Maitreyee Mahajani Method And Apparatus For Low Temperature ALD Deposition
US10121655B2 (en) 2015-11-20 2018-11-06 Applied Materials, Inc. Lateral plasma/radical source

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000164868A (ja) 1998-11-20 2000-06-16 Nec Corp ゲート膜形成方法及び半導体装置
JP2000357688A (ja) 1999-06-16 2000-12-26 Toshiba Corp 熱酸化膜の形成方法
JP2001284582A (ja) 2000-03-31 2001-10-12 Toshiba Corp 半導体トランジスタの製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5939763A (en) * 1996-09-05 1999-08-17 Advanced Micro Devices, Inc. Ultrathin oxynitride structure and process for VLSI applications
JP2000088748A (ja) * 1998-09-16 2000-03-31 Seiko Epson Corp Ｃｖｄ膜の不純物濃度測定方法及び測定装置
US6281146B1 (en) * 1999-09-15 2001-08-28 Taiwan Semiconductor Manufacturing Company Plasma enhanced chemical vapor deposition (PECVD) method for forming microelectronic layer with enhanced film thickness uniformity
JP4256340B2 (ja) * 2002-05-16 2009-04-22 東京エレクトロン株式会社 基板処理方法
JP4135541B2 (ja) * 2003-03-26 2008-08-20 ソニー株式会社 プラズマ表面処理方法
JP2007042663A (ja) * 2005-07-29 2007-02-15 Toshiba Corp 半導体製造装置及び半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000164868A (ja) 1998-11-20 2000-06-16 Nec Corp ゲート膜形成方法及び半導体装置
JP2000357688A (ja) 1999-06-16 2000-12-26 Toshiba Corp 熱酸化膜の形成方法
JP2001284582A (ja) 2000-03-31 2001-10-12 Toshiba Corp 半導体トランジスタの製造方法

Also Published As

Publication number Publication date
JP2007311474A (ja) 2007-11-29
WO2007132913A1 (ja) 2007-11-22
TW200807492A (en) 2008-02-01
US20090253221A1 (en) 2009-10-08
KR20080111140A (ko) 2008-12-22
JP4974585B2 (ja) 2012-07-11
US7842621B2 (en) 2010-11-30

Similar Documents

Publication Publication Date Title
KR101399765B1 (ko) 패턴 형성 방법 및 반도체 장치의 제조 방법
KR100980529B1 (ko) 플라즈마 처리 장치
KR100914542B1 (ko) 반도체 장치의 제조 방법, 플라즈마 산화 처리 방법, 플라즈마 처리 장치 및 이 플라즈마 처리 장치를 제어하는 컴퓨터 판독 가능한 기억 매체
TWI402912B (zh) Manufacturing method of insulating film and manufacturing method of semiconductor device
US20100029093A1 (en) Plasma oxidizing method, plasma processing apparatus, and storage medium
JP5089121B2 (ja) シリコン酸化膜の形成方法およびプラズマ処理装置
US20060269694A1 (en) Plasma processing method
US8318267B2 (en) Method and apparatus for forming silicon oxide film
TWI416627B (zh) A plasma oxidation treatment method and a plasma processing apparatus
KR101032518B1 (ko) 질소 농도의 측정 방법, 실리콘산질화막의 형성 방법 및 반도체 장치의 제조 방법
KR20110055707A (ko) 실리콘 산화막의 형성 방법 및 장치
KR101123442B1 (ko) 반도체 장치의 제조 방법, 반도체 장치, 플라즈마 질화처리 방법, 제어 프로그램 및 컴퓨터 기억 매체
US8043979B2 (en) Plasma oxidizing method, storage medium, and plasma processing apparatus

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee