KR101107656B1 - 반도체 소자의 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 42
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 28
- 239000010703 silicon Substances 0.000 claims abstract description 27
- 238000000034 method Methods 0.000 claims abstract description 23
- 238000005468 ion implantation Methods 0.000 claims abstract description 21
- 238000000137 annealing Methods 0.000 claims abstract description 20
- 230000007547 defect Effects 0.000 claims abstract description 20
- 239000012535 impurity Substances 0.000 claims abstract description 15
- 238000002955 isolation Methods 0.000 claims abstract description 7
- 150000002500 ions Chemical class 0.000 claims description 25
- 230000003647 oxidation Effects 0.000 claims description 13
- 238000007254 oxidation reaction Methods 0.000 claims description 13
- -1 oxygen ions Chemical class 0.000 claims description 9
- 229910052760 oxygen Inorganic materials 0.000 claims description 8
- 239000001301 oxygen Substances 0.000 claims description 8
- 230000000630 rising effect Effects 0.000 claims description 2
- 239000013078 crystal Substances 0.000 description 6
- 229910052796 boron Inorganic materials 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 239000011148 porous material Substances 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 238000005215 recombination Methods 0.000 description 3
- 230000006798 recombination Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000011261 inert gas Substances 0.000 description 2
- 230000035882 stress Effects 0.000 description 2
- 229910018557 Si O Inorganic materials 0.000 description 1
- 229910008045 Si-Si Inorganic materials 0.000 description 1
- 229910006411 Si—Si Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000007800 oxidant agent Substances 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Inorganic materials [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 230000008646 thermal stress Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
- H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
- H01L21/3225—Thermally inducing defects using oxygen present in the silicon body for intrinsic gettering
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Abstract
본 발명은 반도체 소자의 제조 방법을 개시한다. 개시된 본 발명의 방법은, 소자 분리막 형성된 실리콘 기판을 마련하는 단계와, 상기 실리콘 기판 내에 문턱전압 조절을 위한 불순물을 이온 주입하는 단계와, 상기 이온 주입된 실리콘 기판 상에 산화막을 형성하는 단계를 포함하는 반도체 소자의 제조방법에 있어서, 상기 불순물을 이온 주입하는 단계는, 이온 주입시 발생하는 격자 결함 구조를 방지하도록, 기판에 열을 가해 온도를 상승시켜 수행하는 것을 포함한다.
또한, 소자 분리막 형성된 실리콘 기판을 마련하는 단계와, 상기 실리콘 기판 내에 문턱전압을 조절하기 위한 불순물을 이온주입하는 단계와, 상기 이온 주입된 실리콘 기판 상에 산화막을 형성하는 단계를 포함하는 반도체 소자의 제조방법에 있어서, 상기 불순물을 이온을 주입하는 단계 후, 그리고, 상기 산화막을 형성하는 단계 전, 상기 이온 주입에 따른 격자결함을 제거하도록 상기 불순물이 이온 주입된 기판을 어닐링하는 것을 더 포함한다.
Description
도 1a 및 도 1b는 결정 결함이 발생하는 일 예를 도시한 단면도이다.
도 2a 및 도 2b는 결정 결함이 발생하는 또 다른 예를 도시한 단면도이다.
도 3a 내지 도 3c는 종래의 기술에 따른 반도체 소자의 격자 결함의 발생형태를 도시한 단면도.
도 4는 본 발명의 일 실시예에 따른 공정 순서를 도시한 블럭도.
도 5는 본 발명의 또 다른 실시예에 따른 공정 순서를 도시한 블럭도
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세히는 반도체 소자의 이온 주입 후 발생하는 격자 결함 구조를 제거하기 위한 반도체 소자의 제조방법에 관한 것이다.
먼저, 이온 주입 및 후속 산화막 형성공정에 의해 실리콘 기판에 발생하는 결정 결함의 원인은 이온 주입의 종류에 따라서 두가지로 구분할 수 있다.
도 1a 및 도 1b는 결정 결함이 발생하는 일 예를 도시한 단면도이다.
도 1a를 참조하면, BF2, PH31, As 같은 무거운 이온을 소스로 사용하여 이온 주입을 할 경우 각 이온들이 갖고 있는 에너지가 매우 커서 실리콘 기판의 실리콘 원자와 충돌할 경우 충돌된 실리콘 원자가 격자를 이탈한다.
도 1b를 참조하면, 상기 이탈한 실리콘 원자가 다른 실리콘 원자와 2차 충돌을 일으키고, 2차로 충돌된 실리콘 원자도 격자를 이탈하여 또 다른 실리콘 원자와 충돌하는 연쇄반응이 일어나서 프로젝티드 레인지(Projected Range)내의 거의 대부분의 격자가 붕괴되어 비정질로 변하게 된다.
도 2a 및 도 2b는 결정 결함이 발생하는 또 다른 예를 도시한 단면도이다.
도 2a를 참조하면, 보론(B(11))과 같은 가벼운 이온을 소스로 사용하여 이온을 주입할 경우 보론 이온들이 갖고 있는 에너지는 매우 낮아서 실리콘 기판의 실리콘 원자와 충돌할 경우 충돌된 실리콘의 격자 이탈이 일어나지 않거나 충돌된 실리콘 원자가 격자를 이탈하더라도 격자를 이탈한 실리콘 원자가 다른 실리콘 원자가 다른 실리콘 원자와 2차 충돌해도 충돌된 실리콘 원자의 격자 이탈이 일어나지 않은 정도의 에너지만 보유한다.
즉, 초기에 실리콘 기판에 입사하는 보론이 갖는 에너지(E)는 E≤Edi 또는 Edi<E≤2Edi 정도이다. 여기서, 상기 Edi는 실리콘 원자가 실리콘 격자에서 이탈하는데 필요한 에너지이다.
도 2b를 참조하면, 상기 실리콘 격자에서 이탈한 실리콘 원자는 실리콘 결정구조의 격자 사이에 존재하는 침입형(Self-Interstitial) 점결함(Point Defect)으로 존재하며 실리콘 원자가 빠져나간 자리는 공공(Vacancy)의 형태로 존재한다.
도 3a 내지 도 3b는 종래의 기술에 따른 반도체 소자의 격자 결함의 발생형태를 도시한 단면도이다.
도 3a를 참조하면, 플래쉬 메모리 장치의 경우 셀 지역의 문턱전압을 조절하기 위하여 통상적으로 보론 소오스를 사용하여 이온 주입을 실시하고, 이어서, 트랜지스터 형성을 위해 산화막으로서 산화막을 성장시킨다.
이때, 이온 주입시 발생한 침입형과 공공이 재결합 하기 전에 산화공정 중 유입된 산소 이온이 공공과 결합하여 침입형과 공공의 재결합을 영구히 차단시키는 역할을 하게 된다.
도 3b를 참조하면, 공공에 산소 이온이 치환되어 Si-O 구조가 되면 Si-Si 구조보다 격자 상수가 적어져서 주위의 격자는 압축 스트레스(Compressive stress)를 받게 된다.
도 3c를 참조하면, 상기의 압축 스트레스는 후속의 열 에너지에 의해, 실리콘 기판의 결함을 줄이는 역할을 하는 것이 아니라, 외인성(extrinsic)의 전위(Dislocation)로 발전하는 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 이온 에너지가 2차 충돌을 일으키지 않을 정도의 에너지를 갖는 이온 주입시에 발생하는 침입형 및 공공에 의한 격자 결함을 방지할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 소자 분리막 형성된 실리 콘 기판을 마련하는 단계와, 상기 실리콘 기판 내에 문턱전압 조절을 위한 불순물을 이온 주입하는 단계와, 상기 이온 주입된 실리콘 기판 상에 산화막을 형성하는 단계를 포함하는 반도체 소자의 제조방법에 있어서, 상기 불순물을 이온 주입하는 단계는, 이온 주입시 발생하는 격자 결함 구조를 방지하도록, 기판에 열을 가해 온도를 상승시켜 수행하는 반도체 소자의 제조방법을 제공한다.
여기서, 불순물을 이온 주입하는 단계의 기판의 온도는 실온보다 50℃ 이상의 온도를 유지하도록 한다.
상기와 같은 목적을 달성하기 위하여 본 발명의 또 다른 방법은, 소자 분리막 형성된 실리콘 기판을 마련하는 단계와, 상기 실리콘 기판 내에 문턱전압을 조절하기 위한 불순물을 이온주입하는 단계와, 상기 이온 주입된 실리콘 기판 상에 산화막을 형성하는 단계를 포함하는 반도체 소자의 제조방법에 있어서, 상기 불순물을 이온을 주입하는 단계 후, 그리고, 상기 산화막을 형성하는 단계 전, 상기 이온 주입에 따른 격자결함을 제거하도록 상기 불순물이 이온 주입된 기판을 어닐링하는 반도체 소자의 제조방법을 제공한다.
여기서, 상기 어닐링은 1차 및 2차에 걸쳐서 수행한다.
또한, 상기 1차 어닐링을 실시하는 단계전 산소 이온의 유입을 막기 위하여 불활성 가스로 챔버를 400℃이하의 온도에서 산소이온의 농도가 30ppm 이하로 떨어지도록 세정을 실시하며, 상기 1차 어닐링은, 침입형 이온과 공공을 재결합시키도록 450~550℃의 온도에서 30분 이상 실시하고, 상기 2차 어닐링은 전위가 제거되도록 700℃ 이상의 온도에서 30분 이상 실시한다.
이때, 상기 1차 및 2차 어닐링은 10℃/min의 온도 상승률과 10℃/min의 온도하강률로 수행한다.
(실시예)
이하, 첨부한 도면에 의거하여 본 발명의 따른 반도체 소자의 제조방법에 대해서 상세하게 설명하도록 한다.
도 4는 본 발명의 일 실시예에 따른 공정 순서를 도시한 블럭도이며, 이를 설명하면 다음과 같다.
소자 분리막이 형성된 실리콘 기판 상에 이온 주입을 실시한다. 그런다음, 상기 이온 주입시 내부의 기판이 안착되는 챔버의 온도를 상승시켜 이온 주입시 발생한 침입형 이온이 공공과 열 에너지에 의해 곧 바로 재 결합 하도록 하여 격자 결함 발생을 예방한다.
여기서, 이온 주입시 챔버내의 온도를 상승시키는 경우는 챔버 전체를 가열해도 무방하나 구조의 단순화를 위해서는 웨이퍼가 안착되는 위치의 웨이퍼 뒷면에 가열판을 부착하여 열이 웨이퍼에 직접 전달 되도록 한다.
이때, 웨이퍼의 온도는 실온보다 50℃ 이상을 유지하도록 하여 침입형 이온과 공공 이온의 재결합이 이루어진다.
이후, 실리콘 기판 상에 산화막을 성장시켜도 침입형 이온이 공공과 재결합하였으므로, 산소 이온이 침투할 수 있는 공간이 없으므로, 격자 구조 결함은 발생하지 않는다.
도 5는 본 발명의 또 다른 실시예에 따른 공정 순서를 도시한 블럭도이며, 이를 설명하면 다음과 같다.
소자 분리막이 형성된 기판 상에 채널의 문턱 전압을 조절하기 위하여 이온을 주입하고, 그런다음, 산화로 내부에서 열 에너지를 가하여 침입형 이온과 공공을 재결합시킨다.
이때, 상기 침입형 이온과 공공은 400~500℃의 온도에서 충분히 재결합되나, 이미 생성되어 있을지도 모를 전위까지 완벽히 제거하기 위해서는 700℃ 이상의 온도가 필요하며 분위기 가스로는 산화를 방지하기 위해 불활성 가스를 사용한다.
상기 어닐링 과정을 좀더 자세히 살펴보면, 먼저, 이온 주입을 실시한 후 산화로에서 어닐링을 실시하는 경우는 이온 주입이 끝난 기판을 산화로에 반입한 후, N2나 Ar 같은 불활성 가스로 산화로 내부를 세정한다.
여기서, 산화로 내부의 초기 온도는 웨이퍼 내부로의 산소 유입을 막기 위해 400℃이하로 바람직하게는 200 ~ 400℃의 온도로 유지시키며, 산화로 내부의 산소 이온의 농도가 30ppm 이하로 바람직하게는 10 ~ 30ppm로 떨어지면 산화로 내부의 온도를 상승시켜 450~550℃에서 30분 이상 1차 어닐링을 실시하여 침입형 이온과 공공을 재결합시킨다.
다음으로, 다시 온도를 700℃ 이상 상승시킨다. 여기서, 온도 상승률을 분당 10℃ 이하로 조절하여 열 스트레스(Thermal Stress)에 의해 발생 가능한 전위 발생을 방지시킨다.
이어서, 산화로 내부의 온도가 700℃ 이상이 되면 30분 이상 어닐링을 실시한다. 그런다음, 온도 하강시에도 온도 상승시와 마찬가지의 이유로 온도 하강률은 분당 10℃이하로 조절한다.
상기 어닐링 공정은 별도로 실시해도 무방하고 공정 단순화를 위해 후속 산화공정과 연달아서, 즉, 어닐링 후 바로 산화제를 주입하여 산화 공정을 실시할 수 있다.
이상에서와 같이, 본 발명에 따르면, 기판에 열에너지를 가하는 동시에 이온 주입을 하여 침입형 이온과 공공을 재결합시키는 방법과, 이온 주입후 기판에 어닐링을 통하여 침입형 이온과 공공을 재결합시키고, 전위를 방지할 수 있다.
따라서, 격자 구조의 결함으로 증가하는 정션 리키지를 줄일 수 있으며, 수율 저하를 방지할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
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- 청구항 6은(는) 설정등록료 납부시 포기되었습니다.제 3 항에 의하여, 상기 1차 어닐링은, 침입형 이온과 공공을 재결합시키도록 450~550℃의 온도에서 30분 이상 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
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- 청구항 8은(는) 설정등록료 납부시 포기되었습니다.제 3 항에 의하여, 상기 1차 및 2차 어닐링은 10℃/min의 온도 상승률과 10℃/min의 온도하강률로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030089285A KR101107656B1 (ko) | 2003-12-10 | 2003-12-10 | 반도체 소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030089285A KR101107656B1 (ko) | 2003-12-10 | 2003-12-10 | 반도체 소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050056344A KR20050056344A (ko) | 2005-06-16 |
| KR101107656B1 true KR101107656B1 (ko) | 2012-01-20 |
Family
ID=37250960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030089285A KR101107656B1 (ko) | 2003-12-10 | 2003-12-10 | 반도체 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101107656B1 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
2003
- 2003-12-10 KR KR1020030089285A patent/KR101107656B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR20050056344A (ko) | 2005-06-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E90F | Notification of reason for final refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| E801 | Decision on dismissal of amendment | ||
| J201 | Request for trial against refusal decision | ||
| AMND | Amendment | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |