KR101087851B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명에 따른 반도체 소자의 제조 방법은 GaN계 반도체층 형성 공정(S10)과, GaN계 반도체층 상에 Al막을 형성하는 공정(S20)과, 에칭 속도가 Al막을 구성하는 재료보다 작은 재료로 이루어지는 마스크층을 형성하는 공정(S30, S40)과, 마스크층을 마스크로서 이용하여 Al막(3) 및 GaN계 반도체층(2)을 부분적으로 제거함으로써 릿지부를 형성하는 공정(S50)과, Al막의 단부면의 측벽의 위치를 마스크층의 측벽의 위치보다 후퇴시키는 공정(S60)과, 에칭 속도가 Al막을 구성하는 재료보다 작은 재료로 이루어지는 보호막을, 릿지부의 측면 및 마스크층의 상부 표면 상에 형성하는 공정(S70)과, Al막을 제거함으로써, 마스크층 및 이 마스크층의 상부 표면 상에 형성된 보호막의 부분을 제거하는 공정(S80)을 포함한다.

Description

반도체 소자의 제조 방법{METHDO FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 특정적으로는, 질화갈륨계 반도체층을 구비하는 반도체 소자의 제조 방법에 관한 것이다.
종래, 질화갈륨계 반도체층에 릿지 구조를 형성한 반도체 소자가 알려져 있다. 이러한 반도체 소자의 릿지 구조의 형성 방법으로서는, 종래 여러가지 방법이 제안되어 있다.
예컨대, 일본 특허 제3604278호 공보(이하, 특허 문헌 1이라고 칭함)에서는, 실리콘 산화물이나 포토레지스트막 등으로 이루어지는 제1 보호막을 마스크로 하여 질화갈륨계 반도체층에 있어서의 릿지 구조를 건식 에칭에 의해 형성하는 것이 개시되어 있다. 상기 건식 에칭 후, 형성된 릿지부(스트라이프 형상의 도파로)를 덮도록 제1 보호막과 다른 재료로 이루어지는 제2 보호막을 형성하고, 릿지부를 형성하기 위한 마스크로서 이용한 제1 보호막을 플루오르화수소산으로 제거함으로써, 전극과 접촉해야 하는 영역인 릿지부의 상부 표면을 노출시키고 있다. 제2 보호막은 릿지부의 측면을 덮고, 그 구성 재료로서 Ti, V, Zr, Nb, Hf, Ta 등의 산화물, BN, SiC, AlN 등이 시사되어 있다.
또한, 일본 특허 제3723434호 공보(이하, 특허 문헌 2라고 칭함)에서는, 전 술한 제2 보호막의 구성을 다층막으로 하고, 이 다층막에 있어서 릿지부에 접촉하는 층을 질화막으로 하며, 릿지부로부터 가장 먼 측의 층을 산화막으로 하는 것이 개시되어 있다. 또한, 특허 문헌 2에서는, 릿지부의 상부 표면 상에만 전극이 형성된 구조가 개시되어 있다.
또한, 일본 특허 공개 제2004-119772호 공보(이하, 특허 문헌 3이라고 칭함)에서는, 전술한 릿지부 및 릿지부의 측면을 덮는 보호막을 형성하는 방법으로서, 이하와 같은 방법이 개시되어 있다. 우선, 질화갈륨계 반도체층 상에 전술한 제1 보호막으로서 SiO2막 및 ZrO2막의 2층으로 이루어지는 막을 형성하고, 상기 제1 보호막에 산소 분위기 중에서 열처리를 행함으로써 ZrO2막을 불화암모늄에 의해 에칭되지 않도록 한다. 그 후, SiO2막 및 ZrO2막으로 이루어지는 제1 보호막을 반응성 이온 에칭(RIE)에 의해 부분적으로 제거함으로써, 상기 제1 보호막에 릿지부의 패턴을 형성한다. 그리고 제1 보호막을 마스크로 해서 염소 가스를 포함하는 에칭 가스를 이용한 건식 에칭에 의해, 질화갈륨계 반도체층을 부분적으로 제거함으로써, 릿지부를 형성한다. 그 후, 불화암모늄액에 시료를 침지함으로써, 제1 보호막 아래쪽에 위치하는 SiO2막의 측벽부를 에칭에 의해 후퇴시킨다. 여기서, 전술한 열처리에 의해, ZrO2막은 불화암모늄에 의해 에칭되지 않도록 되어 있기 때문에, SiO2막만을 선택적으로 에칭할 수 있다. 그 후, 제2 보호막으로서 ZrO2막을 전자빔 증착법이나 스퍼터 증착법을 이용하여 제1 보호막 및 릿지부 전체를 덮도록 형성한다. 이 때, 제1 보호막을 구성하는 SiO2막의 측벽부는 후퇴한 상태가 되어 있기 때문에, 제2 보호막으로서의 ZrO2막은 상기 SiO2막의 측벽 상에는 퇴적되지 않는다. 그리고 불화암모늄을 이용하여 제1 보호막을 구성하는 SiO2막을 제거함으로써, 상기 SiO2막 상에 위치하는 ZrO2막도 동시에 제거한다. 이와 같이 하여, 릿지부의 측벽 상을 제2 보호막으로서의 ZrO2막이 덮으면서 릿지부의 상부 표면을 노출시켜, 상기 상부 표면 상에 전극을 형성할 수 있도록 하고 있다.
[특허문헌 1] 일본 특허 제3604278호
[특허문헌 2] 일본 특허 제3723434호
[특허문헌 3] 일본 특허 제2004-119772호
전술한 종래의 반도체 소자의 제조 방법에서는 이하와 같은 문제가 있었다. 즉, 특허 문헌 1에 개시된 제조 방법에서는, 제2 보호막을 형성한 상태에서 제1 보호막을 플루오르화수소산으로 제거함으로써, 릿지부의 상부 표면 상에 위치하는 제2 보호막의 부분을 제거한다(리프트 오프법을 이용하여 제2 보호막을 제거함). 그러나, 이 때에 릿지부의 상부 표면으로부터 제2 보호막의 부분이 완전히 제거되지 않아 제2 보호막의 일부가 버어(burr) 등으로서 잔존하는 경우가 있었다. 이 경우, 릿지부의 상부 표면에 전극을 형성하더라도 릿지부의 상부 표면과 전극의 접촉이 불완전해져 반도체 소자의 제조 수율이 저하되는 경우가 있었다. 이 경우, 반도체 소자의 제조 비용을 저감하는 것은 어려웠다.
또한, 특허 문헌 2와 같이 릿지부의 상부 표면 상에만 전극을 형성하는 경우, 상기 전극을 형성하기 위한 에칭의 마스크 패턴을 형성할 때에, 해당 마스크 패턴의 위치를 릿지부의 상부 표면의 위치에 정확히 일치시킬 필요가 있지만, 이러한 위치 조정은 릿지부의 사이즈가 작아질수록 곤란해진다. 그리고 이 마스크 패턴의 위치가 릿지부의 위치로부터 어긋나면, 전극의 위치가 릿지부의 상부 표면의 위치로부터 어긋나게 되어, 역시 반도체 소자의 제조 수율이 저하하게 된다. 이 결과, 반도체 소자의 제조 비용을 저감하는 것이 어려웠다.
또한, 특허 문헌 3에서는, 불화암모니아에 대한 내성을 높이기 위해(불화암모니아에 의해 에칭되지 않도록 하기 위해), 제1 보호막을 구성하는 ZrO2막에 대해 산소 분위기 중에서의 열처리가 필요하고, 이러한 열처리의 필요로 인하여 제조 비용을 저감하는 것이 어려웠다.
본 발명은 상기와 같은 문제를 해결하기 위해 이루어진 것으로, 본 발명의 목적은 제조 비용을 저감하는 것이 가능한 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명에 따른 반도체 소자의 제조 방법에서는 이하의 공정을 실시한다. 우선, 반도체 소자를 구성하는 질화갈륨계 반도체층을 준비하는 공정을 실시한다. 질화갈륨계 반도체층 상에 제1막을 형성하는 공정을 실시한다. 알칼리계 에칭제에 의한 에칭 속도가 제1막을 구성하는 재료보다 작은 재료로 이루어지고, 패턴을 갖는 제2막을 형성하는 공정을 실시한다. 제2막을 마스크로서 이용하여 제1막 및 질화갈륨계 반도체층을 부분적으로 에칭에 의해 제거함으로써, 제2막 아래에 위치하는 영역에서 질화갈륨계 반도체층에 릿지부를 형성하는 공정을 실시한다. 릿지부 상에 위치하는 제1막의 단부를, 알칼리계 에칭제를 이용한 에칭에 의해 제거함으로써, 제1막의 단부면의 위치를 제2막의 단부면의 위치보다 후퇴시키는 공정을 실시한다. 알칼리계 에칭제에 의한 에칭 속도가 제1막을 구성하는 재료보다 작은 재료로 이루어지는 보호막을, 릿지부의 측면 및 제2막의 상부 표면 상에 형성하는 공정을 실시한다. 제1막을 알칼리계 에칭제를 이용한 에칭에 의해 제거함으로써, 제2막 및 이 제2막의 상부 표면 상에 형성된 보호막의 부분을 제거하는 공정을 실시한다. 제1막을 제거함으로써 노출된 릿지부의 표면에 전극을 형성하는 공정을 실시한다.
또한, 본 발명에 따른 반도체 소자의 제조 방법에서는 이하의 공정을 실시한다. 우선, 반도체 소자를 구성하는 질화갈륨계 반도체층을 준비하는 공정을 실시한다. 질화갈륨계 반도체층 상에 제1막을 형성하는 공정을 실시한다. 인산, 질산, 아세트산 및 물로 이루어지는 혼산에 의한 에칭 속도가, 제1막을 구성하는 재료보다 작은 재료로 이루어지고, 패턴을 갖는 제2막을 형성하는 공정을 실시한다. 제2막을 마스크로서 이용하여 제1막 및 상기 질화갈륨계 반도체층을 부분적으로 에칭에 의해 제거함으로써, 제2막 아래에 위치하는 영역에서 질화갈륨계 반도체층에 릿지부를 형성하는 공정을 실시한다. 릿지부 상에 위치하는 제1막의 단부를, 혼산을 이용한 에칭에 의해 제거함으로써, 제1막의 단부면의 위치를 제2막의 단부면의 위치보다 후퇴시키는 공정을 실시한다. 혼산에 의한 에칭 속도가 제1막을 구성하는 재료보다 작은 재료로 이루어지는 보호막을, 릿지부의 측면 및 제2막의 상부 표면 상에 형성하는 공정을 실시한다. 제1막을 혼산을 이용한 에칭에 의해 제거함으로써, 제2막 및 해당 제2막의 상부 표면 상에 형성된 보호막의 부분을 제거하는 공정을 실시한다. 제1막을 제거함으로써 노출된 릿지부의 표면에 전극을 형성하는 공정을 실시한다.
이와 같이 하면, 릿지부를 형성하기 위한 마스크로서 제2막을 이용하고, 릿지부의 상부 표면을 노출시키기 위한 제1막의 제거와 동시에 (그 상부 표면 상에 보호막의 부분이 형성된) 상기 제2막이 제거되기 때문에, 릿지부의 상부 표면 상으로부터 보호막의 부분을 확실하게 제거할 수 있다. 이 때문에, 릿지부의 상부 표면 상으로부터 보호막의 부분을 제거하기 위해, 릿지부의 형성에 이용한 마스크와는 별도로 새로운 레지스트 패턴 등을 형성하는 경우와 비교하여, 릿지부의 상부 표면의 위치와 보호막이 제거되는 부분의 위치가 어긋날 가능성을 저감할 수 있다. 이 때문에, 릿지부의 상부 표면의 위치와 보호막이 제거되는 부분의 위치가 어긋나는 것에 기인하여, 전극의 접속 위치가 설계시와 어긋나는 것에 의한 반도체 소자의 특성 열화나 동작 불량 등의 문제가 발생하는 것을 방지할 수 있다. 이 결과, 반도체 소자의 제조 수율의 저하에 기인하는 제조 비용의 증대를 억제할 수 있다.
또한, 보호막을 형성하기 전에, 미리 제1막의 단부를 제2막의 단부의 위치보다 후퇴시키기 때문에, 보호막을 형성했을 때에 해당 보호막의 일부가 제1막의 단부 표면에 형성될 가능성을 저감할 수 있다. 이 때문에, 제1막을 제거할 때에, 보호막의 일부가 제1막의 단부 표면에 형성되어 있는 것에 기인하여 제1막을 충분히 제거할 수 없다(이 때문에, 제2막 및 해당 제2막의 상부 표면 상에 형성된 보호막의 부분을 충분히 제거할 수 없다)고 하는 문제의 발생 확률을 저감할 수 있다. 이 때문에, 상기와 같은 문제에 기인하는 반도체 소자의 동작 불량 등의 발생 확률을 저감할 수 있다. 이 결과, 반도체 소자의 제조 수율의 저하에 기인하는 제조 비용의 증대를 억제할 수 있다.
또한, 알칼리계 에칭제나 혼산에 의한 에칭 속도가 제1막을 구성하는 재료보다 작은 재료에 의해 제2막을 구성하고 있기 때문에, 제1막을 제2막에 대하여 선택적으로 에칭하기 위해 열처리 등의 추가 처리를 행할 필요가 없다. 이 때문에, 상기와 같은 추가 처리를 행하는 경우에 비해 반도체 소자의 제조 공정 수를 삭감할 수 있다. 이 결과, 반도체 소자의 제조 비용을 저감할 수 있다.
<발명의 효과>
본 발명에 의하면, 반도체 소자의 제조 수율의 저하를 막음으로써 제조 비용을 저감할 수 있다.
도 1은 본 발명에 따른 화합물 반도체 소자의 제조 방법의 실시 형태 1을 나타내는 흐름도.
도 2는 도 1에 나타낸 화합물 반도체 소자의 제조 방법의 각 공정을 설명하기 위한 단면 모식도.
도 3은 도 1에 나타낸 화합물 반도체 소자의 제조 방법의 각 공정을 설명하기 위한 단면 모식도.
도 4는 도 1에 나타낸 화합물 반도체 소자의 제조 방법의 각 공정을 설명하기 위한 단면 모식도.
도 5는 도 1에 나타낸 화합물 반도체 소자의 제조 방법의 각 공정을 설명하기 위한 단면 모식도.
도 6은 도 1에 나타낸 화합물 반도체 소자의 제조 방법의 각 공정을 설명하기 위한 단면 모식도.
도 7은 도 1에 나타낸 화합물 반도체 소자의 제조 방법의 각 공정을 설명하기 위한 단면 모식도.
도 8은 도 1에 나타낸 화합물 반도체 소자의 제조 방법의 각 공정을 설명하기 위한 단면 모식도.
도 9는 도 1에 나타낸 화합물 반도체 소자의 제조 방법의 각 공정을 설명하기 위한 단면 모식도.
도 10은 도 1에 나타낸 화합물 반도체 소자의 제조 방법의 각 공정을 설명하기 위한 단면 모식도.
도 11은 도 1에 나타낸 화합물 반도체 소자의 제조 방법의 각 공정을 설명하기 위한 단면 모식도.
도 12는 본 발명에 의한 화합물 반도체 소자의 제조 방법의 실시 형태 2를 설명하기 위한 단면 모식도.
도 13은 본 발명에 의한 화합물 반도체 소자의 제조 방법의 실시 형태 4의 각 공정을 설명하기 위한 단면 모식도.
도 14는 본 발명에 의한 화합물 반도체 소자의 제조 방법의 실시 형태 4의 각 공정을 설명하기 위한 단면 모식도.
도 15는 본 발명에 의한 화합물 반도체 소자의 제조 방법의 실시 형태 4의 각 공정을 설명하기 위한 단면 모식도.
도 16은 본 발명에 의한 화합물 반도체 소자의 제조 방법의 실시 형태 4의 각 공정을 설명하기 위한 단면 모식도.
도 17은 본 발명에 의한 화합물 반도체 소자의 제조 방법의 실시 형태 4의 각 공정을 설명하기 위한 단면 모식도.
도 18은 본 발명에 의한 화합물 반도체 소자의 제조 방법의 실시 형태 4의 각 공정을 설명하기 위한 단면 모식도.
도 19는 본 발명에 의한 화합물 반도체 소자의 제조 방법의 실시 형태 4의 각 공정을 설명하기 위한 단면 모식도.
이하, 도면에 기초하여 본 발명의 실시 형태를 설명한다. 또, 이하의 도면에 있어서 동일하거나 상당하는 부분에는 동일한 참조 번호를 붙여 그 설명은 반복하지 않는다.
(실시 형태 1)
도 1은 본 발명에 따른 화합물 반도체 소자의 제조 방법의 실시 형태 1을 나타내는 흐름도이다. 도 2∼도 11은 도 1에 나타낸 화합물 반도체 소자의 제조 방법의 각 공정을 설명하기 위한 단면 모식도이다. 도 1∼도 11을 참조하여 본 발명에 의한 화합물 반도체 소자의 제조 방법을 설명한다.
도 1에 나타낸 바와 같이 본 발명에 의한 화합물 반도체 소자의 제조 방법에서는, 우선 GaN계 반도체층 형성 공정(S10)을 실시한다. 이 공정(S10)에서는, 도 2에 나타낸 바와 같이 기판(1)의 주표면 상에 에피택셜 성장법 등을 이용하여 GaN계 반도체층(2)을 형성한다. 여기서, 기판(1)으로서는 예컨대 GaN으로 이루어지는 기판이나 그 외 사파이어로 이루어지는 기판 등과 같이 그 주표면 상에 GaN계의 반도체층을 형성하는 것이 가능한 기판을 이용할 수 있다. 또한, GaN계 반도체층(2)의 구성으로서는, 형성되는 화합물 반도체 소자의 요구 특성에 따라 복수의 GaN계 반도체층이 적층된 구조를 채용할 수 있다. 예컨대, 반도체 소자로서 반도체 레이저 소자를 형성하는 경우, GaN계 반도체층(2)의 구성으로서는, 기판(1)으로서 GaN 기판을 이용한 경우에는, 기판(1) 상에 n형 클래드층 및 p형 클래드층이 형성되어 있고, 활성층이 n형 클래드층과 p형 클래드층 사이에 끼워져 있는 구성을 이용할 수 있다. 또한, 여기서 GaN(질화갈륨)계 반도체층(2)으로서는, 조성에 갈륨(Ga) 및 질소(N)를 포함하는 반도체층이면, 임의의 조성의 반도체층을 이용할 수 있다.
다음에 제1막 형성 공정(S20)을 실시한다. 이 공정(S20)에서는, 제1막으로서의 알루미늄막[Al막(3)]을 GaN계 반도체층(2) 상에 형성한다. 이 Al막(3)은, 예컨대 증착법이나 스퍼터 증착법 등 임의의 방법에 의해 형성할 수 있다. 이 제1막으로서의 Al막(3)의 두께는, 예컨대 0.05 ㎛ 이상 1 ㎛ 이하로 할 수 있다. 또, Al막(3)의 두께의 하한을 0.05 ㎛으로 한 것은, Al막(3)의 두께가 0.05 ㎛ 이상이면 후술하는 리프트 오프 공정(S80)에서의 마스크층(14) 등의 리프트 오프를 문제없이 행할 수 있기 때문이다.
다음에, 도 1에 나타낸 바와 같이 제2막 형성 공정(S30)을 실시한다. 이 공정(S30)에서는, 전술한 Al막(3) 상에 제2막으로서의 실리콘 산화막[SiO2막(4)]을 형성한다. 이 결과, 도 3에 나타낸 바와 같은 구조를 얻는다. 이 SiO2막(4)은, 예컨대 CVD(Chemical Vapor Deposition)법, EB(Electron Beam) 증착법, 스퍼터법 등의 임의의 방법을 이용하여 형성할 수 있다. 이 SiO2막(4)의 두께는, 예컨대 0.1 ㎛ 이상 1 ㎛ 이하로 할 수 있다. 여기서, SiO2막(4)의 두께의 하한을 O.1 ㎛으로 한 것은, 볼록부 형성 공정(S50)에서의 에칭 공정시에 SiO2막(4)이 에칭 종료시까지 잔존하기 위한 최저 두께가 O.1 ㎛이었기 때문이다. 또한, SiO2막(4)의 두께의 상한을 1 ㎛으로 한 것은, 패터닝 공정(S40)에서 레지스트막(5)이 소실되기 전에 SiO2막(4)의 패터닝을 종료시키는 것이 가능한 두께의 상한이 1 ㎛이기 때문이다.
다음에, 도 1에 나타낸 바와 같이 패터닝 공정(S40)을 실시한다. 이 공정(S40)에서는, 우선 SiO2막(4)의 표면 상에 레지스트막을 형성한다. 그 후, 포토리소그라피법을 이용하여 소정의 패턴을 해당 레지스트막에 전사한다. 그리고 현상 처리를 행함으로써, 도 4에 나타낸 바와 같이 SiO2막(4) 상에 소정의 패턴을 갖는 레지스트막(5)을 형성한다. 이 레지스트막(5)의 평면 형상은 후술하는 릿지부의 상부 표면의 평면 형상에 대응한다.
다음에, 도 1에 나타낸 바와 같이 볼록부 형성 공정(S50)을 실시한다. 이 공정(S50)에서는, 전술한 레지스트막(5)을 마스크로서 이용하여 SiO2막(4)을 부분적으로 에칭에 의해 제거함으로써, 도 5에 나타낸 바와 같은 구조를 얻는다. 즉, 상기 에칭에 의해, 레지스트막(5) 아래에는 SiO2막(4)(도 4 참조)으로 구성되는 마스크층(14)이 형성된다. 마스크층(14)의 평면 형상은 레지스트막(5)의 평면 형상과 동일해져 있다. 여기서, SiO2막(4)에 대한 에칭에 있어서는, 불소계의 에칭 가스를 이용한 반응성 이온 에칭(RIE)을 이용한다.
그 후, 습식 에칭 등을 이용하여 레지스트막(5)을 제거한다. 이 결과, 도 6에 나타낸 바와 같은 구조를 얻는다. 그리고 SiO2로 이루어지는 마스크층(14)을 마스크로서 이용하여 Al막(3) 및 GaN계 반도체층(2)을 에칭에 의해 부분적으로 제거한다. 이 에칭 공정에서는, 염소계 에칭 가스를 이용한 RIE에 의해 Al막(3) 및 GaN계 반도체층(2)을 부분적으로 제거한다. 이 결과, 마스크층(14) 아래에 Al막(13) 및 GaN계 반도체층의 일부인 볼록부로서의 릿지부(12)가 형성된다. 이 결과, 도 7에 나타낸 바와 같은 구조를 얻을 수 있다. 또, 볼록부로서의 릿지부(12)의 높이[릿지부(12)에 인접하는 GaN계 반도체층(2)의 평탄한 상부 표면에서 릿지부(12)의 상부 표면까지의 높이]는 전술한 에칭의 처리 시간 등의 프로세스 조건을 조절함으로써 임의로 결정할 수 있다.
다음에, 도 1에 나타낸 바와 같이, 제1막의 측벽을 후퇴시키는 공정(S60)을 실시한다. 이 공정(S60)에서는, 제1막으로서의 Al막(13)에 대한 에칭 속도가 제2막 으로서의 SiO2막으로 이루어지는 마스크층(14)에 대한 에칭 속도보다 큰 조건이 되는 임의의 에칭 방법을 이용할 수 있다. 예컨대, 알칼리 수용액(예컨대 후루우치 카가쿠 가부시키가이샤 제조 세미코클린 23)에 도 7에 나타낸 구조를 갖는 기판을 침지함으로써, Al막(13)의 측벽을 부분적으로 제거할 수 있다. 이와 같이 하여, Al막(13)의 측벽(23)의 위치를 마스크층(14)의 측벽(24)의 위치보다 내측으로 후퇴시킨다. 이 결과, 도 8에 나타낸 바와 같은 구조를 얻는다. 또, 마스크층(14)의 측벽(24)에 대하여 Al막(13)의 측벽(23)이 후퇴된 후퇴량[마스크층(14)의 측벽(24)과 Al막(13)의 측벽(23) 사이의 거리]은, 바람직하게는 0.05 ㎛ 이상 1 ㎛ 이하, 보다 바람직하게는 0.1 ㎛ 이상 0.5 ㎛ 이하로 할 수 있다.
다음에, 도 1에 나타내는 제3막 형성 공정(S70)을 실시한다. 이 공정(S70)에서는, 제3막으로서의 SiO2막(6)을 릿지부(12)의 측벽 상, 릿지부(12) 이외의 GaN계 반도체층(2)의 상부 표면 상 및 마스크층(14)의 상부 표면 상에 형성한다. 이 결과, 도 9에 나타낸 바와 같은 구조를 얻는다. 여기서, 보호막으로서의 SiO2막(6)의 두께는, 예컨대 0.05 ㎛ 이상 0.5 ㎛ 이하로 할 수 있다.
이 때, SiO2막(6)의 형성 방법으로서는, 전술한 EB 증착법이나 스퍼터 증착법 등 임의의 방법을 이용할 수 있다. 또한, Al막(13)의 측벽(23)의 위치가 마스크층(14)의 측벽(24)의 위치보다 후퇴하고 있기 때문에, Al막(13)의 측벽(23) 상에는 SiO2막(6)은 형성되어 있지 않다.
다음에, 도 1에 나타낸 바와 같이 리프트 오프 공정(S80)을 실시한다. 이 공정(S80)에서는, 도 9에 나타낸 바와 같은 구조의 시료를 알칼리 수용액(예컨대 후루우치 카가쿠 가부시키가이샤 제조 세미코클린 23)에 침지한다. 이 결과, 알칼리 수용액은 Al막(13)을 선택적으로 에칭하기 때문에, Al막(13)이 제거된다. 이 Al막(13)의 제거에 따라, Al막(13) 상에 위치하고 있던 SiO2막으로 이루어지는 마스크층(14) 및 해당 마스크층(14) 상에 형성되어 있던 SiO2막(6)도 동시에 제거된다. 이 결과, 도 10에 나타낸 바와 같은 구조를 얻는다. 도 10에서도 알 수 있는 바와 같이, 릿지부(12)의 측벽 상에 전술한 SiO2막(6)이 형성된 상태는 유지되어 있다. 또한, 전술한 공정에서도 알 수 있는 바와 같이, 릿지부(12)를 형성하기 위한 마스크 및 SiO2막(6) 중 릿지부(12) 상에 위치하는 부분을 제거하는 리프트 오프를 위한 마스크로서 Al막(13)을 겸용하고 있다. 이 때문에, 릿지부(12)의 상부 표면의 위치와 SiO2막(6)이 리프트 오프법을 이용하여 제거되는 영역은 거의 정확히 겹쳐져, 그 위치 관계에 어긋남이 발생하는 일은 없다. 이 때문에, 릿지부의 구조가 정확한 반도체 소자를 얻을 수 있다.
다음에, 도 1에 나타낸 바와 같이 전극 형성 공정(S90)을 실시한다. 구체적으로는, 도 11에 나타낸 바와 같이 릿지부(12)의 상부 표면과 접촉하는 위치에 한 쪽의 전극(7)을 형성하고, 기판(1)의 이면측[GaN계 반도체층(2)이 형성되어 있는 주표면과는 반대측의 이면]에 다른 쪽의 전극(8)을 형성하고 있다. 전극(7, 8)의 제조 방법은 리프트 오프라고 하는 종래 주지의 임의의 방법을 이용할 수 있다. 예컨대, 전극(7)이 형성되어야 하는 릿지부를 덮는 영역에 개구 패턴을 갖는 레지스트막을 형성하고, 해당 레지스트막 상에 전극(7)이 되어야 하는 도전체막을 형성한다. 그리고 레지스트막을 습식 에칭에 의해 제거함으로써, 전극을 형성한다. 또한, 전극(8)의 제조 방법도, 마찬가지로 마스크층의 형성, 해당 마스크 상으로의 도전체막의 형성, 습식 에칭에 의한 리프트 오프라고 하는 공정을 이용할 수 있다.
도 11로부터 알 수 있는 바와 같이, 전극(7)은, 릿지부(12)의 상부 표면의 폭[릿지부(12)의 측벽 사이의 거리]보다 그 폭이 커지도록 형성되어 있다. 즉, 전극(7)은 릿지부(12)의 상부 표면 상으로부터 SiO2막(6) 상으로 연장하여 존재하도록 되어 있다. 이와 같이 하면, 릿지부(12)의 상부 표면의 폭이 극히 좁아질 경우에는, 전극(7)의 형성 위치가 어느 정도 변동된 때라도, 전극(7)을 릿지부(12)의 상부 표면과 확실하게 접속할 수 있다.
상기와 같은 공정 후, 다이싱 소우 등을 이용하여 기판(1)을 개개의 칩으로 분할함으로써 본 발명에 의한 반도체 소자를 얻을 수 있다.
또, 전술한 마스크층(14)의 재질로서, SiO2 대신에 일산화규소(SiO), 질화규소(SiN), 산화지르코늄(ZrO2), 산화탄탈(Ta2O3), 산화란탄(La2O5), 산화세륨(CeO3) 및 산화하프늄(HfO2) 중 어느 하나 혹은 이들 중 2개 이상의 재료를 이용하더라도 좋다. 또한, SiO2막(6) 대신에 일산화규소막(SiO막), 질화규소막(SiN막), 산화지르코 늄막(ZrO2막), 산화탄탈막(Ta2O3막), 산화란탄막(La2O5막), 산화세륨막(CeO3막) 및 산화하프늄막(HfO2막) 중 어느 하나 혹은 이들의 복합막을 이용하더라도 좋다.
(실시 형태 2)
도 12는 본 발명에 의한 화합물 반도체 소자의 제조 방법의 실시 형태 2를 설명하기 위한 단면 모식도이다. 도 12를 참조하여 본 발명에 의한 화합물 반도체 소자의 제조 방법의 실시 형태 2를 설명한다.
본 발명에 의한 화합물 반도체 소자의 제조 방법의 실시 형태 2는, 기본적으로는 도 1∼도 11을 참조하여 설명한 화합물 반도체 소자의 제조 방법과 동일한 공정을 구비하지만, 릿지부(12)를 형성할 때의 마스크로서 이용하는 층이 다르다. 구체적으로, 본 발명에 의한 화합물 반도체 소자의 제조 방법의 실시 형태 2에서는, 우선 도 1에 나타낸 제조 방법 중 공정(S10)∼공정(S40)까지를 동일하게 실시한다. 이 결과, 도 4에 나타낸 바와 같은 구조를 얻는다. 그리고 전술한 실시 형태 1의 경우와 마찬가지로, 레지스트막(5)을 마스크로서 이용하여 불소계의 에칭 가스를 이용한 RIE에 의해 SiO2막(4)을 부분적으로 제거함으로써, 도 5에 나타낸 바와 같은 구조를 얻는다.
다음에, 실시 형태 2에 있어서의 화합물 반도체 소자의 제조 방법에서는, 실시 형태 1의 경우와는 달리 레지스트막(5)을 제거하지 않고 그대로 Al막(3) 및 GaN계 반도체층(2)의 에칭을 행한다. 구체적으로는, 레지스트막(5) 및 마스크층(14)을 마스크로서 이용하여 염소계 에칭 가스에 의한 RIE에 의해 Al막(3) 및 GaN계 반도 체층(2)을 부분적으로 제거한다. 이 결과, 도 12에 나타낸 바와 같은 구조를 얻는다.
이와 같이 하여 릿지부(12)를 형성한 후, 습식 에칭 등을 이용하여 레지스트막(5)을 제거한다. 그 후 전술한 실시 형태 1에서의 공정(S60)∼공정(S90)을 실시함으로써, 도 11에 나타낸 바와 같은 화합물 반도체 소자를 얻을 수 있다.
(실시 형태 3)
본 발명에 의한 화합물 반도체 소자의 제조 방법의 실시 형태 3은, 기본적으로는 도 1∼도 11에 나타낸 본 발명에 의한 화합물 반도체 소자의 제조 방법의 실시 형태 1과 동일한 구성을 구비하지만, 제1막의 측벽을 후퇴시키는 공정(S60) 및 리프트 오프 공정(S80)에서 이용하는 에칭제가 알칼리 수용액이 아닌 인산, 질산, 아세트산 및 물로 이루어지는 혼산인 점이 다르다. 혼산으로서, 예컨대 인산을 80 질량%, 질산을 5 질량%, 아세트산을 10 질량%, 잔부를 물로 한 조성의 혼산을 이용할 수 있다. 이와 같이 하여도 본 발명의 실시 형태 1과 동일한 효과를 얻을 수 있다.
또, 상기한 바와 같이 혼산을 이용하는 경우에 있어서, 전술한 마스크층(14)의 재질로서, SiO2 대신에 일산화규소(SiO), 질화규소(SiN), 산화지르코늄(ZrO2), 산화탄탈(Ta2O3), 산화란탄(La2O5), 산화세륨(CeO3) 및 산화하프늄(HfO2) 중 어느 하나 혹은 이들 중 2개 이상의 재료를 이용하더라도 좋다. 또한, SiO2막(6) 대신에 SiO막, SiN막, ZrO2막, Ta2O3막, La2O5막, CeO3막 및 HfO2막 중 어느 하나 혹은 이들 의 복합막을 이용하더라도 좋다.
또한, 상기한 바와 같이 혼산을 이용하는 경우에 있어서, 도 12에 나타낸 바와 같이, 레지스트막(5)을 제거하지 않은 상태에서 Al막(3) 및 GaN계 반도체층(2)의 에칭을 행하더라도 좋다.
(실시 형태 4)
도 13~도 19는 본 발명에 의한 화합물 반도체 소자의 제조 방법의 실시 형태 4를 설명하기 위한 단면 모식도이다. 도 13∼도 19를 참조하여 본 발명에 의한 화합물 반도체 소자의 제조 방법의 실시 형태 4를 설명한다.
본 발명에 의한 화합물 반도체 소자의 제조 방법의 실시 형태 4는, 기본적으로는 도 1∼도 11을 참조하여 설명한 화합물 반도체 소자의 제조 방법과 동일한 공정을 구비하지만, 제1막으로서의 Al막(3)을 형성한 후, 제2막으로서의 SiO2막(4)을 형성하기 전에, Al막(3) 상에 피복막으로서의 금으로 이루어지는 막[Au막(9)(도 13 참조)]을 형성하고 있는 점이 다르다. 이하, 구체적으로 설명한다.
우선, 본 발명에 의한 화합물 반도체 소자의 제조 방법의 실시 형태 1과 마찬가지로, GaN계 반도체층 형성 공정(S10)(도 1 참조)을 실시한다. 이 공정(S10)에서는, 도 13에 나타낸 바와 같이 기판(1)의 주표면 상에 에피택셜 성장법 등을 이용하여 GaN계 반도체층(2)을 형성한다.
다음에, 도 1에 나타낸 바와 같이 제1막 형성 공정(S20)을 실시한다. 이 공정(S20)에서는, 제1막으로서의 Al막(3)(도 13 참조)을 GaN계 반도체층(2) 상에 형 성한다. Al막(3)의 형성 방법으로서는, EB 증착법이나 스퍼터법 등 임의의 방법을 이용할 수 있다. 또한, 이 때 Al막(3)의 두께는 예컨대 0.3 ㎛으로 할 수 있다.
다음에, 피복막 형성 공정을 실시한다. 이 피복막 형성 공정에서는, Al막(3) 상에 피복막으로서의 Au막(9)(도 13 참조)을 형성한다. 이 Au막(9)도 임의의 방법에 의해 형성할 수 있다. 또한, Au막(9)의 두께는 예컨대 0.005 ㎛ 이상 0.05 ㎛ 이하(예컨대 0.01 ㎛ 정도)로 할 수 있다.
다음에, 도 1에 나타낸 제2막 형성 공정(S30)을 실시한다. 이 공정(S30)에서는, 전술한 Au막(9) 상에 제2막으로서의 SiO2막(4)을 형성한다. 이 결과, 도 13에 나타낸 바와 같은 구조를 얻는다.
다음에, 도 1에 나타낸 제조 방법과 마찬가지로 패터닝 공정(S40)을 실시한다. 이 결과, 도 14에 나타낸 바와 같이 SiO2막(4) 상에 소정의 패턴을 갖는 레지스트막(5)이 형성된다. 이 레지스트막(5)의 평면 형상은 후술하는 릿지부의 상부 표면의 평면 형상에 대응한다.
다음에, 도 1에 나타내는 제조 방법과 마찬가지로 볼록부 형성 공정(S50)을 실시한다. 이 공정(S50)에서는, 전술한 레지스트막(5)을 마스크로서 이용하여 SiO2막(4)을 부분적으로 에칭에 의해 제거함으로써, 도 15에 나타낸 바와 같은 구조를 얻는다. 즉, 상기 에칭에 의해, 레지스트막(5) 아래에는 SiO2막(4)(도 14 참조)으로 구성되는 마스크층(14)이 형성된다. 마스크층(14)의 평면 형상은 레지스트막(5)의 평면 형상과 동일하게 되어 있다. 여기서, SiO2막(4)에 대한 에칭에 있어서는, 불소계의 에칭 가스를 이용한 반응성 이온 에칭(RIE)을 이용한다.
그 후, 습식 에칭 등을 이용하여 레지스트막(5)을 제거한다. 이 결과, 도 16에 나타낸 바와 같은 구조를 얻는다. 그리고 마스크층(14)을 마스크로서 이용하여 Au막(9), Al막(3) 및 GaN계 반도체층(2)을 에칭에 의해 부분적으로 제거한다. 이 에칭 공정에서는, 염소계 에칭 가스를 이용한 RIE에 의해 Au막(9), Al막(3) 및 GaN계 반도체층(2)을 부분적으로 제거한다. 이 결과, 도 17에 나타낸 바와 같이 마스크층(14) 아래에 Au막(19), Al막(13) 및 GaN계 반도체층의 일부인 볼록부로서의 릿지부(12)가 형성된다.
또, 전술한 공정(S50)에서는 마스크층(14)을 형성하고, Au막(9)의 에칭을 Al막(3) 및 GaN계 반도체층(2)의 에칭에 연속하여 행하고 있지만, Au막(9)의 에칭 타이밍은 다른 타이밍이더라도 좋다. 예컨대, 도 15에서 설명한 마스크층(14)을 형성하는 에칭 공정에 있어서, 연속하여 레지스트막(5)을 마스크로서 이용하여 Au막을 부분적으로 에칭에 의해 제거함으로써, 레지스트막(5)의 패턴과 동일한 패턴을 갖는 Au막(19)을 형성하더라도 좋다. 이 경우, 상기 도 17에서 설명한 Al막(3) 및 GaN계 반도체층(2)의 부분적인 에칭 공정에서는, Au막(9)의 에칭은 행해지지 않는다.
다음에, 도 1에 나타내는 제조 방법과 마찬가지로, 제1막의 측벽을 후퇴시키는 공정(S60)을 실시한다. 이 공정(S60)에서는, 제1막으로서의 Al막(13)에 대한 에 칭 속도가 제2막으로서의 SiO2막으로 이루어지는 마스크층(14)[ 및 바람직하게는 Au막(19)]에 대한 에칭 속도보다 큰 조건이 되는 임의의 에칭 방법을 이용할 수 있다. 예컨대, 알칼리 수용액(예컨대 후루우치 카가쿠 가부시키가이샤 제조 세미코클린 23)에 도 17에 나타낸 구조를 갖는 기판을 침지함으로써, Al막(13)의 측벽을 부분적으로 제거할 수 있다. 이와 같이 하여, Al막(13)의 측벽(23)의 위치를 마스크층(14)의 측벽(24) 및 Au막(19)의 측벽(29)의 위치보다 내측으로 후퇴시킨다. 이 결과, 도 18에 나타낸 바와 같은 구조를 얻는다.
다음에, 도 1에 나타내는 제조 방법과 마찬가지로, 제3막 형성 공정(S70)을 실시한다. 이 공정(S7O)에서는, 도 19에 나타낸 바와 같이, 제3막으로서의 SiO2막(6)을 릿지부(12)의 측벽 상, 릿지부(12) 이외의 GaN계 반도체층(2)의 상부 표면 상 및 마스크층(14)의 상부 표면 상에 형성한다.
이 때, SiO2막(6)의 형성 방법으로서는, 전술한 EB 증착법이나 스퍼터 증착법 등 임의의 방법을 이용할 수 있다. 또한, Al막(13)의 측벽(23)의 위치가 마스크층(14)의 측벽(24)의 위치보다 후퇴하고 있기 때문에, Al막(13)의 측벽(23) 상에는 SiO2막(6)이 형성되어 있지 않다.
다음에, 도 1에 나타내는 제조 방법과 마찬가지로, 리프트 오프 공정(S80)을 실시한다. 이 공정(S80)에서는, 도 19에 나타낸 바와 같은 구조의 시료를 알칼리 수용액(예컨대 후루우치 카가쿠 가부시키가이샤 제조 세미코클린 23)에 침지한다. 이 결과, 알칼리 수용액은 Al막(13)을 선택적으로 에칭하기 때문에, Al막(13)이 제 거된다. 이 Al막(13)의 제거에 따라, Al막(13) 상에 위치하고 있던 마스크층(14), Au막(19) 및 해당 마스크층(14) 상에 형성되어 있던 SiO2막(6)도 동시에 제거된다. 이 결과, 도 10에 나타낸 바와 같은 구조를 얻는다. 이후, 전술한 실시 형태 1에서의 공정(S90)(도 1 참조)을 실시함으로써, 도 11에 나타낸 바와 같은 화합물 반도체 소자를 얻을 수 있다.
또, 전술한 제1막의 측벽을 후퇴시키는 공정(S60) 및 리프트 오프 공정(S80)에서 이용하는 에칭제로서 알칼리 수용액이 아니라 전술한 본 발명의 실시 형태 3에서 나타낸 인산, 질산, 아세트산 및 물로 이루어지는 혼산을 이용하더라도 좋다.
그런데, 전술한 실시 형태 4에서는, Al막(3) 상에 피복막으로서 Au막(9)을 형성하고 있지만, 금 대신에 티탄을 이용하여 Ti막(9)을 형성하더라도 좋다. 즉, 제1막으로서의 Al막(3)과, 제2막으로서의 SiO2막(4) 사이에 피복막으로서 Au막(9)이 아니라 Ti막(9)을 형성한다. 피복막으로서 Ti막(9)을 이용함으로써, 제1막으로서의 Al막(3)과 피복막, 및 제2막으로서의 SiO2막(4)과 피복막의 밀착성이, Au막(9)을 이용한 경우보다 더 양호해진다. 즉, 전술한 제1막으로서의 Al막(3)과 피복막과, 제2막으로서의 SiO2막(4)을 마스크로 한 건식 에칭시에 마스크의 단부가 거칠어짐으로써, 형성되는 릿지부(12)의 단부면이 거칠어질 가능성을 작게 할 수 있다. 또한, 염소계 에칭 가스를 이용한 RIE에 의해 Ti막(9), Al막(3) 및 GaN계 반도체층(2)을 부분적으로 제거하는 공정을 행하지만, 이 때에 Ti막(9)의 미세한 잔해가 에칭된 릿지부의 표면 상에 잔류할 가능성은 작다. 이 때문에, 릿지부(12)에 부착된 미세 한 Ti막(9)이 미세한 마스크가 되어 에칭시에 영향을 끼칠 가능성이 작아, 반도체 소자의 수율 저하를 억제할 수 있다. 또, 피복막으로서 티탄을 이용한 경우에서는, 리프트 오프 공정을 행한 후에, 피복막이 Ti막(19)으로 되는 것은 물론이다.
또한, 피복막으로서 Au막(9) 대신에 Ti막(9)을 이용한 경우에도, 그 성막 방법이나 성막하는 두께, 그 때의 제1막으로서의 Al막(3)이나 제2막으로서의 SiO2막(4) 등의 두께 등과 같은 다른 모든 조건은, 전술한 Au막(9)을 피복막으로서 이용한 경우와 동일하게 하면 좋다.
또한, 전술한 실시 형태 1∼4에 있어서, 제2막 형성 공정(S30) 및 패터닝 공정(S40)에서 리프트 오프법을 이용하더라도 좋다. 구체적으로는, 제1막으로서의 Al막(3) 상에, 릿지부(12)가 형성되어야 하는 영역에 개구 패턴을 갖는 레지스트막을 형성하고, 해당 레지스트막 상에 제2막으로서의 SiO2막(4)을 형성한다. 이 때, 개구 패턴의 내부에서는 Al막(3)에 접촉된 상태로 SiO2막(4)의 일부[마스크층(14)이 되어야 하는 부분]가 형성된다. 그리고 레지스트막을 습식 에칭에 의해 제거함으로써, 상기 마스크층(14)으로 되는 부분을 남겨두고 SiO2막(4)의 다른 부분이 레지스트막과 함께 제거된다. 이와 같이 하여, 도 6에 나타낸 바와 같은 구조를 형성하더라도 좋다.
이하, 전술한 실시 형태와 일부 중복하는 부분도 있지만 본 발명의 특징적인 구성을 열거한다.
본 발명에 따른 반도체 소자의 제조 방법에서는 이하의 공정을 실시한다. 우 선, 반도체 소자를 구성하는 질화갈륨계 반도체층[GaN계 반도체층(2)]을 준비하는 공정[GaN계 반도체층 형성 공정(S10)]을 실시한다. GaN계 반도체층(2) 상에 제1막[Al막(3)]을 형성하는 공정[제1막 형성 공정(S20)]을 실시한다. 알칼리계 에칭제에 의한 에칭 속도가 Al막(3)을 구성하는 재료보다 작은 재료로 이루어지고, 패턴을 갖는 제2막[마스크층(14)]을 형성하는 공정[제2막 형성 공정(S30) 및 패터닝 공정(S40)]을 실시한다. 제2막[마스크층(14)]을 마스크로서 이용하여 Al막(3) 및 GaN계 반도체층(2)을 부분적으로 에칭에 의해 제거함으로써, 제2막[마스크층(14)] 아래에 위치하는 영역에서 GaN계 반도체층(2)에 릿지부(12)를 형성하는 공정[볼록부 형성 공정(S50)]을 실시한다.
릿지부(12) 상에 위치하는 Al막(13)(도 7 참조)의 단부를, 알칼리계 에칭제를 이용한 에칭에 의해 제거함으로써, Al막(13)의 단부면의 위치[측벽(23)의 위치]를 마스크층(14)의 단부면의 위치[측벽(24)의 위치]보다 후퇴시키는 공정[제1막의 측벽을 후퇴시키는 공정(S60)]을 실시한다. 알칼리계 에칭제에 의한 에칭 속도가 Al막(3, 13)을 구성하는 재료보다 작은 재료로 이루어지는 보호막[SiO2막(6)]을, 릿지부(12)의 측면 및 마스크층(14)의 상부 표면 상에 형성하는 공정[제3막 형성 공정(S70)]을 실시한다. Al막(13)을 알칼리계 에칭제를 이용한 에칭에 의해 제거함으로써, 마스크층(14) 및 해당 마스크층(14)의 상부 표면 상에 형성된 SiO2막(6)의 부분을 제거하는 공정[리프트 오프 공정(S8O)]을 실시한다. Al막(13)을 제거함으로써 노출된 릿지부(12)의 표면에 전극(7)을 형성하는 공정[전극 형성 공정(S90)]을 실 시한다.
이와 같이 하면, 릿지부(12)를 형성하기 위한 마스크로서 마스크층(14)을 이용하고, 릿지부(12)의 상부 표면을 노출시키기 위한 Al막(13)의 제거와 동시에 [그 상부 표면 상에 보호막으로서의 SiO2막(6)의 부분이 형성된]해당 마스크층(14)이 제거되기 때문에, 릿지부(12)의 상부 표면 상으로부터 SiO2막(6)의 부분을 확실하게 제거할 수 있다. 이 때문에, 릿지부(12)의 상부 표면 상으로부터 SiO2막(6)의 부분을 제거하기 위해, 릿지부(12)의 형성에 이용한 마스크층(14)과는 별도로 새로운 레지스트 패턴 등을 형성하는 경우와 비교해서, 릿지부(12)의 상부 표면의 위치와 SiO2막(6)이 제거되는 부분의 위치가 어긋날 가능성을 저감할 수 있다. 이 때문에, 릿지부(12)의 상부 표면의 위치와 SiO2막(6)이 제거되는 부분의 위치가 어긋남에 따라, 전극(7)과 릿지부(12)의 상부 표면의 접속 불량에 의한 반도체 소자의 특성 열화나 동작 불량 등의 문제가 발생하는 것을 방지할 수 있다. 이 결과, 반도체 소자의 제조 수율의 저하에 기인하는 제조 비용의 증대를 억제할 수 있다.
또한, 보호막으로서의 SiO2막(6)을 형성하기 전에, 미리 Al막(13)의 측벽(23)을 마스크층(14)의 측벽(24)의 위치보다 후퇴시키기 때문에, SiO2막(6)을 형성했을 때에 해당 SiO2막(6)의 일부가 Al막(13)의 측벽(23) 상에 형성될 가능성을 저감할 수 있다. 이 때문에, Al막(13)을 제거할 때에, SiO2막(6)의 일부가 Al막(13) 의 측벽(23) 상에 형성되어 있음으로 인하여 Al막(13)을 충분히 제거할 수 없다[이 때문에, 마스크층(14) 및 해당 마스크층(14)의 상부 표면 상에 형성된 SiO2막(6)의 부분을 충분히 제거할 수 없다]고 하는 문제의 발생 확률을 저감할 수 있다. 이 때문에, 상기와 같은 문제에 기인하는 반도체 소자의 동작 불량 등의 발생 확률을 저감할 수 있다. 이 결과, 반도체 소자의 제조 수율의 저하에 기인하는 제조 비용의 증대를 억제할 수 있다.
또한, 알칼리계 에칭제에 의한 에칭 속도가 Al막(13)을 구성하는 재료(Al)보다 작은 재료(SiO2)로 마스크층(14)을 구성하고 있기 때문에, Al막(13)을 마스크층(14)에 대하여 선택적으로 에칭하기 위해 열처리 등의 추가의 처리를 행할 필요가 없다. 이 때문에, 상기와 같은 추가의 처리를 행하는 경우에 비해 반도체 소자의 제조 공정 수를 삭감할 수 있다. 이 결과, 반도체 소자의 제조 비용을 저감할 수 있다.
본 발명에 따른 반도체 소자의 제조 방법에서는 이하의 공정을 실시한다. 우선, 반도체 소자를 구성하는 질화갈륨계 반도체층[GaN계 반도체층(2)]을 준비하는 공정[GaN계 반도체층 형성 공정(S10)]을 실시한다. GaN계 반도체층(2) 상에 제1막[Al막(3)]을 형성하는 공정[제1막 형성 공정(S20)]을 실시한다. 인산, 질산, 아세트산 및 물로 이루어지는 혼산에 의한 에칭 속도가 Al막(3)을 구성하는 재료보다 작은 재료로 이루어지고, 패턴을 갖는 제2막[마스크층(14)]을 형성하는 공정[제2막 형성 공정(S30) 및 패터닝 공정(S40)]을 실시한다. 제2막[마스크층(14)]을 마스크 로서 이용하여 Al막(3) 및 GaN계 반도체층(2)을 부분적으로 에칭에 의해 제거함으로써, 제2막[마스크층(14)] 아래에 위치하는 영역에서 GaN계 반도체층(2)에 릿지부(12)를 형성하는 공정[볼록부 형성 공정(S50)]을 실시한다.
릿지부 상에 위치하는 Al막(13)의 단부를, 혼산을 이용한 에칭에 의해 제거함으로써, Al막(13)의 단부면의 위치[측벽(23)의 위치]를 마스크층(14)의 단부면의 위치[측벽(24)의 위치]보다 후퇴시키는 공정[제1막의 측벽을 후퇴시키는 공정(S60)]을 실시한다. 혼산에 의한 에칭 속도가 Al막(3, 13)을 구성하는 재료보다 작은 재료로 이루어지는 보호막[SiO2막(6)]을, 릿지부(12)의 측면 및 마스크층(14)의 상부 표면 상에 형성하는 공정[제3막 형성 공정(S70)]을 실시한다. Al막(13)을 혼산을 이용한 에칭에 의해 제거함으로써, 마스크층(14) 및 해당 마스크층(14)의 상부 표면 상에 형성된 SiO2막(6)의 부분을 제거하는 공정[리프트 오프 공정(S80)]을 실시한다. Al막(13)을 제거함으로써 노출된 릿지부(12)의 표면에 전극(7)을 형성하는 공정[전극 형성 공정(S90)]을 실시한다.
이와 같이 하면, 릿지부(12)를 형성하기 위한 마스크로서 마스크층(14)을 이용하고, 릿지부(12)의 상부 표면을 노출시키기 위한 Al막(13)의 제거와 동시에 [그 상부 표면 상에 SiO2막(6)의 부분이 형성된] 상기 마스크층(14)이 제거되기 때문에, 릿지부(12)의 상부 표면 상으로부터 SiO2막(6)의 부분을 확실하게 제거할 수 있다. 이 때문에, 릿지부(12)의 상부 표면 상으로부터 SiO2막(6)의 부분을 제거하기 위해, 릿지부(12)의 형성에 이용한 마스크층(14)과는 별도로 새로운 레지스트 패턴 등을 형성하는 경우와 비교해서, 릿지부(12)의 상부 표면의 위치와 SiO2막(6)이 제거되는 부분의 위치가 어긋날 가능성을 저감할 수 있다. 이 때문에, 릿지부(12)의 상부 표면의 위치와 SiO2막(6)이 제거되는 부분의 위치가 어긋나는 것에 기인하여, 전극(7)과 릿지부(12)의 상부 표면의 접속 불량에 의한 반도체 소자의 특성 열화나 동작 불량 등의 문제가 발생하는 것을 방지할 수 있다. 이 결과, 반도체 소자의 제조 수율의 저하에 기인하는 제조 비용의 증대를 억제할 수 있다.
또한, SiO2막(6)을 형성하기 전에, 미리 Al막(13)의 측벽(23)을 마스크층(14)의 측벽(24)의 위치보다 내측으로 후퇴시키기 때문에, SiO2막(6)을 형성했을 때에 해당 SiO2막(6)의 일부가 Al막(13)의 측벽(23) 상에 형성될 가능성을 저감할 수 있다. 이 때문에, Al막(13)을 제거할 때에, SiO2막(6)의 일부가 Al막(13)의 측벽(23) 상에 형성되어 있는 것에 기인하여 Al막(13)을 충분히 제거할 수 없다고 하는 문제의 발생 확률을 저감할 수 있다. 이 때문에, 상기와 같은 문제에 기인하는 반도체 소자의 동작 불량 등의 발생 확률을 저감할 수 있다. 이 결과, 반도체 소자의 제조 수율의 저하에 기인하는 제조 비용의 증대를 억제할 수 있다.
또한, 혼산에 의한 에칭 속도가 Al막(13)을 구성하는 재료(Al)보다 작은 재료(SiO2)로 마스크층(14)을 구성하고 있기 때문에, Al막(13)을 마스크층(14)에 대하여 선택적으로 에칭하기 위해 열처리 등의 추가의 처리를 행할 필요가 없다. 이 때 문에, 상기와 같은 추가의 처리를 행하는 경우에 비해 반도체 소자의 제조 공정 수를 삭감할 수 있다. 이 결과, 반도체 소자의 제조 비용을 저감할 수 있다.
상기 반도체 소자의 제조 방법에 있어서, 제2막으로서의 마스크층(14)을 형성하는 공정[제2막 형성 공정(S30) 및 패터닝 공정(S40)]에서는 리프트 오프법을 이용하더라도 좋다. 이와 같이 하면, 에칭 등을 행하는 것이 어려운 재료를 이용하여 소정의 패턴을 갖는 마스크층(14)을 형성할 수 있다. 이 때문에, 마스크층(14)으로서 이용하는 재료의 선택의 자유도를 크게 할 수 있다.
상기 반도체 소자의 제조 방법에 있어서, 제1막을 구성하는 재료는 알루미늄이다. 또한, 마스크층(14)을 구성하는 재료는, 이산화규소, 일산화규소, 질화규소, 산화지르코늄, 산화탄탈, 산화란탄, 산화세륨 및 산화하프늄으로 이루어지는 군으로부터 선택되는 적어도 1종이라도 좋다. 또한, SiO2막(6)에 대응하는 보호막을 구성하는 재료는, 전술한 이산화규소 대신에, 일산화규소, 질화규소, 산화지르코늄, 산화탄탈, 산화란탄, 산화세륨 및 산화하프늄으로 이루어지는 군으로부터 선택되는 적어도 1종이라도 좋다.
이 경우, 산화물로 이루어지는 마스크층(14) 및 SiO2막(6) 등을 이용한 보호막에 비해 알칼리계 에칭제나 혼산에 의한 에칭 속도가 큰 금속인 알루미늄을 Al막(3)에 대응하는 제1막의 재료로서 이용함으로써 본 발명에 의한 반도체 소자의 제조 방법을 확실하게 실시할 수 있다.
상기 반도체 소자의 제조 방법은, 도 13에 나타낸 바와 같이 제1막 형성 공 정(S20) 후이면서, 제2막 형성 공정(S30) 이전에, 제1막[Al막(3)] 상에 피복막[Au막(9) 또는 Ti막(9)]을 형성하는 공정을 더 구비하더라도 좋다. 또한, 상기 반도체 소자의 제조 방법은, 도 17에 나타낸 바와 같이 제2막[마스크층(14)]의 패턴과 동일한 패턴을 갖도록 피복막[Au막(9) 또는 Ti막(9)]을 부분적으로 제거하는 공정을 더 구비하더라도 좋다. 이 결과, 도 17에 나타낸 바와 같이 마스크층(14)과 동일한 패턴을 갖는 Au막(19) 또는 Ti막(19)이 형성된다. 보호막[SiO2막(6)]의 부분을 제거하는 공정[리프트 오프 공정(S80)]에서는, Al막(3) 상에 위치하는 피복막으로서의 Au막(19) 또는 Ti막(19)도 제거된다. 또, 상기 피복막[Au막(9) 또는 Ti막(9)]을 부분적으로 제거하는 공정은, 도 17에 나타낸 바와 같이 릿지부(12)를 형성하는 공정과 연속하여 실시하더라도 좋지만, 상기 릿지부(12)를 형성하는 공정에 앞서, 패턴을 갖는 제2막을 형성하는 공정과 연속하여[패터닝 공정(S40)에서의 마스크층(14)을 형성하기 위한 에칭과 연속하여] 실시하더라도 좋다.
이와 같이 하면, 제1막으로서의 Al막(3) 표면을 Au막(9) 또는 Ti막(9)이 커버하게 되기 때문에, 제2막[SiO2막(4)]을 형성하는 공정에 의해 Al막(3)의 표면이 손상되는 것을 방지할 수 있다. 이 때문에, 특히 릿지부(12)의 폭이 좁아지는 것과 같은 구성인 경우, Al막(3)의 표면이 손상을 받으면(예컨대 제2막 형성 공정에 기인하여 요철이 발생함) 해당 릿지부(12)의 형상이나 사이즈를 설계대로 형성하는 것이 어려워지므로, 이러한 Au막(9) 또는 Ti막(9)을 형성함으로써 Al막(3)의 표면을 보호하는 것은 특히 효과적이다.
금번 개시된 실시 형태는 모든 점에서 제한의 의미는 없는 예시로서 고려되어야 한다. 본 발명의 범위는 상기한 설명이 아니라 특허 청구 범위에 의해 한정되고, 특허 청구 범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것으로 의도된다.
본 발명은, 특히 질화갈륨계 반도체층에 릿지부를 형성한 반도체 소자의 제조 방법에 적용할 수 있다.

Claims (8)

  1. 반도체 소자를 구성하는 질화갈륨계 반도체층을 준비하는 공정과,
    상기 질화갈륨계 반도체층 상에 Al을 함유하는 제1막을 형성하는 공정과,
    알칼리계 에칭제에 의한 에칭 속도가 상기 제1막을 구성하는 재료보다 작은 재료로 이루어지고, 패턴을 갖는 제2막을 형성하는 공정과,
    상기 제2막을 마스크로서 이용하여 상기 제1막 및 상기 질화갈륨계 반도체층을 부분적으로 에칭에 의해 제거함으로써, 상기 제2막의 아래에 위치하는 영역에서 상기 질화갈륨계 반도체층에 릿지부를 형성하는 공정과,
    상기 릿지부 상에 위치하는 상기 제1막의 단부를, 상기 알칼리계 에칭제를 이용한 에칭에 의해 제거함으로써, 상기 제1막의 단부면의 위치를 상기 제2막의 단부면의 위치보다 후퇴시키는 공정과,
    상기 알칼리계 에칭제에 의한 에칭 속도가 상기 제1막을 구성하는 재료보다 작은 재료로 이루어지는 보호막을, 상기 릿지부의 측면 및 상기 제2막의 상부 표면 상에 형성하는 공정과,
    상기 제1막을 상기 알칼리계 에칭제를 이용한 에칭에 의해 제거함으로써, 상기 제2막 및 상기 제2막의 상부 표면 상에 형성된 상기 보호막의 부분을 제거하는 공정과,
    상기 제1막을 제거함으로써 노출된 상기 릿지부의 표면에 전극을 형성하는 공정
    을 포함하는 반도체 소자의 제조 방법.
  2. 반도체 소자를 구성하는 질화갈륨계 반도체층을 준비하는 공정과,
    상기 질화갈륨계 반도체층 상에 Al을 함유하는 제1막을 형성하는 공정과,
    인산, 질산, 아세트산 및 물로 이루어지는 혼산(混酸)에 의한 에칭 속도가 상기 제1막을 구성하는 재료보다 작은 재료로 이루어지고, 패턴을 갖는 제2막을 형성하는 공정과,
    상기 제2막을 마스크로서 이용하여 상기 제1막 및 상기 질화갈륨계 반도체층을 부분적으로 에칭에 의해 제거함으로써, 상기 제2막의 아래에 위치하는 영역에서 상기 질화갈륨계 반도체층에 릿지부를 형성하는 공정과,
    상기 릿지부 상에 위치하는 상기 제1막의 단부를, 상기 혼산을 이용한 에칭에 의해 제거함으로써, 상기 제1막의 단부면의 위치를 상기 제2막의 단부면의 위치보다 후퇴시키는 공정과,
    상기 혼산에 의한 에칭 속도가 상기 제1막을 구성하는 재료보다 작은 재료로 이루어지는 보호막을, 상기 릿지부의 측면 및 상기 제2막의 상부 표면 상에 형성하는 공정과,
    상기 제1막을 상기 혼산을 이용한 에칭에 의해 제거함으로써, 상기 제2막 및 상기 제2막의 상부 표면 상에 형성된 상기 보호막의 부분을 제거하는 공정과,
    상기 제1막을 제거함으로써 노출된 상기 릿지부의 표면에 전극을 형성하는 공정
    을 포함하는 반도체 소자의 제조 방법.
  3. 제1항 또는 제2항에 있어서, 상기 제2막을 형성하는 공정에서는 리프트 오프법을 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제1항 또는 제2항에 있어서, 상기 제1막을 구성하는 재료는 알루미늄인 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제1항 또는 제2항에 있어서,
    상기 제1막을 형성하는 공정 후이면서, 상기 제2막을 형성하는 공정 이전에, 상기 제1막 상에 피복막을 형성하는 공정과,
    상기 제2막의 패턴과 동일한 패턴을 갖도록 상기 피복막을 부분적으로 제거하는 공정을 더 포함하고,
    상기 보호막의 부분을 제거하는 공정에서는, 상기 제1막 상에 위치하는 상기 피복막도 제거되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제5항에 있어서, 상기 피복막을 구성하는 재료는 금 또는 티탄인 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제1항 또는 제2항에 있어서, 상기 제2막을 구성하는 재료는 이산화규소, 일산화규소, 질화규소, 산화지르코늄, 산화탄탈, 산화란탄, 산화세륨 및 산화하프늄으로 이루어지는 군으로부터 선택되는 적어도 1종인 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제1항 또는 제2항에 있어서, 상기 보호막을 구성하는 재료는 이산화규소, 일산화규소, 질화규소, 산화지르코늄, 산화탄탈, 산화란탄, 산화세륨 및 산화하프늄으로 이루어지는 군으로부터 선택되는 적어도 1종인 것을 특징으로 하는 반도체 소자의 제조 방법.
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