KR101087351B1 - 광전변환 장치 및 그 제조 방법 - Google Patents

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Abstract

광전변환 효율을 개선할 수 있는 광전변환 장치가 제공된다.
본 발명의 광전변환 장치는 제1 도전형 반도체층, 제1 i형 반도체층, 제2 i형 반도체층 및 제2 도전형 반도체층을 이 순서대로 적층하여 구성된 적어도 하나의 p-i-n형 광전 변환부를 갖고, 제1 i형 반도체층의 결정화율은, 제2 i형 반도체층의 결정화율보다 낮고, 제1 i형층의 결정화율은 제2 i형층의 결정화율 보다 낮고, 제1 i형층과 제2 i형층의 계면에서의 막 두께 방향의 결정화율 변화율이 0.013∼0.24nm-1인 것을 특징으로 한다.
광전변환 효율, 광전변환 장치, 도전형 반도체층, 형 반도체층, p-i-n형 광전 변환부

Description

광전변환 장치 및 그 제조 방법{PHOTOELECTRIC CONVERTER AND METHOD FOR FABRICATING THE SAME}
본 발명은 광전변환 장치 및 그 제조 방법에 관한 것이다.
전력 에너지 자원으로서 이용되는 석유등의 화석연료는, 잔존 자원량의 문제로부터 장래의 공급 부족에 관한 염려가 증가함과 함께, 지구온난화 현상의 원인이 되는 이산화탄소 배출의 문제가 있기 때문에, 해당 화석연료의 대체 에너지원으로서 태양 전지가 주목받고 있다.
저코스트화가 가능한 차세대 태양 전지 기술로서, 박막 실리콘 태양 전지의 기술개발이 활발히 행해지고 있다. 박막 실리콘 태양 전지는, 글래스 기판이나 스테인레스 기판 등의 위에 플라즈마 CVD법 등에 의해 막 두께가 수 ㎛ 정도인 실리콘 박막을 퇴적 시킴으로써 제작된다. 따라서, 실리콘 사용량이 벌크 결정 실리콘계 태양 전지의 몇백분의 일 정도의 양으로 저감할 수 있을 뿐 아니라, 일회의 성막으로 넓은 면적의 태양 전지를 제작할 수 있으므로, 저코스트화가 가능한 박막 실리콘 태양 전지는 최근 높은 주목을 받고 있다.
그러나, 박막 실리콘 태양 전지는 양산이 개시되지만 시장 확대 단계에는 이르지 않고 있다. 박막 실리콘 태양 전지의 본격적 보급에는, 고효율화가 중요한 과제이며, 그 한 수단으로서, 반도체 접합 계면의 고품질화를 들 수 있다. 박막 실리콘 태양 전지의 광전변환층은 일반적으로, 수소화 아몰퍼스 실리콘이나 수소화 미결정 실리콘 등의 반도체 박막에 의해 형성된다. 또한, 본 명세서에 있어서 용어 「아몰퍼스(amorphous)」는 해당 분야에서 일반적으로 사용되는 「아몰퍼스」의 동의어로서 사용한다. 또한, 용어 「미결정(microcrystalline)」은, 해당 분야에서 일반적으로 사용되는 바와 같이, 층이 실질적으로 결정 상만으로 이루어지는 상태 뿐만 아니라, 결정 상과 아몰퍼스 상이 혼재한 상태의 것도 포함하는 것이다. 예를 들면, 라만 산란 스펙트럼에 있어서, 결정 실리콘 중의 실리콘-실리콘 결합에 귀속되어 있는 520cm-1 부근의 예리한 피크가 약간이라도 검출되면 「미결정 실리콘(microcrystalline silicon)」이라고 생각되어, 본 명세서에서도 마찬가지인 의미로 용어 「미결정 실리콘」을 사용한다.
또한, 일반적인 박막 실리콘 태양 전지의 구조로서, p도전형을 나타내는 반도체층(이하, p형층이라고 칭함), 진성반도체층(이하, i형층이라고 칭함), 및 n도전형을 나타내는 반도체층(이하, n형층이라고 칭함)으로부터 구성되는 p-i-n접합을 구비할 경우가 많다. 여기에서, i형층은, 실질적으로 진성반도체로 간주되는 특성을 갖고 있으면 좋고, 약한 p형이나 n형의 도전성을 갖고 있는 것도 포함된다.
p-i-n 접합에서는，p형층과 i형 층의 계면 i형 층과 n형 층의 계면이 상기 반도체접합 계면의 고품질화의 대상이 된다.
상기한 바와 같은 반도체접합 계면의 고품질화에 관한 종래기술로서는, 예를 들면, 일본 미심사 특개평11-87742호 공보(특허 문헌1)에 기재되어 있다. 광전변환 유닛에 포함되는 반도체층의 전부를 플라즈마 CVD법에서 저온에서 형성하여 획득된 실리콘계 박막 광전변환 장치의 경우에, 광전변환층의 기초가 되는 도전형층과 그 광전변환층의 계면에 실질적으로 i형의 극히 얇은 비정질 실리콘계 박막을 도입하는 것에 의해, 결정 실리콘계 광전변환층의 결정 핵 발생을 일으키는 소립경의 결정 실리콘의 밀도를 적당히 억제한다. 즉 광전변환층의 성장 초기과정에 있어서의 결정 핵 발생 밀도를 적당히 억제함으로써, 결정 입계나 입자내 결함을 적게 갖고 한 방향으로 강하게 결정 배향한 양질인 광전변환층이 얻어진다고 하는 기술이 개시되어 있다. 여기에서, 특히, 기초층에 도전형 미결정 실리콘 막을 이용했을 경우에는, 소립경의 결정 실리콘이 막에 다수 존재하므로, 이 위로 형성되는 결정질 실리콘계 광전변환층은 그 성장 초기 과정에서 다수의 결정 핵을 생성하고, 결과로서 광전변환 특성에 악영향을 미치지 않는 결정 입계나 입자내 결함의 막이 되기 쉽다고 하는 문제도 지적되어 있다.
한편, 특허 공개2005-142358호 공보(특허 문헌2)에서는, 기판과 해당 기판 상에 형성된 광전 변환부를 포함하는 태양 전지에 있어서, 상기 광전 변환부는, 제일인 도전형 실리콘층, 결정질 실리콘 중간막, 및 i형 결정질 실리콘층이 이 순서로 적층되고 있어, 상기 결정질 실리콘 중간층의 막 두께는 5∼100nm의 범위 내이며, 상기 결정질 실리콘 중간층의 결정화율 Xca는 0.6∼3의 범위 내이며, 상기 i형 결정질 실리콘층의 막 두께는 1∼5㎛의 범위 내이며, 상기 i형 결정질 실리콘층의 결정화율 Xcb은 2∼8의 범위 내이고, 제1 도전형 실리콘층과 i형 결정질 실리콘층 사이에 결정질 실리콘 중간층을 삽입함으로써, 저품질의 i형 결정질 실리콘층의 성장 초기 막을 저감시킬 수 있고, 동시에 i형 결정질 실리콘층의 결정화율 Xcb 및 막 두께를 적절한 범위 내로 조절하면 고효율의 태양 전지를 제작할 수 있다고 하는 기술이 개시되어 있다.
어느 하나의 경우에도, 기초층은, 그 위에 형성된 결정질 실리콘 광전변환층(i형층)의 고품질화를 위해 이용되고 있다.
특허 문헌1: 일본 미심사 특개평11-87742호 공보
특허 문헌2: 일본 미심사 특허 공개2005-142358호 공보
<발명의 개시>
<발명이 해결하고자 하는 과제>
그러나, 상기 특허문헌1, 특허 문헌2에 설명된 것 같은 기술은, 단지 결정질 실리콘 광전변환층(i형층)의 고품질화 때문에 기초층을 이용하고 있는 것뿐 이므로, 반도체 접합 계면의 고품질화의 관점에서 보면 아직 개선의 여지가 많이 남아 있다.
본 발명은 이러한 사정을 감안하여 이루어진 것으로, 광전변환 효율의 향상을 도모할 수 있는 광전변환 장치 및 그 제조 방법을 제공하는 것을 과제로 한다.
<과제를 해결하기 위한 수단 및 발명의 효과>
본 발명의 광전변환 장치는, 제1 도전형 반도체층(이하, 「제1 도전형층」이라고 칭함), 제1 i형층, 제2 i형층 및 제2 도전형 반도체층(이하, 「제2 도전형층」이라고 칭함)을 이 순서로 적층해서 포함하는 p-i-n형 광전 변환부를 적어도 하나 갖고, 제1 i형층의 결정화율은, 제2 i형층의 결정화율보다 낮고, 제1 i형층과 제2 i형층의 계면에 있어서의 막 두께 방향의 결정화율 변화율(이하, 「제1 i형층과 제2 i형층의 계면에서의 결정화율 변화율」이라고 칭함)이 0.013∼0.24nm-1인 것을 특징으로 한다.
본 발명자들은, 예의 연구를 행한 바, 제1 i형층과 제2 i형층의 계면에서의 결정화율 변화율을 0.013∼0.24nm-1로 설정함으로써 광전변환 효율을 향상시킬 수 있다는 것을 실험적으로 발견했다. 이 발견으로 본 발명의 완성에 이르렀다. 그 작용은, 꼭 분명하지는 않지만, 반도체 접합 계면의 고품질화에 기인하는 것으로 생각된다.
이하, 본 발명의 여러 가지 실시 형태를 예시한다.
상기 결정화율 변화율은, 0.017∼0.10nm-l이어도 된다. 이 경우, 광전변환 효율이 또한 더욱 향상한다.
제2 도전형층 반도체 측의 제2 i형층 상에 제3 i형층을 더 구비하고, 제3 i형층의 결정화율은, 제2 i형층의 결정화율보다 낮아도 된다. 이 경우, 광전변환 효율이 또한 더욱 향상한다.
제1 도전형층은 p형이며, 제2 도전형층은 n형 이어도 된다．
또한, 본 발명은, 적어도 하나의 주면이 도전성을 갖는 기판 상에 제1 도전형층, 제1 i형층, 제2 i형층 및 제2 도전형층을 구비한 광전 변환부를 플라즈마 CVD법에 의해 적어도 하나 형성하는 단계를 포함하고, 제2 i형층은 실리콘 함유 가스와 수소 가스의 혼합 가스를 프로세스 가스로서 형성하고, 제2 i형층은 그 성막 초기에 있어서, 수소 가스 유량/실리콘 함유 가스 유량으로 정의되는 수소/실리콘 유량비를 플라즈마 점등 상태인 채로 연속적으로 감소시키는 단계를 포함하는 방법에 의해 형성되는 광전변환 장치의 제조 방법도 제공한다.
이 방법에 따르면, 상기 범위의 결정화율 변화율을 갖는 광전변환 장치를 비교적 용이하게 제조할 수 있다.
제1 i형층은, 실리콘 함유 가스와 수소 가스의 혼합 가스를 프로세스 가스로서 형성하여, 제2 i형층의 수소/실리콘 유량비 값의 감소 개시 시점의 수소/실리콘 유량비의 값은, 제1 i형층 형성시의 수소/실리콘 유량비보다도 커도 된다. 이 경우, 상기 범위의 결정화율 변화율을 갖는 광전변환 장치를 또한 더욱 용이하게 제조할 수 있다.
본 발명의 광전변환 장치를 생성하는 방법은 제2 도전형층 측의 제2 i형층 상에 제3 i형층을 형성하는 단계를 더 포함해도 된다.
제1 도전형층은 p형이며, 제2 도전형층은 n형 이어도 된다．
여기에서 나타낸 여러 가지 실시 형태는 서로 조합할 수 있다.
도 1은 본 발명의 제1 실시 형태의 슈퍼스트레이트형 광전변환 장치의 개략적 단면도.
도 2는 본 발명의 광전변환 장치와 유사한 적층 막을 경사 연마한 시료의 단 면의 모식도.
도 3은 경사 연마한 시료의 결정화율의 막 두께방향의 변화를 나타내는 모식도.
<부호의 설명>
10: 기판
11: 광전 변환부
12: 이면 전극
13: p형층
14a: 제1 i형층
14b: 제2 i형층
14c: 제3 i형층
15: n형층
<발명을 실시하기 위한 최량의 형태>
이하, 본 발명의 실시 형태에 대해서 도면을 이용하여 설명한다. 도면이나 이하의 기재로 나타내는 구성은 예시일 뿐이며, 본 발명의 범위는 그러한 예시에 한정되지 않는다.
도 1을 이용해서 본 발명의 일 실시 형태의 광전변환 장치에 대해서 설명한다. 도 1은 본 실시 형태의 광전변환 장치의 구조를 도시하는 단면도이다.
본 실시 형태의 광전변환 장치는, 기판(10)을 포함하며, 기판(10) 위로, 하 나의 광전 변환부(11)와 이면 전극층(12)이 이 순서대로 적층되어 포함되고 있어, 기판 측으로부터 광 입사를 행하는 슈퍼스트레이트 구조를 갖고 있다. 단, 본 발명은 기판의 반대측으로부터 광 입사를 행하는 서브스트레이트형 구조이어도 된다. 또한, 본 발명에 광전 변환부를 복수개 갖는 구조인 경우라도, 본 실시 형태와 동일한 효과가 발휘된다.
1. 기판
기판(10)은, 투광성 기판 위에 투명 도전층을 퇴적시켜서 제작된다. 투광성 기판으로서는, 글래스판 또는 폴리이미드, 폴리비닐 등의 내열성을 갖는 투광성 수지판, 또는 그것들이 적층 된 것 등이 적절히 이용되지만, 광 투과성이 높고 광전변환 장치 전체를 구조적으로 지지할 수 있는 것이면 특별히 한정되지 않는다. 또한, 이들의 표면에 금속막, 투명 도전막, 절연막 등을 피복한 것 이어도 된다. 단, 광전변환 장치를 기판의 반대측으로부터 광 입사를 행하는 서브스트레이트형 구조에 적용할 경우에는, 상기 투광성 기판 대신에 스테인레스 등의 불투과성 기판을 이용해도 된다．
투명 도전층은 투명 도전성 재료로부터 만들어지고, 예를 들면, ITO, 산화 주석 및 산화 아연 등의 투명 도전성 막의 단층 또는 복수 적층시킨 것을 이용할 수 있다. 투명 도전층은 전극으로서의 역할을 담당하고 있으므로, 전기 전도성이 높은 투명 도전층이 바람직하다. 미량의 불순물을 첨가함으로써 전기 전도성을 향상시킨 것을 이용할 수도 있다. 투명 도전층의 형성 방법으로서는, 스퍼터링법, CVD법, 전자 빔 증착법, 졸겔법, 스프레이법 및 전기증착법(electrodepositon) 등 의 공지의 방법을 들 수 있다.
또한, 투명 도전층의 표면에 요철 형상이 형성되어 있는 것이 바람직하다. 이 요철에 의해, 투광성 기판측으로부터 광전변환 장치가 입사한 입사광을 산란 및 굴절시켜서 입사광의 광로 길이를 늘일 수 있으므로, 광전 변환부(11) 내에서의 광폐쇄 효과가 높아져 단락 전류(short circuit current)의 향상을 기대할 수 있다. 투명 도전층의 표면에 요철을 형성하는 방법으로서는, 투광성 기판 위에 일단 투명 도전층을 퇴적시킨 후, 에칭법이나 샌드 블러스트와 같은 기계 가공에 의해 요철을 형성하는 방법, 투명 도전성 막을 피착할 시에 투명 도전성 막 재료의 결정 성장에 의해 형성되는 표면 요철을 이용하는 방법, 또는 결정 성장면이 배향하고 있기 때문에 규칙적인 표면 요철이 형성되는 것을 이용하는 방법 등을 이용해도 된다．
본 실시 형태에서는, 예를 들면, 막 재료의 결정 성장시에 형성되는 요철을 이용한 기판으로서, 백색 판 글래스 위로 CVD법에 의해 산화 주석층을 퇴적시켜 형성된 것(Asahi Glass Co., LTD에서 제조, 상품명 Asahi-U)을 기판(10)으로 이용할 수 있다. 또한, 기판(10) 위로, 스퍼터링법으로 산화 아연층을 퇴적시킴으로써, 뒤에 광전변환층을 형성할 때에 상기 산화 주석층은 광전변환층이 플라즈마에 의한 손상을 받는 것을 방지할 수 있으므로，보다 바람직하다.
2. 광전 변환부
광전 변환부(11)는, 기판(10) 측으로부터 순서대로 제1 도전형층, 제1 i형층(14a), 제2 i형층(14b) 및 제3 i형층(14c) 및 제2 도전형층을 적층해서 구성된다. 제1 도전형층이 p형이거나 제2 도전형층이 n형이거나 이 반대일 수 있다.
본 실시 형태의 광전변환 장치는, 슈퍼스트레이트형이며, 일반적으로, 제1 도전형층이 p형이며, 제2 도전형층이 n형이다. 또한, 광전변환 장치가 서브스트레이트형일 경우, 일반적으로, 제1 도전형층이 n형이며, 제2 도전형층이 p형이다. 따라서, 슈퍼스트레이트형에서는, 일반적으로, 기판(10) 측으로부터 p형층, 제1 i형층(14a), 제2 i형층(14b), 제3 i형층(14c), n형층의 순서로 배치되며, 서브스트레이트형에서는, 일반적으로, 기판(10) 측으로부터 n형층, 제1 i형층(14a), 제2 i형층(14b), 제3 i형층(14c), p형층의 순서로 배치된다.
이하, 제1 도전형층이 p형층(13)이며, 제2 도전형층이 n형층(15)일 경우를 예로 들어서 광전 변환부의 설명을 진행한다.
2-1. 광전 변환부의 구성
광전 변환부(11)를 구성하는 각 반도체층은, 실리콘을 주재료로 하는 재료로부터 만들어진다. 실리콘으로서는, 특히 아몰퍼스 실리콘, 미결정 실리콘 등이 적절히 이용된다. 여기에서, 본 발명에 있어서, 용어 「아몰퍼스 실리콘」 및 「미결정 실리콘」은 각각, 해당 분야에서 일반적으로 사용되는 「수소화 아몰퍼스 실리콘」 및 「수소화 미결정 실리콘」을 포함하는 것으로 한다. 또한 각 반도체층의 재료로는, 탄소나 게르마늄 등의 원소를 첨가하여 금지대역(forbidden band)을 변화시킨 실리콘 합금을 적당히 이용해도 된다．
이하, 광전 변환부(11)를 구성하는 각 반도체층에 대해서 설명한다.
2-1-1.p 형층
p형층(13)은, 예를 들면, 수소화 미결정 실리콘 반도체에, 붕소, 알루미늄 등의 p도전형이 되는 불순물원자가 도핑된 것이다. p형층(13)은 광활성층이 아니기 때문에, 그 막 두께는, 광전변환 기능을 손상하지 않는 범위에서 바람직하게 얇다. 따라서, p형층(13)의 막 두께는, 특별히 한정되는 것은 아니지만, 100nm 이하가 바람직하고, 10 ∼30nm가 보다 바람직하다.
2-1-2. 제1∼제3 i형층
제1∼제3 i형층(14a∼14c)은, 특히 불순물을 첨가하지 않은 수소화 미결정 실리콘 반도체이다. 단, 실질적으로 진성 반도체라면, 소량의 불순물 원소가 포함되어 있어도 된다. 또한, 제1∼제3 i형층(14a∼14c)의 총 막 두께는, 특별히 한정되는 것은 아니지만, 광전변환 기능을 손상하지 않고 제조 코스트를 저감하는 관점에서, 1OO∼1OOOOnm 정도가 바람직하다.
제3 i형층(14c)은 생략할 수도 있지만, 제3 i형층(14c)을 설치하는 것이 광전변환 효율을 높인다. 일례에서는, 제2 i형층(14b)은, 미결정 실리콘으로부터 만들어지고, 제1 i형층(14a)과 제3 i형층(14c)은, 미결정 실리콘 또는 아몰퍼스 실리콘으로부터 만들어진다.
제1 i형층(14a)의 결정화율은, 제2 i형층(14b)의 결정화율보다 낮다. 또한, 제3 i형층(14c)의 결정화율은, 제2 i형층(14b)의 결정화율보다 낮은 것이 바람직하다. 제1 i형층(14a)의 결정화율은, 예를 들면, 0∼4.5이며, 구체적으로는 예를 들면, 0, 0.5, 1, 1.5, 2, 2.5, 3, 3.5, 4, 4.5이다. 제1 i형층(14a)의 결정화율은, 여기에서 예시한 수치의 어느 인접한 두 값 사이 값 이어도 된다． 또한, 제2 i형층(14b)의 결정화율은, 예를 들면, 2∼20이며, 구체적으로는 예를 들면, 2, 3, 4, 5, 6, 7, 8, 9, 10, 15, 20이다. 제2 i형층(14b)의 결정화율은, 여기에서 예시한 수치의 어느 인접한 두 값 사이 값 이어도 된다. 제3 i형층(14c)의 결정화율은, 예를 들면, 0∼4.5이며, 구체적으로는 예를 들면, 0, 0.5, 1, 1.5, 2, 2.5, 3, 3.5, 4, 4.5이다. 제3 i형층(14c)의 결정화율은, 여기에서 예시한 수치의 어느 인접한 두 값 사이의 값 이어도 된다. 또한, 반도체층의 결정화율은, 그 반도체층의 막 두께방향의 중앙에서의 결정화율을 의미한다.
결정화율은, 이하의 방법으로 측정할 수 있다.
(1) 우선, 기판 주면에 대한 각도가 0.07도로 되도록 광전 변환부의 경사 연마를 한다. 기판 주면에 대한 각도는, 단차막 두께계, 전자현미경(SEM) 등을 이용해서 연마 길이와 막 두께를 측정하는 것에 의해 산출할 수 있다. 경사 연마는, 다이아몬드 슬러리(slurry)를 이용한 그라인더에 의한 연마나 포커스된 이온 빔(FIB)에 의한 에칭 등, 투과형 전자현미경(TEM) 관찰용의 시료 제작 수단을 이용해서 수행될 수 있다.
경사 연마후의 시료는, 일례에서는, 도 2의 단면도로 도시된다. 도 2의 시료의 경사 연마면의 표면에는 연마 방향을 따라 순서대로 기판(10), p형층(13), 제1 i형층(14a), 제2 i형층(14b), 제3 i형층(14c) 및 n형층(15)이 배열하게 된다.
(2) 다음으로, 경사 연마를 행한 시료의 경사 연마면의 측정 대상의 반도체층에 레이저를 조사하여 라만 산란 스펙트럼을 측정한다. 구체적으로는, 파워가 약 1OmW, 직경이 약 1㎛인 아르곤 이온 레이저(파장 514.5nm)를 프로브 광으로 사용하는 마이크로-레이저-라만 분광 장치(예: Jasco사의 NRS-2100)를 이용하여, 노 광 시간 60초로 측정하여 라만 산란 스펙트럼을 얻는다.
(3) 다음으로, 얻어진 라만 산란 스펙트럼에 있어서, 결정 실리콘 내 실리콘-실리콘 결합에 귀속되어 있는 520cm-1 부근의 예리한 피크의 피크 높이(Ic)와 아몰퍼스 실리콘 내 실리콘-실리콘 결합에 귀속되어 있는 480cm-1 부근의 넓은 피크의 피크 높이(Ia)의 비인 Ic/Ia를 산출하고, 얻어진 값을 결정화율이라고 한다.
다음으로, 제1 i형층(14a)의 결정화율을 제2 i형층(14b)의 결정화율보다도 작게 함으로써 얻어지는 효과에 대하여 이하에서 설명한다.
일반적으로, 미결정 실리콘은 미결정 상과 아몰퍼스 상이 혼재한 상태의 재료이며, 결정 입계가 아몰퍼스 상에서 패시베이션(passivation)되어 있기 때문에 실용가능한 반도체 특성이 얻어진다고 생각된다. 여기에서, 결정화율이 높아지면 결정 입계를 패시베이팅하고 있는 아몰퍼스 상이 감소하므로, 전자 스핀 공명법(ESR)으로 평가할 수 있는 실리콘의 미결합 수에 기인하는 것으로 생각되는 중성 결함 밀도가 증가하는 것이 알려져 있다.
따라서, 결정화율을 낮게 억제하는 것이, 광전변환 장치의 광 활성층(i형층)으로서 고품질화하는 유력한 수단이며, 높은 개방 전압 및 필팩터(fill factor)를 실현할 수 있다는 것이 보고되어 있다. 그러나, 광전변환 장치에 이용할 경우에는, 보다 넓은 파장 범위의 광을 흡수하는 것도 기대된다. 이 관점에서는, 결정화율을 높게 얻으면 장파장 광의 흡수가 증가하고, 단락 전류 밀도를 향상시킬 수 있어서 바람직하다.
본 발명자들은, 상기 「개방 전압 및 필팩터(fill factor)」의 향상과 「단락 전류밀도」의 향상의 양립을 실현하기 위해서, 예의 검토를 한 결과, 단락 전류밀도의 향상을 위해 제2 i형층(14b)의 결정화율을 비교적 크게 했을 경우(예를 들면, 결정화율을 15로 증가시킨 경우)라도, 제1 i형층(14a)의 결정화율을 제2 i형층(14b)의 결정화율보다도 작게 하면 개방 전압 및 필팩터를 향상시킬 수 있다는 것을 발견했다. 또한, 본 발명자들은, 제2 i형층(14b)의 결정화율을 비교적 작게(예를 들면, 결정화율을 4로 줄인 경우)한 경우에도, 제1 i형층(14a)의 결정화율을 제2 i형층(14b)의 결정화율보다도 작게 하면 개방 전압 및 필팩터를 향상시킬 수 있다는 것을 발견했다. 따라서, 제2 i형층(14b)의 결정화율의 값에 의존하지 않고 제1 i형층(14a)의 결정화율을 제2 i형층(14b)의 결정화율보다 작게 하여서 개방 전압 및 필팩터를 향상시킬 수 있다는 것을 알았다．
여기에서 설명한 내용은, 제3 i형층(14c)의 결정화율을 제2 i형층(14b)의 결정화율보다 작게 함으로써 얻어지는 효과에 대해서도 마찬가지로 적합하다.
제1 i형층(14a) 및 제3 i형층(14c)은, 광의 흡수 파장범위가 제2 i형층(14b)보다 좁기 때문에, 효과적인 광 흡수를 하기 위해서는, 제1 i형층(14a) 및 제3 i형층(14c)의 막 두께는, 본 발명의 효과가 발휘되는 범위 내에서 적절히 얇은 것이 좋은데, 예를 들면, 이 두께는 5nm 이상 100nm이하가 바람직하다. 단, 제1 i형층(14a) 및 제3 i형층(14c)의 결정화율이 각각 1 미만인 경우(완전한 아몰퍼스 실리콘의 경우를 포함)에서는， 제1 i형층(14a) 및 제3 i형층(14c)의 막 두께를 점차로 두껍게 하여 광전변환 효율이 급격히 저하해 버리는 막 두께의 상한이 존재하기 때문에, 막 두께는 3nm 이상 12nm 이하가 바람직하다.
또한, 제1 i형층(14a)과 제2 i형층(14b)의 계면에서의 결정화율 변화율이 0.013∼0.24nm-1이다. 이 계면에서의 결정화율 변화율은, 예를 들면, 0.013, 0.015, 0.017, 0.02, 0.03, 0.04, 0.05, 0.06, 0.07, 0.08, 0.09, 0.10, 0.11, 0.12, 0.13, 0.14, 0.15, 0.16, 0.17, 0.18, 0.19, 0.20, 0.21, 0.22, 0.23, 0.24nm-1이다. 이 계면에서의 결정화율 변화율은, 여기에서 예시한 수치의 어느 인접한 두 값 사이의 값 이어도 된다.
제1 i형층(14a)과 제2 i형층(14b)의 계면에서의 결정화율 변화율은, 이하의 방법으로 측정할 수 있다.
(1) 전술한 방법에서 경사 연마된 시료를 스테이지에 설치하고, 이 스테이지를 경사 연마 방향으로 이동시키는 것과 경사 연마면에 프로브 광을 조사해서 라만 산란 스펙트럼을 측정하는 것을 반복하고， 각각의 측정 위치에서의 결정화율을 산출한다.
p형층(13)이 최외측 표면에 나타나는 위치에서는 반도체층에서 유래한 라만 산란 스펙트럼을 얻을 수 있지만, 기판(10)이 최외측 표면에 나타나는 위치에서는 그러한 라만 산란 스펙트럼을 얻을 수 없다. 따라서, 기판(10)과 p형층(13)의 계면에 해당하는 스테이지 위치를 특별히 지정할 수 있다. 이 계면에 해당하는 위치로부터의 스테이지의 이동량과 연마 각도를 이용하면, 측정 위치를 막 두께 방향의 위치로 환산할 수 있다. 이것에 의해, 막 두께방향의 위치와 그 위치에서의 결정 화율의 관계가 얻어지고, 이 관계에 기초하여 도 3에 도시한 바와 같은 막 두께방향의 위치와 그 위치에서의 결정화율의 관계를 나타내는 그래프가 얻어질 수 있다.
또한, 라만 산란 광은 프로브 광의 흡수 깊이에 따른 막 두께의 범위에 대한 정보를 제공하기 때문에, 각 반도체층의 결정화율이 상당히 서로 다른 퇴적 조건에서 적층되어도, 경사 연마 시료에서의 결정화율의 측정값은 연속적인 변화를 나타내게 된다. 또한, 광폐쇄 효과를 개선할 목적으로서 표면에 요철을 갖는 기판을 갖는 광전변환 장치가 시료를 얻기 위해 경가 연마된 경우, 프로브 광이 조사된 좁은 범위 내에도 복수의 층이 최외측 표면에 존재하는 것이 된다. 측정 값은 프로브 광이 조사된 범위 내에 존재하는 복수의 층으로부터 도출된 평균값이라고 생각되지만, 이 경우에도, 막 두께방향의 위치와 그 위치에서의 결정화율과의 관계를 얻을 수 있다.
(2) 다음으로, 도 3에 도시한 바와 같은 막 두께 방향의 위치와 그 위치에서의 결정화율과의 관계를 나타내는 그래프를 이용해서 제1 i형층(14a)과 제2 i형층(14b)의 계면에서의 결정화율 변화율을 구한다. 계면에서의 결정화율 변화율은, (결정화율 변화층에서의 결정화율 변화량 h / 결정화율 변화층의 막 두께 y)에 의해 구할 수 있다. 결정화율 변화층의 시작점 S는, 결정화율이 극소가 되는 점이다. 결정화율 변화층의 종점 E는, 이하의 방법에서 결정한다. (a) 막 두께에 대한 제2 i형층(14b)의 결정화율의 변화가 비교적 완만해진 부분의 측정 값을 제1 i형층(14a) 측에 외삽(extrapolate)하고, 이 외삽 선이 측정 값의 결정화율과 일치하는 최소의 막 두께에서의 결정화율 A를 구한다. (b) 다음으로, 결정화율이 0.8A 가 되는 점을 구하고, 이 점을 결정화율 변화층의 종점 E라고 한다.
제1 i형층(14a)과 제2 i형층(14b)의 계면에서의 결정화율 변화율이 0.013∼0.24nm-1일 경우, 제1 i형층(14a)의 막 두께를 얇게 할 수 있으므로, 광전변환 효율이 향상될 수 있다. 특히, 제1 i형층(14a)의 결정화율이 Ic/Ia=1 미만인 경우(완전한 아몰퍼스 실리콘의 경우를 포함)에서는, 막 두께를 매우 얇게 제어할 필요가 있기 때문에, 계면에 있어서 결정화율이 급격하게 변화하고 있는 것이 바람직하다.
또한, 일반적으로 미결정 실리콘의 i형층은 X선 회절 측정 결과에 기초하여, 셰러(Scherrer)의 식을 이용하여 산출되는 결정 사이즈가 클수록, 220회절선과 111회절선의 강도비((220회절선의 강도)/(111회절선의 강도))가 커질수록(220회절선의 배향성이 높은), 높은 광전변환 특성이 얻어진다고 하는 보고가 많이 이루어져 있다. 본 발명에 따르면, 제2 i형층(14b)에서의 상기 결정 사이즈가 10∼30nm 정도로 비교적 작고 또한 상기 강도비((220회절선의 강도)/(111회절선의 강도))가 3 미만으로 낮은 경우에도, 높은 광전변환 효율을 실현할 수 있다. 따라서, 제1 i형층(14a)은, 결정화율이 제어되는 한, 제2 i형층(14b)의 상기 결정 사이즈의 증대 효과나 상기 강도비((220회절선의 강도)/(111회절선의 강도))의 향상 효과를 갖지 않아도 된다.
2-1-3.n 형층
n형층(15)은, 예를 들면, 수소화 미결정 실리콘 반도체 또는 수소화 아몰퍼스 실리콘 반도체에, 인, 질소, 산소 등의 n도전형이 되는 불순물원자가 도핑된 것 이다. n형층(15)은 광 활성층이 아니기 때문에, 그 막 두께는, 광전변환 기능을 손상하지 않는 범위에서 얇은 쪽이 바람직하다. 따라서 n형층(15)의 막 두께는, 특별히 한정되는 것은 아니지만, 100nm 이하가 바람직하고, 10∼30nm가 보다 바람직하다.
2-2. 광전 변환부의 제작 방법
다음으로, 광전 변환부(11)의 제작 방법에 대해서 설명한다.
광전 변환부(11)는, 기판(10) 위로 p형층(13), 제1 i형층(14a), 제2 i형층(14b), 제3 i형층(14c) 및 n형층(15)을 형성함으로써 형성될 수 있다. 또한, 본 발명을 서브스트레이트형 구조에 적용해 광 입사 측에 p형층이 피착되는 구조를 이용하는 경우에는, 기판(10) 측으로부터 n형층, 제1 i형층(14a), 제2 i형층(14b), 제3 i형층(14c), p형층의 순서로 형성된다. 제3 i형층(14c)은 생략가능하다.
광전 변환부(11)를 구성하는 각 반도체층은, RF로부터 VHF까지의 주파수대를 이용한 플라즈마 CVD법 등을 이용하여 형성할 수 있다. 예를 들면, 평행 평판형의 플라즈마 CVD법을 이용할 경우의 제작 조건은, 주파수가 10∼200MHz 정도, 파워 밀도가 10mW/cm2∼1W/cm2 정도, 챔버 내 압력이 1OO∼2OOOPa 정도, 기판 온도는 실온∼300°C 정도 등이 적절히 이용된다.
플라즈마 CVD법에 의해 광전 변환부(11)의 각 반도체층을 형성할 때에 사용되는 실리콘 함유 가스로서는, SiH4, Si2H6, SiF4, SiH2C12, SiCl4 등의 실리콘 원자를 포함하기만 하면 특별히 한정되지 않지만, 일반적으로 SiH4를 이용할 경우가 많 다. 상기 실리콘 함유 가스와 함께 사용되는 희석 가스로서는, 주로 H2를 이용한다. 여기에서, Ar, He등의 희가스를 소량 혼합해도 좋다.
여기에서, 미결정 실리콘을 형성하기 위해서는, 수소 가스 유량/실리콘 함유 가스 유량으로 정의되는 수소/실리콘 유량비가 중요하다. 예를 들면, 실리콘 함유 가스로서 SiH4를 이용할 경우에는, 미결정 실리콘의 형성시의 수소/실리콘 유량비는, 35∼70 정도가 바람직하다. 또한, 아몰퍼스 실리콘의 형성시의 수소/실리콘 유량비는, 1∼40 정도가 바람직하다.
또한, 미결정 실리콘의 형성 조건은, 그 기초가 되는 층의 결정화율에 크게 영향을 받는다. 즉, 기초가 되는 층의 결정화율이 높을수록 결정화하기 쉽기 때문에, 실리콘 함유 가스와 수소(H2)의 유량비의 적정값은 낮아져, 기초가 되는 층의 결정화율이 낮거나 기초가 되는 층이 완전한 아몰퍼스 실리콘이었던 경우에는 H2에 대한 실리콘 함유 가스의 유량비의 적정값은 높아진다. 이것으로부터, 유량비가 일정한 조건에서 미결정 실리콘을 형성한 경우에도, 먼저 결정화한 미결정 실리콘이 새롭게 기초층으로서의 역할을 다하게 되므로, 막 두께가 두꺼워짐에 따라서 결정화율도 증가하는 경향을 나타낸다.
p 형층(13) 및 n형층(15)의 형성 시에는, 상기 실리콘 함유 가스 및 희석 가스와 함께 도핑 가스를 사용하고, 해당 도핑 가스는 원하는 유형의 도전성 결정 원소를 포함하는 가스이기만 하면 특별히 한정되지는 않는다. 일반적으로, p형 도전 성 결정 원소가 붕소인 경우에는 B2H6가 적절히 이용된다. 일반적으로, n형 도전성 결정 원소가 인인 경우에는 PH3이 적절히 이용된다.
이하, 제1∼제3 i형층(14a∼14c)의 형성 방법을 상세하게 설명한다.
우선, 수소/실리콘 유량비가 비교적 작은 조건에서 제1 i형층(14a)을 형성한다. 이것에 의해, 제1 i형층(14a)의 결정화율이 비교적 작아진다. 제1 i형층(14a) 형성시의 수소/실리콘 유량비는, 예를 들면, 1∼50이며, 구체적으로는 예를 들면, 1, 5, 10, 15, 20, 25, 30, 35, 40, 45, 50이다. 이 수소/실리콘 유량비는, 여기에서 예시한 수치 중 어느 인접한 두 값 사이의 값 이어도 된다. 또한, (제1 i형층(14a) 형성시의 수소 / 실리콘 유량비) / (제2 i형층(14b) 형성시의 수소 / 실리콘 유량비)의 비율은, 예를 들면, 0.1∼0.9이며, 구체적으로는 예를 들면, 0.1, 0.2, 0.3, 0.4, 0.5, 0.6, 0.7, 0.8, 0.9이다. 이 비율은, 여기에서 예시한 수치의 어느 인접한 두 값 사이의 값 이어도 된다. 각층을 형성하는 중에 수소/실리콘 유량비가 변화하는 경우에는, 그 평균값이 그 층의 「수소/실리콘 유량비」이다.
다음으로, 수소/실리콘 유량비가 비교적 큰 조건에서 제1 i형층(14a) 위에 제2 i형층(14b)을 형성한다. 이것에 의해, 제2 i형층(14b)의 결정화율이 비교적 커진다. 제2 i형층(14b) 형성시의 수소/실리콘 유량비는, 예를 들면, 35∼70이며, 구체적으로는 예를 들면, 35, 40, 45, 50, 55, 60, 65, 70이다. 이 수소/실리콘 유량비는, 여기에서 예시한 수치 중 어느 인접한 두 값 사이의 값 이어도 된다.
제2 i형층(14b)은, 그 성막 초기에 있어서 결정화율이 낮은 상태가 되기 쉽다. 이것은, (1)상대적으로 결정화율이 낮은 제1 i형층(14a) 위에 제2 i형층(14b)이 형성되는 것, 및 (2)방전 개시로부터 프로세스 가스의 분해가 시작되어 프로세스 가스 공급과 방전을 위한 전력 공급의 밸런스가 맞은 후에 방전이 안정되기 때문에, 방전 안정까지 일정한 시간이 걸리는 것이 원인이라고 생각된다. 이와 같은 경우, 제1 i형층(14a)과 제2 i형층(14b)의 계면에서의 결정화율 변화율이 작아지므로, 이 결정화율 변화율을 0.013∼0.24nm-1로 설정하는 것이 곤란해진다.
따라서， 제1 i형층(14a) 제2 i형층(14b)의 계면에서의 결정화율 변화율을 높이기 위해서, 본 실시 형태에서는, 제2 i형층(14b)의 성막 초기에 있어서, 수소/실리콘 유량비를 플라즈마 점등 상태인 채로 연속적으로 감소시키는 단계가 제공된다. 이 단계를 행하고 있는 중에는, 수소/실리콘 유량비가 높으므로 결정화율이 급격히 상승하여 그 결과, 제1 i형층(14a)과 제2 i형층(14b)의 계면에서의 결정화율의 변화율을 0.013∼0.24nm-1로 설정할 수 있다.
수소/실리콘 유량비를 높게 하기 위해서는, 수소 가스 유량을 증대시켜도 되고, 실리콘 함유 가스(예: SiH가스) 유량을 감소시켜도 되고, 이것들을 병용해도 된다. 예를 들면, 제2 i형층(14b)의 성막 초기에 있어서의 실리콘 함유 가스 유량을 제2 i형층의 성막 종료시의 가스 유량의 70∼90%로 설정함으로써 수소/실리콘 유량비를 높일 수 있다. 또한, 실리콘 함유 가스 유량을 감소시키는 시간 / 제2 i형층(14b)의 총성막 시간의 비율은, 예를 들면 1/100∼1/6이며, 구체적으로는 예를 들면 1/100, 1/50, 1/25, 1/20, 1/15, 1/10, 1/9, 1/8, 1/7, 1/6이다. 상기비율은, 여기에서 예시한 수치의 어느 인접한 두 값 사이의 값 이어도 된다．
여기에서, 성막 초기에 있어서의 실리콘 함유 가스 유량의 적정값은 성막중의 압력이 높을수록, 성막중 투입된 전력이 클수록 작아지는 경향이 있기 때문에, 이 점도 고려하여 조건 설정을 하는 것이 바람직하다. 또한, 상기 이유에 의해, 실리콘 함유 가스의 유량 변화는 플라즈마의 방전을 도중에 멈추는 일 없이 수행할 필요가 있다. 또한, 제1 i형층(14a)과 제2 i형층(14b)의 계면에 있어서의 결정화율 변화가 급격하게 되어 있고, 제2 i형층(14b)의 막 두께 방향의 결정화율은 일정하거나, 점차로 증가하거나, 점차로 감소하고 있는 것이 바람직하다.
다음으로, 수소/실리콘 유량비가 비교적 작은 조건에서 제2 i형층(14b) 위로 제3 i형층(14c)을 형성한다. 이것에 의해, 제3 i형층(14c)의 결정화율이 비교적 작아진다. 제3 i형층(14c) 형성시의 수소/실리콘 유량비는, 예를 들면, 1∼50이며, 구체적으로는 예를 들면, 1, 5, 10, 15, 20, 25, 30, 35, 40, 45, 50이다. 이 수소/실리콘 유량비는, 여기에서 예시한 수치 중 어느 인접한 두 값 사이의 값 이어도 된다. 다른 표현으로는, (제3 i형층(14c) 형성시의 수소/실리콘 유량비) / (제2 i형층(14b)형성시의 수소/실리콘 유량비)의 비율은, 예를 들면, 0.1∼0.7이며, 구체적으로는 예를 들면, 0.1, 0.2, 0.3, 0.4, 0.5, 0.6, 0.7이다. 이 비율은, 여기에서 예시한 수치 중 임의의 인접한 두 값 사이의 값 이어도 된다．
3. 이면 전극층
이면 전극층(12)은, 도전층이 적어도 1층 이상 있고, 광반사율이 크고 도전 율이 높은 것이 바람직하다. 이것들을 만족하는 재료로서, 가시광 반사율이 높은, 알루미늄, 티탄, 팔라듐 등의 금속 재료나 그 합금이 이용된다. 이면 전극층의 제작 방법은 특별히 한정되지 않지만, 예를 들면, CVD법, 스퍼터링법, 진공증착법, 전자 빔 증착법, 스프레이법, 스크린 인쇄법 등에 의해 상기 광전 변환부(11) 위에 형성된다.
이면 전극층(12)은, 광전 변환부(11)에서 완전히 흡수되지 않은 광을 반사해서 다시 광전 변환부(11)에 되돌아가기 위해서, 광전변환 효율의 향상에 기여한다. 또한, 광전 변환부(11)와 이면 전극층(12) 사이에 투명 도전층을 형성하면, 입사광에 대한 광 폐쇄 향상 효과나 광반사율 향상 효과가 각각 얻어지는 것 외에, 이면 전극층(12)에 포함되는 원소의 광전 변환부(11)로의 확산을 억제할 수 있다.
투명 도전층은 「1.기판」 항에 기재된 투명 도전층과 마찬가지인 재료를 이용하여 마찬가지인 방법으로 형성할 수 있다. 단, 본 발명을 서브스트레이트형 구조에 적용할 경우에는, 상기 이면 전극층(12) 측으로부터 광입사를 행하므로, 상기 이면 전극층은, 표면을 균일하게 덮지 않는 그리드 형상(빗 형상)인 것이 바람직하다.
이상의 구성에 의해, 개방 전압, 단락 전류 밀도가 높고, 형상 인자가 크고 광전변환 효율이 높은 광전변환 장치를 얻을 수 있다.
<실시예들>
이하, 본 발명의 실시예 및 비교예를 설명한다.
(실시예1∼3 및 비교예1, 2)
본 실시예1∼3 및 비교예1, 2에서는, 도 1에 나타내는 슈퍼스트레이트형 광전변환 장치를 아래와 같이 제작했다.
기판(10)으로는, 기판의 표면에 투명 도전막이 형성된 백색 판 글래스(상품명: Asahi-U)을 사용했다. 해당 기판(10) 위로, 플라즈마 CVD법에 의해 p형층(13), 제1 i형층(14a), 제2 i형층(14b), 제3 i형층(14c), n형층(15)의 순서로 퇴적하여 광전 변환부(11)를 형성했다. 각층에 공통인 플라즈마 CVD 조건은, 성막 압력 1000Pa, 플라즈마 주파수 13.56MHz, 투입 전력 100mW/cm2, 기판온도 200°C이다.
p형층(13)의 제작에는 프로세스 가스로서 SiH4, H2, B2H6를 이용하고, 가스 유량비는 H2:SiH4:B2H6=260:1:0.0025으로 설정했다. 또한, 막 두께는 30nm가 되도록 성막 시간을 조정했다.
제1 i형층(14a)의 제작에는 프로세스 가스로서 SiH4, H2를 이용하고, 가스 유량비는 H2:SiH4=35:1이라고 했다. 또한, 막 두께는 10nm가 되도록 성막 시간을 조절했다.
제2 i형층(14b)의 제작에는 프로세스 가스로서 SiH4, H2를 이용했다. 제2 i형층(14b)의 성막 초기에는 가스 유량비를 H2:SiH4=63:1이라고 했다. 또한, 플라즈마 방전 개시(즉, 제2 i형층(14b)의 성막 개시)로부터 x분 경과 후의 가스 유량비 가 H2:SiH4=53:1이 되는 방법으로, 제2 i형층(14b)의 성막 개시 후에 SiH4의 유량을 조금씩 늘렸다. x 분 경과 후, SiH4의 유량은, 일정하게 유지했다. 플라즈마 방전 개시로부터 100분 경과 후에 방전을 종료한다(즉, 제2 i형층(14b)의 성막을 종료). 제2 i형층(14b)의 성막 중에는 방전을 멈추지 않고 가스 유량 제어를 행하였다. 왜냐하면 도중에 방전을 멈추면 유량 제어를 다시 하지 않으면 안되기 때문이다.
실란(silane) 가스 유량 제어 시간(x분간)은, 표 2에 통합했다. 실란 가스 유량 제어 시간 (x분간)은, 비교예1, 실시예1, 실시예2, 실시예3, 비교예2에서 각각 0분간, 2.5분간, 5분간, 15분간, 20분간으로 했다. 비교예1에서는, 가스 유량비(H2:SiH4)을 35:1로부터 53:1로 직접 변화시켰다.
실란 가스 유량 제어 시간(x분간)의 중에는 가스 유량비의 변화가 거의 일정해 지도록 프로세스 가스의 유량을 제어했다. 또한, 제2 i형층(14b)의 총 막 두께는 2000nm이었다.
제3 i형층(14c)의 제작에는 프로세스 가스로서 SiH4, H2를 이용하고, 가스 유량비는 H2:SiH4=35:1이라고 했다. 또한, 막 두께는 10nm로 되도록 성막 시간을 조절했다.
n형층(15)의 제작에는 프로세스 가스로서 SiH4, H2, PH3을 이용하고, 가스 유량비는 H2:SiH4:PH3=200:1:0.003으로 설정했다. 또한, 막 두께는 30nm가 되도록 성막 시간을 조절한다.
이상에 의해, 광전 변환부(11)를 제작할 수 있었다.
해당 광전 변환부(11) 위에, 마그네트론 스퍼터링법에 의해 이면 전극층(12)으로서 막 두께 30nm인 산화 아연층 및 막 두께 500nm인 은층을 이 순서로 2층 퇴적시켜서, 슈퍼스트레이트형 광전변환 장치를 얻었다.
이렇게 하여 얻어진 광전변환 장치에 대해서, AM 1.5(100mW/cm2)인 조사 조건 하에 있어서의 셀 면적 1cm2의 전류-전압 특성을 측정했다. 결과를 표 2에 기재했다.
(실시예4)
제3 i형층(14c)을 갖지 않는 것 이외에는, 모두 실시예2와 마찬가지로 하여 광전변환 장치를 제작했다. 실시예2와 동일한 측정 조건에서 광전변환 효율을 측정했다. 결과를 표 2에 기재했다.
(종래예1)
제1 i형층(14a) 및 제3 i형층(14c)을 갖지 않고, 실란 가스 유량제어를 하지 않도록 한 것 이외에는, 모두 실시예2와 마찬가지 방식으로 광전변환 장치를 제작했다. 실시예2와 동일한 측정 조건에서 광전변환 효율을 측정했다. 결과를 표 2에 기재했다.
또한, 실시예1 내지 4 및 비교예1 및 2에 대해서, 각 광전변환 장치를 저각도 경사 연마에 의해 연마하여 라만 분광 측정 대상이 되는 층을 기판면 내 방향에서, 가능한 면적이 커지도록 노출시켰다. 광전변환 장치를 연마하는 방법을 이하 와 같다. 우선 평균 입경 크기가 0.25μm인 다이아몬드 슬러리를 이용하여 저각도 경사 연마를 한 후, 평균 입경 크기가 0.06μm인 콜로이드 실리카를 이용해서 저각도 경사 연마한다. 그 후, 연마된 표면의 각도를 단차 막 두께계 및 전자현미경(SEM)을 이용하여 측정한 결과, 0.07도이었다.
저각도 경사 연마를 행한 광전변환 장치에 대하여, 트리플 모노크로메이터 라만 분광계(JASCO사, NRS-2100형)를 이용하고, 각 층에 대응하는 위치의 마이크로-라만 산란 측정을 구현하여, 라만 산란 스펙트럼을 얻었다. 측정 조건은, 파워가 약 1OmW인 아르곤 이온 레이저(파장 514.5nm)를 현미경을 이용하여 직경 약 1μm의 스폿에서 조사하고, 노광 시간을 60초로 하여 층에 조사하는 것이다. 얻어낸 라만 스펙트럼에 기초하여, 520cm-1 근방의 피크 높이(Ic)와 480cm-1 근방의 피크 높이(Ia)를 구하고, 평가되는 위치의 결정화율 Ic/Ia를 산출했다.
p형층(13), 제1 i형층(14a), 제2 i형층(14b), 제3 i형층(14c), n형층(15)의 막 두께 방향에서 중앙의 결정화율은, 표 1과 같았다.
결정화율
p형층(13) 5
제1 i형층(14a) 3.7
제2 i형층(14b) 5
제3 i형층(14c) 3.7
n형층(15) 5
또한, 전술한 방법으로, 제1 i형층(14a)과 제2 i형층(14b)의 계면에서의 결정화율 변화율을 구했다. 그 결과를 표 2에 나타낸다. 또한, 결정화율 변화층의 시작점 S에서의 결정화율은 3.5이었다.
실란 가스 유량 제어 시간 x(분) 결정화율 변화층의 막두께 y(nm) 결정화율 변화율(nm-1) 광전변환 효율(%)
비교예1 0 40 0.01 7.8
예1 2.5 30 0.017 8.6
예2 5 10 0.05 9.5
예3 15 5 0.10 9.4
비교예2 20 2 0.25 8.2
예4 5 10 0.05 9.3
비교예1 - - - 8.1
표 2를 참조하면， 제1 i형층(14a)과 제2 i형층(14b)의 계면에서의 결정화율 변화율이 0.017∼0.10nm-1일 경우에 광전변환 효율이 높아진 것을 알게 된다. 또한, 표 2를 참조하면, 이 결정화율 변화율이 0.013∼0.24nm-1일 경우에는 광전변환 효율이 높아지는 것을 알았다. 또한, 이 결정화율 변화율이 0.05∼0.10nm-1인 경우에는, 광전변환 효율이 극도로 높아진 것을 알았다．
또한, 실시예2와 실시예4를 비교하면， 제3 i형층(14c)을 피착함으로써 광전변환 효율이 향상한 것을 알았다．
비교예2에 있어서 높은 광전변환 효율이 얻어지지 않은 이유는, 꼭 분명하지 않지만, 이하와 같다고 추측된다. 비교예2에서는, 실란 가스 유량 제어 시간이 비교적 길기 때문에, 결정화율 변화층의 종점 E 후에, 결정화율 A보다 높은 결정화율을 갖는 층이 형성되어 있었다. 이 층이 광전변환 효율에 악영향을 끼쳤다고 추측된다.

Claims (8)

  1. 제1 도전형 반도체층, 제1 i형 반도체층, 제2 i형 반도체층 및 제2 도전형 반도체층을 적층하여 구성되는 p-i-n형 광전 변환부를 적어도 하나 포함하고,
    제1 i형 반도체층 및 제2 i형 반도체층은, 미결정 실리콘이고,
    제1 i형 반도체층의 결정화율은, 제2 i형 반도체층의 결정화율보다 낮고,
    제2 i형 반도체층은, 제1 i형 반도체층과의 계면에 결정화율 변화층을 포함하고, 결정화율 변화층은 5nm 이상 30nm 이하의 막 두께를 가지며,
    결정화율 변화층에 있어서 막 두께 방향의 결정화율 변화율이 0.017∼0.10nm-1인 것을 특징으로 하는, 광전변환 장치.
  2. 삭제
  3. 제1항에 있어서,
    제2 도전형 반도체층 측의 제2 i형 반도체층 상에 제3 i형 반도체층을 더 포함하고,
    제3 i형 반도체층의 결정화율은 제2 i형 반도체층의 결정화율보다 낮은, 광전변환 장치.
  4. 제1항 또는 제3항에 있어서, 제1 도전형 반도체층은 p형이며, 제2 도전형 반도체층은 n형인 광전변환 장치.
  5. 적어도 하나의 주면이 도전성을 갖는 기판 상에 제1 도전형 반도체층, 제1 i형 반도체층, 제2 i형 반도체층 및 제2 도전형 반도체층을 구비한 광전 변환부를, 플라즈마 CVD법에 의해 적어도 하나 형성하는 단계를 포함하고,
    제1 i형 반도체층 및 제2 i형 반도체층은, 각각 실리콘 함유 가스와 수소 가스의 혼합 가스를 원료 가스로 하여 형성되고,
    (제1 i형 반도체층 형성시의 수소/실리콘 유량비)/(제2 i형 반도체층 형성시의 수소/실리콘 유량비)의 비율은, 0.1~0.9이고,
    제2 i형 반도체층은, 그 성막 초기에 있어서, 수소/실리콘 유량비를 플라즈마 점등 상태인 채로(with plasma remaining on) 연속적으로 감소시키는 단계를 포함하는 방법에 의해 형성되는, 광전변환 장치 제조 방법.
  6. 삭제
  7. 제5항에 있어서, 제2 도전형 반도체층 측의 제2 i형 반도체층 상에 제3 i형 반도체층을 형성하는 단계를 더 포함하는, 광전변환 장치 제조 방법.
  8. 제5항 또는 제7항에 있어서, 제1 도전형 반도체층은 p형이며, 제2 도전형 반도체층은 n형인, 광전변환 장치 제조 방법.
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