KR101070204B1 - 반도체 장치의 제조 방법 및 반도체 표면의 마이크로러프니스 저감 방법 - Google Patents

반도체 장치의 제조 방법 및 반도체 표면의 마이크로러프니스 저감 방법 Download PDF

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자이단호진 고쿠사이카가쿠 신고우자이단
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Abstract

반도체 표면에 광이 닿지 않도록 차광하면서 액에 의한 표면 처리를 실시한다. 본 발명을 반도체 표면의 세정, 에칭, 현상 등의 웨트 프로세스의 표면 처리에 이용하면, 표면 마이크로러프니스의 증대를 저감시킬 수 있다. 이로써, 반도체 디바이스의 전기적 특성이나 수율이 향상된다.
마이크로러프니스, 표면 처리 공정, 웨트 프로세스, 반도체 표면, 표면 러프니스

Description

반도체 장치의 제조 방법 및 반도체 표면의 마이크로러프니스 저감 방법{SEMICONDUCTOR DEVICE MANUFACTURING METHOD AND METHOD FOR REDUCING MICROROUGHNESS OF SEMICONDUCTOR SURFACE}
기술분야
본 발명은 반도체 기판 그리고 반도체 디바이스의 제조 기술에 관한 것이다. 특히, 본 발명은 반도체 표면에 있어서의 마이크로러프니스 (microroughness) 생성을 억제하여 평탄한 반도체 표면을 형성할 수 있는 표면 처치 방법, 그러한 방법을 포함하는 반도체 장치의 제조 방법, 및 그들 방법을 실시하기 위한 장치에 관한 것이다.
배경기술
LSI 나 TFT-LCD 를 이용한 플랫 패널 디스플레이 등으로 대표되는 반도체 디바이스의 고집적화, 고성능화는 멈추지 않고 계속되고 있다. 반도체 표면 또는 절연막/반도체 계면, 전극/반도체 계면의 표면 러프니스나 불필요한 반도체 산화물이 반도체 디바이스의 전기적 특성의 열화, 또는 수율 저하의 원인이 되는 것이 지적되고 있다.
게이트 절연막/반도체 계면의 표면 러프니스의 문제는 비교적 큰 치수의 디바이스 제조에 있어서는 표면화되지 않았으나, 디바이스 치수의 미세화에 수반되는 최근의 게이트 절연막의 박막화에 의해 무시할 수 없게 되었다. 불필요한 산화물의 문제도 동일하다. 이 문제는 게이트 절연막에 실리콘 산화막 이외의 고유 전률 재료가 이용되는 세대가 되어 더욱 심각해진다.
반도체 표면은 물과 산소에 노출되면 산화되는 것이 알려져 있다. 비특허 문헌 1 에 있어서, 모리타 등은 대기 중에 있어서의 실리콘의 산화 과정을 해석하여, 수분을 함유하는 통상적인 대기 중에서는 실온에서 수시간만에 산화가 일어나는데 반해, 수분이 없는 드라이 에어 중에서는 150 시간 이상 경과해도 산화가 일어나지 않는 것을 보고하였다.
이것은 수용액을 이용하는 세정, 에칭, CMP (Chemical Mechanical Polishing) 등의 웨트 (Wet) 프로세스에서는, 산화가 일어나기 쉬운 상황에 있음을 의미하고 있다. 또한, 수용액 중에 있어서의 산화는 액 중의 용존 산소의 영향도 강하게 받는다. 비특허 문헌 1 에서는, 초순수 중의 실리콘의 산화가 수 중의 용존 산소의 영향을 강하게 받는 것, 산소 농도를 저감시키면 산화막의 성장이 잘 일어나지 않는 것을 나타내고 있다.
이러한 점에서, 웨트 프로세스에 있어서의 실리콘의 산화를 억제하기 위해서, 용존 산소 농도를 저감시킨 순수, 또는 산소를 제거한 후에 질소나 수소를 첨가하여 용존시킨 순수를 이용하는 것이 실시되고 있다.
단, 이들 기술을 이용해도 세정이나 에칭, CMP 등의 웨트 프로세스의 분위기가 대기 중이기 때문에, 대기 분위기로부터 액 중에 산소가 용해되어 산화가 일어나는 문제가 있었다. 또, 산소를 제거한 수소 첨가수 중에서도, 약간이지만 실리콘의 산화가 일어나는 문제가 있었다.
표면 거칠음에 대해서는, 용존 산소를 저감시킨 순수 중에서도 실리콘의 용 해가 일어나, 그 용해의 진행과 함께 표면 평탄성이 열화되는 것이 알려져 있다. 실리콘의 용해는 pH 가 높을수록 속도가 증가하여, pH3 이상의 액, 특히 알칼리액 중에서는 러프니스가 발생하여 표면 평탄도의 열화가 현저해진다.
반도체 표면의 세정, 에칭, 연마 등의 웨트 프로세스에 있어서는, 약액의 린스에 이용하는 순수를 비롯하여, 중성에서 알칼리 영역의 용액을 다용하는 점에서 러프니스의 증대가 문제시되고 있었다. 이와 같이, 실리콘의 용해와 함께 러프니스가 증대되는 원인에 대해서는 여전히 충분히 해명되어 있지는 않다.
실리콘의 경우, 종래부터 반도체 디바이스용으로 이용되고 있는 면방위인 100 면에 비해, 110 면이나 551 면의 경우에는 러프니스가 발생하여 표면 평탄도가 열화되기 쉽다. 110 면은 디바이스의 전기 특성이 100 면보다 양호함에도 불구하고, 이러한 제조 기술상의 문제가 실용화의 방해가 되고 있었다.
이와 같은 웨트 프로세스 중에 있어서의 표면 거칠음을 억제하기 위해서는 수용액의 pH 를 낮추거나, 처리 시간을 짧게 하거나, 온도를 저온화하는 등의 방법이 있는데, 세정성이나 에칭성을 어느 정도 희생하지 않으면 안되는 문제가 있어, 러프니스 증대의 기구 해명과, 그에 따른 발본적인 개선 기술이 요망되고 있었다.
[비특허 문헌 1] J. Appl. Phys., Vol. 68, No. 3: pp. 1272-1281, 1990
[특허 문헌 1] 일본 특허 제3083809호
발명의 개시
발명이 해결하고자 하는 과제
본 발명은 반도체 재료의 표면이 액에 노출되는 표면 처리 공정에 있어서, 반도체 표면의 표면 마이크로러프니스의 증대를 저감시킬 수 있는 처리 방법, 처리 장치를 제공하는 것을 목적으로 하는 것이다.
또 본 발명은 반도체 재료의 표면이 액에 노출되는 표면 처리 공정에 있어서, 반도체 표면의 의도하지 않는 산화를 저감시킬 수 있는 처리 방법, 처리 장치를 제공하는 것을 목적으로 하는 것이다.
과제를 해결하기 위한 수단
본 발명자들은 상기 과제를 해결하기 위해서 예의 검토를 거듭한 결과, 놀랍게도 표면 처리의 환경에 있어서 당연히 존재하고 있던 형광등 등의 광이 반도체 표면 러프니스나 표면의 산화에 악영향을 미치는 것을 알아내어 본 발명에 도달하였다.
즉, 본 발명의 요지는 반도체 재료의 표면이 액에 노출되는 표면 처리 공정에 있어서, 반도체 표면에 광이 닿지 않도록 차광하는 것을 특징으로 하는 반도체 장치의 제조 방법, 표면 마이크로러프니스 저감 방법과 그 장치에 있다. 구체적으로 말하면, 광이 닿지 않도록 차광한 처리실 내에서 상기한 표면 처리 공정을 실시하는 것을 특징으로 한다.
여기에서, 특허 문헌 1 에는 반도체 소자가 광에 노출됨으로써 야기되는 금속 도체의 전기 화학적 용해를 방지하는 방법이 제안되어 있다. 반도체 회로 내에 형성된 PN 접합에, 반도체의 밴드 갭 에너지 이상의 에너지를 갖는 광이 조사되면, PN 접합부에 전류가 흐르는 현상, 즉 태양 전지와 동일한 현상이 발생한다. 여기에서, P 와 N 의 각각에 2 개의 금속 도체가 접속하고, 이것이 전해질 용액에 노출되어 있으면, 전기 분해에 필요한 요소가 모두 구비되기 때문에, 애노드 금속 성분의 용해가 일어난다. 따라서, 이와 같은 광에 대한 반도체 재료의 노출을 없애는 것이 제안되어 있다.
특허 문헌 1 은 태양 전지와, 전기 화학적 용해의 관점에서 보면, 매우 논리적으로 이해할 수 있다. 즉, 특허 문헌 1 은 PN 접합부에 대하여 광이 조사된 경우에, 전기 화학적 용해가 발생하는 것을 설명하고 있다. 그러나, 특허 문헌 1 은 반도체 표면의 러프니스의 증가나 표면 산화 등의 문제에 대하여 전혀 시사하고 있지 않다.
한편, 본 발명자들은 반도체 기판 상에 이와 같은 PN 접합이나 금속 도체로 이루어지는 회로가 형성되어 있지 않은 경우 (단순한 P 형 반도체 기판 표면이나 N 형 반도체 기판 표면만) 라도, 광이 조사되면 반도체 표면의 러프니스가 증가된다는 새로운 사실을 처음으로 실험적으로 알아내었다. 특히, 반도체 표면이 물이나 수용액에 의해 표면 처리되는 경우에, 광의 조사에 의해 반도체 표면의 러프니스가 증가하는 것이 판명되었다. 러프니스 증가의 이유는 광에 의해 반도체 표면 내에 국소적으로 산화물이 발생하여, 반도체와 반도체 산화물의 용해 속도차에 의해, 표면의 러프니스가 증대되는 것으로 생각되나, 그 밖의 이유에 의한 것일지도 모른다.
이하, 본 발명의 태양에 대하여 구체적으로 설명한다.
본 발명에 있어서, 반도체 재료로는 반도체 물질이면 특별히 한정되지 않지만, 실리콘, 게르마늄 등의 단일 원소로 이루어지는 반도체 재료, 또는, 갈륨비소, 질화갈륨, 실리콘게르마늄 등의 화합물 반도체를 들 수 있다. 단결정에 한정되지 않고 다결정이나 아몰퍼스의 반도체 재료에 적용할 수 있다.
반도체 집적 회로용으로는 특히 실리콘이 바람직하게 이용된다. 반도체 집적 회로용 실리콘으로는 통상 단결정 실리콘이 이용된다. 실리콘 표면의 결정 면방위로는, (100) 면, (100) 면을 4˚오프 컷한 면, (110) 면, (551) 면, (111) 면 등이 이용된다. (110) 면이나 (551) 면은 종래의 웨트 프로세스에서는 매우 표면 거칠음이 일어나기 쉬웠는데, 본 발명을 이용하면 표면 거칠음을 대폭 억제할 수 있기 때문에 바람직하게 활용할 수 있다.
디스플레이 용도 등의 TFT 나 태양 전지에는, 아몰퍼스나 다결정의 실리콘이 이용되고 있는데, 본 발명은 그것들에도 활용할 수 있다.
본 발명의 표면이 액에 노출되는 표면 처리 공정으로는, 세정, 에칭, 현상, 연마 등의 웨트 프로세스 공정을 들 수 있다. 또한, 개개의 공정에는 약액 처리 공정, 약액을 제거하는 초순수 린스 공정, 건조 공정도 포함된다.
반도체 디바이스의 제조 공정에서는, 기판 표면의 오염이나 불필요한 산화물을 제거하기 위해서 세정이 빈번히 실시되고 있다. 세정 중에서도 반도체 표면이 노출되는 세정 공정, 예를 들어 실리콘 웨이퍼 제조 공정에 있어서의 세정, 게이트 절연막 형성 전의 세정, 실리콘과 금속 배선의 컨택트 형성 전의 세정 등에 본 발명이 적용된다. 그 중에서도, 게이트 절연막이 형성되기 전의 세정에는, 불필요한 산화물이나 표면 마이크로러프니스의 저감이 강하게 요구되고 있어, 본 발명의 적용이 바람직하다.
반도체 표면의 세정에는, 황산/과산화수소수 혼합액 (SPM), 염산 / 과산화수소수 혼합액 (HPM), 암모니아 / 과산화수소수 혼합액 (APM), 불화수소산, 불화수소산 / 과산화수소 혼합액 (FPM), 암모니아수, NaOH 수용액, KOH 수용액, TMAH (테트라메틸암모늄히드록시드) 수용액, 콜린 수용액, 초순수 등, 여러가지 pH 영역의 약액이나 순수가 이용되고, 본 발명에도 적용할 수 있다. 그 중에서도 pH3 이상의 용액에서는, 표면 마이크로러프니스의 열화가 현저해지는데, 본 발명을 이용하면 러프니스가 저감되기 때문에 바람직하다.
또, 실리콘 표면으로부터 산화막을 제거하는 희불화수소산 처리 공정이나, 그 후의 순수 린스 공정에서는, 산화물의 발생을 완전히 억제해야 하기 때문에, 본 발명을 이용하는 것이 바람직하다.
본 발명을 에칭 공정에 이용하는 경우에는, 에칭액으로서 이미 알려져 있는 산이나 알칼리, 또는 그 혼합물을 이용할 수 있다. 구체적으로는, 불화수소산, 버퍼드 불화수소산, 불화수소산/질산 혼합액, 불화수소산/질산/아세트산 혼합액, 불화수소산/질산/인산 혼합액, 불화수소산/과산화수소 혼합액 (FPM) 등의 불화수소산계 수용액, 암모니아수, 암모니아/과산화수소수 혼합액 (APM), NaOH 수용액, KOH 수용액, TMAH (테트라메틸암모늄히드록시드) 수용액, 콜린 수용액, 에틸렌디아민 수용액 등의 알칼리성 수용액, 인산/질산/아세트산, 수산, 질산세륨암모늄 수용액 등을 들 수 있다. 이들 중에서도, 불화수소산계 수용액, 알칼리 용액 중에서는 반도체 표면이 직접 액에 노출되는 케이스가 많기 때문에 본 발명이 바람직하게 이 용된다. 실리콘 웨이퍼를 제조할 때에 이용되는 실리콘 기판의 알칼리에칭 공정에서는, 특히 표면의 거칠음이 격심하여 문제시되고 있기 때문에 본 발명이 바람직하게 이용된다.
본 발명을 현상 공정에 이용하는 경우에는, 현상액으로서 이미 알려져 있는 TMAH 수용액, 콜린 수용액, NaOH 수용액, KOH 수용액 등이 이용된다. 이들 알칼리성 수용액 중에서는 특히 실리콘 등의 반도체의 표면이 용해되기 쉽고, 표면 마이크로러프니스도 증대되기 때문에 본 발명의 적용이 바람직하다.
본 발명은 화학적 기계적 연마 (CMP: Chemical Mechanical Polishing) 등의 연마 공정에 이용할 수도 있다. 특히, 반도체 표면이 액에 노출되는 연마 공정으로는, 반도체 기판 제조시의 최종 연마 공정을 들 수 있다. 연마제로는 이미 알려져 있는 실리카나 세리아, 알루미나계 슬러리를 이용할 수 있고, 특히 콜로이달 실리카를 베이스로 하는 슬러리가 표면 마이크로러프니스를 저감시킬 수 있기 때문에 바람직하다.
표면 처리에 이용되는 초순수나 각종 약액에는, 반도체 표면의 용해나 러프니스 저감을 목적으로 하여 유기 용매나 계면 활성제 등을 첨가하는 경우가 있다. 본 발명은 이들 기술과 조합함으로써, 더욱 표면 마이크로러프니스를 저감시킬 수 있기 때문에 바람직하다. 이와 같은 유기 용매로는 2-프로판올, 에탄올 등의 알코올류, 에틸메틸케톤, 디에틸케톤 등의 케톤류, 폴리옥시에틸렌알킬에테르, 알킬벤젠술폰산 등의 계면 활성제류를 들 수 있다.
표면 처리에 이용되는 초순수나 각종 약액은 대기 성분을 탈기, 또는 필요에 따라, 수소, 질소, 오존, 암모니아, 탄산 가스 등의 용존 가스를 용해시켜도 된다.
본 발명은 약액이나 순수 중에 용존 산소가 함유되어 있어도 적용할 수 있지만, 용존 산소를 저감시키면 산화와 표면 러프니스는 더욱 저감시킬 수 있게 된다. 액 중의 산소 농도는 1ppm 이하, 바람직하게는 10ppb 이하이다.
또, 산소의 재용해를 억제하는 목적으로 수소나 질소를 액에 용해하는 것도 바람직하다.
액 중의 산소 농도 저감과 함께, 표면 처리 공정의 분위기를 질소로 치환하여, 기상 (氣相) 중의 산소 농도를 저감시켜 두면, 액 중에 대한 산소의 재용해를 방해할 수가 있기 때문에 바람직하다.
본 발명은 반도체 표면에 광이 닿지 않는 것을 특징으로 한다. 반도체의 밴드 갭 에너지는 실리콘의 경우 1.1eV 이고, 이 에너지 이상의 광은 파장 1.1㎛ 이하의 광선으로, 적외선의 일부, 가시광선, 자외선 등이 포함된다. 그 중에서도, 반도체 디바이스의 제조 환경 중에 다량으로 존재하는, 형광등이나 LED 램프 등에서 유래하는 가시광선이나 자외선이 실리콘 표면 마이크로러프니스 증대의 원인이 되고 있어 이들을 차광하는 것이 중요해진다. 또한, 대상으로 하는 광은 1.1㎛ 이하로 한정되지 않는다.
차광은 반도체 표면이 광에 노출되지 않도록 표면 처리 장치로부터 광원을 배제하여, 장치 외부로부터 광이 입사될 수 있는 부분을 차광 재료로 덮음으로써 실시된다. 이 경우, 반도체 표면에 광이 닿지 않도록 차광한 어두운 상태에서 액을 이용한 세정, 에칭, 현상 등의 표면 처리를 하는 것이 바람직하다. 이와 같이 어두운 상태에서 처리해도 표면 처리 중의 반도체 표면의 상태를 육안으로 볼 필요는 없다.
본 발명은 광을 차단한 상태에서 반도체의 표면 처리를 하는 것인데, 기판의 유무나 위치 확인, 또는 인 라인 표면 계측, 막 두께 계측 등, 광에 의한 어떠한 계측 수단을 이용하는 경우에는, 비교적 표면 러프니스에 대한 영향이 적은, 반도체의 밴드 갭 에너지 이하의 에너지를 갖는 광을 이용하는 것이 바람직하다. 구체적으로는, 실리콘의 경우에는 파장이 1.2㎛ 이상인 광선으로, 예를 들어 원적외선을 이용할 수 있다. 이와 같은 계측 기술은 세정, 에칭, 현상 등의 공정에서 바람직하게 이용할 수 있다.
또한, 본 발명은 반도체 표면이 액에 노출되어 있는 공정에서 적용된다. 기상 중의 제조 공정이나 보관 공정이라도, 표면에 수분이 흡착되어 있는 경우에는 동일한 일이 일어날 수 있기 때문에, 본 발명을 추가로 이들 공정에도 적용하는 것이 바람직하다. 실온의 대기 중에서는 실리콘 웨이퍼 표면에 수분이 흡착되어 있는 것이 알려져 있다. 특히, 실리콘 표면의 산화물을 에칭에 의해 제거한 후의 공정에서, 반도체 표면에 흡착 수분이 존재할 수 있는 환경하에서는 차광하는 것이 바람직하다.
본 발명을 이용함으로써 반도체 표면의 마이크로러프니스의 저감이 가능해진다. 반도체 디바이스의 게이트 절연막 형성 전에는 특히 원자 오더의 평탄도가 요구되는데, 종래 기술에서는 AFM 에 의해 측정한 중심선 평균 조도 (Ra) 로 0.1㎚ ∼ 0.15㎚ 정도이었다. 본 발명을 이용하면, Ra 로 0.1㎚ 이하의 매우 평탄한 반도체 표면을 실현할 수 있어 반도체 디바이스의 성능이 향상된다.
또한, 표면 마이크로러프니스 저감에 있어서는, 본 발명의 처리에 앞서 고온열 산화나 에피택셜 성장, 수소 어닐 처리 등의 이미 제안되어 있는 평탄화 처리 공정을 실시하면, 보다 더욱 표면 마이크로러프니스를 저감시킬 수 있기 때문에 바람직하다.
발명의 효과
본 발명을 반도체 표면의 세정, 에칭, 현상, 연마 등의 웨트 프로세스에 이용하면, 표면 마이크로러프니스의 증대나 종래에 약간이지만 형성되었던 산화물의 발생을 저감시킬 수 있다. 이로써, 반도체 디바이스의 전기적 특성이나 수율 을 향상시킬 수 있다.
도면의 간단한 설명
도 1 은 본 발명을 적용할 수 있는 세정 공정의 일례를 나타내는 플로우 차트이다.
도 2 는 본 발명을 적용할 수 있는 게이트 산화막 형성 공정을 공정순으로 설명하는 도면이다.
도 3 의 a) 내지 도 3 의 g) 는 게이트 산화막 형성 공정을 공정순으로 설명하는 단면도이다.
도 4 의 (a) 는 본 발명의 실시예 1 에 관련된 표면 처리를 한 경우의 측정 결과를 설명하는 그래프이며, 도 4 의 (b) 는 본 발명을 이용하지 않고 표면 처리를 한 비교예 1 의 경우의 측정 결과를 나타내는 그래프이다.
도 5 의 (a) 는 공기가 포화된 초순수 중에 실리콘 웨이퍼를 침지시킨 경우에 있어서의 본 발명의 실시예 2 및 비교예 2, 비교예 3 의 측정 결과이며, 도 5 의 (b) 는 수소를 첨가한 초순수 중에 실리콘 웨이퍼를 침지한 경우에 있어서의 본 발명의 실시예 3 및 비교예 4, 비교예 5 의 측정 결과를 나타내는 도면이다.
도 6 은 본 발명의 실시예 4, 비교예 6, 실시예 5, 실시예 6 의 AFM 이미지를 나타내는 도면이다.
도 7 은 본 발명의 실시예 18, 비교예 18 의 AFM 이미지를 나타내는 도면이다.
발명을 실시하기 위한 최선의 형태
이하, 본 발명의 표면 처리 방법 그리고 표면 처리 장치에 대해서 도면을 참조하여 설명한다. 본 발명은 그 요지를 벗어나지 않는 한 이하의 형태에 의해 전혀 한정되지 않는다.
(실시형태 1)
실시형태 1 에서는, 반도체 디바이스 제조에 본 발명의 처리 방법이 이용되는 경우의 형태에 대하여 설명한다.
본 발명은 현재 반도체 제조 공정에서 이용되고 있는 세정, 에칭, 현상, 연마 등의 각종 표면 처리 공정에 적용할 수 있고, 이들 표면 처리 공정은 모두 처리실 내에서 실시되고 있다. 본 발명은 이들 표면 처리 공정을 처리실 주위를 차광 재료로 둘러싸 광을 차단한 상태에서 실시하였다. 이 경우, 차광 재료로서, 알루미늄박의 표면을 수지에 의해 피복한 것을 이용하여 처리실 내를 차광하였다.
세정 공정의 예로서 반도체 디바이스의 세정시에 널리 이용되고 있는 RCA 세 정법의 예를 도 1 에 나타낸다. 각 약액 처리 동안에는 물에 의해 기판 표면의 약액을 제거하는, 이른바 린스 처리가 실시되고 있다. 본 발명은 이들 각 약액 세정 공정, 린스 공정에 각각 적용할 수 있다. 특히, 희불화수소산 세정이나 그 후의 린스에서는, 반도체 표면상의 산화막이 제거된 상태로 되어 있기 때문에 본 발명의 적용이 바람직하다.
여기에서는, 본 발명을 DRAM (Dynamic Random Access Memory) 의 제조 등, 반도체 디바이스 제조의 초기 공정으로서 일반적으로 도입되어 있는 열산화 처리, 소위 게이트 산화막 형성의 전처리로서 적용한 예를 사용하여 설명한다. 여기에서는, 본 공정을 DRAM 제조에 적용한 경우에 대하여 설명하는데, 본 공정은 DRAM 제조에 한정되지 않고 다종 다양한 LSI 제조의 공정으로서 사용되고 있다.
도 2 에 게이트 산화막 형성 공정의 예와, 도 3 에 게이트 산화막 형성 공정의 반도체 기판의 처리 단계의 단면도를 나타낸다. 도 3 의 a) 에 나타내는 실리콘 단결정으로 이루어지는 반도체 기판 (1) 을 준비한다. 반도체 기판을 세정한 후 (공정 : 도 2 중의 1), 도 3 의 b) 중의 실리콘 산화막 (2) 및 실리콘 질화막 (3) 을 형성한다. 포토리소그래프 기술에 의해 패턴 형성 후 (공정 : 도 2 중의 2), 도 3 의 c) 중의 필드 산화막 (4) 을 형성한다 (공정 : 도 2 중의 3). 그 후, 도 3 중의 d) 에 나타내는 바와 같이, 실리콘 질화막 (3) 을 에칭하고, HF 계 약액을 사용하여 필드 산화막 (4) 도 에칭 (공정 : 도 2 중의 4) 하여, 게이트 영역에 실리콘 기판 표면을 노출시킨다. 그 후, 도 3 의 e) 중에 나타내는 프리 산화막 (5) 을 형성하여 (공정 : 도 2 중의 5), 도 3 의 f) 에 나타내는 바와 같이 HF 계 약액을 이용하여 형성된 프리 산화막을 에칭 (공정 : 도 2 중의 6) 한다. 그 후, 도 3 중에 나타내는 게이트 절연막 (6) 을 형성한다 (공정 : 도 2 중의 7).
본 발명은 상기 공정 중의 반도체 기판의 세정 (도 2 중의 1), 필드 산화막 에칭에 의한 게이트 영역 산화막의 에칭 (도 2 중의 4), 프리 산화막의 에칭 (도 2 중의 6), 그리고 개개의 에칭 후의 세정 (약액 세정 그리고 물 린스) 공정에 이용할 수 있다.
본 발명을 게이트 절연막 형성 전의 각 공정에 사용함으로써, 형성되는 게이트 절연막과 반도체 기판 계면의 표면 러프니스나 불필요한 산화물의 발생을 억제할 수 있어, 제조되는 반도체 디바이스의 성능 향상이 가능해진다. 게이트 절연막, 실리콘 기판 계면의 평탄성의 개선이, 제조되는 반도체 디바이스의 성능 향상에 크게 공헌한다.
(실시예)
이하에 본 발명의 구체적 태양을 설명하는데, 본 발명은 그 요지를 벗어나지 않는 한 이하의 실시예에 의해 전혀 한정되지 않는다.
<실시예 1 및 비교예 1>
실리콘 웨이퍼를 초순수로 처리할 때의 실리콘 표면의 산화 억제에 대하여, 본 발명의 효과를 검증하였다. 실리콘 웨이퍼는 (CZ 법, n 타입, 저항률 : 0.8Ω㎝ ∼ 1.2Ω㎝, 면방위 : 100) 으로 하여, 미리 황산/과산화수소수로 세정한 후, 희불화수소산 처리 (0.5%, 실온, 1 분간) 에 의해, 표면의 산화막을 제거하고, 그 후, 초순수로 5 분간 린스한 것을 이용하였다.
실험은 클래스 1, 온도 23 도의 클린 룸의 대기 중에서 실시하였다.
실시예 1 은, 알루미늄제의 차광 재료로 광을 차단한 환경 (즉, 처리실의 주위를 차광 재료로 둘러싼 상태) 에서 실시하고, 비교예 1 은 형광등을 조사하여 실시하였다. 형광등은 15W 의 것을 처리조의 바로 위에 배치하였다. 실리콘 표면 부근의 조도는 약 1만㏓ 이었다. 실리콘 웨이퍼는 처리조 내의 액면으로부터 35㎜ 깊이의 위치에, 형광등의 광이 수직으로 닿도록 표면을 위를 향하게 두었다. 처리조 (750cc) 에는 공기 포화된 초순수를 채우고, 추가로 매분 약 1.5L/min 의 유량으로 처리조의 저부로부터 공기 포화된 초순수를 흘려, 처리조를 오버 플로우시켰다. 이와 같은 환경하에서 침지시킨 실리콘 웨이퍼를 일정 시간 경과 후에 건져 올리고, 질소 블로우로 건조시켜 실리콘 표면 상태를 측정하였다.
공기 포화의 초순수 중의 용존 산소 농도는 약 8ppm 이다.
실리콘 표면의 산화 상태는 FTIR-ATR (Attenuated Total Reflection Fourier Transform Infrared) 법을 이용하여, 베벨부를 약 30 도로 컷한 Ge 프리즘에 실리콘 웨이퍼 표면을 밀착시켜 측정하였다. 이 수법에서는 2050㎝-1 ∼ 2150㎝-1 부근에, 산화되어 있지 않은 실리콘인 실리콘 할라이드의 피크가 검출되고, 2250㎝-1 부근에는, 실리콘의 백 본드에 산소가 들어간 실리콘 산화물에서 유래된 피크가 검출된다.
도 4 에 결과를 나타낸다. 비교예 1 의 형광등이 조사된 경우에는 시간의 경과와 함께, 실리콘 할라이드 피크의 강도가 저하되고, 대신에 실리콘 산화물에서 유래된 피크의 강도가 증대된 것을 알 수 있다. 한편, 실시예 1 의 차광 상태에서는, 시간이 경과해도 실리콘 할라이드의 피크는 비교적 유지되고, 실리콘 산화물에서 유래된 피크의 강도도 증대되지 않았다.
이상의 결과로부터, 세정을 비롯한 여러가지 표면 처리 공정에서 다용되고 있는 순수로 통상적인 실리콘 웨이퍼를 처리한 것만으로도, 광이 있는 경우에는 산화가 촉진되는 것을 알 수 있어, 이 산화는 차광에 의해 대폭 개선될 수 있는 것을 알 수 있다.
<실시예 2 및 비교예 2, 비교예 3>
도 5 의 (a) 에서는, 실리콘 웨이퍼를 공기가 포화된 초순수에 1 시간 침지시킨 후의 표면 상태를 광의 강도를 바꾸어 비교하고 있다.
비교예 2 의 조도 10000㏓ 에는 형광등을 이용하고, 비교예 3 의 조도 50000㏓ 에는 할로겐 램프를 이용하였다. 1 시간의 침지 중 초순수는 추가 보급하지 않았다. 이 밖의 조건은 실시예 1 과 동일하게 실시하였다.
실시예 2 의 차광 상태에 비해, 비교예 2 및 비교예 3 에서는, 광의 강도가 강해질수록 산화물에서 유래된 피크 강도가 증대되어, 산화물이 증가한 것을 알 수 있다.
<실시예 3 및 비교예 4, 비교예 5>
도 5 의 (b) 에서는, 용존 산소 농도 1ppb 이하, 1.3ppm-1.5ppm 의 수소를 첨가한 초순수를 이용하여, 실리콘 웨이퍼를 1 시간 침지시킨 후의 표면 상태를 광의 강도를 바꾸어 비교하고 있다.
비교예 4, 비교예 5 의 조명에는 할로겐 램프를 이용하였다. 1 시간의 침지 중, 매분 약 1.5L/min 의 유량으로 처리조의 저부로부터 상기 수소 첨가 초순수를 흘려 처리조를 오버 플로우시켰다. 이 밖의 조건은 실시예 1 과 동일하게 하여 실시하였다.
차광 상태에 있어서, 용존 산소량을 저감시킨 초순수를 이용하면, 산화물의 생성을 더욱 억제할 수 있는 것을 알 수 있다. 또, 이와 같이 수소를 첨가한 초순수를 이용한 경우라도, 비교예 4, 비교예 5 에 나타내는 바와 같이 광의 강도가 강해질수록 약간이지만 산화물에서 유래된 피크 강도가 증대되어 산화물이 증가한 것을 알 수 있다.
<실시예 4 ∼ 실시예 14 및 비교예 6 ∼ 비교예 13>
실리콘 웨이퍼를 암모니아수로 표면 처리한 경우에 있어서의 표면 마이크로러프니스 억제에 대하여 본 발명의 효과를 검증하였다. 실험 조건 그리고 결과를 표 1 에 나타낸다.
실리콘 웨이퍼는 CZ 법으로 만들어진, 면방위 : 100, 110, 551, 111, n 타입 (저항률 : 0.8Ω㎝ ∼ 1.2Ω㎝), p 타입 (저항률 : 8Ω㎝ ∼ 12Ω㎝), n+ 타입 (인 도프 약 1020 원자/㎠) 의 것을 이용하였다. 표 1 의 실험에 앞서, 전처리로서 미리 황산/과산화수소수로 세정한 후, 희불화수소산 처리 (0.5%, 실온, 1 분간) 에 의해 표면의 산화막을 제거하고, 그 후, 초순수로 5 분간 린스한 것을 이용하였다.
실험은 클래스 1, 온도 23 도의 클린 룸의 대기 중에서 실시하였다. 단, 표 중의 표면 처리 조건란에 「질소 분위기하」라고 기재되어 있는 경우에 한해서는 질소 치환된 글러브 박스 중에서 실시하였다.
실시예 4 ∼ 실시예 14 는 광을 차단한 환경에서 실시하고, 비교예 6 ∼ 비교예 13 은 형광등을 조사하여 실시하였다. 처리조 (750cc) 에는 표 1 에 나타내는 암모니아수를 채우고, 실리콘 웨이퍼를 표면 처리하였다. 형광등은 15W 의 것을 처리조의 바로 위에 배치하였다. 실리콘 표면 부근의 조도는 약 1만㏓ 이었다. 실리콘 웨이퍼는 처리조 내의 액면으로부터 35㎜ 깊이의 위치에 형광등의 광이 수직으로 닿도록 표면을 위를 향하게 두었다.
표 중, 「암모니아수」는 반도체 공업용의 29 중량% 수용액을 초순수로 희석하여 0.26 중량% 로 하였다. pH 는 약 11 이었다. 초순수는 산소 농도 1ppb 이하의 것을 이용하였는데, 대기 중에서의 실험인 경우에는 처리 과정에서 대기의 산소가 용해되기 때문에, 용존 산소 농도가 1ppm 이상 용해된 것으로 생각된다. 「암모니아수 (공기 포화)」라고 기재되어 있는 것에 대해서는, 상기 「암모니아수」를 조정한 후에, 보틀 내에 대기와 함께 넣어 기액 (氣液) 이 잘 섞이도록 충분히 교반하여 공기 포화시켰다. 「암모니아수 (수소수 사용·질소 분위기하)」라고 기재되어 있는 것에 대해서는, 분위기를 질소 치환한 글로브 박스 내에서 반도체 공업용 29% 암모니아 수용액 내의 용존 산소를 질소로 치환한 후, 수소 첨가 초순수로 0.26 중량% 가 되도록 희석한 것을 이용하였다. 이 때의 액 중의 용존 산소 농도는 0.1ppm 이하이다.
암모니아수에 실리콘 웨이퍼를 10 분간 침지 처리한 후, 차광된 상태에서 수소 첨가 초순수 (용존 산소 농도 : 1ppb 이하, 수소 농도 : 1.3ppm-1.5ppm) 로 5 분간 린스하여 건져 올리고, 질소 블로우로 건조시켜 실리콘 표면의 마이크로러프니스를 측정하였다.
표면 마이크로러프니스는 AFM (Atomic Force Microscope) 로 측정하였다. 또한, 비교를 위해서 전처리만 실시한 실리콘 웨이퍼의 표면 마이크로러프니스의 값도 초기값으로서 표 중에 기재하였다.
또한, 도 6 에는 실시예 4, 실시예 5, 실시예 6, 비교예 6 의 AFM 이미지가 나타나 있다.
이들 실험 결과로부터 알 수 있듯이, 차광 상태로 함으로써, 실리콘 표면의 면방위나 타입이 어떠한 경우에서도 표면 마이크로러프니스의 증대를 저감시킬 수 있다.
차광 상태의 표면 마이크로러프니스는 질소 분위기하에서 수소 첨가 초순수를 이용하여 용존 산소를 0.1ppm 이하로 저감시킴으로써 (실시예 6, 실시예 12), 더욱 저감되었다.
면방위 중에서는, 특히 (551) 면이 차광에 의해 표면 마이크로러프니스를 매우 낮은 값으로 저감시킬 수 있는 것을 알 수 있다.
Figure 112008077804277-pct00012
<실시예 15 ∼ 실시예 18 및 비교예 14 ∼ 비교예 20>
실리콘 웨이퍼를 초순수로 표면 처리한 경우에 있어서의 표면 마이크로러프니스 억제에 대하여, 본 발명의 효과를 검증하였다. 실험 조건 그리고 결과를 표 2 에 나타낸다.
실시예는 광을 차단한 환경에서 실시하고, 비교예는 형광등 또는 LED 램프 (파장 : 530㎚ 또는 625㎚) 를 조사하여 실시하였다. 실리콘 표면 부근의 조도는 형광등 및 LED 램프시는 약 1만㏓ 로 하였다. 표면 처리액으로서 초순수 (수소 첨가 초순수) 를 이용하고, 처리 시간을 표 중에 나타내는 시간으로 하였다. 수소 첨가 초순수 중에서 표면 처리한 후에는 그대로 건져 올리고, 질소 블로우로 건조시켰다. 이 밖에는 실시예 4 와 동일한 방법으로 표면 처리를 하여 표면 마이크로러프니스를 측정하였다.
표 2 로부터 알 수 있듯이, 차광 상태로 함으로써 실리콘 표면의 면방위나 타입이 어떠한 경우에서도 표면 마이크로러프니스를 저감시킬 수 있다. 광에 의한 악영향은 형광등에서도, 530㎚ 나 625㎚ 의 단파장인 LED 광에서도 동일하였다.
면방위 중에서는, 특히 551 면이 차광에 의해 표면 마이크로러프니스를 대폭 저감시킬 수 있는 것을 알 수 있다. 도 7 에 실시예 18, 비교예 18 의 AFM 이미지를 나타낸다.
또한, 실시예 그리고 비교예에서는, 형광등 조사와 차광의 차이를 알기 쉽게 하기 위해서 장시간의 표면 처리를 실시하였는데, 실제의 처리에 있어서는 10 초 내지 15 분 정도의 단시간에 처리가 이루어진다. 이 경우, 표면 마이크로러프니스의 열화를 보다 저감시킬 수 있다.
Figure 112008077804277-pct00013
<실시예 19 ∼ 실시예 24>
실리콘 웨이퍼를 불화수소산 그리고 버퍼드 불화수소산으로 표면 처리한 경우의 표면 마이크로러프니스에 대하여, 본 발명의 효과를 검증하였다. 실험 조건 그리고 결과를 표 3 에 나타낸다.
표 3 의 실험에 앞서, 미리 황산/과산화수소수로 세정한 후, 초순수로 5 분간 린스한 것을 이용하였다.
실시예는 광을 차단한 환경에서 실시하였다. 표면 처리액으로서 각종 약액을 이용하여 표면 처리 시간을 표 중에 나타내는 시간으로 하였다. 이 밖에는 실시예 4 와 동일한 방법으로 표면 처리를 하였다.
실리콘 웨이퍼를 약액으로 표면 처리한 후에는, 그 후, 차광된 상태에서 수소 첨가 초순수 (용존 산소 농도 : 1ppb 이하, 수소 농도 : 1.3ppm-1.5ppm) 로 5 분간 린스하여 건져 올리고, 질소 블로우로 건조시켜 실리콘 표면의 마이크로러프니스를 측정하였다.
표로부터, 차광 상태에 있어서 특히 불화수소산 처리를 하면 표면의 마이크로러프니스가 저감되었다. (110) 면, (551) 면이 양호한 값을 나타내고 있는 것을 알 수 있다.
Figure 112008077804277-pct00014
<실시예 25 ∼ 실시예 28 및 비교예 21 ∼ 비교예 23>
실리콘 웨이퍼를 표 4 에 나타내는 각종 약액으로 표면 처리한 경우의 표면 마이크로러프니스에 대하여, 본 발명의 효과를 검증하였다. 실험 조건 그리고 결과를 표 4 에 나타낸다.
표 4 의 실험에 앞서 미리 황산/과산화수소수로 세정한 후, 희불화수소산 처리 (0.5%, 실온, 1 분간) 에 의해 표면의 산화막을 제거하고, 그 후, 초순수로 5 분간 린스한 것을 사용하였다.
실시예 25 ∼ 실시예 28 은 광을 차단한 환경에서 실시하고, 비교예 21 ∼ 비교예 23 은 할로겐 램프를 조사하여 실시하였다. 할로겐 램프를 조사한 경우의 실리콘 표면 부근의 조도는 약 10만㏓ 로 하였다. 표면 처리액으로서 각종 약액을 이용하고, 표면 처리 시간을 표 중에 나타내는 시간으로 하였다. 여기에서, APM (1/1/5) 은 암모니아수 (29 중량%) / 과산화수소수 (31 중량%) / 물의 혼합비를 1 / 1 / 5 로 한 세정액이다. 이 밖에는 실시예 4 와 동일한 방법으로 표면 처리를 하였다.
실리콘 웨이퍼를 약액으로 표면 처리한 후에는, 그 후, 차광된 상태에서 수소 첨가 초순수 (용존 산소 농도 : 1ppb 이하, 수소 농도 : 1.3ppm-1.5ppm) 로 5 분간 린스하여 건져 올리고, 질소 블로우로 건조시켜 실리콘 표면의 마이크로러프니스를 측정하였다.
표로부터, 차광 상태에 있어서 각종 약액으로 표면의 마이크로러프니스가 저감된 것을 알 수 있다.
Figure 112008056305247-pct00004
산업상이용가능성
본 발명은 실리콘 웨이퍼의 표면 처리뿐만 아니라, 다른 화합물 반도체 등의 액을 이용한 표면 처리에도 적용할 수 있다.

Claims (20)

  1. 삭제
  2. 미리 정해진 결정 면방위를 갖는 표면을 가짐과 함께, 소정의 밴드 갭 에너지를 구비한 반도체 재료를 준비하고, 상기 반도체 재료의 표면을 액에 노출시킨 상태에서 처리를 실시하는 표면 처리 공정을 갖고, 상기 표면 처리 공정을, 상기 반도체 재료 표면에, 상기 소정의 밴드 갭 에너지 이상의 광이 닿지 않도록 차광한 처리실 내에서 실시하는 것을 특징으로 하는 반도체 표면의 표면 마이크로러프니스 저감 방법.
  3. 제 2 항에 있어서,
    상기 표면 처리 공정은, 세정, 에칭, 및 현상 중 적어도 하나인 것을 특징으로 하는 반도체 표면의 표면 마이크로러프니스 저감 방법.
  4. 삭제
  5. 삭제
  6. 제 2 항에 있어서,
    상기 액 중의 용존 산소 농도가 1ppm 이하인 것을 특징으로 하는 반도체 표면의 표면 마이크로러프니스 저감 방법.
  7. 제 2 항에 있어서,
    상기 액에 수소 및 질소 중 한쪽 또는 양쪽을 용해시킨 것을 특징으로 하는 반도체 표면의 표면 마이크로러프니스 저감 방법.
  8. 제 2 항에 있어서,
    표면 처리 공정의 분위기의 산소 가스 농도를 억제하는 것을 특징으로 하는 반도체 표면의 표면 마이크로러프니스 저감 방법.
  9. 제 2 항에 있어서,
    표면 처리 공정의 분위기의 산소 가스 농도를 억제함과 함께, 상기 분위기 중의 주된 가스종을 불활성 가스로 하는 것을 특징으로 하는 반도체 표면의 표면 마이크로러프니스 저감 방법.
  10. 제 2 항에 있어서,
    상기 표면 처리 공정에 이용되는 액은, pH3 이상인 것을 특징으로 하는 반도체 표면의 표면 마이크로러프니스 저감 방법.
  11. 제 2 항에 있어서,
    상기 표면 처리 공정에 이용되는 액은 불화수소산을 함유하는 것을 특징으로 하는 반도체 표면의 표면 마이크로러프니스 저감 방법.
  12. 제 2 항에 있어서,
    상기 표면 처리 공정에 이용되는 액은 알코올류, 케톤류 및 계면 활성제 중 적어도 1 종류를 함유하는 것을 특징으로 하는 반도체 표면의 표면 마이크로러프니스 저감 방법.
  13. 제 2 항에 있어서,
    상기 표면 처리에 의해 형성되는 반도체 표면의 중심선 평균 조도 (Ra) 는 0.1㎚ 이하인 것을 특징으로 하는 반도체 표면의 표면 마이크로러프니스 저감 방법.
  14. 제 2 항에 있어서,
    상기 반도체 재료가 실리콘인 것을 특징으로 하는 반도체 표면의 표면 마이크로러프니스 저감 방법.
  15. 제 14 항에 있어서,
    상기 액에 노출되는 실리콘의 면방위에, (100) 면, (100) 면을 4˚오프 컷한 면, (110) 면, 및 (551) 면 중 적어도 1 개가 포함되는 것을 특징으로 하는 반도체 표면의 표면 마이크로러프니스 저감 방법.
  16. 제 15 항에 있어서,
    상기 광이 가시광인 것을 특징으로 하는 반도체 표면의 표면 마이크로러프니스 저감 방법.
  17. 삭제
  18. 삭제
  19. 제 2 항에 있어서,
    상기 표면 처리 공정 후, 상기 반도체 재료의 밴드 갭 에너지 이하의 에너지를 갖는 광을 이용하여, 상기 반도체 재료의 표면의 검사 또는 계측을 실시하는 검사 공정을 갖는 것을 특징으로 하는 반도체 표면의 표면 마이크로러프니스 저감 방법.
  20. 삭제
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