KR101056437B1

KR101056437B1 - 플라즈마 표시 장치

Info

Publication number: KR101056437B1
Application number: KR1020090010098A
Authority: KR
Inventors: 양진호; 안형준
Original assignee: 삼성에스디아이 주식회사
Priority date: 2008-06-18
Filing date: 2009-02-09
Publication date: 2011-08-11
Also published as: US20090315811A1; US8259037B2; EP2136351A1; CN101609639B; CN101609639A; KR20090131627A

Abstract

플라즈마 표시 장치에서, 에너지 회수 회로는 에너지 회수 커패시터를 포함하며, 유지 기간에서 에너지 회수 커패시터와 표시 전극 사이에 제1 경로를 형성하여서 표시 전극의 전압을 변경한다. 에너지 회수 커패시터는 동시에 충전되는 복수의 커패시터를 포함하며, 복수의 커패시터 사이에 제2 경로가 형성된다. 제2 경로 상에 형성되는 인덕턴스와 제2 경로 상에 형성되는 커패시턴스의 곱은 제1 경로 상에 형성되는 인덕턴스와 제1 경로 상에 형성되는 커패시턴스의 곱의 2배보다 크다.

PDP, 공진, 인덕터, 에너지 회수 회로, 폐루프

Description

플라즈마 표시 장치{PLASMA DISPLAY DEVICE}

본 발명은 플라즈마 표시 장치에 관한 것이다.

플라즈마 표시 장치는 복수의 표시 전극과 복수의 표시 전극에 의해 정의되는 복수의 방전 셀을 가지는 표시 패널을 포함한다. 예를 들면, 표시 전극은 어드레스 전극, 주사 전극 및 유지 전극을 포함한다. 이러한 플라즈마 표시 장치는 유지 방전을 수행하는 한 쌍의 표시 전극에 고전압과 저전압을 가지는 유지 방전 펄스를 교대로 인가하여, 이들 한 쌍의 표시 전극에 의해 정의되는 방전 셀을 유지 방전시킨다. 앞으로 이러한 셀을 발광 셀이라 한다. 유지 방전이 일어나는 한 쌍의 표시 전극에 의해 용량성 성분(이하, "패널 커패시터"라 함)이 형성되므로, 한 쌍의 표시 전극에 고전압과 저전압을 각각 인가할 때 무효 전력이 발생한다. 전력 효율을 향상시키거나 전력 소모를 줄이기 위해, 일반적인 플라즈마 표시 장치는 이러한 무효 전력을 재사용하는(또는 회수하는) 에너지 회수 회로를 포함할 수 있다.

에너지 회수 회로는 에너지 회수 커패시터 및 패널 커패시터와 에너지 회수 커패시터 사이에 전기적으로 연결된 인덕터를 포함한다. 이러한 에너지 회수 회로는 인덕터와 패널 커패시터 사이의 공진을 발생시키고, 패널 커패시터에서 방전되 는 공진 전류를 에너지 회수 커패시터로 회수하고, 패널 커패시터를 충전시키기 위한 공진 전류를 에너지 회수 커패시터에서 공급한다. 에너지 회수 커패시터의 커패시턴스를 높게 하기 위해 동일한 커패시턴스를 가지는 복수의 커패시터를 병렬로 연결하여 에너지 회수 커패시터로 사용할 수 있다.

그런데, 병렬로 연결된 복수의 커패시터의 커패시턴스 사이에 편차(예를 들면, 커패시턴스, 인덕턴스의 편차)가 존재하거나, 복수의 커패시터에 각각 직렬로 연결되는 기생 인덕턴스 성분(인덕터로 표현될 수 있음) 사이에 편차가 존재할 수도 있다.

복수의 커패시터, 예를 들면 제1 및 제2 커패시터의 커패시턴스 사이에 편차가 존재하면, 제1 커패시터와 인덕터 사이의 공진 주기(즉, 공진 주파수의 역수)와 제2 커패시터와 인덕터 사이의 공진 주기가 달라서, 공진이 종료하는 시점에서 제1 커패시터에 흐르는 전류와 제2 커패시터에 흐르는 전류가 다를 수 있다. 그러면 제1 커패시터와 이에 연결된 기생 인덕턴스 성분, 그리고 제2 커패시터와 이에 연결된 기생 인덕턴스 성분에 의해 형성되는 폐루프를 통해서 다시 공진이 발생하여, 폐루프를 통해서 공진 전류가 흐를 수 있다. 한편, 제1 및 제2 커패시터의 커패시턴스가 동일하더라도, 제1 커패시터에 연결된 기생 인덕턴스 성분과 제2 커패시터에 연결된 기생 인덕턴스 성분의 크기가 다를 수 있다. 이러한 경우에도 기생 인덕턴스 성분의 편차로 인해, 제1 커패시터와 인덕터 사이의 공진 주기와 제2 커패시터와 인덕터 사이의 공진 주기가 달라져서, 폐루프를 통해서 공진이 발생할 수 있다.

공진 시의 공진 주기는 공진 경로 상의 커패시터의 커패시턴스와 인덕터의 크기의 곱의 제곱근에 비례한다. 그런데 에너지 회수 회로에서 제1 및 제2 커패시터의 커패시턴스는 패널 커패시터의 커패시턴스에 비해 크게 설정되어 있으며, 인덕터의 크기도 기생 인덕턴스 성분의 크기보다 크게 설정되어 있다. 따라서, 폐루프에서 제1 및 제2 커패시터와 기생 인덕턴스 성분에 의해 형성되는 공진의 주기는 패널 커패시터와 인덕터에 형성되는 공진의 주기와 유사할 수 있다.

그러면 표시 전극에 고전압 또는 저전압이 공급되는 기간(즉, 유지되는 기간) 동안 폐루프에서의 공진 전류는 최대값을 가질 수 있다. 따라서, 이 기간이 반복되는 동안 큰 공진 전류가 제1 및 제2 커패시터에 반복적으로 공급되어 제1 및 제2 커패시터의 온도가 상승하고, 이에 따라 에너지 회수 회로가 과열되거나 제1 및 제2 커패시터가 파괴될 수도 있다.

본 발명이 이루고자 하는 기술적 과제는 에너지 회수 커패시터를 형성하는 복수의 커패시터 사이의 공진을 줄일 수 있는 플라즈마 표시 장치를 제공하는 것이다.

본 발명의 한 실시예에 따르면, 플라즈마 표시 장치가 표시 전극과 에너지 회수 회로를 포함한다. 에너지 회수 회로는 에너지 회수 커패시터를 포함하며, 유지 기간에서 상기 에너지 회수 커패시터와 상기 표시 전극 사이에 제1 경로를 형성 하여서 상기 표시 전극의 전압을 변경한다. 에너지 회수 커패시터는 동시에 충전되는 복수의 커패시터를 포함한다. 제2 경로가 복수의 커패시터 사이에 형성되고, 제2 경로 상에 형성되는 인덕턴스와 제2 경로 상에 형성되는 커패시턴스의 곱은 제1 경로 상에 형성되는 인덕턴스와 제1 경로 상에 형성되는 커패시턴스의 곱의 2배보다 크다.

본 발명의 다른 실시예에 따르면, 플라즈마 표시 장치가 표시 전극, 제1 및 제2 커패시터, 제1 및 제2 인덕터, 그리고 스위칭 회로를 포함한다. 제1 커패시터는 제1 단자와 접지단에 연결되어 있는 제2 단자를 가지며, 제2 커패시터는 제1 단자와 접지단에 연결되어 있는 제2 단자를 가진다. 제1 인덕터는 제1 단자와 제1 커패시터의 제1 단자에 연결되어 있는 제2 단자를 가지며, 제2 인덕터는 제1 단자와 제2 커패시터의 제1 단자에 연결되어 있는 제2 단자를 가진다. 스위칭 회로는 표시 전극과 제1 및 제2 인덕터의 제1 단자 사이에 연결되어 있으며, 유지 기간에서 제1 인덕터를 거쳐 제1 커패시터를 표시 전극에, 제2 인덕터를 거쳐 제2 커패시터를 표시 전극에 동시에 연결하여 표시 전극의 전압을 변경시킨다.

본 발명의 또 다른 실시예에 따르면, 플라즈마 표시 장치가 플라즈마 표시 패널, 제1 및 제2 인덕터, 제1 및 제2 커패시터를 포함한다. 제1 커패시터는 제1 인덕터를 거쳐 플라즈마 표시 패널에 연결되어 있으며, 제2 커패시터는 제2 인덕터를 거쳐 플라즈마 표시 패널에 연결되어 있다. 제1 커패시터의 제1 단자와 제2 커패시터의 제1 단자는 접지되어 있으며, 제1 커패시터의 제2 단자는 제1 인덕터와 제2 인덕터를 거쳐 제2 커패시터의 제2 단자에 연결되어 있다. 그리고 제1 커패시 터와 제2 커패시터는 동시에 충전된다.

본 발명의 또 다른 실시예에 따르면, 플라즈마 표시 장치가 표시 전극과 이를 구동하는 구동부를 포함하며, 구동부는 제1 내지 제3 스위치, 복수의 커패시터, 그리고 복수의 인덕터를 포함한다. 제1 스위치는 유지 기간에서 제1 전압을 공급하는 제1 전원과 표시 전극 사이에 연결되어 있으며, 제2 스위치는 유지 기간에서 제1 전압보다 낮은 제2 전압을 공급하는 제2 전원과 표시 전극 사이에 연결되어 있다. 복수의 커패시터는 제1 단자가 각각 제3 전원에 연결되어 있으며, 동시에 충전된다. 복수의 인덕터는 각각 복수의 커패시터 중 대응하는 커패시터의 제2 단자에 연결되어 있는 제1 단자를 가진다. 제3 스위치는 복수의 인덕터의 제2 단자와 표시 전극 사이에 연결되어 있다.

본 발명의 또 다른 실시예에 따르면, 플라즈마 표시 장치가 표시 전극과 이를 구동하는 구동부를 포함하며, 구동부는 제1 내지 제4 스위치, 복수의 인덕터, 그리고 복수의 커패시터를 포함한다. 제1 스위치는 유지 기간에서 제1 전압을 공급하는 제1 전원과 표시 전극 사이에 연결되어 있으며, 제2 스위치는 유지 기간에서 제1 전압보다 낮은 제2 전압을 공급하는 제2 전원과 표시 전극 사이에 연결되어 있다. 복수의 커패시터는 제1 단자가 각각 제3 전원에 연결되어 있으며, 동시에 충전된다. 복수의 인덕터는 각각 복수의 커패시터 중 대응하는 커패시터의 제2 단자에 연결되어 있는 제1 단자를 가진다. 제3 스위치는 복수의 인덕터의 제2 단자와 표시 전극 사이에 연결되어 있으며, 제4 스위치는 복수의 인덕터의 제2 단자와 표시 전극 사이에 연결되어 있다.

본 발명의 또 다른 실시예에 따르면, 플라즈마 표시 장치가 표시 전극 및 이를 구동하는 구동부를 포함하며, 구동부는 제1 내지 제4 스위치, 복수의 커패시터, 복수의 제1 인덕터, 그리고 복수의 제2 인덕터를 포함한다. 제1 스위치는 유지 기간에서 제1 전압을 공급하는 제1 전원과 표시 전극 사이에 연결되어 있으며, 제2 스위치는 유지 기간에서 제1 전압보다 낮은 제2 전압을 공급하는 제2 전원과 표시 전극 사이에 연결되어 있다. 복수의 커패시터는 제1 단자가 각각 제3 전원에 연결되어 있으며, 동시에 충전된다. 복수의 제1 인덕터는 각각 복수의 커패시터 중 대응하는 커패시터의 제2 단자에 연결되어 있는 제1 단자를 가지며, 복수의 제2 인덕터는 각각 복수의 커패시터 중 대응하는 커패시터의 제2 단자에 연결되어 있는 제1 단자를 가진다. 제3 스위치는 복수의 제1 인덕터의 제2 단자와 표시 전극 사이에 연결되어 있으며, 제4 스위치는 복수의 제2 인덕터의 제2 단자와 표시 전극 사이에 연결되어 있다.

본 발명의 실시예에 따르면, 인덕터를 사용하여 에너지 회수 커패시터를 형성하는 복수의 커패시터 사이에 직접적인 병렬 연결을 방지할 수 있고, 이에 따라 복수의 커패시터 사이의 편차에 의해 발생할 수 있는 공진 전류의 양을 줄일 수 있다.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상 세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.

명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

도 1은 본 발명의 한 실시예에 따른 플라즈마 표시 장치의 개략적인 블록도이다.

도 1을 참고하면, 플라즈마 표시 장치는 플라즈마 표시 패널(100), 제어부(200), 어드레스 전극 구동부(300), 주사 전극 구동부(400) 및 유지 전극 구동부(500)를 포함한다.

플라즈마 표시 패널(100)은 복수의 표시 전극(Y1-Yn, X1-Xn), 복수의 어드레스 전극(이하, "A 전극"이라 함)(A1-Am) 및 복수의 방전 셀(110)을 포함한다.

복수의 표시 전극(Y1-Yn, X1-Xn)은 복수의 주사 전극(이하, "Y 전극"이라 함)(Y1-Yn) 및 복수의 유지 전극(이하, "X 전극"이라 함)(X1-Xn)을 포함한다. Y 전극(Y1-Yn) 및 X 전극(X1-Xn)은 대략 행 방향으로 뻗어 있으며 서로가 거의 평행하며, A 전극(A1-Am)은 대략 열 방향으로 뻗어 있으며 서로가 거의 평행하다. 이러한 Y 전극(Y1-Yn)과 X 전극(X1-Xn)은 일대일로 대응할 수 있으며, 이와는 달리 하나의 Y 전극(Y1-Yn)에 두 개의 X 전극(X1-Xn)이 대응할 수도 있다. 이때, A 전극(A1-Am), Y 전극(Y1-Yn) 및 X 전극(X1-Xn)에 의해 정의되는 공간에 방전 셀(110)이 형성된다.

이러한 플라즈마 표시 패널(100)의 구조는 한 예이며, 본 발명의 실시예에 따라 플라즈마 표시 패널(100)은 다른 구조를 가질 수도 있다.

제어부(200)는 영상 신호 및 이의 표시를 제어하는 입력 제어 신호를 수신한다. 영상 신호는 각 방전 셀(110)의 휘도 정보를 담고 있으며, 각 방전 셀(110)의 휘도는 정해진 수효의 계조 중 하나로 표현될 수 있다. 입력 제어 신호의 예로는 수직 동기 신호, 수평 동기 신호 등이 있다.

제어부(200)는 영상을 표시하는 한 프레임을 각각의 휘도 가중치를 가지는 복수의 서브필드로 분할하며, 각 서브필드는 어드레스 기간 및 유지 기간을 포함한다. 제어부(200)는 입력 영상 신호 및 입력 제어 신호를 복수의 서브필드에 맞게 처리하여 A 전극 구동 제어 신호(CONT1), Y 전극 구동 제어 신호(CONT2) 및 X 전극 구동 제어 신호(CONT3)를 생성한다. 그리고 제어부(200)는 A 전극 구동 제어 신호(CONT1)를 어드레스 전극 구동부(300)로 출력하고, Y 전극 구동 제어 신호(CONT2)를 주사 전극 구동부(400)로 출력하며, X 전극 구동 제어 신호(CONT3)를 유지 전극 구동부(500)로 출력한다.

제어부(200)는 각 방전 셀에 해당하는 입력 영상 신호를 복수의 서브필드에서 각 방전 셀(110)의 발광/비발광 여부를 나타내는 서브필드 데이터로 바꾸며, A 전극 구동 제어 신호(CONT1)는 이러한 서브필드 데이터를 포함한다. Y 전극 구동 제어 신호(CONT2) 및 X 전극 구동 제어 신호(CONT3)는 각 서브필드의 유지 기간에서의 유지 방전의 횟수 및/또는 동작을 제어하는 유지 방전 제어 신호를 포함한다. 또한, Y 전극 구동 제어 신호(CONT2)는 각 서브필드의 어드레스 기간에서의 주사 동작을 제어하는 주사 제어 신호를 더 포함한다.

주사 전극 구동부(400)는 Y 전극 구동 제어 신호(CONT2)에 따라 어드레스 기간에서 주사 전압을 Y 전극(Y1-Yn)에 차례로 인가한다. 어드레스 전극 구동부(300)는 A 전극 구동 제어 신호(CONT1)에 따라 주사 전압이 인가된 Y 전극에 연결된 복수의 방전 셀(110)에서 발광 셀과 비발광 셀을 구별하기 위한 전압을 A 전극(A1-Am)에 인가한다.

어드레스 기간에서 발광 셀과 비발광 셀이 구별된 후, 주사 전극 구동부(400) 및 유지 전극 구동부(500)는 Y 전극 구동 제어 신호(CONT2) 및 X 전극 구동 제어 신호(CONT3)에 따라 유지 기간에서 각 서브필드의 휘도 가중치에 해당하는 횟수의 유지 방전 펄스를 Y 전극(Y1-Yn)과 X 전극(X1-Xn)에 교대로 인가한다.

도 2는 본 발명의 한 실시예에 따른 플라즈마 표시 장치의 유지 기간에서의 구동 파형을 개략적으로 나타내는 도면이다.

도 2를 참고하면, 유지 방전 펄스는 고전압(Vs)과 저전압(예를 들면, 0V)을 가지는 펄스이며, Y 전극(Y1-Yn)과 X 전극(X1-Xn)에 교대로 인가된다. X 전극(X1-Xn)에 저전압이 인가되는 동안 Y 전극(Y1-Yn)에 고전압(Vs)이 인가되면 고전압(Vs)과 저전압의 차에 의해 방전 셀(110)에서 유지 방전이 일어나고, 이어 Y 전극(Y1- Yn)에 저전압이 인가되고 X 전극(X1-Xn)에 고전압(Vs)이 인가되면 고전압(Vs)과 저전압의 차에 의해 방전 셀(110)에서 다시 유지 방전이 일어날 수 있다. 이러한 동작이 유지 기간에서 반복되어 휘도 가중치에 해당하는 횟수의 유지 방전이 일어난다.

도 3은 본 발명의 한 실시예에 따른 플라즈마 표시 장치의 유지 기간에서의 구동 파형을 개략적으로 나타내는 도면이다.

도 3을 참고하면, X 전극(X1-Xn)에 일정 전압, 예를 들면 0V가 인가된 상태에서 Y 전극(Y1-Yn)에만 고전압(Vs)과 저전압(-Vs)을 가지는 유지 방전 펄스가 인가된다. 이와는 달리 Y 전극(Y1-Yn)에 일정 전압이 인가된 상태에서 X 전극(X1-Xn)에만 고전압(Vs)과 저전압(-Vs)을 가지는 유지 방전 펄스가 인가될 수도 있다. 이때, 고전압(Vs)과 일정 전압 사이의 차 및 일정 전압과 저전압(-Vs) 사이의 차를 도 2의 고전압(Vs)과 저전압(예를 들면 0V)의 차와 근사하게 설정하면, 방전 셀(110)에서 유지 방전이 일어날 수 있다.

그러면 이러한 플라즈마 표시 장치의 유지 기간에서의 구동 파형, 즉 유지 방전 펄스를 생성하는 유지 방전 회로에 대하여 도 4를 참고로 하여 상세히 설명한다.

도 4는 본 발명의 한 실시예에 따른 유지 방전 회로의 개략적인 회로도이다.

도 4를 참고하면, 유지 방전 회로(510)는 전압 유지부(512) 및 에너지 회수부(514)를 포함한다.

유지 방전 회로(510)는 유지 전극 구동부(500)에 포함될 수 있으며, 복수의 X 전극(X1-Xn)의 모두 또는 일부에 공통으로 연결되어 있을 수 있다. 이와는 달리, 유지 방전 회로(510)는 주사 전극 구동부(400)에 포함될 수 있으며, 복수의 Y 전극(Y1-Yn)의 모두 또는 일부에 공통으로 연결되어 있을 수 있다. 도 4에서는 유지 방전 회로(510)가 X 전극에 연결되어 있는 경우를 도시하였으며, 복수의 X 전극(X1-Xn) 중 하나의 X 전극만을 도시하였다. 그리고 X 전극과 Y 전극에 의해 형성되는 용량성 성분을 커패시터(이하, "패널 커패시터"라 함)로 도시하였다.

전압 유지부(512)는 트랜지스터(Xs, Xg)를 포함하고, X 전극에 고전압(Vs) 및 저전압을 각각 인가한다.

에너지 회수부(514)는 트랜지스터(Xr, Xf), 다이오드(Dr, Df), 복수의 상승 인덕터(Lr1, Lr2), 복수의 하강 인덕터(Lf1, Lf2) 및 복수의 커패시터(C1, C2)를 포함하고, X 전극의 전압을 증가시키는 경로 또는 X 전극의 전압을 감소시키는 경로를 형성한다.

트랜지스터(Xs, Xg, Xr, Xf)는 각각 제어 단자, 입력 단자 및 출력 단자를 가지는 스위치이다. 도 4에 도시한 실시예에서는 트랜지스터(Xs, Xg, Xr, Xf)를 n-채널 전계 효과 트랜지스터(field effect transistor, FET)로 도시하였으며, 이 경우 제어 단자, 입력 단자 및 출력 단자는 각각 게이트, 드레인 및 소스에 해당한다. 이러한 트랜지스터(Xs, Xg, Xr, Xf)에는 각각 바디 다이오드(도시하지 않음)가 형성되어 있을 수 있으며, 이 바디 다이오드는 애노드가 트랜지스터(Xs, Xg, Xr, Xf)의 소스에, 캐소드가 트랜지스터(Xs, Xg, Xr, Xf)의 드레인에 연결되어 있다. 트랜지스터(Xs, Xg, Xr, Xf)는 제어부(200)로부터의 X 전극 제어 신호(CONT3)에 따 라 유지 전극 구동부(500)에 의해 인가되는 동작을 제어하는 제어 신호(도시하지 않음)를 게이트를 통해 입력받는다.

트랜지스터(Xs)는 드레인이 고전압(Vs)을 공급하는 전원에 연결되어 있고, 소스가 X 전극에 연결되어 있다. 트랜지스터(Xg)는 드레인이 X 전극에 연결되어 있고, 소스가 저전압을 공급하는 전원, 예를 들면 접지단에 연결되어 있다.

트랜지스터(Xr)는 소스가 X 전극에 연결되어 있고, 드레인이 다이오드(Dr)의 캐소드에 연결되어 있다. 트랜지스터(Xf)는 드레인이 X 전극에 연결되어 있고, 소스가 다이오드(Df)의 애노드에 연결되어 있다. 다른 실시예에서는, 트랜지스터(Xr)와 다이오드(Dr)의 직렬 연결 순서 및 트랜지스터(Xf)와 다이오드(Df)의 직렬 연결 순서는 바뀔 수도 있다. 예를 들면, 다이오드(Dr)의 캐소드가 X 전극에 연결되고 트랜지스터(Xr)의 소스가 다이오드(Dr)의 애노드에 연결될 수 있으며, 다이오드(Df)의 애노드가 X 전극에 연결되고, 트랜지스터(Xf)의 드레인이 다이오드(Df)의 캐소드에 연결될 수 있다.

이러한 트랜지스터(Xr)와 다이오드(Dr)는 패널 커패시터를 충전, 즉 X 전극의 전압을 증가시키는 전류 경로를 형성하며, 트랜지스터(Xf)와 다이오드(Df)는 패널 커패시터를 방전, 즉 X 전극의 전압을 감소시키는 전류 경로를 형성한다. 즉, 트랜지스터(Xr, Xf)와 다이오드(Dr, Df)는 X 전극의 전압을 증가 또는 감소시키는 적어도 하나의 스위칭 회로를 형성한다. 다이오드(Dr, Df)는 각각 트랜지스터(Xr, Xf)의 바디 다이오드로 인해 형성될 수 있는 역방향의 전류 경로를 차단한다. 다른 실시예에서, 트랜지스터(Xr, Xf)에서 소스에서 드레인 방향으로 전류 경로가 형성 되지 않는다면 다이오드(Dr, Df)는 제거될 수도 있다.

복수의 커패시터(C1, C2)는 에너지 회수 커패시터를 형성하며, 도 4에서는 설명의 편의상 2개의 커패시터를 도시하였지만, 3개 이상의 커패시터가 에너지 회수 커패시터를 형성할 수도 있다. 복수의 커패시터(C1, C2)의 한 단자는 소정의 전원, 예를 들면 저전압을 공급하는 전원, 즉 접지단에 연결되어 있다. 이 경우, 복수의 커패시터(C1, C2)는 고전압(Vs)과 저전압 사이의 전압, 예를 들면 고전압(Vs)과 저전압의 차의 절반에 근사한 전압을 저장하고 있을 수 있다.

상승 인덕터(Lr1, Lr2)는 한 단자가 다이오드(Dr)의 애노드에 연결되어 있으며, 상승 인덕터(Lr1)의 다른 단자는 커패시터(C1)의 다른 단자에 연결되어 있고, 상승 인덕터(Lr2)의 다른 단자는 커패시터(C2)의 다른 단자에 연결되어 있다. 하강 인덕터(Lf1, Lf2)는 한 단자가 다이오드(Df)의 캐소드에 연결되어 있으며, 하강 인덕터(Lf1)의 다른 단자는 커패시터(C1)의 다른 단자에 연결되어 있고, 하강 인덕터(Lf2)의 다른 단자는 커패시터(C2)의 다른 단자에 연결되어 있다.

그러면 이러한 유지 방전 회로(510)의 동작에 대하여 도 5 내지 도 9를 참고로 하여 상세하게 설명한다.

도 5는 본 발명의 한 실시예에 따른 유지 방전 회로(510)의 신호 타이밍의 개략적인 도면이며, 도 6 내지 도 9는 도 5에 도시한 각 기간에서의 유지 방전 회로(510)의 전류 경로를 나타내는 도면이다.

도 5에서는 트랜지스터(Xs, Xg, Xr, Xf)의 턴온/턴오프 상태를 나타내기 위해 트랜지스터(Xs, Xg, Xr, Xf)의 게이트에 인가되는 제어 신호의 전압을 도시하였 으며, 제어 신호의 전압이 하이 레벨인 경우에 트랜지스터(Xs, Xg, Xr, Xf)는 턴온되고 제어 신호의 전압이 로우 레벨인 경우에 트랜지스터(Xs, Xg, Xr, Xf)는 턴오프된다.

도 5 및 도 6을 참고하면, 상승 기간(T1)에서 트랜지스터(Xs, Xf)가 턴오프된 상태에서 트랜지스터(Xg)가 턴오프되고 트랜지스터(Xr)가 턴온된다. 이에 따라 커패시터(C1), 상승 인덕터(Lr1), 다이오드(Dr), 트랜지스터(Xr) 및 X 전극으로의 전류 경로(610)에서 상승 인덕터(Lr1)과 패널 커패시터 사이에 공진이 발생하고, 커패시터(C2), 상승 인덕터(Lr2), 다이오드(Dr), 트랜지스터(Xr) 및 X 전극으로의 전류 경로(620)에서 상승 인덕터(Lr2)과 패널 커패시터 사이에 공진이 발생한다. 상승 기간(T1) 동안 이들 공진에 의해 X 전극의 전압(Vx)이 서서히 올라간다. 또한, 전류 경로(610, 620)에 의해 커패시터(C1, C2)는 동시에 방전된다.

X 전극의 전압(Vx)이 고전압(Vs)의 근처까지 올라가면, 도 5에 나타낸 바와 같이 트랜지스터(Xs)가 턴온되어 고전압 유지 기간(T2)이 시작된다. 고전압 유지 기간(T2) 동안 도 7에 도시한 전류 경로(710)를 통해 고전압(Vs)이 X 전극에 인가되어 X 전극의 전압(Vx)이 고전압(Vs)으로 유지된다. 이 기간(T2)의 시작 시점 또는 이 기간(T2)이 진행하는 중에 트랜지스터(Xr)는 턴오프될 수 있다.

이어 도 5에 나타낸 바와 같이 트랜지스터(Xs)가 턴오프되고 트랜지스터(Xf)가 턴온되어 하강 기간(T3)이 시작된다. 이에 따라 도 8에 나타낸 바와 같이 X 전극, 트랜지스터(Xf), 다이오드(Df), 하강 인덕터(Lf1) 및 커패시터(C1)로의 전류 경로(810)에서 하강 인덕터(Lf1)과 패널 커패시터 사이에 공진이 발생하고, X 전 극, 트랜지스터(Xf), 다이오드(Df), 하강 인덕터(Lf2) 및 커패시터(C2)로의 전류 경로(820)에서 하강 인덕터(Lf2)과 패널 커패시터 사이에 공진이 발생한다. 하강 기간(T3) 동안 이들 공진에 의해 X 전극의 전압(Vx)이 서서히 내려간다. 또한, 전류 경로(810, 820)에 의해 커패시터(C1, C2)는 동시에 충전된다.

X 전극의 전압(Vx)이 저전압의 근처까지 내려가면, 도 5에 나타낸 바와 같이 트랜지스터(Xg)가 턴온되어 저전압 유지 기간(T4)이 시작된다. 저전압 유지 기간(T4) 동안 도 9에 도시한 전류 경로(910)를 통해 저전압이 X 전극에 인가되어 X 전극의 전압(Vx)이 저전압으로 유지된다. 이 기간(T4)의 시작 시점 또는 이 기간(T4)이 진행하는 중에 트랜지스터(Xf)는 턴오프될 수 있다.

이러한 동작(T1-T4)이 반복되어 X 전극에 고전압(Vs)과 저전압이 교대로 인가될 수 있다. 그리고 주사 전극 구동부(400)는 고전압 유지 기간(T2) 동안 Y 전극에 저전압을 인가하고, 저전압 유지 기간(T4) 동안 Y 전극에 고전압(Vs)을 인가할 수 있다.

한편, 두 커패시터(C1, C2)의 커패시턴스 사이에 편차가 있거나 두 커패시터(C1, C2)에 각각 연결된 기생 인덕턴스 성분 사이에 편차가 있으면, 전류 경로(610)에서의 공진 주기와 전류 경로(620)에서의 공진 주기에 차이가 있을 수 있다. 상승 기간(T1)에서 X 전극으로 공급되는 전류는 두 커패시터(C1, C2)로부터 공급되는 전류의 합에 해당하지만, 상승 기간(T1) 종료 시점에서 X 전극으로 공급되는 전류가 0A에 근사할지라도 전류의 합은 커패시터(C1)에 흐르는 전류(예를 들면 양의 전류)와 커패시터(C2)에 흐르는 전류(예를 들면, 음의 전류)를 포함할 수 있 다. 그러면 고전압 유지 기간(T2)에서 패널 커패시터와 상승 인덕터(Lr1, Lr2) 사이의 공진이 종료하여도, 커패시터(C1), 상승 인덕터(Lr1, Lr2), 커패시터(C2)의 폐루프를 통하여 공진 경로가 형성될 수 있다.

한편, 유지 방전 회로(510)에서 커패시터(C1, C2)는 일정한 전압을 공급하는 역할을 할 때 패널 커패시터의 커패시턴스를 무시할 수 있을 정도로, 커패시터(C1, C2)의 커패시턴스는 충분히 크게 설정된다. 그러면, 상승 기간(T1)의 전류 경로(610, 620)에서 공진을 형성하는 용량성 성분은 패널 커패시터의 커패시턴스에 의해 결정되지만, 폐루프에서 공진을 형성하는 용량성 성분은 커패시터(C1, C2)의 커패시턴스에 의해 결정된다. 수학식 1처럼 공진 경로에서 공진 주기(T)는 공진 경로를 형성하는 커패시터의 커패시턴스(C)와 인덕터의 인덕턴스(L)의 곱의 제곱근에 비례하므로, 폐루프에서의 공진 주기가 상승 기간(T1)의 전류 경로(610, 620)에서의 공진 주기보다 훨씬 길어진다.

어떤 실시예에서는, 폐루프에서의 수학식 1의 LC 값은 상승 공진 경로, 예를 들면 전류 경로(610, 620)에서의 수학식 1의 LC 값의 두 배 이상이다. 폐루프에서의 LC 값은 폐루프에 형성된 인덕턴스와 커패시턴스의 곱이고, 상승 공진 경로에서의 LC 값은 상승 공진 경로에 형성된 인덕턴스와 커패시턴스의 곱이다. 예를 들면, 커패시터(C1, C2)에 각각 형성되는 기생 인덕턴스 성분의 크기는 인덕터(Lr1, Lr2) 의 크기에 비해 무시할 수 있도록 작을 때, 수학식 1의 LC 값은 폐루프 대해서는 (Lr1+Lr2)*C1*C2/(C1+C2)로 표현될 수 있으며, 상승 공진 경로에 대해서는 [(Lr1*Lr2)/(Lr1+Lr2)]*Cp로 표현될 수 있다. 여기서, Cp는 패널 커패시터의 커패시턴스이다. 두 인덕턴스(Lr1, Lr2)가 대략 같고, 두 커패시턴스(C1, C2)가 대략 같다고 가정하면, 폐루프의 LC 값은 Lr1*C1으로 표현될 수 있으며, 상승 공진 경로의 LC 값은 Lr1*Cp/2로 표현될 수 있다. 커패시턴스(C1)가 패널 커패시턴스(Cp)보다 크므로, 결국 폐루프의 LC 값은 상승 공진 경로의 LC 값보다 두 배 이상 크다.

어떤 실시예에서, 패널 커패시터의 커패시턴스를 100nF으로, 커패시터(C1, C2)의 커패시턴스를 각각 2.2uF으로, 인덕터(Lr1, Lr2)의 인덕턴스를 각각 0.6uH으로 가정한다. 이 경우, 상승 기간(T1)에서 각 전류 경로(610, 620)에서의 공진 주기(T)는 대략 1us로 되고, 커패시터(C1), 상승 인덕터(Lr1, Lr2), 커패시터(C2)의 폐루프에서의 공진 주기(T)는 대략 5us로 된다.

이와 같이, 폐루프에서의[즉, 고전압 유지 기간(T2)에서의] 공진 주기(T)가 상승 기간(T1)의 공진 주기(T)에 비해서 길기 때문에, 고전압 유지 기간(T2) 동안 공진 전류가 최대값에 도달하지 않는다. 따라서, 폐루프를 통해 공진이 발생하여도 충분히 작은 크기의 공진 전류가 흐르기 때문에, 커패시터(C1, C2)의 온도 상승을 방지할 수 있다.

또한, 하강 기간(T3) 종료 시점에서 커패시터(C1), 하강 인덕터(Lf1, Lf2), 커패시터(C2)의 폐루프를 통하여 공진 경로가 형성될 수 있지만, 페루프에서의 공진 주기가 길기 때문에, 커패시터(C1, C2)의 온도 상승을 방지할 수 있다.

한편, 도 4의 유지 방전 회로에서는 도 2에 도시한 유지 방전 펄스를 생성하기 위해서 고전압을 Vs 전압으로, 저전압을 0V로 설정하였지만, 다른 실시예에서는 도 3에 도시한 유지 방전 펄스를 생성하기 위해 고전압을 Vs 전압으로, 저전압을 -Vs 전압으로 설정할 수도 있다.

다음, 본 발명의 다른 실시예에 따른 유지 방전 회로에 대하여 도 10 내지 도 12를 참고로 하여 상세하게 설명한다.

도 10 내지 도 12는 각각 본 발명의 다른 실시예에 따른 유지 방전 회로의 개략적인 회로도이다.

도 10을 참고하면, 본 발명의 다른 실시예에 따른 유지 방전 회로(510a)에서는 상승 인덕터(예를 들면, 도 4의 Lr1/Lr2)와 하강 인덕터(예를 들면, 도 4의 Lf1/Lf2)가 단일 인덕터(L1/L2)로 통합될 수 있다. 즉, 인덕터(L1/L2)의 한 단자는 다이오드(Dr)의 애노드와 다이오드(Df)의 캐소드에 공통으로 연결되어 있으며, 커패시터(C1, C2)의 한 단자는 접지단에 연결되어 있다. 인덕터(L1)의 다른 단자는 커패시터(C1)의 다른 단자에 연결되어 있으며, 인덕터(L2)의 다른 단자는 커패시터(C2)의 다른 단자에 연결되어 있다. 따라서, 도 10에 도시한 것처럼 인덕터(L1, L2)를 통하여 상승 기간(T1)에서의 전류 경로와 하강 기간(T3)에서의 전류 경로가 모두 형성될 수 있다.

도 11을 참고하면, 본 발명의 또 다른 실시예에 따른 유지 방전 회로(510b)에서는 복수의 커패시터(C1, C2)의 다른 단자들 사이에 저항(R1)이 연결되어 있을 수 있다. 그러면 고전압 유지 기간(T2)에서 커패시터(C1, C2)에 의해 공진 경로가 형성되어도, 이 공진 경로는 저항(R1) 및 상승 인덕터(Lr1, Lr2)가 커패시터(C1, C2) 사이에 병렬로 연결된 병렬 공진 회로에서 형성된다. 마찬가지로, 저전압 유지 기간(T4)에서 커패시터(C1, C2)에 의해 공진 경로가 형성되어도, 이 공진 경로는 저항(R1) 및 하강 인덕터(Lf1, Lf2)가 커패시터(C1, C2) 사이에 병렬로 연결된 병렬 공진 회로에서 형성된다. 병렬 공진 회로에 의해 공진 전류가 분산되므로, 고전압 유지 기간(T2) 및 저전압 유지 기간(T4)에서 커패시터(C1, C2)로 흐르는 공진 전류의 양을 줄일 수 있다.

도 12를 참고하면, 본 발명의 또 다른 실시예에 따른 유지 방전 회로(510c)에서는 상승 인덕터(예를 들면, 도 4의 Lr1/Lr2)와 하강 인덕터(예를 들면, 도 4의 Lf1/Lf2)가 단일 인덕터(L1/L2)로 통합되고, 복수의 커패시터(C1, C2)의 다른 단자들 사이에 저항(R2)이 연결되어 있을 수 있다. 그러면 고전압 유지 기간(T2)에서 커패시터(C1, C2)에 의해 공진 경로가 형성되어도, 이 공진 경로는 저항(R2) 및 인덕터(L1, L2)가 커패시터(C1, C2) 사이에 병렬로 연결된 병렬 공진 회로에서 형성된다. 마찬가지로, 저전압 유지 기간(T4)에서 커패시터(C1, C2)에 의해 공진 경로가 형성되어도, 이 공진 경로는 저항(R2) 및 인덕터(L1, L2)가 커패시터(C1, C2) 사이에 병렬로 연결된 병렬 공진 회로에서 형성된다. 병렬 공진 회로에 의해 공진 전류가 분산되므로, 고전압 유지 기간(T2) 및 저전압 유지 기간(T4)에서 커패시터(C1, C2)로 흐르는 공진 전류의 양을 줄일 수 있다.

이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

도 2 및 도 3은 각각 본 발명의 한 실시예에 따른 플라즈마 표시 장치의 유지 기간에서의 구동 파형을 개략적으로 나타내는 도면이다.

도 5는 본 발명의 한 실시예에 따른 유지 방전 회로의 신호 타이밍을 개략적으로 나타내는 도면이다.

도 6 내지 도 9는 도 5에 도시한 각 기간에서의 유지 방전 회로의 전류 경로를 개략적으로 나타내는 도면이다.

Claims

표시 전극, 그리고

에너지 회수 커패시터를 포함하며, 유지 기간에서 상기 에너지 회수 커패시터와 상기 표시 전극 사이에 제1 경로를 형성하여서 상기 표시 전극의 전압을 변경하는 에너지 회수 회로

를 포함하며,

상기 에너지 회수 커패시터는 동시에 충전되는 복수의 커패시터를 포함하며,

상기 복수의 커패시터 사이에 제2 경로가 형성되고,

상기 제2 경로 상에 형성되는 인덕턴스와 상기 제2 경로 상에 형성되는 커패시턴스의 곱은 상기 제1 경로 상에 형성되는 인덕턴스와 상기 제1 경로 상에 형성되는 커패시턴스의 곱의 2배보다 큰

를 포함하는 플라즈마 표시 장치.
제1항에 있어서,

상기 에너지 회수 회로는 복수의 인덕터를 더 포함하며,

각 인덕터는 상기 복수의 커패시터 중 대응하는 커패시터의 한 단자에 연결되어 있는 한 단자를 가지며,

상기 제2 경로는 상기 복수의 커패시터와 상기 복수의 인덕터를 포함하는

플라즈마 표시 장치.
제2항에 있어서,

상기 복수의 커패시터 각각의 다른 단자는 접지단에 연결되어 있는 플라즈마 표시 장치.
표시 전극,

제1 단자와 접지단에 연결되어 있는 제2 단자를 가지는 제1 커패시터,

제1 단자와 접지단에 연결되어 있는 제2 단자를 가지는 제2 커패시터,

제1 단자와 상기 제1 커패시터의 제1 단자에 연결되어 있는 제2 단자를 가지는 제1 인덕터,

제1 단자와 상기 제2 커패시터의 제1 단자에 연결되어 있는 제2 단자를 가지는 제2 인덕터, 그리고

상기 표시 전극과 상기 제1 및 제2 인덕터의 제1 단자 사이에 연결되어 있으며, 유지 기간에서 상기 제1 인덕터를 거쳐 상기 제1 커패시터를 상기 표시 전극에, 상기 제2 인덕터를 거쳐 상기 제2 커패시터를 상기 표시 전극에 동시에 연결하여 상기 표시 전극의 전압을 변경시키는 제1 스위칭 회로

를 포함하는 플라즈마 표시 장치.
제4항에 있어서,

상기 제1 스위칭 회로는,

상기 제1 커패시터에서 상기 제1 인덕터를 거쳐 상기 표시 전극으로 제1 전류 경로를 형성하고 상기 제2 커패시터에서 상기 제2 인덕터를 거쳐 상기 표시 전극으로 제2 전류 경로를 형성하여서 상기 표시 전극의 전압을 증가시키고,

상기 표시 전극에서 상기 제1 인덕터를 거쳐 상기 제1 커패시터로 제3 전류 경로를 형성하고 상기 표시 전극에서 상기 제2 인덕터를 거쳐 상기 제2 커패시터로 제4 전류 경로를 형성하여서 상기 표시 전극의 전압을 감소시키는

플라즈마 표시 장치.
제5항에 있어서,

상기 제1 스위칭 회로는,

상기 표시 전극의 전압을 증가시킬 때 상기 제1 전류 경로와 상기 제2 전류 경로를 동시에 형성하고,

상기 표시 전극의 전압을 감소시킬 때 상기 제3 전류 경로와 상기 제4 전류 경로를 동시에 형성하는

플라즈마 표시 장치.
제4항에 있어서,

제1 단자와 상기 제1 커패시터의 제1 단자에 연결되어 있는 제2 단자를 가지는 제3 인덕터,

제1 단자와 상기 제2 커패시터의 제1 단자에 연결되어 있는 제2 단자를 가지는 제4 인덕터, 그리고

상기 표시 전극과 상기 제3 및 제4 인덕터의 제1 단자 사이에 연결되어 있으며, 상기 유지 기간에서 상기 제3 인덕터를 거쳐 상기 제1 커패시터를 상기 표시 전극에, 상기 제4 인덕터를 거쳐 상기 제2 커패시터를 상기 표시 전극에 동시에 연결하여 상기 표시 전극의 전압을 변경시키는 제2 스위칭 회로

를 더 포함하는 플라즈마 표시 장치.
제7항에 있어서,

상기 제1 스위칭 회로는 상기 표시 전극의 전압을 증가시킬 때 제1 전류 경로와 제2 전류 경로를 동시에 형성하고,

상기 제2 스위칭 회로는 상기 표시 전극의 전압을 감소시킬 때 제3 전류 경로와 제4 전류 경로를 동시에 형성하는

플라즈마 표시 장치.
플라즈마 표시 패널,

제1 인덕터,

제2 인덕터,

상기 제1 인덕터를 거쳐 상기 플라즈마 표시 패널에 연결되어 있는 제1 커패시터, 그리고

상기 제2 인덕터를 거쳐 상기 플라즈마 표시 패널에 연결되어 있는 제2 커패시터

를 포함하며,

상기 제1 커패시터의 제1 단자와 상기 제2 커패시터의 제1 단자는 접지되어 있으며,

상기 제1 커패시터의 제2 단자는 상기 제1 인덕터와 상기 제2 인덕터를 거쳐 상기 제2 커패시터의 제2 단자에 연결되어 있고,

상기 제1 커패시터와 상기 제2 커패시터는 동시에 충전되는

플라즈마 표시 장치.
표시 전극과 상기 표시 전극을 구동하는 구동부를 포함하는 플라즈마 표시 장치에 있어서,

상기 구동부는,

유지 기간에서 제1 전압을 공급하는 제1 전원과 상기 표시 전극 사이에 연결되어 있는 제1 스위치,

상기 유지 기간에서 제1 전압보다 낮은 제2 전압을 공급하는 제2 전원과 상기 표시 전극 사이에 연결되어 있는 제2 스위치,

제1 단자가 각각 제3 전원에 연결되어 있으며, 동시에 충전되는 복수의 커패시터,

각각 상기 복수의 커패시터 중 대응하는 커패시터의 제2 단자에 연결되어 있는 제1 단자를 가지는 복수의 인덕터, 그리고

상기 복수의 인덕터의 제2 단자와 상기 표시 전극 사이에 연결되어 있는 제3 스위치

를 포함하는 플라즈마 표시 장치.
제10항에 있어서,

상기 복수의 커패시터 중 제1 커패시터의 제2 단자와 상기 복수의 커패시터 중 제2 커패시터의 제2 단자 사이에 연결되어 있는 저항을 더 포함하는 플라즈마 표시 장치.
제10항에 있어서,

상기 제3 전원은 상기 제2 전압과 동일한 제3 전압을 공급하는 플라즈마 표시 장치.
표시 전극과 상기 표시 전극을 구동하는 구동부를 포함하는 플라즈마 표시 장치에 있어서,

상기 구동부는,

유지 기간에서 제1 전압을 공급하는 제1 전원과 상기 표시 전극 사이에 연결되어 있는 제1 스위치,

상기 유지 기간에서 제1 전압보다 낮은 제2 전압을 공급하는 제2 전원과 상기 표시 전극 사이에 연결되어 있는 제2 스위치,

제1 단자가 각각 제3 전원에 연결되어 있으며, 동시에 충전되는 복수의 커패 시터,

각각 상기 복수의 커패시터 중 대응하는 커패시터의 제2 단자에 연결되어 있는 제1 단자를 가지는 복수의 인덕터,

상기 복수의 인덕터의 제2 단자와 상기 표시 전극 사이에 연결되어 있는 제3 스위치, 그리고

상기 복수의 인덕터의 제2 단자와 상기 표시 전극 사이에 연결되어 있는 제4 스위치

를 포함하는 플라즈마 표시 장치.
제13항에 있어서,

상기 복수의 커패시터 중 제1 커패시터의 제2 단자와 상기 복수의 커패시터 중 제2 커패시터의 제2 단자 사이에 연결되어 있는 저항을 더 포함하는 플라즈마 표시 장치.
제13항에 있어서,

상기 제3 스위치가 턴온될 때 상기 표시 전극의 전압이 증가하고, 상기 제4 스위치가 턴온될 때 상기 표시 전극의 전압이 감소하는 플라즈마 표시 장치.
제13항에 있어서,

상기 제3 전원은 상기 제2 전압과 동일한 제3 전압을 공급하는 플라즈마 표 시 장치.
표시 전극과 상기 표시 전극을 구동하는 구동부를 포함하는 플라즈마 표시 장치에 있어서,

상기 구동부는,

유지 기간에서 제1 전압을 공급하는 제1 전원과 상기 표시 전극 사이에 연결되어 있는 제1 스위치,

상기 유지 기간에서 제1 전압보다 낮은 제2 전압을 공급하는 제2 전원과 상기 표시 전극 사이에 연결되어 있는 제2 스위치,

제1 단자가 각각 제3 전원에 연결되어 있으며, 동시에 충전되는 복수의 커패시터,

각각 상기 복수의 커패시터 중 대응하는 커패시터의 제2 단자에 연결되어 있는 제1 단자를 가지는 복수의 제1 인덕터,

각각 상기 복수의 커패시터 중 대응하는 커패시터의 제2 단자에 연결되어 있는 제1 단자를 가지는 복수의 제2 인덕터,

상기 복수의 제1 인덕터의 제2 단자와 상기 표시 전극 사이에 연결되어 있는 제3 스위치, 그리고

상기 복수의 제2 인덕터의 제2 단자와 상기 표시 전극 사이에 연결되어 있는 제4 스위치

를 포함하는 플라즈마 표시 장치.
제17항에 있어서,

상기 복수의 커패시터 중 제1 커패시터의 제2 단자와 상기 복수의 커패시터 중 제2 커패시터의 제2 단자 사이에 연결되어 있는 저항을 더 포함하는 플라즈마 표시 장치.
제17항에 있어서,

상기 제3 스위치가 턴온될 때 상기 표시 전극의 전압이 증가하고, 상기 제4 스위치가 턴온될 때 상기 표시 전극의 전압이 감소하는 플라즈마 표시 장치.
제17항에 있어서,

상기 제3 전원은 상기 제2 전압과 동일한 제3 전압을 공급하는 플라즈마 표시 장치.