KR101036223B1

KR101036223B1 - 질화물계 반도체 장치 및 그 제조 방법

Info

Publication number: KR101036223B1
Application number: KR1020057016241A
Authority: KR
Inventors: 타카시 교노; 마사키 우에노
Original assignee: 스미토모덴키고교가부시키가이샤
Priority date: 2003-03-05
Filing date: 2004-02-19
Publication date: 2011-05-20
Also published as: TWI324424B; US20050173715A1; CA2495908A1; JP2004273484A; WO2004079803A1; TW200423509A; CN1698184A; US7781314B2; JP4052150B2; EP1601009A1; EP1601009A4; US20080132044A1; CN100580881C; EP1601009A8; KR20050108372A

Abstract

평탄성과 결정성이 우수한 에피택셜막을 포함하는 질화물계 반도체 장치를 용이하게 얻을 수 있는 제조 방법 및 그 방법으로 제조된 질화물계 반도체 장치를 제공한다. 질소와 화합물을 형성하는 3B족 원소와 질소를 함유하는 화합물의 반도체 기판에 형성된 질화물계 반도체 장치의 제조 방법으로서, 반도체 기판(1)을 성막 온도로 가열하고, 3B족 원소의 원료 가스 및 질소의 원료 가스를 함께 함유하는 성막 가스를 공급하여, 그 반도체 기판 상에 3B족 원소와 질소를 함유하는 화합물의 박막(2)을 에피택셜 성장시키는 공정을 포함하며, 그 에피택셜 성장 공정에 앞서서, 반도체 기판을 성막 온도 미만의 전처리 온도로 가열하여, 반도체 기판의 표면을 정정화하는 공정을 구비한다.

Description

질화물계 반도체 장치 및 그 제조 방법{NITRIDE SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME}

본 발명은 발광 디바이스 등 질화물계 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 구체적으로는 평탄성이 우수하며, 고수율로 제조할 수 있는 고품질의 질화물계 반도체 장치 및 그 제조 방법에 관한 것이다.

발광 디바이스 등의 제조에 있어서, 질화물계 단결정을 기판으로 하여 기상 에피택셜막 성장을 행할 때, 그 기판 상에 부착되어 있는 오물(유기물, 수분)이나 결함(상처, 변형 등)을 제거할 목적으로 열처리가 행해진다. 이 열처리는 상기한 에피택셜막 성장 전에 행하기 때문에, 전처리, 전열처리, 클리닝 처리, 청정화 처리 또는 단순히 열처리라 부르고 있다.

종래, 질화물계 반도체에 한하지 않고, 상기 오물이나 결함을 제거할 때, 기판의 가열 온도는 그 후에 기판 상에 에피택셜막을 성장시키는 성막 공정에 있어서의 기판의 가열 온도 이상으로 하고 있었다(일본 특허 문헌 특허 공개 2000-174341호 공보, 일본 특허 공개 2000-323752호 공보 등). 이것은, 전처리에 있어서의 기판의 가열 온도를 높게 할수록 청정화가 진행되기 때문에, 청정화를 중시하여, 클리닝 처리의 기판 온도를 실리콘계 반도체 장치의 제조 방법에 있어서의 기판의 성 막 온도 이상으로 하는 방법을 이어받았기 때문이다. 실리콘계와 마찬가지로, 질화물계 반도체 장치의 제조에 있어서도, 전처리 공정에서의 기판의 가열 온도를 성막 공정에서의 기판의 가열 온도 이상으로 함으로써, 기판 표면을 청정화할 수 있다.

질화물계 반도체는 질소의 증기압이 높기 때문에, 질화물 단결정 기판을 고온에서 열처리하는 경우, 질소 또는 질소와 동일한 5B족의 원자를 함유하는 분위기를 이용한다. 이러한 분위기로서, 성막 공정에서 도입하는 분위기 가스 중에서, 3B족 원소를 함유하는 원료 가스를 제외한 분위기를 이용하는 것이 일반적이다. 이것은 질소가 탈리되기 쉽기 때문에, 3B족 원소가 기판 표면부에서 과잉으로 되어, 질화물계 반도체 기판의 표면에 요철을 생기게 하기 쉽기 때문이다. 즉, 상기 3B족 원소를 함유하지 않는 분위기로 하여, 기판으로부터 질소가 빠지는 것을 억제하여, 기판 표면에 상기 3B족 원소의 과잉 퇴적에 기인한 요철이 생기기 어렵도록 한다.

어느 분위기를 이용하든 간에, 전술한 바와 같이, 종래의 전처리에서는, 클리닝 효과를 높이기 위해서 성막시의 가열 온도 이상의 고온으로 기판을 가열한다. 그러나, 질화물계 반도체의 경우, 성막시의 가열 온도 이상으로 질화물계 반도체 기판을 가열하면, 그 기판 표면으로부터의 질소의 탈리, 또는 암모니아(NH₃)의 분해가 심하게 생겨, 방대한 선택 사항이 있는 가스 공급 조건을 최적화하는 데에 많은 수고를 필요로 한다. 극단적인 예로서, 성막시와 동일한 가스 공급 조건으로 전처리를 하면 질화물계 반도체 기판의 평탄성이 손상되어, 상기 성막시에 형성하는 에피택셜막이 평탄하게 되지 않고, 3차원 성장되기 쉽게 된다. 이 때문에, 질화물계 단결정 기판을 이용하여 호모에피택셜막을 성장시키는 경우, 상기한 기판의 클리닝 처리에 있어서 가스 공급 조건을 시행 착오적으로 탐색해야 한다고 하는 문제가 있었다.

본 발명은 질화물계 반도체 기판 위에 평탄성과 결정성이 우수한 에피택셜막을 성막할 수 있는 질화물계 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.

본 발명의 질화물계 반도체 장치의 제조 방법은 질소와 화합물을 형성하는 3B족 원소와 질소를 함유하는 화합물의 반도체 기판에 형성된 질화물계 반도체 장치의 제조 방법이다. 이 제조 방법은 반도체 기판을 성막 온도로 가열하고, 3B족 원소의 원료 가스 및 질소의 원료 가스를 함께 함유하는 성막 가스를 공급하여, 그 반도체 기판 상에 3B족 원소와 질소를 함유하는 화합물의 박막을 에피택셜 성장시키는 공정을 포함한다. 그리고, 그 에피택셜 성장 공정에 앞서서, 반도체 기판을 성막 온도 미만의 전처리 온도로 가열하여, 반도체 기판의 표면을 청정화하는 공정을 구비한다.

이 방법에 따르면, 종래의 상식과 달리, 성막 처리에 있어서의 기판 가열 온도보다 낮은 온도로 기판을 가열하여 기판 표면을 청정화한다. 원래 질화물계 반도체의 에피택셜막 성장 과정에서는 기판 가열 온도는 비교적 높기 때문에, 상기 청정화 공정에서는 클리닝 작용을 충분히 확보할 수 있는 온도를 설정할 수 있다. 이 때문에, 기판 표면에 있어서 양호한 평탄성을 확보할 수 있다. 이 결과, 그 기판 표면에 형성되는 에피택셜막의 평탄성도 우수한 것이 된다.

한편, 기판 가열 온도는 박막 형성 장치에 구비된 온도 센서나 온도계의 위치나 이들의 장착 상태에 따라 다르기 때문에, 동일한 성막 장치 내의 온도 지표를 이용하여, 성막시의 기판 가열 온도보다도 청정화할 때의 가열 온도가 낮으면 되며, 온도의 절대적인 수치는 문제삼지 않는다.

상기한 반도체 기판의 청정화 공정에서는, 예를 들면, 에피택셜 성장 공정에 있어서의 성막 가스보다도 3B족 원소의 원료 가스의 비율을 줄인 전처리용 가스를 공급할 수 있다.

이 방법에 따르면, 상기 청정화 공정시의 기판 온도의 저온화에 의해, 질소의 증기압이 높은 데에 기인하는 질소의 우선 탈리, 또는 3B족 원소의 과잉 퇴적이 생기기 어렵게 되어, 표면 평탄성의 열화를 피할 수 있다.

상기의 일례로서, 전처리용 가스가 3B족 원소의 원료 가스를 함유하지 않도록 하더라도 좋다. 이러한 전처리용 가스로서, 성막 공정에서 도입하는 분위기 가스에서, 3B족 원소를 함유하는 원료 가스를 제외한 가스를 이용할 수 있다. 이 결과, 청정화 처리시의 가스 공급 조건을 시행 착오적으로 탐색할 필요가 없어, 효율적으로 청정화 공정의 조건을 설정할 수 있다.

3B족 원소는 Al(알루미늄), Ga(갈륨), In(인듐) 등이며, 이들의 질화물의 반도체를 베이스로 하는 반도체 장치를 종래보다도 평탄성이 우수한 적층 구조의 반도체 장치를 수율 좋게 제조하는 것이 가능하게 된다.

본 발명의 질화물계 반도체 장치는 질소와 화합물을 형성하는 3B족 원소와 질소를 함유하는 화합물로 형성되는 반도체 기판과, 그 반도체 기판 위에 형성된 3B족 원소와 질소를 함유하는 에피택셜 반도체막을 구비한다. 그리고, 반도체 기판의 표면 거칠기가 평균 자승 평방근 거칠기(RMS : Root Mean Square)로 15 nm 이하이다.

상기 평균 자승 평방근 거칠기를 15 nm 이하로 함으로써, 이 질화물계 반도체 기판의 표면에 형성되는 에피택셜막의 평탄성을 우수한 것으로 할 수 있다. 상기 거칠기를 15 nm를 넘도록 하면, 에피택셜막을 두께 약 2 μm 형성했을 때, 6각형의 힐록(hillock)이 생겨, 그 에피택셜막뿐만 아니라 그 위에 형성되는 에피택셜막도 결정성이 뒤떨어진 막으로 되어, 품질이 떨어진다. 또한, 기판 표면의 상기 거칠기가 15 nm를 넘는 경우, 에피택셜막을 두께 0.5 μm 정도 형성했을 때, 기판 표면의 요철 때문에 연속막으로 되지 않는다.

한편, 상기한 거칠기는 질화물 반도체 기판을 전처리한 후에, 그 위에 에피택셜막을 성막하지 않고, 표면의 거칠기를 원자간력 현미경(AFM)에 의해 측정한 결과에 기초하고 있다.

또한, 상기 반도체 기판의 평균 자승 평방근 거칠기를 5 nm 이하로 하여도 좋다. 이 구성에 의해, 보다 한층 평탄성이 우수한 반도체 기판을 제공할 수 있고, 그 위에 형성되는 에피택셜막의 평탄성 및 결정성을 양호하게 할 수 있다.

상기한 에피택셜막의 십점 평균 거칠기(Rz)를 15 nm 이하로 하여도 좋다.

이 구성에 의해, 이 에피택셜막 자체의 결정성과 평탄성을 양호하게 할 수 있을 뿐만 아니라, 이 에피택셜막 위에 형성되는 에피택셜막의 결정성 및 평탄성을 확보할 수 있다.

상기한 거칠기는 상기 에피택셜막 위에 더 박막을 적층하지 않는 경우의 에피택셜막의 거칠기를 기초로 하여 설정하고 있다. 반도체 장치에 형성된 후에 상기한 에피택셜막의 거칠기를 검출할 수 있는 방법이라면 어떠한 방법을 이용하더라도, 상기 에피택셜의 거칠기를 측정할 수 있으면 어떠한 방법으로 측정하더라도 좋다.

한편, 일반적인 참고 문헌에 따르면, 「십점 평균 거칠기(Rz)는 선택한 부분의 평균선으로부터 세로 배율 방향으로 측정한, 가장 높은 산정(山頂)에서부터 5번째까지의 산정 및 가장 낮은 곡저(谷底)에서부터 5번째까지의 곡저의, 각각의 표고(평균선으로부터의 거리)의 절대치의 평균을 구하여, 이 값을 μm로 나타낸 것」이라고 기재되어 있다. 본 설명에서는, 상기 표고가 미소한 것을 대상으로 하고 있기 때문에, 상기 절대치의 평균을 nm으로 나타내고 있다. 상기한 참고 문헌으로서, 예컨대, 오오니시기요시(大西淸)가 쓴 'JIS에 근거한 기계 설계 제도 편람'(제10판)(리코가쿠샤) 17장 57 페이지를 들 수 있다.

또한, 상기한 에피택셜막의 십점 평균 거칠기(Rz)를 7.5 nm 이하로 하여도 좋다. 이 결과, 더욱 우수한 평탄성과 결정성을 확보하여 고품질의 반도체 장치를 수율 좋게 제조할 수 있다.

또한, 상기한 에피택셜막의 표면부가 100 μm∼150 μm의 피치로 생성한 높이 50 nm∼150 nm의 요철을 갖지 않도록 하더라도 좋다.

반도체 기판의 평탄성이 불량하기 때문에 에피택셜막의 6각형의 힐록이 형성되는 경우, 그 6각형의 힐록은 피치가 100 μm∼150 μm이고, 높이가 50 nm∼150 nm인 요철로서 관찰된다. 반도체 기판의 RMS를 상기한 바와 같이 15 nm 이하로 함으로써, 이 6각형의 힐록을 발생시키지 않도록 할 수 있다. 이 때문에, 평탄성이 우수하며, 이 위에 형성되는 적층막의 결정성을 향상시킬 수 있다.

도 1은 본 발명의 실시 형태에 있어서의 질화물 반도체 장치인 청색 LED를 도시하는 단면도이다.

도 2는 본 발명의 실시 형태에 있어서의 질화물 반도체 장치의 제조 방법을 도시한 도면이다.

도 3A 내지 도 3C는 GaN 기판 표면의 10 μm× 10 μm에 있어서의 표면 형상을 도시한 도면으로, 도 3A는 전처리가 없는 생 기판, 도 3B는 1025℃에서 전처리를 행한 GaN 기판, 도 3C는 1150℃에서 전처리를 행한 GaN 기판의 표면 형상을 도시한 도면이다.

도 4A 내지 도 4C는 본 발명예의 반도체 장치의 각 제조 단계에 있어서의 표면의 미분 간섭 현미경에 의한 관찰을 도시한 도면으로, 도 4A는 1025℃에서 전처리를 행한 후, 도 4B는 그 도 4A 위에 GaN막을 두께 0.5 μm 성막했을 때, 도 4C는 도 4A 위에 GaN막을 두께 2 μm 성막했을 때의 사진이다.

도 5A 내지 도 5C는 비교예의 반도체 장치의 각 제조 단계에 있어서의 표면의 미분 간섭 현미경에 의한 관찰을 도시한 도면으로, 도 5A는 1150℃에서 전처리를 행한 후, 도 5B는 도 5A 위에 GaN막을 두께 0.5 μm 성막했을 때, 도 5C는 도 5A 위에 GaN막을 두께 2 μm 성막했을 때의 사진이다.

도 6은 도 4C에 대응하는 두께 2 μm로 성막한 GaN막의 표면의 요철을 침 접촉식 표면 형상 측정기를 이용하여 측정한 결과를 도시한 도면이다.

도 7은 도 5C에 대응하는 두께 2 μm로 성막한 GaN막의 표면의 요철을 침 접촉식 표면 형상 측정기를 이용하여 측정한 결과를 도시한 도면이다.

다음에 도면을 이용하여 본 발명의 실시 형태에 관해서 설명한다. 도 1은 본 발명의 실시 형태에 있어서의 반도체 장치인 발광 장치를 도시한 도면이다. 도 1에서, GaN 기판(1)의 이면에는 n형 전극을 형성하는 Ti/A1층(9)이 형성되어 있다. GaN 기판(1)의 표면에는 도펀트 Si를 함유하는 GaN막으로 이루어지는 n형 버퍼층(2)이 에피택셜 성막되어 있다. 이 n형 버퍼층(2) 위에 Si를 함유하는 에피택셜막 Al_0.07GaN막으로 이루어지는 n형 클래드층(3)이 형성되어 있다.

이 n형 클래드층(3)과 p형 클래드층(5) 사이에 발광부인 활성층(4)이 배치되어 있다. 활성층(4)은 In₀ _.2GaN/GaN의 다중 양자 우물(Multi-Quantum Well) 구조로서 형성되어 있다. 또한, 활성층(4) 위의 p형 클래드층(5)은 Mg을 도펀트로서 함유하는 Al₀ _.07GaN막으로서 형성되어 있다. 이들은 모두 양호한 결정성을 확보하기 위해서, 에피택셜막으로서 형성되어 있다.

p형 클래드층(5) 위에는 Mg을 함유하는 GaN막으로 이루어지는 p형 컨택트층(6)이, 또 그 위에는 Ni/Au의 금속막으로 이루어지는 p형 전극(7)이 형성되어 있 다. 그 위에는 패드 전극(8)이 형성되어 있다.

p형 전극과 n형 전극 사이에 전위가 걸려, 활성층에 전류가 주입되고, 전도대와 가전자대 사이에서 전자와 정공의 재결합이 생김으로써 발광이 생긴다.

상기한 발광 장치에서는, GaN 기판(1)의 표면(겉)은 청정화 공정에 있어서 성막 공정을 할 때의 기판 온도보다도 낮은 기판 온도로 가열하여 청정화 처리를 실시한다. 이 때문에, GaN 기판(1)의 표면의 요철은 억제되어, 평균 자승 평방근 거칠기(RMS)로 15 nm 이하이다. 또한, 5 nm 이하로 할 수도 있다.

상기한 바와 같이, 반도체 기판 표면의 요철을 억제하여, 그 위에 에피택셜막을 형성함으로써, 그 에피택셜막의 결정성을 우수한 것으로 할 수 있다. 그 결과, 발광 효율의 향상이나 발광하는 빛의 폭을 좁게 할 수 있는 등 발광 특성의 품질을 높일 수 있다.

또한, GaN 기판 상의 n형 버퍼층(2)의 평탄성을 높여, 발광 장치의 제조를 용이하게 함으로써, 수율을 향상시킬 수 있다. n형 버퍼층의 표면부는 100 μm∼150 μm 피치의 요철을 갖고 있지 않으며, 즉 6각형의 힐록을 발생시키지 않도록 하는 것이 좋다. 이것은, 전술한 바와 같이, 반도체 기판의 RMS를 15 nm 이하로 함으로써 실현된다. 또한, 에피택셜막 표면의 십점 평균 거칠기(Rz)를 15 nm 이하로 할 수 있다. 또한, 상기 Rz를 7.5 nm 이하로 할 수 있다. 이들 거칠기의 억제는 결정성의 향상, 평탄성의 향상을 통해, 반도체 장치의 품질 향상 및 제조 수율 향상에 도움이 되는 것은 물론이다.

도 2는 상기와 같은 반도체 장치를 제조하는 방법을 설명하는 도면이다. 우 선, 클리닝 공정에서는 기판 가열 온도를 T1로 하고, 그 온도 T1은 다음 성막 공정에 있어서의 기판 가열 온도 T2보다 낮다. 질소의 원료 가스의 유량을 N1로 하고, Ga 원료 가스, 예를 들면 TMG의 유량을 G1로 한다. G1은 제로라도 좋다. 그 밖에 수소 가스나 다른 원료 가스를 포함하더라도 좋다.

성막 공정에서는, 기판 가열 온도를 T2로 하고, 질소 원료 가스의 유량을 N2로 하며, Ga 원료 가스의 유량 G2로 한다. 본 발명에서는, 기판 가열 온도 T2>T1이며, Ga 원료 가스의 유량 G2>G1≥0의 조건이 부과된다. 또한, 원료 가스(분위기)는 클리닝 공정에서의 Ga 원료 가스의 유량을 성막 공정에서의 그것보다 작게 할 뿐이며, 다른 원료 가스의 추가나 삭감 등은 하지 않는다.

종래, 사파이어 등 이종 기판을 이용한 헤테로에피택셜막 형성의 경우에는, 수소 분위기의 전처리에 의해 사파이어 기판 표면의 오염을 제거하는 것이 그 후의 헤테로에피택셜막의 핵 형성에 유리하게 작용했다. 그러나, GaN 기판 상에 호모에피택셜막을 형성하는 경우에는, 수소에 의한 전처리는 기판 표면으로부터 N의 탈리를 촉진하여, 표면을 거칠게 하게 된다. 그 이유를 보다 자세히 설명하면 다음과 같다.

기판 상에 호모에피택셜막을 성막할 때, 다음 3가지의 사상이 경합한다. 즉, (g1) Ga, N의 탈리, (g2) Ga 원료 가스로부터의 Ga의 공급, (g3) N 원료 가스로부터의 N의 공급의 3가지의 사상이다. 호모에피택셜막의 성막시에는, 상기한 사상의 진행 속도가 적당한 관계에 있어, 호모에피택셜막이 형성되어 간다. 이 때의 원료 가스 공급 조건을 성막 원료 가스 공급 조건이라고 부른다.

클리닝 처리(전처리)시에도, 분위기를 형성하기 위해서 가스를 공급하는데, 이것을 전처리 가스 공급 조건이라고 부른다. 전처리 가스 공급 조건은 상기한 성막 원료 가스 공급 조건으로부터 Ga 원료 가스(III족 원료 가스)를 제외한 조건으로 하는 것이 일반적이다. 이 전처리 가스 공급 조건하에서, GaN 기판의 온도를 성막시의 기판 온도와 같거나, 그것을 넘는 온도로 하면, Ga의 공급이 없기 때문에, N의 탈리로 생긴 Ga 원자, 또는 Ga 액적에 대하여 N 원료 가스의 NH₃이 과잉 존재하게 된다. 이 때문에, Ga가 스텝이나 스크래치부로 이동하기 전에 새로운 GaN이 형성되어 버린다. 이 결과, 전처리 후에, GaN 기판 표면에 미세한 요철이 생긴다. 이러한 요철이 있는 GaN 기판에 에피택셜막을 성막하면, 3차원 성장하여, 예를 들면 두께 0.5 μm 정도의 상기 GaN막의 성막 단계에서는 연속막이 형성되지 않는다.

또한, GaN 기판은 이종 기판 상에 ELO(Epitaxial Lateral Growth) 기술을 이용하여 제조되는 경우가 많기 때문에, 약간 서로의 결정 방위가 틀어진 부분이 합체하여 생기고 있다. 이러한 GaN 기판 상에 에피택셜막이 3차원 성장한 경우, 하지의 결정 방위를 계승한 에피택셜막이 어느 단계에서 합체하기 때문에, 6각형의 힐록이 발생하기 쉽게 된다. 따라서, 완성된 반도체 장치에 있어서의 각 에피택셜막의 결정성이 떨어져, 품질이 저하될 뿐만 아니라, 제조시의 수율을 저하시킨다.

전처리 온도를 성막 온도보다도 낮게 함으로써, 성막 원료 가스로부터 Ga 원료 가스가 제외된 전처리 가스를 이용하더라도, GaN 기판 표면에 있어서의 에피택셜막 구성 원자의 퇴적 및 탈리의 언밸런스가 해소된다. 이 결과, 에피택셜막 성장 에 알맞은 평탄하고 결정성 좋은 기판 표면을 얻을 수 있다. 기판 온도의 최적화는, 전처리 가스 공급 조건의 최적화에 비해서, 파라메터가 하나이기 때문에 용이하다. 또한, 질화물계 반도체의 성막 온도는 원래 높기 때문에, 전처리 온도를 성막 온도보다 낮게 하더라도, 클리닝 효과가 손상되는 일은 없다.

상기한 전처리 가스 공급 조건에서는 Ga 등 III족 원소 원료 가스를 제외하고, 다른 원료 가스의 공급에 있어서의 가스 유량을 성막시의 가스 유량과 동일하게 하는 것이 좋다. 전처리 온도는 성막 온도보다도 낮기 때문에, 상기한 불균형이 생기는 일이 없다. 이 때문에, 상기한 바와 같이, 성막 가스 공급 조건에서 Ga 원료 가스를 제외하는 것만으로, 방대한 수의 조건을 바꿔가며 전처리 가스 공급 조건을 최적화할 필요가 없다.

실시예

GaN 기판을 이용하여, 이 GaN 기판에 클리닝 처리(전처리)를 한 후, 호모에피택셜막을 성막했다. 전처리 조건 및 성막 조건은 아래와 같다.

(전처리 조건) :

질소 : 20 slm

수소 : 15 slm

암모니아 : 5 slm

(기판 온도) : 1025℃(본 발명예), 1150℃(비교예)

(처리 시간) : 10분간

(성막 조건) :

질소 : 20 slm

수소 : 15 slm

암모니아 : 5 slm

TMG : 19 sccm,

(기판 온도) : 1150℃

GaN 기판으로서, SiO₂를 마스크로 하여 GaAs 기판에 후막 성장시킨 후, GaAs 기판을 제거함으로써 제작된 것을 이용했다(국제 공개 번호 WO99/23693호 공보 참조). 전처리는 Ga 원료 가스 TMG를 빼고, 질소 원료 가스의 암모니아 및 캐리어 가스의 질소와 수소만을 상기 성막 조건과 동일한 조건으로 흘렸다. 원자간력 현미경(AFM : Atomic Force Microscopy)을 이용하여, 전처리를 행한 후의 평균 자승 평방근 거칠기(RMS)를 평가했다.

도 3은 원자간력 현미경(AFM : Atomic Force Microscopy)을 이용하여, GaN 기판의 표면에 있어서의 10 μm×10 μm의 평균 자승 평방근 거칠기를 도시한 도면이다. 도 3A는 전처리 없는 GaN 기판(생(raw) 기판 : 비교예), 도 3B는 기판 온도 1025℃에서 전처리를 행한 GaN 기판(본 발명예), 또한, 도 3C는 종래와 동일한 성막 온도와 동일한 기판 온도로 전처리를 행한 GaN 기판(비교예)의 결과를 도시한 도면이다. 또한, 표 1에, 상기 시료에 대해서, 2 μm×2 μm 및 10 μm×10 μm의 범위에 대한 RMS를 나타낸다.

주사 범위 ＼ 조건	전처리 없음	1150℃ 10분	1025℃ 10분
2 μm×2 μm	1.3 nm	25.6 nm	0.6 nm
10 μm×10 μm	2.0 nm	23.6 nm	1.5 nm

RMS(평균 자승 평방근 거칠기)

도 3 및 표 1에 따르면, 성막 온도인 1150℃와 동일한 기판 온도로 전처리한 시료는 RMS가 20 nm 이상이 되어, 전처리를 하지 않는 생 기판에 비해서 대폭 표면 거칠기가 커져 열화된다. 도 3C의 z축의 1 눈금의 크기는 도 3A, 도 3B의 10배이기 때문에, 상기와 같은 큰 차이를 약간 이해하기 어렵지만, 차이는 뚜렷하다.

한편, 성막 온도보다도 낮은 기판 온도로 전처리한 시료(본 발명예)에서는, 2 μm×2 μm의 RMS는 0.6 nm이 되어, 생 기판의 1.3 nm보다도 현저히 우수하다. 10 μm×10 μm의 RMS는 1.5 nm로, 생 기판의 2.0 nm보다도 우수하며, 비교예의 RMS 23.6 nm보다도 1 오더 작은 값으로 되고 있다.

상기한 바와 같이, 성막 온도 1150℃보다 낮은 기판 온도로 전처리를 행함으로써, GaN 기판의 평탄성을 손상시키는 일없이 클리닝이 이루어진다. 상기한 바와 같이, 기판 온도 1025℃에서 전처리한 GaN 기판에 에피택셜막을 형성하면, RMS가 0.5 nm 이하인 원자 스텝형 표면을 얻을 수 있다.

도 4는 미분 간섭 현미경을 이용하여, 본 발명예의 시료 표면을 단계를 쫓아 관찰한 결과를 도시한 도면이다. 도 4A는 상기 도 3B에 대응하는 전처리후의 GaN 기판을 미분 간섭 현미경으로 관찰한 사진이고, 도 4B는 상기 성막 조건에 의해 그 위에 GaN막을 두께 0.5 μm 에피택셜 성장시킨 시점의 사진이며, 도 4C는 GaN막을 두께 2 μm 에피택셜 성장시킨 후의 사진이다. 또한, 도 5는 마찬가지로 미분 간섭 현미경을 이용하여, 도 3C에 대응하는 비교예의 시료 표면을 단계를 쫓아 관찰한 결과를 도시한 도면이다. 도 5A는 상기 도 3C에 대응하는 전처리후의 GaN 기판을 미분 간섭 현미경으로 관찰한 사진이고, 도 5B는 상기 성막 조건에 의해 그 위에 GaN막을 두께 0.5 μm 에피택셜 성장시킨 시점의 사진이며, 도 5C는 GaN막을 두께 2 μm 에피택셜 성장시킨 후의 사진이다.

도 4와 도 5를 비교하여 알 수 있는 바와 같이, 미분 간섭 현미경에 의해서도, 전처리후의 GaN 기판 표면의 거칠기의 차이는 명확하게 인정되며, 본 발명예의 도 4A에 도시하는 표면 쪽이, 비교예의 도 5A에 도시하는 표면보다, 거칠기가 작다.

또한, 전처리후의 GaN 기판 상에 GaN막을 0.5 μm 성막한 시점에서 비교하면, 본 발명예의 도 4B에서는 연속된 GaN막이 형성되고 있지만, 비교예의 도 5B에서는 연속된 막이 형성되지 않고, 3차원 성장한 GaN막으로 되고 있다.

또한, 전처리후의 GaN 기판 상에 GaN막을 2.0 μm 성막한 시점에서 비교하면, 본 발명예인 도 4C에서는 평탄한 GaN막이 형성되고 있지만, 비교예인 도 5C에서는 상기 3차원 성장한 불연속막이 합체되어 생긴 6각형의 힐록이 발생하고 있음을 알 수 있다. 즉, 비교예에서는 평탄성도 결정성도 뒤떨어지는 GaN막이 형성된다.

도 6 및 도 7은 도 4C 및 도 5C에 대응하는 두께 2 μm로 성막한 GaN막의 표면의 요철을 침 접촉식 표면 형상 측정기를 이용하여 측정한 결과를 도시한 도면이다. 비교예인 도 7의 요철 프로파일에는 피치가 100 μm∼150 μm이고, 높이가 50 nm∼150 nm인 요철이 확인된다. 이것은, 미분 간섭 현미경 사진인 도 5C로 확인된 6각형의 힐록의 요철에 상당한다. 본 발명예인 도 6에는 전처리를 1025℃에서 행한 후에 성막 처리를 행했기 때문에, 큰 요철은 확인되지 않는다.

(발명의 실시 형태 및 실시예에 관한 부언)

1. 실시 형태 및 실시예에서는, GaN 기판과 그 위에 형성되는 GaN막의 예에 관해서만 설명했지만, 본 발명의 범위는 가장 넓게는, GaN계 반도체 소자에 한정되지 않는다. 다른 질화물계 반도체 장치라도 좋다.

2. 본 발명의 반도체 장치 중의 반도체 기판 등의 요철의 범위는, 실시 형태에 있어서의 설명도 포함시켜, 그 위에 다른 박막이 형성된 경우라도 그 요철은 큰 변화를 받지 않음을 전제로 하여, 그 위에 박막이 형성되기 전의 요철을 기초로 하고 있다. 그러나, 반도체 장치로 제작된 후, 실제의 상기 표면의 요철 범위는 측정 방법, 특히 에칭에 의해 상기 표면의 요철을 노출시키는 경우, 에칭 방법에 크게 의존한다. 또한, 상기 요철의 측정 장치의 정밀도에 따라서도 다르다. 본 발명의 반도체 장치에 있어서의 각 부분의 표면의 요철 범위의 결정에 있어서는, 최량의 측정 방법 및 최량의 측정 장치에 의해서 특정되어야 한다.

상기에서, 본 발명의 실시 형태에 관해서 설명했지만, 상기에 개시된 본 발명의 실시 형태는 어디까지나 예시이며, 본 발명의 범위는 이들 발명의 실시 형태에 한정되지 않는다. 본 발명의 범위는 청구의 범위의 기재에 의해서 나타내어지며, 또한 청구의 범위의 기재와 균등한 의미 및 범위 내에서의 모든 변경을 포함하는 것이다.

본 발명의 질화물계 반도체 장치 및 그 제조 방법을 이용함으로써, 평탄성과 결정성이 우수한 에피택셜막을 포함하는 질화물계 반도체 장치를 얻을 수 있다.

Claims

질소와 화합물을 형성하는 3B족 원소와 질소를 함유하는 화합물의 반도체 기판에 형성된 질화물계 반도체 장치의 제조 방법으로서,

상기 반도체 기판을 성막 온도로 가열하고, 상기 3B족 원소의 원료 가스 및 질소의 원료 가스를 함께 함유하는 성막 가스를 공급하여, 그 반도체 기판 상에 상기 3B족 원소와 질소를 함유하는 화합물의 박막을 에피택셜 성장시키는 공정과,

상기 에피택셜 성장 공정에 앞서서, 상기 반도체 기판을 상기 성막 온도 미만의 전처리 온도로 가열하여, 상기 반도체 기판의 표면을 청정화하는 공정

을 구비하는 질화물계 반도체 장치의 제조 방법.
제1항에 있어서, 상기 반도체 기판의 청정화 공정에서는 상기 에피택셜 성장공정에 있어서의 성막 가스보다도 상기 3B족 원소의 원료 가스의 비율을 줄인 전처리용 가스를 공급하는 것인 질화물계 반도체 장치의 제조 방법.
제2항에 있어서, 상기 전처리용 가스는 상기 3B족 원소의 원료 가스를 함유하지 않는 것인 질화물계 반도체 장치의 제조 방법.
질소와 화합물을 형성하는 3B족 원소와 질소를 함유하는 화합물로 형성되는 반도체 기판과,

상기 반도체 기판 상에 형성된 상기 3B족 원소와 질소를 함유하는 에피택셜 반도체막을 구비하고,

에피택셜 공정에 앞서, 반도체 기판의 표면을 상기 에피택셜 공정에 있어서 상기 반도체 기판을 가열하는 성막 온도 미만의 전처리 온도로 가열하는 청정화 처리에 의해, 상기 반도체 기판의 표면 거칠기를, 평균 자승 평방근 거칠기(RMS : Root Mean Square)로 15 nm 이하로 억제하는 공정을 포함하는 반도체 장치의 제조 방법.
제4항에 있어서, 상기 반도체 기판의 평균 자승 평방근 거칠기는 5 nm 이하 인 것인 반도체 장치의 제조 방법.
제4항 또는 제5항에 있어서, 상기 에피택셜 반도체막의 십점 평균 거칠기(Rz)는 15 nm 이하인 것인 반도체 장치의 제조 방법.
제6항에 있어서, 상기 Rz는 7.5 nm 이하인 것인 반도체 장치의 제조 방법.
제4항 또는 제5항에 있어서, 상기 에피택셜 반도체막의 표면부는 100 μm∼150 μm의 피치로 생성한 높이 50 nm∼150 nm의 요철을 갖지 않는 것인 반도체 장치의 제조 방법.