KR101020394B1 - 최대 칩 성능을 위한 듀티비 회로의 자동 자가 교정 장치및 방법 - Google Patents

최대 칩 성능을 위한 듀티비 회로의 자동 자가 교정 장치및 방법 Download PDF

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Abstract

최대 성능을 위해 듀티비 회로를 자동 교정하는 장치 및 방법이 제공된다. 각각의 칩에 대한 DCC(duty cycle correction, 듀티비 정정) 회로 설정을 자동적으로 교정하는 칩-레벨 내장 회로(chip-level built-in circuit)가 제공된다. 이 칩 레벨 내장 회로는 클럭 발생 매크로 유닛(clock generation macro unit), 간단한 DCC(듀티비 정정) 회로, 어레이 슬라이스 및 내장 자체 테스트 유닛(array slice and built-in self test unit), 및 DCC 회로 제어기를 포함한다. 어레이의 내장 자체 테스트의 결과, 즉 합격(pass) 또는 불합격(fail)이 DCC 회로 제어기에 제공된다. 내장 자체 테스트의 결과가 합격인 경우, 현재 DCC 회로 제어기의 DCC 제어 비트 설정이 칩에 대한 설정으로서 설정된다. 내장 자체 테스트의 결과가 불합격인 경우, DCC 회로 제어기의 DCC 제어 비트 설정이 그 다음 설정으로 증분되고 자체 테스트가 다시 수행된다.
듀티비 회로, 내장 자체 테스트, 듀티비 정정 회로, 어레이 슬라이스

Description

최대 칩 성능을 위한 듀티비 회로의 자동 자가 교정 장치 및 방법{APPARATUS AND METHOD FOR AUTOMATICALLY SELF-CALIBRATING A DUTY CYCLE CIRCUIT FOR MAXIMUM CHIP PERFORMANCE}
본 발명은 일반적으로 개선된 집적 회로 장치 및 방법에 관한 것이다. 보다 구체적으로는, 본 발명은 최대 칩 성능을 위해 듀티비 회로를 자동적으로 자가 교정하는 장치 및 방법에 관한 것이다.
최신의 집적 회로 장치가 동작하는 속도가 최근 수년에 걸쳐 크게 증가하고 있다. 이러한 고속 집적 회로 장치를 대략 50%의 듀티비(즉, 펄스 주기(pulse period)에 대한 펄스 지속기간(pulse duration)의 비)(50/50 듀티비)인 시스템 클럭 신호와 동기하여 동작시킬 필요가 있는 경우가 많다. 따라서, 50%보다 크거나 또는 그보다 작은 듀티비를 갖는 클럭 신호가 입력으로서 제공되는 경우, 집적 회로 장치는 그다지 잘 동작할 수 없다. 이러한 문제를 해결하기 위해 듀티비 정정 회로가 개발되었다.
듀티비 정정 회로를 제공하기 위한 다양한 메카니즘이 고안되었다. 예를 들어, 미국 특허 출원 공개 제2002/0140478호, 제2004/0189364호, 제2004/0108878호, 제2004/0075462호, 제2005/0007168호 및 미국 특허 제6,844,766호, 제6,750,689호, 제6,680,637호, 제6,583,657호, 제6,466,071호, 제6,426,660호, 제5,757,218호는 모두 듀티비 정정을 위한 각종의 회로에 대해 기술하고 있다. 게다가, 유럽 특허 EPl139569B1, EPl146644A2 및 미국 특허 출원 제10/970,284호(대리인 문서 번호 AUS920040684US1)은 다른 유형의 듀티비 정정 회로에 대해 기술하고 있다. 그렇지만, 이들 회로 전부는 모든 조건에 대해 고정된 듀티비 값, 예를 들어, 50% 듀티비를 달성하는 것을 목표로 하고 있다.
고정된 듀티비를 갖는다고 해서 반드시 집적 회로 장치에 대한 최적의 동작 조건이 얻어진다고 할 수는 없다. 예를 들어, 저하된 전압에서의 최적의 성능을 위해, 어레이는 50%가 아닌 듀티비를 필요로 할 수 있으며, 실제로는 변하는 듀티비를 필요로 할 수 있다. 즉, 동작 조건이 변할 수 있기 때문에, 예를 들어, 프로세스(예를 들어, 단일 웨이퍼에 걸친 및 다수의 웨이퍼에 걸친 도핑, 문턱 전압, 이동도, 게이트 산화물 두께, 기타 등등의 변동), 전압, 온도, 주파수, 기타 등등이 변할 수 있기 때문에, 고정된 듀티비가 모든 조건 하에서 집적 회로 장치의 최적의 성능을 가져오지 않을 수도 있다.
본 발명은 최대 성능을 위해 듀티비 회로를 자동적으로 교정하는 메카니즘을 제공한다. 본 발명의 메카니즘은 다양한 동작 조건 하에서 듀티비를 동적으로 교정할 수 있는 듀티비 회로의 자동 자가 교정(automatic self-calibration)을 제공한다.
듀티비 정정(duty cycle correction, DCC) 회로는, 설계상, 칩을 제조하는 데 사용되는 프로세스, 칩이 동작하는 전압, 및 칩이 동작하는 온도에 민감하다. 종래 기술의 메카니즘 하에서, 각각의 칩 또는 동일한 프로세스 로트(process lot)로부터의 몇개의 칩은 전체적인 프로세스 로트에 대해 최상의 DCC 회로 설정을 달성하도록 하는 특징을 가질 필요가 있다. 그 결과, DCC 회로는 특정의 칩의 특정의 동작 조건에 상관없이 동일한 설정에서 동작하며, 그 결과 칩의 최적의 동작이 달성되지 않을 수 있다.
반면에, 본 발명의 메카니즘은 각각의 칩에 대한 듀티비 정정(DCC) 회로를 자동적으로 교정하는 칩 레벨 내장 회로를 제공한다. 이 칩 레벨 내장 회로는 클럭 발생 매크로 유닛(clock generation macro unit), 간단한 DCC(듀티비 정정) 회로, 어레이 슬라이스(array slice) 및 내장 자체 테스트 유닛(array slice and built-in self test unit), 및 DCC 회로 제어기를 포함한다. DCC 회로는 주어진 동작 주파수에 대해 듀티비를 증분적으로 변경하는 복수의 스테이지로 이루어져 있을 수 있다. DCC 회로 제어기는 어레이 슬라이스 및 내장 자체 테스트 유닛의 내장 자체 테스트로부터의 결과를 AND하는 AND 게이트, 카운터, 온도 측정 디코더(thermometric decoder), 카운터 오버플로우 검출기, 및 동작 특성 선택기 유닛(operating characteristic selector unit)을 포함한다.
동작을 설명하면, 초기 동작 주파수가 선택되고 칩 코어 전압이 그의 가능한 최저값으로 초기화된다. DCC 정정 회로는 그의 최저 설정으로 초기화되고, 주어진 전압, 주파수, 온도, 프로세스 및 DCC 설정에서의 자체 테스트가 어레이 회로의 대표적인 슬라이스에 대해, 즉 어레이 슬라이스 및 내장 자체 테스트 유닛에 대해 수행된다. 내장 자체 테스트의 결과, 즉 합격 또는 불합격이 DCC 회로 제어기에 제공된다. 내장 자체 테스트의 결과가 합격인 경우, 현재의 DCC 회로 제어기의 DCC 제어 비트 설정이 칩에 대한 설정으로 설정된다. DCC 제어 비트가 DCC 회로의 어느 스테이지가 인에이블되고 따라서 그 칩에 대한 듀티비가 무엇인지를 식별해준다.
내장 자체 테스트로부터의 결과가 불합격인 경우, DCC 회로 제어기의 DCC 제어 비트 설정, 따라서 DCC 회로의 설정이 그 다음 설정으로 증분되고, 자체 테스트가 다시 수행된다. 이 프로세스는 내장 자체 테스트가 합격 결과를 나타낼 때까지 반복된다. DCC 회로 제어기 설정 오버플로우가 일어나는 경우, 즉 DCC 회로 제어기가 그의 설정들 전부에 걸쳐 증분되지만 내장 자체 테스트의 결과가 여전히 불합격을 나타내는 경우, 칩 코어 전압이 그 다음으로 더 높은 증분으로 증분되거나 동작 주파수가 그 다음으로 더 낮은 증분으로 감소되거나, 그 둘다가 행해진다. 이러한 경우에, DCC 회로는 재초기화되고, 새로운 칩 코어 전압 및/또는 동작 주파수에 대해 상기한 프로세스가 반복된다.
이 프로세스는 주기적으로, 연속적으로 또는 특정의 이벤트, 예를 들어, 전원 켜기 이벤트, 전압, 온도, 기타 등등의 동작 특성의 변화, 기타 등등의 발생 시에 수행될 수 있다. 본 발명의 프로세스 및 메카니즘은, 칩이 주어진 프로세스, 전압, 및 온도(PVT) 조건에서 최적의 성능을 가질 수 있도록, 듀티비 정정 회로에 대한 최상의 듀티비 설정을 자동적으로 선택한다. 본 발명의 프로세스 및 메카니즘은 최상의 DCC 회로 설정을 결정하는 데 필요하게 되는 테스트 및 특성 파악(characterization) 시간 및 비용을 크게 감소시키는데, 그 이유는 이러한 특성 파악을 수행하는 데 외부 테스트 환경을 사용하는 것이 더 이상 필요하지 않기 때문이다. 회로의 동적 속성(dynamic nature)은 또한, 칩 레벨 동작 환경이 작업 부하 변동 및 PVT 변동으로 인해 변할 때조차도, 칩이 최상의 듀티비 설정을 선택하는 것을 가능하게 해준다.
본 발명의 한 예시적인 실시예에서, DCC(duty cycle correction, 듀티비 정정) 회로, 상기 DCC 회로에 연결된 DCC 회로 제어기, 상기 DCC 회로에 연결된 어레이, 및 상기 어레이 및 상기 DCC 회로 제어기에 연결된 내장 자체 테스트 회로를 포함할 수 있는 장치가 제공된다. 상기 내장 자체 테스트 회로는 상기 DCC 회로의 전류 설정을 사용하여 상기 어레이에 대해 자체 테스트를 수행할 수 있다. 상기 DCC 회로 제어기는 상기 어레이의 불합격(failure)을 나타내는 상기 내장 자체 테스트 회로로부터의 결과에 응답하여 상기 DCC 회로의 설정을 그 다음 증분 설정으로 증분시킬 수 있다. 상기 DCC 회로 제어기는 어레이의 합격을 나타내는 내장 자체 테스트 회로로부터의 결과에 응답하여 칩에 대한 DCC 설정으로서 DCC 회로의 전류 설정을 설정할 수 있다.
상기 DCC 회로는 복수의 스테이지들을 포함할 수 있으며, 상기 복수의 스테이지들에서의 각각의 스테이지는 인에이블되어 있을 때 상기 어레이의 듀티비에 대한 증분적 변경을 제공한다. 상기 복수의 스테이지들에서의 각각의 스테이지는 상기 DCC 회로 제어기로부터의 입력에 기초하여 개별적으로 인에이블될 수 있다. 상기 복수의 스테이지들에서의 각각의 스테이지는 적어도 하나의 증폭기 및 이 적어도 하나의 스위치에 연결된 적어도 하나의 스위치를 포함할 수 있다. 상기 적어도 하나의 스위치는 상기 DCC 회로 제어기로부터의 입력에 의해 제어될 수 있다.
상기 DCC 회로 제어기는 카운터 및 이 카운터에 연결된 디코더를 포함할 수 있다. 상기 카운터는, 입력으로서, 상기 자체 테스트의 결과가 자체 테스트에 합격인지 불합격인지를 나타내는 신호를 수신할 수 있으며, 상기 입력 신호가 자체 테스트에 불합격하였음을 나타낼 때 증분될 수 있다. 카운터 값 신호는 디코더로 출력될 수 있다. 이 디코더는 상기 카운터로부터 상기 카운터 값 신호를 수신하고, 이 카운터 값 신호에 기초하여 제어 신호를 발생하며, 이 제어 신호를 상기 DCC 회로로 출력할 수 있다. 게다가, 상기 디코더는 온도 측정 디코더(thermometric decoder)일 수 있다.
상기 DCC 회로 제어기는, 입력으로서, 상기 자체 테스트에 합격인지 불합격인지를 나타내는 상기 내장 자체 테스트 회로로부터의 제1 신호 및 상기 카운터를 구동하는 클럭 신호인 제2 신호를 수신하는 AND 게이트를 더 포함할 수 있다. 상기 DCC 회로 제어기는 또한 N-비트 카운터에 연결된 카운터 오버플로우 검출기를 포함할 수 있다. 상기 카운터 오버플로우 검출기는 언제 카운터 오버플로우 조건이 일어나는지를 검출할 수 있고 카운터 오버플로우 조건이 일어날 때 카운터를 재초기화한다.
상기 DCC 회로 제어기는 또한 상기 카운터 오버플로우 검출기에 연결된 칩 동작 특성 선택기(chip operational characteristic selector)를 포함할 수 있다. 카운터 오버플로우 조건이 일어날 때, 상기 카운터 오버플로우 검출기는 상기 칩 동작 특성 선택기에 오버플로우 신호를 전송할 수 있다. 상기 칩 동작 특성 선택기는 상기 오버플로우 신호를 수신한 것에 응답하여 상기 칩에 대한 새로운 동작 특성을 선택할 수 있다. 이 새로운 동작 특성은 동작 전압 또는 동작 주파수 중 적어도 하나일 수 있다. 상기 새로운 동작 특성을 선택하는 것은 상기 동작 전압을 그 다음으로 높은 동작 전압으로 증분시키는 것 또는 상기 동작 주파수를 그 다음으로 낮은 동작 주파수로 증분시키는 것 중 적어도 하나를 포함할 수 있다.
상기 DCC 회로는 초기에 가장 낮은 설정으로 설정될 수 있고, 동작 전압 또는 동작 주파수 중 적어도 하나가 수정되고 상기 DCC 회로가 재초기화되는 시점인 상기 DCC 회로의 최대 설정에 도달될 때까지 상기 내장 자체 테스트 회로가 어레이에 적용된 자체 테스트의 불합격을 나타낼 때마다 그 다음으로 높은 설정으로 증분될 수 있다.
상기 장치는 시스템-온-칩(system-on-a-chip)의 일부일 수 있다. 상기 시스템-온-칩은 데이터 처리 시스템의 일부일 수 있다. 상기 데이터 처리 시스템은 데스크톱 데이터 처리 시스템, 서버, 휴대용 데이터 처리 시스템, 랩톱 데이터 처리 시스템, 노트북 데이터 처리 시스템, PDA(personal digital assistant), 게임 장치, 게임 콘솔, 휴대 전화 장치, 또는 통신 장치 중 하나일 수 있다. 상기 장치는 적어도 2개의 이기종 프로세서를 갖는 멀티프로세서 시스템-온-칩의 일부일 수 있다.
본 발명의 또다른 실시예에서, DCC(duty cycle correction, 듀티비 정정) 회로 제어기가 제공된다. 상기 DCC 회로 제어기는 카운터 및 이 카운터에 연결되어 있는 디코더를 포함할 수 있다. 상기 카운터는 자체 테스트의 결과가 자체 테스트에 합격인지 불합격인지를 나타내는 입력 신호를 수신할 수 있고, 입력 신호가 자체 테스트에 불합격임을 나타낼 때 증분될 수 있으며, 카운터 값 신호를 상기 디코더로 출력할 수 있다. 상기 디코더는 상기 카운터로부터 상기 카운터 값 신호를 수신하고 상기 카운터 값 신호에 기초하여 제어 신호를 발생하며 상기 제어 신호를 듀티비 정정(DCC) 회로에 출력할 수 있다. 상기 DCC 회로는 상기 디코더에 의해 출력되는 상기 제어 신호에 기초하여 듀티비를 증분적으로 변경할 수 있다. 상기 디코더는 온도 측정 디코더일 수 있다.
상기 DCC 회로 제어기는, 입력으로서, 상기 자체 테스트에 합격인지 불합격인지를 나타내는 상기 내장 자체 테스트 회로로부터의 제1 신호, 및 상기 카운터를 구동하는 클럭 신호인 제2 신호를 수신하는 AND 게이트를 더 포함할 수 있다. 상기 DCC 회로 제어기는 또한 N-비트 카운터에 연결된 카운터 오버플로우 검출기를 포함할 수 있으며, 상기 카운터 오버플로우 검출기는 카운터 오버플로우 조건이 일어날 때를 검출하고, 카운터 오버플로우 조건이 일어날 때 상기 카운터를 재초기화시킨다.
상기 DCC 회로 제어기는 또한 상기 카운터 오버플로우 검출기에 연결되어 있는 칩 동작 특성 선택기를 포함할 수 있다. 카운터 오버플로우 조건이 발생할 때, 상기 카운터 오버플로우 검출기는 오버플로우 신호를 상기 칩 동작 특성 선택기로 전송할 수 있다. 상기 칩 동작 특성 선택기는 상기 오버플로우 신호를 수신한 것에 응답하여 상기 칩에 대한 새로운 동작 특성을 선택할 수 있다. 상기 새로운 동작 특성은 동작 전압 또는 동작 주파수 중 적어도 하나일 수 있으며, 새로운 동작 특성을 선택하는 것은 상기 동작 전압을 그 다음으로 높은 동작 전압으로 증분시키는 것 또는 상기 동작 주파수를 그 다음으로 낮은 동작 주파수로 증분시키는 것 중 적어도 하나를 포함한다.
상기 DCC 회로 제어기는 시스템-온-칩의 일부일 수 있다. 상기 시스템-온-칩은 데이터 처리 시스템의 일부일 수 있다. 상기 데이터 처리 시스템은 데스크톱 데이터 처리 시스템, 서버, 휴대용 데이터 처리 시스템, 랩톱 데이터 처리 시스템, 노트북 데이터 처리 시스템, PDA(personal digital assistant), 게임 장치, 게임 콘솔, 휴대 전화 장치, 또는 통신 장치 중 하나일 수 있다. 상기 DCC 회로 제어기는 적어도 2개의 이기종 프로세서를 갖는 멀티프로세서 시스템-온-칩의 일부일 수 있다.
이상의 것에 부가하여, 본 발명은 데이터 처리 장치에서의 방법을 제공하며, 이 방법은 상기 데이터 처리 장치에 대한 초기 동작 주파수를 선택하는 단계, 상기 데이터 처리 장치에 대한 동작 전압을 가능한 가장 낮은 전압값으로 초기화하는 단계, 및 DCC(duty cycle correction) 장치 설정을 가장 낮은 DCC 설정으로 초기화하는 단계를 포함한다. 상기 방법은 상기 데이터 처리 장치의 요소에 대해 테스트를 수행하는 단계, 상기 테스트를 수행하는 단계의 결과에 기초하여 상기 DCC 장치 설정을 수정할지를 결정하는 단계, 및 상기 DCC 장치 설정이 수정되어야 하는 것으로 결정되는 경우 상기 DCC 장치 설정을 수정하는 단계를 더 포함할 수 있다.
상기 데이터 처리 장치는 집적 회로 장치일 수 있고, 상기 방법은 온-칩 듀티비 정정 장치에 구현될 수 있다. 상기 데이터 처리 장치의 구성요소는 상기 집적 회로 장치 상의 어레이의 일부분일 수 있다.
상기 데이터 처리 장치의 구성요소에 대해 테스트를 수행하는 단계는 어레이의 일부분에 연결된 내장 자체 테스트 회로를 사용하여 현재의 동작 전압, 동작 주파수 및 DCC 장치 설정에서 상기 어레이의 일부분의 자체 테스트를 수행하는 단계를 포함할 수 있다. 상기 테스트를 수행하는 단계의 결과에 기초하여 상기 DCC 장치 설정을 수정할지 여부를 결정하는 단계는 상기 테스트를 수행하는 단계의 결과가 테스트에 합격 또는 불합격을 나타내는지를 결정하는 단계 및 상기 테스트를 수행하는 단계의 결과가 테스트에 불합격을 나타내는 경우 상기 DCC 장치 설정을 상기 DCC 장치의 그 다음 증분 설정으로 증분시키는 단계를 포함할 수 있다. 상기 테스트를 수행하는 단계의 결과가 테스트에 합격을 나타내는 경우, 상기 DCC 장치의 현재 설정이 상기 데이터 처리 장치에서의 듀티비 정정을 위한 설정으로 사용될 수 있다.
이 방법은 또한 상기 DCC 장치 설정을 수정한 결과 오버플로우 조건이 일어나는지를 판정하는 단계를 더 포함할 수 있다. 상기 DCC 장치의 수정의 결과 오버플로우 조건이 일어나는 경우 상기 동작 전압 및 상기 동작 주파수 중 하나 이상이 증분될 수 있다.
게다가, 본 발명은 DCC(duty cycle correction, 듀티비 정정) 회로, 상기 DCC 회로에 연결되어 있는 DCC 회로 제어기, 상기 DCC 회로에 연결되어 있는 어레이, 상기 어레이 및 상기 DCC 회로 제어기에 연결되어 있는 내장 자체 테스트 회로가 제공되어 있는 듀티비 정정 장치를 제공하는 방법을 제공한다. 상기 내장 자체 테스트 회로는 상기 DCC 회로의 현재 설정을 사용하여 상기 어레이에 대해 자체 테스트를 수행할 수 있다. 상기 DCC 회로 제어기는 상기 내장 자체 테스트 회로로부터의 결과가 상기 어레이의 불합격을 나타내는 것에 응답하여 상기 DCC 회로의 설정을 그 다음 증분 설정으로 증분할 수 있다. 상기 DCC 회로 제어기는 상기 내장 자체 테스트 회로로부터의 결과가 상기 어레이의 합격을 나타내는 것에 응답하여 상기 DCC 회로의 현재 설정을 칩에 대한 DCC 설정으로서 설정할 수 있다.
게다가, 본 발명은 카운터 및 이 카운터에 연결되어 있는 디코더가 제공되는 DCC 제어 회로를 제공하는 방법을 제공한다. 상기 카운터는 자체 테스트의 결과가 상기 자체 테스트에 합격인지 불합격인지를 나타내는 입력 신호를 수신할 수 있으며, 상기 입력 신호가 상기 자체 테스트에 불합격임을 나타낼 때 증분될 수 있고, 카운터 값 신호를 상기 디코더로 출력할 수 있다. 상기 디코더는 상기 카운터로부터 상기 카운터 값 신호를 수신할 수 있고, 상기 카운터 값 신호에 기초하여 제어 신호를 발생하며, 상기 제어 신호를 DCC(duty cycle correction) 회로로 출력할 수 있다. 상기 DCC 회로는 상기 디코더에 의해 출력되는 상기 제어 신호에 기초하여 듀티비를 증분적으로 변경할 수 있다.
본 발명의 이들 및 다른 특징 및 이점은 본 발명의 예시적인 실시예들에 대한 이하의 상세한 설명에 기술되거나 이 상세한 설명을 살펴보면 당업자에게는 명백하게 될 것이다.
도 1은 본 발명의 한 예시적인 실시예에 따른 회로 구조의 일례를 나타낸 블록도.
도 2는 본 발명의 한 예시적인 실시예에 따른 듀티비 정정 회로의 일례를 나타낸 도면.
도 3은 본 발명의 한 예시적인 실시예에 따른 듀티비 정정 회로 제어기의 일례를 나타낸 블록도.
도 4는 본 발명의 한 예시적인 실시예에 따른 듀티비 정정 회로의 설정을 제어하는 예시적인 동작의 개요를 나타낸 플로우차트.
도 5는 본 발명의 듀티비 정정 회로 제어기가 구현될 수 있는 데이터 처리 시스템의 일례를 나타낸 블록도.
본 발명을 특징을 이루는 것으로 생각되는 신규한 특징들이 첨부된 청구항들에 기술되어 있다. 그렇지만, 본 발명 자체는 물론 본 발명의 양호한 사용 형태 및 추가의 이점들이 첨부 도면과 관련하여 기술되어 있는 예시적인 실시예의 이하의 상세한 설명을 참조하면 아주 잘 이해될 것이다.
본 발명은 다양한 동작 조건 하에서 칩의 최적의 동작을 달성하기 위해 듀티비 정정 회로를 자동적으로 제어하는 온-칩 집적 회로 장치 및 방법을 제공한다. 칩 성능에 대한 전반적인 목표는 전력을 감소시키기 위해 가능한 가장 낮은 동작 전압에서 가능한 가장 높은 동작 주파수를 갖는 것이다. 본 발명은 듀티비 정정 회로의 자동 온-칩 제어를 통해 이러한 최적의 칩 성능을 달성하기 위한 것이다.
도 1은 본 발명의 한 예시적인 실시예에 따른 회로 구조의 일례를 나타낸 블록도이다. 도 1에 도시된 바와 같이, 회로 구조는 클럭 발생 매크로 유닛(110), 간단한 듀티비 정정(duty cycle correction, DCC) 회로(120), 어레이 슬라이스(array slice) 및 내장 자체 테스트(built-in self test) 회로(130), 및 DCC 회로 제어기(140)를 포함한다. 클럭 발생 매크로 유닛(clock generation macro unit)(110)(한 예시적인 실시예에서, 원하는 주파수의 클럭 신호를 출력할 수 있도록 제어가능한 위상 동기 루프(phase-locked loop)(PLL) 회로임)은 DCC 회로(120)에의 입력 클럭 신호를 발생한다. DCC 회로(120)는 입력 클럭 신호를 샘플링하고 DCC 회로의 현재 설정에 따라 클럭 신호에 듀티비 정정을 수행한다. DCC 회로의 현재 설정은 DCC 회로 제어기(140)로부터 출력되는 DCC 제어 비트에 의해 제어된다.
DCC 회로(120)는 DCC 회로(120)의 현재 설정에 기초하여 입력 클럭 신호에 증분적 변경을 제공한다. 예를 들어, 본 발명의 한 예시적인 실시예에서, DCC 회로(120)는 복수의 스테이지들로 이루어져 있으며, 입력 클럭 신호는 각각의 인에이블된 스테이지에 의해 증폭된다. 따라서, 각각의 스테이지는 입력 클럭 신호에 증분적 증폭을 제공하며, 그 결과, 출력 클럭 신호(nclk)가 어레이 슬라이스 및 내장 자체 테스트 유닛(130)에 제공된다.
어레이 슬라이스 및 내장 자체 테스트 유닛(130)은 메인 어레이 블록을 대표하는 작은 어레이 격자 및 내장 자체 테스트 회로로 이루어져 있다. 어레이에 대한 내장 자체 테스트 회로는 일반적으로 기술 분야에 공지되어 있으며, 따라서 본 명세서에 상세한 설명이 제공되지 않을 것이다. 내장 자체 테스트 회로는 어레이 슬라이스를 자체 테스트 조건을 겪게 하고 이 테스트의 결과를 출력한다. 예를 들어, 내장 자체 테스트 회로는 어레이 슬라이스에 데이터를 기록하고, 어레이 슬라이스로부터 데이터를 판독하며, 이 둘을 비교하여 어레이 슬라이스에 기록된 데이터가 어레이 슬라이스로부터 판독된 데이터와 일치하는지를 판정할 수 있다. 일치하는 경우, 테스트가 합격이다. 일치가 없는 경우, 테스트가 불합격이다. 입력 클럭 신호(nclk)에 대한 듀티비가 적절히 정렬되지 않은 경우, 어레이 슬라이스에 기록된 데이터는 어레이 슬라이스로부터 판독된 데이터와 일치하지 않게 되며, 테스트 불합격이 있게 된다.
환언하면, 간단한 어레이 테스트가 다음과 같이 제공될 수 있다. 주어진 전압, 주파수, 온도, 기타 등등에서, 미리 정해진 일련의 값이 대표적인 어레이 슬라이스에 기록된다. 이 일련의 저장된 값은 이어서 어레이 슬라이스로부터 판독될 수 있다. 어레이 슬라이스로부터 판독되는 값들이 어레이 슬라이스에 기록된 값들과 다른 경우, 테스트가 불합격이다. 이러한 경우에, 어레이가 기능하도록, 즉 판독된 값이 기록된 값과 같도록 하기 위해 회로의 동작 조건이 변경되어야 한다.
어레이 슬라이스 및 내장 자체 테스트 유닛(130) 내의 내장 자체 테스트 회로에 의해 발생된 결과, 즉 "합격" 또는 "불합격"은 DCC 회로 제어기(140)로 출력된다. DCC 회로 제어기(140)는 DCC 회로(120)로 출력되는 DCC 제어 비트를 설정함으로써 DCC 회로(120)의 동작을 제어하는, 예를 들어, DCC 회로(120)의 어느 스테이지가 인에이블되어야 하는지를 식별하는 동작을 한다. DCC 회로 제어기(140)에 입력되는 결과 신호가 "합격" 결과를 나타내는 경우, 현재 DCC 설정이 칩에 대한 설정으로서 사용된다. 즉, DCC 회로(120)의 추가적인 테스트 및 수정이 필요하지 않으며, DCC 회로(120)의 동작이 그의 현재 설정으로부터 수정되지 않는다. DCC 회로 제어기(140)에 입력되는 결과 신호가 "불합격" 결과를 나타내는 경우, DCC 회로 제어기는 DCC 회로(120) 설정을 그 다음 설정으로 증분하기 위해 DCC 제어 비트를 발생하고, 이어서 상기한 테스트 동작이 반복된다.
어떤 조건 하에서, DCC 회로 제어기(140)가 DCC 회로(120) 설정의 전부가 그 전체에 걸쳐 증분되게 하고 어레이 슬라이스 및 내장 자체 테스트 유닛(130)으로부터 얻은 결과 신호가 여전히 "불합격" 결과를 나타내는 경우가 있을 수 있다. 이러한 경우에, DCC 회로 제어기(140)는 칩 코어 전압을 그의 그 다음으로 높은 증분으로 증분시키기 위해 또는 동작 주파수를 그의 그 다음으로 낮은 증분으로 감소시키기 위해 또는 이 둘다를 행하기 위해 제어 신호를 제공한다. DCC 회로(120)는 이어서 재초기화될 수 있고, 새로운 칩 코어 전압, 주파수 또는 둘다를 사용하여 상기한 테스트 동작이 시작될 수 있다.
본 발명의 한 예시적인 실시예에서, DCC 회로 제어기(140)는 동작 전압 및 주파수를 선택하는 선택기 메카니즘(selector mechanism)을 사용하여 칩 코어 전압을 증분시키거나 동작 주파수를 감소시킨다. 이 주파수는 회로에 대한 출력 주파수 제어를 선택할 수 있는 클럭 발생 매크로 유닛(110)에 연계되어 있을 수 있다. 전압은, 예를 들어, 칩 상의 전압 조정기(voltage regulator)의 설정을 선택함으로써 선택될 수 있다. 동작 전압은 또한 클럭 주파수에도 간접적으로 영향을 미칠 수 있다. 선택기 메카니즘의 설계 및 DCC 회로 제어기(140)의 선택기 메카니즘이 선택할 수 있는 설정에 의해 이들 상호의존성이 보상된다.
도 2는 본 발명의 한 예시적인 실시예에 따른 DCC(duty cycle correction) 회로의 일례를 나타낸 도면이다. 도 2에 도시된 바와 같이, DCC 회로(200)는 복수의 스테이지, 예를 들어, 스테이지 1 내지 2n/2(단, "n"은 듀티비를 수정하기 위한 증분의 수임)를 포함한다. 각각의 스테이지는 2개의 작은 전압원(210, 220), 2개의 증폭기(230, 240), 및 2개의 스위치(250, 260)를 포함한다. DCC 회로 제어기로부터 DCC 회로에 입력되는 DCC 제어 비트의 설정에 기초하여, DCC 회로의 각각의 스테이지에서의 스위치(250, 260)의 다양한 스위치가 닫혀지고 그에 의해 그 스테이지가 인에이블된다. 한 스테이지가 인에이블될 때, 그 스테이지 내의 증폭기(230, 240)는 입력 클럭 신호의 듀티비를 증분량만큼 증가시키는 역할을 한다. 스테이지들이 직렬로 제공되어 있기 때문에, 복수의 스테이지를 직렬로 인에이블시키는 것은 튜티비의 누적 증분적 증가를 야기한다.
따라서, DCC 회로(200)는 하나 걸러 스테이지에 있는 인버터의 풀다운/업 강도(pull-down/up strength)를 변동시키는 것으로 동작한다. 이와 같이, 클럭의 상승/하강 시간(rise/fall time)이 제어될 수 있다. 이 결과 원하는 듀티비 출력이 얻어진다. 도 2가 DCC 회로(200)의 한 구성을 나타내고 있지만, 이 구성은 단지 예시적인 것에 불과하며 본 발명이 구현될 수 있는 DCC 회로의 유형에 관한 어떤 제한을 서술하거나 암시하기 위한 것이 아니다. 그와 반대로, 많은 다른 유형의 DCC 회로가 공지되어 있으며, 본 발명의 메카니즘들은 본 발명의 범위를 벗어나지 않고 임의의 공지된 또는 나중에 개발된 DCC 회로와 관련하여 사용될 수 있다.
도 3은 본 발명의 한 예시적인 실시예에 따른 듀티비 제어(DCC) 회로 제어기의 일례를 나타낸 도면이다. 도 3에 나타낸 바와 같이, DCC 회로 제어기(300)는 N개 내지 2N개의 온도 측정 디코더(310), N-비트 카운터(320), 카운터 오버플로우 검출기(330), 칩 동작 특성 선택기(chip operational characteristic selector)(340) 및 AND 게이트(350)를 포함한다. AND 게이트(350)는, 입력으로서, 어레이 슬라이스 및 내장 자체 테스트 유닛(130)으로부터의 내장 자체 테스트로부터의 결과 및 클럭 발생 매크로 유닛(110)으로부터 도출된 클럭 신호를 수신한다. 이들 2개의 신호는 함께 AND되고, 그 결과가 N-비트 카운터(320)에 입력된다. 그 결과는 내장 자체 테스트가 불합격을 나타낼 때, AND 게이트(350)의 출력이 그 다음 클럭 천이에서 0이다. 그 결과, N-비트 카운터(320)는 그 다음 카운트로 증분되고 카운터 값을 온도 측정 디코더(thermometric decoder)(310) 및 카운터 오버플로우 검출기(330)에 출력한다.
온도 측정 디코더(310)는 N-비트 카운터(320)에 의해 발생되는 N-비트 카운터 값을, 간단한 듀티비 정정 회로(120)에 입력으로서 제공되는 2N DCC 제어 비트 신호로 변환한다. 이 간단한 듀티비 정정 회로(120)는 듀티비 정정을 수행하고 출력을 메인 클럭 격자 및 회로(main clock grid and circuit)(350)와 어레이 슬라이스 및 내장 자체 테스트 유닛(130)에 제공한다.
온도 측정 디코더의 동작은 일반적으로 기술 분야에 공지되어 있으며, 따라서 상세한 설명이 본 명세서에 제공되지 않는다. 기본적으로, N-비트 카운터 값 신호에 의해 식별되는 현재 제어 비트까지의 모든 DCC 제어 비트가 설정된다. 그 결과, DCC 회로가 DCC 제어 비트를 수신할 때, 설정된 DCC 제어 비트에 의해 식별되는 스테이지들에서의 스위치들 모두가 닫혀지고 그에 의해 입력 클럭 신호에서 그 스테이지의 동작을 인에이블한다. N-비트 카운터(320)의 각각의 증분에서, DCC 회로에서의 일련의 스테이지들 내의 다른 스테이지가 인에이블된다.
카운터 오버플로우 검출기(330)는 또한 N-비트 카운터(320)로부터 카운터 값 출력 신호를 수신하고 카운터 오버플로우 조건이 발생했는지를 판정한다. 예를 들어, 카운터가 최대값으로 증분되었다가 초기 카운터 값으로 되돌아갈 때, 예를 들어, 16의 최대 카운터 값으로부터 1의 초기 카운터 값으로 갈 때, 카운터 오버플로우 조건이 검출될 수 있다. 이러한 경우에, 카운터 오버플로우 검출기(330)는 오버플로우 신호를 칩 동작 특성 선택기(340)로 출력하고 카운터 초기화 신호를 N-비트 카운터(320)로 출력한다. 이 카운터 초기화 신호를 수신한 것에 응답하여, N-비트 카운터(320)는 그 자신을 가장 낮은 카운트 값으로 재초기화한다.
오버플로우 신호를 수신한 것에 응답하여, 칩 동작 특성 선택기(340)는 사용하기 위한 칩의 동작 특성의 그 다음 설정을 선택한다. 예를 들어, 칩 동작 특성 선택기(340)는 전압을 그 다음으로 높은 전압으로 증분시키거나, 동작 주파수를 그 다음으로 낮은 주파수로 증분시키거나, 이 둘다를 행한다. 이 새로운 동작 특성은 이어서 그 다음 일련의 테스트를 수행하여 전압, 동작 주파수 및 듀티비의 최적의 조합을 결정하기 위해 어레이 슬라이스 및 내장 자체 테스트 유닛에서 사용된다. 즉, 새로운 동작 특성의 선택 및 N-비트 카운터(320)의 재초기화에 의해, 새로운 동작 특성에 대해 DCC 회로의 제어가 재초기화되고 적절한 듀티비를 결정하기 위한 상기 동작이 반복된다.
따라서, 동작을 설명하면, 예를 들어, 칩의 전원을 켤 때, N-비트 카운터(320)가 미리 정해진 값(예를 들어, 그의 가장 낮은 카운트 설정)으로 초기화된다. N-비트 카운터(320)는 그의 클럭 입력(elk)에 천이가 있을 때 그의 값을 증분시킨다. 이 칩은 이어서 기지의 동작 전압 및 주파수 값에서 기동된다. 내장 자체 테스트의 결과가 이어서 N-비트 카운터(320)를 구동하는 클럭과 AND된다. 내장 자체 테스트로부터의 결과가 "불합격"인 경우, 즉 신호가 로우 또는 0인 경우, N-비트 카운터(320)의 elk 입력의 그 다음 천이에서, N-비트 카운터(320)는 그의 값을 그의 그 다음 레벨로 증분시킨다. 이 카운터 값은 이어서 DCC 회로 설정으로서 온도 측정 디코더(310)로 전송된다. 온도 측정 디코더(310)는 카운터 값에 기초하여 DCC 회로를 제어하기 위한 DCC 제어 비트를 발생한다. DCC 제어 비트에 의해 주어진 전압 및 주파수에서 칩에 대해 이용가능한 듀티비의 증분적 변경이 있게 된다.
이어서, 이 새로운 듀티비 설정을 사용하여 내장 자체 테스트가 수행된다. 내장 자체 테스트의 결과가 "불합격"인 경우, 다시 카운터가 증분되고, 그의 값이 앞서 기술된 방식으로 듀티비를 수정하는 데 사용된다. 이 프로세스는 내장 자체 테스트의 결과가 "합격"일 때까지 계속된다. 이 경우에, N-비트 카운터(320)는 더 이상 그의 값을 증분시키지 않고 DCC 회로는 그의 현재 설정을 유지한다.
상기한 바와 같이, 심각한 동작 조건 하에서, N-비트 카운터(320)는 그의 전체 범위에 걸쳐 카운트할 수 있고, 내장 자체 테스트는 DCC 설정 전부에 대해 불합격일 수 있다. 이 경우에, 오버플로우 검출기(330)는 오버플로우를 검출하고 선택기(340)에 신호를 출력하여 선택기(340)에게 전압, 주파수 또는 둘다를 증분시키도록 지시한다. 상기 프로세스는 이어서 최적의 칩 성능을 위한 최적의 DCC 설정을 찾기 위해 반복된다.
도 4는 본 발명의 한 예시적인 실시예에 따른 듀티비 정정 회로의 설정을 제어하는 예시적인 동작의 개요를 나타낸 플로우차트이다. 도 4에 도시된 바와 같이, 동작은 초기 동작 주파수를 선택하는 것으로 시작하고, 칩 코어 전압은 가능한 가장 낮은 값으로 초기화되고, 듀티비 정정 회로 설정은 가장 낮은 설정으로 초기화된다(단계 410). 어레이 회로의 대표적인 슬라이스의 자체 테스트가 이어서 주어진 전압, 주파수, 온도, 프로세스 및 DCC 설정에서 수행된다(단계 420). 자체 테스트의 결과가 수신되고(단계 430), 결과가 "합격"을 나타내는지에 관한 판정이 행해진다(단계 440). 결과가 "합격"을 나타내는 경우, DCC 회로의 현재 설정이 칩 듀티비 정정을 위한 설정으로서 사용되고(단계 450) 동작이 종료된다.
자체 테스트로부터의 결과가 "합격"을 나타내지 않는 경우, 즉 결과가 "불합격"인 경우, DCC 회로 설정이 그 다음으로 높은 설정으로 증분된다(단계 460). DCC 회로 설정의 이러한 증분의 결과 오버플로우가 일어나는지에 관한 판정이 행해진다(단계 470). 오버플로우가 일어나지 않는 경우, 동작은 단계(420)로 되돌아간 다. 오버플로우가 일어나는 경우, 그 칩에 대해 그 다음 전압, 주파수 또는 둘다가 선택된다(단계 480). 이어서, DCC 설정이 그의 가장 낮은 설정으로 재초기화되고(단계 490), 동작이 단계(420)로 되돌아간다.
따라서, 본 발명은 칩이 주어진 프로세스, 전압 및 온도(PVT) 조건에서 최적의 성능을 가질 수 있도록 듀티비 정정 회로에 대한 최적의 듀티비 설정이 자동적으로 선택될 수 있는 메카니즘을 제공한다. 본 발명의 메카니즘은 외부 테스트 환경에서 최상의 설정의 특성을 파악해야 하는 경우 필요하게 되는 테스트/특성 파악 시간 및 비용을 크게 감소시킨다. 본 발명의 메카니즘의 동적 속성은 또한 칩 레벨 동작 환경이 작업 부하 변동 및 PVT 변동으로 인해 변할 때조차도 칩이 최적의 듀티비 설정을 선택하는 것을 가능하게 해준다.
상기한 회로는 집적 회로 칩에 대한 설계의 일부이다. 칩 설계는 그래픽 컴퓨터 프로그래밍 언어로 생성되며 (SAN(storage access network) 등에서의 디스크, 테이프, 물리적 하드 드라이브 또는 가상 하드 드라이브 등의) 컴퓨터 저장 매체에 저장된다. 설계자가 칩 또는 칩을 제조하는 데 사용되는 포토리쏘그라픽 마스크를 제조하지 않는 경우, 설계자는 결과 설계를 물리적 수단에 의해(예를 들어, 설계를 저장하는 저장 매체의 복사본을 제공함으로써) 또는 전자적으로(예를 들어, 인터넷을 통해) 이러한 개체로 직접 또는 간접적으로 전송한다. 저장된 설계는 이어서 프토리쏘그라픽 마스크의 제조를 위한 적절한 형식(예를 들어, GDSII)(일반적으로 웨이퍼 상에 형성되어야 하는 문제의 칩 설계의 다수의 복사본을 포함함)으로 변환된다. 포토리쏘그라픽 마스크는 에칭될 또는 다른 방식으로 처리될 웨이퍼(및/또 는 그 위의 층들)의 영역을 정의하는 데 이용된다.
그 결과의 집적 회로 칩은 제조업자에 의해 원시 웨이퍼 형태(raw wafer form)로(즉, 다수의 패키징되지 않은 칩들을 갖는 단일 웨이퍼로서), 베어 다이(bare die)로서, 또는 패키징된 형태로 배포될 수 있다. 후자의 경우에, 칩은 단일 칩 패키지(마더보드 또는 다른 상위 레벨 캐리어에 고정된 리드(lead)를 갖는 플라스틱 캐리어 등)에 또는 다중칩 패키지(multichip package)(표면 상호연결(surface interconnection) 또는 매립된 상호연결(buried interconnection) 중 어느 하나 또는 그 둘다를 갖는 세라믹 캐리어 등)에 탑재된다. 어느 경우든지, 이어서 칩은 다른 칩들, 개별 회로 요소들, 및/또는 다른 신호 처리 장치들과 (a) 마더 보드 등의 중간 제품 또는 (b) 최종 제품 중 어느 하나의 일부로서 집적된다. 최종 제품은, 장난감 및 기타 저급 응용(low-end application)에서부터 게임 콘솔, 핸드헬드 또는 휴대용 컴퓨팅 장치, 및 디스플레이, 키보드 또는 다른 입력 장치 및 중앙 처리기를 갖는 기타 고급 비휴대용 컴퓨터 제품에 이르는, 집적 회로 칩을 포함하는 임의의 제품일 수 있다.
도 5는 본 발명의 듀티비 정정 회로 제어기가 구현될 수 있는 데이터 처리 시스템의 일례의 블록도이다. 도 5에 도시된 바와 같이, 듀티비 정정 회로 제어기(520)는 듀티비 정정 회로(530), 클럭 발생 매크로(540), 내장 자체 테스트 유닛을 갖는 어레이 슬라이스(550), 및 메인 클럭 격자 및 회로(main clock grid and circuitry)(560)와 함께 데이터 처리 장치(510) 상에 또는 그 안에 제공된다. 유의할 점은 데이터 처리 장치(510)가 다른 요소들(530-560)에 연결되어 있는 단일의 듀티비 정정 회로 제어기(520)를 갖는 것으로 도시되어 있지만, 본 발명이 이에 한정되지 않는다는 것이다. 오히려, 요소들(520-560)의 다수의 인스턴스들이 본 발명에 따라 데이터 처리 장치(510)에 제공될 수 있다.
상기한 바와 같이, 데이터 처리 장치(510)는 다수의 서로 다른 유형의 데이터 처리 장치 중 임의의 것일 수 있다. 이러한 데이터 처리 장치는 집적 회로 칩, 멀티칩 패키지, 마더보드, 기타 등등을 포함하지만, 이에 한정되지 않는다. 데이터 처리 장치(510)는 더 큰 데이터 처리 시스템 또는 장치(500)의 일부일 수 있다. 이 더 큰 데이터 처리 시스템 또는 장치(500)는 장난감 및 기타 저급 응용에서 게임 장치, 게임 콘솔, 핸드헬드 또는 휴대용 컴퓨팅 장치, 랩톱 컴퓨팅 장치, PDA 컴퓨팅 장치, 전화 장치 또는 기타 통신 장치, 및 데스크톱 컴퓨터, 서버, 기타 등등의 기타 고급 비휴대용 컴퓨팅 장치에 이르는 데이터 처리 장치(510)를 이용하는 임의의 유형의 장치일 수 있다.
한 예시적인 실시예에서, 도 5에 도시된 데이터 처리 시스템은, 예를 들어, 시스템-온-칩일 수 있다. 본 발명의 한 예시적인 실시예에서, 본 발명이 구현되는 데이터 처리 시스템은 미국 뉴욕주 아몬크 소재의 IBM사로부터 입수가능한 CBE(CELL Broadband Engine) 아키텍처 기반의 데이터 처리 시스템이다. 단일 칩 상에 구현된 CBE(CELL Broadband Engine) 아키텍처는 공통의 메모리 및 버스를 공유하는 서로 다른 명령어 세트를 갖는 복수의 이기종 프로세서를 포함한다. 예를 들어, 한 이기종 프로세서는 벡터 명령어 세트를 갖는 SPU(synergistic processing unit)일 수 있고, 다른 이기종 프로세서는 RISC(Reduced Instruction Set Computer) 및 기타 유형의 명령어 세트를 갖는 PowerPC 프로세서일 수 있으며, 둘다 동일한 메모리 공간을 공유한다.
본 발명의 설명은 예시 및 설명을 위해 제공된 것이며 전수적인 것이거나 본 발명을 개시된 형태로 제한하기 위한 것이 아니다. 많은 수정 및 변형이 당업자에게는 명백할 것이다. 이 실시예는 본 발명의 원리들, 실제 응용을 가장 잘 설명하고 당업자가 생각된 특정의 용도에 적합한 다양한 수정을 갖는 여러가지 실시예들에 대해 본 발명을 이해할 수 있게 해주기 위해 선택되고 기술되었다.

Claims (10)

  1. 듀티비 정정(DCC) 회로,
    상기 DCC 회로에 연결된 DCC 회로 제어기,
    상기 DCC 회로에 연결된 어레이, 및
    상기 어레이 및 상기 DCC 회로 제어기에 연결되어 있는 내장 자체 테스트 회로를 포함하며,
    상기 내장 자체 테스트 회로는 상기 DCC 회로의 현재 설정을 사용하여 상기 어레이에 대해 자체 테스트를 수행하고,
    상기 DCC 회로 제어기는 상기 내장 자체 테스트 회로로부터의 결과가 상기 어레이의 불합격을 나타내는 것에 응답하여 상기 DCC 회로의 설정을 그 다음 증분적 설정으로 증분시키며,
    상기 DCC 회로 제어기는 상기 내장 자체 테스트 회로로부터의 결과가 상기 어레이의 합격을 나타내는 것에 응답하여 상기 DCC 회로의 상기 현재 설정을 칩에 대한 DCC 설정으로 설정하는 것인, 장치.
  2. 제1항에 있어서, 상기 DCC 회로는 복수의 스테이지를 포함하며,
    상기 복수의 스테이지에서의 각각의 스테이지는 인에이블될 때 상기 어레이의 듀티비에 대한 증분적 변경을 제공하고,
    상기 복수의 스테이지에서의 각각의 스테이지는 상기 DCC 회로 제어기로부터 의 입력에 기초하여 개별적으로 인에이블될 수 있는 것인, 장치.
  3. 듀티비 정정(DCC) 회로 제어기로서,
    카운터, 및
    상기 카운터에 연결되어 있는 디코더를 포함하며,
    상기 카운터는,
    자체 테스트의 결과가 상기 자체 테스트에 합격인지 불합격인지를 나타내는 입력 신호를 수신하고,
    상기 입력 신호가 상기 자체 테스트에 불합격임을 나타낼 때 증분되며,
    카운터 값 신호를 상기 디코더에 출력하고,
    상기 디코더는,
    상기 카운터로부터 상기 카운터 값 신호를 수신하고,
    상기 카운터 값 신호에 기초하여 제어 신호를 발생하며,
    상기 제어 신호를 듀티비 정정(DCC) 회로에 출력하고,
    상기 DCC 회로는 상기 디코더에 의해 출력되는 상기 제어 신호에 기초하여 듀티비를 증분적으로 변경하는 것인, 듀티비 정정 회로 제어기.
  4. 제3항에 있어서, 상기 자체 테스트에 합격인지 불합격인지를 나타내는 내장 자체 테스트 회로로부터의 제1 신호, 및 상기 카운터를 구동하는 클럭 신호인 제2 신호를 입력으로서 수신하는 AND 게이트를 더 포함하는 듀티비 정정 회로 제어기.
  5. 데이터 처리 장치에서의 방법으로서,
    상기 데이터 처리 장치에 대한 초기 동작 주파수를 선택하는 단계,
    상기 데이터 처리 장치에 대한 동작 전압을 가능한 가장 낮은 전압값으로 초기화하는 단계,
    듀티비 정정(duty cycle correction, DCC) 장치 설정을 가장 낮은 DCC 설정으로 초기화하는 단계,
    상기 데이터 처리 장치의 요소에 대해 테스트를 수행하는 단계,
    상기 테스트를 수행하는 단계의 결과에 기초하여 상기 DCC 장치 설정을 수정할지를 결정하는 단계, 및
    상기 DCC 장치 설정이 수정되어야 하는 것으로 결정되는 경우 상기 DCC 장치 설정을 수정하는 단계를 포함하는 데이터 처리 장치에서의 방법.
  6. 듀티비 정정(duty cycle correction, DCC) 회로를 제공하는 단계,
    상기 DCC 회로에 연결되어 있는 DCC 회로 제어기를 제공하는 단계,
    상기 DCC 회로에 연결되어 있는 어레이를 제공하는 단계, 및
    상기 어레이 및 상기 DCC 회로 제어기에 연결되어 있는 내장 자체 테스트 회로를 제공하는 단계를 포함하며,
    상기 내장 자체 테스트 회로는 상기 DCC 회로의 현재 설정을 사용하여 상기 어레이에 대해 자체 테스트를 수행하고,
    상기 DCC 회로 제어기는 상기 내장 자체 테스트 회로로부터의 결과가 상기 어레이의 불합격을 나타내는 것에 응답하여 상기 DCC 회로의 설정을 그 다음 증분 설정으로 증분시키며,
    상기 DCC 회로 제어기는 상기 내장 자체 테스트 회로로부터의 결과가 상기 어레이의 합격을 나타내는 것에 응답하여 상기 DCC 회로의 현재 설정을 칩에 대한 DCC 설정으로서 설정하는 것인, 방법.
  7. 제6항에 있어서, 상기 DCC 회로는 복수의 스테이지를 포함하며,
    상기 복수의 스테이지에서의 각각의 스테이지는 인에이블될 때 상기 어레이의 듀티비에 대한 증분적 변경을 제공하고,
    상기 복수의 스테이지에서의 각각의 스테이지는 상기 DCC 회로 제어기로부터의 입력에 기초하여 개별적으로 인에이블될 수 있는 것인, 방법.
  8. 카운터를 제공하는 단계, 및
    상기 카운터에 연결되어 있는 디코더를 제공하는 단계를 포함하며,
    상기 카운터는,
    자체 테스트의 결과가 상기 자체 테스트에 합격인지 불합격인지를 나타내는 입력 신호를 수신하고,
    상기 입력 신호가 상기 자체 테스트에 불합격임을 나타낼 때 증분되며,
    카운터 값 신호를 상기 디코더에 출력하고,
    상기 디코더는,
    상기 카운터로부터 상기 카운터 값 신호를 수신하고,
    상기 카운터 값 신호에 기초하여 제어 신호를 발생하며,
    상기 제어 신호를 듀티비 정정(DCC) 회로에 출력하고,
    상기 DCC 회로는 상기 디코더에 의해 출력되는 상기 제어 신호에 기초하여 듀티비를 증분적으로 변경하는 것인, 방법.
  9. 제8항에 있어서, 상기 자체 테스트에 합격인지 불합격인지를 나타내는 내장 자체 테스트 회로로부터의 제1 신호, 및 상기 카운터를 구동하는 클럭 신호인 제2 신호를 입력으로서 수신하는 AND 게이트를 제공하는 단계를 더 포함하는 방법.
  10. 제8항 또는 제9항에 있어서, N-비트 카운터에 연결되어 있는 카운터 오버플로우 검출기를 제공하는 단계를 더 포함하며,
    상기 카운터 오버플로우 검출기는 카운터 오버플로우 조건이 일어날 때를 검출하고 상기 카운터 오버플로우 조건이 일어날 때 상기 카운터를 재초기화하는 것인, 방법.
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7577859B2 (en) * 2004-02-20 2009-08-18 International Business Machines Corporation System and method of controlling power consumption in an electronic system by applying a uniquely determined minimum operating voltage to an integrated circuit rather than a predetermined nominal voltage selected for a family of integrated circuits
US7322001B2 (en) * 2005-10-04 2008-01-22 International Business Machines Corporation Apparatus and method for automatically self-calibrating a duty cycle circuit for maximum chip performance
US7913199B2 (en) * 2006-07-14 2011-03-22 International Business Machines Corporation Structure for a duty cycle correction circuit
US7417480B2 (en) * 2006-07-14 2008-08-26 International Business Machines Corporation Duty cycle correction circuit whose operation is largely independent of operating voltage and process
KR100925364B1 (ko) * 2007-02-13 2009-11-09 주식회사 하이닉스반도체 듀티 비를 보정하기 위한 클럭 변조 회로, 및 이를포함하는 스펙트럼 확산 클럭 발생 장치
US7917785B2 (en) * 2007-05-11 2011-03-29 International Business Machines Corporation Method of optimizing performance of multi-core chips and corresponding circuit and computer program product
WO2009001232A1 (en) * 2007-06-22 2008-12-31 Nxp B.V. Method for in-system testing of communication systems
US20090128206A1 (en) * 2007-11-20 2009-05-21 Boerstler David W Apparatus and Method for Obtaining Desired Phase Locked Loop Duty Cycle without Pre-Scaler
US8108813B2 (en) * 2007-11-20 2012-01-31 International Business Machines Corporation Structure for a circuit obtaining desired phase locked loop duty cycle without pre-scaler
US8381143B2 (en) * 2008-05-29 2013-02-19 International Business Machines Corporation Structure for a duty cycle correction circuit
KR100945797B1 (ko) * 2008-05-30 2010-03-08 주식회사 하이닉스반도체 듀티 사이클 보정 회로 및 방법
KR100933805B1 (ko) * 2008-06-30 2009-12-24 주식회사 하이닉스반도체 듀티비 보정회로 및 그를 포함하는 지연고정루프회로
US8181056B2 (en) * 2008-09-30 2012-05-15 Mosaid Technologies Incorporated Serial-connected memory system with output delay adjustment
US8161313B2 (en) * 2008-09-30 2012-04-17 Mosaid Technologies Incorporated Serial-connected memory system with duty cycle correction
DE102008059502A1 (de) * 2008-11-28 2010-06-10 Advanced Micro Devices, Inc., Sunnyvale Kompensation der Leistungsbeeinträchtigung von Halbleiterbauelementen durch Anpassung des Tastgrades des Taktsignals
CN102035508B (zh) * 2010-05-28 2016-01-20 上海华虹宏力半导体制造有限公司 一种时钟产生电路
KR20130086423A (ko) * 2012-01-25 2013-08-02 삼성전자주식회사 데이터 스트로브 신호의 듀티비 보정 방법
US9484894B2 (en) 2012-07-09 2016-11-01 International Business Machines Corporation Self-adjusting duty cycle tuner
US9306547B2 (en) 2013-12-12 2016-04-05 International Business Machines Corporation Duty cycle adjustment with error resiliency
US9319030B2 (en) 2013-12-12 2016-04-19 International Business Machines Corporation Integrated circuit failure prediction using clock duty cycle recording and analysis
GB2539459A (en) * 2015-06-16 2016-12-21 Nordic Semiconductor Asa Waveform generation
CN107196656B (zh) * 2016-03-15 2020-11-06 联发科技（新加坡）私人有限公司 一种信号校准电路及信号校准方法
CN112204664B (zh) 2018-05-29 2024-04-02 美光科技公司 用于设置用于改进时钟工作循环的工作循环调整器的设备及方法
US10715127B2 (en) * 2018-11-21 2020-07-14 Micron Technology, Inc. Apparatuses and methods for using look-ahead duty cycle correction to determine duty cycle adjustment values while a semiconductor device remains in operation
US11189334B2 (en) 2018-11-21 2021-11-30 Micron Technology, Inc. Apparatuses and methods for a multi-bit duty cycle monitor
CN113075531A (zh) * 2021-03-24 2021-07-06 上海华虹宏力半导体制造有限公司 芯片的测试方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050057291A1 (en) 2003-09-11 2005-03-17 Huy Nguyen Configuring and selecting a duty cycle for an output driver

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06249922A (ja) * 1993-02-24 1994-09-09 Matsushita Electric Ind Co Ltd デューティサイクル制御装置
JP3379209B2 (ja) * 1994-03-16 2003-02-24 安藤電気株式会社 クロックデューティ比自動調整回路
US5757218A (en) * 1996-03-12 1998-05-26 International Business Machines Corporation Clock signal duty cycle correction circuit and method
JP3688392B2 (ja) * 1996-05-31 2005-08-24 三菱電機株式会社 波形整形装置およびクロック供給装置
US5883523A (en) * 1997-04-29 1999-03-16 Credence Systems Corporation Coherent switching power for an analog circuit tester
JPH1141925A (ja) * 1997-07-24 1999-02-12 Fujitsu Ltd スイッチング電源
US6363507B1 (en) * 1998-10-19 2002-03-26 Teradyne, Inc. Integrated multi-channel analog test instrument architecture providing flexible triggering
US6535986B1 (en) * 2000-03-14 2003-03-18 International Business Machines Corporation Optimizing performance of a clocked system by adjusting clock control settings and clock frequency
KR100366618B1 (ko) 2000-03-31 2003-01-09 삼성전자 주식회사 클럭 신호의 듀티 사이클을 보정하는 지연 동기 루프 회로및 지연 동기 방법
KR100360403B1 (ko) 2000-04-10 2002-11-13 삼성전자 주식회사 듀티 싸이클 보정회로 및 방법
US6452843B1 (en) * 2000-12-19 2002-09-17 Winbond Electronics Corporation Method and apparatus for testing high-speed circuits based on slow-speed signals
JP2002216481A (ja) * 2001-01-19 2002-08-02 Hitachi Ltd 半導体集積回路装置
US6750689B2 (en) * 2001-03-29 2004-06-15 Intel Corporation Method and apparatus for correcting a clock duty cycle in a clock distribution network
US6518809B1 (en) * 2001-08-01 2003-02-11 Cypress Semiconductor Corp. Clock circuit with self correcting duty cycle
US6426660B1 (en) * 2001-08-30 2002-07-30 International Business Machines Corporation Duty-cycle correction circuit
US6509766B1 (en) * 2001-10-26 2003-01-21 International Business Machines Corporation Adjustable clock multiplier and method
US6593789B2 (en) * 2001-12-14 2003-07-15 International Business Machines Corporation Precise and programmable duty cycle generator
KR100432883B1 (ko) * 2001-12-18 2004-05-22 삼성전자주식회사 클럭 듀티/스큐 보정 기능을 갖는 위상 분주 회로
US6583657B1 (en) * 2002-06-20 2003-06-24 International Business Machines Corporation Single-edge clock adjustment circuits for PLL-compatible, dynamic duty-cycle correction circuits
KR100486268B1 (ko) * 2002-10-05 2005-05-03 삼성전자주식회사 내부에서 자체적으로 듀티싸이클 보정을 수행하는지연동기루프 회로 및 이의 듀티싸이클 보정방법
US6967514B2 (en) * 2002-10-21 2005-11-22 Rambus, Inc. Method and apparatus for digital duty cycle adjustment
JP2004185691A (ja) * 2002-11-29 2004-07-02 Nec Electronics Corp 半導体記憶装置のテスト方法、半導体記憶装置のテスト回路、半導体記憶装置及び半導体装置
JP4015937B2 (ja) * 2002-12-06 2007-11-28 松下電器産業株式会社 デューティ比補正回路
US6844766B2 (en) * 2003-03-28 2005-01-18 Infineon Technologies Ag VCDL with linear delay characteristics and differential duty-cycle correction
KR100560660B1 (ko) * 2003-03-28 2006-03-16 삼성전자주식회사 듀티 사이클 보정을 위한 장치 및 방법
KR100473813B1 (ko) * 2003-07-10 2005-03-14 학교법인 포항공과대학교 다중 위상 클럭을 위한 디지털 듀티 사이클 보정 회로 및그 방법
US7225092B2 (en) * 2004-10-21 2007-05-29 International Business Machines Corporation Method and apparatus for measuring and adjusting the duty cycle of a high speed clock
US7322001B2 (en) * 2005-10-04 2008-01-22 International Business Machines Corporation Apparatus and method for automatically self-calibrating a duty cycle circuit for maximum chip performance

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050057291A1 (en) 2003-09-11 2005-03-17 Huy Nguyen Configuring and selecting a duty cycle for an output driver

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