KR100978834B1 - 액정표시소자 제조방법 - Google Patents

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Abstract

TFT(Thin Film Transistor) 어레이 패턴 형성시, 스티치 발생 확률을 낮추고 오버레이(overlay) 관리를 용이하게 할 수 있는 액정표시소자 제조방법이 개시된다.
본 발명에서 제안된 액정표시소자 제조방법은, 투명기판 상의 액티브영역에 게이트 절연층과 반도체층을 순차 형성한 후, 상기 반도체층 상의 소정 부분에, 하단에는 제 1 금속층이 놓이고 상단에는 제 2 금속층이 놓이는 구조의 적층물을 형성하는 단계, 상기 적층물에 의해 마스킹되지 않은 부분의 반도체층을 식각하여 "반도체층/제 1 금속층" 적층 구조의 액티브 패턴을 형성하는 단계, 상기 액티브 패턴의 양 에지측 상면이 드러나도록 제 2 금속층을 식각하여 데이터선을 형성하는 단계, 상기 결과물 상에 보호층을 형성하고, 상기 액티브 패턴의 양 에지측에 대해 각각 일정 거리 이격되도록 상기 보호층 상의 소정 부분에 화소전극을 형성하는 단계를 포함하여 구성된다. 이때, 데이터선은 액티브 패턴의 제 1 금속층에 얼라인하여 형성되고, 화소전극은 액티브 패턴에 얼라인하여 형성된다.
이와 같이 공정을 진행할 경우, 데이터선 형성시 액티브 패턴과의 얼라인 마진을 충분히 확보할 수 있어 오버레이 관리가 용이하고, 화소전극 형성시 데이터선의 미스얼라인과는 무관하게 L1, L2(데이터선-픽셀 간의 거리)를 관리할 수 있어 스티치 발생 확률을 감소시킬 수 있게 된다.
TFT 어레이, 스티치 불량

Description

액정표시소자 제조방법{method of manufacturing LCD device}
도 1은 LCD 패널의 일반적인 TFT 어레이 구조를 보인 레이아웃도이다.
도 2a 내지 도 2d는 종래 기술로서, 도 1의 a-a' 단면 구조를 제조하는 방법을 보인 공정순서도이다.
도 3a 내지 도 3e는 본 발명으로서, 도 1의 a-a' 단면 구조를 제조하는 방법을 보인 공정순서도이다.
본 발명은 액정표시소자(liquid crystal display:이하, LCD라 한다) 제조방법에 관한 것으로, 특히 펩(Fab.) 공정 변경을 통해 LCD 패널의 액티브영역을 다수의 숏으로 분할하여 TFT 어레이 패턴을 형성할 때 야기되는 스티치(stitch) 불량 발생을 줄일 수 있도록 한 액정표시소자 제조방법에 관한 것이다.
스티치 불량은 서로 다른 노광 숏(shot) 간에 휘도차가 발생하여 그 경계부가 육안으로 인지되는 불량이다. 스티치 불량의 원인으로는 킥-백 전압(△Vp) 차이, 데이터선-픽셀 간 거리 변화에 따른 커플링 커패시턴스(coupling capacitance) 차이 등을 들 수 있는데, 상기 불량 유발 펙터(factor) 들은 펩(fab) 공정 변수에 높 은 의존성을 갖는 것으로 알려져 있다.
이를 도 1과 도 2a 내지 도 2d에 제시된 도면을 참조하여 구체적으로 살펴보면 다음과 같다. 여기서, 도 1은 종래 널리 사용되어 오던 LCD 패널의 TFT 어레이 구조를 보인 레이아웃도이고, 도 2a 내지 도 2d는 도 1의 a-a' 단면 구조를 제조하는 방법을 보인 공정순서도이다.
도 1을 참조하면, 종래의 LCD 패널은 다음과 같은 구조로 이루어져 있음을 알 수 있다.
글래스 재질의 기판(100) 위에는 가로방향으로 게이트 전극(110)이 형성되어 있고, 그 위에는 게이트 절연층(도시하지 않음)이 형성되어 있다. 게이트 전극(110) 상단의 상기 게이트 절연층 상에는 게이트 전극과 수직하게 액티브 패턴(130')이 형성되어 있고, 상기 액티브 패턴(130') 상에는 데이터선(140')이 형성되어 있다. 이때, 데이터선의 분지인 소스 전극(142)은 b-b'선 상에서 액티브 패턴(130')의 한쪽에 놓여지도록 설계되며, 그 맞은 편의 액티브 패턴(130') 상에는 드레인 전극(144)이 형성되어 있다. 이들 게이트 전극(110)과 소스·드레인 전극(142),(144) 및 액티브 패턴(130')이 하나의 박막 트랜지스터(이하, TFT라 한다)를 이룬다.
또한, 상기 TFT 위에는 보호층(도시하지 않음)이 형성되어 있고, 상기 보호층 내에는 드레인 전극(144)이 일부 노출되도록 콘택 홀(h)이 형성되어 있다. 상기 보호층 상에는 데이터선(140')과 평행하게 IZO 재질의 화소전극(150')이 형성되어 있고, 이들 화소전극(150')은 콘택 홀(h)을 통해 상기 드레인 전극(144)과 전기적으 로 연결되어 있다.
따라서, 상기 구조의 TFT 어레이에서는 데이터선(140')이 제 1 소스·드레인 전극 역할을, 그리고 그 하단에 놓여진 액티브 패턴(130')이 제 2 소스·드레인 전극 역할을 하게 된다.
이때, 제 2 소스·드레인 전극 역할을 하는 액티브 패턴(130')과 화소전극(150') 사이의 거리 L1 및 L2는 동일 거리로 설정되며, 인접하는 패널 숏의 경계선인 스티치선(160)은 데이터선(140')과 화소전극(150') 사이에 위치한다.
이에 근거하여 데이터선-픽셀 간의 커플링 커패시턴스에 직접적인 영향을 미치는 펩 공정으로 알려진 a-a'선 상의 LCD 패널 제조방법을 도 2a 내지 도 2d에 제시된 공정순서도를 참조해서 구체적으로 살펴보면 다음과 같다. 여기서는 편의상, 상기 공정을 제 4 단계로 구분하여 설명한다.
제 1 단계로서, 도 2a와 같이 게이트 전극(110)이 구비된 유리기판(100) 상에 SiN 재질의 게이트 절연층(120)을 형성한 후, 상기 결과물 상에 "비정질 실리콘층/n+ 비정질 실리콘층" 적층 구조의 반도체층(130)과 Cr 재질의 제 1 금속층(132) 및 Al 재질의 제 2 금속층(140)을 순차 형성한다. 이어, 상기 제 2 금속층(140) 상에 데이터선 형성부를 한정하는 제 1 포토레지스트 패턴(200)을 형성한다.
제 2 단계로서, 도 2b와 같이 상기 제 1 포토레지스트 패턴(200)을 마스크로 해서 제 2 금속층(140)과 제 1 금속층(132)을 순차 식각하여 "제 1 금속층(132)/제 2 금속층(140)" 적층 구조의 데이터선(140') 즉, 제 1 소스·드레인 전극을 형성한다. 이어, 제 1 포토레지스트 패턴(200)을 제거하고, 상기 결과물 상에 액티브 패턴 형성부를 한정하는 제 2 포토레지스트 패턴(210)을 형성한다. 이때, 상기 액티브 패턴을 형성하는 포토 공정은 제 1 소스·드레인 전극에 얼라인하여 진행한다.
제 3 단계로서, 도 2c와 같이 상기 제 2 포토레지스트 패턴(210)을 마스크로 해서 반도체층(130)을 식각하여 액티브 패턴(130') 즉, 제 2 소스·드레인 전극을 형성하고, 제 2 포토레지스트 패턴(210)을 제거한다. 이어, 제 1 및 제 2 소스·드레인 전극을 포함한 게이트 절연층(120) 상에 보호층(146)을 형성하고, 드레인 전극(144) 표면이 일부 노출되도록 이를 선택식각하여 상기 보호층(146) 내에 콘택 홀(h)을 형성한다. 그후, 상기 콘택 홀(h) 내부가 충분히 채워지도록 상기 결과물 상에 ITO 재질의 제 2 금속층(150)을 형성하고, 그 위에 화소전극 형성부를 한정하는 제 3 포토레지스트 패턴(220)을 형성한다. 이때, 상기 화소전극을 형성하는 포토 공정 또한 제 1 소스·드레인 전극에 얼라인하여 진행한다.
제 4 단계로서, 도 2d와 같이 제 3 감광막 패턴(220)을 마스크로 해서 제 2 금속층(150)을 식각하여, 콘택 홀(h)을 통해 상기 드레인 전극(144)과 연결되는 구조의 화소전극(150')을 형성하고, 상기 포토레지스트 패턴(220)을 제거하므로써, 본 공정 진행을 완료한다.
이때, 제 2 소스·드레인 전극으로 사용되는 액티브 패턴(130')과 화소전극(150') 사이의 거리 L1 및 L2가 동일 거리를 유지하도록 패턴 형성을 이루는 것이 중요한데, 이는 펩 공정 변수들로 인해 이들 사이의 거리가 달라질 경우 스티치 불량이 발생되기 때문이다.
따라서, 상기 공정을 적용해서 LCD 패널의 소스·드레인 전극과 화소전극을 형성하면 기 언급된 공정 변수들로 인해 스티치 관리 측면에서 다음과 같은 문제가 발생된다.
액티브 패턴을 형성할 때, 데이터선과의 얼라인 마진이 충분하지 않아 포토 공정시 오버레이 관리가 용이하지 않고, 이로 인해 제품 제조에 소요되는 재공기간이 길어지게 된다.
게다가, 액티브 패턴(130')을 형성하는 포토 공정과 화소전극(150')을 형성하는 포토 공정이 모두 데이터선에 얼라인되므로, 액티브 패턴 형성시 미스얼라인이 발생하면 L1, L2 거리 또한 서로 동일하게 가져갈 수 없게 된다.
이와 같이 숏간 미스얼라인에 의해 숏 경계부에서의 L1, L2 거리가 서로 달라질 경우, 픽셀-데이터선간 거리변화에 따른 상호간의 커플링 커패시턴스에 의해 숏 경계부의 차징(charging)된 픽셀들의 Vrms(root mean square) 값 또한 서로 달라지게 되므로, 적은 "소스·드레인 전극-화소전극 미스얼라인"에 의해서도 포토 숏 경계부의 휘도차가 변화되는 스티치 불량이 발생하게 된다.
특히 40" 및 46" TV와 같은 대형 디바이스에서는 스티치 불량에 기인한 숏 경계부에서의 휘도차가 소형 소자 대비 더욱 크게 인식될 수 밖에 없어 소자 제조시 수율 저하의 원인이 되므로, 이에 대한 개선책이 시급하게 요구되고 있다.
본 발명의 목적은, TFT 어레이 패턴 형성시, 데이터선과 화소전극이 모두 액티브 패턴을 이루는 막질에 얼라인하여 형성되도록 포토 공정을 변경하므로써, 기 존대비 스티치 발생 확률을 저하시켜 제품 생산에 필요한 재공기간을 단축하고 수율 향상을 도모할 수 있도록 한 액정표시소자 제조방법을 제공함에 있다.
상기 목적을 달성하기 위하여 본 발명에서는, 게이트 전극이 구비된 투명기판 상의 액티브영역에 게이트 절연층과 반도체층을 순차 형성하는 단계와, 상기 반도체층 상의 소정 부분에, 하단에는 제 1 금속층이 놓이고 상단에는 제 2 금속층이 놓이는 구조의 적층물을 형성하는 단계와, 상기 적층물에 의해 마스킹되지 않은 부분의 상기 반도체층을 식각하여 "반도체층/제 1 금속층" 적층 구조의 액티브 패턴을 형성하는 단계와, 상기 액티브 패턴의 양 에지측 상면이 각각 드러나도록 상기 제 2 금속층을 식각하여 데이터선을 형성하는 단계와, 상기 액티브 패턴과 상기 데이터선을 포함한 상기 게이트 절연층 상에 보호층을 형성하는 단계 및 상기 액티브 패턴의 양 에지측에 대해 각각 소정 간격 이격되도록 상기 보호층 상의 소정 부분에 화소전극을 형성하는 단계를 포함하는 액정표시소자 제조방법이 제공된다.
이때, 상기 데이터선은 액티브 패턴의 양 에지측 상면이 각각 동일 길이 드러나도록 상기 액티브 패턴의 제 1 금속층에 얼라인하여 형성되고, 상기 화소전극은 액티브 패턴의 양 에지측에 대해 각각 동일 거리(L1),(L2) 이격되도록 상기 액티브 패턴에 얼라인하여 형성된다.
상기 반도체층은 "비정질 실리콘층/n+ 비정질 실리콘층"의 적층 구조로 형성되고, 제 1 금속층은 Cr 재질로 형성되며, 제 2 금속층은 Al 재질로 형성된다. 화소전극은 ITO나 IZO 재질로 형성하는 것이 바람직하다.
상기 공정을 적용해서 액정표시소자를 제조할 경우, 데이터선이 액티브 패턴을 이루는 제 1 금속층에 얼라인되므로, 데이터선 형성시 액티브 패턴과의 얼라인 마진을 기존대비 충분히 확보할 수 있게 된다. 또한, 화소전극이 액티브 패턴에 얼라인하여 형성되므로, 데이터선의 미스얼라인과는 무관하게 L1, L2 길이를 관리할 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
도 3a 내지 도 3e는 본 발명에서 제안된 LCD 패널의 TFT 어레이 패턴 형성방법을 보인 공정순서도이다. 상기 도면 역시 도 1의 a-a' 단면 구조를 제조하는 방법을 보인 것으로, 여기서는 편의상 도 1의 레이아웃도와 상기 공정순서도를 함께 참조해서 상기 공정을 제 5 단계로 구분하여 설명한다.
제 1 단계로서, 도 3a와 같이 게이트 전극(110)이 구비된 유리기판(100) 상에 SiN 재질의 게이트 절연층(120)을 형성한 후, 상기 결과물 상에 "비정질 실리콘층/n+ 비정질 실리콘층" 적층 구조의 반도체층(130)과 Cr 재질의 제 1 금속층(132) 및 Al 재질의 제 2 금속층(140)을 순차 형성한다. 이어, 상기 제 2 금속층(140) 상에 액티브 패턴 형성부를 한정하는 제 1 포토레지스트 패턴(200)을 형성한다.
제 2 단계로서, 도 3b와 같이 상기 제 1 포토레지스트 패턴(200)을 마스크로 해서 제 2 금속층(140)과 제 1 금속층(132)을 순차 식각하고, 제 1 포토레지스트 패턴(200)을 제거한다. 이어, 패터닝된 상기 제 2 금속층(140) 상에 데이터선 형성 부를 한정하는 제 2 포토레지스트 패턴(210)을 형성한다.
제 3 단계로서, 도 3c와 같이 제 2 포토레지스트 패턴(210)과 식각처리된 제 2 및 제 1 금속층(140),(132)을 마스크로 해서 하단의 반도체층(130)을 식각한다. 그 결과, "반도체층(130)/제 1 금속층(132)" 적층 구조의 액티브 패턴(130') 즉, 제 2 소스·드레인 전극이 형성된다. 그후, 제 2 포토레지스트 패턴(210)을 마스크로 해서 액티브 패턴(130') 상단의 상기 제 2 금속층(140)을 식각한다. 그 결과, Al 재질의 데이터선(140') 즉, 제 1 소스·드레인 전극이 형성된다. 이때, 상기 데이터선(140')은 액티브 패턴(130')의 양 에지측 상면이 각각 동일 길이 드러나도록 형성하는 것이 바람직하다
따라서, 데이터선을 형성하는 포토 공정은 액티브 패턴(130')을 이루는 제 1 금속층(132)에 얼라인하여 진행된다고 볼 수 있다.
제 4 단계로서, 도 3d와 같이 제 2 포토레지스트 패턴(210)을 제거하고, 제 1 및 제 2 소스/드레인 전극을 포함한 게이트 절연층(120) 상에 보호층(146)을 형성한 다음, 도 1의 레이아웃도에서 보인 바와 같이 드레인 전극(144) 표면이 일부 드러나도록 이를 선택식각하여 상기 보호층(146) 내에 콘택 홀(h)을 형성한다. 그후, 콘택 홀(h) 내부가 충분히 채워지도록 상기 결과물 상에 ITO나 IZO 재질의 제 3 금속층(150)을 형성하고, 그 위에 화소전극 형성부를 한정하는 제 3 포토레지스트 패턴(220)을 형성한다. 이때, 화소전극을 형성하는 포토 공정은 제 2 소스·드레인 전극 즉, 액티브 패턴(130')에 얼라인하는 방식으로 진행된다.
제 5 단계로서, 도 3e와 같이 제 3 포토레지스 패턴(220)을 마스크로 해서 제 3 금속층(150)을 식각하여 화소전극(150')을 형성하고, 상기 포토레지스트 패턴(220)을 제거하므로써, 본 공정 진행을 완료한다. 이때, 상기 화소전극(150')은 액티브 패턴(130')의 양 에지측에 대해 각각 동일 거리(L1),(L2) 이격하여 위치하도록 형성하는 것이 바람직하며, 콘택 홀(h)을 통해서는 드레인 전극(144)과 연결되도록 형성된다.
이와 같이 TFT 어레이 패턴을 형성하면, 데이터선(140')이 액티브 패턴(130')을 이루는 제 1 금속층(132)에 얼라인하여 형성되므로, 상기 데이터선 형성시 액티브 패턴과의 얼라인 마진을 충분히 확보할 수 있어 오버레이 관리가 용이할 뿐 아니라 이로 인해 제품 생산에 필요한 재공기간을 단축시킬 수 있게 된다.
게다가 화소전극(150') 또한 액티브 패턴(130')에 얼라인하여 형성되므로, 상기 전극(150') 형성시 데이터선(140')의 미스얼라인과는 무관하게 L1, L2 길이를 동일하게 관리할 수 있어, 스티치 관리가 용이하다는 잇점을 얻을 수 있다.
이로 인해, 숏간 미스얼라인에 의해 L1, L2 거리가 서로 달라지는 것을 최소화할 수 있게 되므로, 서로 다른 노광 숏 간에 휘도차가 발생하여 그 경계부가 육안으로 인지되는 형태의 스티치 불량이 발생하는 것을 최대한 억제할 수 있게 된다.
즉, 오버레이 관리에 소요되는 시간을 기존대비 짧게 가져가면서도 스티치 발생 확률을 현저히 감소시켜, 재공기간 단축 효과와 수율 향상 효과를 동시에 얻을 수 있게 되는 것이다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명은 상기 실시예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 않는 범위 내에서 당업자에 의해 다양하게 변형 실시될 수 있다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 데이터선과 화소전극이 각각 액티브 패턴을 이루는 제 1 금속층과 액티브 패턴 그 자체에 얼라인되어 형성되므로, 제 1 소스·드레인 전극인 데이터선 형성시 액티브 패턴과의 얼라인 마진을 충분히 확보할 수 있어 기존대비 오버레이 관리가 용이하며, 이로 인해 제품 생산에 필요한 재공기간을 단축할 수 있게 된다. 또한, 화소전극 형성시 데이터선의 미스얼라인과는 무관하게 L1, L2 길이를 관리할 수 있어 스티치 발생 확률을 감소시킬 수 있으므로 소자 제조시 수율 향상을 이룰 수 있게 된다.

Claims (12)

  1. 게이트 전극이 구비된 투명기판 상의 액티브영역에 게이트 절연층과 반도체층을 순차 형성하는 단계와;
    상기 반도체층 상에, 하단에는 제 1 금속층이 놓이고 상단에는 제 2 금속층이 놓이는 구조의 적층물을 형성하는 단계와;
    상기 적층물을 마스크로 상기 반도체층을 식각하여 하부의 상기 반도체층과 상부의 상기 제 1 금속층으로 이루어진 적층 구조의 액티브 패턴을 형성하는 단계와;
    상기 액티브 패턴의 양 에지측 상면이 각각 드러나도록 상기 제 2 금속층을 식각하여 데이터선을 형성하는 단계와;
    상기 액티브 패턴과 상기 데이터선을 포함한 상기 게이트 절연층 상에 보호층을 형성하는 단계; 및
    상기 액티브 패턴의 양 에지측에 대해 각각 이격되도록 상기 보호층 상에 화소전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 액정표시소자 제조방법.
  2. 제 1항에 있어서, 상기 데이터선은 상기 액티브 패턴의 상기 제 1 금속층에 얼라인하여 형성하는 것을 특징으로 하는 액정표시소자 제조방법.
  3. 제 1 항에 있어서, 상기 화소전극은 상기 액티브 패턴에 얼라인하여 형성하는 것을 특징으로 하는 액정표시소자 제조방법.
  4. 제 1항에 있어서, 상기 데이터선은 상기 액티브 패턴의 양 에지측 상면이 각각 동일 길이 드러나도록 형성하는 것을 특징으로 하는 액정표시소자 제조방법.
  5. 제 1항에 있어서, 상기 화소전극은 상기 액티브 패턴의 양 에지측에 대해 각각 동일 거리 이격하여 배치되도록 형성하는 것을 특징으로 하는 액정표시소자 제조방법.
  6. 제 1항에 있어서, 상기 반도체층은 "비정질 실리콘층/n+ 비정질 실리콘층"의 적층 구조로 형성하는 것을 특징으로 하는 액정표시소자 제조방법.
  7. 제 1항에 있어서, 상기 제 1 금속층은 Cr 재질로 형성하는 것을 특징으로 하는 액정표시소자 제조방법.
  8. 제 1항에 있어서, 상기 제 2 금속층은 Al 재질로 형성하는 것을 특징으로 하는 액정표시소자 제조방법.
  9. 제 1항에 있어서, 상기 적층물을 형성하는 단계는
    상기 반도체층 상에 제 1 금속층과 제 2 금속층을 순차 형성하는 단계와;
    상기 제 2 금속층 상에 액티브 패턴이 형성될 부분을 한정하는 포토레지스트 패턴을 형성하는 단계와;
    상기 포토레지스트 패턴을 마스크로 이용해서 상기 제 2 금속층과 상기 제 1 금속층을 순차 식각하는 단계;를 포함하는 것을 특징으로 하는 액정표시소자 제조방법.
  10. 제 1항에 있어서, 상기 데이터선을 형성하는 단계는
    상기 적층물 상에 데이터선 형성부를 한정하는 포토레지스트 패턴을 형성하는 단계와;
    상기 포토레지스트 패턴을 마스크로 이용해서 상기 제 2 금속층을 식각하는 단계;를 포함하는 것을 특징으로 하는 액정표시소자 제조방법.
  11. 제 1항에 있어서, 상기 화소전극은 ITO나 IZO 재질로 형성하는 것을 특징으로 하는 액정표시소자 제조방법.
  12. 제 1항에 있어서, 상기 화소전극을 형성하는 단계는,
    상기 보호층 상에 금속층을 형성하는 단계와;
    상기 금속층 상에 화소전극 형성부를 한정하는 포토레지스트 패턴을 형성하는 단계와;
    상기 포토레지스트 패턴을 마스크로 해서 상기 금속층을 식각하는 단계;를 포함하는 것을 특징으로 하는 액정표시소자 제조방법.
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KR20030058218A (ko) * 2001-12-29 2003-07-07 엘지.필립스 엘시디 주식회사 액정 표시 장치

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